JPH0719838B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0719838B2 JPH0719838B2 JP60160514A JP16051485A JPH0719838B2 JP H0719838 B2 JPH0719838 B2 JP H0719838B2 JP 60160514 A JP60160514 A JP 60160514A JP 16051485 A JP16051485 A JP 16051485A JP H0719838 B2 JPH0719838 B2 JP H0719838B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特にバ
イポーラ集積回路素子,FET集積回路素子等の島状の素子
領域に流れる電流路を、微細に低抵抗にする半導体装置
の構造とその製造方法に関するものである。
イポーラ集積回路素子,FET集積回路素子等の島状の素子
領域に流れる電流路を、微細に低抵抗にする半導体装置
の構造とその製造方法に関するものである。
従来の技術 近年、集積回路の分野において、デバイスの高密度化，
低消費電力化，高速化のために、微細な加工技術の導入
が展開されてきている。バイポーラNPNトランジスタの
高速化のためには、素子の寄生容量を減らすための微細
な寸法の浅い接合の形成、誘電体分離による素子分離容
量の減少等の他に、各接合の寄生抵抗を小さくさせる必
要がある。又、CMOS等のトランジスタにおいてもバイポ
ーラ素子と同じように、微細な接合の形成、素子分離の
改良とともに、ラッチ・アップ現象の防止のために、各
接合間の寄生抵抗の減少化を必要としている。例えばCM
OSのｎ型の低濃度ウェル部の底に、高濃度のｎ型の半導
体領域を高エネルギーのイオン注入によって形成する方
法、エピタキシャルによって基板を成長させる際、ウェ
ルの底に濃度の埋込み層領域を形成し、これを用いる方
法などが検討されてきている。
低消費電力化，高速化のために、微細な加工技術の導入
が展開されてきている。バイポーラNPNトランジスタの
高速化のためには、素子の寄生容量を減らすための微細
な寸法の浅い接合の形成、誘電体分離による素子分離容
量の減少等の他に、各接合の寄生抵抗を小さくさせる必
要がある。又、CMOS等のトランジスタにおいてもバイポ
ーラ素子と同じように、微細な接合の形成、素子分離の
改良とともに、ラッチ・アップ現象の防止のために、各
接合間の寄生抵抗の減少化を必要としている。例えばCM
OSのｎ型の低濃度ウェル部の底に、高濃度のｎ型の半導
体領域を高エネルギーのイオン注入によって形成する方
法、エピタキシャルによって基板を成長させる際、ウェ
ルの底に濃度の埋込み層領域を形成し、これを用いる方
法などが検討されてきている。
発明が解決しようとする問題点 従来のデバイスにおいて、素子の低抵抗化のため、島状
の素子領域の下部に、高濃度の不純物を有する埋込んだ
低抵抗半導体領域を形成していたが、この低抵抗半導体
領域から半導体表面へ、電流を取り出す方法として、半
導体表面から、高濃度の不純物を深く拡散させた半導体
領域を埋込まれた低抵抗半導体領域に接続させて、この
深い拡散による半導体領域を電流路として使用してい
る。例えば、第６図に示されているバイポーラNPNトラ
ンジスタの構造について説明する。〔1985シンポジウム
オン ブイエルエスアイ テクノロジー ダイジェス
ト オブ テクニカル ペーパーズ（SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS）PP.42−43
参照〕NPNトランジスタ領域を島状に分離する溝部を幅
約２μ，深さ約５μで形成し、この溝部にポリシリコン
107A,107Bを充填し平坦化しており、島状の素子領域の
一部となるｎ型エピタキシャル層103の下部にｎ型の高
濃度不純物を有する低抵抗埋込み半導体領域（ザブコレ
クタ）102が形成されている。このザブコレクタ領域に
接するｎ型の深い低抵抗半導体領域160が形成されてい
て、これらの接した２つの低抵抗領域がエミッター電極
114B,コレクタ電極114A間を流れるコレクタ電流の低抵
抗の電流路となっている。深い低抵抗半導体領域160
は、エピタキシャル半導体層の表面からの拡散によって
形成され、約１〜２μの深さを有している。この低抵抗
半導体領域が抱える構造上および製造上の問題点とし
て、次の事項があげられる。
の素子領域の下部に、高濃度の不純物を有する埋込んだ
低抵抗半導体領域を形成していたが、この低抵抗半導体
領域から半導体表面へ、電流を取り出す方法として、半
導体表面から、高濃度の不純物を深く拡散させた半導体
領域を埋込まれた低抵抗半導体領域に接続させて、この
深い拡散による半導体領域を電流路として使用してい
る。例えば、第６図に示されているバイポーラNPNトラ
ンジスタの構造について説明する。〔1985シンポジウム
オン ブイエルエスアイ テクノロジー ダイジェス
ト オブ テクニカル ペーパーズ（SYMPOSIUM ON VLS
I TECHNOLOGY DIGEST OF TECHNICAL PAPERS）PP.42−43
参照〕NPNトランジスタ領域を島状に分離する溝部を幅
約２μ，深さ約５μで形成し、この溝部にポリシリコン
107A,107Bを充填し平坦化しており、島状の素子領域の
一部となるｎ型エピタキシャル層103の下部にｎ型の高
濃度不純物を有する低抵抗埋込み半導体領域（ザブコレ
クタ）102が形成されている。このザブコレクタ領域に
接するｎ型の深い低抵抗半導体領域160が形成されてい
て、これらの接した２つの低抵抗領域がエミッター電極
114B,コレクタ電極114A間を流れるコレクタ電流の低抵
抗の電流路となっている。深い低抵抗半導体領域160
は、エピタキシャル半導体層の表面からの拡散によって
形成され、約１〜２μの深さを有している。この低抵抗
半導体領域が抱える構造上および製造上の問題点とし
て、次の事項があげられる。
（１） 拡散法によって、低抵抗領域を形成する場合、
縦方向の深さ（χｊ）に対して、横方向の拡散拡がり
（yi）が約７割程度あり、低抵抗領域幅が実質的に大き
くなり、マスク設計上の拡散窓に対して大きなパターン
変換が起り、この横方向の大きな拡散が素子の微細化を
さまたげている。
縦方向の深さ（χｊ）に対して、横方向の拡散拡がり
（yi）が約７割程度あり、低抵抗領域幅が実質的に大き
くなり、マスク設計上の拡散窓に対して大きなパターン
変換が起り、この横方向の大きな拡散が素子の微細化を
さまたげている。
（２） 拡散法によって低抵抗領域を形成する場合、拡
散のため高温長時間を要するので、ベース領域112など
の浅い拡散を形成してからこの領域を形成したりするこ
とができず、又、ザブコレクタ領域102の不純物プロフ
ァイルをくずしやすく、高速化に適した急峻な不純物プ
ロファイルを得にくい。つまり、高速用の浅い接合を形
成する低温化製造プロセスにおいて、低抵抗の深い領域
を形成することが好ましくない。
散のため高温長時間を要するので、ベース領域112など
の浅い拡散を形成してからこの領域を形成したりするこ
とができず、又、ザブコレクタ領域102の不純物プロフ
ァイルをくずしやすく、高速化に適した急峻な不純物プ
ロファイルを得にくい。つまり、高速用の浅い接合を形
成する低温化製造プロセスにおいて、低抵抗の深い領域
を形成することが好ましくない。
（３） （１）の理由によって、横方向の拡散を抑えな
いとベース領域112との距離が小さくなり、電気的接合
耐性が劣化しやすい。
いとベース領域112との距離が小さくなり、電気的接合
耐性が劣化しやすい。
（４） 低抵抗領域160の表面のｎ型不純物濃度が大き
いと、半導体層の単結晶にストレスを生じさせやすく欠
陥を発生させやすい。
いと、半導体層の単結晶にストレスを生じさせやすく欠
陥を発生させやすい。
本発明の方法は、このような従来の技術に鑑みてなされ
たもので、素子形成領域に埋込まれた低抵抗領域に接続
して素子形成領域の表面から形成された深い低抵抗領域
を、低温の熱処理でパターン変換が小さく微細で欠陥発
生を抑えながら形成するための構造上，製造上の方法を
提供するものである。
たもので、素子形成領域に埋込まれた低抵抗領域に接続
して素子形成領域の表面から形成された深い低抵抗領域
を、低温の熱処理でパターン変換が小さく微細で欠陥発
生を抑えながら形成するための構造上，製造上の方法を
提供するものである。
問題点を解決するための手段 本発明は、第２導電型の半導体基板上に形成された第１
導電型の高濃度の第１の半導体領域と、前記第１の半導
体領域上に形成された第１導電型の低濃度の第２の半導
体領域と、前記第２の半導体領域の表面から開口され、
前記第１の半導体領域にほぼ達する第１の溝部と、前記
第１の溝部の一部に接し前記半導体基板に達する第２の
溝部と、前記第１の溝部の側面に残置された導電材と、
前記導電材が残置されていない第１の溝部と前記第２の
溝部に前記第1,第２の半導体領域を島状に分離する分離
材を充填した分離溝部とを備え、前記第１の溝部の側面
に残置させた導電材を前記第１の半導体領域への低抵抗
電流路として使用することを特徴とする半導体装置およ
びその製造方法の手段を提供するものである。
導電型の高濃度の第１の半導体領域と、前記第１の半導
体領域上に形成された第１導電型の低濃度の第２の半導
体領域と、前記第２の半導体領域の表面から開口され、
前記第１の半導体領域にほぼ達する第１の溝部と、前記
第１の溝部の一部に接し前記半導体基板に達する第２の
溝部と、前記第１の溝部の側面に残置された導電材と、
前記導電材が残置されていない第１の溝部と前記第２の
溝部に前記第1,第２の半導体領域を島状に分離する分離
材を充填した分離溝部とを備え、前記第１の溝部の側面
に残置させた導電材を前記第１の半導体領域への低抵抗
電流路として使用することを特徴とする半導体装置およ
びその製造方法の手段を提供するものである。
作用 本発明による手段を例えばNPNトランジスタに適用した
時、手段の各要素が、下記のような作用を生じさせる。
時、手段の各要素が、下記のような作用を生じさせる。
（１） 導電体を充填させる低抵抗領域を形成するため
に溝部を形成しているが、この溝部のエッチングのため
リアクディブーイオン・エッチング（RIE）等の垂直方
向に対する異方性エッチング法を用いれば、ホト・マス
ク工程によるレジストパターンに対して、横方向のエッ
チングを抑えることができ、パターン変換を小さするこ
とができた。
に溝部を形成しているが、この溝部のエッチングのため
リアクディブーイオン・エッチング（RIE）等の垂直方
向に対する異方性エッチング法を用いれば、ホト・マス
ク工程によるレジストパターンに対して、横方向のエッ
チングを抑えることができ、パターン変換を小さするこ
とができた。
（２） 溝部を形成して、導電材を充填させるので、高
温長時間の熱処理を必要としない。導電材としてたとえ
ば、ポリシリコンを用いても、単結晶中の拡散に較べ
て、ポリシリコン中の不純物の拡散が10〜100倍早いの
で、低温化されたプロセスを実現でき、しかも、この工
程順を任意にかえられる利点を生じた。
温長時間の熱処理を必要としない。導電材としてたとえ
ば、ポリシリコンを用いても、単結晶中の拡散に較べ
て、ポリシリコン中の不純物の拡散が10〜100倍早いの
で、低温化されたプロセスを実現でき、しかも、この工
程順を任意にかえられる利点を生じた。
（３） 溝部の側面からの拡散を、ポリシリコン等の導
電材からさせると、浅くすることができるので、ベース
領域との距離を大きくとることができた。又、この溝部
の側面に不純物の拡散を防止するシリコン酸化膜等を選
択的に形成することができ、ベース領域等との間の電気
耐圧を向上させることができた。
電材からさせると、浅くすることができるので、ベース
領域との距離を大きくとることができた。又、この溝部
の側面に不純物の拡散を防止するシリコン酸化膜等を選
択的に形成することができ、ベース領域等との間の電気
耐圧を向上させることができた。
（４） 溝部内表面のｎ型の不純物濃度を全体に一様に
したり、小さくすることができるので、単結晶中に大き
なストレスを発生させずに、欠陥を生じさせない。特
に、導電材として、ポリシリコン等の単結晶半導体層と
同じ熱膨張係数を有する材料を用いることによって、熱
処理中に単結晶に生じたストレスを導電材のポリシリコ
ンで吸収することができ、製造上の熱処理によって発生
する欠陥の発生を抑えることができた。
したり、小さくすることができるので、単結晶中に大き
なストレスを発生させずに、欠陥を生じさせない。特
に、導電材として、ポリシリコン等の単結晶半導体層と
同じ熱膨張係数を有する材料を用いることによって、熱
処理中に単結晶に生じたストレスを導電材のポリシリコ
ンで吸収することができ、製造上の熱処理によって発生
する欠陥の発生を抑えることができた。
（５） 素子分離のために、溝部を形成して絶縁物を充
填する方法等を用い、この溝部の側面に導電材を残置さ
せる溝部を一体化して配置するため、素子領域の寸法を
小さくすることができ、微細な素子を形成することがで
きた。又、素子分離用の溝部と導電材用の溝部を１つの
マスクにて、自己整合的に形成することができ、ホト・
マスク数を減少させ、製造上の歩留を向上させることが
できた。
填する方法等を用い、この溝部の側面に導電材を残置さ
せる溝部を一体化して配置するため、素子領域の寸法を
小さくすることができ、微細な素子を形成することがで
きた。又、素子分離用の溝部と導電材用の溝部を１つの
マスクにて、自己整合的に形成することができ、ホト・
マスク数を減少させ、製造上の歩留を向上させることが
できた。
本発明の、第１導電型の高濃度の第１の半導体領域上に
形成された第１導電型の低濃度の第２の半導体領域と、
前記第２の半導体領域の表面から開口され、前記第１の
半導体領域にほぼ達する溝部と、前記溝部内に残置され
た導電材とを備え、前記溝部に形成された導電材を前記
第１の半導体領域への低抵抗電流路として使用するとい
う手段は、MOSFET,接合型FET等の半導体装置に適用する
ことができ、特に、CMOS素子等のウェルの下部に埋込ま
れたラッチアップ防止のための低抵抗半導体領域に対す
る低抵抗電流路の構造実現とその製造方法に大きな効果
をもたらせた。
形成された第１導電型の低濃度の第２の半導体領域と、
前記第２の半導体領域の表面から開口され、前記第１の
半導体領域にほぼ達する溝部と、前記溝部内に残置され
た導電材とを備え、前記溝部に形成された導電材を前記
第１の半導体領域への低抵抗電流路として使用するとい
う手段は、MOSFET,接合型FET等の半導体装置に適用する
ことができ、特に、CMOS素子等のウェルの下部に埋込ま
れたラッチアップ防止のための低抵抗半導体領域に対す
る低抵抗電流路の構造実現とその製造方法に大きな効果
をもたらせた。
実施例 以下、本発明の一実施例について図面とともに説明す
る。本発明の実施例を説明する前に、本発明の概念説明
を３つの例を用いて行う。第１図は、本発明の一実施例
におけるNPNトランジスタの構造を示す断面図で、NPNト
ランジスタのザブコレクタ領域102にほぼ達する溝部に
ポリシリコン109A等の導電材が残置され、この導電材か
ら、ザブコレクタ領域に接続する第３の半導体領域とな
るｎ型の半導体領域110、ポリシリコン109Aから、コレ
クタ電極となるAl配線114Aが形成されていて、コレクタ
電極114Aとエミッタ電極114Bの間に、導電材109Aとｎ型
の半導体領域110、ｎ型の埋込半導体領域（ザブコレク
タ）102による低抵抗電流路が形成されている。
る。本発明の実施例を説明する前に、本発明の概念説明
を３つの例を用いて行う。第１図は、本発明の一実施例
におけるNPNトランジスタの構造を示す断面図で、NPNト
ランジスタのザブコレクタ領域102にほぼ達する溝部に
ポリシリコン109A等の導電材が残置され、この導電材か
ら、ザブコレクタ領域に接続する第３の半導体領域とな
るｎ型の半導体領域110、ポリシリコン109Aから、コレ
クタ電極となるAl配線114Aが形成されていて、コレクタ
電極114Aとエミッタ電極114Bの間に、導電材109Aとｎ型
の半導体領域110、ｎ型の埋込半導体領域（ザブコレク
タ）102による低抵抗電流路が形成されている。
本発明の概念説明例１として、第２図ａ〜ｄを用いて、
バイポーラNPNトランジスタの製造方法について説明す
る。
バイポーラNPNトランジスタの製造方法について説明す
る。
（１） ｐ型半導体基板101に第１の半導体領域である
ｎ型の埋込み層102を形成し、この上に第２の半導体領
域であるｎ型のエピタキシャル半導体層103を形成し、
素子間の分離のための溝部の表面に約1500Åシリコン酸
化膜105、溝部内にポリシリコン107A,107Bを充填し、溝
部の底部にｐ型のチャンネル・ストップ領域106A,106B
を形成し、半導体層103の表面に形成された約5000Åシ
リコン酸化膜104上に、導電材を埋設するための溝部形
成予定部上を開口させたレジストパターン108をホト・
マスク工程によって形成した。（第２図ａ） （２） レジストパターン108をマスクとして、RIE等の
異方性のエッチングにシリコン酸化膜104、半導体層103
を順次エッチングして、ほぼ、埋込み層102に達する溝
部を形成し、全面にこの溝部を埋設する厚みのポリシリ
コン109を堆積させた。（第２図ｂ） （３） ポリシリコン109に砒素等のイオン注入し、低
温の熱処理にて、ポリシリコン109中で砒素を拡散さ
せ、半導体層103中に第３の半導体領域であるｎ型の高
濃度不純物領域110を形成し、ポリシリコン109を表面か
らエッチングして、溝部内に導電材となるポリシリコン
109Aを残置させ、熱酸化にてポリシリコン109Aの表面に
酸化膜111を形成した。（第２図ｃ） （４） 通常の集積回路の方法にしたがって、ベースと
なるｐ型半導体領域112,エミッタとなるｎ型半導体領域
113,コレクタ電極114A,エミッタ電極114B,ベース電極11
4C等を形成した。（第２図ｄ） 概念説明例１で用いられた導電材としては、高隔点金属
のシリサイド、高融点金属等を用いることができる。こ
れらの材料と半導体単結晶とで、直接、オーミック接触
が可能であれば、ｎ型の高濃度領域110を必らずしも形
成する必要はない。つまりこの溝部を、ｎ型の埋込み領
域に達する深さに形成して形成しておけば、直接に導電
材とのオーミック接触をとることができる。又、溝部側
面のｎ型半導体領域110中の電気抵抗率は、ポリシリコ
ン中の同じ濃度の不純物による電気抵抗率よりも小さい
ので、電流路の抵抗値をより低下させるためには、側面
のｎ型半導体領域を存在させた方が良い。ｎ型の半導体
領域110を形成するには、必らずしも導電材から拡散さ
せる必要はなく、イオン注入などの方法にて、導電材を
堆積する前に形成しておけばよい。
ｎ型の埋込み層102を形成し、この上に第２の半導体領
域であるｎ型のエピタキシャル半導体層103を形成し、
素子間の分離のための溝部の表面に約1500Åシリコン酸
化膜105、溝部内にポリシリコン107A,107Bを充填し、溝
部の底部にｐ型のチャンネル・ストップ領域106A,106B
を形成し、半導体層103の表面に形成された約5000Åシ
リコン酸化膜104上に、導電材を埋設するための溝部形
成予定部上を開口させたレジストパターン108をホト・
マスク工程によって形成した。（第２図ａ） （２） レジストパターン108をマスクとして、RIE等の
異方性のエッチングにシリコン酸化膜104、半導体層103
を順次エッチングして、ほぼ、埋込み層102に達する溝
部を形成し、全面にこの溝部を埋設する厚みのポリシリ
コン109を堆積させた。（第２図ｂ） （３） ポリシリコン109に砒素等のイオン注入し、低
温の熱処理にて、ポリシリコン109中で砒素を拡散さ
せ、半導体層103中に第３の半導体領域であるｎ型の高
濃度不純物領域110を形成し、ポリシリコン109を表面か
らエッチングして、溝部内に導電材となるポリシリコン
109Aを残置させ、熱酸化にてポリシリコン109Aの表面に
酸化膜111を形成した。（第２図ｃ） （４） 通常の集積回路の方法にしたがって、ベースと
なるｐ型半導体領域112,エミッタとなるｎ型半導体領域
113,コレクタ電極114A,エミッタ電極114B,ベース電極11
4C等を形成した。（第２図ｄ） 概念説明例１で用いられた導電材としては、高隔点金属
のシリサイド、高融点金属等を用いることができる。こ
れらの材料と半導体単結晶とで、直接、オーミック接触
が可能であれば、ｎ型の高濃度領域110を必らずしも形
成する必要はない。つまりこの溝部を、ｎ型の埋込み領
域に達する深さに形成して形成しておけば、直接に導電
材とのオーミック接触をとることができる。又、溝部側
面のｎ型半導体領域110中の電気抵抗率は、ポリシリコ
ン中の同じ濃度の不純物による電気抵抗率よりも小さい
ので、電流路の抵抗値をより低下させるためには、側面
のｎ型半導体領域を存在させた方が良い。ｎ型の半導体
領域110を形成するには、必らずしも導電材から拡散さ
せる必要はなく、イオン注入などの方法にて、導電材を
堆積する前に形成しておけばよい。
本発明による、概念説明例２として、第３図ａ〜ｃを用
いてバイポーラNPNトランジスタの製造方法とその構造
について説明する。
いてバイポーラNPNトランジスタの製造方法とその構造
について説明する。
（１） 概念説明例１と同様にして、ホト・マスク工程
によってシリコン酸化膜104,シリコン半導体層103をエ
ッチングして溝部を形成、この溝部の表面を熱酸化し
て、約1500Åのシリコン酸化膜120を形成した。（第３
図ａ） （２） RIE等の垂直方向に対する異方性のエッチング
にて、シリコン酸化膜104と120をエッチングして、溝部
の底面の半導体層103の表面を露出させ、溝部の側面に
シリコン酸化膜120A,120Bを残置させ、全面にこの溝部
を埋没させる厚みでポリシリコン109を堆積させた。
（第３図ｂ） （３） ポリシリコン109中に砒素等のイオン注入を
し、熱処理にて、ｎ型の半導体領域110を形成し、ｎ型
の埋込み半導体領域（ザブ・コレクタ）102に接続さ
せ、ポリシリコン109をエッチングして、溝部内にポリ
シリコン109Aを残置させた。さらに、通常の集積回路の
製法に従って、ベースとなるｐ型の半導体領域112、エ
ミッタとなるｎ型の半導体領域113、コレクタ電極114
A、エミッタ電極114B、ベース電極114C等を形成した。
（第３図ｃ） 本発明の方法による概念説明例２のNPNトランジスタの
構造上の特徴は、導電材となるポリシリコン109Aが残置
されている溝部の側面に絶縁膜120Bが形成されており、
ベースとｎ型の高濃度不純物領域110との距離を大きく
することができ、場合によっては、ベース領域112とシ
リコン酸化膜120Bとを接触させることができるので、所
謂、ウォールド・ベース構造にすることができ、コレク
タ・ベース容量を小さくでき、かつ、設計上の寸法を小
さくすることができ、微細化に適した構造となってい
る。
によってシリコン酸化膜104,シリコン半導体層103をエ
ッチングして溝部を形成、この溝部の表面を熱酸化し
て、約1500Åのシリコン酸化膜120を形成した。（第３
図ａ） （２） RIE等の垂直方向に対する異方性のエッチング
にて、シリコン酸化膜104と120をエッチングして、溝部
の底面の半導体層103の表面を露出させ、溝部の側面に
シリコン酸化膜120A,120Bを残置させ、全面にこの溝部
を埋没させる厚みでポリシリコン109を堆積させた。
（第３図ｂ） （３） ポリシリコン109中に砒素等のイオン注入を
し、熱処理にて、ｎ型の半導体領域110を形成し、ｎ型
の埋込み半導体領域（ザブ・コレクタ）102に接続さ
せ、ポリシリコン109をエッチングして、溝部内にポリ
シリコン109Aを残置させた。さらに、通常の集積回路の
製法に従って、ベースとなるｐ型の半導体領域112、エ
ミッタとなるｎ型の半導体領域113、コレクタ電極114
A、エミッタ電極114B、ベース電極114C等を形成した。
（第３図ｃ） 本発明の方法による概念説明例２のNPNトランジスタの
構造上の特徴は、導電材となるポリシリコン109Aが残置
されている溝部の側面に絶縁膜120Bが形成されており、
ベースとｎ型の高濃度不純物領域110との距離を大きく
することができ、場合によっては、ベース領域112とシ
リコン酸化膜120Bとを接触させることができるので、所
謂、ウォールド・ベース構造にすることができ、コレク
タ・ベース容量を小さくでき、かつ、設計上の寸法を小
さくすることができ、微細化に適した構造となってい
る。
本発明による、概念説明例３として、第４図ａ〜ｃを用
いてNPNトランジスタの構造とその製造方法について説
明する。
いてNPNトランジスタの構造とその製造方法について説
明する。
（１） 概念説明例１と同様にて基板部と素子分離領域
を形成した後、ボロン等のイオン注入にて、ベースとな
る第４の半導体領域であるｐ型の半導体領域112を形成
し、ベース領域上のエミッタ拡散窓となるシリコン酸化
膜104の開口をホト・マスク工程によって形成し、さら
に、ホト・マスク工程によって、コレクタ用の導電材を
充填させる溝部を形成するために、レジストパターン14
0を形成した。（第４図ａ） （２） レジスト・パターン140をマスクとして、半導
体層103をエッチングして、溝部を形成し、レジストパ
ターン140を除去した後、この溝部を埋没させる厚み
で、ポリシリコン141を全面に堆積させ、このポリシリ
コン141中に砒素等のイオン注入をし、熱処理によっ
て、エッチング領域となるｎ型の半導体領域および溝部
の側面，底面のｎ型の半導体領域110とを同時に形成し
た。（第４図ｂ） （３） 通常の集積回路の製法に従って、ポリシリコン
をパターンニングし、ポリシリコンパターン141A,141B
を形成した後、コレクタ電極114A、エミツタ電極114B、
ベース電極114C等を形成した。（第４図ｃ） 本発明による概念説明例３によるバイポーラNPNトラン
ジスタの製造方法上の特徴は、第４の半導体領域である
ベースとなるｐ型の半導体領域112を形成した後に、低
温の熱処理によってベース領域112の不純物領域のプロ
ファイルをあまり変化させずに、第５の半導体領域であ
るエミッタとなるｎ型の半導体領域113と第３の半導体
領域であるｎ型の領域110とを、同じ導電材141から同時
に形成し工程を簡単化させたことに有る。
を形成した後、ボロン等のイオン注入にて、ベースとな
る第４の半導体領域であるｐ型の半導体領域112を形成
し、ベース領域上のエミッタ拡散窓となるシリコン酸化
膜104の開口をホト・マスク工程によって形成し、さら
に、ホト・マスク工程によって、コレクタ用の導電材を
充填させる溝部を形成するために、レジストパターン14
0を形成した。（第４図ａ） （２） レジスト・パターン140をマスクとして、半導
体層103をエッチングして、溝部を形成し、レジストパ
ターン140を除去した後、この溝部を埋没させる厚み
で、ポリシリコン141を全面に堆積させ、このポリシリ
コン141中に砒素等のイオン注入をし、熱処理によっ
て、エッチング領域となるｎ型の半導体領域および溝部
の側面，底面のｎ型の半導体領域110とを同時に形成し
た。（第４図ｂ） （３） 通常の集積回路の製法に従って、ポリシリコン
をパターンニングし、ポリシリコンパターン141A,141B
を形成した後、コレクタ電極114A、エミツタ電極114B、
ベース電極114C等を形成した。（第４図ｃ） 本発明による概念説明例３によるバイポーラNPNトラン
ジスタの製造方法上の特徴は、第４の半導体領域である
ベースとなるｐ型の半導体領域112を形成した後に、低
温の熱処理によってベース領域112の不純物領域のプロ
ファイルをあまり変化させずに、第５の半導体領域であ
るエミッタとなるｎ型の半導体領域113と第３の半導体
領域であるｎ型の領域110とを、同じ導電材141から同時
に形成し工程を簡単化させたことに有る。
本発明の実施例として、第５図ａ〜ｇを用いてバイポー
ラNPNトランジスタの構造とその製造方法について説明
する。
ラNPNトランジスタの構造とその製造方法について説明
する。
（１）ｐ型の半導体基板101上に第１の半導体領域であ
るｎ型の埋込み領域102、第２の半導体領域であるｎ型
のエピタキシャル半導体領域103、約500Åのシリコン酸
化膜151、約2000Åのシリコン窒化膜152を形成した後、
ホト・マスク工程によって、素子分離予定部の半導体層
103に約2.4μ幅の第１の溝部を形成し、熱酸化によって
溝部内に約1500Åのシリコン酸化膜153を形成し、全面
に約8000Åのリン硅化ガラス（PSG）154を堆積させた。
（第５図ａ） （２） RIE等の異方性のエッチングにて、PSG膜を垂直
にエッチングして第１の溝部の側面にPSG膜154A〜154D
を残置させ、さらに溝部の底に露出されたシリコン酸化
膜153をエッチングして、半導体層103の表面を露させ、
RIE等のエッチングにて、溝部の底に約8000Åの幅の２
の溝部を形成し、熱酸化にて第２の溝部の表面に約1500
Åのシリコン酸化膜155を形成し、ボロン等のイオン注
入にて、第２の溝部の底部にチャンネルストップとなる
ｐ型の半導体領域106A,106Bを形成し、全面に第１およ
び第２の溝部を埋没させる厚みでポリシリコン膜156を
堆積させた。（第５図ｂ） （３） ポリシリコン156を平坦にバックエッチングし
て、第１の溝部内にポリシリコン156A,156Bを残置さ
せ、希釈なフッ酸にてPSG膜154A〜154Dを選択的にエッ
チングした。（第５図ｃ） （４） ポリシリコン157A,157Bの露出した表面を熱酸
化にて酸化して、シリコン酸化膜157A,157Bを形成し
た。（第５図ｄ） （５） RIE等の異方性のエッチングにて、第１の溝部
の底部のシリコン酸化膜153を選択的にエッチングし
て、半導体層103の表面を露出させ、シリコン窒化膜152
を除去した後全面に、第１の溝部を埋没させる厚みでポ
リシリコン158を堆積させた。（第５図ｅ） （６） ポリシリコン158中に砒素等をイオン注入し、
熱処理にて、第３の半導体領域となるｎ型の高濃度不純
物半導体領域110A〜110Dを形成し、ポリシリコン158を
平坦にバックエッチングして、溝部内にポリシリコン15
8A〜158Dを残置させ、シリコン酸化膜151をエッチング
除去してから、全面に約4000Åのシリコン酸化膜159を
堆積させた。（第５図ｆ） （７） 通常の集積回路の製法に従って、ベースとなる
ｐ型の第４の半導体領域112、エミッタとなるｎ型の第
５の半導体領域113を形成し、導電材であるポリシリコ
ン158Bに接続するコレクタ電極114A、エミッタ電極114
B、ベース電極114C等を形成した。（第５図ｇ） 本発明による実施例によるバイポーラNPNトランジスタ
の構造および製法上の特徴として次のものがある。
るｎ型の埋込み領域102、第２の半導体領域であるｎ型
のエピタキシャル半導体領域103、約500Åのシリコン酸
化膜151、約2000Åのシリコン窒化膜152を形成した後、
ホト・マスク工程によって、素子分離予定部の半導体層
103に約2.4μ幅の第１の溝部を形成し、熱酸化によって
溝部内に約1500Åのシリコン酸化膜153を形成し、全面
に約8000Åのリン硅化ガラス（PSG）154を堆積させた。
（第５図ａ） （２） RIE等の異方性のエッチングにて、PSG膜を垂直
にエッチングして第１の溝部の側面にPSG膜154A〜154D
を残置させ、さらに溝部の底に露出されたシリコン酸化
膜153をエッチングして、半導体層103の表面を露させ、
RIE等のエッチングにて、溝部の底に約8000Åの幅の２
の溝部を形成し、熱酸化にて第２の溝部の表面に約1500
Åのシリコン酸化膜155を形成し、ボロン等のイオン注
入にて、第２の溝部の底部にチャンネルストップとなる
ｐ型の半導体領域106A,106Bを形成し、全面に第１およ
び第２の溝部を埋没させる厚みでポリシリコン膜156を
堆積させた。（第５図ｂ） （３） ポリシリコン156を平坦にバックエッチングし
て、第１の溝部内にポリシリコン156A,156Bを残置さ
せ、希釈なフッ酸にてPSG膜154A〜154Dを選択的にエッ
チングした。（第５図ｃ） （４） ポリシリコン157A,157Bの露出した表面を熱酸
化にて酸化して、シリコン酸化膜157A,157Bを形成し
た。（第５図ｄ） （５） RIE等の異方性のエッチングにて、第１の溝部
の底部のシリコン酸化膜153を選択的にエッチングし
て、半導体層103の表面を露出させ、シリコン窒化膜152
を除去した後全面に、第１の溝部を埋没させる厚みでポ
リシリコン158を堆積させた。（第５図ｅ） （６） ポリシリコン158中に砒素等をイオン注入し、
熱処理にて、第３の半導体領域となるｎ型の高濃度不純
物半導体領域110A〜110Dを形成し、ポリシリコン158を
平坦にバックエッチングして、溝部内にポリシリコン15
8A〜158Dを残置させ、シリコン酸化膜151をエッチング
除去してから、全面に約4000Åのシリコン酸化膜159を
堆積させた。（第５図ｆ） （７） 通常の集積回路の製法に従って、ベースとなる
ｐ型の第４の半導体領域112、エミッタとなるｎ型の第
５の半導体領域113を形成し、導電材であるポリシリコ
ン158Bに接続するコレクタ電極114A、エミッタ電極114
B、ベース電極114C等を形成した。（第５図ｇ） 本発明による実施例によるバイポーラNPNトランジスタ
の構造および製法上の特徴として次のものがある。
（１） コレクタ用の導電材であるポリシリコン158Bと
素子分離用の誘電体であるシリコン酸化膜157Aとが一体
化されていて、素子分離領域を小さくすることができ、
微細化に適した構造となっている。又、ポリシリコン15
8Bの側面のシリコン酸化膜153を5000〜10000Åと厚くし
て、ベース領域112の周囲をこの酸化膜153で接触させな
がら囲むことによって、容易に、所謂、ウォールド・ベ
ース構造にすることができ、さらに微細で、低消費電力
な素子を実現できた。
素子分離用の誘電体であるシリコン酸化膜157Aとが一体
化されていて、素子分離領域を小さくすることができ、
微細化に適した構造となっている。又、ポリシリコン15
8Bの側面のシリコン酸化膜153を5000〜10000Åと厚くし
て、ベース領域112の周囲をこの酸化膜153で接触させな
がら囲むことによって、容易に、所謂、ウォールド・ベ
ース構造にすることができ、さらに微細で、低消費電力
な素子を実現できた。
（２） 素子分離領域形成のためのホト・マスクとコレ
クタの導電材用の溝部の形成のマスクを共用することが
でき、ホト・マスク数を減少させたので、製造上の歩留
とコストを改善できた。
クタの導電材用の溝部の形成のマスクを共用することが
でき、ホト・マスク数を減少させたので、製造上の歩留
とコストを改善できた。
さらに、本発明の実施例において用いた方法の他に、次
のような方法等を採用することができる。第１の溝部の
側面を、ほぼ垂直な面としたが、必ずしも、垂直である
必要はなく、少しテーパー状の形状としてもよい。第２
の溝部を形成して、素子分離したが、場合によっては、
第２の溝部を形成せず、pn接合を形成し、これを第１の
溝部と接続して素子分離としてもよい。
のような方法等を採用することができる。第１の溝部の
側面を、ほぼ垂直な面としたが、必ずしも、垂直である
必要はなく、少しテーパー状の形状としてもよい。第２
の溝部を形成して、素子分離したが、場合によっては、
第２の溝部を形成せず、pn接合を形成し、これを第１の
溝部と接続して素子分離としてもよい。
第１の溝部をかなり広くして、その側面に、コレクタ等
の導電材をあらかじめ残置させてもよく第１の溝部の内
部には後で選択的に絶縁物となるシリコン酸化膜を熱酸
化法，堆積法等で形成することができる。ポリシリコン
等の導電材を、必らずしも、素子領域の全周に形成する
必要がないときは、第５図ｂでのPSG膜154B,154Cをホト
・マスク工程によって選択的に除去しておけば、必要な
部分にのみ、ポリシリコン等の導電材158Bを残置させる
ことができる。
の導電材をあらかじめ残置させてもよく第１の溝部の内
部には後で選択的に絶縁物となるシリコン酸化膜を熱酸
化法，堆積法等で形成することができる。ポリシリコン
等の導電材を、必らずしも、素子領域の全周に形成する
必要がないときは、第５図ｂでのPSG膜154B,154Cをホト
・マスク工程によって選択的に除去しておけば、必要な
部分にのみ、ポリシリコン等の導電材158Bを残置させる
ことができる。
発明の効果 以上のように本発明によれば、半導体素子が形成される
半導体層領域内に埋込まれた低抵抗領域に接続する半導
体層領域の表面から形成された深い低抵抗半導体領域
を、低温で簡便に微細に形成させる半導体装置の構造お
よびその製造方法を提供することができる。
半導体層領域内に埋込まれた低抵抗領域に接続する半導
体層領域の表面から形成された深い低抵抗半導体領域
を、低温で簡便に微細に形成させる半導体装置の構造お
よびその製造方法を提供することができる。
第１図は本発明の一実施例におけるバイポーラNPNトラ
ンジスタの構造を示す断面図、第２図ａ〜ｂは本発明の
概念説明例１におけるNPNトランジスタの製造方法を説
明するための工程断面図、第３図ａ〜ｃは本発明の概念
説明例２におけるNPNトランジスタの製造方法を説明す
るための工程断面図、第４図ａ〜ｃは本発明の概念説明
例３におけるNPNトランジスタの製造方法を説明するた
めの工程断面図、第５図ａ〜ｇは本発明の実施例におけ
るNPNトランジスタの製造方法を説明するための工程断
面図、第６図は従来におけるNPNトランジスタの構造を
示す断面図である。 101……ｐ型シリコン半導体基板、102……ｎ型の埋込半
導体領域、103……ｎ型のエピタキシャル半導体層、10
4,105,111,120,151,153,154,155,157,159……シリコン
酸化膜、106,112……ｐ型半導体領域、108,140……レジ
スト、107,109,141,156,158……ポリシリコン、110,113
……ｎ型半導体領域、114……Al電極、152……シリコン
窒化膜。
ンジスタの構造を示す断面図、第２図ａ〜ｂは本発明の
概念説明例１におけるNPNトランジスタの製造方法を説
明するための工程断面図、第３図ａ〜ｃは本発明の概念
説明例２におけるNPNトランジスタの製造方法を説明す
るための工程断面図、第４図ａ〜ｃは本発明の概念説明
例３におけるNPNトランジスタの製造方法を説明するた
めの工程断面図、第５図ａ〜ｇは本発明の実施例におけ
るNPNトランジスタの製造方法を説明するための工程断
面図、第６図は従来におけるNPNトランジスタの構造を
示す断面図である。 101……ｐ型シリコン半導体基板、102……ｎ型の埋込半
導体領域、103……ｎ型のエピタキシャル半導体層、10
4,105,111,120,151,153,154,155,157,159……シリコン
酸化膜、106,112……ｐ型半導体領域、108,140……レジ
スト、107,109,141,156,158……ポリシリコン、110,113
……ｎ型半導体領域、114……Al電極、152……シリコン
窒化膜。
Claims (4)
- 【請求項１】第２導電型の半導体基板上に形成された第
１導電型の高濃度の第１の半導体領域と、前記第１の半
導体領域上に形成された第１導電型の低濃度の第２の半
導体領域と、前記第２の半導体領域の表面から開口さ
れ、前記第１の半導体領域にほぼ達する第１の溝部と、
前記第１の溝部の一部に接し前記半導体基板に達する第
２の溝部と、前記第１の溝部の側面に残置された導電材
と、前記導電材が残置されていない第１の溝部と前記第
２の溝部に前記第1,第２の半導体領域を島状に分離する
分離材を充填した分離溝部とを備え、前記第１の溝部の
側面に残置させた導電材を前記第１の半導体領域への低
抵抗電流路として使用してなる半導体装置。 - 【請求項２】第２導電型の半導体基板上に形成された第
１導電型の高濃度の第１の半導体領域と、前記第１の半
導体領域上に形成された第１導電型の低濃度の第２の半
導体領域と、前記第２の半導体領域の表面から開口され
た第１の溝部と、前記第１の溝部の一部に接し前記半導
体基板に達する第２の溝部と、前記第１の溝部の側面に
残置された導電材と、前記導電材が残置された第１の溝
部の底面から前記第１の半導体領域に接続する第１導電
型の第３の半導体領域と、前記導電材が残置されていな
い第１の溝部と前記第２の溝部に前記第1,第２の半導体
領域を島状に分離する分離材を充填した分離溝部とを備
え、前記第１の溝部の側面に残置させた導電材及び前記
第３の半導体領域を前記第１の半導体領域への低抵抗電
流路として使用してなる半導体装置。 - 【請求項３】第２導電型の半導体基板上に第１導電型の
高濃度の第１の半導体領域を形成する工程と、前記第１
の半導体領域上に接した第１導電型の低濃度の第２の半
導体領域を形成する工程と、前記第２の半導体領域の表
面から開口され、前記第１の半導体領域にほぼ達する第
１の溝部を形成する工程と、前記第１の溝部の一部に接
し、半導体基板に達する第２の溝部を形成する工程と、
前記第１の溝部の一部と第２の溝部に第1,第２の半導体
領域を島状に分離する分離材を充填して分離溝部を形成
する工程と、前記分離材が充填されていない第１の溝部
の側面に導電材を残置させる工程とを具備し、前記第１
の溝部の側面に残置させた導電材を前記第１の半導体領
域への低抵抗電流路として使用してなる半導体装置の製
造方法。 - 【請求項４】第２導電型の半導体基板上に第１導電型の
高濃度の第１の半導体領域を形成する工程と、前記第１
の半導体領域上に接した第１導電型の低濃度の第２の半
導体領域を形成する工程と、前記第２の半導体領域の表
面から開口された第１の溝部を形成する工程と、前記第
１の溝部の一部に接し、半導体基板に達する第２の溝部
を形成する工程と、前記第１の溝部の一部と第２の溝部
に第1,第２の半導体領域を島状に分離する分離材を充填
して分離溝部を形成する工程と、前記分離材が充填され
ていない第１の溝部の側面に導電材を残置させる工程
と、前記導電材が残置された第１の溝部の底面から前記
第１の半導体領域に接続する第１導電型の第３の半導体
領域を形成する工程とを具備し、前記第１の溝部の側面
に残置させた導電材及び前記第３の半導体領域を前記第
１の半導体領域への低抵抗電流路として使用してなる半
導体装置の製造方法。
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|---|---|---|---|
| JP60160514A JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
| US06/886,663 US4910572A (en) | 1985-07-19 | 1986-07-16 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160514A JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
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| JPS6221269A JPS6221269A (ja) | 1987-01-29 |
| JPH0719838B2 true JPH0719838B2 (ja) | 1995-03-06 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60160514A Expired - Lifetime JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
Country Status (2)
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1985
- 1985-07-19 JP JP60160514A patent/JPH0719838B2/ja not_active Expired - Lifetime
-
1986
- 1986-07-16 US US06/886,663 patent/US4910572A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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