JPH11354780A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11354780A JPH11354780A JP10154798A JP15479898A JPH11354780A JP H11354780 A JPH11354780 A JP H11354780A JP 10154798 A JP10154798 A JP 10154798A JP 15479898 A JP15479898 A JP 15479898A JP H11354780 A JPH11354780 A JP H11354780A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- groove
- electrode
- operation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000000926 separation method Methods 0.000 claims abstract description 8
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims description 51
- 230000005669 field effect Effects 0.000 claims description 23
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 description 18
- 239000010410 layer Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 241000293849 Cordylanthus Species 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 パワートランジスタの微細加工が実現できる
半導体装置の製造方法を提供する。パワートランジスタ
の占有面積を減少し、集積度が向上できる半導体装置を
提供する。パワートランジスタのオン抵抗を減少できる
半導体装置を提供する。 【解決手段】 縦型構造のパワートランジスタを有する
半導体装置の製造方法において、溝6内部の途中の深さ
までゲート電極8を埋設する工程と、ゲート電極8上で
溝6の残りの深さに分離用絶縁膜9を埋設する工程と、
を備える。分離用絶縁膜9は溝6の占有面積内にこの溝
6に対して自己整合で形成される。分離用絶縁膜9はゲ
ート電極8とこのゲート電極8上に配設されるソース電
極10との間を電気的に分離する。
半導体装置の製造方法を提供する。パワートランジスタ
の占有面積を減少し、集積度が向上できる半導体装置を
提供する。パワートランジスタのオン抵抗を減少できる
半導体装置を提供する。 【解決手段】 縦型構造のパワートランジスタを有する
半導体装置の製造方法において、溝6内部の途中の深さ
までゲート電極8を埋設する工程と、ゲート電極8上で
溝6の残りの深さに分離用絶縁膜9を埋設する工程と、
を備える。分離用絶縁膜9は溝6の占有面積内にこの溝
6に対して自己整合で形成される。分離用絶縁膜9はゲ
ート電極8とこのゲート電極8上に配設されるソース電
極10との間を電気的に分離する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。特に本発明は、溝を利用してパワー
トランジスタを形成した半導体装置及びその製造方法に
関する。
製造方法に関する。特に本発明は、溝を利用してパワー
トランジスタを形成した半導体装置及びその製造方法に
関する。
【0002】さらに詳細には、溝内にゲート電極を埋設
した絶縁ゲート型電界効果トランジスタ、又はそのトラ
ンジスタを含むIGBTを有する半導体装置及びその製
造方法に関する。
した絶縁ゲート型電界効果トランジスタ、又はそのトラ
ンジスタを含むIGBTを有する半導体装置及びその製
造方法に関する。
【0003】
【従来の技術】断面形状がU字型の溝を利用したいわゆ
るUMOSと呼ばれるパワートランジスタの開発が進め
られている。この種のパワートランジスタはMOSFE
Tであり、MOSFETはドレイン領域、ベース領域、
ソース領域、ゲート絶縁膜及びゲート電極を備え構築さ
れる。
るUMOSと呼ばれるパワートランジスタの開発が進め
られている。この種のパワートランジスタはMOSFE
Tであり、MOSFETはドレイン領域、ベース領域、
ソース領域、ゲート絶縁膜及びゲート電極を備え構築さ
れる。
【0004】MOSFETのドレイン領域は半導体基板
及びこの半導体基板主面上に成長させたエピタキシャル
層で形成される。nチャネル導電型MOSFETの場
合、半導体基板及びエピタキシャル層はn型で形成され
る。半導体基板の裏面全域にはドレイン電極が電気的に
接続される。
及びこの半導体基板主面上に成長させたエピタキシャル
層で形成される。nチャネル導電型MOSFETの場
合、半導体基板及びエピタキシャル層はn型で形成され
る。半導体基板の裏面全域にはドレイン電極が電気的に
接続される。
【0005】ベース領域はエピタキシャル層主面部に形
成されたp型半導体領域で形成される。ソース領域はベ
ース領域主面部に形成されたn型半導体領域で形成され
る。ソース領域、ベース領域にはそれぞれに共通のソー
ス電極が電気的に接続され、このソース電極はトランジ
スタ形成領域のほぼ全域に配設される。
成されたp型半導体領域で形成される。ソース領域はベ
ース領域主面部に形成されたn型半導体領域で形成され
る。ソース領域、ベース領域にはそれぞれに共通のソー
ス電極が電気的に接続され、このソース電極はトランジ
スタ形成領域のほぼ全域に配設される。
【0006】ゲート絶縁膜はソース領域表面の一部から
ベース領域を貫通する程度の深さで形成された溝(断面
形状がU字型を有する溝)の内壁に沿って形成される。
ゲート電極はゲート絶縁膜上において溝内部に埋設され
る。ここで、ソース領域とドレイン領域との間に電圧を
印加すると、ベース領域の分離用絶縁膜側面にチャネル
領域が形成され、ソース領域とドレイン領域との間が導
通する。
ベース領域を貫通する程度の深さで形成された溝(断面
形状がU字型を有する溝)の内壁に沿って形成される。
ゲート電極はゲート絶縁膜上において溝内部に埋設され
る。ここで、ソース領域とドレイン領域との間に電圧を
印加すると、ベース領域の分離用絶縁膜側面にチャネル
領域が形成され、ソース領域とドレイン領域との間が導
通する。
【0007】前述のようにソース電極はトランジスタの
ほぼ全域に配設されるので、このソース電極と溝内に埋
設されたゲート電極との間には分離用絶縁膜が形成さ
れ、ソース電極とゲート電極との間は分離用絶縁膜で絶
縁分離される。分離用絶縁膜の形成方法には以下の2つ
の方法がある。
ほぼ全域に配設されるので、このソース電極と溝内に埋
設されたゲート電極との間には分離用絶縁膜が形成さ
れ、ソース電極とゲート電極との間は分離用絶縁膜で絶
縁分離される。分離用絶縁膜の形成方法には以下の2つ
の方法がある。
【0008】(1)第1の方法は、溝内に埋設されたゲ
ート電極上を含む基板全面に絶縁膜を形成し、フォトリ
ソグラフィ技術及びエッチング技術により絶縁膜をパタ
ーンニングし、溝上に分離用絶縁膜を形成する、方法で
ある。
ート電極上を含む基板全面に絶縁膜を形成し、フォトリ
ソグラフィ技術及びエッチング技術により絶縁膜をパタ
ーンニングし、溝上に分離用絶縁膜を形成する、方法で
ある。
【0009】(2)第2の方法は、溝内に埋設されたゲ
ート電極上が開口されソース領域上が被覆された耐酸化
マスクを形成し、この耐酸化マスクによりゲート電極表
面部分を酸化して分離用絶縁膜を形成する、方法であ
る。この第2の方法で形成された分離用絶縁膜はキャッ
プ酸化膜と呼ばれる。
ート電極上が開口されソース領域上が被覆された耐酸化
マスクを形成し、この耐酸化マスクによりゲート電極表
面部分を酸化して分離用絶縁膜を形成する、方法であ
る。この第2の方法で形成された分離用絶縁膜はキャッ
プ酸化膜と呼ばれる。
【0010】このような溝を利用するMOSFETにお
いては、ゲート電極をマスクとしてベース領域、ソース
領域のそれぞれを拡散により形成する2重拡散構造のM
OSFETで微細化の妨げになるJFET抵抗成分が存
在しない。従って、トランジスタの微細化、トランジス
タ密度の高密度化が実現でき、パワートランジスタの特
性上重要なオン抵抗が低減できる特徴がある。
いては、ゲート電極をマスクとしてベース領域、ソース
領域のそれぞれを拡散により形成する2重拡散構造のM
OSFETで微細化の妨げになるJFET抵抗成分が存
在しない。従って、トランジスタの微細化、トランジス
タ密度の高密度化が実現でき、パワートランジスタの特
性上重要なオン抵抗が低減できる特徴がある。
【0011】
【発明が解決しようとする課題】しかしながら、前述の
パワートランジスタを有する半導体装置において、以下
の点について配慮がなされていない。
パワートランジスタを有する半導体装置において、以下
の点について配慮がなされていない。
【0012】(1)溝内に埋設されたゲート電極とソー
ス電極との間に形成される分離用絶縁膜は必須である
が、第1の方法による分離用絶縁膜のパターンニングに
は溝に対して製造上のアライメントずれが生じる。この
ため、アライメントずれを考慮し、分離用絶縁膜の平面
形状は溝の平面形状に比べて大きな形状で形成される。
この分離用絶縁膜の平面形状の増加に伴いソース領域の
平面面積が増大し、さらにパワートランジスタの平面形
状が増大するので、トランジスタの微細化ができない。
ス電極との間に形成される分離用絶縁膜は必須である
が、第1の方法による分離用絶縁膜のパターンニングに
は溝に対して製造上のアライメントずれが生じる。この
ため、アライメントずれを考慮し、分離用絶縁膜の平面
形状は溝の平面形状に比べて大きな形状で形成される。
この分離用絶縁膜の平面形状の増加に伴いソース領域の
平面面積が増大し、さらにパワートランジスタの平面形
状が増大するので、トランジスタの微細化ができない。
【0013】(2)第2の方法による分離用絶縁膜にも
類似した問題があり、第2の方法で形成される分離用絶
縁膜は、絶縁に必要な膜厚を確保しようとすると溝側か
らソース領域側への横方向酸化量(バーズビーク量)が
大きくなる。このため、同様にソース領域の平面面積が
増大し、トランジスタの微細化ができない。
類似した問題があり、第2の方法で形成される分離用絶
縁膜は、絶縁に必要な膜厚を確保しようとすると溝側か
らソース領域側への横方向酸化量(バーズビーク量)が
大きくなる。このため、同様にソース領域の平面面積が
増大し、トランジスタの微細化ができない。
【0014】(3)前述のように、トランジスタの微細
加工が実現できないので、トランジスタの占有面積が増
大し、半導体装置の集積度に限界がある。
加工が実現できないので、トランジスタの占有面積が増
大し、半導体装置の集積度に限界がある。
【0015】(4)さらに、トランジスタの微細加工が
実現できないので、トランジスタ密度(詳細にはトラン
ジスタセル密度)が低くなり、トランジスタのオン抵抗
が増大し、半導体装置の損失が増大する。
実現できないので、トランジスタ密度(詳細にはトラン
ジスタセル密度)が低くなり、トランジスタのオン抵抗
が増大し、半導体装置の損失が増大する。
【0016】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、トランジス
タ、特にパワートランジスタの微細化が実現できる半導
体装置の製造方法を提供することである。
たものである。従って、本発明の目的は、トランジス
タ、特にパワートランジスタの微細化が実現できる半導
体装置の製造方法を提供することである。
【0017】さらに、本発明の目的は、絶縁ゲート型電
界効果トランジスタの微細化が実現できる半導体装置の
製造方法を提供することである。
界効果トランジスタの微細化が実現できる半導体装置の
製造方法を提供することである。
【0018】さらに、本発明の目的は、トランジスタの
占有面積を減少し、集積度が向上できる半導体装置を提
供することである。
占有面積を減少し、集積度が向上できる半導体装置を提
供することである。
【0019】さらに、本発明の目的は、単位面積当たり
に配設できるトランジスタ数(トランジスタセル数)を
増加し、トランジスタのオン抵抗を減少できる半導体装
置を提供することである。
に配設できるトランジスタ数(トランジスタセル数)を
増加し、トランジスタのオン抵抗を減少できる半導体装
置を提供することである。
【0020】さらに、本発明の目的は、トランジスタの
オン抵抗を減少し、損失の少ない半導体装置を提供する
ことである。
オン抵抗を減少し、損失の少ない半導体装置を提供する
ことである。
【0021】
【課題を解決するための手段】上記課題を解決するため
に、この発明の第1の特徴は、第1動作領域、第2動作
領域、第3動作領域、絶縁膜及び第1電極を有するトラ
ンジスタを形成し、このトランジスタの第3動作領域に
第2電極が接続される半導体装置の製造方法において、
下記工程(1)乃至工程(7)を備えたことである: (1)第1導電型半導体領域の第1動作領域主面部に第
2導電型半導体領域の第2動作領域を形成する工程; (2)第2動作領域主面部に第1導電型半導体領域の第
3動作領域を形成する工程; (3)第3動作領域表面の一部の領域から第2動作領域
を貫通する程度の溝を形成する工程; (4)溝内壁に沿って絶縁膜を形成する工程; (5)絶縁膜上であって溝内の途中の深さまで第1電極
を埋設する工程; (6)溝内の残りの深さに分離用絶縁膜を埋設する工
程; (7)第1電極上に分離用絶縁膜を介して第3動作領域
に接続される第2電極を形成する工程。
に、この発明の第1の特徴は、第1動作領域、第2動作
領域、第3動作領域、絶縁膜及び第1電極を有するトラ
ンジスタを形成し、このトランジスタの第3動作領域に
第2電極が接続される半導体装置の製造方法において、
下記工程(1)乃至工程(7)を備えたことである: (1)第1導電型半導体領域の第1動作領域主面部に第
2導電型半導体領域の第2動作領域を形成する工程; (2)第2動作領域主面部に第1導電型半導体領域の第
3動作領域を形成する工程; (3)第3動作領域表面の一部の領域から第2動作領域
を貫通する程度の溝を形成する工程; (4)溝内壁に沿って絶縁膜を形成する工程; (5)絶縁膜上であって溝内の途中の深さまで第1電極
を埋設する工程; (6)溝内の残りの深さに分離用絶縁膜を埋設する工
程; (7)第1電極上に分離用絶縁膜を介して第3動作領域
に接続される第2電極を形成する工程。
【0022】このような半導体装置の製造方法において
は、溝の内部に第1電極、分離用絶縁膜が順次埋設さ
れ、分離用絶縁膜は溝の占有面積内に形成される。しか
も分離用絶縁膜の絶縁能力(第1電極と第2電極との間
の絶縁能力)は溝の深さ方向の膜厚で稼ぐことができ
る。従って、分離用絶縁膜に製造上のアライメント余裕
が必要なくなり、かつ横方向酸化(バーズビーク)がな
くなるので、第3動作領域の占有面積が減少でき、トラ
ンジスタの微細化が実現できる。
は、溝の内部に第1電極、分離用絶縁膜が順次埋設さ
れ、分離用絶縁膜は溝の占有面積内に形成される。しか
も分離用絶縁膜の絶縁能力(第1電極と第2電極との間
の絶縁能力)は溝の深さ方向の膜厚で稼ぐことができ
る。従って、分離用絶縁膜に製造上のアライメント余裕
が必要なくなり、かつ横方向酸化(バーズビーク)がな
くなるので、第3動作領域の占有面積が減少でき、トラ
ンジスタの微細化が実現できる。
【0023】この発明の第2の特徴は、ドレイン領域、
ベース領域、ソース領域、ゲート絶縁膜及びゲート電極
を有する縦型構造の絶縁ゲート型電界効果トランジスタ
を形成し、この絶縁ゲート型電界効果トランジスタのソ
ース領域にソース電極が電気的に接続される半導体装置
の製造方法において、下記工程(1)乃至工程(7)を
備えたことである: (1)ドレイン領域主面部にベース領域を形成する工
程; (2)ベース領域主面部にソース領域を形成する工程; (3)ソース領域表面の一部の領域からベース領域を貫
通する程度の溝を形成する工程; (4)溝内壁に沿ってゲート絶縁膜を形成する工程; (5)ゲート絶縁膜上であって溝内の途中の深さまでゲ
ート電極を埋設する工程; (6)溝内の残りの深さに分離用絶縁膜を埋設する工
程; (7)ゲート電極上に分離用絶縁膜を介してソース領域
に接続されるソース電極を形成する工程。
ベース領域、ソース領域、ゲート絶縁膜及びゲート電極
を有する縦型構造の絶縁ゲート型電界効果トランジスタ
を形成し、この絶縁ゲート型電界効果トランジスタのソ
ース領域にソース電極が電気的に接続される半導体装置
の製造方法において、下記工程(1)乃至工程(7)を
備えたことである: (1)ドレイン領域主面部にベース領域を形成する工
程; (2)ベース領域主面部にソース領域を形成する工程; (3)ソース領域表面の一部の領域からベース領域を貫
通する程度の溝を形成する工程; (4)溝内壁に沿ってゲート絶縁膜を形成する工程; (5)ゲート絶縁膜上であって溝内の途中の深さまでゲ
ート電極を埋設する工程; (6)溝内の残りの深さに分離用絶縁膜を埋設する工
程; (7)ゲート電極上に分離用絶縁膜を介してソース領域
に接続されるソース電極を形成する工程。
【0024】絶縁ゲート型電界効果トランジスタにはI
GBTが含まれる。
GBTが含まれる。
【0025】このような半導体装置の製造方法において
は、溝の内部にゲート電極、分離用絶縁膜が順次埋設さ
れ、分離用絶縁膜は溝の占有面積内に形成される。しか
も分離用絶縁膜の絶縁能力(ゲート電極とソース電極と
の間の絶縁能力)は溝の深さ方向の膜厚で稼ぐことがで
きる。従って、分離用絶縁膜に製造上のアライメント余
裕が必要なくなり、かつ横方向酸化(バーズビーク)が
なくなるので、ソース領域の占有面積が減少でき、縦型
構造の絶縁ゲート型電界効果トランジスタの微細化が実
現できる。
は、溝の内部にゲート電極、分離用絶縁膜が順次埋設さ
れ、分離用絶縁膜は溝の占有面積内に形成される。しか
も分離用絶縁膜の絶縁能力(ゲート電極とソース電極と
の間の絶縁能力)は溝の深さ方向の膜厚で稼ぐことがで
きる。従って、分離用絶縁膜に製造上のアライメント余
裕が必要なくなり、かつ横方向酸化(バーズビーク)が
なくなるので、ソース領域の占有面積が減少でき、縦型
構造の絶縁ゲート型電界効果トランジスタの微細化が実
現できる。
【0026】この発明の第3の特徴は、半導体装置にお
いて、第1導電型半導体領域の第1動作領域と、第1動
作領域主面部に形成された第2導電型半導体領域の第2
動作領域と、第2動作領域主面部に形成された第1導電
型半導体領域の第3動作領域と、第3動作領域表面の一
部の領域から第2動作領域を貫通する程度の深さを有す
る溝と、溝内壁に沿って形成された絶縁膜と、絶縁膜上
であって溝内の途中の深さまで埋設された電極と、を有
するトランジスタを備えたことである。さらに、この発
明の第3の特徴は、溝内の残りの深さに埋設された分離
用絶縁膜と、第1電極上に分離用絶縁膜を介して形成さ
れトランジスタの第3動作領域に電気的に接続される第
2電極と、を備えたことである。
いて、第1導電型半導体領域の第1動作領域と、第1動
作領域主面部に形成された第2導電型半導体領域の第2
動作領域と、第2動作領域主面部に形成された第1導電
型半導体領域の第3動作領域と、第3動作領域表面の一
部の領域から第2動作領域を貫通する程度の深さを有す
る溝と、溝内壁に沿って形成された絶縁膜と、絶縁膜上
であって溝内の途中の深さまで埋設された電極と、を有
するトランジスタを備えたことである。さらに、この発
明の第3の特徴は、溝内の残りの深さに埋設された分離
用絶縁膜と、第1電極上に分離用絶縁膜を介して形成さ
れトランジスタの第3動作領域に電気的に接続される第
2電極と、を備えたことである。
【0027】このように構成される半導体装置において
は、溝内に埋設された第1電極とこの第1電極上の第2
電極との間が、溝内に埋設され溝の深さ方向に膜厚が稼
げる分離用絶縁膜で絶縁分離される。従って、第1電極
と第3動作領域との間の平面上の離間寸法(詳細には、
溝から第3動作領域と第2電極との間の接続部までの距
離)が縮小できるので、トランジスタの平面上の占有面
積が縮小でき、半導体装置の集積度が向上できる。
は、溝内に埋設された第1電極とこの第1電極上の第2
電極との間が、溝内に埋設され溝の深さ方向に膜厚が稼
げる分離用絶縁膜で絶縁分離される。従って、第1電極
と第3動作領域との間の平面上の離間寸法(詳細には、
溝から第3動作領域と第2電極との間の接続部までの距
離)が縮小できるので、トランジスタの平面上の占有面
積が縮小でき、半導体装置の集積度が向上できる。
【0028】さらに、トランジスタの平面上の占有面積
が縮小できる結果、単位面積当たりに配設できるトラン
ジスタセル数が増加でき(トランジスタセル密度の高密
度化が実現でき)、第2動作領域において第1動作領域
と第3動作領域との間を流れる電流経路を拡大できるの
で、トランジスタのオン抵抗が減少できる。さらに、ト
ランジスタのオン抵抗の減少により、半導体装置の損失
が減少できる。
が縮小できる結果、単位面積当たりに配設できるトラン
ジスタセル数が増加でき(トランジスタセル密度の高密
度化が実現でき)、第2動作領域において第1動作領域
と第3動作領域との間を流れる電流経路を拡大できるの
で、トランジスタのオン抵抗が減少できる。さらに、ト
ランジスタのオン抵抗の減少により、半導体装置の損失
が減少できる。
【0029】この発明の第4の特徴は、分離用絶縁膜の
溝内の埋設深さをトランジスタ動作が行える第3動作領
域又はソース領域の接合深さと同程度に設定したことで
ある。
溝内の埋設深さをトランジスタ動作が行える第3動作領
域又はソース領域の接合深さと同程度に設定したことで
ある。
【0030】
【発明の効果】本発明は、トランジスタ、特にパワート
ランジスタの微細化が実現できる半導体装置の製造方法
を提供できる。
ランジスタの微細化が実現できる半導体装置の製造方法
を提供できる。
【0031】さらに、本発明は、絶縁ゲート型電界効果
トランジスタの微細化が実現できる半導体装置の製造方
法を提供できる。
トランジスタの微細化が実現できる半導体装置の製造方
法を提供できる。
【0032】さらに、本発明は、トランジスタの占有面
積を減少し、集積度が向上できる半導体装置を提供でき
る。
積を減少し、集積度が向上できる半導体装置を提供でき
る。
【0033】さらに、本発明は、単位面積当たりに配設
できるトランジスタセル数を増加し、トランジスタのオ
ン抵抗を減少できる半導体装置を提供できる。
できるトランジスタセル数を増加し、トランジスタのオ
ン抵抗を減少できる半導体装置を提供できる。
【0034】さらに、本発明は、トランジスタのオン抵
抗を減少し、損失が減少できる半導体装置を提供でき
る。
抗を減少し、損失が減少できる半導体装置を提供でき
る。
【0035】
【発明の実施の形態】<半導体装置の構造>以下、本発
明の実施の形態について説明する。図1は本発明の実施
の形態に係るパワートランジスタを備えた半導体装置の
要部断面図である。パワートランジスタは縦型構造の絶
縁ゲート型電界効果トランジスタで構成される。この絶
縁ゲート型電界効果トランジスタは、ドレイン領域(第
1動作領域)、ベース領域、ソース領域(第3動作領
域)、ゲート絶縁膜7(絶縁膜)及びゲート電極(第1
電極)8を備え構築される。
明の実施の形態について説明する。図1は本発明の実施
の形態に係るパワートランジスタを備えた半導体装置の
要部断面図である。パワートランジスタは縦型構造の絶
縁ゲート型電界効果トランジスタで構成される。この絶
縁ゲート型電界効果トランジスタは、ドレイン領域(第
1動作領域)、ベース領域、ソース領域(第3動作領
域)、ゲート絶縁膜7(絶縁膜)及びゲート電極(第1
電極)8を備え構築される。
【0036】絶縁ゲート型電界効果トランジスタのドレ
イン領域は単結晶珪素からなる高不純物濃度のn+型半
導体基板1及びこの半導体基板1の主面(表面)上に成
長させた低不純物濃度のn−型エピタキシャル層2で形
成される。半導体基板1の裏面全域にはドレイン電極1
1が電気的に接続される。
イン領域は単結晶珪素からなる高不純物濃度のn+型半
導体基板1及びこの半導体基板1の主面(表面)上に成
長させた低不純物濃度のn−型エピタキシャル層2で形
成される。半導体基板1の裏面全域にはドレイン電極1
1が電気的に接続される。
【0037】ベース領域はエピタキシャル層2の主面部
(ドレイン領域の主面部)に形成された中不純物濃度の
p型半導体領域3で形成される。ソース領域は半導体領
域3の主面部(ベース領域の主面部)に形成された高不
純物濃度のn+型半導体領域4で形成される。ソース領
域の中央部分にはベース領域に電気的に接続されベース
領域の電位を取り出す領域として使用される高不純物濃
度のp+型半導体領域5が形成される。ソース領域、ベ
ース領域に接続された半導体領域5のそれぞれにはソー
ス電極(第2電極)10が電気的に接続される(オーミ
ック接続される)。ソース電極10は絶縁ゲート型電界
効果トランジスタが配設されたほぼ全域においてエピタ
キシャル層2上に形成される。ソース電極10とドレイ
ン電極11との間に電圧が印加されると、半導体領域3
のゲート絶縁膜7と接する部分に、チャネル領域(第2
動作領域)が形成される。
(ドレイン領域の主面部)に形成された中不純物濃度の
p型半導体領域3で形成される。ソース領域は半導体領
域3の主面部(ベース領域の主面部)に形成された高不
純物濃度のn+型半導体領域4で形成される。ソース領
域の中央部分にはベース領域に電気的に接続されベース
領域の電位を取り出す領域として使用される高不純物濃
度のp+型半導体領域5が形成される。ソース領域、ベ
ース領域に接続された半導体領域5のそれぞれにはソー
ス電極(第2電極)10が電気的に接続される(オーミ
ック接続される)。ソース電極10は絶縁ゲート型電界
効果トランジスタが配設されたほぼ全域においてエピタ
キシャル層2上に形成される。ソース電極10とドレイ
ン電極11との間に電圧が印加されると、半導体領域3
のゲート絶縁膜7と接する部分に、チャネル領域(第2
動作領域)が形成される。
【0038】ゲート絶縁膜7、ゲート電極8は溝6内部
に形成される。溝6は、ソース領域の周囲を取り囲み、
エピタキシャル層2の表面からベース領域を貫通しドレ
イン領域に達する程度の深さで形成される。本実施の形
態において、溝6の内壁はほぼ垂直に形成され、溝6の
断面形状はU字型形状で形成される。
に形成される。溝6は、ソース領域の周囲を取り囲み、
エピタキシャル層2の表面からベース領域を貫通しドレ
イン領域に達する程度の深さで形成される。本実施の形
態において、溝6の内壁はほぼ垂直に形成され、溝6の
断面形状はU字型形状で形成される。
【0039】ゲート絶縁膜7は溝6内壁に沿って形成さ
れる。本実施の形態において、ゲート絶縁膜7は膜質が
比較的良好な熱酸化法で形成した酸化珪素膜で形成され
る。なお、ゲート絶縁膜7には、CVD法若しくはスパ
ッタ法で形成した酸化珪素膜、窒化珪素膜のいずれかの
単層膜、又は酸化珪素膜と窒化珪素膜とを重ね合わせた
複合膜が使用できる。
れる。本実施の形態において、ゲート絶縁膜7は膜質が
比較的良好な熱酸化法で形成した酸化珪素膜で形成され
る。なお、ゲート絶縁膜7には、CVD法若しくはスパ
ッタ法で形成した酸化珪素膜、窒化珪素膜のいずれかの
単層膜、又は酸化珪素膜と窒化珪素膜とを重ね合わせた
複合膜が使用できる。
【0040】ゲート電極8は、ゲート絶縁膜7上に形成
され、溝6の途中の深さまで埋設される。本実施の形態
において、ゲート電極8にはCVD法で形成した多結晶
珪素膜が使用され、この多結晶珪素膜には抵抗値を調節
する(抵抗値を減少する)不純物例えば燐がドープされ
る。なお、ゲート電極8には、チタンシリサイド、タン
グステンシリサイド等のシリサイド膜、又はチタン、タ
ングステン等の高融点メタル膜が使用できる。ゲート電
極8は、絶縁ゲート型電界効果トランジスタのベース領
域にチャネルを形成しトランジスタ動作を実現できるよ
うに、少なくともソース領域の接合深さ程度まで埋設さ
れる。
され、溝6の途中の深さまで埋設される。本実施の形態
において、ゲート電極8にはCVD法で形成した多結晶
珪素膜が使用され、この多結晶珪素膜には抵抗値を調節
する(抵抗値を減少する)不純物例えば燐がドープされ
る。なお、ゲート電極8には、チタンシリサイド、タン
グステンシリサイド等のシリサイド膜、又はチタン、タ
ングステン等の高融点メタル膜が使用できる。ゲート電
極8は、絶縁ゲート型電界効果トランジスタのベース領
域にチャネルを形成しトランジスタ動作を実現できるよ
うに、少なくともソース領域の接合深さ程度まで埋設さ
れる。
【0041】このように構成される絶縁ゲート型電界効
果トランジスタの溝6内部に埋設されたゲート電極8と
その上層に配設されたソース電極10との間には双方の
間を絶縁分離する分離用絶縁膜9が形成される。分離用
絶縁膜9は溝6内部のゲート電極6で完全に埋め込んで
いない残りの深さ部分に埋設される。分離用絶縁膜9
は、溝6の占有面積内にのみ形成され、プロセス的表現
をすれば溝6の内部にこの溝6に対して自己整合で形成
される。溝6の残りの深さはソース領域の接合深さ程度
あるので、分離用絶縁膜9はソース領域の接合深さ程度
の膜厚で形成される。ゲート電極6とソース電極10と
の間の絶縁能力は分離用絶縁膜9の膜厚で実質的に決定
され、分離用絶縁膜9の膜厚は溝6の範囲内において平
面上の専有面積を増加することなく溝6の深さ方向に稼
げる。
果トランジスタの溝6内部に埋設されたゲート電極8と
その上層に配設されたソース電極10との間には双方の
間を絶縁分離する分離用絶縁膜9が形成される。分離用
絶縁膜9は溝6内部のゲート電極6で完全に埋め込んで
いない残りの深さ部分に埋設される。分離用絶縁膜9
は、溝6の占有面積内にのみ形成され、プロセス的表現
をすれば溝6の内部にこの溝6に対して自己整合で形成
される。溝6の残りの深さはソース領域の接合深さ程度
あるので、分離用絶縁膜9はソース領域の接合深さ程度
の膜厚で形成される。ゲート電極6とソース電極10と
の間の絶縁能力は分離用絶縁膜9の膜厚で実質的に決定
され、分離用絶縁膜9の膜厚は溝6の範囲内において平
面上の専有面積を増加することなく溝6の深さ方向に稼
げる。
【0042】<半導体装置の製造方法>次に、前述のパ
ワートランジスタとしての絶縁ゲート型電界効果トラン
ジスタを有する半導体装置の製造方法を説明する。図2
乃至図9は製造方法を各工程毎に示す半導体装置の工程
断面図である。
ワートランジスタとしての絶縁ゲート型電界効果トラン
ジスタを有する半導体装置の製造方法を説明する。図2
乃至図9は製造方法を各工程毎に示す半導体装置の工程
断面図である。
【0043】(1)まず、図2に示すように、ドレイン
領域(第1動作領域)を形成する。すなわち、単結晶珪
素からなる高不純物濃度のn+型半導体基板1を準備
し、この半導体基板1の主面上にエピタキシャル成長法
により低不純物濃度のn−型エピタキシャル層2を成長
させる。エピタキシャル層2は例えば5.0〜10.0
μm程度の膜厚で形成される。
領域(第1動作領域)を形成する。すなわち、単結晶珪
素からなる高不純物濃度のn+型半導体基板1を準備
し、この半導体基板1の主面上にエピタキシャル成長法
により低不純物濃度のn−型エピタキシャル層2を成長
させる。エピタキシャル層2は例えば5.0〜10.0
μm程度の膜厚で形成される。
【0044】(2)図3に示すように、基板全域におい
てエピタキシャル層2の主面部に中不純物濃度のp型半
導体領域3を形成し、ベース領域を形成する。ベース領
域はイオン注入法又は熱拡散法によりp型不純物をエピ
タキシャル層2中にドープすることで形成する。本実施
の形態において、半導体領域3の接合深さは1.5〜
2.5μmに設定される。
てエピタキシャル層2の主面部に中不純物濃度のp型半
導体領域3を形成し、ベース領域を形成する。ベース領
域はイオン注入法又は熱拡散法によりp型不純物をエピ
タキシャル層2中にドープすることで形成する。本実施
の形態において、半導体領域3の接合深さは1.5〜
2.5μmに設定される。
【0045】(3)図4に示すように、ベース電位取り
出し領域となる部分を除いて半導体領域3の主面部に高
不純物濃度のn+型半導体領域4を形成し、ソース領域
を形成する。ソース領域はイオン注入法又は熱拡散法に
よりn型不純物を半導体領域3中にドープすることで形
成する。本実施の形態において、半導体領域4の接合深
さは0.3〜0.5μmに設定される。
出し領域となる部分を除いて半導体領域3の主面部に高
不純物濃度のn+型半導体領域4を形成し、ソース領域
を形成する。ソース領域はイオン注入法又は熱拡散法に
よりn型不純物を半導体領域3中にドープすることで形
成する。本実施の形態において、半導体領域4の接合深
さは0.3〜0.5μmに設定される。
【0046】(4)図5に示すように、ベース電位取り
出し領域となる部分において半導体領域3の主面からソ
ース領域と同程度の深さとなるように高不純物濃度のp
+型半導体領域5を形成する。半導体領域5はイオン注
入法又は熱拡散法によりp型不純物を半導体領域3中に
ドープすることで形成する。
出し領域となる部分において半導体領域3の主面からソ
ース領域と同程度の深さとなるように高不純物濃度のp
+型半導体領域5を形成する。半導体領域5はイオン注
入法又は熱拡散法によりp型不純物を半導体領域3中に
ドープすることで形成する。
【0047】(5)図6に示すように、ソース領域表面
の一部の領域からベース領域を貫通しドレイン領域(エ
ピタキシャル層2)に達する程度の深さを有する溝6を
形成する。溝6は、ゲート電極形成領域が開口されたマ
スク12を基板全域に形成し、このマスク12を使用し
たエッチングを行うことにより形成される。マスク12
は、本実施の形態において耐エッチングマスク及び耐酸
化マスクとして使用され、例えばPSG膜で形成され
る。マスク12の開口はフォトリソグラフィ技術及びエ
ッチング技術により形成する。エッチングは溝6の占有
面積を縮小するために異方性の強いRIEで行うことが
好ましい。エッチング深さ(溝6の深さ)は本実施の形
態において1.5〜2.5μmに設定される。
の一部の領域からベース領域を貫通しドレイン領域(エ
ピタキシャル層2)に達する程度の深さを有する溝6を
形成する。溝6は、ゲート電極形成領域が開口されたマ
スク12を基板全域に形成し、このマスク12を使用し
たエッチングを行うことにより形成される。マスク12
は、本実施の形態において耐エッチングマスク及び耐酸
化マスクとして使用され、例えばPSG膜で形成され
る。マスク12の開口はフォトリソグラフィ技術及びエ
ッチング技術により形成する。エッチングは溝6の占有
面積を縮小するために異方性の強いRIEで行うことが
好ましい。エッチング深さ(溝6の深さ)は本実施の形
態において1.5〜2.5μmに設定される。
【0048】(6)図7に示すように、溝6の内壁に沿
ってゲート絶縁膜7を形成する。本実施の形態におい
て、ゲート絶縁膜7は、マスク12を耐酸化マスクとし
て使用し、溝6の内壁表面を酸化した酸化珪素膜で形成
される。酸化珪素膜は例えば200〜400nm程度の
膜厚で形成される。
ってゲート絶縁膜7を形成する。本実施の形態におい
て、ゲート絶縁膜7は、マスク12を耐酸化マスクとし
て使用し、溝6の内壁表面を酸化した酸化珪素膜で形成
される。酸化珪素膜は例えば200〜400nm程度の
膜厚で形成される。
【0049】(7)図8に示すように、ゲート絶縁膜7
上において溝6内部にゲート電極8を埋設する。本実施
の形態において、ゲート電極8は、基板全面にCVD法
により燐がドープされた多結晶珪素膜を少なくとも溝6
が完全に埋め込まれるまで形成し、この後に多結晶珪素
膜の全面エッチングを行い、ソース領域上等の多結晶珪
素膜を取り除くことにより溝6内にのみ形成される。ゲ
ート電極8は溝6の途中の深さまで形成される。具体的
には、ゲート電極8の上面がソース領域の接合深さと一
致する程度で形成される。ゲート電極8を形成する多結
晶珪素膜の全面エッチングの際、マスク12は耐エッチ
ングマスクとして使用されソース領域等を保護する。ゲ
ート電極8を形成した後、マスク12は除去される。
上において溝6内部にゲート電極8を埋設する。本実施
の形態において、ゲート電極8は、基板全面にCVD法
により燐がドープされた多結晶珪素膜を少なくとも溝6
が完全に埋め込まれるまで形成し、この後に多結晶珪素
膜の全面エッチングを行い、ソース領域上等の多結晶珪
素膜を取り除くことにより溝6内にのみ形成される。ゲ
ート電極8は溝6の途中の深さまで形成される。具体的
には、ゲート電極8の上面がソース領域の接合深さと一
致する程度で形成される。ゲート電極8を形成する多結
晶珪素膜の全面エッチングの際、マスク12は耐エッチ
ングマスクとして使用されソース領域等を保護する。ゲ
ート電極8を形成した後、マスク12は除去される。
【0050】このゲート電極8が形成されると、縦型構
造を採用する絶縁ゲート型電界効果トランジスタからな
るパワートランジスタが完成する。
造を採用する絶縁ゲート型電界効果トランジスタからな
るパワートランジスタが完成する。
【0051】(8)図9に示すように、ゲート電極8上
において溝6の残りの深さに分離用絶縁膜9を埋設す
る。分離用絶縁膜9は、ソース領域の接合深さと同程度
の膜厚をもって溝6内部に埋設され、しかも溝6の範囲
内で溝6に対して自己整合で形成される。分離用絶縁膜
9は本実施の形態においてPSG膜で形成される。PS
G膜はCVD法により溝6の残りの深さが少なくもと完
全に埋め込まれるまで基板全面に形成し、前述のゲート
電極8の形成工程と同様に、この後にPSG膜に全面エ
ッチングを行い、ソース領域上等のPSG膜を取り除く
ことにより溝6にのみ形成される。分離用絶縁膜9は、
酸化法で形成せずに基本的に堆積法で形成されるので、
平面上、溝6の外側に向かって横方向には形成されな
い。さらに、分離用絶縁膜9の絶縁能力は実質的に膜厚
の制御で調節でき、分離用絶縁膜9の膜厚は溝6の深さ
方向に稼げる。本実施の形態において、分離用絶縁膜9
は、ゲート電極8と後述するソース電極10との間の絶
縁分離に必要な0.3〜0.4μmの膜厚に設定され
る。なお、分離用絶縁膜9には、CVD法で形成された
酸化珪素膜若しくは窒化珪素膜、NSG膜、BPSG膜
のいずれかの単層膜、又はいずれか2種類以上の膜を重
ね合わせた複合膜が実用的に使用できる。
において溝6の残りの深さに分離用絶縁膜9を埋設す
る。分離用絶縁膜9は、ソース領域の接合深さと同程度
の膜厚をもって溝6内部に埋設され、しかも溝6の範囲
内で溝6に対して自己整合で形成される。分離用絶縁膜
9は本実施の形態においてPSG膜で形成される。PS
G膜はCVD法により溝6の残りの深さが少なくもと完
全に埋め込まれるまで基板全面に形成し、前述のゲート
電極8の形成工程と同様に、この後にPSG膜に全面エ
ッチングを行い、ソース領域上等のPSG膜を取り除く
ことにより溝6にのみ形成される。分離用絶縁膜9は、
酸化法で形成せずに基本的に堆積法で形成されるので、
平面上、溝6の外側に向かって横方向には形成されな
い。さらに、分離用絶縁膜9の絶縁能力は実質的に膜厚
の制御で調節でき、分離用絶縁膜9の膜厚は溝6の深さ
方向に稼げる。本実施の形態において、分離用絶縁膜9
は、ゲート電極8と後述するソース電極10との間の絶
縁分離に必要な0.3〜0.4μmの膜厚に設定され
る。なお、分離用絶縁膜9には、CVD法で形成された
酸化珪素膜若しくは窒化珪素膜、NSG膜、BPSG膜
のいずれかの単層膜、又はいずれか2種類以上の膜を重
ね合わせた複合膜が実用的に使用できる。
【0052】(9)前述の図1に示すように、トランジ
スタ形成領域のほぼ全域においてソース電極10を形成
する。ソース電極10はソース領域、ベース電位取り出
し領域となる半導体領域5のそれぞれに電気的に接続さ
れる。ソース電極10はゲート電極8上にも形成される
が、ゲート電極8上には分離用絶縁膜9が形成されてい
るので、ゲート電極8とソース電極10との間は絶縁分
離される。
スタ形成領域のほぼ全域においてソース電極10を形成
する。ソース電極10はソース領域、ベース電位取り出
し領域となる半導体領域5のそれぞれに電気的に接続さ
れる。ソース電極10はゲート電極8上にも形成される
が、ゲート電極8上には分離用絶縁膜9が形成されてい
るので、ゲート電極8とソース電極10との間は絶縁分
離される。
【0053】(10)前述の図1に示すように、半導体
基板1の裏面にドレイン電極11を形成する。このドレ
イン電極11が形成されると、本実施の形態に係る半導
体装置の製造工程が終了する。
基板1の裏面にドレイン電極11を形成する。このドレ
イン電極11が形成されると、本実施の形態に係る半導
体装置の製造工程が終了する。
【0054】図10(A)は本実施の形態に係る絶縁ゲ
ート型電界効果トランジスタの平面図、図10(B)は
従来技術に係るパワーMOSFETの平面図である。図
10(B)に示すように、従来技術に係るパワーMOS
FETにおいては、ゲート電極8Pが埋設された溝6P
に対して分離用絶縁膜(輪郭を破線で示す。)はアライ
メントずれ又は横方向酸化(バーズビーク)MAが存在
するために、溝6Pの平面形状に比べて分離用絶縁膜は
大きい平面形状を有し、ソース領域4Pとソース電極
(図示しない)との接続部を確保するにはソース領域4
Pの平面上の面積が増大する。
ート型電界効果トランジスタの平面図、図10(B)は
従来技術に係るパワーMOSFETの平面図である。図
10(B)に示すように、従来技術に係るパワーMOS
FETにおいては、ゲート電極8Pが埋設された溝6P
に対して分離用絶縁膜(輪郭を破線で示す。)はアライ
メントずれ又は横方向酸化(バーズビーク)MAが存在
するために、溝6Pの平面形状に比べて分離用絶縁膜は
大きい平面形状を有し、ソース領域4Pとソース電極
(図示しない)との接続部を確保するにはソース領域4
Pの平面上の面積が増大する。
【0055】ここで、ゲート電極8Pのゲート幅寸法
(溝6Pの溝幅寸法)が1.0μm、アライメントずれ
MAが0.5μm、ソース領域4Pの接続部の寸法が
0.5μm、ベース電位取り出し領域の幅寸法(半導体
領域5Pのソース電極との接続部の寸法)が1.0μm
の各寸法に設定されると、MOSFETのセルピッチは
4.0μm、セルサイズは16.0μm2になる。この
場合、単位面積当たりのチャネル幅Gwは以下の式で求
められる。
(溝6Pの溝幅寸法)が1.0μm、アライメントずれ
MAが0.5μm、ソース領域4Pの接続部の寸法が
0.5μm、ベース電位取り出し領域の幅寸法(半導体
領域5Pのソース電極との接続部の寸法)が1.0μm
の各寸法に設定されると、MOSFETのセルピッチは
4.0μm、セルサイズは16.0μm2になる。この
場合、単位面積当たりのチャネル幅Gwは以下の式で求
められる。
【0056】
【数1】 チャネル幅Gw=ソースセル1個当たりのチャネル幅/セルピッチの2乗 =(3.0μm×4)/(4.0μm×4.0μm) =0.75/μm これに対して図10(A)に示す絶縁ゲート型電界効果
トランジスタにおいては、アライメントずれ又は横方向
酸化MAが基本的に存在しない(溝6、ゲート電極8、
分離用絶縁膜9の各平面形状はほぼ同一である)ので、
各寸法の条件を一致させるとセルピッチは3.0μm、
セルサイズは9.0μm2になる。単位面積当たりのチ
ャネル幅Gwは以下の式で求められる。
トランジスタにおいては、アライメントずれ又は横方向
酸化MAが基本的に存在しない(溝6、ゲート電極8、
分離用絶縁膜9の各平面形状はほぼ同一である)ので、
各寸法の条件を一致させるとセルピッチは3.0μm、
セルサイズは9.0μm2になる。単位面積当たりのチ
ャネル幅Gwは以下の式で求められる。
【0057】
【数2】 チャネル幅Gw=(2.0μm×4)/(3.0μm×3.0μm) =0.89/μm すなわち、図10(A)に示す絶縁ゲート型電界効果ト
ランジスタは単位面積当たりのチャネル幅Gwが約20
%ほど増加できるので、オン抵抗が低減できる。
ランジスタは単位面積当たりのチャネル幅Gwが約20
%ほど増加できるので、オン抵抗が低減できる。
【0058】このように本実施の形態に係る半導体装置
の製造方法においては、溝6の内部にゲート電極8、分
離用絶縁膜9が順次埋設され、分離用絶縁膜9は溝6の
占有面積内にこの溝6に対して自己整合で形成される。
しかも分離用絶縁膜9の絶縁能力(ゲート電極8とソー
ス電極10との間の絶縁能力)は溝6の深さ方向に膜厚
を稼ぐことで高められる。従って、分離用絶縁膜9に製
造上のアライメント余裕が必要なくなり、かつ横方向酸
化(バーズビーク)がなくなるので、ソース領域(半導
体領域4)の占有面積が減少でき、縦型構造の絶縁ゲー
ト型電界効果トランジスタの微細加工が実現できる。
の製造方法においては、溝6の内部にゲート電極8、分
離用絶縁膜9が順次埋設され、分離用絶縁膜9は溝6の
占有面積内にこの溝6に対して自己整合で形成される。
しかも分離用絶縁膜9の絶縁能力(ゲート電極8とソー
ス電極10との間の絶縁能力)は溝6の深さ方向に膜厚
を稼ぐことで高められる。従って、分離用絶縁膜9に製
造上のアライメント余裕が必要なくなり、かつ横方向酸
化(バーズビーク)がなくなるので、ソース領域(半導
体領域4)の占有面積が減少でき、縦型構造の絶縁ゲー
ト型電界効果トランジスタの微細加工が実現できる。
【0059】さらに、このように構成される半導体装置
においては、溝6内に埋設されたゲート電極8とこのゲ
ート電極8上のソース電極10との間が、溝6内に埋設
され溝6の深さ方向に膜厚が稼げる分離用絶縁膜9で絶
縁分離される。従って、ゲート電極8とソース電極10
との間の平面上の離間寸法(溝6からソース領域とソー
ス電極10との間の接続部までの距離)が縮小できるの
で、絶縁ゲート型電界効果トランジスタの平面上の占有
面積が縮小でき、半導体装置の集積度が向上できる。
においては、溝6内に埋設されたゲート電極8とこのゲ
ート電極8上のソース電極10との間が、溝6内に埋設
され溝6の深さ方向に膜厚が稼げる分離用絶縁膜9で絶
縁分離される。従って、ゲート電極8とソース電極10
との間の平面上の離間寸法(溝6からソース領域とソー
ス電極10との間の接続部までの距離)が縮小できるの
で、絶縁ゲート型電界効果トランジスタの平面上の占有
面積が縮小でき、半導体装置の集積度が向上できる。
【0060】さらに、絶縁ゲート型電界効果トランジス
タの平面上の占有面積が縮小できる結果、単位面積当た
りに配設できるトランジスタセル数が増加でき(トラン
ジスタセル密度の高密度化が実現でき)、ベース領域に
おいてドレイン領域とソース領域との間を流れる電流経
路(チャネル幅Gw)を拡大できるので、トランジスタ
のオン抵抗が減少できる。さらに、トランジスタのオン
抵抗の減少により、半導体装置の損失が減少できる。
タの平面上の占有面積が縮小できる結果、単位面積当た
りに配設できるトランジスタセル数が増加でき(トラン
ジスタセル密度の高密度化が実現でき)、ベース領域に
おいてドレイン領域とソース領域との間を流れる電流経
路(チャネル幅Gw)を拡大できるので、トランジスタ
のオン抵抗が減少できる。さらに、トランジスタのオン
抵抗の減少により、半導体装置の損失が減少できる。
【0061】なお、本発明は前述の実施の形態に限定さ
れない。例えば、本発明はIGBTを有する半導体装置
及びその製造方法に適用できる。IGBTは前述の実施
の形態に係る半導体装置において半導体基板1にp+型
を使用することにより実現できる。IGBTにおいて、
p+型半導体基板1はpnpバイポーラトランジスタの
コレクタ領域として、n−型エピタキシャル層はベース
領域として、p型半導体領域3はエミッタ領域としてそ
れぞれ使用される。さらに、n−型エピタキシャル層2
はnpnバイポーラトランジスタのコレクタ領域とし
て、p型半導体領域3はベース領域として、n+型半導
体領域4はエミッタ領域としてそれぞれ使用される。
れない。例えば、本発明はIGBTを有する半導体装置
及びその製造方法に適用できる。IGBTは前述の実施
の形態に係る半導体装置において半導体基板1にp+型
を使用することにより実現できる。IGBTにおいて、
p+型半導体基板1はpnpバイポーラトランジスタの
コレクタ領域として、n−型エピタキシャル層はベース
領域として、p型半導体領域3はエミッタ領域としてそ
れぞれ使用される。さらに、n−型エピタキシャル層2
はnpnバイポーラトランジスタのコレクタ領域とし
て、p型半導体領域3はベース領域として、n+型半導
体領域4はエミッタ領域としてそれぞれ使用される。
【図1】本発明の実施の形態に係るパワートランジスタ
を備えた半導体装置の要部断面図である。
を備えた半導体装置の要部断面図である。
【図2】本実施の形態に係る製造方法を説明する半導体
装置の第1工程断面図である。
装置の第1工程断面図である。
【図3】本実施の形態に係る製造方法を説明する半導体
装置の第2工程断面図である。
装置の第2工程断面図である。
【図4】本実施の形態に係る製造方法を説明する半導体
装置の第3工程断面図である。
装置の第3工程断面図である。
【図5】本実施の形態に係る製造方法を説明する半導体
装置の第4工程断面図である。
装置の第4工程断面図である。
【図6】本実施の形態に係る製造方法を説明する半導体
装置の第5工程断面図である。
装置の第5工程断面図である。
【図7】本実施の形態に係る製造方法を説明する半導体
装置の第6工程断面図である。
装置の第6工程断面図である。
【図8】本実施の形態に係る製造方法を説明する半導体
装置の第7工程断面図である。
装置の第7工程断面図である。
【図9】本実施の形態に係る製造方法を説明する半導体
装置の第8工程断面図である。
装置の第8工程断面図である。
【図10】(A)は本実施の形態に係る絶縁ゲート型電
界効果トランジスタの平面図であり、(B)は従来技術
に係るパワーMOSFETの平面図である。
界効果トランジスタの平面図であり、(B)は従来技術
に係るパワーMOSFETの平面図である。
1 n+型半導体基板(ドレイン領域、第1動作領域) 2 n−型エピタキシャル層(ドレイン領域、第1動作
領域) 3 p型半導体領域(ベース領域、第2動作領域) 4 n+型半導体領域(ソース領域、第3動作領域) 5 p+型半導体領域 6 溝 7 ゲート絶縁膜(絶縁膜) 8 ゲート電極(第1電極) 9 分離用絶縁膜 10 ソース電極(第2電極) 11 ドレイン電極
領域) 3 p型半導体領域(ベース領域、第2動作領域) 4 n+型半導体領域(ソース領域、第3動作領域) 5 p+型半導体領域 6 溝 7 ゲート絶縁膜(絶縁膜) 8 ゲート電極(第1電極) 9 分離用絶縁膜 10 ソース電極(第2電極) 11 ドレイン電極
Claims (4)
- 【請求項1】 第1導電型半導体領域の第1動作領域主
面部に第2導電型半導体領域の第2動作領域を形成する
工程と、 前記第2動作領域主面部に第1導電型半導体領域の第3
動作領域を形成する工程と、 前記第3動作領域表面の一部の領域から前記第2動作領
域を貫通する程度の溝を形成する工程と、 前記溝内壁に沿って絶縁膜を形成する工程と、 前記絶縁膜上であって溝内の途中の深さまで第1電極を
埋設する工程と、 前記溝内の残りの深さに分離用絶縁膜を埋設する工程
と、 前記第1電極上に分離用絶縁膜を介して第3動作領域に
接続される第2電極を形成する工程と、 を備え、 前記第1動作領域、第2動作領域、第3動作領域、絶縁
膜及び第1電極を有するトランジスタを形成し、このト
ランジスタの第3動作領域に第2電極が電気的に接続さ
れたことを特徴とする半導体装置の製造方法。 - 【請求項2】 ドレイン領域主面部にベース領域を形成
する工程と、 前記ベース領域主面部にソース領域を形成する工程と、 前記ソース領域表面の一部の領域から前記ベース領域を
貫通する程度の溝を形成する工程と、 前記溝内壁に沿ってゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上であって溝内の途中の深さまでゲー
ト電極を埋設する工程と、 前記溝内の残りの深さに分離用絶縁膜を埋設する工程
と、 前記ゲート電極上に分離用絶縁膜を介してソース領域に
電気的に接続されるソース電極を形成する工程と、 を備え、 前記ドレイン領域、ベース領域、ソース領域、ゲート絶
縁膜及びゲート電極を有する縦型構造の絶縁ゲート型電
界効果トランジスタを形成し、この絶縁ゲート型電界効
果トランジスタのソース領域にソース電極が電気的に接
続されたことを特徴とする半導体装置の製造方法。 - 【請求項3】 第1導電型半導体領域の第1動作領域
と、 前記第1動作領域主面部に形成された第2導電型半導体
領域の第2動作領域と、 前記第2動作領域主面部に形成された第1導電型半導体
領域の第3動作領域と、 前記第3動作領域表面の一部の領域から前記第2動作領
域を貫通する程度の深さを有する溝と、 前記溝内壁に沿って形成された絶縁膜と、 前記絶縁膜上であって溝内の途中の深さまで埋設された
第1電極と、 を備えたトランジスタと、 前記溝内の残りの深さに埋設された分離用絶縁膜と、 前記トランジスタの第1電極上に分離用絶縁膜を介して
形成され、第3動作領域に電気的に接続された第2電極
と、 を備えたことを特徴とする半導体装置。 - 【請求項4】 前記分離用絶縁膜の溝内の埋設深さは、
前記トランジスタ動作が行える、前記第3動作領域又は
ソース領域の接合深さと同程度に設定されることを特徴
とする請求項1若しくは請求項2に記載の半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10154798A JPH11354780A (ja) | 1998-06-03 | 1998-06-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10154798A JPH11354780A (ja) | 1998-06-03 | 1998-06-03 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11354780A true JPH11354780A (ja) | 1999-12-24 |
Family
ID=15592131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10154798A Pending JPH11354780A (ja) | 1998-06-03 | 1998-06-03 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11354780A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1033759A2 (en) * | 1999-03-01 | 2000-09-06 | Intersil Corporation | MOS-gated device having a buried gate and process for forming same |
JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形mosトランジスタ及びその製造方法 |
JP2004288670A (ja) * | 2003-03-19 | 2004-10-14 | Seiko Instruments Inc | 縦形mosトランジスタ |
JP2004311547A (ja) * | 2003-04-03 | 2004-11-04 | Seiko Instruments Inc | 縦形mosトランジスタの製造方法 |
JP2005109285A (ja) * | 2003-10-01 | 2005-04-21 | Rohm Co Ltd | 半導体デバイス |
EP1599907A2 (en) * | 2003-03-05 | 2005-11-30 | Advanced Analogic Technologies, Inc. | Trench power mosfet with planarized gate bus |
JP2008108785A (ja) * | 2006-10-23 | 2008-05-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2008288462A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2008294198A (ja) * | 2007-05-24 | 2008-12-04 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2019083243A (ja) * | 2017-10-30 | 2019-05-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1998
- 1998-06-03 JP JP10154798A patent/JPH11354780A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6916712B2 (en) | 1999-03-01 | 2005-07-12 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
EP1033759A3 (en) * | 1999-03-01 | 2000-11-22 | Intersil Corporation | MOS-gated device having a buried gate and process for forming same |
EP1033759A2 (en) * | 1999-03-01 | 2000-09-06 | Intersil Corporation | MOS-gated device having a buried gate and process for forming same |
US6351009B1 (en) | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
JP2000252468A (ja) * | 1999-03-01 | 2000-09-14 | Intersil Corp | 埋め込みゲートを有するmosゲート装置およびその製造方法 |
US7388254B2 (en) | 1999-03-01 | 2008-06-17 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形mosトランジスタ及びその製造方法 |
EP1599907A2 (en) * | 2003-03-05 | 2005-11-30 | Advanced Analogic Technologies, Inc. | Trench power mosfet with planarized gate bus |
EP1599907A4 (en) * | 2003-03-05 | 2010-07-07 | Advanced Analogic Tech Inc | TRENCH POWER MOSFET HAVING A PLANARIZED GRID BUS |
JP2004288670A (ja) * | 2003-03-19 | 2004-10-14 | Seiko Instruments Inc | 縦形mosトランジスタ |
JP2004311547A (ja) * | 2003-04-03 | 2004-11-04 | Seiko Instruments Inc | 縦形mosトランジスタの製造方法 |
JP2005109285A (ja) * | 2003-10-01 | 2005-04-21 | Rohm Co Ltd | 半導体デバイス |
JP4618766B2 (ja) * | 2003-10-01 | 2011-01-26 | ローム株式会社 | 半導体デバイス |
JP2008108785A (ja) * | 2006-10-23 | 2008-05-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US7919811B2 (en) | 2007-05-18 | 2011-04-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
JP2008288462A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4564514B2 (ja) * | 2007-05-18 | 2010-10-20 | 株式会社東芝 | 半導体装置 |
JP2008294198A (ja) * | 2007-05-24 | 2008-12-04 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
JP2019083243A (ja) * | 2017-10-30 | 2019-05-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6737704B1 (en) | Transistor and method of manufacturing the same | |
JP5500898B2 (ja) | トレンチゲート電極を有する金属−絶縁体−半導体デバイスの製造方法 | |
EP0620588B1 (en) | A method of manufacturing a recessed insulated gate field-effect semiconductor device | |
JPH05226661A (ja) | 半導体装置及びその製造方法 | |
JPS63175440A (ja) | 電気的能動トレンチを用いたバイポーラ及びcmosの組み合わせ技術 | |
JPH11297989A (ja) | 整合されたソ―ス領域を有するパワ―・スイッチング・トレンチmosfetおよびその製造方法 | |
JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
JP2003158178A (ja) | 半導体装置およびその製造方法 | |
JPH0548936B2 (ja) | ||
JPH11354780A (ja) | 半導体装置及びその製造方法 | |
JP2004311547A (ja) | 縦形mosトランジスタの製造方法 | |
JP2002026323A (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型misデバイスの製造方法 | |
JP2000260990A (ja) | 高電圧素子及びその製造方法 | |
KR20000057734A (ko) | 반도체 장치 및 그 제조 방법 | |
JP2961692B2 (ja) | 高圧素子およびその製造方法 | |
JPH10335660A (ja) | 半導体装置およびその製造方法 | |
JPH06163910A (ja) | 絶縁ゲート半導体装置およびその製造方法 | |
JPH04368182A (ja) | 半導体装置およびその製造方法 | |
JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
JP2519541B2 (ja) | 半導体装置 | |
JPH0283982A (ja) | 電界効果型トランジスタ | |
JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
JP2851069B2 (ja) | 半導体装置 | |
JP2531688B2 (ja) | 半導体装置の製造方法 | |
JP3082800B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |