JPH06163910A - 絶縁ゲート半導体装置およびその製造方法 - Google Patents
絶縁ゲート半導体装置およびその製造方法Info
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- JPH06163910A JPH06163910A JP43A JP31848192A JPH06163910A JP H06163910 A JPH06163910 A JP H06163910A JP 43 A JP43 A JP 43A JP 31848192 A JP31848192 A JP 31848192A JP H06163910 A JPH06163910 A JP H06163910A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 セルフアラインによって微細化が可能な、且
つソース電極とソース領域との良好なコンタクトが得ら
れ、アバランシェ（ラッチアップ）耐量の高いパワーＭ
ＯＳＦＥＴ（ＩＧＢＴ）を提供する。 【構成】 ドレイン領域２となる半導体基板１上に、ゲ
ート電極８をマスクとして、チャネル領域３とソース領
域５とがセルフアラインにより二重に拡散された縦型絶
縁ゲート半導体装置において、前記ゲート電極８の側面
に隣接して絶縁サイドウォール１２と金属サイドウォー
ル１３と、該金属サイドウォールをマスクとして、エッ
チングによりチャネル領域３を開口した開口部とを備
え、該金属サイドウォール１３は前記半導体基板上のソ
ース領域５の表面とソース電極となる金属電極１１とに
接触し、該金属電極１１は前記チャネル領域３に接触し
ている。
つソース電極とソース領域との良好なコンタクトが得ら
れ、アバランシェ（ラッチアップ）耐量の高いパワーＭ
ＯＳＦＥＴ（ＩＧＢＴ）を提供する。 【構成】 ドレイン領域２となる半導体基板１上に、ゲ
ート電極８をマスクとして、チャネル領域３とソース領
域５とがセルフアラインにより二重に拡散された縦型絶
縁ゲート半導体装置において、前記ゲート電極８の側面
に隣接して絶縁サイドウォール１２と金属サイドウォー
ル１３と、該金属サイドウォールをマスクとして、エッ
チングによりチャネル領域３を開口した開口部とを備
え、該金属サイドウォール１３は前記半導体基板上のソ
ース領域５の表面とソース電極となる金属電極１１とに
接触し、該金属電極１１は前記チャネル領域３に接触し
ている。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート半導体装置
およびその製造方法に係り、特にドレイン領域となる半
導体基板上にゲート電極をマスクとして、チャネル領域
とソース領域とがセルフアラインにより二重に拡散され
た構造の縦型パワーＭＯＳＦＥＴ、又は絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）に関する。
およびその製造方法に係り、特にドレイン領域となる半
導体基板上にゲート電極をマスクとして、チャネル領域
とソース領域とがセルフアラインにより二重に拡散され
た構造の縦型パワーＭＯＳＦＥＴ、又は絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）に関する。
【０００２】
【従来の技術】縦型絶縁ゲート半導体装置であるパワー
ＭＯＳＦＥＴ又はＩＧＢＴは、ＭＯＳゲートのため駆動
電力が小さく、高速スイッチングが可能であり、縦型構
造のため高電流が得られる等の特徴を備えている。パワ
ーＭＯＳＦＥＴは、裏面にドレイン電極を備える高濃度
半導体基板上に、低濃度ドレイン領域となるエピタキシ
ャル層を有し、該低濃度ドレイン領域にゲート電極をマ
スクとして、チャネル領域及びソース領域が二重に拡散
され、ＭＯＳゲートが形成されている。そして、半導体
基板上面の絶縁膜に開口部が設けられ、金属電極からな
るソース電極がソース領域及びチャネル領域と接触する
ように配線される。又、ＩＧＢＴはＭＯＳＦＥＴのベー
スとなる高濃度半導体基板を反対導電型のコレクタ領域
と置換することによって製造することができる。
ＭＯＳＦＥＴ又はＩＧＢＴは、ＭＯＳゲートのため駆動
電力が小さく、高速スイッチングが可能であり、縦型構
造のため高電流が得られる等の特徴を備えている。パワ
ーＭＯＳＦＥＴは、裏面にドレイン電極を備える高濃度
半導体基板上に、低濃度ドレイン領域となるエピタキシ
ャル層を有し、該低濃度ドレイン領域にゲート電極をマ
スクとして、チャネル領域及びソース領域が二重に拡散
され、ＭＯＳゲートが形成されている。そして、半導体
基板上面の絶縁膜に開口部が設けられ、金属電極からな
るソース電極がソース領域及びチャネル領域と接触する
ように配線される。又、ＩＧＢＴはＭＯＳＦＥＴのベー
スとなる高濃度半導体基板を反対導電型のコレクタ領域
と置換することによって製造することができる。
【０００３】かかるパワーＭＯＳＦＥＴ、ＩＧＢＴ等で
は、パターンの微細化による高性能化を図るため、ソー
ス領域の形成及びソース電極のコンタクトの開口等をマ
スク合せを必要としないセルフアラインで行う方法が種
々提案されている。特開平３−１０５９７９号公報に
は、ゲート電極をマスクとして半導体基板上にチャネル
領域及びソース領域を二重に形成し、Ｕ溝をエッチング
により設けることにより、縦型パワーＭＯＳＦＥＴをセ
ルフアラインで作る技術が開示されている。
は、パターンの微細化による高性能化を図るため、ソー
ス領域の形成及びソース電極のコンタクトの開口等をマ
スク合せを必要としないセルフアラインで行う方法が種
々提案されている。特開平３−１０５９７９号公報に
は、ゲート電極をマスクとして半導体基板上にチャネル
領域及びソース領域を二重に形成し、Ｕ溝をエッチング
により設けることにより、縦型パワーＭＯＳＦＥＴをセ
ルフアラインで作る技術が開示されている。
【０００４】即ち、ドレイン領域となる半導体基板上に
多結晶シリコンからなるゲート電極をマクスとして、チ
ャネル領域を拡散により形成する。次に、ソースパター
ンのマスクを用いることなく同じ多結晶シリコンからな
るゲート電極をマスクとしてチャネル領域内にソース領
域を形成する。そして、同様にセルフアラインによって
ゲート電極に隣接してスペーサ絶縁膜を設ける。さらに
スペーサ絶縁膜をマスクとして、セルフアラインにより
半導体基板をエッチングすることにより、ソース領域を
通り越してチャネル領域の表面を露出させコンタクト開
口を形成する。そしてアルミ等の金属膜を上面より被着
することによりチャネル領域およびソース領域と接触し
たソース電極をマスクパターンにより形成する。
多結晶シリコンからなるゲート電極をマクスとして、チ
ャネル領域を拡散により形成する。次に、ソースパター
ンのマスクを用いることなく同じ多結晶シリコンからな
るゲート電極をマスクとしてチャネル領域内にソース領
域を形成する。そして、同様にセルフアラインによって
ゲート電極に隣接してスペーサ絶縁膜を設ける。さらに
スペーサ絶縁膜をマスクとして、セルフアラインにより
半導体基板をエッチングすることにより、ソース領域を
通り越してチャネル領域の表面を露出させコンタクト開
口を形成する。そしてアルミ等の金属膜を上面より被着
することによりチャネル領域およびソース領域と接触し
たソース電極をマスクパターンにより形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにチャネル領域及びソース領域をエッチングによるＵ
溝でコンタクト開口を形成した場合には、ソース電極で
ある金属電極と半導体基板のソース領域との接触面は、
半導体基板をエッチングにより開口したソース領域の側
面のみとなる。したがって、半導体基板を縦方向のエッ
チングにより開口されるソース領域の側面はソース領域
の深さ方向の寸法しかないため、金属電極とのコンタク
トが難しいものとなり、ソース電極の抵抗分が大きくな
る。
うにチャネル領域及びソース領域をエッチングによるＵ
溝でコンタクト開口を形成した場合には、ソース電極で
ある金属電極と半導体基板のソース領域との接触面は、
半導体基板をエッチングにより開口したソース領域の側
面のみとなる。したがって、半導体基板を縦方向のエッ
チングにより開口されるソース領域の側面はソース領域
の深さ方向の寸法しかないため、金属電極とのコンタク
トが難しいものとなり、ソース電極の抵抗分が大きくな
る。
【０００６】金属電極とソース領域とのコンタクトを良
好に取るためには、ソース領域を深く拡散して、コンタ
クト面積を広げればよい。しかしながら、ソース領域を
深く拡散すると、相対的にチャネル領域の幅が狭くなる
こととなり、チャネル領域における抵抗が増大する。チ
ャネル領域の抵抗が増大すると、ＭＯＳＦＥＴにおいて
はアバランシェ耐量が低下し、ＩＧＢＴにおいては、ラ
ッチアップ耐量が低下するという問題が生じる。
好に取るためには、ソース領域を深く拡散して、コンタ
クト面積を広げればよい。しかしながら、ソース領域を
深く拡散すると、相対的にチャネル領域の幅が狭くなる
こととなり、チャネル領域における抵抗が増大する。チ
ャネル領域の抵抗が増大すると、ＭＯＳＦＥＴにおいて
はアバランシェ耐量が低下し、ＩＧＢＴにおいては、ラ
ッチアップ耐量が低下するという問題が生じる。
【０００７】本発明は、係る従来技術の問題点に鑑み、
セルフアラインによりパターンの微細化を達成しつつ、
ソース領域と金属電極との良好なコンタクトが得られ、
且つアバランシェ耐量又はラッチアップ耐量を低下させ
ない絶縁ゲート半導体装置およびその製造方法を提供す
ることを目的とする。
セルフアラインによりパターンの微細化を達成しつつ、
ソース領域と金属電極との良好なコンタクトが得られ、
且つアバランシェ耐量又はラッチアップ耐量を低下させ
ない絶縁ゲート半導体装置およびその製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る絶縁ゲート
半導体装置は、ドレイン領域となる半導体基板上に、ゲ
ート電極をマスクとして、チャネル領域とソース領域と
がセルフアラインにより二重に拡散された縦型絶縁ゲー
ト半導体装置において、前記ゲート電極の側面に隣接し
て絶縁サイドウォールと金属サイドウォールと、該金属
サイドウォールをマスクとして、エッチングによりチャ
ネル領域を開口した開口部とを備え、該金属サイドウォ
ールは前記半導体基板上のソース領域の表面とソース電
極となる金属電極とに接触し、該金属電極は前記ボディ
領域に接触していることを特徴とするものである。
半導体装置は、ドレイン領域となる半導体基板上に、ゲ
ート電極をマスクとして、チャネル領域とソース領域と
がセルフアラインにより二重に拡散された縦型絶縁ゲー
ト半導体装置において、前記ゲート電極の側面に隣接し
て絶縁サイドウォールと金属サイドウォールと、該金属
サイドウォールをマスクとして、エッチングによりチャ
ネル領域を開口した開口部とを備え、該金属サイドウォ
ールは前記半導体基板上のソース領域の表面とソース電
極となる金属電極とに接触し、該金属電極は前記ボディ
領域に接触していることを特徴とするものである。
【０００９】
【作用】ゲート電極の側面に隣接して絶縁サイドウォー
ルと金属サイドウォールとを備え、該金属サイドウォー
ルはソース領域の表面と金属電極とに接触することか
ら、十分なコンタクト面積が得られソース領域と金属電
極との間で良好なコンタクトが得られる。また金属サイ
ドウォールは金属電極と接触し、且つ金属電極は金属サ
イドウォールをマクスとしてエッチングにより開口され
たチャネル領域に接触していることから、金属電極はソ
ース領域およびチャネル領域と良好なコンタクトが得ら
れる。従って、金属電極が半導体基板上のソース領域の
表面とコンタクトを取ることから、十分なコンタクト面
積が得られるので、ソース領域は浅い拡散で十分であ
り、アバランシェ等の耐量を低下させるという問題を生
じない。それ故、セルフアラインによる微細化を保ちつ
つ、アバランシェ等の耐量を低下させることなくソース
領域と金属電極との良好なコンタクトを達成することが
できる。
ルと金属サイドウォールとを備え、該金属サイドウォー
ルはソース領域の表面と金属電極とに接触することか
ら、十分なコンタクト面積が得られソース領域と金属電
極との間で良好なコンタクトが得られる。また金属サイ
ドウォールは金属電極と接触し、且つ金属電極は金属サ
イドウォールをマクスとしてエッチングにより開口され
たチャネル領域に接触していることから、金属電極はソ
ース領域およびチャネル領域と良好なコンタクトが得ら
れる。従って、金属電極が半導体基板上のソース領域の
表面とコンタクトを取ることから、十分なコンタクト面
積が得られるので、ソース領域は浅い拡散で十分であ
り、アバランシェ等の耐量を低下させるという問題を生
じない。それ故、セルフアラインによる微細化を保ちつ
つ、アバランシェ等の耐量を低下させることなくソース
領域と金属電極との良好なコンタクトを達成することが
できる。
【００１０】
【実施例】以下、添付図面を参照しながら本発明の一実
施例について説明する。
施例について説明する。
【００１１】図１は、本発明の一実施例の絶縁ゲート半
導体装置の断面図である。ドレイン領域２となるＮ- 型
エピタキシャル層を有する半導体基板１上に、多結晶シ
リコンからなるゲート電極８をマスクとして、チャネル
領域３とソース領域５とが二重に拡散され、セル領域が
形成されている。ここで、ソース領域５はＮ+ 型拡散領
域であり、チャネル領域３はＰ型拡散領域である。半導
体基板１がＮ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＭＯＳＦＥＴとなり、半導体基板１がＰ+
型である場合には、この縦型絶縁ゲート半導体装置はＩ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）となる。
導体装置の断面図である。ドレイン領域２となるＮ- 型
エピタキシャル層を有する半導体基板１上に、多結晶シ
リコンからなるゲート電極８をマスクとして、チャネル
領域３とソース領域５とが二重に拡散され、セル領域が
形成されている。ここで、ソース領域５はＮ+ 型拡散領
域であり、チャネル領域３はＰ型拡散領域である。半導
体基板１がＮ+ 型である場合には、この縦型絶縁ゲート
半導体装置はＭＯＳＦＥＴとなり、半導体基板１がＰ+
型である場合には、この縦型絶縁ゲート半導体装置はＩ
ＧＢＴ（絶縁ゲートバイポーラトランジスタ）となる。
【００１２】多結晶シリコンからなるゲート電極８と酸
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２とさらに絶縁サイドウォー
ル１２に隣接してタングステン等の高融点金属からなる
金属サイドウォール１３を備える。金属サイドウォール
１３はソース領域５の表面と接触し、又ソース電極とな
る半導体基板上に配線される金属電極１１とに接触す
る。金属電極１１は、金属サイドウォール１３をマスク
として、エッチングにより開口されたボディ領域６に接
触している。ここでボディ領域６はＰ+ 型拡散領域であ
り、チャネル領域３の抵抗分を下げるための同一導電型
の高濃度領域であり、アバランシェ耐量（ラッチアップ
耐量）等を高く保持するためのものである。
化膜からなる絶縁膜９との側面に隣接して、酸化膜から
なる絶縁サイドウォール１２とさらに絶縁サイドウォー
ル１２に隣接してタングステン等の高融点金属からなる
金属サイドウォール１３を備える。金属サイドウォール
１３はソース領域５の表面と接触し、又ソース電極とな
る半導体基板上に配線される金属電極１１とに接触す
る。金属電極１１は、金属サイドウォール１３をマスク
として、エッチングにより開口されたボディ領域６に接
触している。ここでボディ領域６はＰ+ 型拡散領域であ
り、チャネル領域３の抵抗分を下げるための同一導電型
の高濃度領域であり、アバランシェ耐量（ラッチアップ
耐量）等を高く保持するためのものである。
【００１３】係る絶縁ゲート半導体装置は、図示するセ
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流がドレイン領域１，２及びソース領域５を通
って金属電極１１に流れるセルが多数配列されているた
め、ＭＯＳＦＥＴは大きな電流容量を取ることができ
る。
ル部分が１チップ上に多数配列され、金属電極１１がソ
ース端子（Ｓ）に、ゲート電極８がゲート端子（Ｇ）
に、半導体基板１の裏面電極１０がドレイン端子（Ｄ）
にそれぞれ接続されＭＯＳＦＥＴを構成している。従っ
て、ＭＯＳＦＥＴのゲート端子（Ｇ）に印加される電圧
によって、ゲート電極８の直下のチャネル領域３が反転
され、ドレイン領域からソース領域に流れる電流が制御
される。このように、ドレイン端子（Ｄ）の裏面電極１
０から電流がドレイン領域１，２及びソース領域５を通
って金属電極１１に流れるセルが多数配列されているた
め、ＭＯＳＦＥＴは大きな電流容量を取ることができ
る。
【００１４】そして、金属サイドウォール１３は図示さ
れるようにソース領域（Ｎ+ ）５の表面と直接接触して
おり、十分なコンタクト面積が確保されている。従っ
て、ソース領域５から金属電極１１に大きな電流が流れ
ても良好なコンタクトを取ることができる。なお、以上
の説明はパワーＭＯＳＦＥＴについてのものであるが、
半導体基板１をＰ+ 型とすることによって、ＩＧＢＴが
構成される。以上のように、ソース領域の形成、ボディ
領域の形成及びソース電極のコンタクトの形成がセルフ
アラインで行えるため、パターンの微細化が可能とな
り、電流密度の向上等絶縁ゲート半導体装置の性能が向
上し、又、製造歩留が向上する。又、十分なソース電極
のコンタクトが取れることから、ソース領域を深くする
必要がなく、アバランシェ（ラッチアップ）耐量が低下
するという問題を生じない。
れるようにソース領域（Ｎ+ ）５の表面と直接接触して
おり、十分なコンタクト面積が確保されている。従っ
て、ソース領域５から金属電極１１に大きな電流が流れ
ても良好なコンタクトを取ることができる。なお、以上
の説明はパワーＭＯＳＦＥＴについてのものであるが、
半導体基板１をＰ+ 型とすることによって、ＩＧＢＴが
構成される。以上のように、ソース領域の形成、ボディ
領域の形成及びソース電極のコンタクトの形成がセルフ
アラインで行えるため、パターンの微細化が可能とな
り、電流密度の向上等絶縁ゲート半導体装置の性能が向
上し、又、製造歩留が向上する。又、十分なソース電極
のコンタクトが取れることから、ソース領域を深くする
必要がなく、アバランシェ（ラッチアップ）耐量が低下
するという問題を生じない。
【００１５】次に、本発明の一実施例の絶縁ゲート半導
体装置の製造方法について、図２乃至図７を参照しなが
ら説明する。
体装置の製造方法について、図２乃至図７を参照しなが
ら説明する。
【００１６】図２は、多結晶シリコンからなるゲート電
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、多結晶シリコンからな
るゲート電極８及び絶縁膜９を被着する。そして、ゲー
ト電極８及び絶縁膜９に開口部を設け、まずＰ型の拡散
領域であるチャネル領域３を形成する。そして、Ｎ+ 型
の浅い拡散領域であるソース領域５を形成する。従っ
て、ソース領域５はセルフアラインで形成されることと
なる。
極８をマスクとして、チャネル領域３とソース領域５と
を二重に形成した段階である。即ち、まずドレイン領域
２となるＮ- 型シリコン半導体基板の表面に薄い酸化膜
であるゲート絶縁膜７を形成し、多結晶シリコンからな
るゲート電極８及び絶縁膜９を被着する。そして、ゲー
ト電極８及び絶縁膜９に開口部を設け、まずＰ型の拡散
領域であるチャネル領域３を形成する。そして、Ｎ+ 型
の浅い拡散領域であるソース領域５を形成する。従っ
て、ソース領域５はセルフアラインで形成されることと
なる。
【００１７】図２に示す段階から、厚いＣＶＤ酸化膜を
被着し、これを等方性エッチングにより、エッチバック
することによりゲート電極８の側面に隣接して酸化膜か
らなる絶縁サイドウォール１２が形成される。図３は、
絶縁サイドウォール１２を形成した段階である。
被着し、これを等方性エッチングにより、エッチバック
することによりゲート電極８の側面に隣接して酸化膜か
らなる絶縁サイドウォール１２が形成される。図３は、
絶縁サイドウォール１２を形成した段階である。
【００１８】図３に示す段階から、絶縁サイドウォール
１２に隣接して、例えば、タングステンのＣＶＤ技術に
より金属サイドウォール１３を形成する。この技術の詳
細は、例えば、月刊Semconductor World 1990年 11月号
に紹介されている。金属サイドウォール１３は、図３に
示す段階から、ゲート絶縁膜７をエッチングにより除去
し、タングステン等の高融点金属を被着し、等方性エッ
チングによりエッチバックすることによっても形成する
ことができる。図４は、金属サイドウォール１３を形成
した段階である。
１２に隣接して、例えば、タングステンのＣＶＤ技術に
より金属サイドウォール１３を形成する。この技術の詳
細は、例えば、月刊Semconductor World 1990年 11月号
に紹介されている。金属サイドウォール１３は、図３に
示す段階から、ゲート絶縁膜７をエッチングにより除去
し、タングステン等の高融点金属を被着し、等方性エッ
チングによりエッチバックすることによっても形成する
ことができる。図４は、金属サイドウォール１３を形成
した段階である。
【００１９】図４に示す段階から、金属サイドウォール
１３及び絶縁膜９をマスクとして、シリコン半導体基板
をエッチングすることにより、開口部１５は、ソース領
域５の深さを越えてチャネル領域３の表面が露出するよ
うに形成される。即ち、図５は、金属サイドウォール１
３をマスクとしてエッチングによりチャネル領域３を露
出させるように開口した段階である。
１３及び絶縁膜９をマスクとして、シリコン半導体基板
をエッチングすることにより、開口部１５は、ソース領
域５の深さを越えてチャネル領域３の表面が露出するよ
うに形成される。即ち、図５は、金属サイドウォール１
３をマスクとしてエッチングによりチャネル領域３を露
出させるように開口した段階である。
【００２０】図６は、金属サイドウォール１３及び絶縁
膜９をマスクとして、ボディ領域６をイオン注入により
形成した段階である。ボディ領域６はＰ+ 型領域であ
り、チャネル領域３と同一導電型の高濃度領域であるこ
とから、チャネル領域３の抵抗分を下げ、ＭＯＳＦＥＴ
においてはアバランシェ耐量を高め、ＩＧＢＴにおいて
は、ラッチアップ耐量を高める等の作用効果を生じる。
膜９をマスクとして、ボディ領域６をイオン注入により
形成した段階である。ボディ領域６はＰ+ 型領域であ
り、チャネル領域３と同一導電型の高濃度領域であるこ
とから、チャネル領域３の抵抗分を下げ、ＭＯＳＦＥＴ
においてはアバランシェ耐量を高め、ＩＧＢＴにおいて
は、ラッチアップ耐量を高める等の作用効果を生じる。
【００２１】図７は、ソース電極となる金属電極１１を
被着し、金属サイドウォール１３とチャネル領域３とに
接触させる段階である。金属電極１１は、アルミ蒸着膜
からなり、ホトリソグラフィの工程によって電極配線が
形成される。金属電極１１は、金属サイドウォール１３
を介してソース領域５と接触し、またボディ領域６の開
口部を介して、連通するチャネル領域３と接続され、ソ
ース領域５及びチャネル領域３を短絡する。
被着し、金属サイドウォール１３とチャネル領域３とに
接触させる段階である。金属電極１１は、アルミ蒸着膜
からなり、ホトリソグラフィの工程によって電極配線が
形成される。金属電極１１は、金属サイドウォール１３
を介してソース領域５と接触し、またボディ領域６の開
口部を介して、連通するチャネル領域３と接続され、ソ
ース領域５及びチャネル領域３を短絡する。
【００２２】以上の工程によって図１に示す縦型絶縁ゲ
ート半導体装置が完成する。以上の工程によれば、ソー
ス領域の形成、金属サイドウォールの形成、ボディ領域
の形成、金属電極のコンタクトの形成が全てセルフアラ
インによって行われる。従って、パターンの微細化が可
能であり、且つ、ソース電極のソース領域へのコンタク
ト面積が広げられた縦型絶縁ゲート半導体装置を製造す
ることができる。
ート半導体装置が完成する。以上の工程によれば、ソー
ス領域の形成、金属サイドウォールの形成、ボディ領域
の形成、金属電極のコンタクトの形成が全てセルフアラ
インによって行われる。従って、パターンの微細化が可
能であり、且つ、ソース電極のソース領域へのコンタク
ト面積が広げられた縦型絶縁ゲート半導体装置を製造す
ることができる。
【００２３】
【発明の効果】以上に説明したように、本発明は、チャ
ネル領域の表面に金属サイドウォールを設け、金属電極
と接続するようにしたものである。したがって、金属電
極とチャネル領域とのコンタクト面積が広げられ、ＯＮ
電圧の低い、アバランシェ（ラッチアップ）耐量の高
い、微細構造により特性の向上した、又、製造歩留の高
められたパワーＭＯＳＦＥＴ又はＩＧＢＴ等の絶縁ゲー
ト半導体装置が実現される。
ネル領域の表面に金属サイドウォールを設け、金属電極
と接続するようにしたものである。したがって、金属電
極とチャネル領域とのコンタクト面積が広げられ、ＯＮ
電圧の低い、アバランシェ（ラッチアップ）耐量の高
い、微細構造により特性の向上した、又、製造歩留の高
められたパワーＭＯＳＦＥＴ又はＩＧＢＴ等の絶縁ゲー
ト半導体装置が実現される。
【図１】本発明の一実施例の縦型絶縁ゲート半導体装置
の断面図。
の断面図。
【図２】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
【図３】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
【図４】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
【図５】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
【図６】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
【図７】本発明の一実施例の縦型絶縁ゲート半導体装置
の製造工程の断面図。
の製造工程の断面図。
Claims (2)
- 【請求項１】 ドレイン領域となる半導体基板上に、ゲ
ート電極をマスクとして、チャネル領域とソース領域と
がセルフアラインにより二重に拡散された縦型絶縁ゲー
ト半導体装置において、前記ゲート電極の側面に隣接し
て絶縁サイドウォールと金属サイドウォールとを備え、
更に該金属サイドウォールをマスクとして、エッチング
により前記チャネル領域を開口した開口部とを備え、前
記金属サイドウォールは前記半導体基板上のソース領域
の表面とソース電極となる金属電極とに接触し、該金属
電極は前記チャネル領域に接触していることを特徴とす
る絶縁ゲート半導体装置。 - 【請求項２】 ゲート電極をマスクとしてドレイン領域
となる半導体基板上にチャネル領域とソース領域とをセ
ルフアラインにより二重に形成する工程と、該ゲート電
極の側面に隣接して絶縁サイドウォールを形成する工程
と、該絶縁サイドウォールに隣接して前記半導体基板上
のソース領域の表面に接触する金属サイドウォールを形
成する工程と、該金属サイドウォールをマスクとして前
記半導体基板をエッチングすることにより前記チャネル
領域を露出させるように開口する工程と、ソース電極と
なる金属電極を被着し前記金属サイドウォールと前記チ
ャネル領域との接触をとる工程とからなることを特徴と
する絶縁ゲート半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318481A JP3113425B2 (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04318481A JP3113425B2 (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163910A true JPH06163910A (ja) | 1994-06-10 |
| JP3113425B2 JP3113425B2 (ja) | 2000-11-27 |
Family
ID=18099599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04318481A Expired - Fee Related JP3113425B2 (ja) | 1992-11-27 | 1992-11-27 | 絶縁ゲート半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113425B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520430B1 (ko) * | 2003-11-27 | 2005-10-11 | 재단법인서울대학교산학협력재단 | 수평형 절연게이트 바이폴라 트랜지스터 |
| JP2006140239A (ja) * | 2004-11-11 | 2006-06-01 | Fuji Electric Device Technology Co Ltd | 半導体装置及びその製造方法 |
| JP2007103971A (ja) * | 2007-01-09 | 2007-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008117826A (ja) * | 2006-11-01 | 2008-05-22 | Toshiba Corp | 電力用半導体素子 |
| WO2012169218A1 (ja) * | 2011-06-07 | 2012-12-13 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
| CN109690740A (zh) * | 2016-08-25 | 2019-04-26 | 三菱电机株式会社 | 半导体装置的制造方法 |
-
1992
- 1992-11-27 JP JP04318481A patent/JP3113425B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520430B1 (ko) * | 2003-11-27 | 2005-10-11 | 재단법인서울대학교산학협력재단 | 수평형 절연게이트 바이폴라 트랜지스터 |
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| WO2012169218A1 (ja) * | 2011-06-07 | 2012-12-13 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US8796123B2 (en) | 2011-06-07 | 2014-08-05 | Sumitomo Electric Industries, Ltd. | Method of manufacturing silicon carbide semiconductor device |
| JP2013084990A (ja) * | 2013-01-11 | 2013-05-09 | Toshiba Corp | 半導体装置の製造方法 |
| CN109690740A (zh) * | 2016-08-25 | 2019-04-26 | 三菱电机株式会社 | 半导体装置的制造方法 |
| US10811511B2 (en) | 2016-08-25 | 2020-10-20 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| CN109690740B (zh) * | 2016-08-25 | 2023-08-08 | 三菱电机株式会社 | 半导体装置的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3113425B2 (ja) | 2000-11-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |