JP2008117826A - 電力用半導体素子 - Google Patents
電力用半導体素子 Download PDFInfo
- Publication number
- JP2008117826A JP2008117826A JP2006297369A JP2006297369A JP2008117826A JP 2008117826 A JP2008117826 A JP 2008117826A JP 2006297369 A JP2006297369 A JP 2006297369A JP 2006297369 A JP2006297369 A JP 2006297369A JP 2008117826 A JP2008117826 A JP 2008117826A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- conductivity type
- type semiconductor
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims description 41
- 238000011084 recovery Methods 0.000 abstract description 11
- 230000004048 modification Effects 0.000 description 55
- 238000012986 modification Methods 0.000 description 55
- 230000005684 electric field Effects 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 22
- 230000000694 effects Effects 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】パワーMOSFET21において、半導体基板19内に、nピラー層3及びpピラー層4が周期的に配列されたスーパージャンクション構造を形成する。また、pピラー層4の直上域にトレンチ溝16を形成し、トレンチ溝16の底部にp+コンタクト層7を形成する。更に、ソース電極10の一部をトレンチ溝16内に埋設することにより、トレンチコンタクト17とする。そして、p+コンタクト層7の下面の位置を、pベース層5の下面の位置よりも低くする。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係るパワーMOSFETを模式的に例示する断面図である。
なお、図1は、パワーMOSFETのセル部のみを示している。後述する図2乃至図11においても、同様である。
図1に示すように、本実施形態に係るパワーMOSFET21においては、n型の半導体基板19、例えばn型シリコン基板が設けられている。そして、この半導体基板19の下層部下面には、第1の半導体層としてn+ドレイン層2が形成されている。また、半導体基板19の下面側には、n+ドレイン層2に接するように、第1の主電極としてのドレイン電極1が設けられている。
従来の構造では、半導体基板にトレンチ溝を形成し、このトレンチ溝の底部にp+コンタクト層を形成し、トレンチ溝の内部にソース電極に接続されたトレンチコンタクトを形成しても、p+コンタクト層はpベース層の内部に配置されていた。このため、スーパージャンクション構造が形成されているドリフト層内で発生したホールは、pベース層の底部からpベース層内に流入し、pベース層内及びp+コンタクト層内を通過してから、ソース電極に流れ込んでいた。しかしながら、pベース層の不純物濃度は、p+コンタクト層の不純物濃度の1/100程度と低いため、この経路は抵抗が高い。このため、ホールの排出抵抗も高い。ホールの排出抵抗が高いと、ホールがドリフト層内に蓄積されやすくなり、ホールのプラスチャージによって、電界強度が増加する。この結果、アバランシェ降伏によるキャリア発生確率が増加する。つまり、アバランシェ降伏が起こりやすくなり、また、弱いアバランシェ降伏が起きていた場合は、より顕著な降伏が起きて、より多くのキャリアを発生させてしまう。これにより、素子内のキャリアが増加し、電界強度がさらに増加し、キャリアがさらに増加するという正のフィードバック状況が発生し、素子が破壊に至る。
図2は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図2に示すように、本変形例に係るMOSFETにおいては、ソース電極10の突出部における半導体基板19の上方に位置する部分の幅が、半導体基板19の内部に埋設された部分、すなわち、トレンチコンタクト17の幅よりも大きくなっており、半導体基板19の表面に相当する位置に段差が形成されている。この段差部分は、nソース層6の表面の一部に接触している。
図3は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図3に示すように、本変形例においては、p+コンタクト層7がトレンチ溝16の底部だけでなく、側壁にも形成されている。すなわち、p+コンタクト層7は、トレンチコンタクト17の底面及び側面の全体を覆っている。これにより、トレンチ溝16の全体からホールを排出することが可能となり、より低いホール排出抵抗を得ることができる。例えば、nピラー層3からpベース層5に進入したホールも、p+コンタクト層7を介して効率よく排出することができる。なお、図に示していないが、終端部も含めたソース電極10のコンタクトを、深いトレンチコンタクトとp+コンタクト層で取り出すことで、終端部で発生したホールも速やかに排出し、素子全体の耐量を向上させることができる。本変形例における上記以外の構成及び作用効果は、前述の第1の変形例と同様である。
図4は、本発明の第2の実施形態に係るパワーMOSFETの構成を模式的に例示する断面図、並びに、nピラー層及びpピラー層の不純物濃度(ピラー濃度)並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。
前述の如く、パワーMOSFETにおいては、p+コンタクト層7をpベース層5よりも深い位置に形成することにより、p+コンタクト層7の下面に電界が集中しやすくなる。但し、スーパージャンクション構造の存在により、ドリフト層内の電界分布が平坦になるため、アバランシェ降伏の発生は抑えられている。しかしながら、アバランシェ降伏の発生をより確実に防止するためには、p+コンタクト層7の下面の電界を低減することが好ましい。
図5は、本変形例に係るパワーMOSFETの構成を模式的に例示する断面図、並びに、nピラー層及びpピラー層の不純物濃度(ピラー濃度)並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。
図5に示すように、本変形例においては、pピラー層4の不純物濃度は階段状に変化している。これによっても、前述の第2の実施形態と同様な効果が得られる。なお、図5においては、不純物濃度が2段階に変化している例を示したが、3段階以上に変化させてもよい。このような不純物濃度のプロファイルは、例えば、複数回のイオン注入によりpピラー層4を形成し、イオン注入ごとに注入量を変えることにより、実現することができる。
図6は、本発明の第3の実施形態に係るパワーMOSFETの構成を模式的に例示する断面図である。
図6に示すように、本実施形態に係るパワーMOSFET23においては、トレンチ溝16の深さはpベース層5の接合深さと略等しくなっている。すなわち、前述の第1及び第2の実施形態と比較して、トレンチコンタクト17がより深い位置まで形成されており、トレンチコンタクト17の下面が、pベース層5の下面と略同じ高さに位置している。なお、p+コンタクト層7の拡散深さは0.3〜1μm程度であることから、トレンチコンタクト17の下面とpベース層5の下面との高さの差は、0.3〜1μmよりも小さいことが望ましい。
図7は、本発明の第4の実施形態に係るパワーMOSFETの構成を模式的に例示する断面図である。
前述の第1乃至第3の実施形態及びそれらの変形例においては、MOSゲート構造は、ゲート電極9が半導体基板19上に配置されたプレナーゲート構造であった。これに対して、本実施形態に係るパワーMOSFET24においては、図7に示すように、MOSFETゲート構造は、ゲート電極9の一部が半導体基板19内に埋め込まれたトレンチゲート構造となっている。すなわち、半導体基板19の上面に、トレンチ溝16とは別にゲート用トレンチ溝18が形成されており、このゲート用トレンチ溝18の内部に、ゲート絶縁膜8を介してゲート電極9が埋め込まれている。本実施形態においては、MOSゲート構造をトレンチゲート構造とすることにより、狭ピッチ化を図ることができる。また、トレンチゲート構造を採用しても、p+コンタクト層7をpベース層5よりも下方に形成することで、プレナーゲート構造と同様に高耐量を得ることができる。本実施形態における上記以外の構成及び作用効果は、例えば前述の第2の実施形態と同様である。
図8は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
前述の第4の実施形態に係るパワーMOSFET24(図7参照)においては、例えば前述の第2の実施形態に係るパワーMOSFET22(図4参照)について、単純にMOSゲート構造をプレナーゲート構造からトレンチゲート構造に変更しているため、ゲート電極9の下面が必ずpベース層5の下面よりも深い位置に形成されてしまう。このため、ゲート電極9の底部において電界が強められる。また、ゲート電極9の底部付近でホールが発生すると、このホールはnピラー層3を通ってトレンチコンタクト17に排出されるため、排出抵抗がやや高くなる。このため、ゲート電極9の底部において、アバランシェ降伏が発生しやすくなる場合がある。
図9は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図9に示すように、本変形例においては、トレンチコンタクト17がゲート電極9の底部よりも深くまで形成されている。これにより、p+コンタクト層7の接合深さが、ゲート電極9の下面よりも深くなる。また、トレンチコンタクト17が直接nピラー層3及びpピラー層4に接続されないように、トレンチ溝16の側壁にもp+コンタクト層7が形成されている。この結果、ホールの排出抵抗をより一層低減することができる。
図10は、本発明の第5の実施形態に係るパワーMOSFETの構成を模式的に例示する断面図である。
図10に示すように、本実施形態に係るパワーMOSFET25においては、トレンチコンタクト17がpベース層5を突き抜けており、このトレンチコンタクト17の底部付近にp+コンタクト層7が形成されており、p+コンタクト層7はpベース層5から離隔している。これにより、トレンチコンタクト17の側面におけるpベース層5に接触している領域とp+コンタクト層7に接触している領域との間の領域は、nピラー層3に直接接している。この結果、ソース電極10とnピラー層3とにより、ショットキー接合11が形成されており、これにより、ショットキーダイオード(SBD)が構成されている。一方、パワーMOSFET25においては、p+コンタクト層7及びpピラー層4とnピラー層3とにより、pnダイオードが形成されている。このため、パワーMOSFET25においては、pnダイオードとショットキーダイオードとが並列に設けられている。
図11は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図11に示すように、本変形例においては、MOSゲート構造をトレンチゲート構造としている。本変形例における上記以外の構成は、第5の実施形態と同様である。本変形例のように、MOSゲート構造をトレンチゲート構造としても、第5の実施形態と同様な効果を得ることができる。
図12は、本発明の第6の実施形態に係るパワーMOSFETの構成を模式的に例示する断面図であり、
図13は、本実施形態に係るパワーMOSFETの構成を模式的に例示する平面図である。
図12及び図13は、パワーMOSFETのセル部だけでなく、素子終端部も含めた構造を示している。なお、図13においては、図面を見やすくするために、セル部のpベース層5及びp+コンタクト層7は図示を省略しているが、トレンチコンタクト17に沿ってストライプ状に形成されている。
図14は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図14に示すように、本変形例においては、トレンチコンタクト17及び17sの側面の全領域をそれぞれ覆うように、p+コンタクト層7及び7sが形成されている。このように、終端部のトレンチ溝16sの側壁にもp+コンタクト層7sを形成することにより、終端部の半導体層表面に流れるホールを速やかに排出させることが可能となり、より高い耐量を実現することができる。本変形例における上記以外の構成及び作用効果は、前述の第6の実施形態と同様である。
図15は、本変形例に係るパワーMOSFETを模式的に例示する断面図である。
図15に示すように、本変形例においては、終端部には複数本のトレンチ溝16sが同心状に形成されている。各トレンチ溝16sの幅は、セル部のトレンチ溝16の幅と等しい。これにより、トレンチ溝16sの深さをトレンチ溝16の深さと等しくすることができる。このため、本変形例においては、終端部に複数本のトレンチコンタクト17sが同心状に設けられており、各トレンチコンタクト17sの幅及び深さは、セル部のトレンチコンタクト17の幅及び深さと等しくなっている。
Claims (5)
- 半導体基板と、
ゲート絶縁膜と、
前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、
前記半導体基板の下面側に設けられた第1の主電極と、
前記半導体基板の上面側に設けられた第2の主電極と、
を備え、
前記半導体基板は、
下面が前記第1の主電極に接続された第1の第1導電型半導体層と、
前記第1の第1導電型半導体層上に形成され、前記半導体基板の上面に平行な方向に交互に配列された第2の第1導電型半導体層及び第3の第2導電型半導体層と、
前記第3の第2導電型半導体層の直上域に形成され、前記第2の主電極の一部が埋設されたトレンチ溝と、
前記第2の第1導電型半導体層の表面に選択的に形成され、前記第2の主電極に接続された第4の第2導電型半導体層と、
前記第4の第2導電型半導体層の表面に選択的に形成され、前記第2の主電極に接続された第5の第1導電型半導体層と、
前記トレンチ溝の底部に形成され、前記第2の主電極に接続された第6の第2導電型半導体層と、
を有し、
前記第6の第2導電型半導体層の不純物濃度は前記第4の第2導電型半導体層の不純物濃度よりも高く、前記第6の第2導電型半導体層の下面は前記第4の第2導電型半導体層の下面よりも下方に位置していることを特徴とする電力用半導体素子。 - 前記第2の第1導電型半導体層及び前記第3の第2導電型半導体層のうち少なくとも一方の不純物量は、前記半導体基板の厚さ方向において変化しており、
前記第2の第1導電型半導体層及び前記第3の第2導電型半導体層からなる部分の上側部分では、前記第3の第2導電型半導体層の不純物量は、前記第2の第1導電型半導体層の不純物量よりも多く、
前記第2の第1導電型半導体層及び前記第3の第2導電型半導体層からなる部分の下側部分では、前記第3の第2導電型半導体層の不純物量は、前記第2の第1導電型半導体層の不純物量よりも少ないことを特徴とする請求項1記載の電力用半導体素子。 - 前記トレンチ溝の深さは、前記第4の第2導電型半導体層の接合深さと略等しいことを特徴とする請求項1または2に記載の電力用半導体素子。
- 前記第6の第2導電型半導体層は、前記トレンチ溝の側壁にも形成されていることを特徴とする請求項1〜3のいずれか1つに記載の電力用半導体素子。
- 前記第4の第2導電型半導体層、前記第5の第1導電型半導体層、前記第2の第1導電型半導体層、前記ゲート絶縁膜及び前記制御電極からなる絶縁ゲート構造が、プレナーゲート構造であることを特徴とする請求項1〜4のいずれか1つに記載の電力用半導体素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006297369A JP5132123B2 (ja) | 2006-11-01 | 2006-11-01 | 電力用半導体素子 |
US11/933,869 US7605426B2 (en) | 2006-11-01 | 2007-11-01 | Power semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006297369A JP5132123B2 (ja) | 2006-11-01 | 2006-11-01 | 電力用半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008117826A true JP2008117826A (ja) | 2008-05-22 |
JP5132123B2 JP5132123B2 (ja) | 2013-01-30 |
Family
ID=39496956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006297369A Expired - Fee Related JP5132123B2 (ja) | 2006-11-01 | 2006-11-01 | 電力用半導体素子 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7605426B2 (ja) |
JP (1) | JP5132123B2 (ja) |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100877A (ja) * | 2009-11-06 | 2011-05-19 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2012039082A (ja) * | 2010-07-12 | 2012-02-23 | Denso Corp | 半導体装置およびその製造方法 |
JP2012059841A (ja) * | 2010-09-07 | 2012-03-22 | Toshiba Corp | 半導体装置 |
JP2012109633A (ja) * | 2012-03-12 | 2012-06-07 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
JP2013187499A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2014017469A (ja) * | 2012-06-13 | 2014-01-30 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JPWO2013179820A1 (ja) * | 2012-05-31 | 2016-01-18 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
JP2017079251A (ja) * | 2015-10-20 | 2017-04-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP6154083B1 (ja) * | 2016-03-31 | 2017-06-28 | 新電元工業株式会社 | パワー半導体装置及びパワー半導体装置の製造方法 |
JP2017152680A (ja) * | 2015-12-10 | 2017-08-31 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 半導体装置及び半導体装置の電界効果トランジスタを制御する回路 |
JP2018107167A (ja) * | 2016-12-22 | 2018-07-05 | 国立研究開発法人産業技術総合研究所 | 半導体装置および半導体装置の製造方法 |
JP2018121027A (ja) * | 2017-01-27 | 2018-08-02 | ローム株式会社 | 半導体装置 |
CN109148557A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148556A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148558A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
JP2019102814A (ja) * | 2017-12-01 | 2019-06-24 | インフィニオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | 溝ゲート構造およびシールド領域を備えた炭化ケイ素半導体モジュール |
JP2020145483A (ja) * | 2008-12-25 | 2020-09-10 | ローム株式会社 | 半導体装置の製造方法 |
JP2020170807A (ja) * | 2019-04-04 | 2020-10-15 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2021027138A (ja) * | 2019-08-02 | 2021-02-22 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
CN117690972A (zh) * | 2024-02-04 | 2024-03-12 | 深圳天狼芯半导体有限公司 | 一种碳化硅功率器件及其制作方法 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5612256B2 (ja) | 2008-10-16 | 2014-10-22 | 株式会社東芝 | 半導体装置 |
JP5149922B2 (ja) * | 2010-02-23 | 2013-02-20 | 富士電機株式会社 | 半導体素子 |
JP2011233701A (ja) | 2010-04-27 | 2011-11-17 | Toshiba Corp | 電力用半導体素子 |
JP5680460B2 (ja) | 2011-03-23 | 2015-03-04 | 株式会社東芝 | 電力用半導体装置 |
EP2602829A1 (en) | 2011-12-07 | 2013-06-12 | Nxp B.V. | Trench-gate resurf semiconductor device and manufacturing method |
JP6164636B2 (ja) * | 2013-03-05 | 2017-07-19 | ローム株式会社 | 半導体装置 |
JP6164604B2 (ja) * | 2013-03-05 | 2017-07-19 | ローム株式会社 | 半導体装置 |
US9768284B2 (en) | 2015-03-05 | 2017-09-19 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a charge-balanced inter-trench structure |
US9831330B2 (en) * | 2015-03-05 | 2017-11-28 | Infineon Technologies Americas Corp. | Bipolar semiconductor device having a deep charge-balanced structure |
US9685506B2 (en) | 2015-03-05 | 2017-06-20 | Infineon Technologies Americas Corp. | IGBT having an inter-trench superjunction structure |
KR20170070505A (ko) * | 2015-12-14 | 2017-06-22 | 현대자동차주식회사 | 반도체 소자 및 그 제조 방법 |
DE102016114229B3 (de) | 2016-08-01 | 2017-12-07 | Infineon Technologies Austria Ag | Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren |
JP6246979B1 (ja) | 2016-09-16 | 2017-12-13 | 新電元工業株式会社 | Mosfet及び電力変換回路 |
CN106981519B (zh) * | 2017-06-08 | 2019-09-13 | 电子科技大学 | 一种高雪崩耐量的超结dmos器件 |
CN107248532B (zh) * | 2017-06-08 | 2020-01-17 | 电子科技大学 | 一种超结dmos器件 |
US10333005B2 (en) | 2017-09-06 | 2019-06-25 | Semiconductor Components Industries, Llc | Merged P-intrinsic-N (PIN) Schottky diode |
US11031478B2 (en) * | 2018-01-23 | 2021-06-08 | Infineon Technologies Austria Ag | Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture |
US20200227525A1 (en) * | 2020-03-26 | 2020-07-16 | Intel Corporation | Vertical string driver with channel field management structure |
EP4160692A1 (en) * | 2021-09-29 | 2023-04-05 | Infineon Technologies Austria AG | Transistor device |
CN117334745A (zh) * | 2023-12-01 | 2024-01-02 | 深圳天狼芯半导体有限公司 | 一种源极沟槽集成SBD超结SiC MOS及制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163910A (ja) * | 1992-11-27 | 1994-06-10 | Sanyo Electric Co Ltd | 絶縁ゲート半導体装置およびその製造方法 |
US6037628A (en) * | 1997-06-30 | 2000-03-14 | Intersil Corporation | Semiconductor structures with trench contacts |
JP2002524879A (ja) * | 1998-09-02 | 2002-08-06 | シーメンス アクチエンゲゼルシヤフト | 高電圧型半導体構成素子 |
US20030020134A1 (en) * | 2001-05-17 | 2003-01-30 | Wolfgang Werner | Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode |
CN1428872A (zh) * | 2001-12-24 | 2003-07-09 | 华瑞股份有限公司 | 功率金属氧化物半导体场效晶体管装置及其制造方法 |
JP2004282007A (ja) * | 2002-10-08 | 2004-10-07 | Internatl Rectifier Corp | 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス |
JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4240752B2 (ja) | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
US20030030051A1 (en) | 2001-08-09 | 2003-02-13 | International Rectifier Corporation | Superjunction device with improved avalanche capability and breakdown voltage |
JP3634830B2 (ja) | 2002-09-25 | 2005-03-30 | 株式会社東芝 | 電力用半導体素子 |
JP4773716B2 (ja) * | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
JP5002148B2 (ja) | 2005-11-24 | 2012-08-15 | 株式会社東芝 | 半導体装置 |
JP2008016747A (ja) * | 2006-07-10 | 2008-01-24 | Fuji Electric Holdings Co Ltd | トレンチmos型炭化珪素半導体装置およびその製造方法 |
-
2006
- 2006-11-01 JP JP2006297369A patent/JP5132123B2/ja not_active Expired - Fee Related
-
2007
- 2007-11-01 US US11/933,869 patent/US7605426B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06163910A (ja) * | 1992-11-27 | 1994-06-10 | Sanyo Electric Co Ltd | 絶縁ゲート半導体装置およびその製造方法 |
US6037628A (en) * | 1997-06-30 | 2000-03-14 | Intersil Corporation | Semiconductor structures with trench contacts |
JP2002524879A (ja) * | 1998-09-02 | 2002-08-06 | シーメンス アクチエンゲゼルシヤフト | 高電圧型半導体構成素子 |
US20030020134A1 (en) * | 2001-05-17 | 2003-01-30 | Wolfgang Werner | Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode |
CN1428872A (zh) * | 2001-12-24 | 2003-07-09 | 华瑞股份有限公司 | 功率金属氧化物半导体场效晶体管装置及其制造方法 |
JP2004282007A (ja) * | 2002-10-08 | 2004-10-07 | Internatl Rectifier Corp | 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス |
JP2005322723A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置およびその製造方法 |
Cited By (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020145483A (ja) * | 2008-12-25 | 2020-09-10 | ローム株式会社 | 半導体装置の製造方法 |
JP7054403B2 (ja) | 2008-12-25 | 2022-04-13 | ローム株式会社 | 半導体装置の製造方法 |
US11804545B2 (en) | 2008-12-25 | 2023-10-31 | Rohm Co., Ltd. | Semiconductor device |
JP2011100877A (ja) * | 2009-11-06 | 2011-05-19 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2012039082A (ja) * | 2010-07-12 | 2012-02-23 | Denso Corp | 半導体装置およびその製造方法 |
JP2012059841A (ja) * | 2010-09-07 | 2012-03-22 | Toshiba Corp | 半導体装置 |
JP2013187499A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2012109633A (ja) * | 2012-03-12 | 2012-06-07 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
JPWO2013179820A1 (ja) * | 2012-05-31 | 2016-01-18 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
JP2014017469A (ja) * | 2012-06-13 | 2014-01-30 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP2017079251A (ja) * | 2015-10-20 | 2017-04-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2017152680A (ja) * | 2015-12-10 | 2017-08-31 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 半導体装置及び半導体装置の電界効果トランジスタを制御する回路 |
JP2019179922A (ja) * | 2015-12-10 | 2019-10-17 | インフィネオン テクノロジーズ アーゲーInfineon Technologies Ag | 半導体装置及び半導体装置の電界効果トランジスタを制御する回路 |
JP7014751B2 (ja) | 2015-12-10 | 2022-02-01 | インフィネオン テクノロジーズ アーゲー | 半導体装置及び半導体装置の電界効果トランジスタを制御する回路 |
US10818749B2 (en) | 2015-12-10 | 2020-10-27 | Infineon Technologies Ag | Semiconductor devices and a circuit for controlling a field effect transistor of a semiconductor device |
JP6154083B1 (ja) * | 2016-03-31 | 2017-06-28 | 新電元工業株式会社 | パワー半導体装置及びパワー半導体装置の製造方法 |
WO2017168735A1 (ja) * | 2016-03-31 | 2017-10-05 | 新電元工業株式会社 | パワー半導体装置及びパワー半導体装置の製造方法 |
JP2018107167A (ja) * | 2016-12-22 | 2018-07-05 | 国立研究開発法人産業技術総合研究所 | 半導体装置および半導体装置の製造方法 |
US11127850B2 (en) | 2017-01-27 | 2021-09-21 | Rohm Co., Ltd. | Semiconductor device |
JP2018121027A (ja) * | 2017-01-27 | 2018-08-02 | ローム株式会社 | 半導体装置 |
CN109148557A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148558B (zh) * | 2017-06-27 | 2021-08-10 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148556B (zh) * | 2017-06-27 | 2022-02-15 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148556A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN109148558A (zh) * | 2017-06-27 | 2019-01-04 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
JP2019102814A (ja) * | 2017-12-01 | 2019-06-24 | インフィニオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | 溝ゲート構造およびシールド領域を備えた炭化ケイ素半導体モジュール |
JP7283890B2 (ja) | 2017-12-01 | 2023-05-30 | インフィニオン テクノロジーズ アクチエンゲゼルシャフト | 溝ゲート構造およびシールド領域を備えた炭化ケイ素半導体モジュール |
US11855147B2 (en) | 2017-12-01 | 2023-12-26 | Infineon Technologies Ag | Method for producing a silicon carbide semiconductor component |
JP2020170807A (ja) * | 2019-04-04 | 2020-10-15 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP7272071B2 (ja) | 2019-04-04 | 2023-05-12 | 富士電機株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2021027138A (ja) * | 2019-08-02 | 2021-02-22 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
JP7263178B2 (ja) | 2019-08-02 | 2023-04-24 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
CN117690972A (zh) * | 2024-02-04 | 2024-03-12 | 深圳天狼芯半导体有限公司 | 一种碳化硅功率器件及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5132123B2 (ja) | 2013-01-30 |
US7605426B2 (en) | 2009-10-20 |
US20080135929A1 (en) | 2008-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5132123B2 (ja) | 電力用半導体素子 | |
US9059284B2 (en) | Semiconductor device | |
JP5462020B2 (ja) | 電力用半導体素子 | |
JP5198030B2 (ja) | 半導体素子 | |
JP5612256B2 (ja) | 半導体装置 | |
US9041173B2 (en) | Semiconductor device | |
JP4635067B2 (ja) | 半導体装置及びその製造方法 | |
JP4621708B2 (ja) | 半導体装置及びその製造方法 | |
JP5002148B2 (ja) | 半導体装置 | |
JP5188037B2 (ja) | 半導体装置 | |
US8742534B2 (en) | Semiconductor device having lateral diode | |
JP2008124346A (ja) | 電力用半導体素子 | |
US20060220156A1 (en) | Semiconductor device and method for manufacturing same | |
JP2007173418A (ja) | 半導体装置 | |
JP2008182054A (ja) | 半導体装置 | |
JP5342752B2 (ja) | 半導体装置 | |
JP2006269720A (ja) | 半導体素子及びその製造方法 | |
JP5537359B2 (ja) | 半導体装置 | |
US9048215B2 (en) | Semiconductor device having a high breakdown voltage | |
USRE48259E1 (en) | Semiconductor device | |
US20160079350A1 (en) | Semiconductor device and manufacturing method thereof | |
CN115715428A (zh) | 具有混合栅极结构的功率装置 | |
JP2009111237A (ja) | 半導体素子 | |
US20230246102A1 (en) | Superjunction semiconductor device | |
JP2024060452A (ja) | 半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090319 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121009 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121106 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151116 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |