CN107248532B - 一种超结dmos器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 210000000746 body region Anatomy 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 27
- 230000003071 parasitic effect Effects 0.000 abstract description 27
- 230000001939 inductive effect Effects 0.000 abstract description 7
- 230000005684 electric field Effects 0.000 abstract description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供一种超结DMOS器件，通过在超结结构的第二导电类型掺杂柱区侧面做介质层结构来固定超结DMOS器件的雪崩击穿点，同时降低超结结构第二导电类型掺杂柱区顶部的掺杂浓度，使第二导电类型半导体体区附近的电场降低。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种超结DMOS器件。
背景技术
功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换特别是在高频功率变换中起着重要作用。不断提高的系统性能要求功率DMOS具有更低功率损耗的同时，在高电应力下也具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由DMOS释放，高电压和大电流将同时施加在功率DMOS上，极易造成器件失效。因此，抗UIS(Unclamped InductiveSwitching，非箝位电感开关过程)失效能力通常被认为是反应功率DMOS可靠性的重要指标。
研究发现，功率DMOS中寄生BJT(Bipolar Junction Transistor，双极型晶体管)的激活是引起器件UIS失效的重要原因之一。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温增加，最终导致器件热烧毁。因此，抑制寄生BJT的激活是提高功率DMOS可靠性的重要措施。文献Kocon C,Zeng J and Stokes R.Implant Spacer Optimizationfor the Improvement of Power DMOSs'Unclamped Inductive Switching(UIS)and HighTemperature Breakdown,Proceedings of the 12th International Symposium onPower Semiconductor Devices&IC's,France May 22-25,2000 p157等提出用高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻，从而降低寄生BJT的基区电阻，抑制其开启。目前该方法已在工业界广泛采用。但是通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来降低寄生BJT基区电阻的解决办法只能抑制寄生BJT的开启，并不能完全杜绝其开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
具有超结结构的DMOS器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率DMOS的漂移区中引入彼此间隔的P柱和n柱的超结结构，大大改善了普通DMOS的导通电阻与击穿电压之间的折中关系，因而在功率系统中获得了广泛的应用。
抗UIS失效能力同样是评价超结DMOS器件可靠性的重要指标。提高超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率DMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率DMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大DMOS器件的阈值电压(沟道开启电压)。
发明内容
针对以上问题，本发明提供一种超结DMOS器件，通过在超结结构的第二导电类型掺杂柱区侧面做氧化层结构来固定超结DMOS器件的雪崩击穿点，同时降低超结结构第二导电类型掺杂柱区顶部的掺杂浓度，使第二导电类型半导体体区附近的电场降低。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
本发明技术方案如下：
一种超结DMOS器件，如图1所示，包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型掺杂柱区3、第二导电类型半导体掺杂柱区4、多晶硅栅电极10、栅介质层11、金属化源极12；金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂柱区3和第二导电类型半导体掺杂柱区4位于第一导电类型半导体掺杂衬底2上表面；第一导电类型掺杂柱区3正上方具有一个低掺杂的第一导电类型掺杂区6；第二导电类型半导体掺杂柱区4位于第一导电类型掺杂柱区3两侧，并与第一导电类型掺杂柱区3形成超结结构；第二导电类型半导体掺杂柱区4顶部具有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区4和低掺杂的第一导电类型掺杂区6相接触；第二导电类型半导体体区7上层具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，其中第一导电类型半导体掺杂源区8位于靠近低掺杂的第一导电类型掺杂区6的一侧；所述多晶硅栅电极10位于第二导电类型半导体体区7和低掺杂的第一导电类型掺杂区6上表面，并与第二导电类型半导体体区7和低掺杂的第一导电类型掺杂柱区6之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，金属化源电极12的下表面覆盖在第二导电类型半导体掺杂接触区9、部分第一导电类型半导体掺杂源区8的上表面，以及栅介质层11的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区3中还具有介质层结构5，所述介质层结构5分别位于第二导电类型半导体掺杂柱区4侧面，介质层结构5的顶部与第二导电类型半导体体区7的底部相接触，介质层结构5的底部与第一导电类型半导体掺杂衬底2的上表面相距一定距离；所述介质层结构5的垂直长度比第二导电类型半导体掺杂柱区4的垂直长度短，所述低掺杂的第一导电类型掺杂区6是指第一导电类型掺杂区6的掺杂浓度低于第一导电类型掺杂柱区3的掺杂浓度。
进一步的，所述介质层结构5采用的材料为为二氧化硅或者二氧化硅和氮化硅的复合材料。
作为优选方式，所述金属化源电极12两端可向下延伸进第二导电类型半导体体区7中，形成沟槽结构；所述第二导电类型半导体掺杂接触区9位于金属化源电极12为两端的沟槽底部。
本发明的有益效果是：通过在常规超结DMOS器件的第二导电类型半导体掺杂柱区4的侧面引入介质层结构5，同时在超结结构第二导电类型掺杂柱区3上部采用低掺杂的第一导电类型掺杂区6。通过上述措施，能够有效改变超结DMOS器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏，造成BJT开启，从而提高了器件可靠性。
附图说明
图1是实施例1提供的具有优化雪崩击穿电流路径的超结DMOS器件结构；
图2是普通超结DMOS器件结构及其寄生BJT管和雪崩击穿电流路径的示意图；
图3是实施例1提供的具有优化雪崩击穿电流路径的超结DMOS器件的寄生BJT以及雪崩击穿电流路径的示意图；
图4是实施例2提供的具有优化雪崩击穿电流路径的超结DMOS器件结构；
图1-图4中：1是金属化漏电极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂柱区，4是第二导电类型半导体掺杂柱区，5是介质层结构，6是低掺杂的第一导电类型掺杂区，7是第二导电类型半导体体区，8是第一导电类型半导体掺杂源区，9是第二导电类型半导体掺杂接触区，10是多晶硅栅电极，11是栅介质层，12是金属化源极，13是低K介质层结构，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种超结DMOS器件，如图1所示，包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型掺杂柱区3、第二导电类型半导体掺杂柱区4、多晶硅栅电极10、栅介质层11、金属化源极12。金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂柱区3和第二导电类型半导体掺杂柱区4位于第一导电类型半导体掺杂衬底2上表面；第一导电类型掺杂柱区3上方有一个低掺杂的第一导电类型掺杂区6；第二导电类型半导体掺杂柱区4位于第一导电类型掺杂柱区3两侧，并与第一导电类型掺杂柱区3形成超结结构。第二导电类型半导体掺杂柱区4顶部具有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区4和低掺杂的第一导电类型掺杂区6相接触；第二导电类型半导体体区7中分别具有一个第一导电类型半导体掺杂源区8和一个第二导电类型半导体掺杂接触区9；所述多晶硅栅电极10位于第二导电类型半导体体区7和低掺杂的第一导电类型掺杂区6上方，与第二导电类型半导体体区7和低掺杂的第一导电类型掺杂柱区6之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，两端分别与两个第二导电类型半导体体区7中的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9相接触，与多晶硅栅电极10之间通过栅介质层11相绝缘。所述第一导电类型掺杂柱区3中还包括介质层结构5，所述介质层结构5分别位于第二导电类型半导体掺杂柱区4侧面，顶部与第二导电类型半导体体区7相接触，底部与第一导电类型半导体掺杂衬底2相距一定距离；其特征在于，所述第一导电类型掺杂柱区3中的介质层结构5的长度比第二导电类型半导体掺杂柱区4的长度短。其特征还在于，所述低掺杂的第一导电类型掺杂区6的掺杂浓度低于第一导电类型掺杂柱区3。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结DMOS器件为N沟道超结DMOS器件；当所述第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体时，所述超结DMOS器件为P沟道超结DMOS器件。
以实施例1说明本发明的工作原理(以N沟道超结DMOS器件为例)：
图2为普通超结DMOS器件结构及其寄生BJT管和雪崩电流示意图。通常普通超结DMOS器件的雪崩击穿发生在P-body区7的边缘。在非箝位电感负载应用中，当普通超结DMOS器件发生雪崩击穿后，雪崩电流将流经N+源区8下面的P-body区7到达P+接触区9。当雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
本发明提出的具有优化雪崩击穿电流路径的超结DMOS器件，雪崩击穿发生在介质层结构5的底部。图3为本发明提供的超结DMOS器件的寄生BJT和雪崩击穿电流路径的示意图。雪崩电流流经介质层结构5的底部，然后直接流入源极接触区12。本发明提出的超结DMOS器件能够改变雪崩电流路径的原因是：介质层结构5的引入，在超结结构的耗尽区内引入了一个电场峰值，并且在第一导电类型掺杂柱区3的上方采用低掺杂的第一导电类型掺杂区6，可降低介质层结构5顶部的电场，也就是第二导电类型半导体体区7附近的电场。因此，雪崩击穿点将始终被固定在介质层结构5底部，同时载流子总会选择电阻最小的路径，所以雪崩击穿电流流经介质层结构5底部后将直接流入源电极接触区12，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
实施例2
如图4所示，本例的结构为在实施例1的基础上，将实施例1中所述金属化源电极12两端向下延伸进第二导电类型半导体体区7中，形成沟槽结构；所述第二导电类型半导体掺杂接触区9位于金属化源电极12为两端的沟槽底部。该结构能进一步的优化雪崩电流路径，提高器件的UIS能力。
制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代硅。
Claims (3)
1.一种超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(4)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(4)位于第一导电类型半导体掺杂衬底(2)上表面；第一导电类型掺杂柱区(3)正上方具有一个低掺杂的第一导电类型掺杂区(6)；第二导电类型半导体掺杂柱区(4)位于第一导电类型掺杂柱区(3)两侧，并与第一导电类型掺杂柱区(3)形成超结结构；第二导电类型半导体掺杂柱区(4)顶部具有第二导电类型半导体体区(7)，第二导电类型半导体体区(7)分别与第二导电类型半导体掺杂柱区(4)和低掺杂的第一导电类型掺杂区(6)相接触；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近低掺杂的第一导电类型掺杂区(6)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)和低掺杂的第一导电类型掺杂区(6)上表面，并与第二导电类型半导体体区(7)和低掺杂的第一导电类型掺杂柱区(6)之间通过栅介质层(11)相绝缘；所述金属化源极(12)位于器件的最上层，金属化源极(12)的下表面覆盖在第二导电类型半导体掺杂接触区(9)、部分第一导电类型半导体掺杂源区(8)的上表面，以及栅介质层(11)的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区(3)中还具有介质层结构(5)，所述介质层结构(5)分别位于第二导电类型半导体掺杂柱区(4)侧面，介质层结构(5)的顶部与第二导电类型半导体体区(7)的底部相接触，介质层结构(5)的底部与第一导电类型半导体掺杂衬底(2)的上表面相距一定距离；所述介质层结构(5)的垂直长度比第二导电类型半导体掺杂柱区(4)的垂直长度短，所述低掺杂的第一导电类型掺杂区(6)是指第一导电类型掺杂区(6)的掺杂浓度低于第一导电类型掺杂柱区(3)的掺杂浓度。
2.根据权利要求1所述的一种超结DMOS器件，其特征在于，所述介质层结构(5)采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。
3.根据权利要求1或2所述的一种超结DMOS器件，其特征在于，所述金属化源极(12)两端向下延伸进第二导电类型半导体体区(7)中，形成沟槽结构；所述第二导电类型半导体掺杂接触区(9)位于金属化源电极(12)为两端的沟槽底部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710425816.2A CN107248532B (zh) | 2017-06-08 | 2017-06-08 | 一种超结dmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710425816.2A CN107248532B (zh) | 2017-06-08 | 2017-06-08 | 一种超结dmos器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107248532A CN107248532A (zh) | 2017-10-13 |
| CN107248532B true CN107248532B (zh) | 2020-01-17 |
Family
ID=60019095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710425816.2A Expired - Fee Related CN107248532B (zh) | 2017-06-08 | 2017-06-08 | 一种超结dmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107248532B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109244137A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 一种高可靠性SiC MOSFET器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103915500A (zh) * | 2013-01-07 | 2014-07-09 | 瑞萨电子株式会社 | 垂直功率mosfet |
| CN104701178A (zh) * | 2013-12-04 | 2015-06-10 | 英飞凌科技奥地利有限公司 | 使用电化学蚀刻制造半导体器件方法以及半导体器件 |
| CN106067480A (zh) * | 2016-07-26 | 2016-11-02 | 电子科技大学 | 一种双通道rc‑ligbt器件及其制备方法 |
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|---|---|---|---|---|
| JP5132123B2 (ja) * | 2006-11-01 | 2013-01-30 | 株式会社東芝 | 電力用半導体素子 |
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