KR100895057B1 - 반도체 장치 - Google Patents

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Abstract

드리프트층(3) 표면에 형성되는 베이스층(5)과 n형 버퍼층(2) 사이의 거리 Ls와, 이 드리프트층(3)에 접촉하여 형성되는 반도체 기판(10)의 막두께 t와의 관계를, Ls≤t≤2·Ls로 설정한다. 고내압 반도체 장치의 턴오프 시의 손실을 내압특성을 저하시키지 않고 저감할 수 있다.
드리프트층, 베이스층, n형 버퍼층, 고내압 반도체 장치

Description

반도체 장치{Semiconductor Device}
본 발명은, 반도체 장치에 관한 것으로서, 특히, 파워 디바이스등의 대전력 용도로 이용되는 고내압 소자의 구조에 관한 것이다.
파워 바이스는, 대전력을 구동 및 제어하기 위해 가정전기 제품 및 차재 용도 등에 있어서 널리 이용되고 있다. 이 파워 디바이스에는, 스위칭 동작을 행하는 대출력의 파워 트랜지스터가 있다. 이 파워 트랜지스터로서는, 파워 MOSFET(절연 게이트형 전계효과트랜지스터), 파워 바이폴러 트랜지스터에 더하여, 또한, 전도도 변조를 이용하는 MOSFET인 IGBT(절연 게이트형 바이폴러 트랜지스터)가 있다. 이 IGBT는, MOSFET와 같이, 입력 임피던스가 높고, 또 바이폴러 트랜지스터와 마찬가지로 온 저항을 낮게 할 수 있다는 특징을 가진다.
IGBT의 소자구조로서는, 종형 구조와 횡형 구조가 있다. 종형 구조의 IGBT는, 이미터 전극 및 게이트 전극과 콜렉터 전극이 소자의 기판영역에 관해서 대향하여 배치된다. 횡형 구조의 IGBT에 있어서는, 이미터 전극과 콜렉터 전극과 게이트 전극이 소자의 동일 표면측에 배치된다. 따라서, 다른 드라이브 회로 등과의 집 적화가 용이하며, 최근, 가정전기 제품 및 차재 용도 등에 있어서는, 횡형 구조의 IGBT가 널리 이용되고 있다.
이 횡형 IGBT의 구조의 예는, 문헌 1(일본국 공개특허공보 특개평 04-212464호), 문헌 2(일본국 공개특허공보 특개평 11-068106호) 및 문헌 3(일본국 공개특허공보 특개평 02-185067호)에 개시되어 있다.
문헌 1에 개시되는 구성에 있어서는, p-형 기판표면에 접촉하여 n-드리프트층이 형성된다. n-드리프트층은 에피택시얼층이다. n-드리프트층의 표면에, n형 버퍼층이 형성된다. n형 버퍼층 표면층 표면에, 버퍼층으로 둘러싸이도록 p+형 콜렉터 영역이 형성된다. 또한 n-드리프트층 표면에는, 버퍼층과 떨어져서, p형 베이스 영역이 형성된다. p형 베이스 영역 표면에 n+형 이미터 영역이 형성된다. p형 베이스 영역은, 고농도 p+형 매립층에 의해 p-기판에 연결된다. p+형 매립층은, p-기판안으로 연장하도록 드리프트층보다도 깊게 형성된다. 이미터 전극은 베이스 영역 및 이미터 영역을 단락하도록 설치된다.
이 문헌 1에 도시되는 횡형 IGBT에 있어서, p+형 콜렉터 영역, n버퍼층, n-드리프트층, p-형 기판 및 p+형 매립층에 의해 제1의 pnp바이폴러 트랜지스터가 형성된다. 또 콜렉터 영역, n형 버퍼층, n-드리프트층 및 p형 베이스 영역에 의해 제2의 pnp바이폴러 트랜지스터가 형성된다. 이들의 제1 및 제 2의 pn바이폴러 트랜지스터가 병렬로 결합된다.
이 문헌 1은, 이 횡형 TGBT구조에 있어서, 스위칭 손실의 저감 및 래치 업 현상의 억제를 목적으로 하여, p-기판 이면에, 이미터 이측 전극을 형성한다. 이 이측 이미터 전극을 이미터 영역에 형성되는 전극과 단락한다. 이 이측 이미터 전극의 단락에 의해 종방향에 콜렉터 영역, 버퍼 영역, n-드리프트 층 및 p-기판 영역에 의한 내로우 베이스(narrow base) 바이폴러 트랜지스터를 형성한다. 이 내로우 베이스 바이폴러 트랜지스터가 높은 전류 증폭율을 이용하여 온 전압을 낮게 하고, 또한 턴 오프 시간을 짧게 한다. 또 이측 이미터 전극과 이미터 영역의 전극과의 단락에 의해, 제1 및 제2의 바이폴러 트랜지스터의 병렬 동작을 억제한다. 이에 따라, 정공 전류를 횡방향 전류와 종방향 전류로 분산시켜, 이미터 영역으로의 정공 전류의 집중을 억제하고, 래치업을 억제하는 것을 도모한다.
문헌 2(일본국 공개특허공보 특개평11-068106호)에 개시되는 횡형 IGBT에 있어서는, p-기판이, 고농도로 도프된 p+확산층을 통해 이면전극에 접속된다. 이 특허문헌 2는, p+확산층을 통해 p-형 기판을 이면전극에 결합함으로써, p-형 기판을 통해 흐르는 전하 캐리어의 수명을 길게 하여, 전류부하 능력도 높게 하는 것을 도모한다. 또한, 이 특허문헌 2는, 특허문헌 1과 같이 횡방향 전류성분을 저감하고, 횡방향 기생 사이리스터의 턴온을 저지하여, 래치업 내성을 높게 하는 것을 도모한다.
또한 문헌 2는, 이 p-형 기판 및 고농도 p+확산층 사이의 p-/p+접합 영역의 농도구배를 작게 함에 따라, 국소적 전계 강도를 낮게 한다. 이에 따라 정공에 의한 수직방향 전류에 기인하는 애벌런쉬 현상의 발생을 저지하는 것을 도모한다.
이 문헌 2는, 또한 고내압을 보증하기 위한 RESURF(Reduced Surface Field)구조를 개시한다. 리서프 영역(RESURF영역 ; 드리프트층)을 확산층으로 형성할 경 우, 그 도핑 농도가, 거의 1E12/cm^2(^는 제곱을 나타낸다)가 바람직함을 나타낸다. 이 조건 하에서, 애노드 단자(콜렉터 단자)에 양의 전압을 인가하고, 드리프트층과 베이스 영역 사이의 pn접합 및 드리프트층과 p-기판 사이의 접합부를 역방향으로 바이어스 함으로써, 공핍층이, n-형 드리프트층 전체에 걸쳐 퍼지는 것을 개시한다. 또한 버퍼층의 기능에 대해, n-드리프트층보다도 버퍼층의 불순물 농도를 높게 함으로써, 공핍층이 리서프 영역(n-드리프트층)으로부터, 애노드 영역(콜렉터 영역 )까지 퍼지게 되어, 펀치스루가 발생하는 것을 방지하는 것이 가능함을 기재한다.
문헌 3(일본국 공개특허공보 특개평 02-185067호)에 개시되는 IGBT는, p형 애노드 영역(콜렉터 영역)하부의 p-형 기판표면(드리프트층 저부)에 절연층을 설치한다. 베이스 영역 하부에는, 절연층은 설치되지 않고, p형 베이스 영역이, n-드리프트층을 통해 p형 기판에 결합된다.
이 문헌 3에 있어서는, 이 애노드 영역(콜렉터 영역)으로부터 턴온 시 주입되는 정공을, 절연막에 의해 기판방향으로의 분류를 저지하고, 드리프트층을 통해 베이스 영역에 전달시킨다. 이에 따라 전도도 변조 효과를 발휘하여 온 저항을 저감하고, 온 전압을 저감한다.
또한 베이스 영역 하부에는, 절연막이 형성되지 않기 때문에 , 이 베이스 각부에 있어서 정공을 기판 영역을 통해 흡수한다. 이에 따라 콜렉터 영역으로부터 전송된 정공 전류가 모두 베이스 영역으로부터 캐소드 영역(이미터 영역)으로 유입하는 것을 방지하여, 래치업이 생기는 것을 방지한다.
리서프 구조에 의한 내압을 개선하기 위해, 수평방향 전계 및 수직방향 전계의 분포에 근거한, 드리프트층의 깊이와 드리프트층의 길이의 관계에 대한 고찰이 문헌 4(미국특허 제 4292642호)에 개시되어 있다.
문헌 4에 있어서는, 저농도 베이스 영역 하부에, 저농도의 도전형이 다른 드리프트 영역을 형성한다. 저농도 베이스 영역 및 기판 영역의 외주부에, 베이스 영역으로부터 떨어져서 고농도의 분리 영역을 설치한다. 공핍층을 저농도 베이스 영역과 그 외주의 고농도 분리 영역으로부터 하측의 저농도 드리프트 영역까지 넓혀서, 저농도 드리프트 영역을 완전히 공핍화 하는 경우, 소자의 내압은, 수평방향의 저농도 베이스 영역 및 저농도 드리프트층 사이의 pn접합에 의해 결정되는 것을 나타낸다. 특히, 문헌 4는, 저농도의 베이스 영역 및 저농도 드리프트 영역의 불순물 농도를 낮게 함으로써, 내압을 높게 할 수 있음을 나타낸다. 즉 문헌 4는, 표면의 고농도 분리 영역과 고농도 베이스 영역 사이의 거리를 길게 하여, 저농도 베이스 영역의 막두께 및 불순물 농도를 작게 하도록 선택했을 경우, 표면에서의 전계 강도보다도, 내부에서의 PN접합에 있어서의 전계 강도의 최대값이 높아지고, 절연파괴가, 이 내부의 수평방향의 PN접합에서 발생하는 것을 나타낸다. 특히, 이 문헌4에 있어서는, 저농도 베이스층 표면에 따른 전계 강도를 대칭적으로 함으로써, 표면에서의 최대 전계 강도를 작게 할 수 있음을 개시하고, 또한 계산식에 따라, 전술한 리서프 구조에 있어서의 완전 공핍화에 의한 고내압화를 위한 각 영역의 불순물 농도를 산출하고 있다.
전술한 바와 같이, 횡형 IGBT에 있어서는, 고내압을 얻기 위해, 리서프 구조가 일반적으로 이용된다. 리서프 구조의 IGBT의 오프 상태에 있어서, 콜렉터 전극에 양의 바이어스를 인가하고, n-형 드리프트층과 p-형 기판 사이의 PN접합을 역 바이어스 상태로 설정한다. 이 조건하에서는, n형 드리프트층이 전 영역에 걸쳐 공핍화 한다. 이상적으로는, 전술의 특허문헌 4에 나타내는 바와 같이, n형 드리프트층의 표면 전계가 일정하게 된다.
n-드리프트층이 완전히 공핍화되는 것은, 환원하면, 콜렉터 전극 바로 아래의 pn접합이 애벌런쉬로 들어가지 않고, n-드리프트층이 모두 공핍화 하는 것이 전제로 되어 있다. 또한 전술한 문헌 4의 도 12에 나타내는 바와 같이, 이 n-드리프트층이 과잉으로 공핍화되기 쉬운 경우, 하측의 드리프트층 및 기판영역 사이의 pn접합으로부터의 공핍층이 퍼지기 전에, 표면을 따라 공핍층이 넓어져서 콜렉터 전극에 도달하므로, 이 콜렉터 전극측의 표면 전계가 상승하고, 내압저하가 생긴다. 따라서, 상기한 바와 같이, 이 드리프트층의 단위 면적당 불순물 총량에는, 리서프 조건이라 불리는 최적값이 존재한다. 이 리서프 조건은, 1E12/cm^2이다.
한편, 콜렉터 전극 바로의 수직방향의 전계는, 거의, 1차원 단계 접합으로 근사되는 삼각형 전계가 된다. 이 경우, 콜렉터 전극 하부의 p+/n/n-/p-접합의 항복 전압은, 전술의 문헌 4에 나타내는 바와 같이 산출할 수 있다.
이 p-기판층의 두께 t는, 종래, 400μm정도로 설정된다. 이것은, p-기판의 400μm의 두께는, 콜렉터 전극 바로 아래의 공핍층의 신장(약 100μm)에 대하여 충분히 길다. 이에 따라 기판 이면에 형성되는 이측 전극(이미터 전극)에 공핍층이 도달하여 펀치스루가 생길 위험성을 회피하고 있다. 또한 일반적으로, 반도체 장치의 기계적 강도와 일반적인 집적회로 칩의 일반적인 기판의 두께에 따라서 제조되고 있기 때문에, 이러한 두께로 설정된다.
그러나, 발명자들의 최근의 해석에 의해, 종래 종방향의 공핍층의 신장 이외에 관해서는 고려되지 않은 p-형 기판층의 막두께 t에 대해서, 최적인 범위가 존재하고, 그 최적범위에서 일탈했을 경우, 전기적 특성면에서 여러 가지의 문제가 생기는 것이 판명되었다.
즉, 횡형 IGBT의 온 상태에 있어서는, 이미터-콜렉터간에서 소수 캐리어 주입에 의한 전도도 변조가 생기고 있으며, 대부분의 전류는 이미터 전극과 콜렉터 전극 사이를 흐른다. 이 경우, 일부는 콜렉터 영역으로부터 드리프트층 및 기판영역을 통해 이면전극을 향해 흐른다. 이 종방향으로 흐르는 수직 바이폴러 트랜지스터 동작 성분에 대해, p-형 기판의 막두께 t가 두꺼워졌을 경우, 소수 캐리어 주입영역이 넓어지고, 전도도 변조가 영향을 주는 범위가, p-형 기판의 두께 방향으로 퍼진다. 그러나, 이 경우, p-형 기판의 막두께 t의 두께에 의해, 기판영역의 저항이 커지고, 수직 바이폴러 트랜지스터 동작 성분이 저하한다. 이 경우, 온 전류는, 막두께 t가 두꺼워짐에 따라서 약간 감소한다.
한편, p-형 기판의 막두께 t가 너무 얇은 경우는, 콜렉터 전극에서 이면전극으로 흐르는 전류성분이 상당히 커진다. 따라서, 콜렉터 전극에서 이미터 전극으로 소수 캐리어에 의한 전도도 변조가 저해되어, 온 전류가 급격히 저하한다.
또한 횡형 IGBT의 턴오프 과정에 있어서는, 게이트 전극전압이 0V로 설정되어, 이 게이트 전극하부의 절연막을 통해 형성되는 채널의 전자전류가 없어진다(채널이 형성되지 않게 된다). 이 다음은, 전류성분의 대부분은, 콜렉터 영역으로부터 주입되는 정공 전류가 된다. 이 상태에 있어서, p-형 기판의 막두께 t가 두꺼울 경우, 정공 전류는 표면을 따라 이미터 전극으로 직접 흐르는 전류성분이 지배적이 된다. 이 경우, 정공 전류가 흐르는 거리가 길고, 그 저항값이 높아지게 되어, 전압강하에 의해 콜렉터 전압이 상승하고, 턴오프 시간이 길어져, 턴오프 손실이 커진다.
또한, 이미터 전극으로 유입하는 전류가 지배적으로 되므로, 베이스 영역에 있어서의 전압강하에 의해, 베이스 이미터 사이가 순방향으로 바이어스되어, 기생 바이폴러 트랜지스터 동작으로부터 사이리스터 동작에 이르러 래치업 현상이 생기기 쉬워진다. 따라서 최대 제어할 수 있는 전류가 저하한다는 문제가 발생한다.
내압특성과 기판의 막두께의 관계는, 또한 횡형 다이오드에 있어서도 같은 문제가 생긴다. 캐소드 영역 바로 아래에 있어서 넓어지는 공핍층의 깊이와 기판 막두께와의 관계에 따라, 기판이 두꺼울 경우, 턴오프 손실의 증대 및 온 전류 저하의 문제가 생긴다.
문헌 1에 있어서는, 기판 이면에 형성되는 전극을 이미터 전극과 단락함으로써, 이미터 전극으로의 전류집중을 회피하고, 래치업이 발생하는 것을 억제하는 것을 목적으로 한다. 그러나, 이 특허문헌 1은, 리서프 구조를 가지는 IGBT는 개시하 지만, 이 기판영역의 막두께와 턴오프 손실 및 내압과의 관계에 대해서는 전혀 고려하고 있지 않다.
문헌 2는, 저농도 p형 에피택시얼층에 대하여, 불순물 확산에 의해 고농도 확산 영역을 형성하고, 기판영역에 불순물 농도구배를 설치한다. 이 구성에 의해, 애벌런쉬 항복을 억제하는 동시에, 캐리어 수명을 길게 하여, 전류부하 능력을 높게 하는 것을 목적으로 한다. 그러나, 문헌 2에 있어서는, 리서프 조건에 대해서는 개시하고 있지만, 기판영역의 막두께와 내압과의 관계 및 턴오프 손실과의 관계에 대해서는 전혀 고려하고 있지 않다.
문헌 3에 있어서는, 래치업을 억제하기 위해, 콜렉터 영역 하부에 절연층을 설치하여, 콜렉터 영역 근방에 있어서 종방향 정공 전류가 흐르는 것을 억제하고, 소수 캐리어 주입효율을 개선시켜서 전도도 변조 효과를 개선하는 것을 목적으로 한다. 그러나, 이 문헌 3에 있어서도, p형 애노드 영역(콜렉터 영역)과 p형 베이스 영역 사이의 수평거리 및 하층에 형성되는 매립 절연막의 길이에 관하여는 개시하지만, 하부 기판의 막두께와 내압 또는 턴오프 손실과의 관계에 대해서는 전혀 고려하지 않는다.
문헌 4에 개시되는 구성에 있어서는, 횡방향의 고농도 영역(분리 영역)과 베이스 영역 사이의 거리를 분리영역 계면의 pn접합으로부터 퍼지는 공핍층의 길이보다도 길게 하는 것이 개시되고 있으며, 또한 드리프트층의 막두께에 대해서도 그 불순물 농도와 함께 고찰되고 있다. 그러나, 이 문헌 4도, 하부의 p-형 기판영역의 막두께와 턴오프 손실 및 내압과의 관계에 대해서는 전혀 고려하지 않는다. 단순 히, 수직방향의 전계 강도의 최대값을 수평방향의 표면전계의 최대값보다도 높게 하는 것이 기재되어 있을 뿐이다.
본 발명의 목적은, 제조 공정을 증가시키지 않고 내압특성을 유지하면서 턴오프 손실을 저감하고, 래치업을 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 요약하면, 저농도 드리프트층 표면에 서로 떨어져서 배치되는 불순물 영역 간의 저농도 드리프트층의 표면을 따른 길이 L과 드리프트층 하부의 기판영역의 막두께 t의 관계를, L≤t≤2·L로 설정하는 것이다.
즉, 본 발명의 제1의 관점에 따른 반도체 장치는, 제1도전형의 제1의 반도체 기판과, 제1의 반도체 기판의 제1의 주면 상측에 형성되는 제1도전형의 제1의 반도체 영역과, 제1의 반도체 기판의 제1의 주면 상측에 제1의 반도체 영역과 떨어져서 형성되는 제1도전형의 제2의 반도체 영역과, 제1의 반도체 기판의 제1의 주면측에 있어서 적어도 제1의 반도체 영역과 제2의 반도체 영역 사이의 영역에 형성되는 제2도전형의 제3의 반도체 영역과, 제2의 반도체 영역의 표면에 제2의 반도체 영역 내에 형성되는 제2도전형의 제4의 반도체 영역과, 제1의 반도체 기판에 접하여 제1, 제2 및 제3의 반도체 영역보다도 깊고, 제2 및 제3의 반도체 영역을 둘러싸도록 형성되며, 제2의 반도체 영역의 적어도 일부에 접촉하여 제2의 반도체 영역을 내포하도록 형성되는 제2도전형의 제5의 반도체 영역과, 제1의 반도체 영역에 전기적으로 접속되는 제1의 전극과, 제2 및 제4의 반도체 영역에 전기적으로 접속되는 제2의 전극과, 제4의 반도체 영역과 제5의 반도체 영역 사이의 제2의 반도체 영역 위 에 절연막을 통해 형성되는 도전층과, 제1의 반도체 기판에 전기적으로 결합되는 제4의 전극을 구비한다. 제3의 반도체 영역 바로 아래의 제5의 반도체 영역과 제1의 반도체 기판 사이의 접합 계면으로부터의 제1의 반도체 기판의 제2주면까지의 거리 t는, 제2 및 제3의 반도체 영역 사이의 거리 L과, L≤t≤2·L의 관계를 충족시킨다.
본 발명의 제2의 관점에 따른 반도체 장치는, 제1도전형의 제1의 반도체 기판과, 제1의 반도체 기판의 제1의 주면 상측에 형성되는 제2도전형의 제1의 반도체 영역과, 제1의 반도체 기판의 제1의 주면 상측에 제1의 반도체 영역과 떨어져서 형성되는 제1도전형의 제2의 반도체 영역과, 제1의 반도체 기판에 접촉하여 제1의 반도체 영역보다도 깊고, 제1의 반도체 영역을 둘러싸도록 형성되고, 제2의 반도체 영역의 적어도 일부에 접촉하여 제2의 반도체 영역을 내포하도록 형성되는 제2도전형의 제3의 반도체 영역과, 제1의 반도체 영역에 전기적으로 접속되는 제1의 전극과, 제2의 반도체 영역에 전기적으로 접속되는 제2의 전극과, 제1의 반도체 기판의 제2의 주면을 통해 제1의 반도체 기판에 전기적으로 결합되는 제3의 전극을 구비한다. 제1의 반도체 영역 바로 아래의 제3의 반도체 영역과 제1의 반도체 기판 사이의 접합 계면으로부터의 제1의 반도체 기판의 제2주면까지의 거리 t는, 제1 및 제2의 반도체 영역 사이의 거리 L과, L≤t≤2·L의 관계를 충족시킨다.
리서프 조건이 충족되고 있는 경우, 드리프트층의 두께가 1/2배가 되면, 그 불순물 농도는 2배가 되는 것이 필요하다. 공핍층이 수직방향으로 더욱 길어지는 조건에 대해서는, 제1의 반도체 기판 내로 돌입하는 공핍층의 길이(깊이)를 고려하는 것이 요구된다. 제1의 반도체 기판의 불순물 농도를 저하시켰을 경우, 제1의 반도체 영역으로부터의 공핍층의 신장을 억제할 수 있다. 그러나, 반도체 기판의 불순물 농도를 저하시켰을 경우, 불순물 농도의 조정을 위한 여분의 제조 프로세스가 필요하게 되어, 기판 비용이 상승한다. 따라서, 반도체 기판의 불순물 농도를 가능한 한 높게 하여, 반도체 기판의 막두께를 저감함으로써, 소자특성을 개선하는 것을 도모한다.
상기의 공핍층이 수평방향으로 퍼지는 반도체 영역 사이의 제5의 반도체 영역의 표면방향을 따른 길이 L을, 반도체 기판의 막두께 t와의 관계를 1배 이상 2배 이하로 설정했을 경우, 반도체 기판의 막두께를 얇게 함으로써 턴오프 시의 정공 전류를 이면전극에 의해 방출할 수 있고, 턴오프 손실을 저감할 수 있다. 덧붙여, 턴오프 시, 표면방향을 따라 흐르는 정공 전류를 저감할 수 있고, 래치업을 저감 할 수 있다. 또한 리서프 구조에 의해, 절연파괴 전압을 수직방향 전계 강도에 의해 설정 할 수 있고, 내압저하를 억제할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백하게 될 것이다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 반도체 장치의 평면 레이아웃을 개략적으로 도시한 도면이다. 도 1에 있어서는, 불순물영역의 배치를 나타내고, 전극은, 도면을 간략화하기 위해 도시하지 않는다.
도 1에 있어서, 중앙부에 형성되는 p형(제1도전형)콜렉터층(제1의 반도체 영역)(1)과, 이 콜렉터층(1)을 내포하도록 형성되는 n형(제2도전형)버퍼층(제3의 반도체 영역)(2)을 포함한다. 도 1에 있어서는, 이 n형 버퍼층(2)은, 평면 레이아웃에 있어서 p형 콜렉터층(1)을 둘러싸도록 링 모양으로 형성된다.
이 n형 버퍼층(2)의 외부에, n형 버퍼층(2)에 접촉하여 저농도 n형 드리프트층(제5의 반도체 영역)(3)이 형성된다. 이 평면 레이아웃에 있어서는, n형 드리프트층(3)은 링 모양으로 형성되도록 도시되지만, 이 반도체 장치내에 있어서, 전체에 걸쳐 형성된다.
이 n형 드리프트층(3)의 외부에 p형 콜렉터층(1) 및 n형 버퍼층(2)을 둘러싸도록, p형 베이스층(제2의 반도체 영역)(5)이 형성된다. 이 p형 베이스층(5)안에 n형 이미터층(제4의 반도체 영역)(4)이 형성된다. n형 이미터층(4)과 n형 드리프트층(3) 사이에는, 도시하지 않은 게이트 전극(도전층)에 의해 반전층이 형성되는 채널 형성 영역(8)이 배치된다. 이들의 n형 이미터층(4) 및 p형 베이스층(5)양자에 접하도록, 이미터 전극(제2전극)을 배치하는 콘택 영역(6)이 설치된다. 이들의 베이스층 및 이미터층 양자를, 콘택 영역(6)에 설치되는 전극에 의해 단락함으로써, 사이리스터 동작을 방지한다. p형 콜렉터층(1)의 외주에 형성되는 n형 버퍼층(2)은, p형 콜렉터층(1)으로부터 방출되는 소수 캐리어를 흡수하는 동시에, 공핍층이 콜렉터층(1)에 도달하여 펀치스루가 생기는 것을 방지한다.
채널 형성 영역(8)이 콜렉터층(1)으로부터 멀어져서 둘러싸도록 형성되고, 충분한 크기의 채널 폭을 확보하여 대전류를 구동한다.
이 도 1에 나타내는 반도체 장치는, 횡형 IGBT이다. 도 1에 나타내는 반도체 장치가 하나의 셀로서, 여러개 설치되고, 이들의 셀을 병렬로 동작시킴으로써 대전력을 제어하는 고내압 파워 디바이스가 실현된다.
도 1에 있어서는, 반도체 장치는, 원형모양으로 형성된다. 그러나, 이 반도체 장치는, 경기장의 트랙과 같이 직선부와 원호부분을 가지는 트랙 형상으로 형성되어도 된다.
도 2는, 도 1에 나타내는 선 F2-F2에 따른 단면구조를 개략적으로 도시한 도면이다. 도 2에 있어서, p형 반도체 기판(제1반도체 기판)(10)의 제1의 주면 위에, n형 드리프트층(3)이 형성된다. 이 n형 드리프트층(3)의 표면에 n형 버퍼층(2)이 형성된다. 이 n형 버퍼층(2)은 웰 구조를 가지고, 그 깊이는, n형 드리프트층(3)보다도 얕다. 이 n형 버퍼층(2)표면에, n형 버퍼층(2)에 둘러싸이도록 고농도 p형 콜렉터층(1)이 형성된다. p+형 콜렉터층(1)의 표면에 접하여, 콜렉터 전극(제1전극)(11)이 형성된다(전기적으로 접속된다).
n형 드리프트층(3)표면에는, 또한 p형 베이스층(5)이 p형 웰에 의해 형성된다. 이 p형 베이스층(5)표면에 n형 이미터층(4)이 베이스층(5)에 둘러싸이도록 형성된다. p형 베이스층(5) 및 n형 이미터층(4)양자에 접하여, 이미터 전극(제2전극)(12)이 형성된다(전기적으로 접속된다). 이 이미터 전극(12)은, 도 1에 나타내는 콘택 영역(6)안에 형성되어, 이미터층(4) 및 p형 베이스층(5)을 전기적으로 단락한다.
이 n형 이미터층(4)과 n형 드리프트층(3) 사이의 p형 베이스층(5)표면 위에, 도시하지 않은 게이트 절연막을 통해 게이트 전극(도전층)(13)이 형성된다. 이 게이트 전극(13) 바로 아래의 p형 베이스층(5)표면에 채널 형성 영역(8)이 배치된다.
p형 반도체 기판(10)의 이면(제2의 주 표면)에 접촉하여 이측 전극(14)이 설치된다(전기적으로 접속된다). 이 이측 전극(14)은, 통상, 이미터 전극(12)과 전기적으로 단락된다.
이 도 2에 나타내는 반도체 장치에 있어서는, 턴온 동작시, 게이트 전극(13)에 이미터 전극(12)의 전압을 기준전압으로 하여, 양의 전압을 인가한다. 게이트 전극(13)에 대한 양의 바이어스 전압인가에 의해, 채널 형성 영역(8)에 있어서 반전층이 형성되고, n형 이미터층(4)과 n형 드리프트층(3)이 전기적으로 접속된다. 따라서, n형 이미터층(4)으로부터 전자전류가, n형 드리프트층(3)에 흐른다. 이 전자전류가 n형 버퍼층(2)에 도달하여 축적되면, n형 콜렉터층(1) 및 n형 버퍼층(2) 사이의 pn접합이 전도하고, p형 콜렉터층(1)으로부터 정공 전류가 n형 드리프트층(3)으로 유입한다. 이 정공 전류에 의해, n형 드리프트층(3)에 있어서 전도도 변조가 발생하여, 채널 저항이 저하하고, 보다 많은 전자전류가 흐른다.
이 턴온 시에 있어서, p형 콜렉터층(1), n형 버퍼층(2) 및 n형 드리프트층(3) 및 p형 기판(10)에 의해 종형 pnp바이폴러 트랜지스터가 형성되고, 콜렉터층(1)으로부터 주입된 정공은, 일부가, p형 반도체 기판(10) 및 이측 전극(14)을 통해 방출된다. 이에 따라 베이스층(5)에 주입되는 정공 전류량을 저감하여, p형 베이스층(5) 및 n형 이미터층(4)에 있어서의 pn접합이 전도하는 것을 방지함에 따 라, n형 이미터층(4)으로부터 p형 베이스층(5)으로 대량의 전자전류가 흘러 래치업이 생기는 것을 방지한다.
턴오프 동작시에 있어서는, 게이트 전극(13)에 0V를 인가하고, 채널 형성 영역(8)에 있어서의 반전층을 소멸시켜, 전자전류의 경로를 차단한다. 이 턴오프 시에 있어서, n형 드리프트층(3) 및 p형 반도체 기판(10)에 축적되는 정공 전류가 방출되고, 그 후 이 반도체 장치는 오프 상태가 된다.
이 반도체 장치, 즉 횡형 IGBT에 있어서는, 고내압을 얻기 위해, 리서프 구조(RESURF구조)가 적용된다. 이 리서프 구조의 경우, 오프 상태에 있어서, n형 드리프트층(3)은, 완전히 공핍화 된다. 오프 상태시에 있어서는, 콜렉터 전극(11)에 대하여, 양의 바이어스 전압이 인가된다. 이상적인 상태에 있어서는, n형 드리프트층(3)이 완전 공핍화 했을 경우, 이 n형 드리프트층(3)의 표면전계는, 일정한 전계Ecrs가 된다.
공핍층은, p형 베이스층(5)에 있어서는 공핍층단 DLa, n형 버퍼층(2)에 있어서의 공핍층단 DBb 및 p형 기판(10)에 있어서의 공핍층단 DLc로 나타내는 바와 같이, p형 반도체 기판(10)내에 있어서도 연장한다. 이 p형 반도체 기판(10)에 있어서는, 공핍층단 DLc는, 콜렉터층(1)하부에 있어서 깊어지고, p형 베이스층(5) 하부를 향해 얕아진다. 일반적으로, p형 반도체 기판(10)의 막두께 t는, 펀치스루가 생기는 것을 방지하기 위해, 이 p형 반도체 기판(10)에 있어서의 공핍층 DLc의 깊이 Lv보다도 두꺼워 진다.
n형 드리프트층(3)과 p형 반도체 기판(10)은 역 바이어스 상태에 있고, n형 드리프트층(3)과 p형 반도체 기판(10) 사이의 pn접합 계면에 있어서, 수직방향의 전계가 가장 높아진다(도 2에 있어서 전계 Ecrv로 나타낸다). 도 2에 있어서는, n형 드리프트층(3)과 p형 반도체 기판(10) 사이의 pn접합이, 1차원 단계접합이라고 가정하고 있으며, 이 경우, 수직방향의 전계는, 삼각형 전계가 된다.
도 3은, p형 반도체 기판(10)의 막두께 t와 전도시에 흐르는 온 전류의 관계를 도시한 도면이다. 도 3에 있어서, 가로축에 기판 막두께 t를 나타내고, 세로축에 온 전류를 나타낸다. Ls는, p형 베이스층(5)과 n형 버퍼층(2) 사이의 드리프트층 표면에 따른 거리를 나타낸다. 여기에서, 막두께 t는, p형 반도체 기판의 버퍼층 바로 아래의 드리프트층(3)과 기판(10) 사이의 접합 계면(제1의 주면)으로부터 기판의 제2의 주면(이측 전극)까지의 거리를 나타낸다. 이하의 설명에 있어서도 동일하다.
상기한 바와 같이, p형 반도체 기판(10)의 막두께 t를 두껍게 했을 경우, p형 콜렉터층(1)으로부터의 정공 전류가 흐르는 영역이 넓어지고, 전도도 변조가 발생하는 영역이 두께 방향으로 넓어지고, 전자 전류가 흐르는 영역이 넓어진다. 한편, 이 경우, p형 반도체 기판(10)의 저항값이 높아지고, p형 콜렉터층(1), n형 버퍼층(2) 및 n형 드리프트층(3) 및 p형 반도체 기판(10)에 의해 형성되는 수직방향 pnp바이폴러 트랜지스터의 동작 성분이 저하한다. 따라서, 도 3에 나타내는 바와 같이, 이 p형 반도체 기판(10)의 막두께 t를 두껍게 하면, 서서히, 온 전류가 저하한다.
한편, 이 막두께 t가 너무 얇은 경우에는, 이측 전극(14)으로 흐르는 전류성 분이 너무 커지게 되어, 전도도 변조가 저해되고, 온 전류가 급격히 저하한다. p형 반도체 기판(10)의 막두께 t에 대해서는, 공핍층단 DLc가 이측 전극(14)에 도달하지 않는 조건을 충족시키는 것이 요구된다. 이하, 이 p형 베이스층(5)과 n형 버퍼층(2) 사이의 거리 Ls와 p형 반도체 기판(10)에 있어서의 공핍층의 깊이 Lv, 즉 n형 드리프트층(3)과 p형 반도체 기판(10) 사이의 pn접합 계면으로부터 공핍층단 DLc까지의 거리와의 관계에 대해서 고찰한다.
어느 내압요구에 대하여, 리서프 조건이 충족되고 있다고 하자. 이 경우, n형 드리프트층(3)의 막두께가 절반으로 저하하면, 그 불순물 농도는, 2배가 되는 관계가 된다(리서프 조건에서는 드리프트층의 막두께 방향의 불순물 총량이 일정). 따라서, 공핍층 깊이가 커지는 조건으로서는, p형 반도체 기판(10)측으로 연장하는 공핍층의 길이 Lv만을 고찰하면 된다. p형 반도체 기판(10)의 불순물 농도를 저하시켰을 경우, p형 베이스층(확산 영역)(5)으로부터의 n-드리프트층(3)에 대한 공핍층의 신장을 촉진하는 효과가 저하한다. 그러나, 세로 방향의 내압에 대해서는, 횡형 IGBT에 있어서는, 특히 문제는 생기지 않기 때문에, 어떤 의미, 길이 Lv는, 길이 Ls에 관계없이 길게 하는 것이 가능하다. 그러나, 이 p형 반도체 기판(10)의 불순물 농도를 저하시켰을 경우, 기판 비용이 상승한다. 또한 후술과 같이, 막두께 t를 두껍게 했을 경우, 소자 동작상 여러 가지의 문제가 생기기 때문에, 이 p형 반도체 기판(10)의 불순물 농도를 높게 하고, 또 공핍층의 침입 깊이 Lv를 억제함으로써, 침입 깊이 Lv를 저감시키도록 했다고 가정한다.
도 2에 나타내는 바와 같이 임의의 전압으로, 표면측의 최대전계 Ecrs가 일 정하고, 수직방향의 최대전계 Ecrv가, 표면측의 최대전계 Ecrs와 같은 값이며, 또한 그 전계형상이, 직각 3각형으로 되어 있다고 하자. 이 경우, 인가전압은, 전계 E와 길이 L의 곱으로 주어지므로, 다음식이 성립한다：
Ecrs·Ls= Ecrv·Lv/2,
∴ Lv=2·Ls ···（1)
상기 식(1)로부터, p형 반도체 기판(10)의 막두께 t는, 2·Ls 이상으로 할 필요가 없음을 알 수 있다.
다음에 표면측 접합 계면과 수직방향의 접합 계면에 있어서 동시에 어밸런쉬 조건에 도달했을 경우를 생각한다.
어밸런쉬 조건은, 다음식 (2)에 나타내는 바와 같이 전계 E의 7승의 적분으로, 양호하게 근사되는 것이 알려져 있다 ：
∫A·E(x) ^7d x=1‥‥(2）,
A=1.8E-35
상기 식(2)에 있어서, 표면측에 있어서는, 전계 E(x)를, 일정값 Ecrs로 하고, 적분범위를 0에서 Ls로 한다. 수직방향 전계에 대해서는, 구배(Ecrv/Lv)의 직각 삼각형으로 나타내는 전계에 대해, x의 범위로서 0에서 Lv의 범위에 대해서 적분을 행한다.
이 결과, 전계 Ecrs, Ecrv 및 길이 Lv, Ls각각에 대해, 이하의 관계식이 구해진다 ：
Ecrs < Ecrv,
Lv/Ls=2^(2/3）≒1.6
실제로는, 표면측 전계 Es는, 표면측의 확산 그외의 영향에 의해, 일정한 값 Ecrs로는 되지 않는다. 따라서, 실제로 디바이스에 있어서의 표면측 전계 Es에 식(2)를 적용하는 경우에 있어서도, 그 전계 E(x)의 형상도 3각형 전계의 관계에 가까와지게 된다. 이 경우, 길이 Ls는, 이론적인 길이보다도 더욱 길어지고, 최악 케이스에서는, Lv/Ls=1이 된다.
따라서, 실제의 디바이스에 있어서는, 개개의 소자의 공핍층의 신장에 따라, Ls≤t≤2·Ls의 범위에서, p형 반도체 기판(10)의 막두께 t를 설정하는 것이 가능하다. 다음에 p형 반도체 기판의 막두께 t를, 상기의 범위로 제어함으로써, 횡형 IGBT의 여러 가지의 전기적 특성이 개선되는 것에 대하여 설명한다.
도 3을 참조하여 전술한 바와 같이, 횡형 IGBT는, p형 반도체 기판(10)의 막두께 t가 두꺼워졌을 경우, 수평방향 전류의 증대 및 수직방향 전류의 감소에 의해, 토털로서 온 전류가 약간 감소한다. 막두께 t가 얇아지면, 수직 바이폴러 트랜지스터에 의한 전류성분이 커지고, 전도도 변조가 저해되어, 온 전류가 급격히 저하한다. 도 3에 나타내는 바와 같이 p형 반도체 기판(10)의 막두께 t를, Ls이상 또는 2·Ls이하의 범위로 설정했을 경우, 더욱 온 전류가 커지는 영역을 포함할 수 있어, 큰 온 전류를 흐르게 할 수 있다.
도 4는, 횡형 IGBT의 턴오프 시의 콜렉터 전류 및 콜렉터 전압의 반도체 기판(10)의 막두께 t로의 의존성을 나타내는 도면이다. 가로축에 시간을 나타내고, 세로축에 전류값/전압값을 나타낸다. 파선 파형은, 막두께 t가 2·Ls인 경우의 동 작 파형을 나타내고, 실선이 막두께 t가 4·Ls인 경우의 동작 파형을 나타낸다. 부하는, 유도성 부하(L부하)이다. 이하, 도 4를 참조하여 턴오프 시의 소자특성과 막두께와의 관계에 대하여 설명한다.
횡형 IGBT의 턴오프 과정에 있어서는, 게이트 전극(13)의 전압이 0V가 되고(게이트 턴오프), 채널 형성 영역(8)에 있어서의 채널로부터의 전자전류가 차단된 후는, 전류성분의 대부분은, 콜렉터층(1)으로부터 유입하는 정공 전류가 된다. 막두께 t가 두꺼워졌을 경우, 이 정공 전류는, 이미터 전극(12)에 흐르는 성분이 지배적이 되고, 수직방향으로 이측 전극(14)을 향해 흐르는 정공 전류는 저감된다. 이 상태에 있어서는, n형 드리프트층(3)의 길이가, 콜렉터층(1)바로 아래의 n형 드리프트층(3)의 길이(깊이)보다도 길기 때문에, 저항값이 커지고, 그 전압강하에 의해, 도 4에 있어서 실선으로 나타내는 바와 같이 콜렉터층(1)의 전압이 상승하고, 콜렉터 전류가 길게 흘러, 턴오프 손실이 커진다.
즉, 도 4에 나타내는 바와 같이 게이트 전극(13)으로의 전압공급을 차단하는 게이트 턴 오프시부터, 콜렉터 전압이 상승한다. 막두께 t가 4·Ls쪽이, 막두께 t가 2·Ls에 비해 전압이 상승하고, 정공 전류의 방출이 늦어진다. 따라서, 막두께 t가 두꺼운 경우(=4·LS의 경우), 콜렉터 전압이 완만하게 상승하여, 최종적으로, 턴오프 시의 바이어스 전압에 도달하고, 콜렉터 전류가 차단된다.
한편, 막두께 t가 2·Ls로 얇을 경우, 콜렉터층으로부터 이측 전극(14)으로 방출되는 정공 전류가 증대하고, 콜렉터 전압의 상승은 억제된다. 따라서, 급격하게 콜렉터 전압이 소정의 바이어스 전압까지 상승하고, 콜렉터 전류가 빠른 타이밍 으로 차단된다. 구체적으로, 막두께 t가 2·Ls로 얇을 경우, 턴오프 손실이, 60％에서 70％정도까지 저하한다. 여기에서, 막두께 t가 4·Ls는, 거의 종래의 반도체 장치(막두께 400μm)인 경우에 해당한다. 막두께 t를 얇게 함으로써, 턴오프 손실을 저하시킬 수 있다. 또한 이 턴오프 손실의 저감은, 실제 측정에서도 확인되고 있다.
또한 기판 막두께 t가 작을 경우, 이미터 전극(12)에 대하여 베이스층을 통해 유입하는 정공 전류가 저감되므로(수직방향 전류성분이 존재하므로), 기생 npn트랜지스터 동작으로부터 사이리스터 동작의 한계가 상승하여, 최대 제어할 수 있는 전류를 크게 할 수 있다. 이 사이리스터 동작으로의 이행의 한계, 즉 래치업이 발생하는 임계는, p형 베이스층(5)에 있어서의 전압강하에 의해, n형 이미터층(4)과 p형 베이스층(5) 사이의 전자장벽이 없어져 전자전류가 이미터층을 통해 이미터 전극에 흐르는 한계를 나타낸다. 이 사이리스터 동작이 행해지면, 게이트 전극의 전압을 0V로 해도 전류를 제한할 수 없어, 큰 전류가 이미터 전극에 계속해서 흐른다. 이에 따라 최대 제어할 수 있는 전류를 증가시킬 수 있으며, 또한 이 효과도, 마찬가지로 실제 측정에 의해 확인되고 있다.
[변경예 1]
도 5는, 본 발명의 실시예 1의 변경예 1에 따르는 반도체 장치의 단면구조를 개략적으로 나타내는 도면이다. 이 도 5에 나타내는 반도체 장치는, 이하의 점에서, 도 2에 나타내는 반도체 장치와 그 구조가 다르다. 즉, 도 2에 나타내는 n형 버퍼층(2)대신에, p형 콜렉터층(1)과 p형 베이스층(5) 사이에, p형 콜렉터층(1)에 근접하여, n형 버퍼층(제3의 반도체 영역)(20)이 설치된다. 이 도 5에 나타내는 반도체 장치의 다른 구성은, 도 2에 나타내는 반도체 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙여, 그 상세 설명은 생략한다.
도 5에 나타내는 반도체 장치에 있어서도, p형 반도체 기판(10)의 p형 콜렉터층(1)바로 아래부의 막두께 t는, p형 베이스층(5)과 n형 버퍼층(20) 사이의 거리 Ls와, Ls≤t≤2·Ls의 관계를 만족시킨다.
상기의 도 2에 나타내는 n형 버퍼층(2)은, 공핍층이 p형 콜렉터층(1)에 도달하고, n형 드리프트층(3)과 p형 콜렉터층 사이에 펀치스루가 생기는 것을 회피하기 위해, 턴오프 시의 정공(소수 캐리어)을 흡수하기 위해 설치된다. p형 콜렉터층(1)에 p형 반도체 기판(10)으로부터의 공핍층이 도달하지 않고, 그 공핍 영역의 단부 DLb가, p형 콜렉터층(1)하부에 존재할 경우, n형 불순물 영역(확산 영역)(20)을 버퍼층으로서 이용할 수 있다. 즉, n형 불순물 영역(확산 영역)(20)에 의해, p형 베이스층(5)으로부터의 공핍층이 p형 콜렉터층(1)에 도달하는 것을 회피할 수 있다. 또한 턴오프 시에 있어서는, 이 불순물 영역(20)에 의해 콜렉터층(1)으로부터의 정공을 흡수할 수 있고, 또한 얇은 기판 막두께에 의해 정공 전류를 방출할 수 있다. 따라서, 이 도 5에 나타내는 반도체 장치의 구성에 있어서도, 앞의 도 2에 나타내는 반도체 장치의 구조와 동일한 효과를 얻을 수 있다.
이 도 5에 나타내는 반도체 장치의 n형 불순물 영역(확산 영역)(20)은, 도 1에 나타내는 평면 레이아웃에 있어서 p형 콜렉터층(1)을 둘러싸도록 불순물 주입에 의해 링 모양으로 형성되면 된다.
[변경예 2]
도 6은, 본 발명의 실시예 1의 변경예 2의 구성을 개략적으로 도시한 도면이다. 이 도 6에 나타내는 반도체 장치는, 이하의 점에서, 도 2에 나타내는 반도체 장치와 그 구조가 다르다. 즉, p형 반도체 기판(10)에 대한 깊은 n형 불순물 확산에 의해, p형 반도체 기판(10)표면에 n형 확산층(제5의 반도체 영역)(22)이 형성된다. 이 n형 확산층(22)은, n형 버퍼층(2)보다도 깊고, 이 버퍼층(2)을 둘러싸도록 형성된다. n형 확산층(22)은, 그 한쪽 단이, p형 베이스층(5)의 n형 이미터층(4) 바로 아래부로까지 연장하도록 형성된다. p형 콜렉터층(1)으로부터 n형 확산층(22)으로 방출된 정공 전류가, p형 베이스층(5)으로 확실하게 주입되는 것을 보증한다. p형 반도체 기판(10)은, 일부의 제1의 주면이 p형 베이스층 저부에 접한다. 즉, p형 확산층(22)은, p형 베이스층(5)을 내포하도록 형성된다. p형 콜렉터 영역(1)바로 아래부의 p형 반도체 기판영역(10)의 막두께 t가, 전술의 조건 Ls이상 2·Ls이하의 조건을 충족시킨다.
도 6에 나타내는 반도체 장치의 다른 구성은, 도 2에 나타내는 반도체 장치와 그 단면구조는 동일하여, 대응하는 부분에는 동일 참조번호를 붙이고, 그 상세 설명은 생략한다. 이 도 6에 나타내는 반도체 장치는, 예를 들면 에피택시얼 성장막으로 형성되는 n형 드리프트층(3)대신에 불순물 확산층(22)이 설치된다. 따라서, 도 6에 나타내는 반도체 장치도, 도 2에 나타내는 반도체 장치와 동일한 작용 효과를 나타낼 수 있다. 확산층에 의해 드리프트층(3)을 형성할 경우, 베이스층(5)과 버퍼층(2) 사이에 완전히 공핍층이 형성될 필요가 있다. 따라서, 이 영역에서 드리 프트층의 막두께가 작아지거나, 베이스층 근방에 있어서 드리프트층(3)의 막두께가 작아져도, 이 영역의 공핍층은 콜렉터 영역 바로 아래의 공핍층에 비해 좁기 때문에, 특별히 문제는 생기지 않는다.
n형 드리프트층(3)을 에피택시얼층으로 형성할 경우, 그 막두께를 정확하게 제어할 수 있음에 따라, 정확하게 상기의 관계를 충족시킬 수 있고, 턴오프 손실을 저감할 수 있다. 그러나, 확산층에 의해 드리프트층을 형성할 경우, 에피택시얼층을 형성하는 경우에 비해 제조 비용을 저감 할 수 있다.
또한, 이 도 6에 나타내는 반도체 장치에 있어서, 도 5에 나타내는 변경예 1과 같이, n형 확산층(22)표면에, p형 콜렉터층(1)에 근접하여 n형 버퍼층(2) 대신에, n형 확산층(20)이 설치되어도 좋다.
이상과 같이, 본 발명의 실시예 1에 따르면, 횡형 IGBT에 있어서, 이측 전극과 n형 드리프트층 사이에 형성되는 p기판 영역의 콜렉터 영역 바로 아래의 막두께를, 베이스층과 버퍼층 사이의 거리 Ls이상, 또는 2·Ls이하의 값으로 설정하고 있다. 따라서, 턴오프 손실을 저하시킬 수 있고, 또한 최대 제어할 수 있는 전류를 증대시킬 수 있으며, 래치업 내성 및 내압에 뛰어난 횡형 IGBT를 실현할 수 있다.
[실시예 2]
도 7은, 본 발명의 실시예 2에 따르는 반도체 장치의 단면구조를 개략적으로 도시한 도면이다. 이 도 7에 나타내는 반도체 장치는, 이하의 점에서, 도 2에 나타내는 반도체 장치와 그 구조가 다르다. 즉, p형 반도체 기판(1)과 이측 전극(14) 사이에, 고농도 p형 반도체 기판(제2의 반도체 기판)(30)이 설치된다. 이 도 7에 나타내는 반도체 장치의 다른 구성은, 도 2에 나타내는 반도체 장치와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세 설명은 생략한다.
이 도 7에 나타내는 반도체 장치에 있어서도, p형 반도체 기판(10)의 막두께 ta는, Ls이상, 2·Ls이하의 값으로 설정된다. Ls는, 앞의 실시예 1과 마찬가지로, p형 베이스층(5)과 n형 버퍼층(2) 사이의 드리프트층(3)의 표면을 따른 거리를 나타낸다.
수직방향의 전계가, n형 드리프트층(3)과 p형 반도체 기판(10) 사이의 접합 계면으로부터 p형 반도체 기판(10)과 p형 반도체 기판(30) 사이의 p-/p+접합을 향해 순차 저하하는, 고농도 p형 반도체 기판(30)에 있어서는, 공핍층은 퍼짐이 억제된다. 따라서, 공핍층단 DLc가, 이 고농도 p형 반도체 기판(30)에 도달해도, 급격하게 수직방향의 전계가 저하한다. 따라서, 이 수직방향 전계는, 도 7에 있어서 나타내는 바와 같이 사다리꼴 형상이 된다. 이 p형 반도체 기판(10)과 n형 드리프트층(3) 사이의 접합 계면과 p형 반도체 기판(10)과 고농도 p형 반도체 기판(30) 사이의 접합 계면 사이에 인가되는 전위차는 실시예 1에 비해 작고, 또한 p+기판(30)의 저저항성에 의해, p형 반도체 기판(30)의 전압강하는 작다. 따라서, 반도체 기판 10 및 30에 있어서의 내압은, 앞의 실시예 1에 있어서의 경우와 마찬가지로 유지할 수 있다.
또한 고농도의 p형 반도체 기판(30)을 이측 전극(14)에 접촉하여 설치하고 있기 때문에, 저저항으로 이측 전극(14)에 대한 전기적 접속을 형성할 수 있다. 이에 따라 턴온 시 및 턴오프 시에 있어서 p형 반도체 기판(10)을 통해 고농도 반도 체 기판(30)에 흐르는 수직방향 정공 전류를 효율적으로 이측 전극(14)으로 흐르게 할 수 있어, 스위칭 특성을 개선할 수 있다.
또한 공핍층을 p형 반도체 기판(30)으로 흡수할 수 있고, p형 반도체 기판(10)의 막두께 ta를, 앞의 실시예 1에 나타내는 막두께 t보다도 얇게 할 수 있다. 이에 따라 턴오프 손실을 보다 저감 할 수 있다(도 4의 파선 파형참조).
고농도 p형 반도체 기판(30)은, 저농도 에피택시얼층으로 형성되는 p형 반도체 기판(10)에, 이면으로부터 불순물 확산을 행하여 형성한다. 이 경우, p형 반도체 기판(10) 및 고농도 p형 반도체 기판(30)양자를 에피택시얼 성장시키는 경우에 비해 제조 비용을 저감 할 수 있다. 또한 p형 반도체 기판(30)을 불순물 확산에 의해 형성했을 경우, 불순물 농도분포가 발생하므로, p형 반도체 기판(30)에 있어서의 전하 캐리어(정공)의 수명을 길게 할 수 있다.(에피택시얼 성장막에 비해) 또한 불순물 확산에 의해, 기판 10 및 30 사이의 접합에 있어서는 불순물 농도가 완만하게 변화되므로, 어밸런쉬 항복을 확실하게 저지할 수 있고, 보다 전류구동 구동력을 높게 할 수 있다. 이에 따라 소자특성의 안정성을 개선할 수 있다.
또한, 기판영역을 p형 반도체 기판(10) 및 고농도 p형 반도체 기판(30)의 2층 구조로 함으로써, 이하의 효과를 얻을 수 있다. 즉, p형 반도체 기판(30)의 막두께 tb를 조정함으로써, 이 반도체 장치의 기판 두께(ta + tb)를, 일반적인 IC에 있어서 이용되는 칩의 두께로 설정할 수 있다. 이에 따라 반도체 장치를 형성하는 반도체 웨이퍼를 얇게 연마하는 기술상의 문제 및 이 반도체 장치의 어셈블리 시의 기판강도의 문제 등을 회피할 수 있다.
또한, 도 7에 있어서, 수직방향 전계의 파선파형은, p형 반도체 기판(10)의 막두께 ta를 보다 얇게 했을 경우의 전계의 분포를 나타낸다.
이상과 같이, 본 발명의 실시예 2에 따르면, 기판영역을, p형 저농도기판(10) 및 고농도기판(30)의 2층 구조로 하고 있기 때문에, 소자특성의 안정성을 개선할 수 있고, 또 턴오프 손실을 보다 저감 할 수 있다.
또한, 도 7에 나타내는 구성에 있어서, n형 드리프트층이 도 6에 나타내는 구성과 마찬가지로, 확산층으로 형성되어도 되고, 또한 실시예 1의 다른 변경 예의 구성과 조합하여 이용되어도 된다.
[실시예 3]
도 8은, 본 발명의 실시예 3에 따르는 반도체 장치의 단면구조를 개략적으로 도시한 도면이다. 이 도 8에 나타내는 반도체 장치는, 이하의 점에서, 도 2에 나타내는 반도체 장치와, 그 구조가 다르다. 즉, n형 드리프트층(3) 표면에 있어서, p형 베이스층(5)과 n형 버퍼층(2) 사이에, 고농도 p형 영역(40)과, 이 고농도 p형 영역(제6의 반도체 영역)(40)에 인접하여, 저농도 p형 영역(제7의 반도체 영역)(42)이 설치된다. 고농도 p형 영역(40)에 접촉하여 전극(제5의 전극)(44)이 설치된다. 이 전극(44)은, 통상, 이미터 전극(12)에 단락된다. p형 불순물 영역(40)은, p형 베이스층(5)보다도 얕게 형성된다. 고농도 p형 불순물 영역(40)은 저농도 p형 불순물 영역(42)의 내압을 보증하기 위해 설치된다.
도 8에 있어서는, 고농도 p형 영역(40)의 단부는, 게이트 전극(13) 단부까지 도달하도록 형성된다. 그러나, 이 게이트 전극(13)의 단부와 고농도 p형 영역(40) 의 단부는 평면적으로 보아 정렬하는 것은 특히 요구되지 않는다.
애노드층(55) 및 캐소드층(50)은, 각각, n형 드리프트층 표면에 불순물을 주입하여 형성되는 확산층이다. n형 드리프트층(3)은 p형 반도체 기판표면상에 에피택시얼 성장되는 단결정 막이다.
이 도 8에 나타내는 반도체 장치의 다른 구성은, 도 2에 나타내는 반도체 장치의 구성과 동일하며, 대응하는 부분에는 동일참조번호를 붙이고, 그 상세 설명은 생략한다. 또한 반도체 기판(10)의 콜렉터 영역(1) 바로 아래의 막두께 t는, p형 베이스층(5)과 n형 버퍼층(2) 사이의 거리 Ls에 대하여, 앞의 실시예 1 및 2과 마찬가지로 Ls이상 2·Ls이하의 관계의 막두께로 설정된다.
이 도 8에 나타내는 반도체 장치에 있어서는, 턴온 시에 있어서는, p형 베이스층(5)표면의 채널 형성 영역(8)에 형성되는 채널을 통해 주입되는 전자전류가 n형 드리프트층(3)을 통해 n형 버퍼층(2)에 흐른다. 따라서, p형 콜렉터층(1)으로부터 정공 전류가 n형 드리프트층(3)에 흘러, 전도도 변조가 생기고, n형 드리프트층(3)의 저항값이 저하하여, 큰 전자 전류가 흐른다. 이 때, p형 불순물 영역(40)은, 이측 전극(14)과 마찬가지로 정공 전류의 일부를 흡수하고 있어, 이미터층(4)에 정공 전류가 대량으로 흐르는 것을 억제하고, 래치업 내성을 더욱 개선한다.
또한 턴오프 시에 있어서도, 마찬가지로 불순물 영역(44)은, 이측 전극(14)과 함께 n형 드리프트층(3)안의 정공을 흡수하여, 턴오프 손실을 더 저감한다.
이 도 8에 나타내는 반도체 장치에 있어서도, 턴오프 시에 있어서, n형 드리프트층(3)에 대해 콜렉터층(1)이 양으로 바이어스되므로, 공핍층이 도면의 점선으 로 나타내는 바와 같이 퍼진다. 이 공핍화시, 저농도 불순물 영역(42)은 완전하게 공핍화 한다(p형 영역(42)의 불순물 농도가 낮기 때문에). 이 경우, n형 드리프트층(3)에 있어서는, 접합 계면은, n형 드리프트층(3)과 p형 불순물 영역 40 및 42 사이와 n형 드리프트층(3)과 p형 반도체 기판(10) 사이에 존재한다. 이 구조는, 더블 리서프 구조로서 일반적으로 알려진다. 드리프트층(3)은, 공핍화 시에는, 2개의 접합 계면으로부터의 공핍층의 퍼짐에 의해 공핍화 된다. 따라서, n형 드리프트층(3)의 리서프 조건은, 도 2에 나타내는 바와 같이 한쪽으로부터 공핍층이 넓어지는(기판 접합 계면으로부터 상부방향으로 넓어진다) 경우에 비해, 2배의 2E12/cm^ 2가 된다. 따라서, n형 드리프트층(3)의 불순물 농도를 높게 할 수 있고, 저항값을 1/2배 정도까지 저감할 수 있다.
이 경우에 있어서도, p형 반도체 기판(10)의 막두께 t(콜렉터층 바로 아래의 영역에 있어서의 막두께)는, p형 베이스층(5)과 n형 버퍼층(2) 사이의 거리 Ls와, 상기한 바와 같은 조건(Ls이상 또는 2·Ls이하)의 조건을 만족시킨다. 따라서, 실시예 1에 나타내는 반도체 장치와 동일한 효과도 발휘한다.
n형 드리프트층(3)의 막두께와 p형 영역 40 및 42의 막두께는, 드리프트층 상하의 2개의 접합 계면이 항복하기 전에, 이들의 2개의 접합 계면으로부터의 공핍층이, 완전히 n드리프트층(3)으로 퍼지는 것을 보증하는 값으로 설정된다.
[변경예 1]
도 9는, 본 발명의 실시예 3의 변경예 1의 반도체 장치의 단면구조를 개략적으로 도시한 도면이다. 이 도 9에 나타내는 반도체 장치는, 이하의 점에서, 도 8에 나타내는 반도체 장치와 그 구조가 다르다. 즉, 도 9에 나타내는 반도체 장치에 있어서는, n형 드리프트층(3)안에, 고농도 p형 영역(40) 하부에 저농도 p형 매립층(46)이 형성된다. 도 8에 나타내는 저농도 p형 영역(42)은 설치되지 않는다. 이 도 9에 나타내는 반도체 장치의 다른 구조는, 도 8에 나타내는 반도체 장치와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세 설명은 생략한다.
이 도 9에 나타내는 반도체 장치에 있어서도, 턴온 시에 있어서는, 게이트 바로 아래의 채널 영역을 통해 전자전류가 흐르면, 고농도 p형 영역(40)으로부터 정공 전류가 흘러, 이 p형 베이스층(5)과 고농도 p형 영역(40) 사이에서 전도도 변조가 생기고, 전자전류가 증대한다. 계속해서 이 p형 영역(40)에 있어서의 접합 계면이 순방향으로 바이어스되고, n형 이미터층(4)으로부터의 전자전류가 p형 영역(40)을 통해 n형 버퍼층(3)에 도달한다. 따라서, p형 콜렉터층(1)으로부터 정공이 n형 드리프트층(3)으로 유입하고, n형 드리프트층(3)의 전도도 변조가 전체에 걸쳐, 저항값이 저하하고, 큰 전자전류가 흐른다. 이 전자전류가 흐르는 경로로서, p형 매립층(46)의 상하에 형성된다.
턴오프 시에 있어서는, n형 드리프트층(3)안의 정공은, p형 영역(40)에 의해 흡수되고, 도 8에 나타내는 구조와 같이 고속으로 정공 전류가 차단되어, 턴오프 손실을 저감 할 수 있다.
오프 상태에 있어서는, 도 9에 있어서 점선으로 나타내는 바와 같이 공핍층이 퍼져, n형 드리프트층(3)이 완전히 공핍화되며, 또한 저농도 p형 영역(46)은 완전히 공핍화한다. n형 드리프트층(3)에 있어서는, pn접합 계면이, p형 반도체 기 판(10) 사이 및 p형 매립층의 상하에 형성된다. 따라서, n형 드리프트층(3)에 있어서, 공핍화는 p형 매립층(46)의 상하의 접합 계면으로부터 넓어지는 공핍층에 의한 공핍화에 더하여, 반도체 기판(10)과의 사이의 접합 계면으로부터의 공핍층에 의해 공핍화 된다.
따라서, p형 매립 영역(46)을 사용할 경우, n형 드리프트층의 수직방향 전계를 생성하는 접합 계면이 3개 존재하고, 리서프 조건은, 3E12/cm^2로 3배가 된다. 따라서, n형 드리프트층(3)의 불순물 농도를 높게 할 수 있고, 이 저항값을 1/3배정도까지 저감 할 수 있으며, 보다 많은 온 전류를 흐르게 할 수 있다.
이 도 9에 나타내는 구성에 있어서도, p형 반도체 기판(10)의 막두께 t는, p형 베이스층(5)과 n형 버퍼층(2) 사이의 거리 Ls와의 관계에 대해 앞의 실시예 1부터 3과 마찬가지로 Ls이상, 2·Ls이하의 막두께로 설정된다. 이와 같이, 실시예 1에 더해서, 온 전류를 높게 할 수 있고, 또 턴오프 손실을 더욱 저감하는 것이 가능하게 된다.
또한, 이 도 8 및 도 9에 나타내는 반도체 장치에 있어서, 도 7에 나타내는 바와 같이 p형 반도체 기판(10) 하부에, 또한, 고농도 p형 영역(바람직하게는 확산 영역)이 설치되어도 된다. 이 경우, 실시예 2의 효과를 아울러 얻을 수 있다.
또한, 고농도 p형 영역(40)은, 저농도 p형 영역(42, 46)을 바이어스 하기 위해 설치되어 있고, 도 1에 나타내는 평면 레이아웃에 있어서, 드리프트층(2)을 둘러싸도록 p형 베이스층(5)과 n형 버퍼층(2) 사이에 링 모양으로 형성되어도 되고 또한 섬모양으로 형성되어도 좋다. p형 영역(42, 46)은, 링 모양으로 고농도 p형 영역(40)에 접촉하여 형성된다.
p형 매립 영역(46)의 형성은, 통상, 바이폴러 트랜지스터 등에 있어서 이용되는 매립 콜렉터 전극과 같은 제조 공정에 의해 실현할 수 있다.
또한, 상기의 도 8 및 도 9에 있어서는, 더블 리서프 구조 및 트리플 리서프 구조가 도시되어 있다. 그러나, 이보다 많은 접합이 드리프트층 내에 형성되는 멀티 리서프 구조의 반도체 장치에서도, 동일한 효과를 얻을 수 있다.
이상과 같이, 본 발명의 실시예 3에 따르면, 멀티 리서프 구조의 반도체 장치에 있어서, 기판 막두께를 최적화하고 있어, 내압특성을 보증할 수 있고, 또한 큰 온 전류를 공급할 수 있다.
[실시예 4]
도 10은, 본 발명의 실시예 4에 따른 반도체 장치의 평면 레이아웃을 개략적으로 도시한 도면이다. 도 10에 있어서는, 불순물 확산 영역의 평면 레이아웃을 나타내고, 전극 및 하부 기판은 도시하지 않는다.
도 10에 있어서, 반도체 장치는, 중앙부에 형성되는 n형 캐소드층(제1의 반도체 영역)(50)과, 이 n형 캐소드층(50)을 둘러싸도록 형성되는 n형 드리프트층(제3의 반도체 영역)(53)과, n형 캐소드층(50) 및 n형 드리프트층(53)을 둘러싸도록 형성되는 p형 애노드층(제2의 반도체 영역)(55)을 포함한다.
이 도 10에 나타내는 반도체 장치는, 횡형 PN다이오드이며, 통상, 횡형 IGBT등에 있어서 프리 휠 다이오드로서 이용된다.
n형 드리프트층(53)은, 뒤에 설명한 바와 같이, n형 캐소드층(50) 및 p형 애 노드층(55) 저부까지 연장하여 형성된다. 이 횡형 다이오드의 평면 레이아웃에 있어서도, 원형 형상이 아닌, 트랙 형상으로 형성되어도 된다.
도 11은, 도 10에 나타내는 선 F11-F11에 따른 단면구조를 개략적으로 도시한 도면이다. 도 11에 있어서, n형 드리프트층(53) 표면에 간격을 두고, n형 캐소드층(50) 및 p형 애노드층(55)이 형성된다. 이 n형 드리프트층(53) 하부에 p형 반도체 기판(60)이 설치된다. 이 p형 반도체 기판(60)의 주면이 n형 드리프트층(53)에 접하고 있고, 이것들의 기판(60) 및 드리프트층(53) 사이에 pn접합이 형성된다.
n형 캐소드층(50)에는, 캐소드 전극(610)이 그 표면에 전기적으로 접속하도록 형성된다. p형 애노드층(55) 표면에 접촉하여 애노드 전극(62)이 형성된다. p형 반도체 기판(60)의 이면(제2주면)에는, 이측 전극(64)이 접하도록 형성된다. 통상, 이측 전극(64)은, 애노드 전극(62)과 단락된다. p형 반도체 기판(60)의 막두께 t는, 이 p형 애노드층(55)과 n형 캐소드층(50) 사이의 드리프트층(53)의 표면을 따른 거리 Ls에 대하여, 이하의 관계를 충족시키도록 설정된다.
Ls≤t≤2·Ls
이 도 11에 나타내는 반도체 장치에 있어서도, 리서프 기술에 의해, 고내압이 실현된다. 턴오프 시에 있어서는, 캐소드층(50)이 양으로 바이어스된다. 이 상태에 있어서, 각 pn접합에 대하여 역방향 전압이 인가되어, 드리프트층(53)안으로 공핍층이 퍼진다. 턴온 시에 있어서는, 캐소드 전극(61)이 음으로 바이어스된다. 이 경우, p형 애노드층(55) 및 p형 반도체 기판(60)을 통해 이측 전극(64)으로부터 정공이 n형 드리프트층(53)으로 주입된다. n형 캐소드층(50)의 pn접합이 순방향으 로 바이어스되어 전도하고, 정공 전류가 캐소드 전극(61)으로 흐른다. p형 반도체 기판(60)의 불순물 농도는 낮고, 그 저항값이 비교적 높기 때문에, 횡형 IGBT의 온 전류의 흐름과 마찬가지로 전류의 대부분이, 애노드 전극(62) 및 캐소드 전극(61) 사이에서 흐른다.
도 12는, 도 11에 나타내는 반도체 장치(횡형 다이오드)의 기판(60)의 막두께 t와 온 전류와의 관계를 도시한 도면이다. 이하, 도 12를 참조하여, 도 11에 나타내는 반도체 장치(횡형 다이오드)의 온 전류와 기판 막두께의 관계에 대해 고찰한다.
턴온 시에 있어서는, 전술한 바와 같이, 캐소드 전극(61)이 음으로 바이어스된다. 따라서, n형 캐소드층(50)으로부터 전자전류가 p형 애노드층(55)을 향해 흐른다. p형 애노드층(55)의 전자장벽이 저하하고, 이 p형 애노드층(55)과 n형 드리프트층(53) 사이의 접합이 순방향으로 바이어스되어, p형 애노드층(55)으로부터 정공이, n형 드리프트층(53)으로 주입된다. 이 때, 또한 n형 드리프트층(53) 및 p형 반도체 기판(60) 사이의 접합이 순 바이어스 되어, 정공 전류가 p형 반도체 기판(60)으로부터 n형 드리프트층(53)에 주입된다. 이 n형 드리프트층(53)으로의 정공의 주입에 의해, n형 드리프트층(53)에 의해 전도도 변조가 발생하여, n형 드리프트층(53)의 저항이 저하하고, p형 애노드층(55)으로부터 n형 캐소드층(50)으로 큰 전류가 흐른다.
또한 다이오드 동작에 의해, p형 반도체 기판(60)에서 n형 드리프트층(53)으로 정공이 주입된다. 캐소드 전극(61)에서 이측 전극(64)을 향해 흐르는 다이오드 동작의 전류 성분(전자 및 정공 전류성분)은, p형 반도체 기판(60)과 n형 드리프트층(53) 사이의 접합 전체에 걸쳐 분포된다. 따라서, 이 수직방향의 온 전류는, 횡형 IGBT에 있어서의 수직방향의 바이폴러 트랜지스터 동작에 의한 온 전류보다도 커진다. p형 반도체 기판(60)의 막두께 t가 두꺼워지면, 전도도 변조에 의해 영향을 받는 범위가, 이 p형 반도체 기판(60)의 두께 방향(수직방향)으로 넓어진다. 그러나, 이측 전극(64)에 대한 다이오드 동작의 전류성분이 막두께 t의 증가에 따라 저하하는 정도는, 횡형 IGBT에 비해 크고(바이폴러 동작이 아니기 때문에), 그 온 전류의 감소는, 막두께 증가와 함께 도 12에 도시하는 바와 같이 커진다.
한편, p형 반도체 기판(60)이 얇을 경우, p형 반도체 기판(60)의 저항값이 작아지고, 이측 전극(64)으로 흐르는 전자전류 성분이 너무 커지게 되어, 이 n형 드리프트층(53)으로의 정공 주입에 의한 전도도 변조가 저해되어, 온 전류가 급격히 저하한다.
도 13은, 본 발명의 실시예 4에 따른 횡형 다이오드의 턴오프 시의 캐소드 전류 및 캐소드 전압파형을 도시한 도면이다. 캐소드 전극(61)에 직렬로 저항을 접속하여, 이 캐소드 전압을 -2V에서 +100V까지 5μs의 주기로 변화시켰을 경우의 시뮬레이션 파형을 나타낸다. 도 13에 있어서, 캐소드 전류의 실선은, p형 반도체 기판(60)의 막두께 t가 거의 4·Ls인 경우의 캐소드 전류파형을 나타내고, 파선은, 이 막두께 t가 2·Ls인 경우의 캐소드 전류파형을 나타낸다. 캐소드 전압파형은, 막두께 t가 Ls 및 2·Ls의 어느 것에 있어서도 거의 동일하다.
도 13에 나타내는 바와 같이 횡형 다이오드의 턴오프 시에 있어서, 캐소드 전압의 전압 레벨이 상승한다(양의 바이어스 상태로 설정된다). 이 때, 역방향 전류가 흘러, 캐소드 전류가 증대한다. 역회복 과정에 있어서는, n형 캐소드층(50)로부터의 정공이 애노드 전극(62) 및 이측 전극(64)으로 되돌아온다. 즉, 역회복 과정에 있어서의 역방향 전류는, n형 드리프트층(53)에 축적된 정공이, p형 애노드층(55) 및 이측 전극(64)에 흐르는 정공 전류이다. 횡형 IGBT에 있어서는, 턴오프 후의 콜렉터 전극으로의 정공의 주입은, n형 버퍼층에 의해 억제된다. 횡형 다이오드에 있어서는, 이 n형 버퍼층이 존재하지 않기 때문에, 이 버퍼층에 의한 정공주입이 존재하지 않는(= 0)상태에 대응한다.
따라서, 이 실시예 4에 있어서의 반도체 장치의 (횡형 다이오드)에 대해서도, 실시예 1의 횡형 IGBT와 동일한 개선 효과를 얻을 수 있다. 즉, 막두께 t가 2·Ls인 경우, 정공이 고속으로 방출되어, 급속히 캐소드 전류가 차단된다. 한편, 막두께 t가 4·Ls인 경우, 기판(60)안의 정공의 방출 속도가 늦고, 캐소드 전류는 완만하게 저하한다. 도 13에서 알 수 있는 바와 같이, 턴오프 시의 캐소드 전류가 차단될 때까지 요하는 시간, 즉 역회복 시간을, 막두께 t를 작게 함으로써 단축할 수 있다. 즉, 역회복 과정에 있어서의 손실을 대폭 저감 할 수 있다.
또한 막두께 t가 Ls이상 2·Ls이하의 조건의 경우, 도 12에 나타내는 바와 같이 온 전류가 가장 큰 영역을 포함하고 있으며, 턴온 시 대전류를 구동할 수 있다. 이에 따라 턴오프 시의 손실이 작아 내압특성에 뛰어난 대전류를 구동할 수 있는 횡형 다이오드를 실현할 수 있다.
이 도 11에 나타내는 반도체 장치의 구성에 있어서, p형 반도체 기판(60)과 이측 전극(64) 사이에, 고농도 p형 반도체 기판이 실시예 2와 마찬가지로 설치되어도 된다. 이 경우, 저저항의 기판(확산층)을 통해 p형 기판(60)이 이측 전극(64)에 전기적으로 결합되므로, 횡형 다이오드에 있어서, 더욱, 턴오프 시의 손실을 저감할 수 있고, 실시예 2와 동일한 효과를 얻을 수 있다.
또한, 도 11에 있어서는, 각 공핍층에 있어서의 표면전계분포 및 수직전계분포를 나타내고 있지만, 이 전계분포는, 앞의 실시예 1에 있어서 나타낸 전계분포와 동일하며, 동일한 고찰에 의해, p형 반도체 기판(60)의 막두께 t와 거리 Ls의 관계를 구할 수 있다.
또한 이 다이오드에 있어서도, 각 영역의 도전형은 역으로 설치되어도 된다.
[실시예 5]
도 14는, 본 발명의 실시예 5에 따르는 반도체 장치의 단면구조를 개략적으로 도시한 도면이다. 이 도 14에 나타내는 반도체 장치의 구조는, 이하의 점에서, 도 11에 나타내는 반도체 장치와 그 구조가 다르다. 즉, n형 드리프트층(53) 표면에, p형 애노드층(55)에 접하여 저농도 p형 영역(66)이 형성된다. 이 도 14에 나타내는 반도체 장치의 다른 구성은, 도 11에 나타내는 반도체 장치와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세 설명은 생략한다.
이 도 14에 나타내는 반도체 장치에 있어서는, 도 8에 나타내는 실시예 3에 따르는 반도체 장치와 마찬가지로 리서프 구조이다. n형 드리프트층(53)에 있어서는, 턴오프 시 공핍층이 상하의 pn접합 계면으로부터 퍼진다. 따라서, 도 8에 나타내는 반도체 장치와 마찬가지로 n형 드리프트층(53)의 리서프 조건에 의한 불순물 농도를 높게 할 수 있어(2·E12/cm^2), 이 n형 드리프트층(53)을 저저항화 할 수 있다. 이에 따라 도 11에 나타내는 반도체 장치(횡형 다이오드)에 비하여, 순 바이어스 동작시의 온 전류를 크게 할 수 있다.
또한, 이 도 14에 나타내는 반도체 장치의 구성에 있어서도, 이측 전극(64)과 p형 반도체 기판(60) 사이에, 고농도 p형 반도체 기판(확산층)이 설치되고, p 형 반도체 기판(60)이 저저항의 기판(반도체층:확산층)을 통해 이측 전극에 전기적으로 결합되어도 된다. 또한, 턴 오프 손실을 저감 할 수 있다.
[변경예 1]
도 15는, 본 발명의 실시예 5에 따르는 반도체 장치의 변경예 1의 단면구조를 개략적으로 도시한 도면이다. 이 도 15에 나타내는 반도체 장치에 있어서는, 도 11에 나타내는 반도체 장치의 구조에 있어서, 또한, n형 드리프트층(53) 내부에, p형 애노드층(55)에 접촉하여 저농도 p형 매립층(68)이 형성된다. 이 도 15에 나타내는 반도체 장치의 다른 구성은, 도 11에 나타내는 반도체 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세 설명은 생략한다.
이 도 15에 나타내는 반도체 장치에 있어서의 저농도 p형 매립층 68의 작용 효과는, 도 9에 나타내는 반도체 장치의 저농도 p형 매립층 46의 작용 효과와 같다. 따라서, 이 도 15에 나타내는 반도체 장치의 경우, 턴오프 시에, n형 드리프트층(53)에 있어서, p형 반도체 기판(60)과의 사이의 접합 계면으로부터의 공핍층에 더하여, p형 매립층 68과 n형 드리프트층(53) 사이의 상하의 접합으로부터도 공핍층이 확산된다. 이에 따라 n형 드리프트층(53)의 불순물 농도를 더욱 높게할 수 있 어(3E12/cm^2), n형 드리프트층(53)의 저항값을 보다 저감 할 수 있다. 따라서, 순 바이어스 동작시에 반도체 장치를 흐르는 전류(온 전류)를 더 크게 할 수 있다.
또한 이 도 15에 나타내는 반도체 장치에 있어서도, p형 반도체 기판(60)과 이측 전극(64) 사이에, 고농도 p형 반도체 기판(확산층)이 설치되어 있어도 된다.
또한, 도 14 및 도 15에 각각 나타내는 p형층 66 및 68은, p형 애노드층(55)을 따라, 캐소드층(50)을 둘러싸도록 형성된다.
또한, 실시예 1부터 5에 있어서, 각 도전형이 역인 경우라도, 이 기판영역의 막두께의 조건을 만족시키는 것에 의해, 동일한 효과를 얻을 수 있다.
본 발명은, 일반적으로, 횡형의 IGBT 또는 횡형 다이오드에 적용함으로써, 내압을 유지하면서 턴오프 손실을 저감하고, 대전류를 구동할 수 있는 고내압 반도체 장치를 실현할 수 있다. 이 반도체 장치는, 인텔리전트·파워·모듈에 있어서 사용되어도 되고, 또한 단체로 사용되어도 된다.
본 발명을 상세하게 설명하여 나타냈지만, 이것은 예시만을 위한 것으로, 한정하는 것은 아니며, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 한정되는 것을 명백하게 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면 레이아웃을 개략적으로 도시한 도면이다.
도 2는 도 1에 나타내는, F2-F2를 따른 단면구조를 개략적으로 도시한 도면이다.
도 3은 도 1 및 도 2에 나타내는 반도체 장치의 온 전류와 기판의 막두께와의 관계를 도시한 도면이다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 턴오프 시의 콜렉터 전압/전류와 기판 막두께와의 관계를 도시한 도면이다.
도 5는 본 발명의 실시예 1의 변경예 1에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 6은 본 발명의 실시예 1의 변경예 2에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 8은 본 발명의 실시예 3에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 9는 본 발명의 실시예 3의 변경예 1에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 10은 본 발명의 실시예 4에 따른 반도체 장치의 평면 레이아웃을 개략적 으로 도시한 도면이다.
도 11은 도 10에 나타내는 선 F11-F11에 따른 단면구조를 개략적으로 나타내는 도면이다.
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 기판막 두께와 온 전류(순 바이어스 전류)와의 관계를 도시한 도면이다.
도 13은 본 발명의 실시예 4에 따른 반도체 장치의 턴오프 시의 역 회복 특성과 기판 막두께와의 관계를 도시한 도면이다.
도 14는 본 발명의 실시예 5에 따른 반도체 장치의 단면구조를 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시예 5에 따른 반도체 장치의 변경예의 단면구조를 개략적으로 도시한 도면이다.

Claims (11)

  1. 제1도전형의 제1의 반도체 기판과,
    상기 제1의 반도체 기판의 제1의 주면 상측에 형성되는 제1도전형의 제1의 반도체 영역과,
    상기 제1의 반도체 기판의 제1의 주면 상측에 상기 제1의 반도체 영역과 떨어져서 형성되는 제1도전형의 제2의 반도체 영역과,
    상기 제1의 반도체 기판의 제1의 주면측에 있어서 적어도 상기 제1의 반도체 영역과 상기 제2의 반도체 영역 사이의 영역에 형성되는 제2도전형의 제3의 반도체 영역과,
    상기 제2의 반도체 영역의 표면에 상기 제2의 반도체 영역 내에 형성되는 제2도전형의 제4의 반도체 영역과,
    상기 제1의 반도체 기판에 접촉하여 상기 제1, 제2 및 제3의 반도체 영역보다도 깊고, 상기 제2 및 제3의 반도체 영역을 둘러싸도록 형성되며, 상기 제2의 반도체 영역의 적어도 일부에 접촉하여 상기 제2의 반도체 영역을 내포하도록 형성되는 제2도전형의 제5의 반도체 영역과,
    상기 제1의 반도체 영역에 전기적으로 접속되는 제1의 전극과,
    상기 제2 및 제4의 반도체 영역에 전기적으로 접속되는 제2의 전극과,
    상기 제4의 반도체 영역과 상기 제5의 반도체 영역 사이의 상기 제2의 반도체 영역 위에 절연막을 통해 형성되는 도전층과,
    상기 제1의 반도체 기판에 전기적으로 결합되는 제4의 전극을 구비하고,
    상기 제3의 반도체 영역 바로 아래의 상기 제5의 반도체 영역과 상기 제1의 반도체 기판 사이의 접합 계면으로부터의 상기 제1의 반도체 기판의 제2주면까지의 거리 t는, 상기 제2 및 제3의 반도체 영역 사이의 거리 L과,
    L≤t≤2·L
    의 관계를 충족시키는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1의 반도체 기판과 상기 제4의 전극 사이에 형성되는 상기 제1의 반도체 기판보다도 저저항의 제2의 반도체 기판을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제3의 반도체 영역은 상기 제1의 반도체 영역보다도 깊고 상기 제1의 반도체 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제5의 반도체 영역은, 상기 제1부터 제3의 반도체 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제5의 반도체 영역의 표면에 상기 제2 및 제3의 반도체 영역 사이에 상기 제2 및 제3의 반도체 영역과 떨어져서 형성되는 제1도전형의 제6의 반도체 영역과,
    상기 제6의 반도체 영역에 전기적으로 접속되는 제5의 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제6의 반도체 영역에 접촉하여 상기 제2 및 제3의 반도체 영역 사이에 형성되는 상기 제6의 반도체 영역보다도 고저항의 제7의 반도체 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1도전형의 제1의 반도체 기판과,
    상기 제1의 반도체 기판의 제1의 주면 상측에 형성되는 제2도전형의 제1의 반도체 영역과,
    상기 제1의 반도체 기판의 제1의 주면 상측에 상기 제1의 반도체 영역과 떨어져서 형성되는 제1도전형의 제2의 반도체 영역과,
    상기 제1의 반도체 기판에 접촉하여 상기 제1의 반도체 영역보다도 깊고, 상기 제1의 반도체 영역을 둘러싸도록 형성되며, 상기 제2의 반도체 영역의 적어도 일부에 접촉하여 상기 제2의 반도체 영역을 내포하도록 형성되는 제2도전형의 제3의 반도체 영역과,
    상기 제1의 반도체 영역에 전기적으로 접속되는 제1의 전극과,
    상기 제2의 반도체 영역에 전기적으로 접속되는 제2의 전극과,
    상기 제1의 반도체 기판 제2의 주면을 통해 상기 제1의 반도체 기판에 전기적으로 결합되는 제3의 전극을 구비하고,
    상기 제1의 반도체 영역 바로 아래의 상기 제3의 반도체 영역과 상기 제1의 반도체 기판 사이의 접합 계면으로부터 상기 제1의 반도체 기판의 제2주면까지의 거리 t는, 상기 제1 및 제2의 반도체 영역 사이의 거리 L과,
    L≤t≤2·L의 관계를 충족시키는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1의 반도체 기판과 상기 제3의 전극 사이에 형성되는 상기 제1의 반 도체 기판보다도 저저항의 제2의 반도체 기판(고농도 p형 기판)을 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제3의 반도체 영역은 상기 제2의 반도체 영역보다도 깊고 상기 제1의 반도체 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제2의 반도체 영역은, 평면 레이아웃에 있어서 상기 제1의 반도체 영역을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 제3의 반도체 영역에서, 상기 제1 및 제2의 반도체 영역 사이에 상기 제2의 반도체 영역에 접촉하여 배치되는 제4의 반도체 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
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