JPH02180074A - オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ - Google Patents
オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタInfo
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- JPH02180074A JPH02180074A JP63335423A JP33542388A JPH02180074A JP H02180074 A JPH02180074 A JP H02180074A JP 63335423 A JP63335423 A JP 63335423A JP 33542388 A JP33542388 A JP 33542388A JP H02180074 A JPH02180074 A JP H02180074A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
オフセット型電界効果トランジスタ及び絶縁ゲート型バ
イポーラトランジスタの改良に関し、集積度を低下させ
ることなく耐電圧特性を向上することを目的とし、 一導電型半導体層上にゲート絶縁膜が形成され、このゲ
ート絶縁膜上にゲート電極が形成され、前記の一導電型
半導体層表層に、前記のゲート電極の下部領域に接して
反対導電型のソースが形成され、前記の一導電型半導体
層表層に、前記のゲート電極の下部領域から離隔して反
対導電型のドレインが形成され、このドレインと前記の
ゲート電極の下部領域との間には低濃度の反対導電型の
領域（６）が形成されてなるオフセット型電界効果トラ
ンジスタにおいて、前記の低濃度の反対導電型の領域（
６）は、前記の一導電型半導体層（１）表層に形成され
た少なくとも１個の絶縁物領域（１１）によって下方に
屈曲されることによって達成される。
イポーラトランジスタの改良に関し、集積度を低下させ
ることなく耐電圧特性を向上することを目的とし、 一導電型半導体層上にゲート絶縁膜が形成され、このゲ
ート絶縁膜上にゲート電極が形成され、前記の一導電型
半導体層表層に、前記のゲート電極の下部領域に接して
反対導電型のソースが形成され、前記の一導電型半導体
層表層に、前記のゲート電極の下部領域から離隔して反
対導電型のドレインが形成され、このドレインと前記の
ゲート電極の下部領域との間には低濃度の反対導電型の
領域（６）が形成されてなるオフセット型電界効果トラ
ンジスタにおいて、前記の低濃度の反対導電型の領域（
６）は、前記の一導電型半導体層（１）表層に形成され
た少なくとも１個の絶縁物領域（１１）によって下方に
屈曲されることによって達成される。
また、上記の目的のうち第２の目的は、一導電型半導体
層（１）の表層の一部領域に反対導電型の領域（１９）
が形成され、この反対導電型の領域（１９）の中に前記
の一導電型半導体層（１）の表層に接して一導電型のソ
ース／カソード（２０）が形成され、このソース／カソ
ード（２０）の一部類域（２０ａ）と前記の反対導電型
の領域（１９）の前記のソース／カソード（２０）の一
部類域（２０ａ）に隣接する領域とに対向してゲート絶
縁膜（３）を介してゲート（４）が形成され、前記のソ
ース／カソード（２０）の残余の領域（２０ｂ）と前記
の反対導電型の領域（１９）の残余の領域とには負電極
（２２）が形成され、前記の一導電型の半導体層（１）
の表層の他の領域に高不純物濃度の一導電型のドレイン
／アノード（２１）が形成され、このドレイン／アノー
ド（２１）に接触して正電極（２３）が形成されてなる
絶縁ゲート型バイポーラトランジスタにおいて、前記の
反対導電型の領域（１９）と前記のドレイン／アノード
（２１）との間の前記の一導電型半導体層（１）には、
少なくとも１個の絶縁物領域（１１）が形成される。
層（１）の表層の一部領域に反対導電型の領域（１９）
が形成され、この反対導電型の領域（１９）の中に前記
の一導電型半導体層（１）の表層に接して一導電型のソ
ース／カソード（２０）が形成され、このソース／カソ
ード（２０）の一部類域（２０ａ）と前記の反対導電型
の領域（１９）の前記のソース／カソード（２０）の一
部類域（２０ａ）に隣接する領域とに対向してゲート絶
縁膜（３）を介してゲート（４）が形成され、前記のソ
ース／カソード（２０）の残余の領域（２０ｂ）と前記
の反対導電型の領域（１９）の残余の領域とには負電極
（２２）が形成され、前記の一導電型の半導体層（１）
の表層の他の領域に高不純物濃度の一導電型のドレイン
／アノード（２１）が形成され、このドレイン／アノー
ド（２１）に接触して正電極（２３）が形成されてなる
絶縁ゲート型バイポーラトランジスタにおいて、前記の
反対導電型の領域（１９）と前記のドレイン／アノード
（２１）との間の前記の一導電型半導体層（１）には、
少なくとも１個の絶縁物領域（１１）が形成される。
（産業上の利用分野〕
本発明は、オフセット型電界効果トランジスタ（以下オ
フセット型ＦＥＴと呼ぶ）及び絶縁ゲート型バイポーラ
トランジスタ（以下Ｉ ＧＥＴと呼ぶ）の改良、特に、
集積度を低下させることなく耐電圧特性を向上する改良
に関する。
フセット型ＦＥＴと呼ぶ）及び絶縁ゲート型バイポーラ
トランジスタ（以下Ｉ ＧＥＴと呼ぶ）の改良、特に、
集積度を低下させることなく耐電圧特性を向上する改良
に関する。
第１１図参照
第１１図はオフセット型ＦＥＴの断面図である。
１は例えばｎ型シリコン基板であり、２はフィールド絶
縁膜であり、３はゲート絶縁膜であり、４はゲート電極
であり、１２は絶縁膜であり、１４はｎ’型のソースで
あり、１５はｎ＋型のドレインである。ドレイン１５は
ゲート電極４の下部領域から離隔して形成され、ゲート
電極４の下部領域とドレイン１５との間には、ドレイン
の電界強度を下げるために、低不純物濃度のｎ−型の領
域６よりなるオフセット領域が形成されている。１６は
ＰＳＧ膜であり、１７はソース電極であり、１８はドレ
イン電極である。オフセット型ＦＥＴの耐電圧特性は、
低不純物濃度のｎ”型の領域６よりなるオフセット領域
の長さを長くすることによって向上することができる。
縁膜であり、３はゲート絶縁膜であり、４はゲート電極
であり、１２は絶縁膜であり、１４はｎ’型のソースで
あり、１５はｎ＋型のドレインである。ドレイン１５は
ゲート電極４の下部領域から離隔して形成され、ゲート
電極４の下部領域とドレイン１５との間には、ドレイン
の電界強度を下げるために、低不純物濃度のｎ−型の領
域６よりなるオフセット領域が形成されている。１６は
ＰＳＧ膜であり、１７はソース電極であり、１８はドレ
イン電極である。オフセット型ＦＥＴの耐電圧特性は、
低不純物濃度のｎ”型の領域６よりなるオフセット領域
の長さを長くすることによって向上することができる。
第１２図参照
第１２図はＩ ＧＢＴの断面図である。
１は例えばｎ型シリコン基板であり、２はフイールド絶
縁膜であり、１９はｐ−型の領域であり、２０はｎ′″
型のソース／カソードであり、３はゲート絶縁膜であり
、４はゲートであり、２１はｎ゛型のドレイン／アノー
ドであり、１６はＰＳＧ膜であり、２２は負電極であり
、２３は正電極である。ゲート４はソース／カソード２
０の一部領域２０ａとｐ型の領域１９のソース／カソー
ド２０の一部領域２０ａに隣接する領域とに対向して形
成され、負電極２２はソース／カソード２０の残余の領
域２０ｂとｐ−型の領域１９の残余の領域とに接触して
形成されている。Ｉ ＧＢＴの耐電圧特性は、ｐ−型の
領域１９とドレイン／アノード２１との間のいわゆるド
リフト領域の長さを長くすることによって向上すること
ができる。
縁膜であり、１９はｐ−型の領域であり、２０はｎ′″
型のソース／カソードであり、３はゲート絶縁膜であり
、４はゲートであり、２１はｎ゛型のドレイン／アノー
ドであり、１６はＰＳＧ膜であり、２２は負電極であり
、２３は正電極である。ゲート４はソース／カソード２
０の一部領域２０ａとｐ型の領域１９のソース／カソー
ド２０の一部領域２０ａに隣接する領域とに対向して形
成され、負電極２２はソース／カソード２０の残余の領
域２０ｂとｐ−型の領域１９の残余の領域とに接触して
形成されている。Ｉ ＧＢＴの耐電圧特性は、ｐ−型の
領域１９とドレイン／アノード２１との間のいわゆるド
リフト領域の長さを長くすることによって向上すること
ができる。
オフセット型ＦＥＴのオフセット領域、または、ＩＧＥ
Ｔのドリフト領域の長さを長くして耐電圧特性を向上す
れば、半導体装置の平面寸法が増加し、集積度が低下す
る。
Ｔのドリフト領域の長さを長くして耐電圧特性を向上す
れば、半導体装置の平面寸法が増加し、集積度が低下す
る。
本発明の目的は、この欠点を解消することにあり、集積
度を低下させることなく耐電圧特性の向上を可能にする
オフセット型ＦＥＴ及びＩ ＧＢＴを提供することにあ
る。
度を低下させることなく耐電圧特性の向上を可能にする
オフセット型ＦＥＴ及びＩ ＧＢＴを提供することにあ
る。
上記の目的のうち第１の目的は、一導電型半導体層（１
）上にゲート絶縁膜（３）が形成され、このゲート絶縁
膜（３）上にゲート電極（４）が形成され、前記の一導
電型半導体層（１）表層に、前記のゲート電極（４）の
下部領域に接して反対導電型のソース（１４）が形成さ
れ、前記の一導電型半導体層（１）表層に、前記のゲー
ト電極（４）の下部領域から離隔して反対導電型のドレ
イン（１５）が形成され、このドレイン（１５）と前記
のゲート電極（４）の下部領域との間には低濃度の反対
導電型の領域（６）が形成されてなるオフセット型電界
効果トランジスタにおいて、前記の低濃度の反対導電型
の領域（６）は、前記の一導電型半導体層（１）表層に
形成された少なくとも１個の絶縁物領域（１１）によっ
て下方に屈曲されることによって達成される。
）上にゲート絶縁膜（３）が形成され、このゲート絶縁
膜（３）上にゲート電極（４）が形成され、前記の一導
電型半導体層（１）表層に、前記のゲート電極（４）の
下部領域に接して反対導電型のソース（１４）が形成さ
れ、前記の一導電型半導体層（１）表層に、前記のゲー
ト電極（４）の下部領域から離隔して反対導電型のドレ
イン（１５）が形成され、このドレイン（１５）と前記
のゲート電極（４）の下部領域との間には低濃度の反対
導電型の領域（６）が形成されてなるオフセット型電界
効果トランジスタにおいて、前記の低濃度の反対導電型
の領域（６）は、前記の一導電型半導体層（１）表層に
形成された少なくとも１個の絶縁物領域（１１）によっ
て下方に屈曲されることによって達成される。
また、上記の目的のうち第２の目的は、一導電型半導体
Ｎ（１）の表層の一部領域に反対導電型の領域（１９）
が形成され、この反対導電型の領域（１９）の中に前記
の一導電型半導体層（１）の表層に接して一導電型のソ
ース／カソード（２０）が形成され、このソース／カソ
ード（２０）の一部領域（２０ａ）と前記の反対導電型
の領域（１９）の前記のソース／カソード（２０）の一
部領域（２０ａ）に隣接する領域とに対向してゲート絶
縁膜（３）を介してゲート（４）が形成され、前記のソ
ース／カソード（２０）の残余の領域（２０ｂ）と前記
の反対導電型の領域（１９）の残余の領域とには負電極
（２２）が形成され、前記の一導電型の半導体層（１）
の表層の他の領域に高不純物濃度の一導電型のドレイン
／アノード（２１）が形成され、このドレイン／アノー
ド（２１）に接触して正電極（２３）が形成されてなる
絶縁ゲート型バイポーラトランジスタにおいて、前記の
反対導電型の領域（１９）と前記のドレイン／アノード
（２１）との間の前記の一導電型半導体層（１）には、
少なくとも１個の絶縁物領域（１１）が形成されること
によって達成される。
Ｎ（１）の表層の一部領域に反対導電型の領域（１９）
が形成され、この反対導電型の領域（１９）の中に前記
の一導電型半導体層（１）の表層に接して一導電型のソ
ース／カソード（２０）が形成され、このソース／カソ
ード（２０）の一部領域（２０ａ）と前記の反対導電型
の領域（１９）の前記のソース／カソード（２０）の一
部領域（２０ａ）に隣接する領域とに対向してゲート絶
縁膜（３）を介してゲート（４）が形成され、前記のソ
ース／カソード（２０）の残余の領域（２０ｂ）と前記
の反対導電型の領域（１９）の残余の領域とには負電極
（２２）が形成され、前記の一導電型の半導体層（１）
の表層の他の領域に高不純物濃度の一導電型のドレイン
／アノード（２１）が形成され、このドレイン／アノー
ド（２１）に接触して正電極（２３）が形成されてなる
絶縁ゲート型バイポーラトランジスタにおいて、前記の
反対導電型の領域（１９）と前記のドレイン／アノード
（２１）との間の前記の一導電型半導体層（１）には、
少なくとも１個の絶縁物領域（１１）が形成されること
によって達成される。
オフセット型ＦＥＴのゲート電極４の下部と反対導電型
のドレイン１５との間の低濃度の反対導電型の領域６よ
りなるオフセット領域、または、ＩＧＢＴの一導電型半
導体層１に形成された反対導電型の領域１９とドレイン
／アノード２１との間のいわゆるドリフト領域に絶縁物
領域１１を形成することによって、オフセット領域また
はドリフト領域を屈曲させ、平面寸法の増大を招くこと
なくオフセット長またはドリフト長を長くして耐電圧特
性を向上する。
のドレイン１５との間の低濃度の反対導電型の領域６よ
りなるオフセット領域、または、ＩＧＢＴの一導電型半
導体層１に形成された反対導電型の領域１９とドレイン
／アノード２１との間のいわゆるドリフト領域に絶縁物
領域１１を形成することによって、オフセット領域また
はドリフト領域を屈曲させ、平面寸法の増大を招くこと
なくオフセット長またはドリフト長を長くして耐電圧特
性を向上する。
以下、図面を参照しつ一１本発明に係るオフセット型電
界効果トランジスタ及び絶縁ゲート型バイポーラトラン
ジスタの製造方法について説明し、その構成をさらに明
らかにする。
界効果トランジスタ及び絶縁ゲート型バイポーラトラン
ジスタの製造方法について説明し、その構成をさらに明
らかにする。
オフセ・・ト ＦＥＴ
第２図参照
例えばｎ型シリコン基板１に周知の方法を使用してＬＯ
ＣＯＳフィールド絶縁膜２と約１ 、０００人厚０ゲー
ト絶縁膜３とを形成し、必要に応じてしきい値電圧コン
トロールのために、ボロン等のｐ型不純物を打ち込みエ
ネルギー約５０ＫｅＶ、ドーズ量的１０Ｉ２ｃｍ−２を
もってイオン注入した後、多結晶シリコン層を約５．０
００人厚０ゲ成してこれをパターニングし、ゲート電極
４を形成する。
ＣＯＳフィールド絶縁膜２と約１ 、０００人厚０ゲー
ト絶縁膜３とを形成し、必要に応じてしきい値電圧コン
トロールのために、ボロン等のｐ型不純物を打ち込みエ
ネルギー約５０ＫｅＶ、ドーズ量的１０Ｉ２ｃｍ−２を
もってイオン注入した後、多結晶シリコン層を約５．０
００人厚０ゲ成してこれをパターニングし、ゲート電極
４を形成する。
第３図参照
ソース形成領域にレジスト膜５を形成し、リン等のｎ型
不純物を打ち込みエネルギー約１００ＫｅＶ、ドーズ量
的１０１２ｃｍ−２をもってイオン注入し、オフセット
領域をなす低濃度のｎ−型の領域６を形成する。
不純物を打ち込みエネルギー約１００ＫｅＶ、ドーズ量
的１０１２ｃｍ−２をもってイオン注入し、オフセット
領域をなす低濃度のｎ−型の領域６を形成する。
第４図参照
低濃度のｎ−型の領域６に少なくとも１個の開口を有す
るレジスト膜７を形成し、異方性ドライエツチングをな
して量約１ｎ、深さ約３ｎの溝８を少なくとも１個形成
し、溝８の内面を酸化して（図示せず）リン等のｎ型不
純物を打ち込みエネルギー約１００ＫｅＶ、ドーズ量的
Ｉ Ｑ １２ ｃｍ −２をもってイオン注入し、レジ
スト膜７を除去して約ｉ 、 ｏｏｏｏＣにおいて約３
０分間熱処理する。
るレジスト膜７を形成し、異方性ドライエツチングをな
して量約１ｎ、深さ約３ｎの溝８を少なくとも１個形成
し、溝８の内面を酸化して（図示せず）リン等のｎ型不
純物を打ち込みエネルギー約１００ＫｅＶ、ドーズ量的
Ｉ Ｑ １２ ｃｍ −２をもってイオン注入し、レジ
スト膜７を除去して約ｉ 、 ｏｏｏｏＣにおいて約３
０分間熱処理する。
第５図参照
溝８を除く領域にレジスト膜９を形成し、ボロン等のｐ
型不純物を打ち込みエネルギー約５０ＫｅＶ、ドーズ量
的１０１３ｃ、−２をもってイオン注入し、溝８の表層
にｐ型領域１０を形成する。この工程は、溝８を形成す
るときのエツチング工程において、溝８の表層に損傷が
発生したときに、その領域に電流が流れないようにする
ためのもので、省略する場合もある。
型不純物を打ち込みエネルギー約５０ＫｅＶ、ドーズ量
的１０１３ｃ、−２をもってイオン注入し、溝８の表層
にｐ型領域１０を形成する。この工程は、溝８を形成す
るときのエツチング工程において、溝８の表層に損傷が
発生したときに、その領域に電流が流れないようにする
ためのもので、省略する場合もある。
第６図参照
レジスト膜９を除去し、ＣＶＤ法等を使用して多結晶シ
リコン層または二酸化シリコン層を形成し、エッチバッ
クして溝８内に多結晶シリコン層または二酸化シリコン
層１１を形成し、酸化して全面に約５０００厚の酸化膜
１２を形成する。
リコン層または二酸化シリコン層を形成し、エッチバッ
クして溝８内に多結晶シリコン層または二酸化シリコン
層１１を形成し、酸化して全面に約５０００厚の酸化膜
１２を形成する。
第７図参照
ソース・ドレイン形成領域に開口を有するレジスト膜１
３を形成し、ヒ素等のｎ型不純物を打ち込みエネルギー
約１００Ｋ ｅ Ｖ、ドーズ量的５×１０”ｃｍ−”を
もってイオン注入し、約９００°Ｃにおいて約１０分間
熱処理をなして活性化し、ソース１４・ドレイン１５を
形成する。
３を形成し、ヒ素等のｎ型不純物を打ち込みエネルギー
約１００Ｋ ｅ Ｖ、ドーズ量的５×１０”ｃｍ−”を
もってイオン注入し、約９００°Ｃにおいて約１０分間
熱処理をなして活性化し、ソース１４・ドレイン１５を
形成する。
第１ａ図参照
ＰＳＧ膜１６を形成してソース・ドレイン電極コンタク
ト用開口を形成し、アルミニウム膜を形成してこれをパ
ターニングし、ソース電極１７・ドレイン電極１８を形
成する。
ト用開口を形成し、アルミニウム膜を形成してこれをパ
ターニングし、ソース電極１７・ドレイン電極１８を形
成する。
なお、ソース１４・ドレイン１５の形成は、溝８を形成
する工程（第４図参照）の前に実施してもよい。
する工程（第４図参照）の前に実施してもよい。
−ト バイポーラトランジスタ
第８図参照
例えばｎ型シリコン基板１に周知の方法を使用してＬＯ
ＣＯＳフィールド絶縁膜２と約２，０００人厚０ゲ酸化
シリコン膜３１とを形成し、ｐ−型の領域形成領域から
二酸化シリコン膜３１を除去した後、新たに約５０００
厚のゲート絶縁膜３を形成する。
ＣＯＳフィールド絶縁膜２と約２，０００人厚０ゲ酸化
シリコン膜３１とを形成し、ｐ−型の領域形成領域から
二酸化シリコン膜３１を除去した後、新たに約５０００
厚のゲート絶縁膜３を形成する。
全面に多結晶シリコン層を形成し、これをパターニング
してゲート４を形成する。
してゲート４を形成する。
第９図参照
約２，０００人厚０ゲ酸化シリコン膜３１が形成されて
いるドリフト領域に少なくとも１個の開口を有するレジ
スト膜を形成し、異方性ドライエツチングをなして量約
１ｎ、深さ約１．５μの溝８を少なくとも１個形成し、
レジスト膜を除去し、溝の内面を酸化した後（図示せず
）、ＣＶＤ法等を使用して多結晶シリコン層または二酸
化シリコン層を形成してエッチバックし、溝８内に多結
晶シリコン層または二酸化シリコン層１１を形成する。
いるドリフト領域に少なくとも１個の開口を有するレジ
スト膜を形成し、異方性ドライエツチングをなして量約
１ｎ、深さ約１．５μの溝８を少なくとも１個形成し、
レジスト膜を除去し、溝の内面を酸化した後（図示せず
）、ＣＶＤ法等を使用して多結晶シリコン層または二酸
化シリコン層を形成してエッチバックし、溝８内に多結
晶シリコン層または二酸化シリコン層１１を形成する。
第１０図参照
ｐ−型領域形成領域に開口を有するレジスト膜を形成し
てボロン等のｐ型不純物をドーズ量的１０”ｃｌ２をも
ってイオン注入し、約９００’Ｃにおいて約１０分間熱
処理をなしてｐ−型領域１９を形成し、次いで、ソース
／カソード形成領域とドレイン／アノード形成領域とに
開口を有するレジスト膜を形成し、ヒ素等のｎ型不純物
をドーズ量的５ Ｘ １０ ”ｃｌ”をもってイオン注
入し、約９００°Ｃにおいて約１０分間熱処理をなして
ｎ４型のソース／カソード２０とドレイン／アノード２
１とを形成する。なお、熱拡散により、ソース／カソー
ド２０の一部領域２０ａとｐ−型領域１９のソース／カ
ソード２０の一部領域２０ａに隣接する領域とは、ゲー
ト４に対向するように形成される。
てボロン等のｐ型不純物をドーズ量的１０”ｃｌ２をも
ってイオン注入し、約９００’Ｃにおいて約１０分間熱
処理をなしてｐ−型領域１９を形成し、次いで、ソース
／カソード形成領域とドレイン／アノード形成領域とに
開口を有するレジスト膜を形成し、ヒ素等のｎ型不純物
をドーズ量的５ Ｘ １０ ”ｃｌ”をもってイオン注
入し、約９００°Ｃにおいて約１０分間熱処理をなして
ｎ４型のソース／カソード２０とドレイン／アノード２
１とを形成する。なお、熱拡散により、ソース／カソー
ド２０の一部領域２０ａとｐ−型領域１９のソース／カ
ソード２０の一部領域２０ａに隣接する領域とは、ゲー
ト４に対向するように形成される。
第１ｂ図参照
ＰＳＧＭ１６を形成し、ソース／カソード電極コンタク
ト用開口とドレイン／アノード電極コンタクト用開口と
を形成し、アルミニウム膜を形成してバターニングし、
ソース／カソード２０のゲート４に対向しない領域２０
ｂとｐ−型の領域のゲート４に対向しない領域とに接触
して負電極２２を形成し、ドレイン／アノード２１に接
触して正電極２３を形成する。
ト用開口とドレイン／アノード電極コンタクト用開口と
を形成し、アルミニウム膜を形成してバターニングし、
ソース／カソード２０のゲート４に対向しない領域２０
ｂとｐ−型の領域のゲート４に対向しない領域とに接触
して負電極２２を形成し、ドレイン／アノード２１に接
触して正電極２３を形成する。
以上説明せるとおり、本発明に係るオフセット型ＦＥＴ
においては、ゲート電極の下部とドレインとの間の低不
純物濃度領域よりなるオフセット領域に絶縁物領域を形
成することによって、オフセット領域が屈曲し、平面寸
法が増加することなくオフセット長が長くなるので、集
積度が低下することなく耐電圧特性が約２０％向上する
。また、本発明に係るＩ ＧＢＴにおいては、ソース／
カソードを囲んで形成される反対導電型領域とドレイン
／アノードとの間のドリフト領域に絶縁物領域を形成す
ることによって、ドリフト領域が屈曲し、平面寸法が増
加することなくドリフト長が長くなるので、集積度が低
下することなく耐電圧特性が約２０％向上する。
においては、ゲート電極の下部とドレインとの間の低不
純物濃度領域よりなるオフセット領域に絶縁物領域を形
成することによって、オフセット領域が屈曲し、平面寸
法が増加することなくオフセット長が長くなるので、集
積度が低下することなく耐電圧特性が約２０％向上する
。また、本発明に係るＩ ＧＢＴにおいては、ソース／
カソードを囲んで形成される反対導電型領域とドレイン
／アノードとの間のドリフト領域に絶縁物領域を形成す
ることによって、ドリフト領域が屈曲し、平面寸法が増
加することなくドリフト長が長くなるので、集積度が低
下することなく耐電圧特性が約２０％向上する。
第１ａ図は、本発明の一実施例に係るオフセット型ＦＥ
Ｔの断面図である。 第１ｂ図は、本発明の一実施例に係るＩ ＧＢＴの断面
図である。 第２図〜第７図は、本発明の一実施例に係るオフセット
型ＦＥＴの製造方法の工程図である。 第８図〜第１０図は、本発明の一実施例に係るＩＧＢＴ
の製造方法の工程図である。 第１１図は、従来技術に係るオフセット型ＦＥＴの断面
図である。 第１２図は、従来技術に係るＩ ＧＥＴの断面図である
。 一導電型半導体層、 フィールド絶縁膜、 ゲート絶縁膜、 絶縁膜、 ゲート電極、 レジスト膜、 低濃度の反対導電型領域、 レジスト膜、 １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ・溝、 ・レジスト膜、 ・ｐ型領域＜−，４−’ｖ梗傾俟、 ・多結晶シリコン層または二酸化シリコン層、 ・酸化膜、 ・レジスト膜、 ・ソース、。 ・ドレイン、 ・ＰＳＧ膜、 ・ソース電極、 ・ドレイン電極、 ・反対導電型の領域、 ・ソース／カソード、 ・ドレイン／アノード、 ・負電極、 ・正電極。
Ｔの断面図である。 第１ｂ図は、本発明の一実施例に係るＩ ＧＢＴの断面
図である。 第２図〜第７図は、本発明の一実施例に係るオフセット
型ＦＥＴの製造方法の工程図である。 第８図〜第１０図は、本発明の一実施例に係るＩＧＢＴ
の製造方法の工程図である。 第１１図は、従来技術に係るオフセット型ＦＥＴの断面
図である。 第１２図は、従来技術に係るＩ ＧＥＴの断面図である
。 一導電型半導体層、 フィールド絶縁膜、 ゲート絶縁膜、 絶縁膜、 ゲート電極、 レジスト膜、 低濃度の反対導電型領域、 レジスト膜、 １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ・溝、 ・レジスト膜、 ・ｐ型領域＜−，４−’ｖ梗傾俟、 ・多結晶シリコン層または二酸化シリコン層、 ・酸化膜、 ・レジスト膜、 ・ソース、。 ・ドレイン、 ・ＰＳＧ膜、 ・ソース電極、 ・ドレイン電極、 ・反対導電型の領域、 ・ソース／カソード、 ・ドレイン／アノード、 ・負電極、 ・正電極。
Claims (1)
- 【特許請求の範囲】 ［１］一導電型半導体層（１）上にゲート絶縁膜（３）
が形成され、 該ゲート絶縁膜（３）上にゲート電極（４）が形成され
、 前記一導電型半導体層（１）表層に、前記ゲート電極（
４）の下部領域に接して反対導電型のソース（１４）が
形成され、 前記一導電型半導体層（１）表層に、前記ゲート電極（
４）の下部領域から離隔して反対導電型のドレイン（１
５）が形成され、 該ドレイン（１５）と前記ゲート電極（４）の下部領域
との間には低濃度の反対導電型の領域（６）が形成され
てなる オフセット型電界効果トランジスタにおいて、前記低濃
度の反対導電型の領域（６）は、前記一導電型半導体層
（１）表層に形成された少なくとも１個の絶縁物領域（
１１）によって下方に屈曲されてなる ことを特徴とするオフセット型電界効果トランジスタ。 ［２］一導電型半導体層（１）の表層の一部領域に反対
導電型の領域（１９）が形成され、 該反対導電型の領域（１９）の中に前記一導電型半導体
層（１）の表層に接して一導電型のソース／カソード（
２０）が形成され、 該ソース／カソード（２０）の一部領域（２０ａ）と前
記反対導電型の領域（１９）の前記ソース／カソード（
２０）の一部領域（２０ａ）に隣接する領域とに対向し
てゲート絶縁膜（３）を介してゲート（４）が形成され
、 前記ソース／カソード（２０）の残余の領域（２０ｂ）
と前記反対導電型の領域（１９）の残余の領域とには負
電極（２２）が形成され、 前記一導電型の半導体層（１）の表層の他の領域に高不
純物濃度の一導電型のドレイン／アノード（２１）が形
成され、 該ドレイン／アノード（２１）に接触して正電極（２３
）が形成されてなる 絶縁ゲート型バイポーラトランジスタにおいて、前記反
対導電型の領域（１９）と前記ドレイン／アノード（２
１）との間の前記一導電型半導体層（１）には、少なく
とも１個の絶縁物領域（１１）が形成されてなる ことを特徴とする絶縁ゲート型バイポーラトランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335423A JPH02180074A (ja) | 1988-12-29 | 1988-12-29 | オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63335423A JPH02180074A (ja) | 1988-12-29 | 1988-12-29 | オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180074A true JPH02180074A (ja) | 1990-07-12 |
Family
ID=18288393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63335423A Pending JPH02180074A (ja) | 1988-12-29 | 1988-12-29 | オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180074A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2006005175A (ja) * | 2004-06-17 | 2006-01-05 | Fuji Electric Holdings Co Ltd | Ｓｏｉトレンチ横型ｉｇｂｔ |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2007073942A (ja) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | 半導体装置 |
| WO2007043170A1 (ja) * | 2005-10-12 | 2007-04-19 | Fuji Electric Holdings Co., Ltd. | Ｓｏｉトレンチ横型ｉｇｂｔ |
| WO2007110832A2 (en) | 2006-03-28 | 2007-10-04 | Nxp B.V. | Trench-gate semiconductor device and method of fabrication thereof |
| JP2008186921A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
| US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
-
1988
- 1988-12-29 JP JP63335423A patent/JPH02180074A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US7312133B2 (en) | 2001-05-18 | 2007-12-25 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing semiconductor device |
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2006005175A (ja) * | 2004-06-17 | 2006-01-05 | Fuji Electric Holdings Co Ltd | Ｓｏｉトレンチ横型ｉｇｂｔ |
| JP2007073942A (ja) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | 半導体装置 |
| US8502309B2 (en) | 2005-08-11 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device including field effect transistor for use as a high-speed switching device and a power device |
| US7910962B2 (en) | 2005-10-12 | 2011-03-22 | Fuji Electric Systems Co., Ltd. | SOI trench lateral IGBT |
| WO2007043170A1 (ja) * | 2005-10-12 | 2007-04-19 | Fuji Electric Holdings Co., Ltd. | Ｓｏｉトレンチ横型ｉｇｂｔ |
| WO2007110832A2 (en) | 2006-03-28 | 2007-10-04 | Nxp B.V. | Trench-gate semiconductor device and method of fabrication thereof |
| WO2007110832A3 (en) * | 2006-03-28 | 2007-12-06 | Koninkl Philips Electronics Nv | Trench-gate semiconductor device and method of fabrication thereof |
| JP2008186921A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
| US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
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