JP3087674B2 - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
縦型ｍｏｓｆｅｔの製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Description
【０００１】
【発明が属する技術分野】本発明は半導体装置に関し、
特に縦型電界効果トランジスタの製造方法及びその製造
方法によって製造される縦型電界効果トランジスタに関
するものである。
特に縦型電界効果トランジスタの製造方法及びその製造
方法によって製造される縦型電界効果トランジスタに関
するものである。
【０００２】
【従来の技術】縦型電界効果トランジスタ（以下、縦型
ＭＯＳＦＥＴと称す）は、電圧駆動型の素子であるため
にその駆動回路が簡単になること、あるいは周波数特性
に優れ、高周波領域で動作可能であること等の理由から
近年多くの産業分野で使用されている。これら多くの分
野で使用されることでその性能に対する要求が高まり、
特に動作時の抵抗値（ＯＮ抵抗）の低減や寄生容量の低
減等の要求が高い。
ＭＯＳＦＥＴと称す）は、電圧駆動型の素子であるため
にその駆動回路が簡単になること、あるいは周波数特性
に優れ、高周波領域で動作可能であること等の理由から
近年多くの産業分野で使用されている。これら多くの分
野で使用されることでその性能に対する要求が高まり、
特に動作時の抵抗値（ＯＮ抵抗）の低減や寄生容量の低
減等の要求が高い。
【０００３】動作時の抵抗値を小さくする手段には、ウ
エハ表面に溝を形成し、その溝の側壁近傍をチャネルと
して利用する構造が提案されている。このような縦型Ｍ
ＯＳＦＥＴとして、ＩＳＰＳＤ’９３ ｐ１３５〜ｐ１
４０にその例が紹介されている。
エハ表面に溝を形成し、その溝の側壁近傍をチャネルと
して利用する構造が提案されている。このような縦型Ｍ
ＯＳＦＥＴとして、ＩＳＰＳＤ’９３ ｐ１３５〜ｐ１
４０にその例が紹介されている。
【０００４】ここで、溝は、一般にＳｉエッチング工程
とＬＯＣＯＳ（Local Oxidation ofSilicon）酸化工程
とによってウエハ表面に形成される。このような従来の
縦型ＭＯＳＦＥＴの製造方法として、例えば特開平７−
３２１３１９号公報にその改善例が提案されている。
とＬＯＣＯＳ（Local Oxidation ofSilicon）酸化工程
とによってウエハ表面に形成される。このような従来の
縦型ＭＯＳＦＥＴの製造方法として、例えば特開平７−
３２１３１９号公報にその改善例が提案されている。
【０００５】図１８は従来の縦型ＭＯＳＦＥＴの構造を
示す側断面図である。
示す側断面図である。
【０００６】図１８において、ウエハ１１０は、不純物
濃度が約１０20ｃｍ-3、厚さ１００〜３００μｍのＮ+
型シリコンからなるＮ+ 型半導体基板１０１と、Ｎ+ 型
半導体基板１０１上にエピタキシャル成長させた、不純
物濃度が約１０16ｃｍ-3、厚さ７μｍ前後のＮ- 型シリ
コンからなるＮ- 型エピタキシャル層１０２とによって
構成されている。このウエハ１１０の主面上（Ｎ- 型エ
ピタキシャル層１０２側）にそれぞれ縦型ＭＯＳＦＥＴ
となる複数のユニットセルが格子状に形成される。
濃度が約１０20ｃｍ-3、厚さ１００〜３００μｍのＮ+
型シリコンからなるＮ+ 型半導体基板１０１と、Ｎ+ 型
半導体基板１０１上にエピタキシャル成長させた、不純
物濃度が約１０16ｃｍ-3、厚さ７μｍ前後のＮ- 型シリ
コンからなるＮ- 型エピタキシャル層１０２とによって
構成されている。このウエハ１１０の主面上（Ｎ- 型エ
ピタキシャル層１０２側）にそれぞれ縦型ＭＯＳＦＥＴ
となる複数のユニットセルが格子状に形成される。
【０００７】ウエハ１１０の主面には、各ユニットセル
寸法（ユニットセルの間隔）が１２μｍ程度になるよう
にＵ字状の溝（以下、Ｕ溝と称す）が形成される。Ｕ溝
は、Ｓｉエッチング工程によって予め形成された溝の内
壁にＬＯＣＯＳ酸化膜を成長させることによって形成さ
れ、このＬＯＣＯＳ酸化膜をマスクとして注入されたイ
オンを熱拡散させることによって、接合深さ１μｍ程度
のＮ+ 型ソース領域１０４、および接合深さ３μｍ程度
のＰ型ベース領域１０３がそれぞれ自己整合的に形成さ
れる。
寸法（ユニットセルの間隔）が１２μｍ程度になるよう
にＵ字状の溝（以下、Ｕ溝と称す）が形成される。Ｕ溝
は、Ｓｉエッチング工程によって予め形成された溝の内
壁にＬＯＣＯＳ酸化膜を成長させることによって形成さ
れ、このＬＯＣＯＳ酸化膜をマスクとして注入されたイ
オンを熱拡散させることによって、接合深さ１μｍ程度
のＮ+ 型ソース領域１０４、および接合深さ３μｍ程度
のＰ型ベース領域１０３がそれぞれ自己整合的に形成さ
れる。
【０００８】なお、Ｐ型ベース領域１０３のうち、Ｕ溝
の側壁近傍がチャネル１１２として使用される。
の側壁近傍がチャネル１１２として使用される。
【０００９】Ｕ溝の内壁には厚さ６０ｎｍ程度のゲート
酸化膜１０５が形成され、その上に厚さ４００ｎｍ程度
のポリシリコンからなるゲート電極１０６が形成され、
さらにその上に厚さ１μｍ程度のＢＰＳＧ（Boron Phos
phate Silicate Glass）からなる層間絶縁膜１０７が形
成されている。
酸化膜１０５が形成され、その上に厚さ４００ｎｍ程度
のポリシリコンからなるゲート電極１０６が形成され、
さらにその上に厚さ１μｍ程度のＢＰＳＧ（Boron Phos
phate Silicate Glass）からなる層間絶縁膜１０７が形
成されている。
【００１０】また、Ｐ型ベース領域１０３のうち、Ｎ+
型ソース領域１０４と隣接する部位には、接合深さが
０．５μｍ程度のＰ+ 型ベースコンタクト領域１０９が
形成され、層間絶縁膜１０７上に形成されたアルミニウ
ム等からなるソース電極１０８と、Ｎ+ 型ソース領域１
０４、およびＰ+ 型ベースコンタクト領域１０９とがコ
ンタクト穴１１１を介してそれぞれオーミック接触して
いる。
型ソース領域１０４と隣接する部位には、接合深さが
０．５μｍ程度のＰ+ 型ベースコンタクト領域１０９が
形成され、層間絶縁膜１０７上に形成されたアルミニウ
ム等からなるソース電極１０８と、Ｎ+ 型ソース領域１
０４、およびＰ+ 型ベースコンタクト領域１０９とがコ
ンタクト穴１１１を介してそれぞれオーミック接触して
いる。
【００１１】なお、Ｎ+ 型半導体基板１０１の裏面には
不図示のドレイン電極がオーミック接触するように形成
されている。
不図示のドレイン電極がオーミック接触するように形成
されている。
【００１２】次に、図１８に示した従来の縦型ＭＯＳＦ
ＥＴの製造方法について説明する。まず、ウエハ１１０
上に６０ｎｍ程度のフィールド酸化膜を形成し、フィー
ルド酸化膜をマスクとしてユニットセルの中央部にＰ型
拡散層を形成する。
ＥＴの製造方法について説明する。まず、ウエハ１１０
上に６０ｎｍ程度のフィールド酸化膜を形成し、フィー
ルド酸化膜をマスクとしてユニットセルの中央部にＰ型
拡散層を形成する。
【００１３】次に、Ｐ型拡散層上に窒化シリコン膜を約
２００ｎｍ堆積し、堆積した窒化シリコン膜をパターニ
ングして、結晶面〈０１１〉に対して垂直および平行に
なる格子状の開口パターンを形成する。
２００ｎｍ堆積し、堆積した窒化シリコン膜をパターニ
ングして、結晶面〈０１１〉に対して垂直および平行に
なる格子状の開口パターンを形成する。
【００１４】続いて、パターニングされた窒化シリコン
膜をマスクとしてエッチングを行い、フィールド酸化膜
の一部（溝になる部位）を除去する。そして、等方的に
ケミカルドライエッチングを行い、Ｎ- 型エピタキシャ
ル層１０２の表面に溝を形成する。なお、このとき溝の
開口部位には屈曲が形成される。
膜をマスクとしてエッチングを行い、フィールド酸化膜
の一部（溝になる部位）を除去する。そして、等方的に
ケミカルドライエッチングを行い、Ｎ- 型エピタキシャ
ル層１０２の表面に溝を形成する。なお、このとき溝の
開口部位には屈曲が形成される。
【００１５】次に、窒化シリコン膜をマスクとして溝の
内壁を熱酸化する。これはよく知られているＬＯＣＯＳ
酸化であり、この熱酸化によって選択酸化膜すなわちＬ
ＯＣＯＳ酸化膜が形成され、同時にＬＯＣＯＳ酸化膜で
Ｎ- 型エピタキシャル層１０２が侵食されることでＵ溝
が形成される。なお、このときケミカルドライエッチン
グ工程で形成された屈曲が屈曲部１１３としてＵ溝の側
壁に残る。また、ケミカルドライエッチングの条件、お
よびＬＯＣＯＳ酸化の条件は、チャネル１１２の面方位
が（１１１）の近い面になるように設定される。
内壁を熱酸化する。これはよく知られているＬＯＣＯＳ
酸化であり、この熱酸化によって選択酸化膜すなわちＬ
ＯＣＯＳ酸化膜が形成され、同時にＬＯＣＯＳ酸化膜で
Ｎ- 型エピタキシャル層１０２が侵食されることでＵ溝
が形成される。なお、このときケミカルドライエッチン
グ工程で形成された屈曲が屈曲部１１３としてＵ溝の側
壁に残る。また、ケミカルドライエッチングの条件、お
よびＬＯＣＯＳ酸化の条件は、チャネル１１２の面方位
が（１１１）の近い面になるように設定される。
【００１６】次に、このＬＯＣＯＳ酸化膜をマスクとし
て、自己整合的にボロンイオンを注入し、接合深さが３
μｍ程度になるまで熱拡散を行ってＰ型ベース領域１０
３を形成する（上記したＰ型拡散層と一体となる）。
て、自己整合的にボロンイオンを注入し、接合深さが３
μｍ程度になるまで熱拡散を行ってＰ型ベース領域１０
３を形成する（上記したＰ型拡散層と一体となる）。
【００１７】Ｐ型ベース領域１０３を形成した後、リソ
グラフィー技術によって形成されたレジスト膜とＬＯＣ
ＯＳ酸化膜とをマスクとしてリンイオンを注入し、接合
深さが±０．５〜１．０μｍになるまで熱拡散を行い、
Ｎ+ 型ソース領域１０４を形成する。
グラフィー技術によって形成されたレジスト膜とＬＯＣ
ＯＳ酸化膜とをマスクとしてリンイオンを注入し、接合
深さが±０．５〜１．０μｍになるまで熱拡散を行い、
Ｎ+ 型ソース領域１０４を形成する。
【００１８】ここで、上記ケミカルドライエッチング時
に形成された屈曲部１１３よりも深い位置までリンイオ
ンを熱拡散させてＮ+ 型ソース領域１０４を形成する。
に形成された屈曲部１１３よりも深い位置までリンイオ
ンを熱拡散させてＮ+ 型ソース領域１０４を形成する。
【００１９】次に、ＬＯＣＯＳ酸化膜をエッチングによ
って除去した後、Ｕ溝内壁に厚さ６０μｍ程度のゲート
酸化膜１０５を形成し、その上に４００ｎｍ程度のポリ
シリコンを堆積してパターニングを行いゲート電極１０
６を形成する。
って除去した後、Ｕ溝内壁に厚さ６０μｍ程度のゲート
酸化膜１０５を形成し、その上に４００ｎｍ程度のポリ
シリコンを堆積してパターニングを行いゲート電極１０
６を形成する。
【００２０】続いて、パターニングされたレジスト膜を
マスクとしてＰ+ 型ベースコンタクト領域１０９を形成
し、ウエハ１１０主面上にＢＰＳＧを成長させて層間絶
縁膜１０７を形成する。
マスクとしてＰ+ 型ベースコンタクト領域１０９を形成
し、ウエハ１１０主面上にＢＰＳＧを成長させて層間絶
縁膜１０７を形成する。
【００２１】次に、層間絶縁膜１０７のうち、Ｎ+ 型ソ
ース領域１０４、およびＰ+ 型ベースコンタクト領域１
０９上の一部にコンタクト穴１１１を開口し、アルミニ
ウム膜からなるソース電極１０８を、Ｎ+ 型ソース領域
１０４およびＰ+ 型ベースコンタクト領域１０９とそれ
ぞれオーミック接触するように形成する。
ース領域１０４、およびＰ+ 型ベースコンタクト領域１
０９上の一部にコンタクト穴１１１を開口し、アルミニ
ウム膜からなるソース電極１０８を、Ｎ+ 型ソース領域
１０４およびＰ+ 型ベースコンタクト領域１０９とそれ
ぞれオーミック接触するように形成する。
【００２２】最後に、Ｎ+ 型半導体基板１０１の裏面
に、Ｔｉ／Ｎｉ／Ａｕからなる不図示のドレイン電極を
形成する。
に、Ｔｉ／Ｎｉ／Ａｕからなる不図示のドレイン電極を
形成する。
【００２３】このようにして製造された縦型ＭＯＳＦＥ
Ｔは、Ｕ溝側壁の屈曲部１１３よりも深い部位がチャネ
ル１１２になるようにＮ+ 型ソース領域１０４、および
Ｐ型ベース領域１０３がそれぞれ形成されるため、屈曲
部１１３における電子の流れの乱れがなくなり、縦型Ｍ
ＯＳＦＥＴのＯＮ電圧を低くなる（ＯＮ抵抗が小さくな
る）。
Ｔは、Ｕ溝側壁の屈曲部１１３よりも深い部位がチャネ
ル１１２になるようにＮ+ 型ソース領域１０４、および
Ｐ型ベース領域１０３がそれぞれ形成されるため、屈曲
部１１３における電子の流れの乱れがなくなり、縦型Ｍ
ＯＳＦＥＴのＯＮ電圧を低くなる（ＯＮ抵抗が小さくな
る）。
【００２４】
【発明が解決しようとする課題】しかしながら上記した
ような従来の縦型ＭＯＳＦＥＴでは、Ｕ溝の屈曲部より
も深いソース領域を形成するため、寄生容量が大きくな
ってしまう問題があった。
ような従来の縦型ＭＯＳＦＥＴでは、Ｕ溝の屈曲部より
も深いソース領域を形成するため、寄生容量が大きくな
ってしまう問題があった。
【００２５】また、屈曲部があるためにゲート酸化膜が
局所的に薄くなり、さらに、突起状の屈曲部に電界が集
中するため、ゲート酸化膜の絶縁耐圧が低下する問題が
あった。
局所的に薄くなり、さらに、突起状の屈曲部に電界が集
中するため、ゲート酸化膜の絶縁耐圧が低下する問題が
あった。
【００２６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、動作時
の抵抗値（ＯＮ抵抗）の低減を実現しつつ、寄生容量が
小さく、かつゲート酸化膜の絶縁耐圧の低下を防止した
縦型ＭＯＳＦＥＴの製造方法及び縦型ＭＯＳＦＥＴを提
供することを目的とする。
る問題点を解決するためになされたものであり、動作時
の抵抗値（ＯＮ抵抗）の低減を実現しつつ、寄生容量が
小さく、かつゲート酸化膜の絶縁耐圧の低下を防止した
縦型ＭＯＳＦＥＴの製造方法及び縦型ＭＯＳＦＥＴを提
供することを目的とする。
【００２７】
【課題を解決するための手段】上記目的を達成するため
本発明の縦型ＭＯＳＦＥＴの製造方法は、次のとおりで
ある。
本発明の縦型ＭＯＳＦＥＴの製造方法は、次のとおりで
ある。
【００２８】本発明は、反応性イオンエッチングを用い
たシリコンエッチング工程によってウエハ主面に第１の
溝を形成し、前記第１の溝の内壁を１１００℃以上、１
２００℃以下の温度で熱酸化させることで前記第１の溝
の内壁に選択酸化膜を形成し、前記第１の溝の内壁が前
記選択酸化膜で侵食され、前記選択酸化膜を除去するこ
とでＵ字形（Ｕ溝）で屈曲部がない平坦な側壁部を有す
る第２の溝を形成し、前記第２の溝の側壁にチャネルを
形成する工程を有することを特徴とする縦型ＭＯＳＦＥ
Ｔの製造方法である。
たシリコンエッチング工程によってウエハ主面に第１の
溝を形成し、前記第１の溝の内壁を１１００℃以上、１
２００℃以下の温度で熱酸化させることで前記第１の溝
の内壁に選択酸化膜を形成し、前記第１の溝の内壁が前
記選択酸化膜で侵食され、前記選択酸化膜を除去するこ
とでＵ字形（Ｕ溝）で屈曲部がない平坦な側壁部を有す
る第２の溝を形成し、前記第２の溝の側壁にチャネルを
形成する工程を有することを特徴とする縦型ＭＯＳＦＥ
Ｔの製造方法である。
【００２９】上記のような縦型ＭＯＳＦＥＴの製造方法
では、選択酸化膜を１１００℃以上、１２００℃以下の
温度で形成することにより、従来の選択酸化膜の形成工
程で第２の溝の側壁に残っていた屈曲部がなくなり、第
２の溝の側壁が平坦な面で形成される。
では、選択酸化膜を１１００℃以上、１２００℃以下の
温度で形成することにより、従来の選択酸化膜の形成工
程で第２の溝の側壁に残っていた屈曲部がなくなり、第
２の溝の側壁が平坦な面で形成される。
【００３０】
【発明の実施の形態】次に本発明について図面を参照し
て詳細に説明する。なお、以下ではＮチャネル型の縦型
ＭＯＳＦＥＴを例にして説明する。
て詳細に説明する。なお、以下ではＮチャネル型の縦型
ＭＯＳＦＥＴを例にして説明する。
【００３１】図１は本発明の縦型ＭＯＳＦＥＴの構造を
示す図であり、同図（ａ）は上面図、同図（ｂ）はＡ−
Ａ’線から見た側断面図である。
示す図であり、同図（ａ）は上面図、同図（ｂ）はＡ−
Ａ’線から見た側断面図である。
【００３２】図１（ａ）、（ｂ）において、ウエハ１０
は、Ｎ+ 型シリコンからなるＮ+ 型半導体基板１と、Ｎ
+ 型半導体基板１上にＮ- 型シリコンをエピタキシャル
成長させたＮ- 型エピタキシャル層２とによって構成さ
れている。このウエハ１０の主面上に複数のユニットセ
ル１１が格子状に形成される。
は、Ｎ+ 型シリコンからなるＮ+ 型半導体基板１と、Ｎ
+ 型半導体基板１上にＮ- 型シリコンをエピタキシャル
成長させたＮ- 型エピタキシャル層２とによって構成さ
れている。このウエハ１０の主面上に複数のユニットセ
ル１１が格子状に形成される。
【００３３】また、ウエハ１０の主面には、ユニットセ
ル寸法が１０μｍ程度になるようにＵ溝が形成されてい
る。
ル寸法が１０μｍ程度になるようにＵ溝が形成されてい
る。
【００３４】ここで、本発明の縦型ＭＯＳＦＥＴの製造
方法では、シリコンエッチング工程によってウエハ主面
に形成された溝の内壁に、１１００℃〜１２００℃の高
温でＬＯＣＯＳ酸化膜を形成することでＵ溝を形成す
る。
方法では、シリコンエッチング工程によってウエハ主面
に形成された溝の内壁に、１１００℃〜１２００℃の高
温でＬＯＣＯＳ酸化膜を形成することでＵ溝を形成す
る。
【００３５】このとき、シリコンエッチング工程で形成
された溝の内壁を、１１００℃〜１２００℃の高温でＬ
ＯＣＯＳ酸化することにより、従来のＬＯＣＯＳ酸化工
程では残っていたＵ溝側壁の屈曲部（図１８参照）がな
くなり、Ｕ溝の側壁が平坦な面で形成される。
された溝の内壁を、１１００℃〜１２００℃の高温でＬ
ＯＣＯＳ酸化することにより、従来のＬＯＣＯＳ酸化工
程では残っていたＵ溝側壁の屈曲部（図１８参照）がな
くなり、Ｕ溝の側壁が平坦な面で形成される。
【００３６】ＬＯＣＯＳ酸化を行ったウエハ１０には、
ボロンイオンおよびリンイオンがそれぞれ注入され、二
重拡散によってＰ型ベース領域３およびＮ+ 型ソース領
域４がそれぞれ形成される。
ボロンイオンおよびリンイオンがそれぞれ注入され、二
重拡散によってＰ型ベース領域３およびＮ+ 型ソース領
域４がそれぞれ形成される。
【００３７】また、ＬＯＣＯＳ酸化膜が除去された後、
Ｕ溝内壁にはゲート酸化膜５が形成され、その上にポリ
シリコンからなるゲート電極６が形成される。
Ｕ溝内壁にはゲート酸化膜５が形成され、その上にポリ
シリコンからなるゲート電極６が形成される。
【００３８】さらに、ゲート電極６の上には、ＢＰＳＧ
等によって層間絶縁膜７が形成され、層間絶縁膜７に開
口されたコンタクト穴を介して、Ｎ+ 型ソース領域４、
およびＰ+ 型ベースコンタクト領域９にオーミック接触
するアルミニウム等の金属からなるソース電極８が形成
されている。また、Ｎ+ 型半導体基板１の裏面には不図
示のドレイン電極が形成される。
等によって層間絶縁膜７が形成され、層間絶縁膜７に開
口されたコンタクト穴を介して、Ｎ+ 型ソース領域４、
およびＰ+ 型ベースコンタクト領域９にオーミック接触
するアルミニウム等の金属からなるソース電極８が形成
されている。また、Ｎ+ 型半導体基板１の裏面には不図
示のドレイン電極が形成される。
【００３９】次に、本発明の縦型ＭＯＳＦＥＴの動作に
ついて図２を参照して説明する。図２は図１に示した縦
型ＭＯＳＦＥＴの要部を拡大した側断面図である。
ついて図２を参照して説明する。図２は図１に示した縦
型ＭＯＳＦＥＴの要部を拡大した側断面図である。
【００４０】図２に示すようなＮチャネル型の縦型ＭＯ
ＳＦＥＴの場合、例えばソース電極８に０Ｖ、ゲート電
極６に＋１０Ｖ、ドレイン電極に＋０．１Ｖをそれぞれ
印加すると、Ｐ型ベース領域３のうち、Ｕ溝の側壁と接
する部位の極性が反転してＮ型半導体となる（チャネル
１２となる）。
ＳＦＥＴの場合、例えばソース電極８に０Ｖ、ゲート電
極６に＋１０Ｖ、ドレイン電極に＋０．１Ｖをそれぞれ
印加すると、Ｐ型ベース領域３のうち、Ｕ溝の側壁と接
する部位の極性が反転してＮ型半導体となる（チャネル
１２となる）。
【００４１】このとき、ソース電極８から注入された電
子は、Ｎ+ 型ソース領域４、チャネル１２、Ｎ- 型エピ
タキシャル層２、およびＮ+ 型半導体基板１を経由して
ドレイン電極へと流れる。
子は、Ｎ+ 型ソース領域４、チャネル１２、Ｎ- 型エピ
タキシャル層２、およびＮ+ 型半導体基板１を経由して
ドレイン電極へと流れる。
【００４２】ここで、縦型ＭＯＳＦＥＴの動作時の抵抗
（ＯＮ抵抗）は、ソース・ドレイン間に流れる電流、お
よびソース、ドレイン間の電位差の関係から算出でき
る。しかしながら、ＯＮ抵抗は、ソース電極８、Ｎ+ 型
ソース領域４、チャネル１２、Ｎ- 型エピタキシャル層
２、Ｎ+ 型半導体基板１、およびドレイン電極のそれぞ
れの抵抗値の和として算出することもできる。
（ＯＮ抵抗）は、ソース・ドレイン間に流れる電流、お
よびソース、ドレイン間の電位差の関係から算出でき
る。しかしながら、ＯＮ抵抗は、ソース電極８、Ｎ+ 型
ソース領域４、チャネル１２、Ｎ- 型エピタキシャル層
２、Ｎ+ 型半導体基板１、およびドレイン電極のそれぞ
れの抵抗値の和として算出することもできる。
【００４３】ここで、チャネル１２の抵抗値Ｒchは以下
の式で表わすことができる。
の式で表わすことができる。
【００４４】Ｒch＝（Ｌ／Ｗ）・μＣox（ＶG −ＶT ） （Ｌ：チャネル長、Ｗ：チャネル幅、μ：電子の移動
度、ＣOX：容量、ＶG ：ゲート電圧、ＶT ：ゲートしき
い値電圧）Ｕ溝に屈曲部が存在し、それがチャネル１２
中にある場合、チャネル１２内の電子の移動度μが低下
して、チャネ１２ルの抵抗値Ｒchが大きくなり、オン抵
抗が大きくなってしまう。しかしながら、本発明の縦型
ＭＯＳＦＥＴの製造方法によれば、Ｕ溝の屈曲部がなく
なるため、このような問題が基本的に発生しない。
度、ＣOX：容量、ＶG ：ゲート電圧、ＶT ：ゲートしき
い値電圧）Ｕ溝に屈曲部が存在し、それがチャネル１２
中にある場合、チャネル１２内の電子の移動度μが低下
して、チャネ１２ルの抵抗値Ｒchが大きくなり、オン抵
抗が大きくなってしまう。しかしながら、本発明の縦型
ＭＯＳＦＥＴの製造方法によれば、Ｕ溝の屈曲部がなく
なるため、このような問題が基本的に発生しない。
【００４５】また、屈曲部がなくなるためにＮ+ 型ソー
ス領域４の深さ、およびＰ型ベース領域３の深さを浅く
することできる。特にＮ+ 型ソース領域４を浅くするこ
とで寄生容量を低減することができる。
ス領域４の深さ、およびＰ型ベース領域３の深さを浅く
することできる。特にＮ+ 型ソース領域４を浅くするこ
とで寄生容量を低減することができる。
【００４６】さらに、屈曲部がないためにゲート酸化膜
５が均一の厚さで形成され、歩留りが向上する。また、
電界集中が発生しないためにゲート酸化膜５の絶縁耐圧
の低下が防止される。
５が均一の厚さで形成され、歩留りが向上する。また、
電界集中が発生しないためにゲート酸化膜５の絶縁耐圧
の低下が防止される。
【００４７】なお、本実施の形態では、Ｎチャネル縦型
ＭＯＳＦＥＴの場合で説明しているが、Ｐチャネル型の
縦型ＭＯＳＦＥＴの場合にも本発明は適用できる。
ＭＯＳＦＥＴの場合で説明しているが、Ｐチャネル型の
縦型ＭＯＳＦＥＴの場合にも本発明は適用できる。
【００４８】
【実施例】次に本発明の縦型ＭＯＳＦＥＴの製造方法の
実施例について図面を参照して説明する。
実施例について図面を参照して説明する。
【００４９】（第１実施例）まず、本発明の縦型ＭＯＳ
ＦＥＴの製造方法の第１実施例について、Ｎチャネル型
の縦型ＭＯＳＦＥＴを例に、図３〜図１０を用いて説明
する。
ＦＥＴの製造方法の第１実施例について、Ｎチャネル型
の縦型ＭＯＳＦＥＴを例に、図３〜図１０を用いて説明
する。
【００５０】図３は本発明の縦型ＭＯＳＦＥＴの製造方
法の第１実施例の製造手順を示す図であり、溝の形成工
程の様子を示す側断面図である。図４は本発明の縦型Ｍ
ＯＳＦＥＴの製造方法の第１実施例の製造手順を示す図
であり、ＬＯＣＯＳ酸化膜の形成工程の様子を示す側断
面図である。図５は本発明の縦型ＭＯＳＦＥＴの製造方
法の第１実施例の製造手順を示す図であり、Ｐ型ベース
領域、およびＰ+ 型ベースコンタクト領域の形成工程の
様子を示す側断面図である。図６は本発明の縦型ＭＯＳ
ＦＥＴの製造方法の第１実施例の製造手順を示す図であ
り、Ｎ+ 型ソース領域の形成工程の様子を示す側断面図
である。図７は本発明の縦型ＭＯＳＦＥＴの製造方法の
第１実施例の製造手順を示す図であり、ゲート酸化膜、
およびゲート電極の形成工程の様子を示す側断面図であ
る。図８は本発明の縦型ＭＯＳＦＥＴの製造方法の第１
実施例の製造手順を示す図であり、層間絶縁膜、および
ソース電極の形成工程の様子を示す側断面図である。
法の第１実施例の製造手順を示す図であり、溝の形成工
程の様子を示す側断面図である。図４は本発明の縦型Ｍ
ＯＳＦＥＴの製造方法の第１実施例の製造手順を示す図
であり、ＬＯＣＯＳ酸化膜の形成工程の様子を示す側断
面図である。図５は本発明の縦型ＭＯＳＦＥＴの製造方
法の第１実施例の製造手順を示す図であり、Ｐ型ベース
領域、およびＰ+ 型ベースコンタクト領域の形成工程の
様子を示す側断面図である。図６は本発明の縦型ＭＯＳ
ＦＥＴの製造方法の第１実施例の製造手順を示す図であ
り、Ｎ+ 型ソース領域の形成工程の様子を示す側断面図
である。図７は本発明の縦型ＭＯＳＦＥＴの製造方法の
第１実施例の製造手順を示す図であり、ゲート酸化膜、
およびゲート電極の形成工程の様子を示す側断面図であ
る。図８は本発明の縦型ＭＯＳＦＥＴの製造方法の第１
実施例の製造手順を示す図であり、層間絶縁膜、および
ソース電極の形成工程の様子を示す側断面図である。
【００５１】また、図９は本発明の縦型ＭＯＳＦＥＴの
製造方法の第１実施例の効果を説明する図であり、同図
（ａ）は本発明の縦型ＭＯＳＦＥＴのＵ溝の構造を示す
側断面図、同図（ｂ）は従来の縦型ＭＯＳＦＥＴのＵ溝
の構造を示す側断面図である。さらに、図１０は本発明
の縦型ＭＯＳＦＥＴの製造方法の第１実施例の効果を説
明する図であり、ソース・ドレイン間電圧に対する規格
化された寄生容量の値の関係を示すグラフである。
製造方法の第１実施例の効果を説明する図であり、同図
（ａ）は本発明の縦型ＭＯＳＦＥＴのＵ溝の構造を示す
側断面図、同図（ｂ）は従来の縦型ＭＯＳＦＥＴのＵ溝
の構造を示す側断面図である。さらに、図１０は本発明
の縦型ＭＯＳＦＥＴの製造方法の第１実施例の効果を説
明する図であり、ソース・ドレイン間電圧に対する規格
化された寄生容量の値の関係を示すグラフである。
【００５２】なお、ウエハ１０には、結晶面が｛１０
０｝、およびオリエンテーションフラット面が｛１０
０｝で、ヒ素（Ａｓ）が約２×１０19ｃｍ-3だけド−プ
されたＮ + 型半導体基板１上に、リン（Ｐ）が約２×１
０16ｃｍ-3だけドープされた約５μｍ厚のＮ- 型エピタ
キシャル層２が形成されたものを用いる。
０｝、およびオリエンテーションフラット面が｛１０
０｝で、ヒ素（Ａｓ）が約２×１０19ｃｍ-3だけド−プ
されたＮ + 型半導体基板１上に、リン（Ｐ）が約２×１
０16ｃｍ-3だけドープされた約５μｍ厚のＮ- 型エピタ
キシャル層２が形成されたものを用いる。
【００５３】図３において、まず最初に、ウエハ１０の
Ｎ- 型エピタキシャル層２上に約５００オングストロー
ムの酸化膜１５を形成し、その上に約１５００オングス
トロームの窒化膜１６を形成する。
Ｎ- 型エピタキシャル層２上に約５００オングストロー
ムの酸化膜１５を形成し、その上に約１５００オングス
トロームの窒化膜１６を形成する。
【００５４】続いて、酸化膜１５および窒化膜１６をリ
ソグラフィー技術によってそれぞれパターニングし、酸
化膜１５および窒化膜１６の一部（溝になる部位）を反
応性イオンエッチング（ＲＩＥ）によって順次除去す
る。
ソグラフィー技術によってそれぞれパターニングし、酸
化膜１５および窒化膜１６の一部（溝になる部位）を反
応性イオンエッチング（ＲＩＥ）によって順次除去す
る。
【００５５】次に、酸化膜１５および窒化膜１６のエッ
チングで使用したレジスト膜と同じパターンのレジスト
膜１７によって、反応性イオンエッチングによりＮ- 型
エピタキシャル層２の表面を約１．３μｍエッチング
し、溝１９を形成する。
チングで使用したレジスト膜と同じパターンのレジスト
膜１７によって、反応性イオンエッチングによりＮ- 型
エピタキシャル層２の表面を約１．３μｍエッチング
し、溝１９を形成する。
【００５６】このとき、溝１９の側面がレジスト膜１７
の開口部よりも大きく除去されないように、レジスト膜
１７の開口部とほぼ同じ寸法でエッチングする。これ
は、ユニットセル１１のセルピッチを小さくした方が、
縦型ＭＯＳＦＥＴの動作時のＯＮ抵抗ＲONを小さくする
ことができることによる。
の開口部よりも大きく除去されないように、レジスト膜
１７の開口部とほぼ同じ寸法でエッチングする。これ
は、ユニットセル１１のセルピッチを小さくした方が、
縦型ＭＯＳＦＥＴの動作時のＯＮ抵抗ＲONを小さくする
ことができることによる。
【００５７】次に、図４に示すように、レジスト膜１７
を除去し、溝１９の内壁を約１１４０℃でＬＯＣＯＳ酸
化し、約７０００オングストロームの厚さを有するＬＯ
ＣＯＳ酸化膜１４を形成する。
を除去し、溝１９の内壁を約１１４０℃でＬＯＣＯＳ酸
化し、約７０００オングストロームの厚さを有するＬＯ
ＣＯＳ酸化膜１４を形成する。
【００５８】本出願人の実験結果よると、１１００℃以
上のＬＯＣＯＳ酸化で屈曲部がなくなり、Ｕ溝の側壁が
平坦な面となった。また、それ以下の温度ではＵ溝の側
壁に屈曲部が残る結果となった。
上のＬＯＣＯＳ酸化で屈曲部がなくなり、Ｕ溝の側壁が
平坦な面となった。また、それ以下の温度ではＵ溝の側
壁に屈曲部が残る結果となった。
【００５９】なお、ＬＯＣＯＳ酸化を１２００℃より高
い温度で行うと、窒化膜１６にクラック等が入る不具合
が生じる可能性があるため、ＬＯＣＯＳ酸化工程は１１
００℃以上、１２００℃以下で行うのがよい。
い温度で行うと、窒化膜１６にクラック等が入る不具合
が生じる可能性があるため、ＬＯＣＯＳ酸化工程は１１
００℃以上、１２００℃以下で行うのがよい。
【００６０】一般に、１０００℃以上の高温でシリコン
を酸化させ、二酸化シリコン（ＳｉＯ2 ）を成長させる
場合、二酸化シリコンは軟化して流動化するため、応力
が緩和されて表面がなめらかになると言われている。し
かしながら、Ｕ字形状の溝の内壁を平坦に形成するに
は、さらに高いエネルギーを与える必要があると考えら
れるため、ＬＯＣＯＳ酸化温度を１１００℃以上に設定
する必要があると思われる。
を酸化させ、二酸化シリコン（ＳｉＯ2 ）を成長させる
場合、二酸化シリコンは軟化して流動化するため、応力
が緩和されて表面がなめらかになると言われている。し
かしながら、Ｕ字形状の溝の内壁を平坦に形成するに
は、さらに高いエネルギーを与える必要があると考えら
れるため、ＬＯＣＯＳ酸化温度を１１００℃以上に設定
する必要があると思われる。
【００６１】なお、ユニットセル１１を四角い形状で形
成する場合、上記条件でＵ溝を形成することによりチャ
ネル１２の角度をウエハ１０の主面方向に対してほぼ９
０°に設定できる。このとき、チャネル１２の結晶面は
｛１００｝になる。電子の移動度はその結晶面に依存
し、結晶面が（１００）で最大になることが知られてい
る。このことから縦型ＭＯＳＦＥＴの動作時のＯＮ抵抗
ＲONが最も小さくなる。また、界面準位もその結晶面に
依存し、（１００）で最小になることが知られているた
め、他の結晶面（１１１）等を利用するよりも高い信頼
性を得ることができる。
成する場合、上記条件でＵ溝を形成することによりチャ
ネル１２の角度をウエハ１０の主面方向に対してほぼ９
０°に設定できる。このとき、チャネル１２の結晶面は
｛１００｝になる。電子の移動度はその結晶面に依存
し、結晶面が（１００）で最大になることが知られてい
る。このことから縦型ＭＯＳＦＥＴの動作時のＯＮ抵抗
ＲONが最も小さくなる。また、界面準位もその結晶面に
依存し、（１００）で最小になることが知られているた
め、他の結晶面（１１１）等を利用するよりも高い信頼
性を得ることができる。
【００６２】次に、図５に示すように、ＬＯＣＯＳ酸化
膜１４をマスクとして、自己整合的にボロンイオンを注
入し、注入したボロンイオンを熱拡散させて、深さが約
１．３μｍのＰ型ベース領域３を形成し、さらにリソグ
ラフィー技術を用いてＰ+ 型ベースコンタクト領域９を
形成する。
膜１４をマスクとして、自己整合的にボロンイオンを注
入し、注入したボロンイオンを熱拡散させて、深さが約
１．３μｍのＰ型ベース領域３を形成し、さらにリソグ
ラフィー技術を用いてＰ+ 型ベースコンタクト領域９を
形成する。
【００６３】続いて、図６に示すように、ＬＯＣＯＳ酸
化膜１４とリソグラフィー技術によって形成されたレジ
スト膜とをマスクとして、Ｎ+ 型ソース領域４を形成す
る。本発明ではＵ溝の側壁に屈曲部がなくなるため、Ｎ
+ 型ソース領域４の拡散深さを自由に設定できる。した
がって、ここではソース領域の寄生容量を少なくすると
いう点から約０．４μｍの深さでＮ+ 型ソース領域４を
形成する。
化膜１４とリソグラフィー技術によって形成されたレジ
スト膜とをマスクとして、Ｎ+ 型ソース領域４を形成す
る。本発明ではＵ溝の側壁に屈曲部がなくなるため、Ｎ
+ 型ソース領域４の拡散深さを自由に設定できる。した
がって、ここではソース領域の寄生容量を少なくすると
いう点から約０．４μｍの深さでＮ+ 型ソース領域４を
形成する。
【００６４】次に、図７に示すように、ウェットエッチ
ングによってＬＯＣＯＳ酸化膜１４を除去した後、Ｕ溝
の内壁に約５００オングストロームのゲート酸化膜５を
形成し、その上に約５０００オングストロームのポリシ
リコンを堆積してゲート電極６を形成する。続いて、ゲ
ート電極６の抵抗値を小さくするために、ポリシリコン
にリンを拡散し、リソグラフィー技術によって所望の形
状にパターニングし、ゲート電極６を形成する。
ングによってＬＯＣＯＳ酸化膜１４を除去した後、Ｕ溝
の内壁に約５００オングストロームのゲート酸化膜５を
形成し、その上に約５０００オングストロームのポリシ
リコンを堆積してゲート電極６を形成する。続いて、ゲ
ート電極６の抵抗値を小さくするために、ポリシリコン
にリンを拡散し、リソグラフィー技術によって所望の形
状にパターニングし、ゲート電極６を形成する。
【００６５】そして、図８に示すように、ＢＰＳＧ膜を
成長させて約１００００オングストロームの層間絶縁膜
７を形成し、層間絶縁膜７の一部を開口してアルミニウ
ム等をスパッタリング法で堆積し、Ｐ+ 型ベースコンタ
クト領域９、およびＮ+ 型ソース領域４と接触するソー
ス電極８を形成する。
成長させて約１００００オングストロームの層間絶縁膜
７を形成し、層間絶縁膜７の一部を開口してアルミニウ
ム等をスパッタリング法で堆積し、Ｐ+ 型ベースコンタ
クト領域９、およびＮ+ 型ソース領域４と接触するソー
ス電極８を形成する。
【００６６】最後に、Ｎ+ 半導体基板１の裏面にＡｕ／
Ｎｉ／Ａｇ系等のメタルを被着し、ドレイン電極１８を
形成する。
Ｎｉ／Ａｇ系等のメタルを被着し、ドレイン電極１８を
形成する。
【００６７】本実施例の縦型ＭＯＳＦＥＴの製造方法に
よれば、図９（ａ）に示すようにＵ溝側壁の屈曲部がな
くなるため、ヒ素等を用いてＮ+ 型ソース領域４を形成
することが可能であり、その拡散深さを約０．３μｍ程
度とすることができる（もちろんＰ型ベース領域３もこ
れと同様に浅くできる）。
よれば、図９（ａ）に示すようにＵ溝側壁の屈曲部がな
くなるため、ヒ素等を用いてＮ+ 型ソース領域４を形成
することが可能であり、その拡散深さを約０．３μｍ程
度とすることができる（もちろんＰ型ベース領域３もこ
れと同様に浅くできる）。
【００６８】したがって、ゲート電極６とＮ+ 型ソース
領域４の重なり部分の面積を小さくすることができるた
め、従来の縦型ＭＯＳＦＥＴと比較して寄生容量を約３
０％低減することができる（図１０参照）。
領域４の重なり部分の面積を小さくすることができるた
め、従来の縦型ＭＯＳＦＥＴと比較して寄生容量を約３
０％低減することができる（図１０参照）。
【００６９】ところで、図９（ｂ）に示すような従来の
構造の場合、Ｐ型ベース領域３を深く形成する必要があ
るため、熱拡散に要する時間が長くなり、Ｎ+ 型半導体
基板１からＮ- 型エピタキシャル層２への不純物の拡散
が進む。このことによって、リーチスルー（reach thro
ugh ）によりソース・ドレイン間の耐圧が低下する。リ
ーチスルーを生じさせない（ソース・ドレイン間の耐圧
を低下させない）ためには、Ｎ- 型エピタキシャル層２
を厚くする必要があるが、Ｎ- 型エピタキシャル層２を
厚くすることで動作時のＯＮ抵抗が大きくなってしま
う。
構造の場合、Ｐ型ベース領域３を深く形成する必要があ
るため、熱拡散に要する時間が長くなり、Ｎ+ 型半導体
基板１からＮ- 型エピタキシャル層２への不純物の拡散
が進む。このことによって、リーチスルー（reach thro
ugh ）によりソース・ドレイン間の耐圧が低下する。リ
ーチスルーを生じさせない（ソース・ドレイン間の耐圧
を低下させない）ためには、Ｎ- 型エピタキシャル層２
を厚くする必要があるが、Ｎ- 型エピタキシャル層２を
厚くすることで動作時のＯＮ抵抗が大きくなってしま
う。
【００７０】しかしながら、本実施例の縦型ＭＯＳＦＥ
Ｔは、従来の構造と比較してＰ型ベース領域３を浅く形
成できるため、熱拡散に要する時間が短くなり、Ｎ+ 型
半導体基板１からＮ-型エピタキシャル層２への不純物
の拡散が少なくなる。
Ｔは、従来の構造と比較してＰ型ベース領域３を浅く形
成できるため、熱拡散に要する時間が短くなり、Ｎ+ 型
半導体基板１からＮ-型エピタキシャル層２への不純物
の拡散が少なくなる。
【００７１】したがって、Ｎ- 型エピタキシャル層２も
薄く形成できることから、縦型ＭＯＳＦＥＴの動作時の
ＯＮ抵抗をより小さくすることができる。
薄く形成できることから、縦型ＭＯＳＦＥＴの動作時の
ＯＮ抵抗をより小さくすることができる。
【００７２】さらに、屈曲部がなくなるため、ゲート酸
化膜５が均一に形成され、歩留りが向上する。また、ゲ
ート酸化膜５が局所的に薄く形成されて弱くなることが
ないため、ゲート酸化膜５の絶縁耐圧の低下を防止でき
る。
化膜５が均一に形成され、歩留りが向上する。また、ゲ
ート酸化膜５が局所的に薄く形成されて弱くなることが
ないため、ゲート酸化膜５の絶縁耐圧の低下を防止でき
る。
【００７３】（第２実施例）次に、本発明の縦型ＭＯＳ
ＦＥＴの製造方法の第２実施例について、Ｐチャネル型
の縦型ＭＯＳＦＥＴを例に、図１１〜図１７を参照して
説明する。
ＦＥＴの製造方法の第２実施例について、Ｐチャネル型
の縦型ＭＯＳＦＥＴを例に、図１１〜図１７を参照して
説明する。
【００７４】図１１は本発明の縦型ＭＯＳＦＥＴの製造
方法の第２実施例の製造手順を示す図であり、Ｎ型ベー
ス領域、Ｎ+ 型ベースコンタクト領域、およびＰ+ 型ソ
ース領域の形成工程の様子を示す側断面図である。図１
２は本発明の縦型ＭＯＳＦＥＴの製造方法の第２実施例
の製造手順を示す図であり、溝を形成するための酸化
膜、窒化膜、およびレジスト膜の形成工程の様子を示す
側断面図である。図１３は本発明の縦型ＭＯＳＦＥＴの
製造方法の第２実施例の製造手順を示す図であり、溝の
形成工程の様子を示す側断面図である。図１４は本発明
の縦型ＭＯＳＦＥＴの製造方法の第２実施例の製造手順
を示す図であり、ＬＯＣＯＳ酸化膜の形成工程の様子を
示す側断面図である。図１５は本発明の縦型ＭＯＳＦＥ
Ｔの製造方法の第２実施例の製造手順を示す図であり、
ゲート酸化膜、ゲート電極、層間絶縁膜、およびソース
電極の形成工程の様子を示す側断面図である。
方法の第２実施例の製造手順を示す図であり、Ｎ型ベー
ス領域、Ｎ+ 型ベースコンタクト領域、およびＰ+ 型ソ
ース領域の形成工程の様子を示す側断面図である。図１
２は本発明の縦型ＭＯＳＦＥＴの製造方法の第２実施例
の製造手順を示す図であり、溝を形成するための酸化
膜、窒化膜、およびレジスト膜の形成工程の様子を示す
側断面図である。図１３は本発明の縦型ＭＯＳＦＥＴの
製造方法の第２実施例の製造手順を示す図であり、溝の
形成工程の様子を示す側断面図である。図１４は本発明
の縦型ＭＯＳＦＥＴの製造方法の第２実施例の製造手順
を示す図であり、ＬＯＣＯＳ酸化膜の形成工程の様子を
示す側断面図である。図１５は本発明の縦型ＭＯＳＦＥ
Ｔの製造方法の第２実施例の製造手順を示す図であり、
ゲート酸化膜、ゲート電極、層間絶縁膜、およびソース
電極の形成工程の様子を示す側断面図である。
【００７５】また、図１６は本発明の縦型ＭＯＳＦＥＴ
の製造方法の第２実施例の効果を説明する図であり、Ｕ
溝の構造を示す側断面図である。さらに、図１７は本発
明の縦型ＭＯＳＦＥＴの製造方法の第２実施例の効果を
説明する図であり、ゲート酸化膜の絶縁耐圧を示すグラ
フである。ここで、図１７はゲート酸化膜の厚さを５０
０オングストロームに設定したときの、ゲート・ソース
間に印加可能な最大電圧とその個数（度数）の関係を示
している（印加可能な最大電圧とはゲート・ソース間電
流ＩGSが１０μＡ流れた時のゲート・ソース間の印加電
圧と定義した）。
の製造方法の第２実施例の効果を説明する図であり、Ｕ
溝の構造を示す側断面図である。さらに、図１７は本発
明の縦型ＭＯＳＦＥＴの製造方法の第２実施例の効果を
説明する図であり、ゲート酸化膜の絶縁耐圧を示すグラ
フである。ここで、図１７はゲート酸化膜の厚さを５０
０オングストロームに設定したときの、ゲート・ソース
間に印加可能な最大電圧とその個数（度数）の関係を示
している（印加可能な最大電圧とはゲート・ソース間電
流ＩGSが１０μＡ流れた時のゲート・ソース間の印加電
圧と定義した）。
【００７６】なお、ウエハにはＰ+ 型半導体基板２１上
にＰ- 型エピタキシャル層２２が形成されたものを用い
る。このウエハの主面上に複数のユニットセル（ユニッ
トセル寸法が１０μｍ程度）が格子状に形成される。
にＰ- 型エピタキシャル層２２が形成されたものを用い
る。このウエハの主面上に複数のユニットセル（ユニッ
トセル寸法が１０μｍ程度）が格子状に形成される。
【００７７】図１１において、まず最初に、ウエハ主面
上のユニットセルとなる部位にリンイオンを注入し、深
さが１．２μｍ程度になるまで熱拡散させ、Ｎ型ベース
領域２３を形成する。続いて、リソグラフィー技術によ
って形成されたレジスト膜をマスクとしてＮ+ 型ベース
コンタクト領域２９、およびＰ+ 型ソース領域２４をそ
れぞれ形成する。
上のユニットセルとなる部位にリンイオンを注入し、深
さが１．２μｍ程度になるまで熱拡散させ、Ｎ型ベース
領域２３を形成する。続いて、リソグラフィー技術によ
って形成されたレジスト膜をマスクとしてＮ+ 型ベース
コンタクト領域２９、およびＰ+ 型ソース領域２４をそ
れぞれ形成する。
【００７８】次に、図１２に示すように、Ｎ+ 型ベース
コンタクト領域２９、およびＰ+ 型ソース領域２４上に
酸化膜３５、および窒化膜３６をそれぞれ順次形成し、
リソグラフィー技術を用いてパターニングを行った後、
窒化膜３６、および酸化膜３５の一部（溝になる部位）
を順次エッチングして除去する。そして、窒化膜３６上
に、酸化膜３５および窒化膜３６のエッチングで使用し
たレジスト膜と同じパターンのレジスト膜３７を形成す
る。
コンタクト領域２９、およびＰ+ 型ソース領域２４上に
酸化膜３５、および窒化膜３６をそれぞれ順次形成し、
リソグラフィー技術を用いてパターニングを行った後、
窒化膜３６、および酸化膜３５の一部（溝になる部位）
を順次エッチングして除去する。そして、窒化膜３６上
に、酸化膜３５および窒化膜３６のエッチングで使用し
たレジスト膜と同じパターンのレジスト膜３７を形成す
る。
【００７９】続いて、図１３に示すように、反応性イオ
ンエッチングによってＰ- 型エピタキシャル層２２に達
する深さ５μｍの溝３９を形成する。
ンエッチングによってＰ- 型エピタキシャル層２２に達
する深さ５μｍの溝３９を形成する。
【００８０】次に、図１４に示すように、レジスト膜３
７を除去した後、溝３９の内壁を１１４０℃でＬＯＣＯ
Ｓ酸化し、厚さ２０００オングストローム程度のＬＯＣ
ＯＳ酸化膜３４を形成する。このＬＯＣＯＳ酸化膜３４
によってＵ溝が形成される。
７を除去した後、溝３９の内壁を１１４０℃でＬＯＣＯ
Ｓ酸化し、厚さ２０００オングストローム程度のＬＯＣ
ＯＳ酸化膜３４を形成する。このＬＯＣＯＳ酸化膜３４
によってＵ溝が形成される。
【００８１】続いて、図１５に示すように、窒化膜３
６、酸化膜３５、およびＬＯＣＯＳ酸化膜３４をそれぞ
れ除去し、Ｕ溝の内壁にゲート酸化膜２５を形成する。
このとき５００オングストローム程度の犠牲酸化を行っ
てもよい。
６、酸化膜３５、およびＬＯＣＯＳ酸化膜３４をそれぞ
れ除去し、Ｕ溝の内壁にゲート酸化膜２５を形成する。
このとき５００オングストローム程度の犠牲酸化を行っ
てもよい。
【００８２】以降の工程は、第１実施例と同様の手順で
ゲート電極２６、層間絶縁膜２７、およびソース電極２
８をそれぞれ形成する。
ゲート電極２６、層間絶縁膜２７、およびソース電極２
８をそれぞれ形成する。
【００８３】本実施例の製造方法においても、１１００
℃以上、１２００℃以下の高温でＬＯＣＯＳ酸化を行う
ことで、図１６に示すようにＵ溝側壁の屈曲部がなくな
り、Ｐ+ 型ソース領域２４を浅く形成することができる
ため、縦型ＭＯＳＦＥＴの寄生容量が低減される。ま
た、ゲート酸化膜２５が均一に形成されて、歩留りが向
上し、合わせてゲート酸化膜２５の絶縁耐圧の低下が防
止される。
℃以上、１２００℃以下の高温でＬＯＣＯＳ酸化を行う
ことで、図１６に示すようにＵ溝側壁の屈曲部がなくな
り、Ｐ+ 型ソース領域２４を浅く形成することができる
ため、縦型ＭＯＳＦＥＴの寄生容量が低減される。ま
た、ゲート酸化膜２５が均一に形成されて、歩留りが向
上し、合わせてゲート酸化膜２５の絶縁耐圧の低下が防
止される。
【００８４】本出願人の実験によると、従来の縦型ＭＯ
ＳＦＥＴのゲート絶縁耐圧が２０Ｖ近傍であったのに対
して、本実施例の縦型ＭＯＳＦＥＴのゲート絶縁耐圧は
４０Ｖを越えるものが得られた（図１７参照）。
ＳＦＥＴのゲート絶縁耐圧が２０Ｖ近傍であったのに対
して、本実施例の縦型ＭＯＳＦＥＴのゲート絶縁耐圧は
４０Ｖを越えるものが得られた（図１７参照）。
【００８５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００８６】選択酸化膜を１１００℃以上、１２００℃
以下の温度で形成することにより、第２の溝の側壁の屈
曲部がなくなるため、第２の溝の側壁に接して形成され
るソース領域を浅くすることができ、縦型ＭＯＳＦＥＴ
の寄生容量が低減される。
以下の温度で形成することにより、第２の溝の側壁の屈
曲部がなくなるため、第２の溝の側壁に接して形成され
るソース領域を浅くすることができ、縦型ＭＯＳＦＥＴ
の寄生容量が低減される。
【００８７】また、第２の溝の側壁の屈曲部がなくなる
ことで、第２の溝の内壁に形成されるゲート酸化膜が均
一な厚さになるため、ゲート酸化膜の絶縁耐量の低下が
防止される。
ことで、第２の溝の内壁に形成されるゲート酸化膜が均
一な厚さになるため、ゲート酸化膜の絶縁耐量の低下が
防止される。
【図１】本発明の縦型ＭＯＳＦＥＴの構造を示す図であ
り、同図（ａ）は上面図、同図（ｂ）はＡ−Ａ’線から
見た側断面図である。
り、同図（ａ）は上面図、同図（ｂ）はＡ−Ａ’線から
見た側断面図である。
【図２】図１に示した縦型ＭＯＳＦＥＴの要部を拡大し
た側断面図である。
た側断面図である。
【図３】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、溝の形成工程の様子を
示す側断面図である。
施例の製造手順を示す図であり、溝の形成工程の様子を
示す側断面図である。
【図４】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、ＬＯＣＯＳ酸化膜の形
成工程の様子を示す側断面図である。
施例の製造手順を示す図であり、ＬＯＣＯＳ酸化膜の形
成工程の様子を示す側断面図である。
【図５】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、Ｐ型ベース領域、およ
びＰ+ 型ベースコンタクト領域の形成工程の様子を示す
側断面図である。
施例の製造手順を示す図であり、Ｐ型ベース領域、およ
びＰ+ 型ベースコンタクト領域の形成工程の様子を示す
側断面図である。
【図６】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、Ｎ+ 型ソース領域の形
成工程の様子を示す側断面図である。
施例の製造手順を示す図であり、Ｎ+ 型ソース領域の形
成工程の様子を示す側断面図である。
【図７】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、ゲート酸化膜、および
ゲート電極の形成工程の様子を示す側断面図である。
施例の製造手順を示す図であり、ゲート酸化膜、および
ゲート電極の形成工程の様子を示す側断面図である。
【図８】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の製造手順を示す図であり、層間絶縁膜、およびソ
ース電極の形成工程の様子を示す側断面図である。
施例の製造手順を示す図であり、層間絶縁膜、およびソ
ース電極の形成工程の様子を示す側断面図である。
【図９】本発明の縦型ＭＯＳＦＥＴの製造方法の第１実
施例の効果を説明する図であり、同図（ａ）は本発明の
縦型ＭＯＳＦＥＴのＵ溝の構造を示す側断面図、同図
（ｂ）は従来の縦型ＭＯＳＦＥＴのＵ溝の構造を示す側
断面図である。
施例の効果を説明する図であり、同図（ａ）は本発明の
縦型ＭＯＳＦＥＴのＵ溝の構造を示す側断面図、同図
（ｂ）は従来の縦型ＭＯＳＦＥＴのＵ溝の構造を示す側
断面図である。
【図１０】本発明の縦型ＭＯＳＦＥＴの製造方法の第１
実施例の効果を説明する図であり、ソース・ドレイン間
電圧に対する規格化された寄生容量の値の関係を示すグ
ラフである。
実施例の効果を説明する図であり、ソース・ドレイン間
電圧に対する規格化された寄生容量の値の関係を示すグ
ラフである。
【図１１】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の製造手順を示す図であり、Ｎ型ベース領域、Ｎ
+ 型ベースコンタクト領域、およびＰ+ 型ソース領域の
形成工程の様子を示す側断面図である。
実施例の製造手順を示す図であり、Ｎ型ベース領域、Ｎ
+ 型ベースコンタクト領域、およびＰ+ 型ソース領域の
形成工程の様子を示す側断面図である。
【図１２】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の製造手順を示す図であり、溝を形成するための
酸化膜、窒化膜、およびレジスト膜の形成工程の様子を
示す側断面図である。
実施例の製造手順を示す図であり、溝を形成するための
酸化膜、窒化膜、およびレジスト膜の形成工程の様子を
示す側断面図である。
【図１３】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の製造手順を示す図であり、溝の形成工程の様子
を示す側断面図である。
実施例の製造手順を示す図であり、溝の形成工程の様子
を示す側断面図である。
【図１４】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の製造手順を示す図であり、ＬＯＣＯＳ酸化膜の
形成工程の様子を示す側断面図である。
実施例の製造手順を示す図であり、ＬＯＣＯＳ酸化膜の
形成工程の様子を示す側断面図である。
【図１５】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の製造手順を示す図であり、ゲート酸化膜、ゲー
ト電極、層間絶縁膜、およびソース電極の形成工程の様
子を示す側断面図である。
実施例の製造手順を示す図であり、ゲート酸化膜、ゲー
ト電極、層間絶縁膜、およびソース電極の形成工程の様
子を示す側断面図である。
【図１６】本発明の縦型ＭＯＳＦＥＴの製造方法の第２
実施例の効果を説明する図であり、Ｕ溝の構造を示す側
断面図である。
実施例の効果を説明する図であり、Ｕ溝の構造を示す側
断面図である。
【図１７】さらに、図１７は本発明の縦型ＭＯＳＦＥＴ
の製造方法の第２実施例の効果を説明する図であり、ゲ
ート酸。化膜の絶縁耐圧を示すグラフである。
の製造方法の第２実施例の効果を説明する図であり、ゲ
ート酸。化膜の絶縁耐圧を示すグラフである。
【図１８】従来の縦型ＭＯＳＦＥＴの構造を示す側断面
図である。
図である。
１ Ｎ+ 型半導体基板 ２ Ｎ- 型エピタキシャル層 ３ Ｐ型ベース領域 ４ Ｎ+ 型ソース領域 ５、２５ ゲート酸化膜 ６、２６ ゲート電極 ７、２７ 層間絶縁膜 ８、２８ ソース電極 ９ Ｐ+ 型ベースコンタクト領域 １０ ウエハ １１ ユニットセル １２ チャネル １４、３４ ＬＯＣＯＳ酸化膜 １５、３５ 酸化膜 １６、３６ 窒化膜 １７、３７ レジスト膜 １８ ドレイン電極 １９、３９ 溝 ２１ Ｐ+ 型半導体基板 ２２ Ｐ- 型エピタキシャル層 ２３ Ｎ型ベース領域 ２４ Ｐ+ 型ソース領域 ２９ Ｎ+ 型ベースコンタクト領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/316
Claims (1)
- 【請求項１】反応性イオンエッチングを用いたシリコン
エッチング工程によってウエハ主面に第１の溝を形成
し、前記第１の溝の内壁を１１００℃以上、１２００℃
以下の温度で熱酸化させることで前記第１の溝の内壁に
選択酸化膜を形成し、前記第１の溝の内壁が前記選択酸
化膜で侵食され、前記選択酸化膜を除去することでＵ字
形で屈曲部がない平坦な側壁部を有する第２の溝を形成
し、前記第２の溝の側壁にチャネルを形成する工程を有
することを特徴とする縦型ＭＯＳＦＥＴの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/018,441 US6133099A (en) | 1997-02-04 | 1997-02-04 | Vertical MOSFET and method of manufacturing thereof |
| JP09021612A JP3087674B2 (ja) | 1997-02-04 | 1997-02-04 | 縦型ｍｏｓｆｅｔの製造方法 |
| TW087101134A TW441131B (en) | 1997-02-04 | 1998-01-26 | Vertical MOSFET and method of manufacturing thereof |
| KR10-1998-0003098A KR100413878B1 (ko) | 1997-02-04 | 1998-02-04 | 반도체장치및이의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09021612A JP3087674B2 (ja) | 1997-02-04 | 1997-02-04 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223891A JPH10223891A (ja) | 1998-08-21 |
| JP3087674B2 true JP3087674B2 (ja) | 2000-09-11 |
Family
ID=12059877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09021612A Expired - Fee Related JP3087674B2 (ja) | 1997-02-04 | 1997-02-04 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6133099A (ja) |
| JP (1) | JP3087674B2 (ja) |
| KR (1) | KR100413878B1 (ja) |
| TW (1) | TW441131B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101961655B1 (ko) * | 2016-11-21 | 2019-03-25 | 현대건설주식회사 | 항타 말뚝과 박스형 프리캐스트 콘크리트 구조물을 결합한 해상 구조물 및 그 시공방법 |
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| JP2004104003A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体素子 |
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-
1997
- 1997-02-04 US US09/018,441 patent/US6133099A/en not_active Expired - Lifetime
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1998
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Non-Patent Citations (1)
| Title |
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| 前田和夫「最新ＬＳＩプロセス技術」（昭５８−７−２５）株式会社工業調査会、Ｐ３１８−３２０ |
Cited By (1)
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|---|---|---|---|---|
| KR101961655B1 (ko) * | 2016-11-21 | 2019-03-25 | 현대건설주식회사 | 항타 말뚝과 박스형 프리캐스트 콘크리트 구조물을 결합한 해상 구조물 및 그 시공방법 |
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