JPH04215441A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04215441A JPH04215441A JP41070190A JP41070190A JPH04215441A JP H04215441 A JPH04215441 A JP H04215441A JP 41070190 A JP41070190 A JP 41070190A JP 41070190 A JP41070190 A JP 41070190A JP H04215441 A JPH04215441 A JP H04215441A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- forming
- film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000005468 ion implantation Methods 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 239000007772 electrode material Substances 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 abstract 1
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 27
- 150000002500 ions Chemical class 0.000 description 7
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000007774 longterm Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴおよびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】シリコンＭＯＳＦＥＴを主要な構成素子
とする高集積なシリコン集積回路においては、微細化と
ともに高速化の進展がなされてきているが、ゲート長が
０．５μｍ、あるいはそれ以下となると、電源耐圧や発
熱，長期信頼性の問題が次第に深刻化していき、それに
つれて素子本来ではなく素子の周辺に位置する材料の物
性から生じるさまざまな寄生素子の影響が次第に大きく
なりつつある。その一つとして、ソース・ドレイン領域
とＳｉ基板との接合による接合容量がゲート遅延に効い
てくる重要な要素となっている。また、チャネル長の減
少に伴って、ゲート材料の電気抵抗（ゲート抵抗）もゲ
ート遅延に効いてくるもう一つの重要な要素となってい
る。従来のＭＯＳＦＥＴにおける接合容量は、パンチス
ルーを防ぐことを目的の１つとして為されるチャネルド
ープ領域の形成がパンチスルー効果を十分に抑えるため
に、ソース・ドレインの接合深さより深く為されるため
に、ソース・ドレイン接合の空乏層幅が減少することに
よって増加するという欠点があった。また、従来のＭＯ
ＳＦＥＴにおいては、ゲート抵抗を少しでも減少させる
ためにマッシュルーム構造を採用してきたが、断面形状
に凹凸が多く、応力の影響によって信頼性を低下させる
という欠点を有していた。
とする高集積なシリコン集積回路においては、微細化と
ともに高速化の進展がなされてきているが、ゲート長が
０．５μｍ、あるいはそれ以下となると、電源耐圧や発
熱，長期信頼性の問題が次第に深刻化していき、それに
つれて素子本来ではなく素子の周辺に位置する材料の物
性から生じるさまざまな寄生素子の影響が次第に大きく
なりつつある。その一つとして、ソース・ドレイン領域
とＳｉ基板との接合による接合容量がゲート遅延に効い
てくる重要な要素となっている。また、チャネル長の減
少に伴って、ゲート材料の電気抵抗（ゲート抵抗）もゲ
ート遅延に効いてくるもう一つの重要な要素となってい
る。従来のＭＯＳＦＥＴにおける接合容量は、パンチス
ルーを防ぐことを目的の１つとして為されるチャネルド
ープ領域の形成がパンチスルー効果を十分に抑えるため
に、ソース・ドレインの接合深さより深く為されるため
に、ソース・ドレイン接合の空乏層幅が減少することに
よって増加するという欠点があった。また、従来のＭＯ
ＳＦＥＴにおいては、ゲート抵抗を少しでも減少させる
ためにマッシュルーム構造を採用してきたが、断面形状
に凹凸が多く、応力の影響によって信頼性を低下させる
という欠点を有していた。
【０００３】一方、ＭＯＳＦＥＴの長期信頼性を向上さ
せるための有効な手段として用いられてきたＬＤＤ構造
もＬＤＤ領域の比較的高い電気抵抗のためにソース・ド
レインの寄生抵抗が増大し、また、ＬＤＤ固有の劣化モ
ードのために、さらにこの寄生抵抗の増加や、相互コン
ダクタンスの低下が助長され、不利な面が見えてきた。 これを解決するためにゲート・ドレインオーバーラップ
トＬＤＤ−ＭＯＳＦＥＴが提案された。これは、ＬＤＤ
領域がゲートの直下に位置するためにゲートのコントロ
ールを受けるため、上述のような欠点が解消するもので
ある。ゲート・ドレインオーバーラップトＬＤＤ−ＭＯ
ＳＦＥＴには２つの形成方法がある。これを図２を用い
て説明する。図２の（ａ）に示すように、Ｓｉ基板１の
ＬＤＤ領域１１をゲートの直下まで持ってこなければな
らないためにゲート・ドレインオーバーラップトＬＤＤ
−ＭＯＳＦＥＴではＬＤＤ領域１１形成に斜めイオン注
入法を用いる。図中、５はゲート電極，６はゲート酸化
膜を示す。図２において、矢印はイオン注入におけるイ
オンの方向および注入位置を示している。ＬＤＤ領域１
１を残すためにソース・ドレイン領域２の形成には、図
２の（ｂ）に示すようにサイドウォールスペーサ１２を
用いた斜めイオン注入法を用いるか、又は図２の（ｃ）
に示すようにサイドウォールスペーサなしの垂直イオン
注入を用いる。前者の場合、ソース・ドレイン領域２の
形成時の斜めイオン注入工程において膜厚の薄いサイド
ウォールスペーサ１２の底部をイオンの一部が貫通し、
これによって欠陥が生じ（図２の（ｂ）に示す欠陥の生
じた酸化膜１３）、ＬＤＤ固有の劣化モードを助長して
しまうという欠点がある。また、後者の場合は、この欠
点はないが、前者の場合も含めて、ＬＤＤ領域１１の形
成時にイオンがゲート酸化膜６の端部を貫通するため、
やはり欠陥が生じ（図２の（ｃ）に示す欠陥の生じた酸
化膜１３）、ホットキャリア耐性を悪化させるという欠
点があった。
せるための有効な手段として用いられてきたＬＤＤ構造
もＬＤＤ領域の比較的高い電気抵抗のためにソース・ド
レインの寄生抵抗が増大し、また、ＬＤＤ固有の劣化モ
ードのために、さらにこの寄生抵抗の増加や、相互コン
ダクタンスの低下が助長され、不利な面が見えてきた。 これを解決するためにゲート・ドレインオーバーラップ
トＬＤＤ−ＭＯＳＦＥＴが提案された。これは、ＬＤＤ
領域がゲートの直下に位置するためにゲートのコントロ
ールを受けるため、上述のような欠点が解消するもので
ある。ゲート・ドレインオーバーラップトＬＤＤ−ＭＯ
ＳＦＥＴには２つの形成方法がある。これを図２を用い
て説明する。図２の（ａ）に示すように、Ｓｉ基板１の
ＬＤＤ領域１１をゲートの直下まで持ってこなければな
らないためにゲート・ドレインオーバーラップトＬＤＤ
−ＭＯＳＦＥＴではＬＤＤ領域１１形成に斜めイオン注
入法を用いる。図中、５はゲート電極，６はゲート酸化
膜を示す。図２において、矢印はイオン注入におけるイ
オンの方向および注入位置を示している。ＬＤＤ領域１
１を残すためにソース・ドレイン領域２の形成には、図
２の（ｂ）に示すようにサイドウォールスペーサ１２を
用いた斜めイオン注入法を用いるか、又は図２の（ｃ）
に示すようにサイドウォールスペーサなしの垂直イオン
注入を用いる。前者の場合、ソース・ドレイン領域２の
形成時の斜めイオン注入工程において膜厚の薄いサイド
ウォールスペーサ１２の底部をイオンの一部が貫通し、
これによって欠陥が生じ（図２の（ｂ）に示す欠陥の生
じた酸化膜１３）、ＬＤＤ固有の劣化モードを助長して
しまうという欠点がある。また、後者の場合は、この欠
点はないが、前者の場合も含めて、ＬＤＤ領域１１の形
成時にイオンがゲート酸化膜６の端部を貫通するため、
やはり欠陥が生じ（図２の（ｃ）に示す欠陥の生じた酸
化膜１３）、ホットキャリア耐性を悪化させるという欠
点があった。
【０００４】
【発明が解決しようとする課題】このようにＭＯＳＦＥ
Ｔでは高速化を推進するために、ゲート抵抗の低減，接
合容量の低減，ゲート・ドレインオーバーラップトＬＤ
Ｄ−ＭＯＳＦＥＴの採用を推し進める必要があるが、従
来の構造、および製造方法には上述したように、根源的
な欠点があった。
Ｔでは高速化を推進するために、ゲート抵抗の低減，接
合容量の低減，ゲート・ドレインオーバーラップトＬＤ
Ｄ−ＭＯＳＦＥＴの採用を推し進める必要があるが、従
来の構造、および製造方法には上述したように、根源的
な欠点があった。
【０００５】本発明の目的は、このような欠点を解消、
もしくは軽減し、ＭＯＳＦＥＴの一層の高速化に寄与す
る構造および製造方法を提供することにある。
もしくは軽減し、ＭＯＳＦＥＴの一層の高速化に寄与す
る構造および製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
、本発明に係るＭＯＳＦＥＴは、Ｓｉ基板上に形成され
るＭＯＳＦＥＴにおいて、ゲート電極のチャネルの長さ
方向の垂直断面形状が逆台形をなしているものである。 また、本発明に係るゲート・ドレインオーバーラップト
ＬＤＤ−ＭＯＳＦＥＴの製造方法は、Ｓｉ基板上にゲー
ト酸化膜を形成し、前記ゲート酸化膜上にゲート電極膜
を形成し、前記ゲート電極膜をパターニングし、これを
マスクとして、セルファラインに斜めイオン注入法でＬ
ＤＤ領域を形成し、引き続きイオン注入法でソース・ド
レイン領域を形成し、コンタクト窓を形成し、配線金属
膜を形成し、前記配線金属膜をパターニングする一連の
ゲート・ドレインオーバーラップトＬＤＤ−ＭＯＳＦＥ
Ｔ形成工程において、前記ゲート電極膜を逆台形に形成
し、前記ＬＤＤ領域の形成方法である斜めイオン注入の
際に注入方向の鉛直方向からの偏角を前記ゲート電極の
逆台形の側辺の鉛直方向からの偏角に一致させるもので
ある。また、本発明に係るＭＯＳＦＥＴは、Ｓｉ基板上
に形成されるＭＯＳＦＥＴにおいて、チャネル領域の直
下にのみチャネルドープ領域を有するものである。 また、本発明に係るＭＯＳＦＥＴの製造方法は、Ｓｉ基
板上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲ
ート電極パターンを形成し、これをマスクとして、セル
フアラインにイオン注入法でソース・ドレイン領域を形
成し、コンタクト窓を形成し、配線金属膜を形成し、前
記配線金属膜をパターニングする一連のＭＯＳＦＥＴ形
成工程において、まず、Ｓｉ基板上に全面に窒化膜を堆
積し、これを、前記ゲート電極パターンに反転したパタ
ーン形状を有するマスクを用いたリソグラフィー工程に
よってパターニングし、これをマスクとして、チャネル
ドープ領域をイオン注入法によりセルフアラインにより
形成し、前記熱酸化法によりゲート酸化膜を形成し、ゲ
ート電極材を全面に堆積し、前記窒化膜の上面で止まる
ように平坦化エッチバック法によりエッチバックし、窒
化膜を除去することによって前記ゲート酸化膜およびゲ
ート電極パターンの形成を行うものである。
、本発明に係るＭＯＳＦＥＴは、Ｓｉ基板上に形成され
るＭＯＳＦＥＴにおいて、ゲート電極のチャネルの長さ
方向の垂直断面形状が逆台形をなしているものである。 また、本発明に係るゲート・ドレインオーバーラップト
ＬＤＤ−ＭＯＳＦＥＴの製造方法は、Ｓｉ基板上にゲー
ト酸化膜を形成し、前記ゲート酸化膜上にゲート電極膜
を形成し、前記ゲート電極膜をパターニングし、これを
マスクとして、セルファラインに斜めイオン注入法でＬ
ＤＤ領域を形成し、引き続きイオン注入法でソース・ド
レイン領域を形成し、コンタクト窓を形成し、配線金属
膜を形成し、前記配線金属膜をパターニングする一連の
ゲート・ドレインオーバーラップトＬＤＤ−ＭＯＳＦＥ
Ｔ形成工程において、前記ゲート電極膜を逆台形に形成
し、前記ＬＤＤ領域の形成方法である斜めイオン注入の
際に注入方向の鉛直方向からの偏角を前記ゲート電極の
逆台形の側辺の鉛直方向からの偏角に一致させるもので
ある。また、本発明に係るＭＯＳＦＥＴは、Ｓｉ基板上
に形成されるＭＯＳＦＥＴにおいて、チャネル領域の直
下にのみチャネルドープ領域を有するものである。 また、本発明に係るＭＯＳＦＥＴの製造方法は、Ｓｉ基
板上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲ
ート電極パターンを形成し、これをマスクとして、セル
フアラインにイオン注入法でソース・ドレイン領域を形
成し、コンタクト窓を形成し、配線金属膜を形成し、前
記配線金属膜をパターニングする一連のＭＯＳＦＥＴ形
成工程において、まず、Ｓｉ基板上に全面に窒化膜を堆
積し、これを、前記ゲート電極パターンに反転したパタ
ーン形状を有するマスクを用いたリソグラフィー工程に
よってパターニングし、これをマスクとして、チャネル
ドープ領域をイオン注入法によりセルフアラインにより
形成し、前記熱酸化法によりゲート酸化膜を形成し、ゲ
ート電極材を全面に堆積し、前記窒化膜の上面で止まる
ように平坦化エッチバック法によりエッチバックし、窒
化膜を除去することによって前記ゲート酸化膜およびゲ
ート電極パターンの形成を行うものである。
【０００７】
【作用】次に、本発明の作用，原理を説明する。まず、
請求項１に係る発明の構造を図１を用いて説明する。図
１において、１はＳｉ基板，２はソース・ドレイン領域
，３はＣＶＤ酸化膜，４は金属配線，５はゲート電極，
６はゲート酸化膜である。本発明において、ゲート電極
５は、逆台形をなしており、上底の長さは、下底の長さ
より長い。チャネル長は、下底の長さにより決まるから
、当然短チャネルデバイスとなる。また、逆台形をなし
ているため、同一チャネル長かつ同一膜厚ならば、従来
の矩形ゲートより断面積は大きく、ゲート抵抗は低い。 これは、マッシュルームゲートと共通する特徴であるが
、マッシュルームゲートは、Ｔ字型をしており、断面に
おいて屈曲点が８箇所もある。これに比べ本発明では、
断面積はより大きく、かつ屈曲点は従来の矩形ゲートと
同じ４箇所であり、応力による断線に強い。
請求項１に係る発明の構造を図１を用いて説明する。図
１において、１はＳｉ基板，２はソース・ドレイン領域
，３はＣＶＤ酸化膜，４は金属配線，５はゲート電極，
６はゲート酸化膜である。本発明において、ゲート電極
５は、逆台形をなしており、上底の長さは、下底の長さ
より長い。チャネル長は、下底の長さにより決まるから
、当然短チャネルデバイスとなる。また、逆台形をなし
ているため、同一チャネル長かつ同一膜厚ならば、従来
の矩形ゲートより断面積は大きく、ゲート抵抗は低い。 これは、マッシュルームゲートと共通する特徴であるが
、マッシュルームゲートは、Ｔ字型をしており、断面に
おいて屈曲点が８箇所もある。これに比べ本発明では、
断面積はより大きく、かつ屈曲点は従来の矩形ゲートと
同じ４箇所であり、応力による断線に強い。
【０００８】次に、請求項２の発明の製造方法を図２Ａ
，図２Ｂを用いて説明する。図２Ａの（ａ）〜（ｃ）に
ついては上述したので省略する。図２Ｂの（ｄ）〜（ｅ
）は、本発明の第２の製造方法の原理を示すものである
。本発明では、ゲート電極５の断面形状が逆台形である
ことを用いている。まず、ＬＤＤ領域１１の形成の斜め
イオン注入において、傾き角をゲート電極５の断面逆台
形の側辺と平行になるようにする。これにより、図２Ｂ
の（ｄ）に示すようにゲート電極５にマスクされなかっ
たイオンは、直ちにＬＤＤ領域１１に注入されＬＤＤ領
域１１を形成する。一方、ゲート電極５にマスクされた
イオンは、ゲート酸化膜６までの深さが深いために、ゲ
ート酸化膜６までは届かず、したがって、ゲート酸化膜
６内にイオン注入による損傷は入らない。また、ソース
・ドレイン領域２は様々な作り方が考えられるが、一例
として、図２Ｂの（ｅ）に示すように新たなサイドウォ
ールスペーサ１２は形成させず、ＬＤＤ領域１１を形成
したときに用いたのと同じゲート側辺形状を用い、傾き
角を、ＬＤＤ領域１１を形成したときに用いた傾き角よ
り（０を含めた）小さい角度として形成する。 一般にソース・ドレイン領域２は、その形成方法によら
ずＬＤＤ領域１１より外側に位置するので、ＬＤＤ領域
１１を本発明の方法で形成する限り、ゲート酸化膜６内
のイオン注入による損傷の形成を防止することができる
。
，図２Ｂを用いて説明する。図２Ａの（ａ）〜（ｃ）に
ついては上述したので省略する。図２Ｂの（ｄ）〜（ｅ
）は、本発明の第２の製造方法の原理を示すものである
。本発明では、ゲート電極５の断面形状が逆台形である
ことを用いている。まず、ＬＤＤ領域１１の形成の斜め
イオン注入において、傾き角をゲート電極５の断面逆台
形の側辺と平行になるようにする。これにより、図２Ｂ
の（ｄ）に示すようにゲート電極５にマスクされなかっ
たイオンは、直ちにＬＤＤ領域１１に注入されＬＤＤ領
域１１を形成する。一方、ゲート電極５にマスクされた
イオンは、ゲート酸化膜６までの深さが深いために、ゲ
ート酸化膜６までは届かず、したがって、ゲート酸化膜
６内にイオン注入による損傷は入らない。また、ソース
・ドレイン領域２は様々な作り方が考えられるが、一例
として、図２Ｂの（ｅ）に示すように新たなサイドウォ
ールスペーサ１２は形成させず、ＬＤＤ領域１１を形成
したときに用いたのと同じゲート側辺形状を用い、傾き
角を、ＬＤＤ領域１１を形成したときに用いた傾き角よ
り（０を含めた）小さい角度として形成する。 一般にソース・ドレイン領域２は、その形成方法によら
ずＬＤＤ領域１１より外側に位置するので、ＬＤＤ領域
１１を本発明の方法で形成する限り、ゲート酸化膜６内
のイオン注入による損傷の形成を防止することができる
。
【０００９】次に、図３を用いて、請求項３に係る発明
の構造を示す。特徴は、ゲート電極５の直下にのみチャ
ネルドープされた領域７があり、ソース・ドレイン領域
２の直下には存在しないことである。このため、接合容
量を大幅に低減でき、高速化に寄与することができる。
の構造を示す。特徴は、ゲート電極５の直下にのみチャ
ネルドープされた領域７があり、ソース・ドレイン領域
２の直下には存在しないことである。このため、接合容
量を大幅に低減でき、高速化に寄与することができる。
【００１０】次に、図４を用いて、請求項４に係る発明
のＭＯＳＦＥＴ製造方法を説明する。本発明では、図４
の（ａ）に示すように、まず、Ｓｉ基板上に窒化膜８の
パターンを形成し、将来のゲートとなるべきところのみ
を逆に開口する。次に、図４の（ｂ）に示すように熱酸
化法により全面酸化を行って、犠牲酸化膜１０を開口部
のみに形成する。このとき、窒化膜８上にも僅かに酸化
膜が形成される。次に、この形状を利用して、イオン注
入法によりチャネルドープイオンを注入する。これによ
り、開口部、即ち、将来のゲートとなるべき部分のみチ
ャネルドープ領域７を形成することができる。次に、ゲ
ート電極５のブランケット成長およびこれにつづく平坦
化エッチバック工程などにより、ゲート電極５を開口部
にのみ形成する。これは、通常のＬＳＩプロセスを利用
すれば可能である。この時点で、上面は平坦となってお
り、ゲート電極５の部分以外は、窒化膜８が露出してい
るので、ホットリン酸でウェットエッチすることにより
、図４の（ｃ）に示すように、容易に反転パターンをゲ
ートパターンとして形成することができる。あとは、通
常のＬＳＩプロセスを用いて、ＭＯＳＦＥＴ集積回路を
形成することができる。このとき、図４の（ｄ）に示す
ようにソース・ドレイン領域２の直下にはチャネルドー
プされた領域７は伸びておらず、請求項２に係る発明の
ＭＯＳＦＥＴを形成する工程となっている。
のＭＯＳＦＥＴ製造方法を説明する。本発明では、図４
の（ａ）に示すように、まず、Ｓｉ基板上に窒化膜８の
パターンを形成し、将来のゲートとなるべきところのみ
を逆に開口する。次に、図４の（ｂ）に示すように熱酸
化法により全面酸化を行って、犠牲酸化膜１０を開口部
のみに形成する。このとき、窒化膜８上にも僅かに酸化
膜が形成される。次に、この形状を利用して、イオン注
入法によりチャネルドープイオンを注入する。これによ
り、開口部、即ち、将来のゲートとなるべき部分のみチ
ャネルドープ領域７を形成することができる。次に、ゲ
ート電極５のブランケット成長およびこれにつづく平坦
化エッチバック工程などにより、ゲート電極５を開口部
にのみ形成する。これは、通常のＬＳＩプロセスを利用
すれば可能である。この時点で、上面は平坦となってお
り、ゲート電極５の部分以外は、窒化膜８が露出してい
るので、ホットリン酸でウェットエッチすることにより
、図４の（ｃ）に示すように、容易に反転パターンをゲ
ートパターンとして形成することができる。あとは、通
常のＬＳＩプロセスを用いて、ＭＯＳＦＥＴ集積回路を
形成することができる。このとき、図４の（ｄ）に示す
ようにソース・ドレイン領域２の直下にはチャネルドー
プされた領域７は伸びておらず、請求項２に係る発明の
ＭＯＳＦＥＴを形成する工程となっている。
【００１１】
【実施例】次に本発明の実施例について説明する。本実
施例は、請求項２，３の発明に係る製造方法を用い、請
求項１，３の発明の構造を兼ね備え、かつホットキャリ
ア耐性が向上しているＭＯＳＦＥＴの典型的な例に関す
るものである。図において、ｐ形（１００）Ｓｉ基板１
を用いる。尚、素子分離領域形成、およびウェル形成は
、本発明にとっては本質的ではないので省略する。Ｓｉ
基板１上にＣＶＤ法により窒化膜８を２００ｎｍ形成す
る。次に、リソグラフィー工程を用いて、ゲート反転パ
ターンをレジスト９上に形成し、図５Ａの（ａ）に示す
構造を得る。次にＣＦ４（２０％）＋ＣＨＦ３（２０％
）＋Ｏ２（６０％）よりなるエッチングガスを用い、流
量４０〜５０ｓｃｃｍ、ｒｆパワー５００Ｗで平行平板
型ＲＩＥ装置を用いて、窒化膜８をエッチングし、終点
間隔でＯ２供給を停止して窒化膜８を抜ききり、下地の
Ｓｉ基板１との選択性、および底部のパターン転写精度
のいずれも良好に窒化膜８をテーパーエッチして図５Ａ
の（ｂ）に示す形状を得る。
施例は、請求項２，３の発明に係る製造方法を用い、請
求項１，３の発明の構造を兼ね備え、かつホットキャリ
ア耐性が向上しているＭＯＳＦＥＴの典型的な例に関す
るものである。図において、ｐ形（１００）Ｓｉ基板１
を用いる。尚、素子分離領域形成、およびウェル形成は
、本発明にとっては本質的ではないので省略する。Ｓｉ
基板１上にＣＶＤ法により窒化膜８を２００ｎｍ形成す
る。次に、リソグラフィー工程を用いて、ゲート反転パ
ターンをレジスト９上に形成し、図５Ａの（ａ）に示す
構造を得る。次にＣＦ４（２０％）＋ＣＨＦ３（２０％
）＋Ｏ２（６０％）よりなるエッチングガスを用い、流
量４０〜５０ｓｃｃｍ、ｒｆパワー５００Ｗで平行平板
型ＲＩＥ装置を用いて、窒化膜８をエッチングし、終点
間隔でＯ２供給を停止して窒化膜８を抜ききり、下地の
Ｓｉ基板１との選択性、および底部のパターン転写精度
のいずれも良好に窒化膜８をテーパーエッチして図５Ａ
の（ｂ）に示す形状を得る。
【００１２】次に、ゲート酸化工程を９００℃で行い、
底部において１０ｎｍの膜厚の、犠牲酸化膜１０を窒化
膜８開口部および窒化膜８上に形成する。次に、ボロン
をドーズ量１×１０１２ｃｍ−２、加速電圧３０ｋｅＶ
、および、ドーズ量１×１０１２ｃｍ−２、加速電圧８
０ｋｅＶの条件で２度イオン注入し、チャネルドープさ
れた領域７を形成し、図５Ａの（ｃ）に示す構造を得る
。次に、ウェットエッチングによって犠牲酸化膜１０を
除去し、再びゲート酸化工程を９００℃で行い、底部に
おいて１０ｎｍの膜厚の、ゲート酸化膜６を形成する。 次に、全面にタングステンをスパッタ法により膜厚３０
０ｎｍだけ、ブランケット堆積し、これによってゲート
電極５をなし、図５Ｂの（ｄ）に示す構造を得る。
底部において１０ｎｍの膜厚の、犠牲酸化膜１０を窒化
膜８開口部および窒化膜８上に形成する。次に、ボロン
をドーズ量１×１０１２ｃｍ−２、加速電圧３０ｋｅＶ
、および、ドーズ量１×１０１２ｃｍ−２、加速電圧８
０ｋｅＶの条件で２度イオン注入し、チャネルドープさ
れた領域７を形成し、図５Ａの（ｃ）に示す構造を得る
。次に、ウェットエッチングによって犠牲酸化膜１０を
除去し、再びゲート酸化工程を９００℃で行い、底部に
おいて１０ｎｍの膜厚の、ゲート酸化膜６を形成する。 次に、全面にタングステンをスパッタ法により膜厚３０
０ｎｍだけ、ブランケット堆積し、これによってゲート
電極５をなし、図５Ｂの（ｄ）に示す構造を得る。
【００１３】次に、平坦化エッチバック法により、窒化
膜８の上面までエッチバックし、ホットリン酸を用いて
、窒化膜８を全面除去し、図５Ｂの（ｅ）に示す構造を
得る。窒化膜８をイオン注入のマスクとして用いること
により、チャネルドープされた領域７を従来と異なり、
チャネル領域の下部に限定することができる。ここに、
請求項４の発明に係る方法を実施している。
膜８の上面までエッチバックし、ホットリン酸を用いて
、窒化膜８を全面除去し、図５Ｂの（ｅ）に示す構造を
得る。窒化膜８をイオン注入のマスクとして用いること
により、チャネルドープされた領域７を従来と異なり、
チャネル領域の下部に限定することができる。ここに、
請求項４の発明に係る方法を実施している。
【００１４】次に、ゲート電極５の側辺の一方に平行に
ドーズ量１×１０１３ｃｍ−２、加速電圧５０ｋｅＶで
リンを斜めイオン注入法によりイオン注入し、引き続き
、ゲート電極５の他方の側辺に平行に、同じ条件で斜め
イオン注入法によってリンをイオン注入し、これによっ
てＬＤＤ領域１１を形成し、図５Ｂの（ｆ）に示す構造
を得る。このとき、ゲート電極５の直下のゲート酸化膜
６には側辺とイオン注入方向の平行性の効果により、注
入イオンは到達できず、ホットキャリア効果を助長する
ゲート酸化膜６の膜室の低下を防止している。ここに、
請求項２の発明に係る方法を実施している。
ドーズ量１×１０１３ｃｍ−２、加速電圧５０ｋｅＶで
リンを斜めイオン注入法によりイオン注入し、引き続き
、ゲート電極５の他方の側辺に平行に、同じ条件で斜め
イオン注入法によってリンをイオン注入し、これによっ
てＬＤＤ領域１１を形成し、図５Ｂの（ｆ）に示す構造
を得る。このとき、ゲート電極５の直下のゲート酸化膜
６には側辺とイオン注入方向の平行性の効果により、注
入イオンは到達できず、ホットキャリア効果を助長する
ゲート酸化膜６の膜室の低下を防止している。ここに、
請求項２の発明に係る方法を実施している。
【００１５】次に、ゲート電極５の一方の側辺の下点か
ら水平にチャネルの外側に向かった方向、５０ｎｍのと
ころの位置する点と同側辺の上点を結んだ直線に平行な
方向にドーズ量２×１０１５ｃｍ−２、加速電圧９０ｋ
ｅＶで砒素を斜めイオン注入法によってイオン注入し、
さらにゲート電極５の他方の側辺に対しても同一条件で
斜めイオン注入法によって砒素をイオン注入し、これに
よってソース・ドレイン領域２を形成し、図５Ｃの（ｇ
）に示す構造を得る。次に、コンフォーマルなＣＶＤ法
により、ＣＶＤ酸化膜３を約２００ｎｍの膜厚だけ堆積
し、リソグラフィー法によってコンタクトホールを形成
後、金属配線４を全面堆積し、再び、リソグラフィー法
によって、金属配線４をパターニングし、図５Ｃの（ｈ
）に示す素子構造を最終的に得る。この構造においては
、請求項３の発明に係る構造を有しており、チャネルド
ープされた領域７は、ゲート酸化膜６の直下に限定され
ており、本来不必要であったソース・ドレイン領域２の
直下には形成されていないのが特徴である。また、同構
造においては、請求項１の発明に係る構造をも有してお
り、ゲート電極５は、従来の矩形断面をもつゲート電極
を用いた場合はもとより、マッシュルームゲートに比べ
ても、より大きい断面積を有しており、低ゲート抵抗化
に有利であり、かつ、マッシュルームゲートより大きく
、矩形ゲートと同等の耐応力耐性がある。なお、本実施
例では、ソース・ドレイン領域２の形成に角度の異なる
斜めイオン注入を用いているが、これは本質的なことで
はなく、垂直イオン注入で形成した場合や、その他の形
成方法を用いた場合でも、ＬＤＤ領域１１形成に側辺が
逆テーパーであることと、イオン注入方向と側辺の向き
を平行にする方法を用いる限り、当然本発明に含まれる
。 また、本実施例では、ｎＭＯＳのみを例としたが、当然
ｐＭＯＳ，ＣＭＯＳ，ＢｉＣＭＯＳなど本発明の原理を
一部に用いる限り、当然本発明に含まれる。また、本実
施例においては、２回に分けた斜めイオン注入を用いた
が、傾けた回転イオン注入の技術の応用も当然本発明に
含まれる。
ら水平にチャネルの外側に向かった方向、５０ｎｍのと
ころの位置する点と同側辺の上点を結んだ直線に平行な
方向にドーズ量２×１０１５ｃｍ−２、加速電圧９０ｋ
ｅＶで砒素を斜めイオン注入法によってイオン注入し、
さらにゲート電極５の他方の側辺に対しても同一条件で
斜めイオン注入法によって砒素をイオン注入し、これに
よってソース・ドレイン領域２を形成し、図５Ｃの（ｇ
）に示す構造を得る。次に、コンフォーマルなＣＶＤ法
により、ＣＶＤ酸化膜３を約２００ｎｍの膜厚だけ堆積
し、リソグラフィー法によってコンタクトホールを形成
後、金属配線４を全面堆積し、再び、リソグラフィー法
によって、金属配線４をパターニングし、図５Ｃの（ｈ
）に示す素子構造を最終的に得る。この構造においては
、請求項３の発明に係る構造を有しており、チャネルド
ープされた領域７は、ゲート酸化膜６の直下に限定され
ており、本来不必要であったソース・ドレイン領域２の
直下には形成されていないのが特徴である。また、同構
造においては、請求項１の発明に係る構造をも有してお
り、ゲート電極５は、従来の矩形断面をもつゲート電極
を用いた場合はもとより、マッシュルームゲートに比べ
ても、より大きい断面積を有しており、低ゲート抵抗化
に有利であり、かつ、マッシュルームゲートより大きく
、矩形ゲートと同等の耐応力耐性がある。なお、本実施
例では、ソース・ドレイン領域２の形成に角度の異なる
斜めイオン注入を用いているが、これは本質的なことで
はなく、垂直イオン注入で形成した場合や、その他の形
成方法を用いた場合でも、ＬＤＤ領域１１形成に側辺が
逆テーパーであることと、イオン注入方向と側辺の向き
を平行にする方法を用いる限り、当然本発明に含まれる
。 また、本実施例では、ｎＭＯＳのみを例としたが、当然
ｐＭＯＳ，ＣＭＯＳ，ＢｉＣＭＯＳなど本発明の原理を
一部に用いる限り、当然本発明に含まれる。また、本実
施例においては、２回に分けた斜めイオン注入を用いた
が、傾けた回転イオン注入の技術の応用も当然本発明に
含まれる。
【００１６】
【発明の効果】本発明のチャネルドープされた領域７の
構造は、接合容量の低減により、また、本発明のゲート
電極５の構造は、ゲート抵抗の低減により、何れも、Ｍ
ＯＳＦＥＴ集積回路の高速化に卓絶した効果を発揮する
ものである。また、本発明のチャネルドープされた領域
７の形成方法は、本発明のチャネルドープされた領域７
の構造を容易に形成するのに効果があることに加え、実
施例にも示したように、本発明のゲート構造を形成する
のにも有効に機能し、かつ、同ゲート電極５の形状を製
造工程の途中で用いて、本発明のＬＤＤ領域１１形成工
程と複合化でき、ゲート・ドレインオーバーラップトＬ
ＤＤ−ＭＯＳＦＥＴとすることができるので、さらに駆
動能力を向上でき、できあがったＭＯＳＦＥＴ集積回路
の長期信頼性の向上にも卓絶した効果を発揮するもので
あり、高速性，高信頼性のＭＯＳＦＥＴ集積回路の形成
を容易とする。
構造は、接合容量の低減により、また、本発明のゲート
電極５の構造は、ゲート抵抗の低減により、何れも、Ｍ
ＯＳＦＥＴ集積回路の高速化に卓絶した効果を発揮する
ものである。また、本発明のチャネルドープされた領域
７の形成方法は、本発明のチャネルドープされた領域７
の構造を容易に形成するのに効果があることに加え、実
施例にも示したように、本発明のゲート構造を形成する
のにも有効に機能し、かつ、同ゲート電極５の形状を製
造工程の途中で用いて、本発明のＬＤＤ領域１１形成工
程と複合化でき、ゲート・ドレインオーバーラップトＬ
ＤＤ−ＭＯＳＦＥＴとすることができるので、さらに駆
動能力を向上でき、できあがったＭＯＳＦＥＴ集積回路
の長期信頼性の向上にも卓絶した効果を発揮するもので
あり、高速性，高信頼性のＭＯＳＦＥＴ集積回路の形成
を容易とする。
【図１】本発明の第一のゲート電極構造を示す図である
。
。
【図２Ａ】従来のゲート・ドレインオーバーラップトＬ
ＤＤ−ＭＯＳＦＥＴの形成方法の原理を示す図である。
ＤＤ−ＭＯＳＦＥＴの形成方法の原理を示す図である。
【図２Ｂ】本発明のゲート・ドレインオーバーラップト
ＬＤＤ−ＭＯＳＦＥＴの形成方法の原理を示す図である
。
ＬＤＤ−ＭＯＳＦＥＴの形成方法の原理を示す図である
。
【図３】本発明のチャネルドープされた領域の構造を示
す図である。
す図である。
【図４】本発明のチャネルドープされた領域を形成する
ための製造方法の原理を示す図である。
ための製造方法の原理を示す図である。
【図５Ａ】本発明の製造方法によりゲート・ドレインオ
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
【図５Ｂ】本発明の製造方法によりゲート・ドレインオ
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
【図５Ｃ】本発明の製造方法によりゲート・ドレインオ
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ集積回路の形成を
行った典型的な一実施例を示す図である。
１ Ｓｉ基板
２ ソース・ドレイン領域
３ ＣＶＤ酸化膜
４ 金属配線
５ ゲート電極
６ ゲート酸化膜
７ チャネルドープされた領域
８ 窒化膜
９ レジスト
１０ 犠牲酸化膜
１１ ＬＤＤ領域
１２ サイドウォールスペーサ
Claims (4)
- 【請求項１】 Ｓｉ基板上に形成されるＭＯＳＦＥＴ
において、ゲート電極のチャネルの長さ方向の垂直断面
形状が逆台形をなしていることを特徴とするＭＯＳＦＥ
Ｔ。 - 【請求項２】 Ｓｉ基板上にゲート酸化膜を形成し、
前記ゲート酸化膜上にゲート電極膜を形成し、前記ゲー
ト電極膜をパターニングし、これをマスクとして、セル
ファラインに斜めイオン注入法でＬＤＤ領域を形成し、
引き続きイオン注入法でソース・ドレイン領域を形成し
、コンタクト窓を形成し、配線金属膜を形成し、前記配
線金属膜をパターニングする一連のゲート・ドレインオ
ーバーラップトＬＤＤ−ＭＯＳＦＥＴ形成工程において
、前記ゲート電極膜を逆台形に形成し、前記ＬＤＤ領域
の形成方法である斜めイオン注入の際に注入方向の鉛直
方向からの偏角を前記ゲート電極の逆台形の側辺の鉛直
方向からの偏角に一致させることを特徴とするゲート・
ドレインオーバーラップトＬＤＤ−ＭＯＳＦＥＴの製造
方法。 - 【請求項３】 Ｓｉ基板上に形成されるＭＯＳＦＥＴ
において、チャネル領域の直下にのみチャネルドープ領
域を有することを特徴とするＭＯＳＦＥＴ。 - 【請求項４】 Ｓｉ基板上にゲート酸化膜を形成し、
前記ゲート酸化膜上にゲート電極パターンを形成し、こ
れをマスクとして、セルフアラインにイオン注入法でソ
ース・ドレイン領域を形成し、コンタクト窓を形成し、
配線金属膜を形成し、前記配線金属膜をパターニングす
る一連のＭＯＳＦＥＴ形成工程において、まず、Ｓｉ基
板上に全面に窒化膜を堆積し、これを、前記ゲート電極
パターンに反転したパターン形状を有するマスクを用い
たリソグラフィー工程によってパターニングし、これを
マスクとして、チャネルドープ領域をイオン注入法によ
りセルフアラインにより形成し、前記熱酸化法によりゲ
ート酸化膜を形成し、ゲート電極材を全面に堆積し、前
記窒化膜の上面で止まるように平坦化エッチバック法に
よりエッチバックし、窒化膜を除去することによって前
記ゲート酸化膜およびゲート電極パターンの形成を行う
ことを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41070190A JPH04215441A (ja) | 1990-12-13 | 1990-12-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41070190A JPH04215441A (ja) | 1990-12-13 | 1990-12-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215441A true JPH04215441A (ja) | 1992-08-06 |
Family
ID=18519821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41070190A Pending JPH04215441A (ja) | 1990-12-13 | 1990-12-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215441A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| JP2000200910A (ja) * | 1999-01-05 | 2000-07-18 | Furontekku:Kk | 薄膜トランジスタとその製造方法および液晶表示装置 |
| US6835610B2 (en) | 2002-09-04 | 2004-12-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device having gate electrode with expanded upper portion |
| JP2015133398A (ja) * | 2014-01-14 | 2015-07-23 | 富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039868A (ja) * | 1983-08-15 | 1985-03-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6338343B2 (ja) * | 1981-09-30 | 1988-07-29 | Union Carbide Corp | |
| JPH0245935A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
-
1990
- 1990-12-13 JP JP41070190A patent/JPH04215441A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338343B2 (ja) * | 1981-09-30 | 1988-07-29 | Union Carbide Corp | |
| JPS6039868A (ja) * | 1983-08-15 | 1985-03-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0245935A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| JP2000200910A (ja) * | 1999-01-05 | 2000-07-18 | Furontekku:Kk | 薄膜トランジスタとその製造方法および液晶表示装置 |
| US6835610B2 (en) | 2002-09-04 | 2004-12-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device having gate electrode with expanded upper portion |
| JP2015133398A (ja) * | 2014-01-14 | 2015-07-23 | 富士通セミコンダクター株式会社 | 半導体集積回路装置及びその製造方法 |
| US9935097B2 (en) | 2014-01-14 | 2018-04-03 | Mie Fujitsu Semiconductor Limited | Semiconductor integrated circuit apparatus and manufacturing method for same |
| US10236286B2 (en) | 2014-01-14 | 2019-03-19 | Mie Fujitsu Semiconductor Limited | Semiconductor integrated circuit apparatus and manufacturing method for same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2774952B2 (ja) | 半導体素子の製造方法 | |
| US4824796A (en) | Process for manufacturing semiconductor BICMOS device | |
| US5972754A (en) | Method for fabricating MOSFET having increased effective gate length | |
| JP2735041B2 (ja) | 半導体装置およびその製造方法 | |
| US7795084B2 (en) | Semiconductor device and fabricating method thereof | |
| JPH0629532A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP3087674B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| US5466615A (en) | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application | |
| JPH0348459A (ja) | 半導体装置及びその製造方法 | |
| JPH03178159A (ja) | 集積回路電極の形成 | |
| JPH04215441A (ja) | 半導体装置及びその製造方法 | |
| JPH10144922A (ja) | 電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法 | |
| JPH08264784A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH04277617A (ja) | 半導体装置の製造方法 | |
| KR100937649B1 (ko) | 반도체 장치의 트렌지스터 형성 방법 | |
| EP0817247A1 (en) | Process for the fabrication of integrated circuits with contacts self-aligned to active areas | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS6126264A (ja) | 半導体装置の製造方法 | |
| KR100579849B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US6239478B1 (en) | Semiconductor structure for a MOS transistor | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JPH08321607A (ja) | 半導体装置およびその製造方法 | |
| JP3055614B2 (ja) | 半導体装置の製造方法及び該方法により製造された半導体装置 | |
| KR930001565B1 (ko) | 씨 모스 트랜지스터 제조방법 | |
| KR100308783B1 (ko) | 반도체소자제조방법 |