KR930001565B1 - 씨 모스 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 제조공정을 나타낸 단면도.
제2도는 본 발명의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 다결정 실리콘
3 : 산화막 4 : 측벽
5 : 게이트 산화막 6 : 게이트 폴리실리콘
7 : 절연막 8 : 금속
본 발명은 씨 모스(C-MOS) 트랜지스터의 제조방법에 관한 것으로, 특히 게이트 폴리 실리콘 식각시 발생하는 게이트 산화막의 손상을 방지하기에 적당하도록 한 것이다.
종래의 씨 모스 트랜지스터 제조공정은 제1a도에 도시된 바와같이 실리콘 기판(1)에 필드산화막(10)을 성장시켜 액티브 영역과 필드영역을 한정시킨 후 게이트 산화막(5) 및 게이트 폴리실리콘(6)을 차례로 증착하여 이들을 선택적 식각하므로 게이트를 형성하였다.
그리고 (B)와 같이 전표면에 산화막을 성장시키고 반응성 이온 식각법(RIE)으로 게이트의 측벽(sidewall)(4)을 형성한 후 소오스/드레인의 활성영역을 형성하기 위한 이온주입을 실시하였다.
이후 (C)와 같이 전표면에 절연막(7)을 증착시키고 사진식각법에 의해 부분적으로 제거하므로 접촉창(contact window)을 형성한 후 금속(8)을 도포하여 비트라인을 만들므로 트랜지스터를 제조하였다.
그러나 상기와 같은 제조방법에 있어서는 게이트를 형성하기 위하여 게이트 폴리실리콘(6)을 식각할 때 반응성 이온에 의하여 하부의 게이트 산화막(5)이 손상되기 쉬워 이 게이트 산화막(5)의 절연특성이 나빠지게 되는 결점이 있었다.
따라서 본 발명은 상기와 같은 종래의 결점을 해결하기 위한 것으로 이하에서 첨부된 도면 제2도를 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
먼저 (A)와 같이 제1도전형 실리콘 기판(1)에 제2도전형 불순물이 저농도로 도핑된 다결정 실리콘(2)과 산화막(3)을 차례로 형성하여 사진식각법에 의해 게이트 영역을 패터닝한 후 전표면에 형성하여 반응성 이온 식각으로 (B)와 같이 측벽(4)을 형성한다.
이때의 측벽(4)은 상기의 다결정 실리콘(2)과 산화막(3)의 적층구조를 패터닝 한 소오스/드레인 영역의 에지(Edge)에 형성된다.
다음에 (C)와 같이 전표면에 게이트 산화막(5)을 형성하고 측벽(4)사이에만 게이트 산화막(5)이 남도록 패터닝한 후 다시 전표면에 게이트 폴리실리콘(6)을 증착하고 불순물 도핑 후 게이트 산화막(5)의 상방에만 남도록 패터닝 한다.
그리고 (D)와 같이 일차적으로 소오스/드레인 형성을 위한 열처리를 하여 불순물이 기판(1)으로 침투하게 하므로 저농도(n-)의 셀로우 정션(shallow junction)을 형성한다.
이후 (E)와 같이 전표면에 절연막(7)을 증착하고 콘택을 형성하기 위한 패터닝을 실시한 후 이차적으로 고농도(n+)의 딥 정크션(Deep Junction) 형성을 위해 불순물(이온)을 주입하고 열처리를 하면 불순물이 기판(1) 쪽으로 침투하여 고농도(n+) 영역을 형성하게 되며 마지막 공정으로 (F)와 같이 금속(8)을 도포하여 패터닝 한다.
이상과 같은 공정에 의해 제조되는 본 발명을 측벽(4)을 소오스/드레인의 콘택에 어라인(Align)하여 형성하고 게이트 폴리실리콘(6)을 콘택 필드 산화막을 위에서 식각하므로써 종래 방법의 문제점인 게이트 폴리실리콘(6) 식각시의 게이트 산화막(5)의 손상을 방지할 수 있어 트랜지스터의 신뢰성을 향상시킴과 아울러 고집적도를 얻을 수 있는 장점이 있다.
Claims (2)
- 제1도전형 기판(1)위에 제2도전형 불순물로 저농도로 도핑된 반도체층과 산화막(3)을 순차적으로 형성하고, 게이트 전극이 형성된 영역을 정의하여 상기 반도체층과 산화막(3)을 순차적으로 식각하고, 상기 게이트 영역 측면에 산화막으로 측벽(4)을 형성한 후 게이트 산화막(5)과 게이트 전극을 순차적으로 형성하고 열공정으로 상기 도핑된 반도체층의 불순물을 기판(1)으로 확산시켜 소오스/드레인의 저농도 불순물 영역을 형성하고, 전표면에 절연막(7)을 형성한 후 소오스/드레인 전극을 형성할 영역을 정의하여 콘택창을 형성하고, 상기 콘택창 영역에 제2도전형 고농도 불순물로 이온주입하여 고농도 소오스/드레인 영역을 형성하고, 상기 소오스/드레인 콘택창에 전극을 형성하는 것을 특징으로 하는 씨 모스 트랜지스터 제조방법.
- 제1항에 있어서, 측벽(4)을 다결정 실리콘(2)과 산화막(3)의 적층구조를 패터닝 한 소오스/드레인 영역의 에지에 형성함을 특징으로 하는 씨 모스 트랜지스터 제조방법.
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KR1019900006526A KR930001565B1 (ko) | 1990-05-09 | 1990-05-09 | 씨 모스 트랜지스터 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
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KR1019900006526A KR930001565B1 (ko) | 1990-05-09 | 1990-05-09 | 씨 모스 트랜지스터 제조방법 |
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KR910020933A KR910020933A (ko) | 1991-12-20 |
KR930001565B1 true KR930001565B1 (ko) | 1993-03-04 |
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ID=19298806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019900006526A KR930001565B1 (ko) | 1990-05-09 | 1990-05-09 | 씨 모스 트랜지스터 제조방법 |
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KR (1) | KR930001565B1 (ko) |
-
1990
- 1990-05-09 KR KR1019900006526A patent/KR930001565B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR910020933A (ko) | 1991-12-20 |
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