KR930009479B1 - 절연게이트형 전계효과 트랜지스터 제조방법 - Google Patents

Abstract

내용 없음.

Description

절연게이트형 전계효과 트랜지스터 제조방법

제 1 도는 종래의 공정단면도.

제 2 도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 게이트 절연막

3 : 게이트 폴리실리콘 4 : 게이트 적층절연막

5 : 측벽산화막 6 : 절연막

7 : 금속전극

본 발명은 절연게이트형 전계효과 트랜지스터 제조방법에 관한 것으로, 특히 게이트 형성시 발생하는 게이트 산화막의 손상을 방지하고 고집적화에 적당하도록 한 것이다.

종래의 MOS(Metal Oxide Semiconductor) 트랜지스터 제조공정을 첨부된 제 1a 도 내지 d 도를 참조하여 상술하면 다음과 같다.

먼저 a 도와 같이 실리콘기판(10) 위에 필드산화막(11)과 게이트 산화막(12) 및 게이트 폴리실리콘(13)을 형성하고 식각하여 게이트를 형성한다.

이때, LDD(Lightly Doped Drain) 구조인 경우에는 n- 이온주입과 열처리를 행하여 n- 접합을 형성한다.

이어 b 도와 같이 표면에 산화막을 성장시키고 이를 건식식각하여 게이트의 측벽산화막(14)을 형성한다.

그리고나서 c 도와 같이 소오스 및 드레인 형성을 위한 n+ 이온주입을 실시한 후 d 도와 같이 절연막(15)을 증착하고 이를 사진식각법으로 부분선택 에치를 행하여 접촉창(Contact Window)을 형성한 다음 금속전극(16)을 형성함으로써 공정이 완료되었다.

그러나 상기 종래기술은 다음과 같은 문제점이 있다.

첫째, 게이트 형성을 위한 게이트 폴리실리콘(13)의 식각시 반응성 이온에 의해 하측의 게이트 산화막(12)이 손상받기 쉬우므로 게이트 산화막(12)의 절연특성이 약화된다.

둘째, 측벽산화막(14) 형성을 위한 산화막의 식각시 역시 접합형성 부위의 실리콘기판이 손상을 입게 된다.

본 발명은 상기 단점을 제거키 위한 것으로 게이트 패턴 싸이즈를 양쪽의 측벽산화막 두께를 포함하도록 하는 공정과 게이트 패턴에 따른 식각후 측벽산화를 실시하는 공정을 포함한다.

이를 첨부된 제 2a 도 내지 d 도를 참조하여 상술하면 다음과 같다.

먼저 a 도와 같이 H₂O 또는 O₂를 포함하는 산화성 분위기에서 800℃ 이상의 고온으로 열처리하여 실리콘기판(1) 위에 필드산화막(FO)을 형성하고 게이트 절연막(2)으로서 NH₃가스와 SiH₄가스를 이용하여 LPCVD법으로 750℃-850℃의 온도에서 100-500Å의 두께로 증착하거나 또는 NH₃가스를 이용하여 800-1000℃에서 실리콘기판을 열처리하여 질화막을 형성하거나 또는 질화막을 O₂를 포함한 분위기에서 800-1000℃에서 열처리하여 산화시켜 질화산화막을 형성한다.

이어서 그 위에 SiH₄가스를 사용하여 LPCVD법으로 540-620℃의 온도에서 3000-4000Å 두께로 게이트 폴리실리콘(3)을 형성하고 그 위에 게이트 적층절연막(4)으로서 산화막 또는 질화막 CVD법에 의해 1000-2000Å의 두께로 형성한다.

이어 b 도와 같이 상기 게이트 적층절연막(4)과 게이트 폴리실리콘(3)을 게이트 패턴으로 패터닝하는 바, 게이트 양측에 형성될 측벽산화막 두께를 고려하여 실제 게이트 사이즈에 측벽산화막의 두께를 더 포함한 크기로 게이트를 패터닝(Patterning) 한 후, LDD 구조의 경우 쉘로우(Shallow) 소오스 및 드레인 접합형성을 위한 저농도 이온인 n- 이온을 주입한다.

이때 n- 이온주입공정은 As+ 또는 P+ 등의 이온을 20-80kev의 가속전압으로 10¹¹-10¹³/㎠의 이온농도로 주입하여 행한다.

그리고 c 도와 같이 H₂O 또는 O₂를 포함하는 산화성 분위기하에서 800-900℃의 온도로 열처리하여 상기 게이트 폴리실리콘(3)에 측별산화막(5)을 100-500Å 두께로 성장시킨 다음 딥(Deep) 소오스 및 드레인 접합을 위한 고농도인 n+ 이온을 주입한다.

이때 n+ 이온으로서 As+ 또는 P+를 50-100kev의 가속전압에 의해 10¹³-10¹⁵/㎠의 이온농도로 주입한다.

이어 d 도와 같이 결과를 전면에 절연막(6)을 형성하고 이를 반응성 이온식각에 의해 부분식각하여 접촉창을 연 다음 Al을 스퍼터링 방법을 이용하여 4000-10000Å 두께로 증착한 후 패터닝하여 금속전극(7)을 형성한다.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.

첫째, 게이트 패터닝 공정시에 그 싸이즈가 양측의 측벽산화막만큼 여유를 갖고 형성되므로 서브미크론 패터닝(Sub-micron-Patterning)에 있어서 정밀도를 높일 수 있다.

둘째, 게이트 패터닝 후 측벽산화막을 실시하여 게이트 측벽산화막을 형성하므로 식각에 의한 게이트 산화막의 손상을 완화시키고 측벽산화시 게이트 폴리실리콘(3)의 에지(Edge)가 식각손상된 게이트 절연막(또는 산화막)(2)으로부터 이동되어 게이트 절연막과의 간격을 갖게 되므로써 게이트 폴리실리콘은 데미지를 입지 않은 게이트 절연막(2) 위에 형성된다.

따라서 트랜지스터의 누설전류를 감소시킬 수 있다.

셋째, 측벽산화막(5)의 형성에 있어서 종래와 같이 산화막증착 및 건식식각을 필요로 하지 않으므로 소오스 및 드레인 접합부위의 손상을 방지할 수 있다.

Claims (2)

1. 기판(1) 위에 게이트 절연막(2)으로서 질화막 또는 질화산화막중 어느 하나를 증착하고, 그 위에 폴리실리콘(3) 및 게이트 적층절연막(4)을 차례로 형성하는 공정과, 상기 게이트 적층절연막(4)과 폴리실리콘(3)을 게이트 패턴으로 패터닝하는 공정, 저농도로 불순물을 이온주입하는 공정, 산화성 분위기하에서 열처리하여 게이트 폴리실리콘(3) 측벽에 산화막(5)을 형성하는 공정, 고농도로 불순물을 이온주입하는 공정, 결과물 전면에 절연막(6)을 형성하고 이를 선택적으로 식각하여 접촉창을 형성하는 공정, 소정영역에 금속전극(7)을 형성하는 공정을 구비한 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제조방법.
2. 제 1 항에 있어서, 상기 게이트 적층절연막(5)과 폴리실리콘(3)을 게이트 패턴으로 패터닝하는 공정시 실제 게이트 사이즈에 게이트 양측에 형성될 측벽산화막(5)의 두께를 더한 크기의 패턴으로 패터닝함을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제조방법.

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