KR950007396B1 - 수직모스 트랜지스터 제조방법 - Google Patents

Abstract

내용 없음.

Description

수직모스 트랜지스터 제조방법

제1도는 종래의 공정단면도.

제2도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P+ 실리콘기판 2,2a : 다결정 실리콘

3 : 산화막 4 : 게이트 절연막

5 : 측벽게이트 다결정실리콘 6 : 필드산화막

7 : 게이트 캡핑산화막 8 : 절연막

9 : 금속전극

본 발명은 수직모스(MOS : Metal Oxide Semiconductor)트랜지스터의 제조방법에 관한 것으로, 특히 소자면적을 감소시킬 수 있으며 게이트 절연막의 신뢰성을 높일 수 있도록 한 것이다.

기존의 LOCOS(Local Oxidation of Silicon) 공정을 이용한 소자격리 공정은 메모리 셀의 면적을 감소시키는데 한계가 있었다.

이를 해소하기 위한 수단으로서 실리콘기둥 둘레에 트랜지스터와 커패시터를 형성하는 SGT(Surrounding Gate Transistor)셀 제조방법이 발명된 바 있다.

이 SGT셋의 트랜스퍼 게이트 트랜지스터의 제조공정을 첨부된 제 1도(a) 내지 (D)를 참조하여 상승하면 다음과 같다.

먼저 (a)와 같이 약 ㎛정도 1차 실리콘에치를 행한 다음 그 주위에 산화막과 질화막을 차례로 증착하여 측벽마스크(21)를 형성한다.

이어 (b)와 같이 상기 측벽을 마스크로 이용하여 실리콘을 2㎛ 정도 2차 에치하고 As+를 주입하여 n-확산층(22)을 형성한다.

그리고 (c)와 같이 3차 실리콘에치를 행한 후, P-확산층(23)을 형성하고 게이트 산화막(24)을 형성한 다음 상기 3차에 걸쳐 식각된 기판내에 게이트 다결정 실리콘 (25)을 증착한 후 이를 패터닝한다.

이어 (d)와 같이 상기 측벽절연막을 제거하는 절연막(26)을 증착한 다음 도전물질을 증착하고 패터닝하여 워드선(27)을 형성한 후, 층간 절연층(28)을 형성하고 이어서 비트선(BL) 접촉창을 형성한 다음 n+ 확산층(29)과 비트선(30)을 형성한다.

그러나 상기 종래기술은 트랜치를 파고 커패시터를 형성하기 위해 3차에 걸쳐서 실리콘기판을 에치하므로써 기판에 충격을 주게 된다.

따라서 전기적으로 취약한 부분이 발생하여 실리콘기둥 주위에 게이트 산화막을 형성할 경우 게이트 산화막의 전기적 특성이 열화되는 문제점이 발생하게 된다. 본 발명은 상기 문제점을 해결하기 위한 것으로, 실리콘기판에 트랜치를 파지 않고 에피택셜층을 형성함으로써 수직구조의 MOS 트렌지스터를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 수단으로서 본 발명은 실리콘기판(1)위에 다결정 실리콘(2)과 절연막(3)을 순차적층한 후 패터닝하여 섬형태의 구조를 형성하는 단계와, 상기 실리콘기판의 노출된 부위상에 두께가 상기 섬형태의 구조의 높이만큼 되도록 선택적으로 에피택셜층(4)을 성장시키는 단계, 상기 절연막을 습식식각에 의해 제거하는 단계, 상기 결과물 전면에 게이트 절연막(5)과 다결정 실리몬(6)을 차례로 형성하는 단계, 상기 결과물 전면에 게이트 절연막(5)과 다결정 실리몬(6)을 차례로 형성하는 단계, 사익 다결정실리콘(6)을 건식식각하여 측벽게이트(6a)를 감싸는 게이트 캠핑산화막(10)을 형성하는 단계, 소오스/드레인 이온주입과 절연막증착, 콘택트부위 개방 및 금속전극 형성을 차례로 실시하는 단계를 순차적으로 포함한다.

이를 첨부된 제 2도(a) 내지 (h)를 참조하여 상술하면 다음과 같다. 먼저(A)와 같이 P+실리콘기판(1)위에 n+불순물이 도핑된 다결정 실리콘(2)과 산화막(3)을 차례로 증착한 후 패터닝하여 섬(island) 형태의 구조를 형성한다.

이때 상기 섬형태의 구조는 다결정실리콘(2)과 이 다결정실리콘보다 에치선택비가 큰 절연막을 포함하는 2층이상의 구조로 형성할 수 있다.

이어 (b)와 같이 상이 섬형태의 구조를 형성함에 따라 노출된 상기 P+실리콘기판(1) 사이 에피택시(Epitaxy)공정을 통해 두께가 상기 섬형태의 구조의 높이와 같은 높이와 같은 높이가 되도록 선택적으로 P-에피택셜층(4)을 성장시킨다.

이어(c)와 같이 상기 산화막(3)을 습식에치하여 제거한 다음 질화산화막(또는 질화막)을 CVD(Chemical Vapor Deposition)법이나 열처리법으로 증착하여 게이트 절연막(5)을 형성한다.

그리고 이 위에 다결정 실리콘(6)을 증착하고 N+이온주입을 실시하여 불순물을 도핑시킨 후(d)와 같이 상기 다결정 실리콘(2a)을 건식 에치하여 측벽 게이트(6a)를 형성한다.

이어서(e)에 나타난 바와 같이 상기 결과물 전면에 패드산화막(7)과 질화막(8)을 차례로 증착한 후, 액티브영역 패턴으로 패터닝한 다음 이를 산화마스크로 사용하여 산화공정을 진행하여 필드산화막(9)을 형성한다.

그리고나서(f)와 같이 상기 산화마스크를 습식식각에 의해 제거한 다음, 다시 O₂를 포함하는 산화성 분위기에서 500℃-900℃로 5-120분간 열처리하여 상기 측벽게이트(6a) 상에 100-2000Å 두께의 게이트 캡핑(Capping) 산화막(10)을 형성한다.

이때, 다결정실리콘으로 이루어진 상기 측벽게이트(6a)의 하부도 상기 게이트 캡핑산화막 형성을 위한 산화공정시에 어느정도 산화됨으로써(제2도(f) 참조부호 10a 참조)측벽게이트(6a)를 완전히 감싸는 게이트 캠핑산화막이 형성되게 된다.

이어 (b)와 같이 소오스/드레인 영역형성을 위한 n+이온주입을 실시하고 열처리를 행하면 (h)와 같이 소오스/드레인영역(11)의 형성됨과 동시에 상기 n+이온이 도핑된 다결정실리콘층(2)의 n+이온이 확산되어 접합영역(12)이 형성되게 된다.

이어서 결과물 전면에 절연막(13)을 형성한 다음 열처리를 행하고 콘택트 부위 를 개방한 후 스퍼터링(Sputtering)법 또는 CVD(Chemical Vapor deposition)법에 의해 금속을 증착하고 패터닝하여 금속전극(14)을 형성함으로써 본 발명을 완성한다.

한편, 상기 접합영역(12) 및 하부의 다결정실리콘층(2)은 비트라인으로 사용하는 것도 가능하다.

이상과 같이 본 발명은 실리콘 트랜치를 이용하지 않으면서 비교적 용이한 공정에 의해 수직모스 트랜지스터를 제조할 수 있으므로 소자의 신뢰성을 향상시킬 수 있음과 동시에 소자면적의 감소에 의하여 집적도를 높일 수 있는 효과가 있다.

Claims (3)

1. 실리콘기판(I)위에 다결정 실리콘(2)과 절연막(3)을 순차적층한 후 패터닝하여 섬형태의 구조를 형성하는 단계와, 상기 실리콘기판의 노출된 부위상에 두께가 상기 섬형태의 구조의 높이만큼 되도록 선택적으로 에피택셜층(4)을 성장시키는 단계, 상기 절연막을 습식식각에 의해 제거하는 단계, 상기 결과물 전면에 게이트(6a)를 형성하는 단계, 상기 결과물 상의 소정부분에 필드산화막(9)을 형성하는 단계, 산화성 분위기하에서 열처리하여 상기 측벽데이트(6a)를 감싸는 게이트 캡핑산화막(10)을 형성하는 단계, 소오스/드레인 이온주입과 절연막층착, 콘택트부위의 개방 및 금속 전극 형성을 차례로 실시하는 단계를 순차적으로 구비함을 특징으로 하는 수직모스 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 섬형태의 구조는 다결정실리콘(2)과 이 다결정 실리콘 보다 에치선택비가 큰 절연막을 포함하는 2층이상의 구조로 형성함을 특징으로 하는 수직모스 트랜지스터 제조방법.
3. 제1항에 있어서, 상기 게이트 절연막(5)은 질화막 또는 질화산화막을 산화분위기중에서 열처리법이나 CVD법으로 증착하여 형성함을 특징으로 하는 수직모스 트랜지스터 제조방법.

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