KR100290890B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 2-POLY를 사용하는 소자에서 콘택 접촉저항을 줄여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로, 소자 격리층에 의해 정의되는 활성 영역을 포함하는 반도체 기판의 활성 영역에 게이트 절연층, 게이트 전극, 게이트 측벽 및 소오스/드레인의 트랜지스터들을 형성하는 공정과, 상기 게이트 전극 상부 표면과 확산층 표면에 티타늄 살리사이드층을 형성하는 공정과, 전면에 평탄화용 절연층을 형성하고 선택적으로 Time Etch를 실시하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 평탄화용 절연층을 마스크로하여 전면에 As의 불순물을 주입하는 공정과, 상기 As 이온이 주입된 콘택홀을 포함하는 전면에 베리어 금속층을 형성하는 공정과, RTP 어닐 공정을 실시하여 게이트 전극 상부에 형성된 FG 콘택홀 바닥면에서 게이트 전극과 베리어 금속층의 계면에 실리사이드층이 형성되도록하는 공정과, 상기 콘택홀이 완전 매립되도록 텅스텐 플러그층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 2-POLY를 사용하는 소자에서 콘택 접촉저항을 줄여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 확산 영역과 폴리가 콘택되는 부분에서의 쉬트(Sheet)저항을 줄이기 위하여 실리사이드 기술이 사용된다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 구조 단면도이다.
종래 기술의 콘택 구조를 설명하면 다음과 같다.
도 1은 2-poly 구조의 반도체 소자의 구조를 나타낸 것으로, 먼저 반도체 기판(1)의 소자 격리 영역에 형성된 소자 격리층(2)과, 활성 영역에 게이트 절연막(3)에 의해 절연되어 폴리실리콘 등의 물질로 형성되는 게이트 전극(4)과, 상기 게이트 전극(4) 및 게이트 전극(4)의 양측 반도체 기판(1)의 표면내에 형성된 확산층상에 형성되는 티타늄 살리사이드층(5)과, 게이트 전극(4)의 양측면에 형성되는 게이트 측벽(6)과, 상기 게이트 전극(4)상부면의 일부 영역, 확산층의 일부 영역상에 콘택홀(8)을 갖고 형성되는 BPSG 등의 물질로 이루어진 평탄화용 절연층(7)과, 상기 콘택홀(8)의 하부 바닥면,측면 그리고 평탄화용 절연층(7)의 상부 전표면에 걸쳐서 형성되는 Ti/TiN의 베리어 금속층(9)과, 상기 베리어 금속층(9)이 형성된 콘택홀(8)에 매립되어 형성되는 텅스텐 플러그층(10)을 포함하여 구성된다.
이와 같은 종래 기술의 반도체 소자는 티타늄 살리사이드층(5)을 형성한 후에 HLD(High Temperature Low pressure Deposition)/BPSG의 평탄화용 절연층(7)을 형성하고, 액티브 콘택홀(확산층을 배선에 콘택시키기 위한)을 기준으로 CF4 가스를 소오스로하여 Time Etch를 하게 된다.
따라서, 활성영역에 비해 단차가 높은 FG 또는 SG는 오버 에치가 된다. 이로 인해 폴리 콘택저항은 액티브콘택 보다 크게된다.
또한, 베리어 금속층을 증착한 후에 접촉성을 높이기 위해 600℃의 온도에서 RTP 어닐링 공정을 실시할수도 있다.
이때, RTP 어닐링 공정은 실리사이드층을 재형성하기 위해서는 고온인 800 ~ 900℃에서 RTP 어닐링 공정을 진행하여야 한다.
이와 같은 종래 기술의 반도체 소자에서는 FG 콘택저항이 액티브콘택 저항값보다 크게 나타나며 FG 콘택의 접압 드롭이 커서 MOSFET의 전류 구동 능력이 떨어진다.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 다음과 같은 문제점이 있었다.
티타늄 살리사이드층 형성후 액티브를 기준으로 Time Etch를 실시하므로 액티브에 비해 단차가 큰 FG 콘택홀 바닥면의 티타늄 살리사이드층은 오버 에치된다.
이는 FG 콘택의 저항을 높여 MOSFET의 전류 구동 능력 및 커패시터, 레지스터 등의 소자 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 2-POLY를 사용하는 소자에서 콘택 접촉저항을 줄여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 구조 단면도
도 2는 본 발명에 따른 반도체 소자의 구조 단면도
도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 산화막 24. 게이트 전극
25. 게이트 측벽 26. 티타늄 살리사이드층
27. 평탄화용 절연층 28. 베리어 금속층
29. 텅스텐 플러그층
2-POLY를 사용하는 소자에서 콘택 접촉저항을 줄여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 소자 격리층에 의해 정의되는 활성 영역을 포함하는 반도체 기판의 활성 영역에 게이트 절연층, 게이트 전극, 게이트 측벽 및 소오스/드레인의 트랜지스터들을 형성하는 공정과, 상기 게이트 전극 상부 표면과 확산층 표면에 티타늄 살리사이드층을 형성하는 공정과, 전면에 평탄화용 절연층을 형성하고 선택적으로 Time Etch를 실시하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 포함하는 평탄화용 절연층을 마스크로하여 전면에 As의 불순물을 주입하는 공정과, 상기 As 이온이 주입된 콘택홀을 포함하는 전면에 베리어 금속층을 형성하는 공정과, RTP 어닐 공정을 실시하여 게이트 전극 상부에 형성된 FG 콘택홀 바닥면에서 게이트 전극과 베리어 금속층의 계면에 실리사이드층이 형성되도록하는 공정과, 상기 콘택홀이 완전 매립되도록 텅스텐 플러그층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 구조 단면도이고, 도 3a내지 도 3g는 본 발명에 따른 반도체 소자의 공정 단면도이다.
본 발명의 반도체 소자의 구조는 다음과 같다.
반도체 기판(21)의 소자격리 영역에 필드 산화 공정으로 형성되는 소자 격리층(22)과, 액티브 영역에 게이트 산화막(23),게이트 전극(24),게이트 측벽(25) 그리고 소오스/드레인으로 이루어진 트랜지스터들과, 게이트 전극(24)상부 일부와 소오스/드레인의 일부영역에 콘택홀을 갖고 형성되는 평탄화용 절연층(27)과, 상기 게이트 전극(24) 상부 표면과 확산층 표면에 형성되는 티타늄 살리사이드층(26)과, 전면에 Ti/TiN의 금속이 300 ~ 400/700 ~ 800Å의 두께로 증착되어 형성된 베리어 금속층(28)과, 베리어 금속층(28)이 형성된 전면에 완전 매립되는 텅스텐 플러그층(29)으로 구성된다.
이와 같은 구조를 갖는 본 발명의 반도체 소자의 제조 공정은 다음과 같다.
먼저, 도 3a에서와 같이, 반도체 기판(21)의 소자격리 영역에 필드 산화 공정으로 소자 격리층(22)을 형성하고 반도체 기판(21)의 표면에 게이트 산화막(23)을 형성한다.
그리고 상기 게이트 산화막(23)상에 폴리 실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극(24)을 형성한다.
이어, 게이트 전극(24)의 측면에 게이트 측벽(25)을 형성하고 불순물 주입 공정을 진행하여 소오스/드레인의 확산층을 형성한다.
그리고 도 3b에서와 같이, Ti 스퍼터링 공정으로 상기 게이트 전극(24) 상부 표면과 확산층 표면에 티타늄 살리사이드층(26)을 형성한다.
이어, 도 3c에서와 같이, HLD + BPSG로 이루어진 평탄화용 절연층(27)을 전면에 형성하고 상기 평탄화용 절연층(27)상에 포토레지스트층(도면에 도시되지 않음)을 형성하고 선택적으로 패터닝하고 패터닝된 포토레지스트층을 마스크로 time Etch를 실시하여 콘택홀을 형성한다.
여기서 상기 time etch시 게이트 전극(24)과 소오스/드레인의 확산층과 단차에 의해 게이트 전극(24)상에 노출된 티타늄 살리사이드층(26)이 오버에치된다.
그리고 도 3d에서와 같이, 상기 콘택홀 형성 공정에서 마스크로 사용된 포토레지스트층을 제거하고 평탄화용 절연층(27)을 마스크로하여 전면에 As 이온을 30 ~ 40KeV의 에너지, 2 ~ 3E15/cm2의 농도로 이온 주입 공정을 실시한다.
여기서 상기 As 이온 주입을 실시함으로서 노출된 게이트 전극(24)을 구성하는 Si의 본딩구조를 약화시키어 이후 공정에서 티타늄 살리사이층(26)이 오버에치된 부분에서 게이트 전극(24)과 베리어 금속막의 금속 이온의 결합을 촉진시키어 실리사이드층을 형성할 수 있다.
이어, 도 3e에서와 같이, Ti/TiN의 금속을 300 ~ 400/700 ~ 800Å의 두께로 증착하여 베리어 금속층(28)을 형성한다.
그리고 도 3f에서와 같이, RTP 어닐 공정을 800 ~ 900℃에서 실시한다. 이때, FG 콘택에서 Ti + 2Si = TiSi2의 실리사이드층이 형성된다.
즉, 상기 As이온 주입에 의해 베리어 금속층(28)의 Ti이온과 게이트 전극(24)의 Si 이온의 결합이 용이하게 된다.
이어, 전면에 텅스텐을 5000 ~ 7000Å의 두께로 증착하고 에치백하여 콘택홀이 완전 매립되는 텅스텐 플러그층(29)을 형성한다.
이와 같은 공정으로 형성된 본 발명의 반도체 소자는 FG 콘택홀 바닥면에서오버 에치되었던 실리사이드층을 다시 복원한 후 후속되는 공정을 진행하므로 콘택홀 형성시에 단차가 소오스/드레인 영역보다 높은 FG 콘택홀 영역에서의 오버 에치에 의한 소자의 특성 저하를 막는다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
즉, 확산층과 폴리층사이의 쉬트 저항을 줄이기 위한 실리사이드층 형성 공정에서 오버 에치되는 부분을 다시 복원하고 후속되는 공정을 진행하므로 콘택저항을 줄이는 효과가 있다.
또한, 소자의 전류 구동 능력을 향상시킬 수 있어 고성능을 트랜지스터를 구현할 수 있는 효과가 있다.

Claims (7)

  1. 소자 격리층에 의해 정의되는 활성 영역을 포함하는 반도체 기판의 활성 영역에 게이트 절연층,게이트 전극,게이트 측벽 및 소오스/드레인의 트랜지스터들을 형성하는 공정과,
    상기 게이트 전극 상부 표면과 확산층 표면에 티타늄 살리사이드층을 형성하는 공정과,
    전면에 평탄화용 절연층을 형성하고 선택적으로 Time Etch를 실시하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 포함하는 평탄화용 절연층을 마스크로하여 전면에 As의 불순물을 주입하는 공정과,
    상기 As 이온이 주입된 콘택홀을 포함하는 전면에 베리어 금속층을 형성하는 공정과,
    RTP 어닐 공정을 실시하여 게이트 전극 상부에 형성된 FG 콘택홀 바닥면에서 게이트 전극과 베리어 금속층의 계면에 실리사이드층이 형성되도록하는 공정과,
    상기 콘택홀이 완전 매립되도록 텅스텐 플러그층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 티타늄실리사이드층을 Ti 스퍼터링 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 평탄화용 절연층을 HLD + BPSG를 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 실리사이드층을 복원하기 위한 As 이온의 주입 공정은 30 ~ 40KeV의 에너지, 2 ~ 3E15/cm2의 농도의 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 베리어 금속층을 Ti/TiN의 금속을 300 ~ 400/700 ~ 800Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, RTP 어닐 공정을 800 ~ 900℃에서 실시하여 FG 콘택에서 Ti + 2Si = TiSi2의 실리사이드층이 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 텅스텐 플러그층을 5000 ~ 7000Å의 두께로 증착하고 에치백하여 콘택홀이 완전 매립되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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JPH02114634A (ja) * 1988-10-25 1990-04-26 Nec Corp 半導体装置の製造方法

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