JP2959978B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トランジスタに関
し、特に金属配線とソース／ドレインとの直接接続を防
止するトランジスタの構造および製造方法に関するもの
である。
【０００２】一般に、金属配線、例えば、アルミニウム
膜がシリコンと接する場合、アルミニウムはアニーリン
グ中にシリコンに溶け込むが、実際にシリコンの溶解は
均一にできなくて、特定の二、三箇所で起こり、スパイ
ク状にシリコン内に浸透するスパイキング（ｓｐｉｋｉ
ｎｇ）現象が誘発されるが、アルミニウム／シリコンの
接触している所で浅い接合が形成されている場合、スパ
イキング現象によりアルミニウムがシリコンに拡散する
ことにより接合は短絡される。
【０００３】
【従来の技術】従来、一般的なＭＯＳＦＥＴの構造およ
びその製造方法を添付した図面の図９を参照して説明す
ると次のとおりである。
【０００４】図示のように、金属配線８はソース／ドレ
イン領域５とコンタクトする構造であって、シリコン基
板１にＰウェルと活性領域を設定し、チャンネルトップ
イオン注入領域９を形成した後、フィールド酸化膜２を
形成し、ゲート酸化膜３、ドーピングされたポリシリコ
ン膜４を形成した後、所定のホトエッチング方法により
ゲート電極を形成し、ソース／ドレイン領域５を形成し
た後、コンタクトホール形成後、ソース／ドレイン領域
５と接続される金属配線８を形成する一連のプロセスに
より形成される。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＭＯＳＦＥＴの構造およびその製造方法は、ゲー
ト電極を形成した後、ソース／ドレイン領域を形成する
ことにより、金属配線が直接シリコン基板、具体的には
不純物イオンの注入された領域と接続するようになっ
て、スパイキング現象をもたらすようになり、このため
浅い接合を形成することが困難であった。
【０００６】したがって、上記のような従来技術におけ
る問題点を解決するために案出したこの発明は、金属配
線とソース／ドレイン領域の直接接続時の問題点である
スパイキング現象を防止して、浅い接合を形成すること
ができるトランジスタの構造およびその製造方法を提供
することにその目的がある。
【０００７】
【課題を解決するための手段】この発明は、上記目的を
達成するために、半導体基板に絶縁膜、ゲートおよびソ
ース／ドレインが形成される電界効果トランジスタにお
いて、上記ゲートはその縁部においてゲートの下部に配
置されたソース／ドレインと重なって形成されて成るこ
とを特徴とする。
【０００８】さらに、この発明は、半導体基板に絶縁
膜、ゲートおよびソース／ドレインが形成されるに際
し、上記ゲートがその縁部においてゲートの下部に配置
されたソース／ドレインと重なって形成される構造のト
ランジスタの製造方法において、ソース／ドレインを形
成した後にゲートを形成することを特徴とする。
【０００９】
【実施例】以下、添付した図面を参照してこの発明の実
施例を詳述する。まず、図１は、この発明に係るＭＯＳ
ＦＥＴの構造を示す断面図であって、図示のとおり、ゲ
ート電極２０はソース／ドレイン領域２４に重なって形
成され、ソース／ドレイン領域２４の接続部分はフィー
ルド酸化膜１２の上方のポリシリコン膜１４を通じて金
属膜２３とコンタクトする構造を成す。上記図面におい
て、説明の便宜上省略された符号の内、９はチャンネル
ストップイオン注入領域、１１は半導体基板、１３、１
５、２１は酸化膜、１７は実質的にＬ字状に形成された
ドーピングされた伝導性のポリシリコン膜、１８はスペ
ーサ絶縁膜、１９はゲート酸化膜、２０はゲート電極を
それぞれ示す。
【００１０】図２〜図６は、この発明の一実施例に係る
ＭＯＳＦＥＴの製造工程における断面図であって、ま
ず、図２に示すように、シリコン基板３１にＰウェルと
活性領域をＰイオンを注入してチャンネルストップイオ
ン注入領域９を形成した後、フィールド酸化膜３２を形
成し、全体構造の上部に酸化膜３３、ドーピングされた
ポリシリコン膜３４、酸化膜３５をそれぞれ所定の厚さ
に順次に形成した後に、選択エッチングして、活性領域
の上記シリコン基板３１を露出させる。次いで、図３に
おいて、全体構造の上に感光膜３６を塗布して平坦化し
た後、上記感光膜を選択エッチングしてソース、ドレイ
ン領域形成部分のシリコン基板を所定部位露出させた
後、Ｎ形不純物をイオン注入してソース／ドレイン領域
２４を形成した状態の断面図である。
【００１１】次に、図４において、上記感光膜３６を除
去し、スペーサ伝導膜として２０から５０ナノメートル
の厚さにドーピングされたポリシリコン膜３７と、スペ
ーサ絶縁膜として１５０〜２５０ナノメートルの厚さに
低温デポジットプロセスによる酸化膜３８を順次に形成
した後、上記低温デポジットプロセスによる酸化膜３
８、ドーピングされたポリシリコン膜３７を異方性エッ
チングして所定程度除去した後、しきい値電圧ＶT調整
用の不純物をイオン注入した状態の断面図である。
【００１２】次いで、図５は、全体構造の上部に酸化
膜、ドーピングされたポリシリコン膜を順次に形成した
後、上記ドーピングされたポリシリコン膜、酸化膜を選
択エッチングしてゲート酸化膜３９およびゲート電極４
０を形成した状態の断面図である。この際、上記の選択
エッチング時に、ゲート電極用ポリシリコン膜は、上記
酸化膜３５の上部にも形成されるようにする。
【００１３】最後に、図６に示すように、全体構造の上
部に層間絶縁用の酸化膜４１′およびＢＰＳＧ膜（ボロ
フォスファシリケートガラス膜）４１″を形成し、コン
タクトホールを形成した後、上記ドーピングされたポリ
シリコン膜３４に接続するアルミニウム金属配線４３を
形成する。
【００１４】一方、図７および図８は、この発明の別の
実施例に係るＭＯＳＦＥＴの製造工程の断面図であっ
て、上記の一実施例を示す図２から図４までは同一に進
めた後に、下記の工程を実施する。
【００１５】まず、図７は、図４までの工程を進めた
後、全体構造の上部にゲート酸化膜５９、ドーピングさ
れたポリシリコン膜６０′、シリサイド膜６０″を順次
に形成し、選択エッチングしてゲート電極６０を形成し
た状態の断面図である。
【００１６】次いで、図８は、全体構造の上部に層間絶
縁用酸化膜６１′、ＢＰＳＧ膜６１″を順次に形成し、
コンタクトホールを形成した後、アルミニウム膜をデポ
ジットして金属配線６３を形成した状態の断面図であ
る。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、金属配線とソース／ドレイン領域の直接接続を避け
る構造を成すことにより、スパイキング現象を防止し、
したがって浅い接合を形成することができ、ソース／ド
レイン領域とゲート電極が重ねられるようにすることに
より、素子の電気的特性および信頼性向上の効果を得る
ことができる。
【図面の簡単な説明】
【図１】 この発明によるＭＯＳＦＥＴの構造を示す断
面図である。
【図２】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図３】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図４】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図５】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図６】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図７】 この発明の他の実施例におけるＭＯＳＦＥＴ
の製造工程中の断面図である。
【図８】 この発明の他の実施例におけるＭＯＳＦＥＴ
の製造工程中の断面図である。
【図９】 従来の方法により形成されたＭＯＳＦＥＴの
断面図である。
【符号の説明】
１１…半導体基板、１２…フィールド酸化膜、１３…酸
化膜、１４…ポリシリコン膜、１５…酸化膜、１９…ゲ
ート酸化膜、２０…ゲート電極、２１…酸化膜、２３…
金属膜、２４…ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/768

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上のトランジスタ活性領域の
    両端に形成されたソース領域およびドレイン領域と、 上記トランジスタ活性領域の外側において、上記半導体
    基板の上部に形成された第一の絶縁膜と、 上記第一の絶縁膜の上に形成された伝導膜と、 上記伝導膜の上に形成されて当該伝導膜の一部を露出さ
    せるコンタクトホールを有する第二の絶縁膜と、 上記ソース領域およびドレイン領域のそれぞれと接続す
    るとともに上記伝導膜と接続して上記ソース領域および
    ドレイン領域の上部にそれぞれ形成された実質的にＬ字
    状の伝導性ポリシリコン膜と、 上記実質的にＬ字状の伝導性ポリシリコン膜の上部に形
    成されたスペーサ絶縁膜と、 上記ソース領域と上記ドレイン領域との間に形成される
    チャンネル領域および上記スペーサ絶縁膜の上部を覆う
    ように形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成されたゲート電極と、 上記コンタクトホールを通して上記伝導膜に結合された
    金属配線とを備えてな ることを特徴とする電界効果トラ
    ンジスタ。
  2. 【請求項２】 請求項１に記載の電界効果トランジスタ
    において、 上記ゲート絶縁膜は、上記第二の絶縁膜の一部と重なる
    ように形成されていることを特徴とする電界効果トラン
    ジスタ。
  3. 【請求項３】 請求項１に記載の電界効果トランジスタ
    において、 上記ゲート電極は、ドーピングされたポリシリコン膜お
    よびシリサイド膜の二重構造を有することを特徴とする
    電界効果トランジスタ。
  4. 【請求項４】 請求項１に記載の電界効果トランジスタ
    において、 上記スペーサ絶縁膜は、低温蒸着プロセスによって形成
    されたことを特徴とする電界効果トランジスタ。
  5. 【請求項５】 請求項４に記載の電界効果トランジスタ
    において、 上記実質的にＬ字状の伝導性ポリシリコン膜および上記
    スペーサ絶縁膜は、異 方性エッチングにより形成される
    ことを特徴とする電界効果トランジスタ。
  6. 【請求項６】 半導体基板上のトランジスタ活性領域の
    両端の外側に、第一の絶縁膜、伝導膜および第二の絶縁
    膜を順に形成するステップと、 上記トランジスタ活性領域の両端部分に ソース領域およ
    びドレイン領域を形成するステップと、 上記ソース領域およびドレイン領域の上部に上記ソース
    領域およびドレイン領域のそれぞれと接続するとともに
    上記伝導膜と接続してそれぞれ実質的にＬ字状の伝導性
    ポリシリコン膜を形成し、その実質的にＬ字状の伝導性
    ポリシリコン膜の上部にスペーサ絶縁膜を形成するステ
    ップと、 上記ソース領域と上記ドレイン領域との間に形成される
    チャンネル領域および上記スペーサ絶縁膜の上部を覆う
    ように ゲート絶縁膜およびゲート電極を順に形成するス
    テップと、 上記第二の絶縁膜内に上記伝導膜を露出させるコンタク
    トホールを 形成するステップと、 上記コンタクトホールを通して上記伝導膜に結合される
    金属配線を 形成するステップとを含んでなることを特徴
    とする電界効果トランジスタの製造方法。
  7. 【請求項７】 請求項６に記載の電界効果トランジスタ
    の製造方法において、 上記ゲート絶縁膜は、上記第二の絶縁膜の少なくとも一
    部と重なるように形成されることを特徴とする方法。
  8. 【請求項８】 請求項６に記載の電界効果トランジスタ
    の製造方法において、上記伝導膜 は、ドーピングされたポリシリコンで形成さ
    れることを特徴とする方法。
  9. 【請求項９】 請求項６に記載の電界効果トランジスタ
    の製造方法において、 上記ゲート電極は、ドーピングされたポリシリコン膜お
    よびシリサイド膜を順に積層して形成することを特徴と
    する方法。
  10. 【請求項１０】 請求項６に記載の電界効果トランジス
    タの製造方法において、 上記実質的にＬ字状の伝導性ポリシリコン膜を形成しそ
    の上部にスペーサ絶縁膜を形成するステップは、 ドーピングされたポリシリコン膜を形成するステップ
    と、 上記結果物の上に低温デポジットプロセスにより酸化膜
    を形成するステップと、 上記酸化膜および上記ドーピングされたポリシリコン膜
    を異方性エッチングするステップとを含む ことを特徴と
    する方法。
  11. 【請求項１１】 請求項６に記載の電界効果トランジス
    タの製造方法において、 上記ゲート電極の形成後に、全体の露出面の上に平坦化
    絶縁膜を形成するステップをさらに含み、 上記コンタクトホールを形成するステップは 、上記平坦
    化絶縁膜および上記第二の絶縁膜を選択的にエッチング
    することにより行うことを特徴とする方法。
  12. 【請求項１２】 請求項１１に記載の電界効果トランジ
    スタの製造方法において、 上記平坦化絶縁膜を形成するステップは、上記ゲート電
    極の形成後に、全体の露出面の上に酸化膜を形成するス
    テップと、 その酸化膜の上にＢＰＳＧ膜で平坦化するステップとを
    含むことを特徴とする方法。
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