JPH07254705A - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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Abstract

(57)【要約】 【目的】 ＭＯＳＦＥＴにおいて、金属配線とソース／
ドレイン電極の直接接続時の問題点であるスパイキング
現象を防止して、浅い接合を形成することができるよう
にする。 【構成】半導体基板に絶縁膜、ゲートおよびソース／ド
レインが形成される電界効果トランジスタにおいて、上
記ゲートはその縁部においてゲートの下部に配置された
ソース／ドレインと重なって形成され、かつソース／ド
レインを形成した後にゲートが形成され、ソース／ドレ
イン上部にスペーサで形成される伝導膜と接触する金属
配線が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トランジスタに関
し、特に金属配線とソース／ドレインとの直接接続を防
止するトランジスタの構造および製造方法に関するもの
である。
【０００２】一般に、金属配線、例えば、アルミニウム
膜がシリコンと接する場合、アルミニウムはアニーリン
グ中にシリコンに溶け込むが、実際にシリコンの溶解は
均一にできなくて、特定の二、三箇所で起こり、スパイ
ク状にシリコン内に浸透するスパイキング（ｓｐｉｋｉ
ｎｇ）現象が誘発されるが、アルミニウム／シリコンの
接触している所で浅い接合が形成されている場合、スパ
イキング現象によりアルミニウムがシリコンに拡散する
ことにより接合は短絡される。
【０００３】
【従来の技術】従来、一般的なＭＯＳＦＥＴの構造およ
びその製造方法を添付した図面の図９を参照して説明す
ると次のとおりである。
【０００４】図示のように、金属配線８はソース／ドレ
イン電極５とコンタクトする構造であって、シリコン基
板１にＰウェルと活性領域を設定し、チャンネルトップ
イオン注入領域９を形成した後、フィールド酸化膜２を
形成し、ゲート酸化膜３、ドーピングされたポリシリコ
ン膜４を形成した後、所定のホトエッチング方法により
ゲート電極を形成し、ソース／ドレイン電極７を形成し
た後、コンタクトホール形成後、ソース／ドレイン電極
と接続される金属配線８を形成する一連のプロセスによ
り形成される。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＭＯＳＦＥＴの構造およびその製造方法は、ゲー
ト電極を形成した後、ソース／ドレイン電極を形成する
ことにより、金属配線が直接シリコン基板、具体的には
不純物イオンの注入された領域と接続するようになっ
て、スパイキング現象をもたらすようになり、このため
浅い接合を形成することが困難であった。
【０００６】したがって、上記のような従来技術におけ
る問題点を解決するために案出したこの発明は、金属配
線とソース／ドレイン電極の直接接続時の問題点である
スパイキング現象を防止して、浅い接合を形成すること
ができるトランジスタの構造およびその製造方法を提供
することにその目的がある。
【０００７】
【課題を解決するための手段】この発明は、上記目的を
達成するために、半導体基板に絶縁膜、ゲートおよびソ
ース／ドレインが形成される電界効果トランジスタにお
いて、上記ゲートはその縁部においてゲートの下部に配
置されたソース／ドレインと重なって形成されて成るこ
とを特徴とする。
【０００８】さらに、この発明は、半導体基板に絶縁
膜、ゲートおよびソース／ドレインが形成されるに際
し、上記ゲートがその縁部においてゲートの下部に配置
されたソース／ドレインと重なって形成される構造のト
ランジスタの製造方法において、ソース／ドレインを形
成した後にゲートを形成することを特徴とする。
【０００９】
【実施例】以下、添付した図面を参照してこの発明の実
施例を詳述する。まず、図１は、この発明に係るＭＯＳ
ＦＥＴの構造を示す断面図であって、図示のとおり、ゲ
ート電極２０はソース／ドレイン電極２４に重なって形
成され、ソース／ドレイン電極２４の接続部分はフィー
ルド酸化膜１２上部のポリシリコン膜１４を通じて金属
膜２３とコンタクトする構造を成す。上記図面におい
て、説明の便宜上省略された符号の内、９はチャンネル
ストップイオン注入領域、１１は半導体基板、１３、１
５、２１は酸化膜、１７はドーピングされたポリシリコ
ン膜、１８は感光膜、１９はゲート酸化膜、２０はゲー
ト電極をそれぞれ示す。
【００１０】図２〜図６は、この発明の一実施例に係る
ＭＯＳＦＥＴの製造工程における断面図であって、ま
ず、図２に示すように、シリコン基板３１にＰウェルと
活性領域をＰイオンを注入してチャンネルストップイオ
ン注入領域９を形成した後、フィールド酸化膜３２を形
成し、全体構造の上部に酸化膜３３、ドーピングされた
ポリシリコン膜３４、酸化膜３５をそれぞれ所定の厚さ
に順次に形成した後に、選択エッチングして、活性領域
の上記シリコン基板３１を露出させる。次いで、図３に
おいて、全体構造の上に感光膜３６を塗布して平坦化し
た後、上記感光膜を選択エッチングしてソース、ドレイ
ン電極形成領域のシリコン基板を所定部位露出させた
後、Ｎ形不純物をイオン注入してソース／ドレイン電極
２４を形成した状態の断面図である。
【００１１】次に、図４において、上記感光膜３６を除
去し、２０から５０ナノメートルの厚さにドーピングさ
れたポリシリコン膜３７、１５０〜２５０ナノメートル
の厚さに低温デポジット酸化膜３８を順次に形成した
後、上記低温デポジット酸化膜３８、ドーピングされた
ポリシリコン膜３７を異方性エッチングして所定程度除
去した後、しきい値電圧ＶT調整用の不純物をイオン注
入した状態の断面図である。
【００１２】次いで、図５は、全体構造の上部に酸化
膜、ドーピングされたポリシリコン膜を順次に形成した
後、上記ドーピングされたポリシリコン膜、酸化膜を選
択エッチングしてゲート酸化膜３９およびゲート電極４
０を形成した状態の断面図である。この際、上記の選択
エッチング時に、ゲート電極用ポリシリコン膜は、上記
酸化膜３５の上部にも形成されるようにする。
【００１３】最後に、図６に示すように、全体構造の上
部に層間絶縁用の酸化膜４１′およびＢＰＳＧ膜（ボロ
フォスファシリケートガラス膜）４１″を形成し、コン
タクトホールを形成した後、上記ドーピングされたポリ
シリコン膜２４に接続するアルミニウム金属配線４３を
形成する。
【００１４】一方、図７および図８は、この発明の別の
実施例に係るＭＯＳＦＥＴの製造工程の断面図であっ
て、上記の一実施例を示す図２から図４までは同一に進
めた後に、下記の工程を実施する。
【００１５】まず、図７は、図４までの工程を進めた
後、全体構造の上部にゲート酸化膜５９、ドーピングさ
れたポリシリコン膜６０′、シリサイド膜６０″を順次
に形成し、選択エッチングしてゲート電極６０を形成し
た状態の断面図である。
【００１６】次いで、図８は、全体構造の上部に層間絶
縁用酸化膜６１′、ＢＰＳＧ膜６１″を順次に形成し、
コンタクトホールを形成した後、アルミニウム膜をデポ
ジットして金属配線６３を形成した状態の断面図であ
る。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、金属配線とソース／ドレイン電極の直接接続を避け
る構造を成すことにより、スパイキング現象を防止し、
したがって浅い接合を形成することができ、ソース／ド
レイン電極とゲート電極が重ねられるようにすることに
より、素子の電気的特性および信頼性向上の効果を得る
ことができる。
【図面の簡単な説明】
【図１】 この発明によるＭＯＳＦＥＴの構造を示す断
面図である。
【図２】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図３】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図４】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図５】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図６】 この発明の一実施例におけるＭＯＳＦＥＴの
製造工程中の断面図である。
【図７】 この発明の他の実施例におけるＭＯＳＦＥＴ
の製造工程中の断面図である。
【図８】 この発明の他の実施例におけるＭＯＳＦＥＴ
の製造工程中の断面図である。
【図９】 従来の方法により形成されたＭＯＳＦＥＴの
断面図である。
【符号の説明】
１１…半導体基板、１２…フィールド酸化膜、１３…酸
化膜、１４…ポリシリコン膜、１５…酸化膜、１９…ゲ
ート酸化膜、２０…ゲート電極、２１…酸化膜、２３…
金属膜、２４…ソース／ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/90 Ｄ 29/78 ３０１ Ｐ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に絶縁膜、ゲートおよびソー
    ス／ドレインが形成される電界効果トランジスタであっ
    て、 上記ゲートはその縁部においてゲートの下部に配置され
    たソース／ドレインと重なって形成されて成ることを特
    徴とするもの。
  2. 【請求項２】 請求項１に記載の電界効果トランジスタ
    であって、 上記ゲートは、ソース／ドレインとコンタクトした伝導
    膜スペーサによりゲートの縁においてソース／ドレイン
    と離隔されて形成されていることを特徴とするもの。
  3. 【請求項３】 請求項１に記載の電界効果トランジスタ
    であって、 上記ゲートは、ドーピングされたポリシリコン膜および
    シリサイド膜の二重構造を有することを特徴とするも
    の。
  4. 【請求項４】 請求項２に記載の電界効果トランジスタ
    であって、 上記伝導膜スペーサは、上記半導体基板から絶縁されて
    おり、その側壁に伝導膜が形成されて成ることを特徴と
    するもの。
  5. 【請求項５】 請求項４に記載の電界効果トランジスタ
    であって、 上記伝導膜の上部の所定領域に金属配線が形成されるこ
    とにより、金属配線とソース／ドレインとの直接接触を
    防止する構造を成すことを特徴とするもの。
  6. 【請求項６】 半導体基板に絶縁膜、ゲートおよびソー
    ス／ドレインが形成される電界効果トランジスタの製造
    方法であって、 上記ゲートは、その縁部においてゲートの下部に配置さ
    れたソース／ドレインと重なって形成されて成り、ソー
    ス／ドレインの形成後に形成されることを特徴とする方
    法。
  7. 【請求項７】 請求項６に記載の電界効果トランジスタ
    の製造方法であって、 上記ソース／ドレインは、半導体基板にフィールド酸化
    膜を形成し、全体構造上部に絶縁膜、伝導膜、絶縁膜を
    所定厚さに順次に形成した後に選択エッチングしてソー
    ス／ドレイン領域に配置された上記半導体基板の部分を
    露出させるステップと、 上記半導体基板の露出された部分に不純物イオンを注入
    してソース／ドレインを形成するステップとを含んで成
    ることを特徴とする方法。
  8. 【請求項８】 請求項７に記載の電界効果トランジスタ
    の製造方法であって、 ゲートは、ソース／ドレインを形成した後に、全体の露
    出した表面上に伝導膜および絶縁膜を形成し、これら膜
    を選択的にエッチングして、上記絶縁膜、伝導膜、絶縁
    膜およびソース／ドレインの上にスペーサを形成するス
    テップと、 全体の露出した表面上に絶縁膜、ポリシリコン膜を順次
    に形成した後、上記ポリシリコン膜、伝導膜を選択的に
    エッチングしてゲート絶縁膜およびゲートを形成するス
    テップとを含んで成ることを特徴とする方法。
  9. 【請求項９】 請求項８に記載の電界効果トランジスタ
    の製造方法であって、 上記ゲートは、ドーピングされたポリシリコン膜および
    シリサイド膜から成ることを特徴とする方法。
  10. 【請求項１０】 請求項８に記載の電界効果トランジス
    タの製造方法であって、 上記スペーサを形成する伝導膜は、ドーピングされたポ
    リシリコン膜であることを特徴とする方法。
  11. 【請求項１１】 請求項８に記載の電界効果トランジス
    タの製造方法であって、 上記スペーサを形成する絶縁膜は、低温デポジットプロ
    セスにより形成されることを特徴とする方法。
  12. 【請求項１２】 請求項８に記載の電界効果トランジス
    タの製造方法であって、 上記ゲートの形成後に、全体の露出面の上に平坦化絶縁
    膜を形成するステップと、 上記平坦化絶縁膜およびソース／ドレイン上部のスペー
    サとコンタクトした伝導膜上方の絶縁膜を選択的にエッ
    チングして、ソース／ドレインと直接コンタクトした伝
    導膜の所定部位を露出させるステップと、 上記伝導膜の露出された所定の部位に金属膜を形成して
    金属配線を形成するステップとを含んで成ることを特徴
    とする方法。
  13. 【請求項１３】 請求項１２に記載の電界効果トランジ
    スタの製造方法であって、 上記平坦化絶縁膜を形成するステップは、上記ゲートの
    形成後に、全体の露出面の上に酸化膜を形成するステッ
    プと、 その酸化膜の上にＢＰＳＧ膜で平坦化するステップとを
    含んで成ることを特徴とする方法。
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