JPH0728040B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特にシリコン基板からの
引出電極を高融点金属膜と多結晶シリコン膜とを積層し
た構造とした半導体装置の微細化構造およびその製造方
法に関するものである。
［従来の技術およびその課題］ 近年、半導体装置の分野においては、より高度な需要の
拡大に伴なって半導体装置の高集積化と高速化を目指し
た技術開発が進められている。この両者は互いに相反す
る一面を有しており、半導体装置の高集積化を推進める
ことによって逆に高速化を阻害するという場合も生じて
くる。したがって、この両者を共に実現し得る技術は非
常に有効なものとなる。
半導体装置の高集積化は、必然的に半導体装置の微少化
あるいは半導体装置を構成する個々の半導体素子の構造
の微細化となって現われてくる。この一例として、MOS
（Metal Oxide Semiconductor）型半導体装置におい
て、特に素子構造の微細化を図った従来例として、たと
えば特開昭61-16573号公報に示されたものがある。本例
に示されたMOS FET（電界効果トランジスタ）の断面構
造を第３図に示す。第３図に示されたMOS FET1はシリコ
ン基板２の表面上に薄いゲート酸化膜３を介して多結晶
シリコン層からなるゲート電極４が形成されている。シ
リコン基板２の表面近傍には不純物が拡散されたソース
領域５とドレイン領域６とが互いに間隔をもって形成さ
れている。そして、このソース領域５とドレイン領域６
との間に位置するシリコン基板２の表面領域がMOS FET
のチャネル領域となる。ソース領域５およびドレイン領
域６の表面上には多結晶シリコンからなる電極用導電層
７、８が形成されている。この電極用導電層7,8はソー
ス領域５およびドレイン領域６の表面上から素子分離用
のフィールド酸化膜９の上面にまで延びて形成されてい
る。そして、このフィールド酸化膜９の上部で、電極用
導電層７、８は層間絶縁膜10に開孔されたコンタクト孔
を通してアルミニウム配線層11と接続されている。
構造の微細化の観点から見たこの従来例の特徴点として
は、 （１）ゲート電極４の形状が、その下部と上部とで異な
るゲート電極幅で形成されている。ゲート電極４の下部
はゲート電極幅が短く形成されており、このゲート幅に
よって規定されるMOS FETのチャネル長も短くすること
ができる。また、ゲート電極４の上部はゲート電極幅が
広く形成されており、これによってゲート電極４の断面
領域の面積が低減するのを抑制している。ゲート電極４
の断面積の低減を抑制することは、結果的にゲート電極
４の配線抵抗の増大を抑制する。
（２）ソース領域５およびドレイン領域６とアルミニウ
ム配線層11とのコンタクトが電極用導電層７、８を介し
てフィールド酸化膜９の上部で行なわれている。このた
めに、ソースおよびドレイン領域５、６はアルミニウム
配線層11との直接コンタクトのためのスペースを確保す
る必要がなくなる。これによって、ソースおよびドレイ
ン領域５、６の不純物の拡散幅を縮小することができ
る。
などである。
次に、本従来例のMOS FETの主要な製造工程を第4A図な
いし第4C図を用いて説明する。
まず、フィールド酸化膜９が形成されたシリコン基板２
表面上に多結晶シリコン層12とシリコン酸化膜13とを堆
積する（第4A図）。
次に、フォトリソグラフィおよびエッチング法を用い
て、MOS FETのチャネル領域となるシリコン基板２の表
面上に堆積したシリコン酸化膜13および多結晶シリコン
層12とをエッチング除去する。このエッチングはプラズ
マドライエッチングを用いて行なわれる。この工程によ
ってシリコン基板２のチャネル領域表面が露出する（第
4B図）。
さらに、熱酸化処理を施すことによってシリコン基板２
のチャネル領域表面上および多結晶シリコン層12の開孔
部内側面にゲート酸化膜３を形成する。その後、さらに
窒素雰囲気中で加熱処理を施して多結晶シリコン層12中
に含ませた不純物をシリコン基板２中に拡散させ、ソー
ス領域５とドレイン領域６とを形成する（第4C図）。
ところが、上記のような素子構造および製造工程で製造
されるMOS FETは、素子構造の微細化に伴なって以下の
ような事項が問題となった。すなわち、 （ａ）ソースおよびドレイン領域の接合深さは素子構造
の微細化の比例縮小則に従って浅くなることが要求され
るが、多結晶シリコン層12からの熱拡散による形成方法
は接合深さが浅くなるほど制御が困難になる。
（ｂ）シリコン基板２中のソースおよびドレイン領域
５、６と電極用導電層７、８とが直接接触するコンタク
ト方法は、両者のシリコン層界面に自然酸化膜が形成さ
れ、接触抵抗の増大を招き、良好なオーミックコンタク
トを阻害する。
（ｃ）第4B図に示したように、シリコン酸化膜13および
多結晶シリコン層12のエッチング除去工程は、プラズマ
ドライエッチングを用いて行なわれているため、エッチ
ングの終期に露出したシリコン基板２表面がプラズマに
より損傷を受ける。特にこのシリコン基板２表面領域は
MOS FETのチャネル領域となるために、損傷を受けると
トランジスタの特性劣化を引き起こす。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、素子構造の微細化とチャネル領域
の損傷の低減および電極用導電層の低抵抗化とを同時に
達成することができる配線構造を有する半導体装置およ
びその製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明における半導体装置は、一方の電極用導電層が他
方の電極用導電層の上に乗上げた構造を有しており、そ
の内部に第１導電型の不純物領域と第２導電型の不純物
領域とを含むシリコン基板と、第１導電型の不純物領域
の表面上に積層された第１電極用導電層と、第２導電型
の不純物領域の表面上に積層された第２電極用導電層
と、この第１電極用導電層と第２電極用導電層との間に
形成される絶縁膜とを備えており、第１電極用導電層
は、少なくとも高融点金属を含む下部導電層と、この導
電層の表面上に形成された多結晶シリコン層との積層構
造からなり、第２電極用導電層の一部は第１電極用導電
層の表面上に絶縁膜を介して乗上げた構造を有してい
る。
また、本発明における半導体装置の製造方法は以下の工
程を備えている。
（ａ）半導体基板上に高融点金属を含む導電層を形成す
る工程。
（ｂ）導電層上に不純物を含む第１の多結晶シリコン層
を形成する工程。
（ｃ）第１多結晶シリコン層上に第１の絶縁膜を形成す
る工程。
（ｄ）第１の絶縁膜および第１の多結晶シリコン膜とを
同時にエッチングし、導電層に達する所定の開口部を形
成する工程。
（ｅ）所定の開口部内に表面が露出した導電層をエッチ
ングし、所定の開口部内に半導体基板表面を露出させる
工程。
（ｆ）所定の開口部の底面と内側面と第１絶縁膜上とに
第２の絶縁膜を形成する工程。
（ｇ）第２の絶縁膜上に第２の多結晶シリコン層を形成
する工程。
（ｈ）第２の多結晶シリコン層を所定の形状にパターニ
ングする工程。
（ｉ）熱処理によって第１の多結晶シリコン層中に含ま
れる不純物を半導体基板中に拡散させる工程。
［作用］ 本発明においては、電極用導電層を高導電性を有する高
融点金属を含む層と多結晶シリコン層との積層構造とし
たことにより、従来の多結晶シリコンの単層構造のもの
に比べ配線抵抗を低減することができる。
また、不純物拡散領域と電極用導電層とのコンタクト
は、高融点金属膜等を介して行なわれる。したがって、
不純物拡散領域と多結晶シリコン導電層とが直接コンタ
クトされる従来のタイプに比べ、接触抵抗が低減され
る。さらに、不純物拡散領域でのシート抵抗も低減され
る。
さらに、半導体基板中に形成される不純物拡散領域は、
電極用導電層を構成する多結晶シリコン層中に含ませた
不純物を高融点金属膜を介して半導体基板中に熱拡散さ
せて形成される。この際、高融点金属膜は、不純物の拡
散源である多結晶シリコン層から半導体基板中の不純物
領域が形成されるべき領域までの拡散距離を大きくして
いる。さらに、高融点金属膜中での不純物の拡散速度は
シリコン層内における拡散速度に比べて小さい。この両
者によって半導体基板中の不純物の拡散時間を長くとる
ことにより熱拡散工程の処理時間の調整を容易にしてい
る。これによって熱拡散処理の制御性を高め、浅い接合
の形成を容易にしている。
さらに、本発明の他の例では半導体装置の製造工程にお
いて、高融点金属膜上の多結晶シリコン膜をエッチング
する際に、この高融点金属膜をエッチング阻止膜として
用いている。すなわち、通常の多結晶シリコン膜のエッ
チング工程では、このエッチングによって半導体基板表
面が損傷を受ける。ところが、高融点金属膜を半導体基
板表面に介在させることによって多結晶シリコン膜のエ
ッチングによって直接半導体基板表面が露出し、損傷を
受けるのを防止することができる。その後、半導体基板
表面に対しダメージの少ないエッチング法により金属膜
を除去することにより、半導体基板表面の損傷を防止す
ることができる。
［発明の実施例］ 以下、本発明の好ましい実施例について図を用いて説明
する。
本発明の最も好ましい実施例として、MOS FETの構造を
その製造工程に従って順に示した第1A図ないし第1F図を
用いて説明する。
まず、ウェル領域30が形成されたシリコン基板２の表面
上の所定領域にLOCOS（Local Oxidation of Silicon）
法を用いて素子分離用のフィールド酸化膜９を形成す
る。次にシリコン基板２の表面上に、CVD（Chemical Va
por Deposition）法またはスパッタデポジション法を用
いて、たとえばタングステンシリサイド(WSix)やチタン
シリサイド(TiSix)などの高融点金属シリサイド膜31を
堆積する。さらに、CVD法を用いて第１の多結晶シリコ
ン膜32を堆積する。そして、イオン注入法により第１の
多結晶シリコン膜32の膜中にヒ素等の不純物を導入する
（第1A図）。
次に、第１の多結晶シリコン膜32の上に、CVD法を用い
て酸化シリコン膜33を堆積する。その後、写真製版技術
を用いて、MOS FETのチャネル領域34となるシリコン基
板２の所定の表面領域上に堆積した第１の多結晶シリコ
ン膜32と、酸化シリコン膜33とをプラズマエッチングな
どを用いてエッチング除去する。この工程により高融点
金属シリサイド膜31の所定領域が露出される。さらに、
このエッチング工程によりパターニングされた第１の多
結晶シリコン膜32は、ソース・ドレイン領域用の引出電
極32aとなる（第1B図）。
さらに、高融点金属シリサイド膜31の露出した所定領域
をウエットエッチング法を用いて除去する。ウエットエ
ッチング法としては、たとえばフッ酸水溶液やあるいは
フッ酸とフッ化アンモニウムとの混合溶液などを用いて
行なわれる。このエッチング工程は、特にチャネル領域
34を構成するシリコン基板２表面にエッチングによる損
傷を与えない方法としてウエットエッチングが選択され
ている。
その後、シリコン基板２表面のチャネル領域34およびパ
ターニングされた積層膜31、32a、33の表面および側面
に、CVD法を用いてシリコン酸化膜またはシリコン窒化
膜などの絶縁膜35を形成する。チャネル領域34上に形成
された絶縁膜35は、トランジスタのゲート絶縁膜を構成
する（第1C図）。
次に、CVD法を用いて第２の多結晶シリコン膜36を全面
に堆積する（第1D図）。
次に、ソース・ドレイン領域を形成するための熱処理工
程に進む。第１の多結晶シリコン膜32a中に含まれるリ
ンやヒ素などの不純物は、高温熱処理により高融点金属
シリサイド膜31を通過してシリコン基板２中に熱拡散す
る。これによって、シリコン基板２中にソース領域５と
ドレイン領域６とが形成される。高融点金属シリサイド
膜31があるため、多結晶シリコン膜中の不純物がシリコ
ン基板２中の所定領域に到達するまでの拡散距離が長く
なる。また、高融点金属シリサイド膜31中にヒ素などの
不純物を一部捕獲したりする。これらの作用によって熱
拡散に要する処理時間を長くさせ、熱拡散処理の制御性
を良くしている。そして、この熱拡散処理時間を精度良
く制御することにより浅い接合深さを有するソース領域
・ドレイン領域５、６とを形成することができる。
その後、写真製版技術を用いて第２の多結晶シリコン膜
36をエッチングする。これによって、ゲート電極36aが
パターニング形成される。ゲート電極36aは、ソース・
ドレイン領域５、６の引出電極となる第１の多結晶シリ
コン膜32aの表面上にその一部が乗上げた構造となって
いる（第1E図）。
最後に、層間絶縁膜37を形成した後、コンタクトホール
を開孔し、このコンタクトホール内にアルミニウム配線
層38を形成する。以上の工程によりMOS FETの製造プロ
セスが完了する（第1F図）。
上記のように、本実施例におけるMOS FETのゲート電極3
6aは、ソース・ドレイン領域５、６の表面上に形成され
た第１の多結晶シリコン膜32aの上部に乗上げた構造を
有している。したがって、このゲート電極36aの下部領
域が位置するチャネル領域のチャネル幅が微細となった
場合でも、ゲート電極36aの乗上げ構造部分の幅を大き
くとることができる。これによって、ゲート電極36aの
導電用の有効断面積を大きくとることができる。そし
て、このような構造によってゲート電極36aの配線抵抗
を低く抑えることができる。
また、ソース・ドレイン領域５、６の表面上に形成され
た第１の多結晶シリコン膜32aは、シリコン基板２中に
ソース・ドレイン領域形成用の不純物を導入する働き
と、ソース・ドレイン領域５、６とアルミニウム配線層
38とを接続する内部配線としての働きとをなしている。
そして、内部配線としては、高融点金属シリサイド膜31
との積層構造を形成しているため、そのシート抵抗を低
減することができる。たとえば、多結晶シリコン層単層
のみの場合、シート抵抗が100〜700Ω／□であったが、
積層構造の場合は１〜３Ω／□程度に軽減される。
また、本実施例のMOS FETのソース・ドレイン領域５、
６は、不純物を第１の多結晶シリコン膜32aから高融点
金属シリサイド膜31を通過してシリコン基板２中へ熱拡
散させて形成している。これにより、不純物の拡散深さ
の制御性を改善し、浅い接合の形成を容易にしている。
そして、ソース・ドレイン領域５、６の浅い接合は、シ
リコン基板２とソース・ドレイン領域５、６との間の寄
生接合容量を小さくすることができる。
さらに、製造工程においては、シリコン基板２のチャネ
ル領域上に堆積させた高融点金属シリサイド膜31をエッ
チング阻止膜として利用している。すなわち、第１の多
結晶シリコン膜32のゲート形成用パターニング工程に対
して、パターニング用のプラズマエッチングによりシリ
コン基板２表面が損傷されるのを防止する。その後、こ
のチャネル領域上の高融点金属シリサイド膜31は基板表
面に損傷を与えないウェットエッチング法によって除去
される。通常、素子構造の微細化に伴なって、チャネル
領域を規定するこのエッチング工程は微細加工精度に優
れたドライエッチング法により行なわれるのが望まし
い。ところが、ドライエッチングではシリコン基板表面
へのダメージを与えるという問題が避けられない。一
方、ウェットエッチングは微細加工精度の上で適応限界
がある。したがって、本実施例では基本的にチャネル形
成用のエッチングとしてドライエッチングを用い、基板
表面へのダメージ防止用として高融点金属シリサイド膜
31を利用している。そして、高融点金属シリサイド膜31
の除去用としてウェットエッチングを用いている。した
がって、ウェットエッチングの等方性の影響を抑制する
ために、高融点金属シリサイド膜31を薄く形成してい
る。このように、２段階のエッチング工程により形成さ
れたシリコン基板２表面のチャネル領域は良質な結晶性
を保持することにより、電気的特性の優れたMOS FETを
得ることができる。
なお、上記実施例においては、ソース・ドレイン領域形
成用の熱拡散処理工程を第1E図に示す工程において行な
われる例について示したが、これに限定されることな
く、第１の多結晶シリコン層31aのパターニング工程が
終了した後であれば、適当な工程の間に実施しても構わ
ない。
次に、本発明の好ましい第２の実施例について第2A図な
いし第2E図を用いて説明する。本実施例は、上記第１の
実施例と同様にMOS FETの構造およびその製造方法に関
するものである。そして、第2A図ないし第2B図に示した
製造工程は上記の第１の実施例の第1A図ないし第1B図に
示した製造工程と同一であるので、これらは図示するに
留めここでの説明を省略する。
第2B図に示した製造工程が終了した段階では、内部配線
を構成する第１の多結晶シリコン膜32aが形成され、さ
らにチャネル領域34には高融点金属シリサイド膜31が露
出している。
次に、第１の多結晶シリコン膜パターン32aの表面上
と、チャネル領域34の高融点金属シリサイド膜31の表面
上にCVD法を用いて第２のシリコン酸化膜39を形成する
（第2C図）。
その後、この第２の酸化シリコン膜39を反応性イオンエ
ッチングを用いて異方性エッチングする。これにより、
第１の多結晶シリコンパターン32aの端面に接する領域
にのみ第２のシリコン酸化膜39が残余する。この残余し
た第２のシリコン酸化膜をサイドウォールスペーサ40と
称する（第2D図）。
その後、第１の実施例の第1C図ないし第1F図に示された
ものと同様の工程を行なうことにより、MOS FETが製造
される。
ここで、サイドウォールスペーサ40の機能について説明
する。第2E図を参照して、まず、第１に、サイドウォー
ルスペーサ40は、ゲート電極36aとソース・ドレイン領
域５、６用の引出電極32aとの間に絶縁性を確保する。
さらに、第２に、サイドウォールスペーサ40は引出電極
（第１の多結晶シリコン膜）32aと、高融点金属シリサ
イド膜31とのチャネル領域34側端面での端面位置をサイ
ドウォールスペーサ40の厚み分だけずらして構成する。
このような不純物が導入された第１の多結晶シリコン膜
32aと高融点金属シリサイド膜31とのオフセット構造を
用いて熱拡散処理を行なうと、不純物は、まず第１の多
結晶シリコン膜32aから高融点金属シリサイド膜31中へ
拡散し、その後、この高融点金属シリサイド膜31とシリ
コン基板２表面との接触面を通してシリコン基板２中へ
拡散される。このために、サイドウォールスペーサ40の
下部に位置する高融点金属シリサイド膜31の一部分から
拡散される不純物は、第１の多結晶シリコン膜32aに接
する高融点金属シリサイド膜31の領域から拡散される不
純物に対して、拡散に要する時間が長くかかる。このた
めに、同一の熱拡散工程によっては不純物の拡散深さが
深く高濃度の領域５、６と拡散深さが浅く低濃度の領域
51、61とが形成される。このような低濃度と高濃度の２
層構造からなるソース・ドレイン領域はいわゆるLDD（L
ightly Doped Drain）構造と呼ばれる。そして、LDD構
造はショートチャネル効果を有効に防止し、微細構造の
MOS FETのトランジスタ特性を向上させる。
なお、上記第１および第２の実施例では、高融点金属シ
リサイド膜を形成する金属膜としてチタン膜を用いた場
合について説明したが、これに限定されることなく、金
属膜として、たとえばタングステン、モリブデン、コバ
ルト、ニッケル、プラチナ、タンタル、ジルコニウム、
パラジウムなどの高融点金属を用いても構わない。ま
た、高融点金属シリサイド膜の代わりに高融点金属膜を
用いてもよく、さらに両者の複合膜を用いても構わな
い。
さらに、上記第１および第２の実施例に示したように、
ソース・ドレイン領域の表面上に形成される電極用導電
層を構成する多結晶シリコン膜中に導入される不純物と
しては、たとえばヒ素、リン、ボロン、アンチモンなど
を用いてもよい。
さらに、上記実施例においては、本発明をMOS FETに適
用した例について説明したが、たとえば相補型MOS半導
体装置に適用しても全く同等の効果を得ることができ
る。また、バイポーラ型半導体装置にも適用することが
できる。
［発明の効果］ 以上のように、本発明によれば、シリコン基板中の不純
物領域上に高融点金属シリサイド膜と多結晶シリコン膜
との積層構造からなる電極用導電層を形成したことによ
り、素子構造の微細化と電極用配線の低抵抗化とを同時
に実現することができる。また、本発明による製造方法
を用いれば、高融点金属シリサイド膜を利用して第１の
多結晶シリコン膜のエッチング時に基板表面が受けるダ
メージを防止し、さらにシリコン基板中に熱拡散により
形成される不純物領域の接合深さを浅く形成することが
でき、これにより半導体装置の電気的特性を改善するこ
とができる。
【図面の簡単な説明】
第1A図、第1B図、第1C図、第1D図、第1E図および第1F図
は、本発明の第１の実施例によるMOS FETの製造工程を
順に示した製造工程断面図である。第2A図、第2B図、第
2C図、第2D図、第2E図は、本発明の第２の実施例による
MOS FETの製造工程を順に示した製造工程断面図であ
る。 第３図は、従来のMOS FETの断面構造を示す断面構造図
である。第4A図、第4B図および第4C図は、第３図に示し
たMOS FETの主要な製造工程を示す製造工程断面図であ
る。 図において、１はMOS FET、２はシリコン基板、3,35は
ゲート酸化膜、4,36aはゲート電極、５はソース領域、
６はドレイン領域、7,8,32aは電極用導電層、31は高融
点金属シリサイド膜を示している。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】一方の電極用導電層が他方の電極用導電層
    の上に乗上げた構造を有している半導体装置であって、 その内部に第１導電型の不純物領域と第２導電型の不純
    物領域とを含むシリコン基板と、 前記第１導電型の不純物領域の表面上に積層された第１
    電極用導電層と、 前記第２導電型の不純物領域の表面上に積層された第２
    電極用導電層と、 前記第１電極用導電層と前記第２電極用導電層との間に
    形成される絶縁膜とを備え、 前記第１電極用導電層は、少なくとも高融点金属を含む
    下部導電層と、この導電層の表面上に形成された多結晶
    シリコン層とを含み、 前記第２電極用導電層の一部は、前記第１電極用導電層
    の表面上に前記絶縁膜を介して乗上げた構造を有してい
    る、半導体装置。
  2. 【請求項２】半導体基板上に高融点金属を含む導電層と
    多結晶シリコン層との積層構造の電極用導電層を有する
    半導体装置の製造方法であって、 前記半導体基板上に高融点金属を含む導電層を形成する
    工程と、 前記導電層上に不純物を含む第１の多結晶シリコン層を
    形成する工程と、 前記第１の多結晶シリコン層上に第１の絶縁膜を形成す
    る工程と、 前記第１の絶縁膜および前記第１の多結晶シリコン膜と
    を同時にエッチングし、前記導電層に達する所定の開口
    部を形成する工程と、 前記所定の開口部内に表面が露出した前記導電層をエッ
    チングし、前記所定の開口部内に前記半導体基板表面を
    露出させる工程と、 前記所定の開口部の底面と内側面と前記第１絶縁膜上に
    第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第２の多結晶シリコン層を形成す
    る工程と、 前記第２の多結晶シリコン層を所定の形状にパターニン
    グする工程と、 熱処理によって前記第１の多結晶シリコン層中に含まれ
    る不純物を前記半導体基板中に拡散させる工程とを含む
    半導体装置の製造方法。
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