JPH07326749A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】本発明においては、一方の不純物領域１６を電
極形成前に形成し、他方の不純物領域２１は、電極形成
位置に形成したマスク１９を用いて形成し、熱処理によ
り各不純物領域１６、２１の活性化を行った後、ゲート
電極２２を形成する。 【効果】本発明によれば、ゲート電極を各不純物領域の
間に位置づれなく形成することができる。また、ゲート
電極には、低抵抗の金属を用いることができる。また電
極の形成方法によって並列接続や直列接続、ゲートとソ
ースまたはドレインの接続を、配線や素子層を形成する
ことなく比較的容易に実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置とその製造方
法、特に高周波回路に用いられる電界効果型トランジス
タの半導体装置とその製造方法に関する。

【０００２】

【従来の技術】近年の半導体素子の高速化と微細化に伴
って、電界効果型トランジスタの縮小化が行われてい
る。従来の電界効果型トランジスタの製造方法として
は、ソース、ドレインの不純物領域を形成した後、ソー
ス、ドレイン間の絶縁膜上にゲート電極を形成する方法
と、絶縁膜上にゲート電極を形成し、これをイオン注入
のマスクとしてソース、ドレインの不純物領域を形成す
る方法とに大別することができる。次に上記２つの製造
方法について説明する。

【０００３】まず第一の例として不純物領域を形成した
後、ゲート電極を製造する方法について示す。図７
（ａ）に示すように、半導体基板１１１表面上に絶縁膜
１１２を形成する。次に全面にレジストを塗布し、これ
をパターニングすることによりイオン注入のためのレジ
ストマスク１１３を形成し、これをマスクとして半導体
基板１１１内に所定の不純物１１４を注入する。

【０００４】続いて図７（ｂ）に示すように、レジスト
マスク１１３を除去した後、注入された不純物を活性化
させるために熱処理を行い、ソース、ドレインの各不純
物領域１１５を形成する。次にソース、ドレインの間の
絶縁膜１１２表面上にゲート電極を形成するために、レ
ジストを塗布しこれをパターニングし、ソース、ドレイ
ン間の絶縁膜１１２表面を露出させ、レジストマスク１
１６を形成する。

【０００５】続いて図７（ｃ）に示すように、蒸着法等
により全面にＡｌ膜等の低抵抗の導電膜を形成する。次
にレジストマスク１１６とその表面上に形成された導電
膜を除去し、ゲート電極１１７を形成する。または図示
しないが、絶縁膜１１２表面上に全面にＡｌ膜を成膜し
た後、ゲート電極１１７以外のＡｌ膜を除去し、ゲート
電極を形成する方法もある。

【０００６】以上の工程により半導体基板に電界効果型
トランジスタが製造される。次に第二の例としてゲート
電極を形成した後に、不純物領域を形成する方法につい
て示す。まず図８（ａ）に示すように半導体基板１２１
表面上に絶縁膜１２２を形成する。次にこの絶縁膜１２
２表面上に多結晶シリコン膜１２３を形成し、この多結
晶シリコン膜表面上に、高融点の金属シリサイド膜１２
４を形成する。次に金属シリサイド膜１２４表面上にレ
ジストを塗布し、このレジストをパターニングしレジス
トマスク１２５を形成する。

【０００７】続いて図８（ｂ）に示すように、レジスト
マスク１２５を用い金属シリサイド膜１２４及び多結晶
シリコン膜１２３をエッチングし、ゲート電極１２６を
形成する。その後、レジストマスク１２５を除去する。

【０００８】続いて図８（ｃ）に示すように、ゲート電
極１２６をマスクとして、半導体基板１２１内に不純物
１２７の注入を行い、これらを活性化させるために熱処
理を行い、ソース、ドレインの各不純物領域１２８を形
成する。以上の工程により半導体基板に電界効果型トラ
ンジスタが製造される。

【０００９】しかしながら上記の製造方法においては、
次に示す問題点がある。まず第一の例として示した製造
方法では、不純物を拡散するための高温熱処理後に、ゲ
ート電極が形成されるため、電極材料については厳しい
制限はないが、ゲート電極の形成位置が、ソース、ドレ
インの各不純物領域に対して予定の形成位置よりずれて
形成される場合がある。特に半導体素子の微細化と高速
化に伴って、ゲート長を短く形成しようとする場合に
は、この形成位置のずれは素子の特性に大きく影響を及
ぼし大きな問題となる。

【００１０】また第二の例として示した製造方法では、
ソース、ドレインの各不純物領域はゲート電極をマスク
として形成されるために、ソース、ドレインの各不純物
領域に対して、ゲート電極の形成位置のずれは問題とは
ならないが、ゲート電極は不純物領域を活性化する高温
熱処理の前に形成されているので、ゲート電極を構成す
る材料としては、この高温熱処理に耐え得る材料例え
ば、多結晶シリコン膜や高融点金属シリサイド膜等に限
定される。多結晶シリコン膜や高融点金属シリサイド膜
はＡｌ膜等の低抵抗金属に比べ抵抗値が高く、特に高周
波領域で動作させる場合には高周波特性の劣化を招く原
因となり問題である。また高融点金属シリサイド膜は、
絶縁膜との密着性やその加工性に問題があり、膜はがれ
等の問題を生じるため、特に量産化には適していないと
いう問題がある。

【００１１】

【発明が解決しようとする課題】上記のように従来の製
造方法による電界効果型トランジスタは、特に電極と不
純物領域を形成する際に、その形成位置のずれによる特
性の悪化や、ゲート電極の材料が限定されことによるゲ
ート抵抗の上昇等の原因により、半導体素子の高速化や
微細化を妨げる原因となっている。

【００１２】上記問題点を鑑み本発明においては、各不
純物領域を形成した後に電極を形成することにより、電
極材料として低抵抗で加工性の良い材料を用い、かつ各
不純物領域に対して合わせずれのない電極とその製造方
法を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明においては、トランジスタの製造方法におい
て、半導体基板表面上に不純物領域を形成するための拡
散源を形成し、一方の不純物領域をこの拡散源からの拡
散、またはイオン注入により形成する。次にこの拡散源
側面にサイドウオールを形成し、他方の不純物領域をサ
イドウオールをマスクとしてイオン注入を行い形成す
る。サイドウオールを除去し熱処理による不純物領域の
活性化を行った後、サイドウオールが形成されていた領
域にゲート電極を形成する。

【００１４】

【作用】本発明によれば、ゲート電極は一方の不純物領
域を形成するための拡散源の側面に形成され、他方の不
純物領域を形成するためのマスクとして用いられる。よ
って各不純物領域の間に位置づれなく形成することがで
きる。また、ゲート電極は不純物領域を形成するための
熱処理を行った後に、形成されるので高融点金属をあえ
て用いる必要はなく、低抵抗の金属を用いることができ
る。よってゲート電極の加工性を向上させることがで
き、さらに電極の持つ抵抗値を低減させることができ
る。

【００１５】

【実施例】本発明の実施例の製造方法を以下図面を参照
して説明する。まず第一の実施例として図１（ａ）に示
すように、半導体基板１１表面上に膜厚０．５μｍの多
結晶シリコン膜１２を形成する。次にこの多結晶シリコ
ン膜１２内にＰを、ドーズ量１×１０15〜１×１０16ａ
ｔｏｍｓ・ｃｍ-2、加速エネルギー６０ｋｅＶ程度でイ
オン注入する。次に不純物が注入された多結晶シリコン
膜１２表面上にレジストを塗布し、これをパターニング
することによりレジストマスク１３を形成する。 続い
て図１（ｂ）に示すように、これをレジストマスク１３
を用い多結晶シリコン膜を幅３〜５μｍ程度を残しエッ
チングにより除去し、不純物領域形成のための拡散源１
４を形成する。

【００１６】続いて図１（ｃ）に示すように、ゲート酸
化として拡散源１４表面上と半導体基板１１表面上に、
９５０℃〜１０００℃程度の酸素雰囲気中で熱処理によ
り、膜厚５００オングストロームの酸化膜１５を形成す
る。この高温での熱処理により拡散源１４に導入されて
いるＰが半導体基板１１内に拡散され、不純物領域とし
てソース領域１６が形成される。

【００１７】ここで不純物領域の拡散深さを正確に制御
しようとする場合には、イオン注入により形成する方法
がある。この方法は図１（ｃ１）に示すように、半導体
基板１１表面上に形成される多結晶シリコン膜１２に不
純物の導入を行わず、多結晶シリコン膜１２を形成した
後に、この表面上に酸化膜１５を形成する。次に酸化膜
１５表面上にレジストを塗布し、これをエッチバックす
ることにより拡散源以外の酸化膜１５表面上に、イオン
注入のためのレジストマスク１７を形成する。これをマ
スクとして、所定のドーズ量と加速エネルギーによりＰ
のイオン注入１８を行うことにより、半導体基板１１内
に不純物を注入し、不純物領域としてソース領域１６を
形成することができる。

【００１８】また上記２つの不純物領域の形成方法を併
せて用い、拡散の深さと濃度を制御する方法で行うこと
もできる。続いて図１（ｄ）に示すように、酸化膜１５
表面上に膜厚１μｍ程度のＡｌ膜を蒸着法またはスパッ
タ法により形成し、ＲＩＥ（Reactive Ion Etching）法
による異方性エッチングを行うことにより、拡散源１４
の側面の絶縁膜１５表面上に、イオン注入のためのマス
クとなるサイドウオール１９を形成する。次に、サイド
ウオール１９をマスクとして、半導体基板１１内にＰを
ドーズ量１×１０12〜１×１０14ａｔｏｍｓ・ｃｍ-2、
加速エネルギー６０ｋｅＶ〜８０ｋｅＶでイオン注入２
０を行う。次にマスクとして用いたサイドウオール１９
を除去した後、８００〜９００℃の高温熱処理を行い注
入された不純物の活性化を行い、他方の不純物領域とし
てドレイン領域２１を形成する。

【００１９】サイドウオール１９と後の工程で形成する
ゲート電極を、Ａｌ膜により形成する場合は、サイドウ
オール１９をイオン注入のマスクとして用いた後、これ
を除去し再びゲート電極として同じ領域にＡｌ膜を形成
することとなるので、絶縁膜に対する密着性や加工性を
向上させることができる。

【００２０】このように後の工程で形成されるゲート電
極と同様の材料により、イオン注入のマスクとしてサイ
ドウオールを形成することにより、絶縁膜に対する電極
材の密着性や加工性を向上させ、ゲート電極を形成し易
くすることができる。サイドウオール用の膜及びゲート
電極としてはＡｌの他に、ＰｔやＡｇ等の低抵抗金属を
用いると効果的である。

【００２１】イオン注入のマスクとして用いられるサイ
ドウオールは、多結晶シリコン膜等によって形成するこ
とも可能である。多結晶シリコン膜はＬＰＣＶＤ（Low
Pressure Chemical Vapour Deposition ）法により形成
し、ＲＩＥ法により形成する。この場合マスクの除去
は、不純物領域形成のための熱処理を行った後に行って
もよい。

【００２２】続いて図１（ｅ）に示すように、酸化膜１
５表面上に膜厚１μ程度のＡｌ膜を蒸着法やスパッタ法
により形成し、ＲＩＥ法によりエッチングすることによ
り、ゲート電極２２を形成する。ゲート電極は高温熱処
理工程が終了した後に形成されるので、高融点金属をあ
えて用いる必要はなく、Ａｌの他に例えばＰｔやＡｇ、
またはこれらの化合物等による低抵抗の金属材料を用い
ることができる。

【００２３】続いて図１（ｆ）に示すように、全面に膜
厚０．８μｍ程度の層間絶縁膜２３を形成し、ゲート電
極２２、各不純物領域上の層間絶縁膜２３及び酸化膜１
５をＲＩＥ法によるエッチングにより除去し、コンタク
ト孔２４を形成し、Ａｌ膜を形成することにより電極を
形成する。以上の工程により本発明の実施例の製造法の
各工程が終了する。

【００２４】上記第一の実施例においては、ゲート電極
とソース領域の拡散源として用いた多結晶シリコンが、
膜厚５００オングストロームの酸化膜を介して接してい
る。このためゲート電極とソース領域との間に、大きな
寄生容量が生じてしまう場合がある。このゲート電極と
ソース領域との間に生じる寄生容量を低減させる方法に
ついて、以下に第二の実施例として説明する。

【００２５】第二の実施例においては、図２（ａ）に示
すように、第一の実施例で示したゲート酸化を行う工程
の前に、半導体基板３１表面上及び多結晶シリコン膜３
２表面上に、ＬＰＣＶＤ法により膜厚２０００オングス
トローム程度の酸化膜３３を形成する。

【００２６】続いて図２（ｂ）に示すように、多結晶シ
リコン膜３２の上部表面上と半導体基板３１表面上の酸
化膜３３をＲＩＥ法により除去し、多結晶シリコン膜３
２の側面にのみ酸化膜３３を残す。

【００２７】続いて図２（ｃ）に示すように、第一の実
施例と同様にゲート酸化を行うことにより、ゲート電極
と多結晶シリコン膜との酸化膜３４を厚く形成すること
ができ、ゲート電極とソース領域との寄生容量を低減さ
せることができる。またゲート酸化を行う際の熱処理に
より、多結晶シリコン膜３２より不純物が拡散し、不純
物領域としてソース領域３５が形成される。不純物領域
の形成については先に示したように、イオン注入による
方法を用いてもよい。

【００２８】またゲート電極とソース領域との間に生じ
る寄生容量を低減させる他の方法としては、拡散源自体
を酸化膜で形成する方法がある。これを第三の実施例と
して図３に示す。図３（ａ）に示すように、半導体基板
４１表面上にゲート酸化として熱酸化を行い、あらかじ
め膜厚５００オングストローム程度の酸化膜４２を形成
する。

【００２９】続いて図３（ｂ）に示すように、ＬＰＣＶ
Ｄ法により膜厚１μｍ程度の酸化膜４３を形成し、酸化
膜４３内にイオン注入によりソース領域を形成するため
の不純物を注入する。

【００３０】続いて図３（ｃ）に示すように所定の形状
にエッチングし、ソース領域を形成するための拡散源４
４を形成する。次に熱処理を行い、拡散源４４から不純
物を拡散させ半導体基板４１内に不純物領域としてソー
ス領域４５を形成する。拡散源を酸化膜で形成すること
により、ゲート電極とソース間との寄生容量を低減させ
ることができる。

【００３１】拡散源を酸化膜で形成した場合は、後の配
線形成工程においてソース領域と配線を接続するために
コンタクト孔を形成する必要がある。よってこの場合は
半導体基板内に不純物領域を形成し、ゲート電極等を形
成し、半導体基板上に層間絶縁膜を形成した後に、ＲＩ
Ｅ法により拡散源である酸化膜にコンタクト孔を形成
し、このコンタクト孔内に配線材を埋め込むことによ
り、ソース領域と配線との接続を行う。

【００３２】上記第一、第二及び第三の実施例において
は、半導体基板をＰ型、ソース、ドレイン領域をＮ型と
した例を示したが、全ての領域で逆の導電型によって形
成することできる。

【００３３】またエピタキシャル成長させた半導体基板
を用いてもよいし、半導体基板と逆導電型の拡散層を形
成した後、その拡散層内に上記の素子を製造することも
可能である。さらにソース領域を下層の導電型の領域ま
で達するように形成することにより、半導体基板内で配
線を形成することも可能となる。

【００３４】さらに上記の実施例においては、拡散源か
らの拡散によって形成する不純物領域をソース領域、サ
イドウオールをマスクとして形成する不純物領域をドレ
イン領域としたが、ソース領域をドレイン領域、ドレイ
ン領域をソース領域としてもよい。この場合、拡散源か
らの拡散によって形成するとともに、イオン注入により
ドレイン領域を形成することにより、ドレイン領域内で
不純物の濃度と拡散深さが異なる領域を形成することが
できる。

【００３５】上記に示したような製造工程により製造さ
れるトランジスタは、配線方法を工夫することにより、
次に示すような回路として用いると、素子分離領域や配
線形成のためのスペースや工程を削減することができ、
より効果的である。

【００３６】まず上記の製造方法によるトランジスタ
を、直列に接続した例について図４に示す。ここで図４
（ａ）は断面図、図４（ｂ）は上面図、図４（ｃ）は等
価回路を示す回路図である。図中の５１は半導体基板、
５２はゲート電極、５３は拡散源、５４は不純物領域、
５５は配線を示す。この場合、１つの不純物領域はトラ
ンジスタのソース領域とドレイン領域の両方の働きをす
る。単独のトランジスタを直列に接続する場合と比較
し、素子分離領域を各トランジスタ間に形成する必要は
なく、また配線形成のためのスペースや工程を削減する
ことができ、上記製造方法によるトランジスタを複数製
造することにより、トランジスタが直列に接続された回
路を製造することができる。

【００３７】続いて上記製造方法によるトランジスタ
を、並列に接続した例について図５に示す。ここで図５
（ａ）は断面図、図５（ｂ）は上面図、図５（ｃ）は等
価回路を示す回路図である。図中の６１は半導体基板、
６２はゲート電極、６３は拡散源、６４は不純物領域、
６５は配線を示す。不純物領域である各ドレイン領域及
び各ソース領域は、それぞれ配線により接続する。この
場合も上記同様に、単独のトランジスタを直列に接続す
る場合と比較し、素子分離領域を各トランジスタ間に形
成する必要はなく、また配線形成のためのスペースや工
程を削減することができ、上記製造方法によるトランジ
スタを複数製造し、各領域の電極を接続することによ
り、トランジスタが並列に接続された回路を製造するこ
とが可能となる。

【００３８】図４及び図５で示した回路では、トランジ
スタを６個接続した場合の例を示したが、これに限らず
上記の製造方法により、多数のトランジスタを並列或い
は直列に接続することが可能である。また並列接続と直
列接続を組み合わせて製造することも可能である。

【００３９】また上記の製造方法によるトランジスタの
ゲート電極は、ソース領域またはドレイン領域となる拡
散源と絶縁膜を介して隣接した構造となる。よってこの
絶縁ゲート電極と拡散源を配線を必要とせずに接続する
ことが可能となる。例えば図６（ａ）に示すように、上
記第一の実施例中で、ゲート酸化を行った後に拡散源の
側面の酸化膜を除去し、ゲート電極７１を形成すること
により、ゲート電極７１と拡散源７２を接続して形成す
ることが可能となる。ゲート電極と拡散源を接続するこ
とにより、ゲート電極７１と不純物領域７３の一つを接
続することができ、トランジスタの等価回路は図６
（ｂ）に示すようになる。このような回路は例えばカレ
ントミラー回路等、ゲート電極とソース領域またはドレ
イン領域を導通させて形成する回路に用いると効果的で
ある。

【００４０】以上示したように、本発明においてはゲー
ト電極の位置ずれや、熱工程を行うことによる電極材の
制約を問題とせず、ゲート電極を位置づれなく形成する
ことができ、また電極材としてはＡｌ膜等の低抵抗金属
を用いることができる。さらに上記の製造方法により製
造されるトランジスタは、電極の形成方法によって並列
接続や直列接続、ゲートとソースまたはドレインの接続
を、配線や素子層を形成することなく比較的容易に実現
できる。

【００４１】

【発明の効果】本発明によれば、ゲート電極を各不純物
領域の間に位置づれなく形成することができる。また、
ゲート電極は不純物領域を形成するための熱処理を行っ
た後に、形成されるので、高融点金属をあえて用いる必
要はなく、低抵抗の金属を用いることができる。よって
ゲート電極の加工性を向上させることができ、さらに電
極の持つ抵抗値を低減させることができる。

【００４２】また本発明により製造されるトランジスタ
は、電極の形成方法によって並列接続や直列接続、ゲー
トとソースまたはドレインの接続を、配線や素子層を形
成することなく比較的容易に実現できる。よって工程数
の削減や半導体素子の微細化を促進させることができ
る。

【図面の簡単な説明】

【図１】本発明の第一の実施例の製造方法を説明する断
面図。

【図２】本発明の第二の実施例の製造方法を説明する断
面図。

【図３】本発明の第三の実施例の製造方法を説明する断
面図。

【図４】本発明のトランジスタの接続方法の説明図。

【図５】本発明のトランジスタの接続方法の説明図。

【図６】従来の製造方法を説明する断面図。

【図７】従来の製造方法を説明する断面図。

【図８】従来の製造方法を説明する断面図。

【符号の説明】

１１、３１、４１、５１、６１、１１１、１２１ 半
導体基板 １２、３２、１２３ 多結晶シリコン膜 １３、１７、１１３、１１６、１２５ レジストマス
ク １４、４４、５３、６３、７２ 拡散源 １５、３３、３４、４２、４３、１１２、１２２ 酸
化膜 １６、３５、４５ ソース領域 １８、２０、１１４、１２７ イオン注入 １９ サイドウオール ２１ ドレイン領域 ２２、５２、６２、７１、１１７、１２６ ゲート電
極 ２３ 層間絶縁膜 ２４ コンタクト孔 ５４、６４、７３、１１５、１２８ 不純物領域 ５５、６５ 配線 １２４ 金属シリサイド膜

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面上に所定の幅の膜を形成
   する工程と、 前記半導体基板表面上と前記膜表面上に絶縁膜を形成す
   る工程と、 前記半導体基板内の前記膜に対応した領域に第一不純物
   領域を形成する工程と、 前記膜側面の前記絶縁膜表面
   上にサイドウオールを形成する工程と、 前記サイドウオールをマスクとして、前記半導体基板内
   に第二不純物領域を形成する工程と、 前記サイドウオールを除去する工程と、 前記膜側面の前記絶縁膜表面上に導電膜を形成する工程
   とを具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記膜には前記第一不純物領域を形成する工程に先立ち
   不純物が導入され、前記膜に導入された不純物を拡散す
   ることにより前記第一不純物領域を形成することを特徴
   とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記絶縁膜を熱処理により形成し、前記熱処理により前
   記膜に導入された不純物を拡散することにより前記第一
   不純物領域を形成することを特徴とする半導体装置の製
   造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記膜を通してイオン注入を行い前記第一不純物領域を
   形成することを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１記載の半導体装置の製造方法に
   おいて、 前記サイドウオールを前記導電性膜と同種の物質により
   形成することを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項１記載の半導体装置の製造方法に
   おいて、 前記半導体基板表面上と前記膜表面上に絶縁膜を形成す
   る工程は、前記膜側面に第一の酸化膜を形成する工程
   と、前記半導体基板表面上と前記第一の酸化膜表面上と
   前記膜の上部表面上に第二の酸化膜を形成する工程とか
   らなることを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項１記載の半導体装置の製造方法に
   おいて、 前記膜を酸化膜により形成することを特徴とする半導体
   装置の製造方法。
8. 【請求項８】 第一導電型の半導体基板の第一領域表面
   上に形成された所定の膜と、 前記半導体基板の第一領域に形成された第二導電型の第
   一不純物領域と、 前記第一領域に隣接する前記半導体基板の第二領域表面
   上と前記所定の膜側面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜表面上に形成されたゲート電極と、 前記第二領域に隣接し前記第二領域を介して前記第一領
   域から離間する前記半導体基板の第三領域に形成された
   第二導電型の第二不純物領域とを有することを特徴とす
   る半導体装置。
9. 【請求項９】 請求項８記載の半導体装置において、 前記所定の膜は第二導電型の不純物を含有し、前記第一
   不純物領域は前記所定の膜源からの不純物の拡散により
   形成されることを特徴とする半導体装置。
10. 【請求項１０】 請求項９記載の半導体装置において、 前記所定の膜は酸化膜であることを特徴とする半導体装
    置。
11. 【請求項１１】 第一導電型の半導体基板と、この半導
    体基板内に形成された第二導電型のソース領域と、この
    ソース領域に離間して前記半導体基板内に形成された第
    二導電型のドレイン領域と、このドレイン領域と前記ソ
    ース領域の間の前記半導体基板表面上に形成されたゲー
    ト絶縁膜と、このゲート絶縁膜表面上に形成されたゲー
    ト電極を有する半導体装置において、 前記ソース領域または前記ドレイン領域上の前記半導体
    基板表面上には導電膜が形成され、前記ゲート電極は前
    記導電膜側面と前記ゲート絶縁膜に接して形成されてい
    ることを特徴とする半導体装置。