JP2670309B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2670309B2 JP2670309B2 JP24081188A JP24081188A JP2670309B2 JP 2670309 B2 JP2670309 B2 JP 2670309B2 JP 24081188 A JP24081188 A JP 24081188A JP 24081188 A JP24081188 A JP 24081188A JP 2670309 B2 JP2670309 B2 JP 2670309B2
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- crystal layer
- semiconductor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置に関し、特に好ましくは、MOS構
造を有する超小型の半導体装置及びその製造方法に関す
るものである。
造を有する超小型の半導体装置及びその製造方法に関す
るものである。
（従来の技術） SOI（Silicon−On−Insulator）MOSトランジスタは、
ラッチアップフリー，ソフト耐性，低浮遊容量であるな
ど、バルクSi素子にはない多くの利点を有している点
で、今後の発展が期待される素子である。
ラッチアップフリー，ソフト耐性，低浮遊容量であるな
ど、バルクSi素子にはない多くの利点を有している点
で、今後の発展が期待される素子である。
一方、薄いSOI膜で形成したMOSFETにおいては、従来
の厚いSOI膜を用いたMOSトランジスタに対して、大幅な
性能の改善がなされる事が示されている。
の厚いSOI膜を用いたMOSトランジスタに対して、大幅な
性能の改善がなされる事が示されている。
この薄いSOIMOSトランジスタを作製する上で、ソー
ス，ドレイン領域上の絶縁膜に電極接続孔を開孔する
際、反応性イオンエッチングを用いると、接続孔の面積
の制御は容易であるのに対して、深さ方向の制御が困難
となる。他方、湿式の化学エッチング法を用いると、絶
縁膜とSOI膜とのエッチングの選択性を得るのは容易で
あるが、接続孔の面積の制御は困難となる。また、電極
接続孔を開孔する際、レジストマスクを用いている為、
レジストマスク形成工程が増加するばかりでなく、ゲー
トと電極との位置関係に合わせ余裕が必要であり、素子
の微細化の障害となっている。
ス，ドレイン領域上の絶縁膜に電極接続孔を開孔する
際、反応性イオンエッチングを用いると、接続孔の面積
の制御は容易であるのに対して、深さ方向の制御が困難
となる。他方、湿式の化学エッチング法を用いると、絶
縁膜とSOI膜とのエッチングの選択性を得るのは容易で
あるが、接続孔の面積の制御は困難となる。また、電極
接続孔を開孔する際、レジストマスクを用いている為、
レジストマスク形成工程が増加するばかりでなく、ゲー
トと電極との位置関係に合わせ余裕が必要であり、素子
の微細化の障害となっている。
（発明が解決しようとする課題） 本発明の目的は、上記の点に鑑みて、薄膜SOIMOSトラ
ンジスタにおけるソース，ドレインの電極を容易に作製
する事を可能とする新規な半導体装置及びその製造方法
を提供することにある。
ンジスタにおけるソース，ドレインの電極を容易に作製
する事を可能とする新規な半導体装置及びその製造方法
を提供することにある。
（課題を解決するための手段） 本発明の半導体装置の製造方法の要旨は、薄膜SOIMOS
トランジスタのゲートをマスクとしてイオン注入法によ
り自己整合的にソース，ドレイン領域を形成し、続い
て、ゲート及び、ゲート側壁部に絶縁膜で形成したサイ
ドウォールをマスクとして反応性イオンエッチングによ
って自己整合的にソース，ドレイン領域端部の断面を露
出させ、薄膜SOIのソース及びドレインの断面において
のみ接触する金属等からなる電極を形成する工程を含む
事にある。また、本発明の半導体装置の要旨は、絶縁膜
上の限定領域に形成された半導体単結晶層に作られた薄
膜SOIMOSトランジスタにおいて、ゲート側壁に形成され
た絶縁膜に対して自己整合的に前記半導体単結晶層の側
壁が露出され、この露出された側壁断面においてソー
ス、ドレイン領域端部と接触するように電極が形成され
た事にある。
トランジスタのゲートをマスクとしてイオン注入法によ
り自己整合的にソース，ドレイン領域を形成し、続い
て、ゲート及び、ゲート側壁部に絶縁膜で形成したサイ
ドウォールをマスクとして反応性イオンエッチングによ
って自己整合的にソース，ドレイン領域端部の断面を露
出させ、薄膜SOIのソース及びドレインの断面において
のみ接触する金属等からなる電極を形成する工程を含む
事にある。また、本発明の半導体装置の要旨は、絶縁膜
上の限定領域に形成された半導体単結晶層に作られた薄
膜SOIMOSトランジスタにおいて、ゲート側壁に形成され
た絶縁膜に対して自己整合的に前記半導体単結晶層の側
壁が露出され、この露出された側壁断面においてソー
ス、ドレイン領域端部と接触するように電極が形成され
た事にある。
（作用） 上記工程を薄膜SOIのMOSトランジスタの製造工程に含
める事によって、従来と違って、電極接続孔開孔の為
の、レジストマスク形成工程が不用となる。SOI層の断
面において電極と接触させる構造である為、該断面を露
出させる際、オーバーエッチングに対するエッチング時
間の制御が容易となる。平面的な金属−半導体接触面が
不用となる為、トランジスタサイズを著しく縮少する事
ができる。
める事によって、従来と違って、電極接続孔開孔の為
の、レジストマスク形成工程が不用となる。SOI層の断
面において電極と接触させる構造である為、該断面を露
出させる際、オーバーエッチングに対するエッチング時
間の制御が容易となる。平面的な金属−半導体接触面が
不用となる為、トランジスタサイズを著しく縮少する事
ができる。
（実施例） 本発明の実施例を第１図（ａ）〜（ｈ）を使って詳細
に説明する。
に説明する。
第１図（ａ）に示すように、シリコン基板１上にSIMO
X（Separation by Implanted Oxygen）法を用いて、厚
さ0.4μｍの埋め込みSiO2層２を形成し、その上にＰ型
のシリコンSOI層３を膜厚750Åで形成する。
X（Separation by Implanted Oxygen）法を用いて、厚
さ0.4μｍの埋め込みSiO2層２を形成し、その上にＰ型
のシリコンSOI層３を膜厚750Åで形成する。
次に第１図（ｂ）に示すように、SOI層３の表面に、
熱酸化法により、厚さ500Åのシリコン酸化膜４を形成
する。
熱酸化法により、厚さ500Åのシリコン酸化膜４を形成
する。
次に第１図（ｃ）に示すように、厚さ0.4μｍの燐を
添加した多結晶シリコン５を堆積する。この場合、多結
晶シリコンに代えて金属でもよい。続いてこの多結晶シ
リコン５上に厚さ6000Åμｍのシリコン酸化膜６を堆積
した後、所望の大きさにパターンマスクを用いてエッチ
ングする。
添加した多結晶シリコン５を堆積する。この場合、多結
晶シリコンに代えて金属でもよい。続いてこの多結晶シ
リコン５上に厚さ6000Åμｍのシリコン酸化膜６を堆積
した後、所望の大きさにパターンマスクを用いてエッチ
ングする。
続いて、燐イオンを注入し、熱処理する事によって、
限定された領域７を除いてSOI層３をＮ型に変える。
限定された領域７を除いてSOI層３をＮ型に変える。
次に、第１図（ｄ）に示すように、シリコン酸化膜を
化学的気相成長法により堆積した後、反応性イオンエッ
チングによりサイドウォール８を形成する。
化学的気相成長法により堆積した後、反応性イオンエッ
チングによりサイドウォール８を形成する。
次に第１図（ｅ）に示すように、サイドウォール8,シ
リコン酸化膜６をマスクとして、反応性イオンエッチン
グによりSOI層３をエッチングし、ソース領域端面9,ド
レイン領域端面10を露出させる。
リコン酸化膜６をマスクとして、反応性イオンエッチン
グによりSOI層３をエッチングし、ソース領域端面9,ド
レイン領域端面10を露出させる。
次に第１図（ｆ）に示すように、WF6及びSiM4の混合
ガスを親ガスとして選択的化学気相成長法を用いて、ソ
ース端面９及びソース端面10に、タングステン11,11′
を成長させる。
ガスを親ガスとして選択的化学気相成長法を用いて、ソ
ース端面９及びソース端面10に、タングステン11,11′
を成長させる。
次に、第１図（ｇ）に示すように、WF6及びSiH4の混
合ガス比を変化させて、全面にタングステン膜12を堆積
させる。
合ガス比を変化させて、全面にタングステン膜12を堆積
させる。
次に第１図（ｈ）に示すように、レジストパターンを
用いて反応性イオンエッチングによりタングステン膜12
をエッチングし、ソース電極13,ドレイン電極14を形成
する。
用いて反応性イオンエッチングによりタングステン膜12
をエッチングし、ソース電極13,ドレイン電極14を形成
する。
以上が本発明の一実施例の製造方法である。
本発明によれば、特に薄膜SOIのMOSトランジスタにお
いて、SOI層の断面において、電極と接触させる構造で
ある為、診断面を露出させる際、オーバーエッチングに
対するエッチング時間の制御が容易となる。さらに、平
面的な金属−半導体接触面が不用となる為、トランジス
タサイズを著しく縮少する事ができる。
いて、SOI層の断面において、電極と接触させる構造で
ある為、診断面を露出させる際、オーバーエッチングに
対するエッチング時間の制御が容易となる。さらに、平
面的な金属−半導体接触面が不用となる為、トランジス
タサイズを著しく縮少する事ができる。
第１図は本発明による薄膜SOI・MOSトランジスタを製造
する工程説明図である。 １……シリコン基板,2……シリコン酸化膜， ３……単結晶シリコン膜， ４……シリコン酸化膜， ５……多結晶シリコンゲート， ６……シリコン酸化膜， ８……シリコン酸化膜サイドウォール， ９……SOIソース領域端面， 10……SOIドレイン領域端面， 11,11′……タングステン， 12……タングステン膜， 13……ソース電極， 14……ドレイン電極。
する工程説明図である。 １……シリコン基板,2……シリコン酸化膜， ３……単結晶シリコン膜， ４……シリコン酸化膜， ５……多結晶シリコンゲート， ６……シリコン酸化膜， ８……シリコン酸化膜サイドウォール， ９……SOIソース領域端面， 10……SOIドレイン領域端面， 11,11′……タングステン， 12……タングステン膜， 13……ソース電極， 14……ドレイン電極。
Claims (4)
- 【請求項１】半導体基板の一主面上に第１の絶縁膜を形
成し、この第１の絶縁膜上の限定された領域に半導体単
結晶層を形成する工程と、続いて、前記半導体単結晶層
の表面に第２の絶縁膜を形成した後、該第２の絶縁膜上
の一部の限定された領域から前記第１の絶縁膜上の領域
にまたがるように、金属あるいは低抵抗半導体からなる
第１の導電層及び第３の絶縁膜を積層して積層パターン
を形成する工程と、続いて、前記第１の導電層をマスク
としてイオン注入技術により、前記半導体単結晶層の所
定の領域に選択的に一導電型を呈する不純物を導入する
工程と、続いて、第４の絶縁膜を全面に堆積した後、反
応性イオンエッチングにより、前記第１の導電層の側壁
部周辺を残して、該第４の絶縁膜をエッチングし、サイ
ドウォールを形成する工程と、続いて、前記第１の導電
層及び前記サイドウォールをマスクとして反応性イオン
エッチングにより、前記半導体単結晶層を選択的に除去
する工程と、続いて、該半導体単結晶層を選択的に除去
することにより形成された該単結晶層の側壁部と接触す
るように第２の導電層を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の一主面上に第１の絶縁膜を形
成し、この第１の絶縁膜上の限定された領域に半導体単
結晶層を形成する工程と、続いて、前記半導体単結晶層
の表面に第２の絶縁膜を形成した後、該第２の絶縁膜上
の一部の限定された領域から前記第１の絶縁膜上の領域
にまたがるように、金属あるいは低抵抗半導体からなる
第１の導電層及び第３の絶縁膜を積層して積層パターン
を形成する工程と、続いて、該積層パターンをマスクと
してイオン注入技術により、前記半導体単結晶層の所定
の領域に選択的に一導電型を呈する不純物を導入する工
程と、続いて、第４の絶縁膜を全面に堆積した後、反応
性イオンエッチングにより、前記積層パターンの側壁部
周辺を残して、該第４の絶縁膜をエッチングし、サイド
ウォールを形成する工程と、続いて、前記積層パターン
及び前記サイドウォールをマスクとして反応性イオンエ
ッチングにより、前記半導体単結晶層を選択的に除去す
る工程と、続いて、該半導体単結晶層を選択的に除去す
ることにより形成された該単結晶層の側壁部と接触する
ように第２の導電層を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項３】半導体基板の一主面上に第１の絶縁膜を介
して形成された半導体単結晶層の表面に第２の絶縁膜を
形成する工程と、続いて、該第２の絶縁膜上の一部の限
定された領域に、金属あるいは低抵抗半導体からなる第
１の導電層及び第３の絶縁膜を積層して積層パターンを
形成する工程と、続いて、前記第１の導電層をマスクと
してイオン注入技術により、前記半導体単結晶層の所定
の領域に選択的に一導電型を呈する不純物を導入する工
程と、続いて、第４の絶縁膜を全面に堆積した後、反応
性イオンエッチングにより、前記第１の導電層の側壁部
周辺を残して、該第４の絶縁膜をエッチングし、サイド
ウォールを形成する工程と、続いて、前記第１の導電層
及び前記サイドウォールをマスクとして反応性イオンエ
ッチングにより、前記半導体単結晶層を選択的に除去す
る工程と、続いて、該半導体単結晶層を選択的に除去す
ることにより形成された該単結晶層の側壁部と接触する
ように第２の導電層を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項４】半導体基板の一主面上に形成された第１の
絶縁膜と、この第１の絶縁膜上の限定された領域に形成
された半導体単結晶層と、この半導体単結晶層の表面に
形成された第２の絶縁膜と、この該第２の絶縁膜上の一
部の限定された領域から前記第１の絶縁膜上の領域にま
たがるように、下から順に金属あるいは低抵抗半導体か
らなる第１の導電層及び第３の絶縁膜が積層して形成さ
れた積層パターンと、該積層パターン下の前記半導体単
結晶層の領域を挟むように該半導体単結晶層に形成さ
れ、一導電型を呈する不純物を含有する一対の導電領域
と、前記第１の導電層の側壁部周辺及び前記導電領域上
を覆い、前記半導体単結晶層の側壁部の一部を選択的に
露出するように形成された第４の絶縁膜と、前記半導体
単結晶層の露出した側壁部において前記導電領域と接触
するように形成された第２の導電層とを備えたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081188A JP2670309B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081188A JP2670309B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290538A JPH0290538A (ja) | 1990-03-30 |
| JP2670309B2 true JP2670309B2 (ja) | 1997-10-29 |
Family
ID=17065037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24081188A Expired - Fee Related JP2670309B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670309B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211916A (ja) * | 1994-01-19 | 1995-08-11 | Sony Corp | トランジスタ素子及びその作製方法 |
| FR2868209B1 (fr) * | 2004-03-25 | 2006-06-16 | Commissariat Energie Atomique | Transistor a effet de champ a canal en carbone diamant |
-
1988
- 1988-09-28 JP JP24081188A patent/JP2670309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290538A (ja) | 1990-03-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |