JPH06260497A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06260497A JPH06260497A JP5070939A JP7093993A JPH06260497A JP H06260497 A JPH06260497 A JP H06260497A JP 5070939 A JP5070939 A JP 5070939A JP 7093993 A JP7093993 A JP 7093993A JP H06260497 A JPH06260497 A JP H06260497A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 26
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 26
- 239000010410 layer Substances 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 26
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 238000003672 processing method Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 ゲート電極とコンタクトホールとの合わせ余
裕寸法を狭めてもリーク電流が発生する恐れのない半導
体装置及びその製造方法を提供する。 【構成】 半導体装置を構成するシリコン基板上に形成
されたゲート電極２上に二酸化シリコン膜５を形成し、
次に、上記二酸化シリコン膜５上にポリシリコン膜を成
膜し、これを用いてサイドウオール壁を形成し、次に、
上記半導体装置の上面に層間絶縁膜８を形成し、次に、
上記層間絶縁膜８上の一部にコンタクトホール９を開孔
し、次に、上記コンタクトホール９内に露出しているサ
イドウオール壁の一部を酸化して二酸化シリコンサイド
ウオール壁１０を形成することにより、露光装置のアラ
イメント精度によるズレが生じたり、上記ゲート電極３
と上記コンタクトホール９との合わせ余裕寸法が減少し
たりしても、リーク電流が発生しないようにする。
裕寸法を狭めてもリーク電流が発生する恐れのない半導
体装置及びその製造方法を提供する。 【構成】 半導体装置を構成するシリコン基板上に形成
されたゲート電極２上に二酸化シリコン膜５を形成し、
次に、上記二酸化シリコン膜５上にポリシリコン膜を成
膜し、これを用いてサイドウオール壁を形成し、次に、
上記半導体装置の上面に層間絶縁膜８を形成し、次に、
上記層間絶縁膜８上の一部にコンタクトホール９を開孔
し、次に、上記コンタクトホール９内に露出しているサ
イドウオール壁の一部を酸化して二酸化シリコンサイド
ウオール壁１０を形成することにより、露光装置のアラ
イメント精度によるズレが生じたり、上記ゲート電極３
と上記コンタクトホール９との合わせ余裕寸法が減少し
たりしても、リーク電流が発生しないようにする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、高集積化された微細寸法の半導体
装置及びその製造方法に用いて好適なものである。
造方法に関し、特に、高集積化された微細寸法の半導体
装置及びその製造方法に用いて好適なものである。
【０００２】
【従来の技術】従来の半導体装置の製造方法において
は、特開平２−５８３７４号公報に記載されているよう
に、酸化膜でサイドウオール壁を形成し、上記サイドウ
オール壁表面を覆うように段差形成用絶縁膜を形成す
る。その後、上記サイドウオール壁はエッチングせずに
残すように、上記段差形成用絶縁膜にコンタクトホール
開孔のための異方性エッチングを施していた。
は、特開平２−５８３７４号公報に記載されているよう
に、酸化膜でサイドウオール壁を形成し、上記サイドウ
オール壁表面を覆うように段差形成用絶縁膜を形成す
る。その後、上記サイドウオール壁はエッチングせずに
残すように、上記段差形成用絶縁膜にコンタクトホール
開孔のための異方性エッチングを施していた。
【０００３】
【発明が解決しようとする課題】従来の半導体装置及び
その製造方法においては、酸化膜でサイドウオール壁を
形成した後に、上記サイドウオール壁表面を覆うように
段差形成用絶縁膜を形成し、その後、上記段差形成用絶
縁膜下の半導体基板表面が露出するまで上記絶縁膜に異
方性エッチングを施していた。
その製造方法においては、酸化膜でサイドウオール壁を
形成した後に、上記サイドウオール壁表面を覆うように
段差形成用絶縁膜を形成し、その後、上記段差形成用絶
縁膜下の半導体基板表面が露出するまで上記絶縁膜に異
方性エッチングを施していた。
【０００４】このため、上記基板表面が露出する前に上
記サイドウオール壁がエッチングされてしまうことがあ
る。このため、微細化のためにゲート電極とコンタクト
ホールとの合わせ余裕寸法を狭くすると、上記ゲート電
極から配線へのリーク電流が発生してしまうという問題
があった。
記サイドウオール壁がエッチングされてしまうことがあ
る。このため、微細化のためにゲート電極とコンタクト
ホールとの合わせ余裕寸法を狭くすると、上記ゲート電
極から配線へのリーク電流が発生してしまうという問題
があった。
【０００５】本発明は上述の問題点にかんがみ、ゲート
電極とコンタクトホールとの合わせ余裕寸法を露光装置
のアライメント精度以下にしてもリーク電流が発生する
恐れがない半導体装置及びその製造方法を提供すること
を目的とする。
電極とコンタクトホールとの合わせ余裕寸法を露光装置
のアライメント精度以下にしてもリーク電流が発生する
恐れがない半導体装置及びその製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上にゲート酸化膜を形成し、
次に、上記ゲート酸化膜上にゲート電極を形成し、次
に、上記ゲート酸化膜下の上記半導体基板表面近傍に上
記半導体基板とは逆導電型の一対の低濃度拡散層を形成
する第一の工程と、上記第一の工程の後、上記ゲート酸
化膜及びゲート電極上に二酸化シリコン膜を形成し、次
に、上記二酸化シリコン膜上にポリシリコン膜を成膜す
る第二の工程と、上記第二の工程の後、上記ポリシリコ
ン膜よりサイドウオール壁を形成し、次に、上記一対の
低濃度拡散層のそれぞれの外側脇に、上記半導体基板表
面近傍に上記半導体基板とは逆導電型の一対の高濃度拡
散層を形成する第三の工程と、上記第三の工程の後、上
記半導体装置上に層間絶縁膜を形成し、次に、上記層間
絶縁膜上の一部から上記第一導電型半導体基板表面に至
るまでコンタクトホールを開孔する第四の工程と、上記
第四の工程の後、上記コンタクトホール内に露出してい
るサイドウオール壁の一部を酸化し、二酸化シリコンサ
イドウオール壁を形成する第五の工程とを有する。その
場合、上記第三の工程は、上記ポリシリコン膜に不純物
を含有させる工程を含んでもよい。
の製造方法は、半導体基板上にゲート酸化膜を形成し、
次に、上記ゲート酸化膜上にゲート電極を形成し、次
に、上記ゲート酸化膜下の上記半導体基板表面近傍に上
記半導体基板とは逆導電型の一対の低濃度拡散層を形成
する第一の工程と、上記第一の工程の後、上記ゲート酸
化膜及びゲート電極上に二酸化シリコン膜を形成し、次
に、上記二酸化シリコン膜上にポリシリコン膜を成膜す
る第二の工程と、上記第二の工程の後、上記ポリシリコ
ン膜よりサイドウオール壁を形成し、次に、上記一対の
低濃度拡散層のそれぞれの外側脇に、上記半導体基板表
面近傍に上記半導体基板とは逆導電型の一対の高濃度拡
散層を形成する第三の工程と、上記第三の工程の後、上
記半導体装置上に層間絶縁膜を形成し、次に、上記層間
絶縁膜上の一部から上記第一導電型半導体基板表面に至
るまでコンタクトホールを開孔する第四の工程と、上記
第四の工程の後、上記コンタクトホール内に露出してい
るサイドウオール壁の一部を酸化し、二酸化シリコンサ
イドウオール壁を形成する第五の工程とを有する。その
場合、上記第三の工程は、上記ポリシリコン膜に不純物
を含有させる工程を含んでもよい。
【０００７】また、本発明に係る半導体装置は、半導体
基板表面近傍に相互に所定距離だけ離間されるととも
に、上記半導体基板と逆導電型に形成された一対の拡散
層と、これらの拡散層が形成されている上記半導体基板
上に形成されたゲート酸化膜と、上記ゲート酸化膜上に
形成されたゲート電極と、上記ゲート電極の側面及び上
面を覆うように形成されるとともに、上記ゲート酸化膜
上にも延在された二酸化シリコン膜と、上記ゲート電極
の側面上を覆っている上記ゲート酸化膜上に形成されて
いて、その表面が酸化されたポリシリコンよりなるサイ
ドウオール壁とを有している。その場合、上記一対の拡
散層は、低濃度拡散層と、上記一対の低濃度拡散層のそ
れぞれの外側脇上記半導体基板表面近傍に上記基板と逆
導電型である一対の高濃度拡散層とを有することが好ま
しい。更に、上記サイドウオール壁の酸化部分は、熱酸
化により形成されることが好ましい。
基板表面近傍に相互に所定距離だけ離間されるととも
に、上記半導体基板と逆導電型に形成された一対の拡散
層と、これらの拡散層が形成されている上記半導体基板
上に形成されたゲート酸化膜と、上記ゲート酸化膜上に
形成されたゲート電極と、上記ゲート電極の側面及び上
面を覆うように形成されるとともに、上記ゲート酸化膜
上にも延在された二酸化シリコン膜と、上記ゲート電極
の側面上を覆っている上記ゲート酸化膜上に形成されて
いて、その表面が酸化されたポリシリコンよりなるサイ
ドウオール壁とを有している。その場合、上記一対の拡
散層は、低濃度拡散層と、上記一対の低濃度拡散層のそ
れぞれの外側脇上記半導体基板表面近傍に上記基板と逆
導電型である一対の高濃度拡散層とを有することが好ま
しい。更に、上記サイドウオール壁の酸化部分は、熱酸
化により形成されることが好ましい。
【０００８】
【作用】本発明においては、サイドウオール壁にポリシ
リコンを用いることにより、層間絶縁膜とサイドウオー
ル壁とのエッチング選択比を１０：１以上に大きくする
ことが可能となり、上記層間絶縁膜に微細加工法を施し
てコンタクトホールを形成する際に、基板表面が露出す
る前に上記サイドウオール壁が削り取られてしまうこと
が防止される。
リコンを用いることにより、層間絶縁膜とサイドウオー
ル壁とのエッチング選択比を１０：１以上に大きくする
ことが可能となり、上記層間絶縁膜に微細加工法を施し
てコンタクトホールを形成する際に、基板表面が露出す
る前に上記サイドウオール壁が削り取られてしまうこと
が防止される。
【０００９】更に、コンタクトホール形成後に、上記コ
ンタクトホール内に露出している上記サイドウオール壁
を酸化して酸化膜にすることにより、ゲート電極と後に
形成される配線間との間においてリーク電流が発生する
ことが防止される。以上により、ゲート電極とコンタク
トホールとの合わせ余裕寸法を露光装置のアライメント
精度以下にすることが可能となる。
ンタクトホール内に露出している上記サイドウオール壁
を酸化して酸化膜にすることにより、ゲート電極と後に
形成される配線間との間においてリーク電流が発生する
ことが防止される。以上により、ゲート電極とコンタク
トホールとの合わせ余裕寸法を露光装置のアライメント
精度以下にすることが可能となる。
【００１０】
【実施例】図１〜図７は、本発明に係る半導体装置をそ
の製造工程順に並べた概略工程断面図である。以下、図
１〜図７を用いて、本発明の一実施例を説明する。
の製造工程順に並べた概略工程断面図である。以下、図
１〜図７を用いて、本発明の一実施例を説明する。
【００１１】まず、比抵抗１〜１５Ω・ｃｍのｐ型半導
体シリコン基板１の表面に、公知のＬＯＣＯＳ法により
能動素子領域を形成する。次に、公知の熱酸化法でゲー
ト酸化膜２を膜厚１０〜５０ｎｍになるように形成し、
次に、ゲート酸化膜２上に公知の化学的気相成長法によ
りポリシリコン膜３を膜厚２００〜３５０ｎｍ程度にな
るように形成する。そして、上記ポリシリコン膜３に熱
拡散法によりリンイオンｐを例えば４〜６Ｅ２０ａｔｍ
ｓ／ｃｍ程度不純物導入する。
体シリコン基板１の表面に、公知のＬＯＣＯＳ法により
能動素子領域を形成する。次に、公知の熱酸化法でゲー
ト酸化膜２を膜厚１０〜５０ｎｍになるように形成し、
次に、ゲート酸化膜２上に公知の化学的気相成長法によ
りポリシリコン膜３を膜厚２００〜３５０ｎｍ程度にな
るように形成する。そして、上記ポリシリコン膜３に熱
拡散法によりリンイオンｐを例えば４〜６Ｅ２０ａｔｍ
ｓ／ｃｍ程度不純物導入する。
【００１２】次に、ポリシリコン膜３を公知の微細加工
法により任意の形状に加工してゲート電極３とする。次
に、公知のイオン注入法により、エネルギー３０ｋｅｖ
で１〜５Ｅ１３ｉｏｎｓ／ｃｍのリンイオンｐを半導体
基板表面近傍に注入し、Ｎ拡散層４を形成する（図
１）。
法により任意の形状に加工してゲート電極３とする。次
に、公知のイオン注入法により、エネルギー３０ｋｅｖ
で１〜５Ｅ１３ｉｏｎｓ／ｃｍのリンイオンｐを半導体
基板表面近傍に注入し、Ｎ拡散層４を形成する（図
１）。
【００１３】次に、ゲート電極３上に二酸化シリコン膜
５を形成するとともに、更にその上にポリシリコン膜６
を公知の化学的気相成長法により膜厚がそれぞれ５０〜
１５０ｎｍ、１５０〜３００ｎｍになるように形成する
（図２）。上記二酸化シリコン膜５は、後にポリシリコ
ン膜６にエッチング処理を施す際の、ゲート電極３のエ
ッチングストッパー膜となる。なお、ポリシリコン膜６
にはリンイオンｐを不純物拡散してもよい。
５を形成するとともに、更にその上にポリシリコン膜６
を公知の化学的気相成長法により膜厚がそれぞれ５０〜
１５０ｎｍ、１５０〜３００ｎｍになるように形成する
（図２）。上記二酸化シリコン膜５は、後にポリシリコ
ン膜６にエッチング処理を施す際の、ゲート電極３のエ
ッチングストッパー膜となる。なお、ポリシリコン膜６
にはリンイオンｐを不純物拡散してもよい。
【００１４】次に、公知の異方性エッチング法によりサ
イドウオール壁６を形成する。この時、ポリシリコン膜
６と二酸化シリコン膜５とのエッチング選択比を１０：
１程度以上にすれば、二酸化シリコン膜５がエッチング
ストッパーとして作用するので、ゲート電極３の膜減り
が防止される。
イドウオール壁６を形成する。この時、ポリシリコン膜
６と二酸化シリコン膜５とのエッチング選択比を１０：
１程度以上にすれば、二酸化シリコン膜５がエッチング
ストッパーとして作用するので、ゲート電極３の膜減り
が防止される。
【００１５】次に、公知の化学的気相成長法により砒素
イオンＡｓまたはリンイオンｐをエネルギー３０〜９０
ｋｅｖ、ドーズ量１Ｅ１５〜１Ｅ１６ｉｏｎｓ／ｃｍ程
度の条件で半導体基板１に注入し、図３に示すように、
ソース、ドレイン拡散層７を形成する。
イオンＡｓまたはリンイオンｐをエネルギー３０〜９０
ｋｅｖ、ドーズ量１Ｅ１５〜１Ｅ１６ｉｏｎｓ／ｃｍ程
度の条件で半導体基板１に注入し、図３に示すように、
ソース、ドレイン拡散層７を形成する。
【００１６】次に、図３に示される半導体装置上に、二
酸化シリコン膜を公知の化学的気相成長法により膜厚１
００〜２００ｎｍになるように成膜して層間絶縁膜８を
形成する。次に、図４に示すように、公知の微細加工法
によりコンタクトホール９を上記層間絶縁膜８に開孔す
る。
酸化シリコン膜を公知の化学的気相成長法により膜厚１
００〜２００ｎｍになるように成膜して層間絶縁膜８を
形成する。次に、図４に示すように、公知の微細加工法
によりコンタクトホール９を上記層間絶縁膜８に開孔す
る。
【００１７】図４は、露光装置のアライメント精度によ
るズレ、もしくは高集積化に伴うゲート電極３とコンタ
クトホール９との合わせ余裕寸法の減少のため、コンタ
クトホール９がサイドウオール壁６に重なった状態を表
している。また、コンタクトホール９を開孔する際のエ
ッチングにおいて、層間絶縁膜８にあたる二酸化シリコ
ン膜と、ポリシリコン膜とのエッチング選択比を１０：
１以上にして、コンタクトホール９内に露出しているポ
リシリコン膜６を残すようにする。
るズレ、もしくは高集積化に伴うゲート電極３とコンタ
クトホール９との合わせ余裕寸法の減少のため、コンタ
クトホール９がサイドウオール壁６に重なった状態を表
している。また、コンタクトホール９を開孔する際のエ
ッチングにおいて、層間絶縁膜８にあたる二酸化シリコ
ン膜と、ポリシリコン膜とのエッチング選択比を１０：
１以上にして、コンタクトホール９内に露出しているポ
リシリコン膜６を残すようにする。
【００１８】次に、公知の熱酸化法により、水蒸気また
は酸素雰囲気中で８００〜１１００℃、３０〜６０分間
酸化処理を行うことにより、コンタクトホール９内に露
出しているポリシリコンサイドウオール側壁６部分を酸
化して二酸化シリコンサイドウオール側壁１０にする
（図５）。
は酸素雰囲気中で８００〜１１００℃、３０〜６０分間
酸化処理を行うことにより、コンタクトホール９内に露
出しているポリシリコンサイドウオール側壁６部分を酸
化して二酸化シリコンサイドウオール側壁１０にする
（図５）。
【００１９】この時、コンタクトホール９内の基板表面
も酸化されるが、基板表面の酸化速度はポリシリコン膜
の酸化速度よりも遅いため、図５に示したように、基板
表面には薄い二酸化シリコン膜１１しか成膜されない。
も酸化されるが、基板表面の酸化速度はポリシリコン膜
の酸化速度よりも遅いため、図５に示したように、基板
表面には薄い二酸化シリコン膜１１しか成膜されない。
【００２０】次に、図６に示すように、コンタクトホー
ル９内の半導体基板表面上に成膜された二酸化シリコン
膜１１を公知のエッチング法により除去し、次に、電極
または容量素子となるポリシリコン膜１２をコンタクト
ホール９内、及びその周辺の層間絶縁膜８上に成膜す
る。
ル９内の半導体基板表面上に成膜された二酸化シリコン
膜１１を公知のエッチング法により除去し、次に、電極
または容量素子となるポリシリコン膜１２をコンタクト
ホール９内、及びその周辺の層間絶縁膜８上に成膜す
る。
【００２１】次に、上記ポリシリコン膜１２中に公知の
イオン注入法、または熱拡散によりリンイオンｐ、また
は砒素イオンＡｓを濃度４Ｅ２０〜６Ｅ２０ａｔｍｓ/
ｃｍになるように導入する。
イオン注入法、または熱拡散によりリンイオンｐ、また
は砒素イオンＡｓを濃度４Ｅ２０〜６Ｅ２０ａｔｍｓ/
ｃｍになるように導入する。
【００２２】次に、公知の微細加工法により上記ポリシ
リコン膜１２を任意の形状に加工する。ここで、上記ポ
リシリコン膜１２の代わりに、公知のスパッタリング法
或いは化学的気相成長法により、膜厚２００〜８００ｎ
ｍになるようにＡｌ、Ｃａ、Ｔｉ、Ｗ、またはこれらの
合金からなる金属配線を形成してもよい。
リコン膜１２を任意の形状に加工する。ここで、上記ポ
リシリコン膜１２の代わりに、公知のスパッタリング法
或いは化学的気相成長法により、膜厚２００〜８００ｎ
ｍになるようにＡｌ、Ｃａ、Ｔｉ、Ｗ、またはこれらの
合金からなる金属配線を形成してもよい。
【００２３】また、上記ポリシリコン膜１２を容量素子
として用いる場合は、図６に示される半導体装置のポリ
シリコン膜１２上に、公知の化学的気相成長法または熱
酸化法により、二酸化シリコン膜の上に窒化シリコン膜
を形成し、上記窒化シリコン膜上に更に別の二酸化シリ
コン膜を形成した誘電体膜１３を膜厚５〜１０ｎｍにな
るよう成膜する。
として用いる場合は、図６に示される半導体装置のポリ
シリコン膜１２上に、公知の化学的気相成長法または熱
酸化法により、二酸化シリコン膜の上に窒化シリコン膜
を形成し、上記窒化シリコン膜上に更に別の二酸化シリ
コン膜を形成した誘電体膜１３を膜厚５〜１０ｎｍにな
るよう成膜する。
【００２４】次に、公知の化学的気相成長法によりポリ
シリコン膜を膜厚１００〜２００ｎｍになるよう誘電体
膜１３上に成膜してリンイオンｐを不純物導入し、次
に、形状を加工しプレート電極１４を形成する。その
後、プレート電極１４上に公知の化学的気相成長法によ
り、二酸化シリコンまたは上記二酸化シリコンにｐ或い
はＢの不純物を含有させた第２層間絶縁膜１５を成膜
し、次に、公知の微細加工法により第２のコンタクトホ
ール１７を開孔する。次に、公知のスパッタリング法に
より、Ａｌ、Ｃｕ、Ｔｉ、Ｗ等を材料として用いて、膜
厚が６００〜１０００ｎｍの金属配線１６を形成する
（図７）。
シリコン膜を膜厚１００〜２００ｎｍになるよう誘電体
膜１３上に成膜してリンイオンｐを不純物導入し、次
に、形状を加工しプレート電極１４を形成する。その
後、プレート電極１４上に公知の化学的気相成長法によ
り、二酸化シリコンまたは上記二酸化シリコンにｐ或い
はＢの不純物を含有させた第２層間絶縁膜１５を成膜
し、次に、公知の微細加工法により第２のコンタクトホ
ール１７を開孔する。次に、公知のスパッタリング法に
より、Ａｌ、Ｃｕ、Ｔｉ、Ｗ等を材料として用いて、膜
厚が６００〜１０００ｎｍの金属配線１６を形成する
（図７）。
【００２５】なお、第２のコンタクトホール１７を開孔
した後に、サイドウオール側壁６が上記ホール１７内に
露出している場合には、図５に示したのと同様の熱酸化
を行うことにより、上記サイドウオール側壁６を二酸化
シリコンサイドウオール側壁１０にする。
した後に、サイドウオール側壁６が上記ホール１７内に
露出している場合には、図５に示したのと同様の熱酸化
を行うことにより、上記サイドウオール側壁６を二酸化
シリコンサイドウオール側壁１０にする。
【００２６】
【発明の効果】以上説明したように本発明によれば、層
間絶縁膜とサイドウオール壁とのエッチング選択比を大
きくすることができ、上記層間絶縁膜に微細加工法を施
してコンタクトホールを形成する際に、基板表面が露出
する前に上記サイドウオール壁が削り取られてしまうの
を防止することができる。また、コンタクトホール形成
後に、上記コンタクトホール内に露出している上記サイ
ドウオール壁を酸化して酸化膜にしたので、ゲート電極
と後に形成される配線間のリーク電流を防止することが
できる。以上により、デバイスの高集積化に伴いゲート
電極とコンタクトホールとの合わせ余裕寸法が減少して
も、リーク電流発生の恐れがなく信頼性の高い半導体装
置を提供することができるとともに、歩留まりの高い上
記半導体装置の製造方法を提供することができる。
間絶縁膜とサイドウオール壁とのエッチング選択比を大
きくすることができ、上記層間絶縁膜に微細加工法を施
してコンタクトホールを形成する際に、基板表面が露出
する前に上記サイドウオール壁が削り取られてしまうの
を防止することができる。また、コンタクトホール形成
後に、上記コンタクトホール内に露出している上記サイ
ドウオール壁を酸化して酸化膜にしたので、ゲート電極
と後に形成される配線間のリーク電流を防止することが
できる。以上により、デバイスの高集積化に伴いゲート
電極とコンタクトホールとの合わせ余裕寸法が減少して
も、リーク電流発生の恐れがなく信頼性の高い半導体装
置を提供することができるとともに、歩留まりの高い上
記半導体装置の製造方法を提供することができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
し、一対の低濃度拡散層形成後、ゲート電極上の二酸化
シリコン膜形成前の状態を示す概略断面図である。
し、一対の低濃度拡散層形成後、ゲート電極上の二酸化
シリコン膜形成前の状態を示す概略断面図である。
【図２】本発明に係る半導体装置の製造方法の一実施例
において、ゲート電極上にポリシリコン膜形成後、エッ
チング前の状態を示す概略断面図である。
において、ゲート電極上にポリシリコン膜形成後、エッ
チング前の状態を示す概略断面図である。
【図３】本発明に係る半導体装置の製造方法の一実施例
において、ソース、ドレイン拡散層形成後、層間絶縁膜
形成前の状態を示す概略断面図である。
において、ソース、ドレイン拡散層形成後、層間絶縁膜
形成前の状態を示す概略断面図である。
【図４】本発明に係る半導体装置の製造方法の一実施例
において、コンタクトホール形成後、熱酸化前の状態を
示す概略断面図である。
において、コンタクトホール形成後、熱酸化前の状態を
示す概略断面図である。
【図５】本発明に係る半導体装置の製造方法の一実施例
において、熱酸化後、上記コンタクトホール内にポリシ
リコン膜或いは配線金属形成前の状態を示す概略断面図
である。
において、熱酸化後、上記コンタクトホール内にポリシ
リコン膜或いは配線金属形成前の状態を示す概略断面図
である。
【図６】本発明に係る半導体装置の製造方法の一実施例
において、上記コンタクトホール内にポリシリコン膜或
いは配線金属形成後の状態を示す概略断面図である。
において、上記コンタクトホール内にポリシリコン膜或
いは配線金属形成後の状態を示す概略断面図である。
【図７】本発明に係る半導体装置の製造方法の一実施例
において、第２のコンタクトホールを形成し、そこに第
２の配線金属を形成した後の状態を示す概略断面図であ
る。
において、第２のコンタクトホールを形成し、そこに第
２の配線金属を形成した後の状態を示す概略断面図であ
る。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度拡散層 ５ 二酸化シリコン膜 ６ サイドウオール側壁（ポリシリコン膜） ７ 高濃度拡散層 ８ 層間絶縁膜 ９ コンタクトホール １０ 二酸化シリコンサイドウオール壁
Claims (6)
- 【請求項１】 半導体基板上にゲート酸化膜を形成し、
次に、上記ゲート酸化膜上にゲート電極を形成し、次
に、上記ゲート酸化膜下の上記半導体基板表面近傍に上
記半導体基板とは逆導電型の一対の低濃度拡散層を形成
する第一の工程と、 上記第一の工程の後、上記ゲート酸化膜及びゲート電極
上に二酸化シリコン膜を形成し、次に、上記二酸化シリ
コン膜上にポリシリコン膜を成膜する第二の工程と、 上記第二の工程の後、上記ポリシリコン膜よりサイドウ
オール壁を形成し、次に、上記一対の低濃度拡散層のそ
れぞれの外側脇に、上記半導体基板表面近傍に上記半導
体基板とは逆導電型の一対の高濃度拡散層を形成する第
三の工程と、 上記第三の工程の後、上記半導体装置上に層間絶縁膜を
形成し、次に、上記層間絶縁膜上の一部から上記第一導
電型半導体基板表面に至るまでコンタクトホールを開孔
する第四の工程と、 上記第四の工程の後、上記コンタクトホール内に露出し
ているサイドウオール壁の一部を酸化し、二酸化シリコ
ンサイドウオール壁を形成する第五の工程とを有する半
導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、上記第三の工程中、上記ポリシリコン膜に不
純物を含有させることを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板表面近傍に相互に所定距離だ
け離間されるとともに、上記半導体基板と逆導電型に形
成された一対の拡散層と、 これらの拡散層が形成されている上記半導体基板上に形
成されたゲート酸化膜と、 上記ゲート酸化膜上に形成されたゲート電極と、 上記ゲート電極の側面及び上面を覆うように形成される
とともに、上記ゲート酸化膜上にも延在された二酸化シ
リコン膜と、 上記ゲート電極の側面上を覆っている上記ゲート酸化膜
上に形成されていて、その表面が酸化されたポリシリコ
ンよりなるサイドウオール壁とを有する半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
上記ポリシリコンは不純物を含有していることを特徴と
する半導体装置。 - 【請求項５】 請求項３に記載の半導体装置において、
上記一対の拡散層は、低濃度拡散層と、上記一対の低濃
度拡散層のそれぞれの外側脇に位置する上記半導体基板
表面近傍に上記半導体基板とは逆導電型である一対の高
濃度拡散層とを有することを特徴とする半導体装置。 - 【請求項６】 請求項３に記載の半導体装置において、
上記サイドウオール壁の酸化部分は、熱酸化により形成
されることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070939A JPH06260497A (ja) | 1993-03-05 | 1993-03-05 | 半導体装置及びその製造方法 |
| US08/204,599 US5473184A (en) | 1993-03-05 | 1994-03-02 | Semiconductor device and method for fabricating same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070939A JPH06260497A (ja) | 1993-03-05 | 1993-03-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260497A true JPH06260497A (ja) | 1994-09-16 |
Family
ID=13445981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070939A Withdrawn JPH06260497A (ja) | 1993-03-05 | 1993-03-05 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473184A (ja) |
| JP (1) | JPH06260497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| US6433361B1 (en) | 1994-04-29 | 2002-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method for forming the same |
| JP3312083B2 (ja) * | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US5686357A (en) | 1995-07-10 | 1997-11-11 | Micron Technology, Inc. | Method for forming a contact during the formation of a semiconductor device |
| US5665644A (en) * | 1995-11-03 | 1997-09-09 | Micron Technology, Inc. | Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry |
| US5840624A (en) * | 1996-03-15 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of via over etching for borderless contacts |
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
| JP3525316B2 (ja) * | 1996-11-12 | 2004-05-10 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US5866934A (en) * | 1997-06-20 | 1999-02-02 | Advanced Micro Devices, Inc. | Parallel and series-coupled transistors having gate conductors formed on sidewall surfaces of a sacrificial structure |
| US6020242A (en) * | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
| US5946589A (en) * | 1997-10-09 | 1999-08-31 | Chartered Semiconductor Manufacturing, Ltd. | Elimination of void formation in aluminum based interconnect structures |
| US6218276B1 (en) | 1997-12-22 | 2001-04-17 | Lsi Logic Corporation | Silicide encapsulation of polysilicon gate and interconnect |
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| JP3527148B2 (ja) * | 1999-09-24 | 2004-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
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| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4454921B2 (ja) * | 2002-09-27 | 2010-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2007158148A (ja) * | 2005-12-07 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5239548B2 (ja) * | 2008-06-25 | 2013-07-17 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN101710586B (zh) * | 2009-01-09 | 2011-12-28 | 深超光电（深圳）有限公司 | 提高开口率的储存电容及其制作方法 |
| CN107731833B (zh) * | 2017-08-31 | 2018-12-14 | 长江存储科技有限责任公司 | 一种阵列共源极填充结构及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144573A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | Ｍｏｓ型トランジスタの製造方法 |
| JPH0258374A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02174236A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | 半導体装置の製造方法 |
| EP0490535B1 (en) * | 1990-12-07 | 1996-08-21 | AT&T Corp. | Transistor with inverse silicide T-gate structure |
| JPH04234131A (ja) * | 1990-12-28 | 1992-08-21 | Nippon Steel Corp | Ｍｏｓ型半導体装置 |
| JPH04234132A (ja) * | 1990-12-28 | 1992-08-21 | Nippon Steel Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1993
- 1993-03-05 JP JP5070939A patent/JPH06260497A/ja not_active Withdrawn
-
1994
- 1994-03-02 US US08/204,599 patent/US5473184A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277734B1 (en) | 1998-08-28 | 2001-08-21 | Fujitsu Limited | Semiconductor device fabrication method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5473184A (en) | 1995-12-05 |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |