JP2007158148A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 バンド間トンネル電流の抑制が可能な半導体装置を提供すること。
【解決手段】 半導体装置は、ドレイン領域９、１１、１４と、第１の側壁を有するゲート構造体５と、第１の絶縁性サイドウォール構造体６、７と、該ゲート構造体５から電気的に絶縁される、該ドレイン領域９、１１、１４と電気的に接続される第１の導電性サイドウォール構造体１０、１３と、を少なくとも含む。第１の導電性サイドウォール構造体１０、１３は、該ドレイン領域９、１１、１４と実質同一の電位をとる。このため、第１の導電性サイドウォール構造体１０、１３から第１の絶縁性サイドウォール構造体６、７を介してゲート構造体５へ走る電界が生じることで、ドレイン領域９、１１、１４からゲート絶縁膜３を介してゲート構造体５へ走る電界の集中が緩和され、バンド間トンネル電流を抑制することが可能となる。
【選択図】 図２
【解決手段】 半導体装置は、ドレイン領域９、１１、１４と、第１の側壁を有するゲート構造体５と、第１の絶縁性サイドウォール構造体６、７と、該ゲート構造体５から電気的に絶縁される、該ドレイン領域９、１１、１４と電気的に接続される第１の導電性サイドウォール構造体１０、１３と、を少なくとも含む。第１の導電性サイドウォール構造体１０、１３は、該ドレイン領域９、１１、１４と実質同一の電位をとる。このため、第１の導電性サイドウォール構造体１０、１３から第１の絶縁性サイドウォール構造体６、７を介してゲート構造体５へ走る電界が生じることで、ドレイン領域９、１１、１４からゲート絶縁膜３を介してゲート構造体５へ走る電界の集中が緩和され、バンド間トンネル電流を抑制することが可能となる。
【選択図】 図２
Description
本発明は、半導体装置及びその製造方法に関し、特に、バンド間トンネル電流によるオフリーク電流を抑制するのに有効な構造を有する電界効果型トランジスタ及びその製造方法に関する。
ＭＩＳＦＥＴやＭＯＳＦＥＴに代表される電界効果型トランジスタは、ＬＳＩ等の半導体集積回路に集積される。半導体集積回路の集積度の向上、動作速度の向上及び消費電力の低減を実現するには、電界効果型トランジスタの微細化が必要となる。そして、該微細化に伴い、電界効果型トランジスタのゲート絶縁膜の膜厚が薄くなると共に、ソース／ドレインの接合深さも浅くなる。
例えば、特許文献１には、メタル又はメタルシリサイドからなる主ゲートと、該主ゲートに電気的に接続されたポリシリコンからなる補助ゲートとを有する電界効果型トランジスタが開示されている。主ゲートと補助ゲートとは、酸化タングステン膜で互いに分離されている。該両ゲート上にはゲート電極が形成されて、主ゲートと補助ゲートとは、ゲート電極に電気的に接続されることで、互いに電気的に接続される。主ゲートと補助ゲートとは、ゲート絶縁膜及び酸化シリコン膜により、ソース及びドレインから電気的に絶縁される。更に、補助ゲート直下のチャネル領域の不純物濃度は、主ゲート直下のチャネル領域の不純物濃度より高く設定する。この構成により、低抵抗の主ゲート直下のチャネル領域の不純物濃度を、トランジスタの閾値を考慮せずに高い駆動能力を持つように最適設計すると共に、該主ゲートに電気的に接続された補助ゲートにより低閾値電圧を設定できる。このため、該補助ゲート直下のチャネル領域の不純物濃度を高く設定することが可能となり、ソース領域とドレイン領域とを覆う空乏層の延びを短くすることが可能となる。
特開平６−１９６６８９号公報（段落番号００１１−００１３、第１図）
しかしながら、電界効果型トランジスタの微細化に伴うゲート絶縁膜の膜厚の減少、及びソース／ドレインの接合深さの減少は、ゲート−ドレイン間に強い電界を発生させる。その結果、バンド間トンネル電流によるオフリーク電流が増大する。このことをより詳しく説明すると、ゲート−ドレイン間に強い電界が発生すると、基板とドレインとの間にトンネル電流が発生する。該トンネル電流は、価電子帯の電子が導電帯にトンネルし、電子正孔ペアを発生するバンド間トンネルである。該トンネル電流は、電界効果型トランジスタのオフ状態でのリーク電流に相当する。このリーク電流は、半導体集積回路の待機時消費電流を増大させる。
該待機時消費電流を抑制するには、前述したバンド間トンネル電流を抑制する必要がある。該バンド間トンネル電流を抑制するため、電界効果型トランジスタは、ソース／ドレインのエクステンションを有し、該エクステンションの不純物濃度が、ソース／ドレインのそれより低くなるよう構成することが提案されている。しかしながら、該不純物濃度を低下させることで、ソース−ドレイン間の寄生抵抗が増大する。該寄生抵抗の増大は、電界効果型トランジスタの駆動電流を低減し、動作速度を低減する。
そこで、本発明の目的は、前述した問題のない半導体装置を提供することである。
本発明の更なる目的は、前述した問題のない半導体装置の製造方法を提供することである。
本発明の主たる視点は、ソース領域と、ドレイン領域と、第１の側壁を有するゲートと、前記第１の側壁に近接する第１の絶縁性サイドウォール構造体と、前記第１の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記ソース領域及び前記ドレイン領域の一方と電気的に接続される第１の導電性サイドウォール構造体と、を少なくとも含む半導体装置を提供することである。
本発明の主たる視点によれば、第１の導電性サイドウォール構造体が、第１の絶縁性サイドウォール構造体によりゲートから電気的に絶縁されると共に、ソース領域及びドレイン領域の一方と電気的に接続されることで、第１の導電性サイドウォール構造体は、該ソース領域及びドレイン領域の一方と実質同一の電位をとる。このため、該ソース領域及びドレイン領域の一方からゲート絶縁膜を介してゲート構造体へ走る電界が生じるだけでなく、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体へ走る電界も生じる。即ち、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体へ走る電界が生じることで、該ソース領域及びドレイン領域の一方からゲート絶縁膜を介してゲート構造体へ走る電界の集中が緩和される。換言すれば、第１の導電性サイドウォール構造体を含む第１のサイドウォール構造体の存在は、ゲート−ドレイン間或いはゲート−ソース間の電界集中を緩和する。バンド間トンネル電流は、ゲート−ドレイン間或いはゲート−ソース間の電界集中が該ソース領域及びドレイン領域の一方の領域であってゲート絶縁膜近傍に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的に該ソース領域及びドレイン領域の一方と同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
（１）第１実施形態
本発明の第１の実施形態は、電界効果型トランジスタを提供する。図１は、本発明の第１の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図２は、図１に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。
本発明の第１の実施形態は、電界効果型トランジスタを提供する。図１は、本発明の第１の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図２は、図１に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。
（構成）
本発明の第１の実施形態に係る電界効果型トランジスタは、図１に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
本発明の第１の実施形態に係る電界効果型トランジスタは、図１に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
該ドレイン領域は、ドレイン１１−１と、該ドレイン１１−１の内側であって且つゲート絶縁膜３の直下に延在する第１のエクステンション９−１と、該ドレイン１１−１の内側であって且つ該第１のエクステンション９−１の直下に延在する第１のポケット領域８−１と、該ドレイン１１−１の直上であってゲート絶縁膜３の外側に延在する第３のシリサイド層１４−１とを含み得る。ドレイン１１−１の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と接する。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より更に内側に位置する。ドレイン１１−１と第１のエクステンション９−１及び第１のポケット領域８−１との境界は、第１のサイドウォール構造体の外側端部より僅かに内側に位置する。ドレイン１１−１の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。第３のシリサイド層１４−１の内側端部は、ゲート絶縁膜３の外側端部で画定される。第３のシリサイド層１４−１の底部は、ゲート絶縁膜３の底面より下に位置し、第３のシリサイド層１４−１の上部は、ゲート絶縁膜３の上面より上に位置する。第３のシリサイド層１４−１の上部領域の内側端部は、第１のサイドウォール構造体の下部領域の外側端部に接する。該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と、第３のシリサイド層１４−１とは、実質同電位、即ちドレイン電位を有する。
該ソース領域は、ソース１１−２と、該ソース１１−２の内側であって且つゲート絶縁膜３の直下に延在する第２のエクステンション９−２と、該ソース１１−２の内側であって且つ該第２のエクステンション９−２の直下に延在する第２のポケット領域８−２と、該ソース１１−２の直上であってゲート絶縁膜３の外側に延在する第４のシリサイド層１４−２とを含み得る。ソース１１−２の外側端部は、フィールド酸化膜２で画定される。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と接する。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より更に内側に位置する。ソース１１−２と第２のエクステンション９−２及び第２のポケット領域８−２との境界は、第２のサイドウォール構造体の外側端部より僅かに内側に位置する。ソース１１−２の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。第４のシリサイド層１４−２の内側端部は、ゲート絶縁膜３の外側端部で画定される。第４のシリサイド層１４−２の底部は、ゲート絶縁膜３の底面より下に位置し、第４のシリサイド層１４−２の上部は、ゲート絶縁膜３の上面より上に位置する。第４のシリサイド層１４−２の上部領域の内側端部は、第２のサイドウォール構造体の下部領域の外側端部に接する。該ソース領域を構成するソース１１−２と、第２のエクステンション９−２と、第４のシリサイド層１４−２とは、実質同電位、即ちソース電位を有する。
前述のゲート構造体は、ゲート絶縁膜３上に延在するゲート５と、該ゲート５上に延在する第５のシリサイド層１５とを含み得る。該ゲート構造体を構成するゲート５と第５のシリサイド層１５とは、実質同電位、即ちゲート電位を有する。
前述した第１のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第１のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第１の側壁近傍領域の下に延在させてもよい。即ち、第１のサイドウォール構造体は、第１の絶縁性層構造体上に設けられればよい。ここで、該第１の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第１のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、第３のシリサイド層１４−１の上部領域の内側端部に接する第１の導電性サイドウォール構造体とを含み得る。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のドレイン領域の一部に接することで、該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と、第３のシリサイド層１４−１と実質同電位、即ちドレインと実質同一の電位を有する。該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と第１のシリサイド層１３−１とを含み得る。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第３のシリサイド層１４−１の上部領域の内側端部に接する。一方、第１のシリサイド層１３−１は、第１のゲート側壁導電膜１０−１によりゲート絶縁膜３から離間され、更に、第１のゲート側壁導電膜１０−１及び該第１の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、第３のシリサイド層１４−１の上部領域の内側端部に接する。
該第１の絶縁性サイドウォール構造体は、第１のゲート側壁絶縁膜６−１と、第３のゲート側壁絶縁膜７−１と、第１の絶縁性カバー膜１２―１とを含み得る。該第１のゲート側壁絶縁膜６−１は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第１の側壁に接する。該第１のゲート側壁絶縁膜６−１は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該第１のゲート側壁絶縁膜６−１により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。第１の絶縁性カバー膜１２―１は、該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせの上部及び該第１の導電性サイドウォール構造体の上部に亘り延在する。
前述した第２のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第２のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第２の側壁近傍領域の下に延在させてもよい。即ち、第２のサイドウォール構造体は、第２の絶縁性層構造体上に設けられればよい。ここで、該第２の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第２のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、第４のシリサイド層１４−２の上部領域の内側端部に接する第２の導電性サイドウォール構造体とを含み得る。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のソース領域の一部に接することで、該ソース領域を構成するソース１１−２と、第２のエクステンション９−２と、第４のシリサイド層１４−２と実質同電位、即ちソースと実質同一の電位を有する。該第２の導電性サイドウォール構造体は、更に、第２のソース側壁導電膜１０−２と第２のシリサイド層１３−２とを含み得る。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第４のシリサイド層１４−２の上部領域の内側端部に接する。一方、第２のシリサイド層１３−２は、第２のゲート側壁導電膜１０−２によりゲート絶縁膜３から離間され、更に、第２のゲート側壁導電膜１０−２及び該第２の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、第４のシリサイド層１４−２の上部領域の内側端部に接する。
該第２の絶縁性サイドウォール構造体は、第２のゲート側壁絶縁膜６−２と、第４のゲート側壁絶縁膜７−２と、第２の絶縁性カバー膜１２―２とを含み得る。該第２のゲート側壁絶縁膜６−２は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第２の側壁に接する。該第２のゲート側壁絶縁膜６−２は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該第２のゲート側壁絶縁膜６−２により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。第２の絶縁性カバー膜１２―２は、該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせの上部及び該第２の導電性サイドウォール構造体の上部に亘り延在する。
図２は、図１に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。ここで、ソースが０Ｖ、ゲートが０Ｖ、ドレインが１．５Ｖの電位をそれぞれとった場合のゲート付近の電界を示す。図２に示すように、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界が生じるだけでなく、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界も生じる。即ち、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界が生じることで、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界の集中が緩和される。換言すれば、第１の導電性サイドウォール構造体を含む第１のサイドウォール構造体の存在は、ゲート−ドレイン間の電界集中を緩和する。
バンド間トンネル電流は、ゲート−ドレイン間の電界集中が第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
以下、前述した構造の実現方法につき具体的に説明する。
前述したゲート構造体は、ゲート５と第５のシリサイド層１５とを含み得るが、必ずしもこの構成に限定するものではない。前述したゲート構造体は、ゲートとしての役目を果たすことが可能な構成であればよい。前述したゲート構造体を、ゲート５と第５のシリサイド層１５とで構成する場合、典型的には、以下のように構成することが可能である。ゲート５は、不純物が導入されたポリシリコン膜で構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ポリシリコン膜の厚さは、特に限定するものではないが、典型的には、１５０ｎｍであってもよい。ゲート長さは、特に限定するものではないが、典型的には、１３０ｎｍであってもよい。ゲート幅は、特に限定するものではない。第５のシリサイド層１５は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。コバルトシリサイド層をポリシリコン層上に形成する場合、その膜厚は、特に限定するものではないが、例えば、１５０ｎｍであってもよい。第５のシリサイド層１５のゲート長さ方向及びゲート幅方向の寸法は、ゲート５のそれと同じである。
前述のゲート絶縁膜３は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＯＮ（シリコン酸窒化物）で構成することが可能である。ゲート絶縁膜３の膜厚は、特に限定するものではないが、例えば、２０Åであってもよい。
第１のサイドウォール構造体は、第１の絶縁性サイドウォール構造体と第１の導電性サイドウォール構造体とからなる。第１の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第１の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の絶縁性サイドウォール構造体は、例えば、第１のゲート側壁絶縁膜６−１と第３のゲート側壁絶縁膜７−１と第１の絶縁性カバー膜１２―１とから構成し得る。第１のゲート側壁絶縁膜６−１と第３のゲート側壁絶縁膜７−１との組み合わせは、オフセットスペーサーとしての役割を果たす。
第１の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第１の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。第１の絶縁性カバー膜１２―１は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＮ（シリコン窒化物）で構成することが可能である。第１の絶縁性カバー膜１２―１の膜厚は、特に限定するものではないが、例えば、３０ｎｍであってもよい。第１の絶縁性カバー膜１２―１の幅、即ちゲート長さ方向の寸法は、第１のサイドウォール構造体のゲート長さ方向の寸法と同一であることが好ましい。
第１の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の導電性サイドウォール構造体は、例えば、第１のゲート側壁導電膜１０−１と第１のシリサイド層１３−１とで構成し得る。第１のゲート側壁導電膜１０−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第１のゲート側壁導電膜１０−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のゲート側壁導電膜１０−１の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第１のシリサイド層１３−１は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。コバルトシリサイド層をポリシリコン層上に形成する場合、その膜厚は、特に限定するものではないが、例えば、２０ｎｍであってもよい。第１のシリサイド層１３−１の幅、即ち、ゲート幅方向の寸法は、ゲート構造体のゲート幅と同一であってもよい。
第１の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ドレイン電位を追従すればよい。第１の導電性サイドウォール構造体の電位は、必ずしも、ドレイン電位と同一である必要はない。しかし、典型的には、第１の導電性サイドウォール構造体は、ドレイン１１−１と実質同電位をとるよう構成することが可能であり、このため、第１の導電性サイドウォール構造体を第３のシリサイド層１４−１に接触させる構造とした。
第２のサイドウォール構造体は、前述した第１のサイドウォール構造体と同一の構造でもよく、或いは、異なる構造でもよい。前述したように、ゲートとドレインとの間の電界集中を緩和することが、本発明に係るトランジスタにとって重要となる。そこで、ドレイン側に位置する第１のサイドウォール構造体が、第１の導電性サイドウォール構造体を含み、更に、該第１の導電性サイドウォール構造体が、ゲートから電気的に絶縁され且つドレインと電気的に結合されることで、該第１の導電性サイドウォール構造体の電位が、ゲート電位を追従せずに、ドレイン電位を追従するようにすればよい。従って、ソース側に位置する第２のサイドウォール構造体に、このような要求がない場合には、必ずしも、前述した第１の導電性サイドウォール構造体と同一の構造にする必要はない。例えば、第２のサイドウォール構造体を既知のサイドウォール構造体で構成することが可能である。また、第２のサイドウォール構造体を前述した第１のサイドウォール構造体と類似の構造、即ち、層構造は同一であるが、各膜厚や物質等が異なる構成とすることも可能である。しかし、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とる場合につき説明する。
第２のサイドウォール構造体は、第２の絶縁性サイドウォール構造体と第２の導電性サイドウォール構造体とからなる。第２の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第２の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の絶縁性サイドウォール構造体は、例えば、第２のゲート側壁絶縁膜６−２と第４のゲート側壁絶縁膜７−２と第２の絶縁性カバー膜１２―２とから構成し得る。第２のゲート側壁絶縁膜６−２と第４のゲート側壁絶縁膜７−２との組み合わせは、オフセットスペーサーとしての役割を果たす。
第２の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第２の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。第２の絶縁性カバー膜１２―２は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＮ（シリコン窒化物）で構成することが可能である。第２の絶縁性カバー膜１２―２の膜厚は、特に限定するものではないが、例えば、３０ｎｍであってもよい。第２の絶縁性カバー膜１２―２の幅、即ちゲート長さ方向の寸法は、第２のサイドウォール構造体のゲート長さ方向の寸法と同一であることが好ましい。
第２の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の導電性サイドウォール構造体は、例えば、第２のゲート側壁導電膜１０−２と第２のシリサイド層１３−２とで構成し得る。第２のゲート側壁導電膜１０−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第２のゲート側壁導電膜１０−２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のゲート側壁導電膜１０−２の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第２のシリサイド層１３−２は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。コバルトシリサイド層をポリシリコン層上に形成する場合、その膜厚は、特に限定するものではないが、例えば、２０ｎｍであってもよい。第２のシリサイド層１３−２の幅、即ち、ゲート幅方向の寸法は、ゲート構造体のゲート幅と同一であってもよい。
第２の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ソース電位を追従すればよい。第２の導電性サイドウォール構造体の電位は、必ずしも、ソース電位と同一である必要はない。しかし、典型的には、第２の導電性サイドウォール構造体は、ソース１１−２と実質同電位をとるよう構成することが可能であり、このため、第２の導電性サイドウォール構造体を第４のシリサイド層１４−２に接触させる構造とした。
前述したように、ドレイン領域は、ドレイン１１−１と、第１のエクステンション９−１と、第１のポケット領域８−１と、第３のシリサイド層１４−１とで構成し得る。ドレイン１１−１は、不純物が導入されたシリコンで構成することが可能である。該ドレイン１１−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ドレイン１１−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ドレイン１１−１の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。ドレイン１１−１上に形成される第３のシリサイド層１４−１は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。第３のシリサイド層１４−１の上部内側側部が第１の導電性サイドウォール構造体の下部外側側部に接する必要があるため、第３のシリサイド層１４−１の上部領域が、ゲート絶縁膜３より高いレベルとなるように、第３のシリサイド層１４−１の厚さを決める必要がある。第３のシリサイド層１４−１の膜厚は、例えば、１００ｎｍであってもよい。
第１のエクステンション９−１は、不純物が導入されたシリコンで構成することが可能である。該第１のエクステンション９−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第１のエクステンション９−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ドレイン１１−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第１のエクステンション９−１の深さは、ドレイン１１−１の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のエクステンション９−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁にほぼ整合し、該第１のエクステンション９−１がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第１のポケット領域８−１は、不純物が導入されたシリコンで構成することが可能である。該第１のポケット領域８−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第１のポケット領域８−１は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第１のエクステンション９−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第１のポケット領域８−１の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第１のポケット領域８−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より内側且つゲート構造体の第１の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
ソース領域は、ドレイン領域と同一の構造でもよく、或いは異なる構造でもよい。前述したように、ゲートとドレインとの間のバンド間トンネル電流を抑制することが、本発明に係るトランジスタにとって重要となる。従って、ソース領域に、このような要求がない場合には、必ずしも、前述したドレイン領域と同一の構造にする必要はない。例えば、ソース領域を既知の構成とすることが可能である。また、ソース領域を前述したドレイン領域と類似の構造、即ち、層構造は同一であるが、各層厚や不純物の濃度等が異なる構成とすることも可能である。しかし、ソース領域がドレイン領域と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、ソース領域がドレイン領域と同一の構造とる場合につき説明する。
前述したように、ソース領域は、ソース１１−２と、第２のエクステンション９−２と、第２のポケット領域８−２と、第４のシリサイド層１４−２とで構成し得る。ソース１１−２は、不純物が導入されたシリコンで構成することが可能である。該ソース１１−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ソース１１−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ソース１１−２の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。ソース１１−２上に形成される第４のシリサイド層１４−２は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。第４のシリサイド層１４−２の上部内側側部が第２の導電性サイドウォール構造体の下部外側側部に接する必要があるため、第４のシリサイド層１４−２の上部領域が、ゲート絶縁膜３より高いレベルとなるように、第４のシリサイド層１４−２の厚さを決める必要がある。第４のシリサイド層１４−２の膜厚は、例えば、１００ｎｍであってもよい。
第２のエクステンション９−２は、不純物が導入されたシリコンで構成することが可能である。該第２のエクステンション９−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第２のエクステンション９−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ソース１１−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第２のエクステンション９−２の深さは、ソース１１−２の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のエクステンション９−２の外側端部は、ソース１１−２の内側端部で画定される。第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁にほぼ整合し、該第２のエクステンション９−２がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第２のポケット領域８−２は、不純物が導入されたシリコンで構成することが可能である。該第２のポケット領域８−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第２のポケット領域８−２は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第２のエクステンション９−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第２のポケット領域８−２の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第２のポケット領域８−２の外側端部は、ソース１１−２の内側端部で画定される。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より内側且つゲート構造体の第２の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
シリコン基板１中に形成されるＰ型ウェル４は、Ｐ型不純物が導入されたシリコンで構成することが可能である。濃度は、特に限定されるものではないが、典型的には、５Ｅ１７［１／ｃｍ３］であってもよい。
（効果）
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
（製造方法）
図３乃至図８は、本発明の第１の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図１及び図２に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図３乃至図８は、本発明の第１の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図１及び図２に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図３（ａ）に示すように、シリコン基板１の表面を酸化することで、該表面上に膜厚１０ｎｍのパッド酸化膜５１を形成する。
図３（ｂ）に示すように、パッド酸化膜５１上に既知のデポジション方法で窒化膜を堆積し、該窒化膜を既知の方法でパターニングすることで、パッド酸化膜５１上に選択的に窒化膜パターン５２を形成する。
図３（ｃ）に示すように、窒化膜パターン５２をマスクとして使用し、既知のＬＯＣＯＳ酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を行うことで、シリコン基板１の表面に選択的にフィールド酸化膜２を形成する。
図３（ｄ）に示すように、窒化膜パターン５２とパッド酸化膜５１とを既知のドライエッチングにより除去し、フィールド酸化膜２で覆われていないシリコン基板１の表面を露出させる。
図４（ａ）に示すように、シリコン基板１の露出表面を熱酸化することにより、膜厚２ｎｍのゲート酸化膜３を該露出表面上に形成する。
図４（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２を覆うと共に、ゲート酸化膜３上にウインドウを有するレジストパターン５３を形成する。
図４（ｃ）に示すように、該レジストパターン５３をマスクとして使用して、選択的にイオン注入を行うことで、シリコン基板１の上部領域に選択的にＰ型ウェル４を形成する。該イオン注入は、基板面に対し垂直方向から、Ｐ型イオン種としてＢＦ２を使用して、加速エネルギー８０ＫｅＶ、ドーズ量５Ｅ１２［１／ｃｍ２］の条件の下で行うことができる。イオン種ＢＦ２は、ゲート酸化膜３を貫通してシリコン基板１の上部領域に打ち込まれる。この場合、Ｐ型ウェル４の深さは、２００ｎｍとなる。
図４（ｄ）に示すように、該レジストパターン５３を既知の方法により除去する。
図５（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１５００Åのポリシリコン膜５４をゲート酸化膜３上及びフィールド酸化膜２上に亘り堆積する。
図５（ｂ）に示すように、既知のリソグラフィー技術により、ポリシリコン膜５４を覆うと共に、ゲート酸化膜３の上方にウインドウを有するレジストパターン５５を形成する。該レジストパターン５５をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を選択的にポリシリコン膜５４にイオン注入する。該イオン注入は、基板面に対し垂直方向から、加速エネルギー１５ＫｅＶ、ドーズ量２Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、ゲート酸化膜３上に延在するポリシリコン膜５４にＮ型不純物を導入する。
図５（ｃ）に示すように、該レジストパターン５５を除去し、その後、リソグラフィー技術により、新たなレジストパターンをポリシリコン膜５４上に形成する。その後、該新たなレジストパターンをマスクとして使用して、ポリシリコン膜５４をパターニングすることで、不純物が導入されたポリシリコンからなるゲート５を、ゲート酸化膜３上に選択的に形成する。ポリシリコン膜５４のパターニングは、ドライエッチングを使用して行うことが可能である。ゲートの長さと幅は、前述した通りである。具体的には、ゲート長さは、特に限定する必要はないが、典型的には１００ｎｍであってもよい。また、ゲート幅は、特に限定する必要はない。
図５（ｄ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚２０ｎｍの酸化膜５６を、ゲート５の上面及び側壁、更に、ゲート絶縁膜３上、並びに、フィールド酸化膜２上に形成する。
図６（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１０ｎｍの窒化膜を酸化膜５６上に堆積する。その後、ドライエッチングにより、窒化膜と酸化膜５６とをエッチングし、ゲート５の上面及び側壁のみ残すことで、ゲート５の上面及び側壁のみに延在するゲート側壁絶縁膜６と、ゲート５の側壁のみに延在する第３及び第４のゲート側壁絶縁膜７−１、７−２とを選択的に形成する。ここで、ゲート５の側壁に位置するゲート側壁絶縁膜６と第３及び第４のゲート側壁絶縁膜７−１、７−２との組み合わせは、サイドウォールスペーサーとしての役割を果たす。
図６（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５７を形成する。ここで、レジストパターン５７の端部とサイドウォールスペーサーとの距離を０．５μｍにする。その後、該レジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして使用して、基板面に対し斜め方向から、Ｐ型イオン種としてＢＦ２（二弗化ホウ素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、シリコン基板１を回転させながら、基板面に３０度の傾斜角度で、加速エネルギー８０ＫｅＶ、ドーズ量２Ｅ１３［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが２００ｎｍ且つ不純物濃度が１Ｅ１８［１／ｃｍ３］の第１及び第２のポケット領域８−１、８−２を選択的に形成する。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。第１及び第２のポケット領域８−１、８−２は、ゲート絶縁膜３から離間した深い領域において、フィールド酸化膜２から内側に向かって延在する。第１及び第２のポケット領域８−１、８−２の内側端部は、イオンの斜め打ち込みにより形成するので、第３及び第４のゲート側壁絶縁膜７−１、７−２より内側に位置する。
図６（ｃ）に示すように、前述のレジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして再度使用して、基板面に対し垂直方向から、Ｎ型イオン種としてＡｓ（砒素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー５ＫｅＶ、ドーズ量１Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが５０ｎｍ且つ不純物濃度が２Ｅ２０［１／ｃｍ３］の第１及び第２のエクステンション９−１、９−２を選択的に形成する。第１及び第２のエクステンション９−１、９−２は、第１及び第２のポケット領域８−１、８−２上、且つゲート酸化膜３下に延在する。第１及び第２のエクステンション９−１、９−２は、イオンの垂直方向での打ち込みにより形成するので、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に概ね自己整合する。具体的には、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に±１０ｎｍの誤差で整合する。換言すると、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に自己整合するか、或いは、１０ｎｍ以内の量だけオーバーラップするか、或いは、１０ｎｍ以内の量だけオフセットする。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。その後、レジストパターン５７を既知の方法で除去する。
図６（ｄ）に示すように、フィールド酸化膜２、ゲート絶縁膜３、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２上に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚５０ｎｍのポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、ゲート５の側壁に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する部分のみ残し、更に、オーバーエッチすることで、第１及び第２のゲート側壁導電膜１０−１、１０−２を形成する。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、ゲート酸化膜３上であって且つゲート５の側壁近傍に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する。該第１及び第２のゲート側壁導電膜１０−１、１０−２のゲート長さ方向における寸法は、５０ｎｍである。該第１及び第２のゲート側壁導電膜１０−１、１０−２の上面のレベルは、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルより僅かに低い。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、この時点では、不純物が導入されていないポリシリコンで構成される。
図７（ａ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５８を形成する。その後、該レジストパターン５８、ゲート５、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２、第１及び第２のゲート側壁導電膜１０−１、１０−２をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を、ゲート５及び第１及び第２のゲート側壁導電膜１０−１、１０−２、並びに、第１及び第２のエクステンション９−１、９−２及び第１及び第２のポケット領域８−１、８−２に選択的にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー２０ＫｅＶ、ドーズ量５Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、不純物が導入されたポリシリコンからなるゲート５と、不純物が導入されたポリシリコンからなる第１及び第２のゲート側壁導電膜１０−１、１０−２とを形成すると共に、Ｐ型ウェル４中には、ドレイン１１−１及びソース１１−２を選択的に形成する。
Ｎ型不純物は、第１及び第２のゲート側壁導電膜１０−１、１０−２の底部までは達しないので、第１及び第２のゲート側壁導電膜１０−１、１０−２の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。更に、Ｎ型不純物は、ゲート５の底部までは達しないので、ゲート５の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。
ドレイン１１−１及びソース１１−２の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と境界を接している。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と境界を接している。前述したように、ドレイン１１−１及びソース１１−２の不純物濃度は、第１及び第２のエクステンション９−１、９−２の不純物濃度より高い。更に、ドレイン１１−１及びソース１１−２は、Ｐ型不純物が導入された第１及び第２のポケット領域８−１、８−２の外側領域及びＮ型不純物が導入された第１及び第２のエクステンション９−１、９−２の外側領域に選択的にＮ型不純物を導入して形成したため、ドレイン１１−１及びソース１１−２は、上部領域で濃度が高く、下部領域で濃度が低くなる。該イオン注入の後、レジストパターン５８を既知の方法により除去する。
その後、前述のイオン注入工程で導入されたイオン、即ち、第１及び第２のポケット領域８−１、８−２中に導入されたＰ型不純物、並びに、ゲート５中、第１及び第２のエクステンション９−１、９−２中、第１及び第２のゲート側壁導電膜１０−１、１０−２中、ドレイン１１−１中及びソース１１−２中に導入されたＮ型不純物を活性化するため、熱処理を行う。該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）で行うことが可能である。具体的には、ＲＴＡは、１０００℃の温度で１０秒間行う。
図７（ｂ）に示すように、ゲート側壁絶縁膜６上、第３及び第４のゲート側壁絶縁膜７−１、７−２上、第１及び第２のゲート側壁導電膜１０−１、１０−２上、ゲート酸化膜３上、及びフィールド酸化膜２上に、シリコン窒化膜５９を、既知の方法により堆積する。
図７（ｃ）に示すように、既知のエッチング方法により、シリコン窒化膜５９を選択的に除去し、第１及び第２のゲート側壁導電膜１０−１、１０−２上のみ残すことで、第１及び第２のゲート側壁導電膜１０−１、１０−２上にそれぞれ延在するシリコン窒化膜からなる第１及び第２の絶縁性カバー膜１２―１、１２−２を形成する。
図７（ｄ）に示すように、シリコン窒化膜からなる第１及び第２の絶縁性カバー膜１２―１、１２−２をマスクとして、ゲート５の上面に延在するゲート側壁絶縁膜６、及びゲート酸化膜３の露出部分を、ウエットエッチングで除去する。結果、ゲート５の上面、並びに、ドレイン１１−１の上面及びソース１１−２の上面が露出する。ゲート酸化膜３の両端部は、第１及び第２のゲート側壁導電膜１０−１、１０−２の外側端部に整合する。更に、ゲート５の側壁、即ち、ゲート５と第１及び第２のゲート側壁導電膜１０−１、１０−２との間に、第１のゲート側壁絶縁膜６−１と第３のゲート側壁絶縁膜７−１とからなるサイドウォールスペーサー、及び第２のゲート側壁絶縁膜６−２と第４のゲート側壁絶縁膜７−２とからなるサイドウォールスペーサーが形成される。
図８（ａ）に示すように、ゲート５の露出上面、第１及び第２のゲート側壁絶縁膜６−１、６−２上、第３及び第４のゲート側壁絶縁膜７−１、７−２上、第１及び第２の絶縁性カバー膜１２―１、１２−２上、第１及び第２のゲート側壁導電膜１０−１、１０−２の側面、ドレイン１１−１の露出上面、ソース１１−２の露出上面、フィールド酸化膜２上に、既知の方法、例えば、スパッタリングによりＣｏ（コバルト）膜６０を堆積する。
図８（ｂ）に示すように、熱処理を行い、シリサイド化反応を起こす。該熱処理は、例えば、６００℃の温度で３０秒の時間行うことで、Ｃｏ（コバルト）膜６０とポリシリコンからなるゲート５の上面との界面、Ｃｏ（コバルト）膜６０とポリシリコンからなる第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁との界面、Ｃｏ（コバルト）膜６０とシリコンからなるドレイン１１−１及びソース１１−２の界面で、コバルトシリサイド反応を引き起こす。結果、ゲート５の上面、第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁、ドレイン１１−１及びソース１１−２の上面に延在するＣｏ（コバルト）膜６０が選択的にシリサイド化される。該熱処理の後、Ｃｏ（コバルト）膜６０の未反応部分のみウエットエッチングにより除去し、シリサイド反応した部分のみ残すことで、ゲート５の上面に第５のシリサイド層１５を自己整合的に形成し、第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁に第１及び第２のシリサイド層１３−１、１３−２をそれぞれ形成し、ドレイン１１−１及びソース１１−２の上面に第３及び第４のシリサイド層１４−１、１４−２をそれぞれ自己整合的に形成する。ここで、ゲート５と第５のシリサイド層１５とは、オーミックコンタクトをとる。更に、第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁と第１及び第２のシリサイド層１３−１、１３−２とは、それぞれ、オーミックコンタクトをとる。更に、ドレイン１１−１及びソース１１−２の上面と第３及び第４のシリサイド層１４−１、１４−２とは、それぞれ、オーミックコンタクトをとる。
前述した製造工程の結果得られる第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、第３のシリサイド層１４−１の上部領域の内側端部に接する第１の導電性サイドウォール構造体とで構成される。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のドレイン領域の一部に接することで、該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と、第３のシリサイド層１４−１と実質同電位、即ちドレインと実質同一の電位を有する。該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と第１のシリサイド層１３−１とを含む。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第３のシリサイド層１４−１の上部領域の内側端部に接する。一方、第１のシリサイド層１３−１は、第１のゲート側壁導電膜１０−１によりゲート絶縁膜３から離間され、更に、第１のゲート側壁導電膜１０−１及び該第１の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、第３のシリサイド層１４−１の上部領域の内側端部に接する。
該第１の絶縁性サイドウォール構造体は、第１のゲート側壁絶縁膜６−１と、第３のゲート側壁絶縁膜７−１と、第１の絶縁性カバー膜１２―１とを含む。該第１のゲート側壁絶縁膜６−１は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第１の側壁に接する。該第１のゲート側壁絶縁膜６−１は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該第１のゲート側壁絶縁膜６−１により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。第１の絶縁性カバー膜１２―１は、該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせの上部及び該第１の導電性サイドウォール構造体の上部に亘り延在する。
前述した第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、第４のシリサイド層１４−２の上部領域の内側端部に接する第２の導電性サイドウォール構造体とを含む。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のソース領域の一部に接することで、該ソース領域を構成するソース１１−２と、第２のエクステンション９−２と、第４のシリサイド層１４−２と実質同電位、即ちソースと実質同一の電位を有する。該第２の導電性サイドウォール構造体は、更に、第２のソース側壁導電膜１０−２と第２のシリサイド層１３−２とを含む。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第４のシリサイド層１４−２の上部領域の内側端部に接する。一方、第２のシリサイド層１３−２は、第２のゲート側壁導電膜１０−２によりゲート絶縁膜３から離間され、更に、第２のゲート側壁導電膜１０−２及び該第２の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、第４のシリサイド層１４−２の上部領域の内側端部に接する。
該第２の絶縁性サイドウォール構造体は、第２のゲート側壁絶縁膜６−２と、第４のゲート側壁絶縁膜７−２と、第２の絶縁性カバー膜１２―２とを含む。該第２のゲート側壁絶縁膜６−２は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第２の側壁に接する。該第２のゲート側壁絶縁膜６−２は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該第２のゲート側壁絶縁膜６−２により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。第２の絶縁性カバー膜１２―２は、該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせの上部及び該第２の導電性サイドウォール構造体の上部に亘り延在する。
尚、前述した不純物の導電型や、各膜の膜厚や不純物濃度の記載は、あくまで一例であって、必ずしもその記載事項に限定されるものではない。
（変更例１）
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、シリコン基板１上に選択的に形成したスーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）中に形成することも可能である。図９は、本発明の第１の実施形態に対する第１の変更例に係るトランジスタの構成を示す部分垂直断面図である。通常のウェルは、実質的に均一の不純物濃度を有するが、スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）１６を形成することで、ゲート絶縁膜３との界面領域１６−１で不純物濃度が１Ｅ１７［１／ｃｍ３］と急峻に低下し、それ以外の領域では不純物濃度が１Ｅ１８［１／ｃｍ３］である。該構造を用いることで、トランジスタのオン抵抗を減少させ、駆動能力を向上させることが可能となる。スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）１６の製造方法は、既知であるので、ここでは説明を省略する。
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、シリコン基板１上に選択的に形成したスーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）中に形成することも可能である。図９は、本発明の第１の実施形態に対する第１の変更例に係るトランジスタの構成を示す部分垂直断面図である。通常のウェルは、実質的に均一の不純物濃度を有するが、スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）１６を形成することで、ゲート絶縁膜３との界面領域１６−１で不純物濃度が１Ｅ１７［１／ｃｍ３］と急峻に低下し、それ以外の領域では不純物濃度が１Ｅ１８［１／ｃｍ３］である。該構造を用いることで、トランジスタのオン抵抗を減少させ、駆動能力を向上させることが可能となる。スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）１６の製造方法は、既知であるので、ここでは説明を省略する。
（変更例２）
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）基板上に形成することも可能である。図１０は、本発明の第１の実施形態に対する第２の変更例に係るトランジスタの構成を示す部分垂直断面図である。シリコン基板１に埋め込み酸化膜１７が設けられ、該埋め込み酸化膜１７上に、シリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜１８が設けられる。前述した電界効果型トランジスタは、このＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜１８に形成される。ＳＯＩ基板の製造方法は、既知であるので、ここでは説明を省略する。
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）基板上に形成することも可能である。図１０は、本発明の第１の実施形態に対する第２の変更例に係るトランジスタの構成を示す部分垂直断面図である。シリコン基板１に埋め込み酸化膜１７が設けられ、該埋め込み酸化膜１７上に、シリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜１８が設けられる。前述した電界効果型トランジスタは、このＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜１８に形成される。ＳＯＩ基板の製造方法は、既知であるので、ここでは説明を省略する。
（変更例３）
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）基板上に形成することも可能である。図１１は、本発明の第１の実施形態に対する第３の変更例に係るトランジスタの構成を示す部分垂直断面図である。サファイア基板１９を使用し、該サファイア基板１９上に、シリコンからなるＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜２０が設けられる。前述した電界効果型トランジスタは、このＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜２０に形成される。ＳＯＳ基板の製造方法は、既知であるので、ここでは説明を省略する。
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）基板上に形成することも可能である。図１１は、本発明の第１の実施形態に対する第３の変更例に係るトランジスタの構成を示す部分垂直断面図である。サファイア基板１９を使用し、該サファイア基板１９上に、シリコンからなるＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜２０が設けられる。前述した電界効果型トランジスタは、このＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜２０に形成される。ＳＯＳ基板の製造方法は、既知であるので、ここでは説明を省略する。
（変更例４）
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）基板上に形成することも可能である。図１２は、本発明の第１の実施形態に対する第４の変更例に係るトランジスタの構成を示す部分垂直断面図である。クォーツ基板２１を使用し、該クォーツ基板２１上に、シリコンからなるＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜２２が設けられる。前述した電界効果型トランジスタは、このＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜２２に形成される。ＳＯＱ基板の製造方法は、既知であるので、ここでは説明を省略する。
前述した電界効果型トランジスタは、シリコン基板１上に選択的に形成したＰ型ウェル４中に形成したが、例えば、ＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）基板上に形成することも可能である。図１２は、本発明の第１の実施形態に対する第４の変更例に係るトランジスタの構成を示す部分垂直断面図である。クォーツ基板２１を使用し、該クォーツ基板２１上に、シリコンからなるＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜２２が設けられる。前述した電界効果型トランジスタは、このＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜２２に形成される。ＳＯＱ基板の製造方法は、既知であるので、ここでは説明を省略する。
（２）第２実施形態
本発明の第２の実施形態は、電界効果型トランジスタを提供する。図１３は、本発明の第２の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図１４は、図１３に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、ゲート、ドレイン及びソース上にシリサイド層が形成されることなく、サイドウォール構造体に含まれる導電性サイドウォール構造体が、直接ドレイン及びソースの上面に接することである。
本発明の第２の実施形態は、電界効果型トランジスタを提供する。図１３は、本発明の第２の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図１４は、図１３に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、ゲート、ドレイン及びソース上にシリサイド層が形成されることなく、サイドウォール構造体に含まれる導電性サイドウォール構造体が、直接ドレイン及びソースの上面に接することである。
（構成）
本発明の第２の実施形態に係る電界効果型トランジスタは、図１３に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
本発明の第２の実施形態に係る電界効果型トランジスタは、図１３に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
該ドレイン領域は、ドレイン１１−１と、該ドレイン１１−１の内側であって且つゲート絶縁膜３の直下に延在する第１のエクステンション９−１と、該ドレイン１１−１の内側であって且つ該第１のエクステンション９−１の直下に延在する第１のポケット領域８−１とを含み得る。ドレイン１１−１の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と接する。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より更に内側に位置する。ドレイン１１−１と第１のエクステンション９−１及び第１のポケット領域８−１との境界は、第１のサイドウォール構造体の外側端部より僅かに内側に位置する。ドレイン１１−１の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１とは、実質同電位、即ちドレイン電位を有する。
該ソース領域は、ソース１１−２と、該ソース１１−２の内側であって且つゲート絶縁膜３の直下に延在する第２のエクステンション９−２と、該ソース１１−２の内側であって且つ該第２のエクステンション９−２の直下に延在する第２のポケット領域８−２とを含み得る。ソース１１−２の外側端部は、フィールド酸化膜２で画定される。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と接する。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より更に内側に位置する。ソース１１−２と第２のエクステンション９−２及び第２のポケット領域８−２との境界は、第２のサイドウォール構造体の外側端部より僅かに内側に位置する。ソース１１−２の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。該ソース領域を構成するソース１１−２と、第２のエクステンション９−２とは、実質同電位、即ちソース電位を有する。
前述のゲート構造体は、ゲート絶縁膜３上に延在するゲート５を含み得る。該ゲート構造体を構成するゲート５は、ゲート電位を有する。
前述した第１のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第１のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第１の側壁近傍領域の下に延在させてもよい。即ち、第１のサイドウォール構造体は、第１の絶縁性層構造体上に設けられればよい。ここで、該第１の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第１のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、ドレイン１１−１の上面に接する第１の導電性サイドウォール構造体とを含む。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のドレイン領域の一部に接することで、該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と実質同電位、即ちドレインと実質同一の電位を有する。該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と第３のゲート側壁導電膜２３−１とを含み得る。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第３のゲート側壁導電膜２３−１の内側端部に接する。該第３のゲート側壁導電膜２３−１は、ドレイン１１−１の直上に延在し、該第３のゲート側壁導電膜２３−１の底部は、ドレイン１１−１の上部と接触する。
該第１の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第３のゲート側壁絶縁膜７−１とを含み得る。該ゲート側壁絶縁膜６は、ゲート５の上面及び側壁並びにゲート絶縁膜３上に延在する。該ゲート側壁絶縁膜６は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該ゲート側壁絶縁膜６と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
前述した第２のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第２のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第２の側壁近傍領域の下に延在させてもよい。即ち、第２のサイドウォール構造体は、第２の絶縁性層構造体上に設けられればよい。ここで、該第２の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第２のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、ソース１１−２の上面に接する第２の導電性サイドウォール構造体とを含む。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のドレイン領域の一部に接することで、該ドレイン領域を構成するソース１１−２と、第２のエクステンション９−２と実質同電位、即ちソースと実質同一の電位を有する。該第２の導電性サイドウォール構造体は、更に、第２のゲート側壁導電膜１０−２と第４のゲート側壁導電膜２３−２とを含み得る。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第４のゲート側壁導電膜２３−２の内側端部に接する。該第４のゲート側壁導電膜２３−２は、ソース１１−２の直上に延在し、該第４のゲート側壁導電膜２３−２の底部は、ソース１１−２の上部と接触する。
該第２の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第４のゲート側壁絶縁膜７−２とを含み得る。該ゲート側壁絶縁膜６は、ゲート５の上面及び側壁並びにゲート絶縁膜３上に延在する。該ゲート側壁絶縁膜６は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該ゲート側壁絶縁膜６と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
図１４は、図１３に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。ここで、ソースが０Ｖ、ゲートが０Ｖ、ドレインが１．５Ｖの電位をそれぞれとった場合のゲート付近の電界を示す。図１４に示すように、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界が生じるだけでなく、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界も生じる。即ち、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界が生じることで、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界の集中が緩和される。換言すれば、第１の導電性サイドウォール構造体を含む第１のサイドウォール構造体の存在は、ゲート−ドレイン間の電界集中を緩和する。
バンド間トンネル電流は、ゲート−ドレイン間の電界集中が第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
以下、前述した構造の実現方法につき具体的に説明する。
前述したゲート構造体は、単一層構造のゲート５を含み得るが、必ずしもこの構成に限定するものではない。前述したゲート構造体は、ゲートとしての役目を果たすことが可能な構成であればよい。前述したゲート構造体を、単一層構造のゲート５で構成する場合、典型的には、以下のように構成することが可能である。ゲート５は、不純物が導入されたポリシリコン膜で構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ポリシリコン膜の厚さは、特に限定するものではないが、典型的には、１５０ｎｍであってもよい。ゲート長さは、特に限定するものではないが、典型的には、１３０ｎｍであってもよい。ゲート幅は、特に限定するものではない。
前述のゲート絶縁膜３は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＯＮ（シリコン酸窒化物）で構成することが可能である。ゲート絶縁膜３の膜厚は、特に限定するものではないが、例えば、２０Åであってもよい。
第１のサイドウォール構造体は、第１の絶縁性サイドウォール構造体と第１の導電性サイドウォール構造体とからなる。第１の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第１の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の絶縁性サイドウォール構造体は、例えば、ゲート側壁絶縁膜６と第３のゲート側壁絶縁膜７−１とから構成し得る。ゲート側壁絶縁膜６と第３のゲート側壁絶縁膜７−１との組み合わせは、オフセットスペーサーとしての役割を果たす。
第１の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第１の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第１の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の導電性サイドウォール構造体は、例えば、第１のゲート側壁導電膜１０−１と第３のゲート側壁導電膜２３−１とで構成し得る。第１のゲート側壁導電膜１０−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第１のゲート側壁導電膜１０−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のゲート側壁導電膜１０−１の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第３のゲート側壁導電膜２３−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第３のゲート側壁導電膜２３−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、ドレイン１１−１の寸法とほぼ同一にすることが可能である。第３のゲート側壁導電膜２３−１の幅、即ち、ゲート幅方向の寸法は、ゲート構造体のゲート幅と同一であってもよい。
第１の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ドレイン電位を追従すればよい。第１の導電性サイドウォール構造体の電位は、必ずしも、ドレイン電位と同一である必要はない。しかし、典型的には、第１の導電性サイドウォール構造体は、ドレイン１１−１と実質同電位をとるよう構成することが可能であり、このため、第３の導電性サイドウォール構造体をドレインに接触させる構造とした。
第２のサイドウォール構造体は、前述した第１のサイドウォール構造体と同一の構造でもよく、或いは、異なる構造でもよい。前述したように、ゲートとドレインとの間の電界集中を緩和することが、本発明に係るトランジスタにとって重要となる。そこで、ドレイン側に位置する第１のサイドウォール構造体が、第１の導電性サイドウォール構造体を含み、更に、該第１の導電性サイドウォール構造体が、ゲートから電気的に絶縁され且つドレインと電気的に結合されることで、該第１の導電性サイドウォール構造体の電位が、ゲート電位を追従せずに、ドレイン電位を追従するようにすればよい。従って、ソース側に位置する第２のサイドウォール構造体に、このような要求がない場合には、必ずしも、前述した第１の導電性サイドウォール構造体と同一の構造にする必要はない。例えば、第２のサイドウォール構造体を既知のサイドウォール構造体で構成することが可能である。また、第２のサイドウォール構造体を前述した第１のサイドウォール構造体と類似の構造、即ち、層構造は同一であるが、各膜厚や物質等が異なる構成とすることも可能である。しかし、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とる場合につき説明する。
第２のサイドウォール構造体は、第２の絶縁性サイドウォール構造体と第２の導電性サイドウォール構造体とからなる。第２の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第２の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の絶縁性サイドウォール構造体は、例えば、ゲート側壁絶縁膜６と第４のゲート側壁絶縁膜７−２とから構成し得る。ゲート側壁絶縁膜６と第４のゲート側壁絶縁膜７−２との組み合わせは、オフセットスペーサーとしての役割を果たす。
第２の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第２の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第２の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の導電性サイドウォール構造体は、例えば、第２のゲート側壁導電膜１０−２と第４のゲート側壁導電膜２３−２とで構成し得る。第２のゲート側壁導電膜１０−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第２のゲート側壁導電膜１０−２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のゲート側壁導電膜１０−２の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第４のゲート側壁導電膜２３−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第４のゲート側壁導電膜２３−２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、ソース１１−２の寸法とほぼ同一にすることが可能である。第４のゲート側壁導電膜２３−２の幅、即ち、ゲート幅方向の寸法は、ゲート構造体のゲート幅と同一であってもよい。
第２の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ソース電位を追従すればよい。第２の導電性サイドウォール構造体の電位は、必ずしも、ソース電位と同一である必要はない。しかし、典型的には、第１の導電性サイドウォール構造体は、ドレイン１１−１と実質同電位をとるよう構成することが可能であり、このため、第３の導電性サイドウォール構造体をドレインに接触させる構造とした。
前述したように、ドレイン領域は、ドレイン１１−１と、第１のエクステンション９−１と、第１のポケット領域８−１とで構成し得る。ドレイン１１−１は、不純物が導入されたシリコンで構成することが可能である。該ドレイン１１−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ドレイン１１−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ドレイン１１−１の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。
第１のエクステンション９−１は、不純物が導入されたシリコンで構成することが可能である。該第１のエクステンション９−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第１のエクステンション９−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ドレイン１１−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第１のエクステンション９−１の深さは、ドレイン１１−１の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のエクステンション９−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁にほぼ整合し、該第１のエクステンション９−１がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第１のポケット領域８−１は、不純物が導入されたシリコンで構成することが可能である。該第１のポケット領域８−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第１のポケット領域８−１は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第１のエクステンション９−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第１のポケット領域８−１の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第１のポケット領域８−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より内側且つゲート構造体の第１の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
ソース領域は、ドレイン領域と同一の構造でもよく、或いは異なる構造でもよい。前述したように、ゲートとドレインとの間のバンド間トンネル電流を抑制することが、本発明に係るトランジスタにとって重要となる。従って、ソース領域に、このような要求がない場合には、必ずしも、前述したドレイン領域と同一の構造にする必要はない。例えば、ソース領域を既知の構成とすることが可能である。また、ソース領域を前述したドレイン領域と類似の構造、即ち、層構造は同一であるが、各層厚や不純物の濃度等が異なる構成とすることも可能である。しかし、ソース領域がドレイン領域と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、ソース領域がドレイン領域と同一の構造とる場合につき説明する。
前述したように、ソース領域は、ソース１１−２と、第２のエクステンション９−２と、第２のポケット領域８−２とで構成し得る。ソース１１−２は、不純物が導入されたシリコンで構成することが可能である。該ソース１１−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ソース１１−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ソース１１−２の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。
第２のエクステンション９−２は、不純物が導入されたシリコンで構成することが可能である。該第２のエクステンション９−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第２のエクステンション９−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ソース１１−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第２のエクステンション９−２の深さは、ソース１１−２の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のエクステンション９−２の外側端部は、ソース１１−２の内側端部で画定される。第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁にほぼ整合し、該第２のエクステンション９−２がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第２のポケット領域８−２は、不純物が導入されたシリコンで構成することが可能である。該第２のポケット領域８−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第２のポケット領域８−２は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第２のエクステンション９−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第２のポケット領域８−２の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第２のポケット領域８−２の外側端部は、ソース１１−２の内側端部で画定される。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より内側且つゲート構造体の第２の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
シリコン基板１中に形成されるＰ型ウェル４は、Ｐ型不純物が導入されたシリコンで構成することが可能である。濃度は、特に限定されるものではないが、典型的には、５Ｅ１７［１／ｃｍ３］であってもよい。
（効果）
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
（製造方法）
図１５乃至図１９は、本発明の第２の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図１３及び図１４に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図１５乃至図１９は、本発明の第２の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図１３及び図１４に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図１５（ａ）に示すように、シリコン基板１の表面を酸化することで、該表面上に膜厚１０ｎｍのパッド酸化膜５１を形成する。
図１５（ｂ）に示すように、パッド酸化膜５１上に既知のデポジション方法で窒化膜を堆積し、該窒化膜を既知の方法でパターニングすることで、パッド酸化膜５１上に選択的に窒化膜パターン５２を形成する。
図１５（ｃ）に示すように、窒化膜パターン５２をマスクとして使用し、既知のＬＯＣＯＳ酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を行うことで、シリコン基板１の表面に選択的にフィールド酸化膜２を形成する。
図１５（ｄ）に示すように、窒化膜パターン５２とフィールド酸化膜２とを既知のドライエッチングにより除去し、フィールド酸化膜２で覆われていないシリコン基板１の表面を露出させる。
図１６（ａ）に示すように、シリコン基板１の露出表面を熱酸化することにより、膜厚２ｎｍのゲート酸化膜３を該露出表面上に形成する。
図１６（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２を覆うと共に、ゲート酸化膜３上にウインドウを有するレジストパターン５３を形成する。
図１６（ｃ）に示すように、該レジストパターン５３をマスクとして使用して、選択的にイオン注入を行うことで、シリコン基板１の上部領域に選択的にＰ型ウェル４を形成する。該イオン注入は、基板面に対し垂直方向から、Ｐ型イオン種としてＢＦ２を使用して、加速エネルギー８０ＫｅＶ、ドーズ量５Ｅ１２［１／ｃｍ２］の条件の下で行うことができる。イオン種ＢＦ２は、ゲート酸化膜３を貫通してシリコン基板１の上部領域に打ち込まれる。この場合、Ｐ型ウェル４の深さは、２００ｎｍとなる。
図１６（ｄ）に示すように、該レジストパターン５３を既知の方法により除去する。
図１７（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１５００Åのポリシリコン膜５４をゲート酸化膜３上及びフィールド酸化膜２上に亘り堆積する。
図１７（ｂ）に示すように、既知のリソグラフィー技術により、ポリシリコン膜５４を覆うと共に、ゲート酸化膜３の上方にウインドウを有するレジストパターン５５を形成する。該レジストパターン５５をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を選択的にポリシリコン膜５４にイオン注入する。該イオン注入は、基板面に対し垂直方向から、加速エネルギー１５ＫｅＶ、ドーズ量２Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、ゲート酸化膜３上に延在するポリシリコン膜５４にＮ型不純物を導入する。
図１７（ｃ）に示すように、該レジストパターン５５を除去し、その後、リソグラフィー技術により、新たなレジストパターンをポリシリコン膜５４上に形成する。その後、該新たなレジストパターンをマスクとして使用して、ポリシリコン膜５４をパターニングすることで、不純物が導入されたポリシリコンからなるゲート５を、ゲート酸化膜３上に選択的に形成する。ポリシリコン膜５４のパターニングは、ドライエッチングを使用して行うことが可能である。ゲートの長さと幅は、前述した通りである。具体的には、ゲート長さは、特に限定する必要はないが、典型的には１００ｎｍであってもよい。また、ゲート幅は、特に限定する必要はない。
図１７（ｄ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚７０ｎｍの酸化膜５６を、ゲート５の上面及び側壁、更に、ゲート絶縁膜３上、並びに、フィールド酸化膜２上に形成する。
図１８（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１０ｎｍの窒化膜を酸化膜５６上に堆積する。その後、ドライエッチングにより、窒化膜と酸化膜５６とをエッチングし、ゲート５の上面及び側壁のみ残すことで、ゲート５の上面及び側壁のみに延在するゲート側壁絶縁膜６と、ゲート５の側壁のみに延在する第３及び第４のゲート側壁絶縁膜７−１、７−２とを選択的に形成する。ここで、ゲート５の側壁に位置するゲート側壁絶縁膜６と第３及び第４のゲート側壁絶縁膜７−１、７−２との組み合わせは、サイドウォールスペーサーとしての役割を果たす。
図１８（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５７を形成する。ここで、レジストパターン５７の端部とサイドウォールスペーサーとの距離を０．５μｍにする。その後、該レジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして使用して、基板面に対し斜め方向から、Ｐ型イオン種としてＢＦ２（二弗化ホウ素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、シリコン基板１を回転させながら、基板面に３０度の傾斜角度で、加速エネルギー８０ＫｅＶ、ドーズ量２Ｅ１３［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが２００ｎｍ且つ不純物濃度が１Ｅ１８［１／ｃｍ３］の第１及び第２のポケット領域８−１、８−２を選択的に形成する。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。第１及び第２のポケット領域８−１、８−２は、ゲート絶縁膜３から離間した深い領域において、フィールド酸化膜２から内側に向かって延在する。第１及び第２のポケット領域８−１、８−２の内側端部は、イオンの斜め打ち込みにより形成するので、第３及び第４のゲート側壁絶縁膜７−１、７−２より内側に位置する。
図１８（ｃ）に示すように、前述のレジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして再度使用して、基板面に対し垂直方向から、Ｎ型イオン種としてＡｓ（砒素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー５ＫｅＶ、ドーズ量１Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが５０ｎｍ且つ不純物濃度が２Ｅ２０［１／ｃｍ３］の第１及び第２のエクステンション９−１、９−２を選択的に形成する。第１及び第２のエクステンション９−１、９−２は、第１及び第２のポケット領域８−１、８−２上、且つゲート酸化膜３下に延在する。第１及び第２のエクステンション９−１、９−２は、イオンの垂直方向での打ち込みにより形成するので、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に概ね自己整合する。具体的には、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に±１０ｎｍの誤差で整合する。換言すると、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に自己整合するか、或いは、１０ｎｍ以内の量だけオーバーラップするか、或いは、１０ｎｍ以内の量だけオフセットする。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。その後、レジストパターン５７を既知の方法で除去する。
図１８（ｄ）に示すように、フィールド酸化膜２、ゲート絶縁膜３、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２上に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚５０ｎｍのポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、ゲート５の側壁に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する部分のみ残し、更に、オーバーエッチすることで、第１及び第２のゲート側壁導電膜１０−１、１０−２を形成する。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、ゲート酸化膜３上であって且つゲート５の側壁近傍に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する。該第１及び第２のゲート側壁導電膜１０−１、１０−２のゲート長さ方向における寸法は、５０ｎｍである。該第１及び第２のゲート側壁導電膜１０−１、１０−２の上面のレベルは、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルとほぼ同一である。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、この時点では、不純物が導入されていないポリシリコンで構成される。
図１９（ａ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５８を形成する。その後、該レジストパターン５８、ゲート５、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２、第１及び第２のゲート側壁導電膜１０−１、１０−２をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を、ゲート５及び第１及び第２のゲート側壁導電膜１０−１、１０−２、並びに、第１及び第２のエクステンション９−１、９−２及び第１及び第２のポケット領域８−１、８−２に選択的にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー２０ＫｅＶ、ドーズ量５Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、不純物が導入されたポリシリコンからなるゲート５と、不純物が導入されたポリシリコンからなる第１及び第２のゲート側壁導電膜１０−１、１０−２とを形成すると共に、Ｐ型ウェル４中には、ドレイン１１−１及びソース１１−２を選択的に形成する。
Ｎ型不純物は、第１及び第２のゲート側壁導電膜１０−１、１０−２の底部までは達しないので、第１及び第２のゲート側壁導電膜１０−１、１０−２の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。更に、Ｎ型不純物は、ゲート５の底部までは達しないので、ゲート５の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。
ドレイン１１−１及びソース１１−２の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と境界を接している。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と境界を接している。前述したように、ドレイン１１−１及びソース１１−２の不純物濃度は、第１及び第２のエクステンション９−１、９−２の不純物濃度より高い。更に、ドレイン１１−１及びソース１１−２は、Ｐ型不純物が導入された第１及び第２のポケット領域８−１、８−２の外側領域及びＮ型不純物が導入された第１及び第２のエクステンション９−１、９−２の外側領域に選択的にＮ型不純物を導入して形成したため、ドレイン１１−１及びソース１１−２は、上部領域で濃度が高く、下部領域で濃度が低くなる。
その後、前述のイオン注入工程で導入されたイオン、即ち、第１及び第２のポケット領域８−１、８−２中に導入されたＰ型不純物、並びに、ゲート５中、第１及び第２のエクステンション９−１、９−２中、第１及び第２のゲート側壁導電膜１０−１、１０−２中、ドレイン１１−１中及びソース１１−２中に導入されたＮ型不純物を活性化するため、熱処理を行う。該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）で行うことが可能である。具体的には、ＲＴＡは、１０００℃の温度で１０秒間行う。
図１９（ｂ）に示すように、該イオン注入の後、レジストパターン５８を既知の方法により除去する。
図１９（ｃ）に示すように、既知の選択的エッチング方法により、ドレイン１１−１及びソース１１−２の上面に接しているゲート酸化膜３を選択的に除去することで、ドレイン１１−１及びソース１１−２の上面を露出させる。
図１９（ｄ）に示すように、フィールド酸化膜２、ドレイン１１−１及びソース１１−２の露出上面、第１及び第２のゲート側壁導電膜１０−１、１０―２の上面及び側面、第３及び第４のゲート側壁絶縁膜７−１、７−２の上面、及びゲート側壁絶縁膜６の上面に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁に接すると共に、ドレイン１１−１及びソース１１−２の上面に接する部分のみ残すことで、第３及び第４のゲート側壁導電膜２３−１、２３−２を形成する。該第３及び第４のゲート側壁導電膜２３−１、２３−２は、第１及び第２のゲート側壁導電膜１０−１、１０−２の側壁及びドレイン１１−１及びソース１１−２の上面に延在する。該第３及び第４のゲート側壁導電膜２３−１、２３−２のゲート長さ方向における寸法は、ドレイン１１−１及びソース１１−２のそれと実質同一である。該第３及び第４のゲート側壁導電膜２３−１、２３−２の上面のレベルは、ゲート側壁絶縁膜６及び第３、第４のゲート側壁絶縁膜７−１、７−２及び第１及び第２のゲート側壁導電膜１０−１、１０−２の上面レベルとほぼ同一である。その後、必要に応じて、ゲート５中、第１及び第２のゲート側壁導電膜１０−１、１０−２中及び該第３及び第４のゲート側壁導電膜２３−１、２３−２中にＮ型イオン種としてＰ（リン）をイオン注入して、Ｎ型不純物が導入された第３及び第４のゲート側壁導電膜２３−１、２３−２を形成してもよい。
前述した製造工程の結果得られる第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、ドレイン１１−１の上面に接する第１の導電性サイドウォール構造体とで構成される。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のドレイン領域の一部に接することで、該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と実質同電位、即ちドレインと実質同一の電位を有する。該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と第３のゲート側壁導電膜２３−１とを含む。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第３のゲート側壁導電膜２３−１の内側端部に接する。一方、第３のゲート側壁導電膜２３−１は、第１のゲート側壁導電膜１０−１及び該第１の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、ドレイン１１−１の上部に接する。
前述した第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、ソース１１−２の上部に接する第２の導電性サイドウォール構造体とを含む。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共に前述のソース領域の一部に接することで、該ソース領域を構成するソース１１−２と、第２のエクステンション９−２と実質同電位、即ちソースと実質同一の電位を有する。該第２の導電性サイドウォール構造体は、更に、第２のソース側壁導電膜１０−２と第４のソース側壁導電膜２３−２とを含む。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、第４のソース側壁導電膜２３−２の内側端部に接する。一方、第４のソース側壁導電膜２３−２は、第２のゲート側壁導電膜１０−２及び該第２の絶縁性サイドウォール構造体により、ゲート構造体から離間され且つ電気的に絶縁されると共に、ソース１１−２の上部に接する。
尚、前述した不純物の導電型や、各膜の膜厚や不純物濃度の記載は、あくまで一例であって、必ずしもその記載事項に限定されるものではない。更に、前述の実施形態同様、前述した電界効果型トランジスタを、スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）中に形成することも可能である。また、前述した電界効果型トランジスタを、ＳＯＩ基板上、ＳＯＳ基板上、或いはＳＯＱ基板上に形成することも可能である。
（３）第３実施形態
本発明の第３の実施形態は、電界効果型トランジスタを提供する。図２０は、本発明の第３の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図２１は、図２０に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、サイドウォール構造体に含まれる導電性サイドウォール構造体が、ゲート並びにドレイン及びソースから電気的に絶縁されると共に、ゲートの電位よりもドレイン及びソースの電位により強く追従する電位を有することである。
本発明の第３の実施形態は、電界効果型トランジスタを提供する。図２０は、本発明の第３の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図２１は、図２０に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、サイドウォール構造体に含まれる導電性サイドウォール構造体が、ゲート並びにドレイン及びソースから電気的に絶縁されると共に、ゲートの電位よりもドレイン及びソースの電位により強く追従する電位を有することである。
（構成）
本発明の第３の実施形態に係る電界効果型トランジスタは、図２０に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
本発明の第３の実施形態に係る電界効果型トランジスタは、図２０に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
該ドレイン領域は、ドレイン１１−１と、該ドレイン１１−１の内側であって且つゲート絶縁膜３の直下に延在する第１のエクステンション９−１と、該ドレイン１１−１の内側であって且つ該第１のエクステンション９−１の直下に延在する第１のポケット領域８−１と、該ドレイン１１−１の直上であってゲート絶縁膜３の外側に延在する第３のシリサイド層１４−１とを含み得る。ドレイン１１−１の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と接する。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より更に内側に位置する。ドレイン１１−１と第１のエクステンション９−１及び第１のポケット領域８−１との境界は、第１のサイドウォール構造体の外側端部より僅かに内側に位置する。ドレイン１１−１の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。第３のシリサイド層１４−１の内側端部は、ゲート絶縁膜３の外側端部で画定される。第３のシリサイド層１４−１の底部は、ゲート絶縁膜３の底面より下に位置し、第３のシリサイド層１４−１の上部は、ゲート絶縁膜３の上面より上に位置する。第３のシリサイド層１４−１の上部領域の内側端部は、第１のサイドウォール構造体の下部領域の外側端部に接する。該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１と、第３のシリサイド層１４−１とは、実質同電位、即ちドレイン電位を有する。
該ソース領域は、ソース１１−２と、該ソース１１−２の内側であって且つゲート絶縁膜３の直下に延在する第２のエクステンション９−２と、該ソース１１−２の内側であって且つ該第２のエクステンション９−２の直下に延在する第２のポケット領域８−２と、該ソース１１−２の直上であってゲート絶縁膜３の外側に延在する第４のシリサイド層１４−２とを含み得る。ソース１１−２の外側端部は、フィールド酸化膜２で画定される。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と接する。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より更に内側に位置する。ソース１１−２と第２のエクステンション９−２及び第２のポケット領域８−２との境界は、第２のサイドウォール構造体の外側端部より僅かに内側に位置する。ソース１１−２の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。第４のシリサイド層１４−２の内側端部は、ゲート絶縁膜３の外側端部で画定される。第４のシリサイド層１４−２の底部は、ゲート絶縁膜３の底面より下に位置し、第４のシリサイド層１４−２の上部は、ゲート絶縁膜３の上面より上に位置する。第４のシリサイド層１４−２の上部領域の内側端部は、第２のサイドウォール構造体の下部領域の外側端部に接する。該ソース領域を構成するソース１１−２と、第２のエクステンション９−２と、第４のシリサイド層１４−２とは、実質同電位、即ちソース電位を有する。
前述のゲート構造体は、ゲート絶縁膜３上に延在するゲート５と、該ゲート５上に延在する第５のシリサイド層１５とを含み得る。該ゲート構造体を構成するゲート５と第５のシリサイド層１５とは、実質同電位、即ちゲート電位を有する。
前述した第１のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第１のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第１の側壁近傍領域の下に延在させてもよい。即ち、第１のサイドウォール構造体は、第１の絶縁性層構造体上に設けられればよい。ここで、該第１の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第１のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、第３のシリサイド層１４−１の上部領域の内側端部に接する第３の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該第３の絶縁性サイドウォール構造体により該第３のシリサイド層１４−１から離間され且つ電気的に絶縁される第１の導電性サイドウォール構造体とを含み得る。即ち、該第１の導電性サイドウォール構造体は、ゲート構造体及びドレイン領域から電気的に絶縁され、電気的に浮遊されている。
該第１の絶縁性サイドウォール構造体は、ゲート５と該第１の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第１の導電性サイドウォール構造体と第１のエクステンション９−１及びドレイン１１−１との間に、第２の容量Ｃ２を提供する。該第３の絶縁性サイドウォール構造体は、該第１の導電性サイドウォール構造体と該第３のシリサイド層１４−１との間に、第３の容量Ｃ３を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。更に、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きい。この関係により、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。容量Ｃの逆数は、該誘電体の誘電率εと面積Ｓとの積で誘電体の膜厚Ｔを割った値で与えられる。即ち、１／Ｃ＝Ｔ／（εＳ）の関係が成立する。従って、一般的には、該第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第１の導電性サイドウォール構造体との距離は、ゲート絶縁膜３の膜厚より大きく構成することが可能である。更に、該第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第１の導電性サイドウォール構造体との距離は、該第３の絶縁性サイドウォール構造体の厚さ、即ち、該第３のシリサイド層１４−１と該第１の導電性サイドウォール構造体との距離より大きく構成することが可能である。いずれにしても、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きく、且つ第３の容量Ｃ３の逆数より大きければ、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるものの、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１を含み得る。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、該第３の絶縁性サイドウォール構造体に接し、且つ該第３の絶縁性サイドウォール構造体により第３のシリサイド層１４−１から離間且つ電気的に絶縁される。
該第１の絶縁性サイドウォール構造体は、第１のゲート側壁絶縁膜６−１と、第３のゲート側壁絶縁膜７−１とを含み得る。該第１のゲート側壁絶縁膜６−１は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第１の側壁に接する。該第１のゲート側壁絶縁膜６−１は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該第１のゲート側壁絶縁膜６−１により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
該第３の絶縁性サイドウォール構造体は、第５のゲート側壁絶縁膜２４−１を含み得る。該第５のゲート側壁絶縁膜２４−１は、該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせの上部、並びに、該第１の導電性サイドウォール構造体の上部及び外側側壁に亘り延在する。第５のゲート側壁絶縁膜２４−１は、該第１の導電性サイドウォール構造体を該ドレイン領域から離間すると共に電気的に絶縁する。
前述した第２のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第２のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第２の側壁近傍領域の下に延在させてもよい。即ち、第２のサイドウォール構造体は、第２の絶縁性層構造体上に設けられればよい。ここで、該第２の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第２のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、第４のシリサイド層１４−２の上部領域の内側端部に接する第４の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該第４の絶縁性サイドウォール構造体により該第４のシリサイド層１４−２から離間され且つ電気的に絶縁される第２の導電性サイドウォール構造体とを含み得る。即ち、該第２の導電性サイドウォール構造体は、ゲート構造体及びドレイン領域から電気的に絶縁され、電気的に浮遊されている。
該第２の絶縁性サイドウォール構造体は、ゲート５と該第２の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第２の導電性サイドウォール構造体と第２のエクステンション９−２及びソース１１−２との間に、第２の容量Ｃ２を提供する。該第３の絶縁性サイドウォール構造体は、該第２の導電性サイドウォール構造体と該第４のシリサイド層１４−２との間に、第３の容量Ｃ３を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。更に、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きい。この関係により、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つソース領域の電位とも異なるが、ゲート構造体の電位に比べソース領域の電位により強く追従する。容量Ｃの逆数は、該誘電体の誘電率εと面積Ｓとの積で誘電体の膜厚Ｔを割った値で与えられる。即ち、１／Ｃ＝Ｔ／（εＳ）の関係が成立する。従って、一般的には、該第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第２の導電性サイドウォール構造体との距離は、ゲート絶縁膜３の膜厚より大きく構成することが可能である。更に、該第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第２の導電性サイドウォール構造体との距離は、該第４の絶縁性サイドウォール構造体の厚さ、即ち、該第４のシリサイド層１４−２と該第２の導電性サイドウォール構造体との距離より大きく構成することが可能である。いずれにしても、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きく、且つ第３の容量Ｃ３の逆数より大きければ、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるものの、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第２の導電性サイドウォール構造体は、更に、第２のゲート側壁導電膜１０−２を含み得る。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、該第４の絶縁性サイドウォール構造体に接し、且つ該第４の絶縁性サイドウォール構造体により第４のシリサイド層１４−２から離間且つ電気的に絶縁される。
該第２の絶縁性サイドウォール構造体は、第２のゲート側壁絶縁膜６−２と、第４のゲート側壁絶縁膜７−２とを含み得る。該第２のゲート側壁絶縁膜６−２は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第２の側壁に接する。該第２のゲート側壁絶縁膜６−２は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該第２のゲート側壁絶縁膜６−２により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
該第４の絶縁性サイドウォール構造体は、第６のゲート側壁絶縁膜２４−２を含み得る。該第６のゲート側壁絶縁膜２４−２は、該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせの上部、並びに、該第１の導電性サイドウォール構造体の上部及び外側側壁に亘り延在する。第６のゲート側壁絶縁膜２４−２は、該第２の導電性サイドウォール構造体を該ドレイン領域から離間すると共に電気的に絶縁する。
図２１は、図２０に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。ここで、ソースが０Ｖ、ゲートが０Ｖ、ドレインが１．５Ｖの電位をそれぞれとった場合のゲート付近の電界を示す。前述したように、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。具体的には、第１のゲート側壁導電膜１０−１は、ゲート電位０Ｖに比べドレイン電位１．５Ｖにより強く追従するため、例えば、１．０Ｖの電位をとる可能性がある。従って、第１のゲート側壁導電膜１０−１で構成される第１の導電性サイドウォール構造体が電気的に浮遊されていても、図２１に示すように、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界が生じるだけでなく、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界も生じる。更に、第１のエクステンション９−１及び第３のシリサイド層１４−１から第１のゲート側壁導電膜１０−１へ走る電界が生じる。即ち、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界が生じることで、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界の集中が緩和される。換言すれば、第１の導電性サイドウォール構造体を含む第１のサイドウォール構造体の存在は、ゲート−ドレイン間の電界集中を緩和する。
バンド間トンネル電流は、ゲート−ドレイン間の電界集中が第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比較してよりドレイン電位に近い電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、ゲート電位に比較してよりドレイン電位に近い電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
以下、前述した構造の実現方法につき具体的に説明する。
前述したゲート構造体は、ゲート５と第５のシリサイド層１５とを含み得るが、必ずしもこの構成に限定するものではない。前述したゲート構造体は、ゲートとしての役目を果たすことが可能な構成であればよい。前述したゲート構造体を、ゲート５と第５のシリサイド層１５とで構成する場合、典型的には、以下のように構成することが可能である。ゲート５は、不純物が導入されたポリシリコン膜で構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ポリシリコン膜の厚さは、特に限定するものではないが、典型的には、１５０ｎｍであってもよい。ゲート長さは、特に限定するものではないが、典型的には、１３０ｎｍであってもよい。ゲート幅は、特に限定するものではない。第５のシリサイド層１５は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。コバルトシリサイド層をポリシリコン層上に形成する場合、その膜厚は、特に限定するものではないが、例えば、１５０ｎｍであってもよい。第５のシリサイド層１５のゲート長さ方向及びゲート幅方向の寸法は、ゲート５のそれと同じである。
前述のゲート絶縁膜３は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＯＮ（シリコン酸窒化物）で構成することが可能である。ゲート絶縁膜３の膜厚は、特に限定するものではないが、例えば、２０Åであってもよい。
第１のサイドウォール構造体は、第１の絶縁性サイドウォール構造体と第３の絶縁性サイドウォール構造体と第１の導電性サイドウォール構造体とからなる。
第１の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第１の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の絶縁性サイドウォール構造体は、例えば、第１のゲート側壁絶縁膜６−１と第３のゲート側壁絶縁膜７−１とから構成し得る。第１のゲート側壁絶縁膜６−１と第３のゲート側壁絶縁膜７−１との組み合わせは、オフセットスペーサーとしての役割を果たす。第１の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第１の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第３の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第１の導電性サイドウォール構造体をドレイン領域、具体的には、第３のシリサイド層１４−１から離間し且つ電気的に絶縁するものであればよい。第３の絶縁性サイドウォール構造体は、多層構造で構成することも可能であるが、前述したように単一層構造とすることも可能である。第３の絶縁性サイドウォール構造体は、例えば、第５のゲート側壁絶縁膜２４−１から構成し得る。第３の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物或いはシリコン酸化物で構成することが可能である。第３の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、前述の第１の絶縁性サイドウォール構造体の膜厚より薄く構成することが好ましい。更に、第３の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第１の導電性サイドウォール構造体は、多層構造で構成することも可能であるが、前述したように単一層構造とすることも可能である。第１の導電性サイドウォール構造体は、例えば、第１のゲート側壁導電膜１０−１で構成し得る。第１のゲート側壁導電膜１０−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第１のゲート側壁導電膜１０−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のゲート側壁導電膜１０−１の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。
第１の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ドレイン電位を追従すればよい。第１の導電性サイドウォール構造体の電位は、必ずしも、ドレイン電位と同一である必要はない。そこで、第１の導電性サイドウォール構造体は、ゲート電位に比べてよりドレイン電位に近い電位をとるよう構成することが可能であり、このため、前述した関係、即ち、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きくなるよう、第１の絶縁性サイドウォール構造体及び第３の絶縁性サイドウォール構造体を構成した。
第２のサイドウォール構造体は、前述した第１のサイドウォール構造体と同一の構造でもよく、或いは、異なる構造でもよい。前述したように、ゲートとドレインとの間の電界集中を緩和することが、本発明に係るトランジスタにとって重要となる。そこで、ドレイン側に位置する第１のサイドウォール構造体が、第１の導電性サイドウォール構造体を含み、更に、該第１の導電性サイドウォール構造体が、ゲート及びドレインから電気的に絶縁され、且つ第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きくすることで、該第１の導電性サイドウォール構造体の電位が、ゲート電位に比較してよりドレインを強く追従するようにすればよい。従って、ソース側に位置する第２のサイドウォール構造体に、このような要求がない場合には、必ずしも、前述した第１の導電性サイドウォール構造体と同一の構造にする必要はない。例えば、第２のサイドウォール構造体を既知のサイドウォール構造体で構成することが可能である。また、第２のサイドウォール構造体を前述した第１のサイドウォール構造体と類似の構造、即ち、層構造は同一であるが、各膜厚や物質等が異なる構成とすることも可能である。しかし、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とる場合につき説明する。
第２のサイドウォール構造体は、第２の絶縁性サイドウォール構造体と第４の絶縁性サイドウォール構造体と第２の導電性サイドウォール構造体とからなる。
第２の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第２の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の絶縁性サイドウォール構造体は、例えば、第２のゲート側壁絶縁膜６−２と第４のゲート側壁絶縁膜７−２とから構成し得る。第２のゲート側壁絶縁膜６−２と第４のゲート側壁絶縁膜７−２との組み合わせは、オフセットスペーサーとしての役割を果たす。第２の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第２の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第４の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第２の導電性サイドウォール構造体をソース領域、具体的には、第４のシリサイド層１４−２から離間し且つ電気的に絶縁するものであればよい。第４の絶縁性サイドウォール構造体は、多層構造で構成することも可能であるが、前述したように単一層構造とすることも可能である。第４の絶縁性サイドウォール構造体は、例えば、第６のゲート側壁絶縁膜２４−２から構成し得る。第４の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物或いはシリコン酸化物で構成することが可能である。第４の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、前述の第２の絶縁性サイドウォール構造体の膜厚より薄く構成することが好ましい。更に、第４の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第２の導電性サイドウォール構造体は、多層構造で構成することも可能であるが、前述したように単一層構造とすることも可能である。第２の導電性サイドウォール構造体は、例えば、第２のゲート側壁導電膜１０−２で構成し得る。第２のゲート側壁導電膜１０−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第２のゲート側壁導電膜１０−２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のゲート側壁導電膜１０−２の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。
第２の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ソース電位を追従すればよい。第２の導電性サイドウォール構造体の電位は、必ずしも、ソース電位と同一である必要はない。そこで、第２の導電性サイドウォール構造体は、ゲート電位に比べてよりソース電位に近い電位をとるよう構成することが可能であり、このため、前述した関係、即ち、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きくなるよう、第１の絶縁性サイドウォール構造体及び第３の絶縁性サイドウォール構造体を構成した。
前述したように、ドレイン領域は、ドレイン１１−１と、第１のエクステンション９−１と、第１のポケット領域８−１と、第３のシリサイド層１４−１とで構成し得る。ドレイン１１−１は、不純物が導入されたシリコンで構成することが可能である。該ドレイン１１−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ドレイン１１−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ドレイン１１−１の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。ドレイン１１−１上に形成される第３のシリサイド層１４−１は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。第３のシリサイド層１４−１の上部内側側部が第５のゲート側壁絶縁膜２４−１の下部外側側部に接する必要があるため、第３のシリサイド層１４−１の上部領域が、ゲート絶縁膜３より高いレベルとなるように、第３のシリサイド層１４−１の厚さを決める必要がある。第３のシリサイド層１４−１の膜厚は、例えば、１００ｎｍであってもよい。
第１のエクステンション９−１は、不純物が導入されたシリコンで構成することが可能である。該第１のエクステンション９−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第１のエクステンション９−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ドレイン１１−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第１のエクステンション９−１の深さは、ドレイン１１−１の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のエクステンション９−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁にほぼ整合し、該第１のエクステンション９−１がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第１のポケット領域８−１は、不純物が導入されたシリコンで構成することが可能である。該第１のポケット領域８−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第１のポケット領域８−１は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第１のエクステンション９−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第１のポケット領域８−１の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第１のポケット領域８−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より内側且つゲート構造体の第１の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
ソース領域は、ドレイン領域と同一の構造でもよく、或いは異なる構造でもよい。前述したように、ゲートとドレインとの間のバンド間トンネル電流を抑制することが、本発明に係るトランジスタにとって重要となる。従って、ソース領域に、このような要求がない場合には、必ずしも、前述したドレイン領域と同一の構造にする必要はない。例えば、ソース領域を既知の構成とすることが可能である。また、ソース領域を前述したドレイン領域と類似の構造、即ち、層構造は同一であるが、各層厚や不純物の濃度等が異なる構成とすることも可能である。しかし、ソース領域がドレイン領域と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、ソース領域がドレイン領域と同一の構造とる場合につき説明する。
前述したように、ソース領域は、ソース１１−２と、第２のエクステンション９−２と、第２のポケット領域８−２と、第４のシリサイド層１４−２とで構成し得る。ソース１１−２は、不純物が導入されたシリコンで構成することが可能である。該ソース１１−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ソース１１−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ソース１１−２の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。ソース１１−２上に形成される第４のシリサイド層１４−２は、金属シリサイド化反応により形成することが可能である。ポリシリコン膜のシリコン原子とシリサイド反応させる金属としては、典型的には、高融点金属であってもよく、例えば、Ｃｏ（コバルト）であってもよい。第４のシリサイド層１４−２の上部内側側部が第６のゲート側壁絶縁膜２４−２の下部外側側部に接する必要があるため、第４のシリサイド層１４−２の上部領域が、ゲート絶縁膜３より高いレベルとなるように、第４のシリサイド層１４−２の厚さを決める必要がある。第４のシリサイド層１４−２の膜厚は、例えば、１００ｎｍであってもよい。
第２のエクステンション９−２は、不純物が導入されたシリコンで構成することが可能である。該第２のエクステンション９−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第２のエクステンション９−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ソース１１−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第２のエクステンション９−２の深さは、ソース１１−２の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のエクステンション９−２の外側端部は、ソース１１−２の内側端部で画定される。第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁にほぼ整合し、該第２のエクステンション９−２がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第２のポケット領域８−２は、不純物が導入されたシリコンで構成することが可能である。該第２のポケット領域８−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第２のポケット領域８−２は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第２のエクステンション９−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第２のポケット領域８−２の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第２のポケット領域８−２の外側端部は、ソース１１−２の内側端部で画定される。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より内側且つゲート構造体の第２の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
シリコン基板１中に形成されるＰ型ウェル４は、Ｐ型不純物が導入されたシリコンで構成することが可能である。濃度は、特に限定されるものではないが、典型的には、５Ｅ１７［１／ｃｍ３］であってもよい。
（効果）
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比べてよりドレイン電位に強く追従する第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比べてよりドレイン電位に強く追従する第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、ゲート電位に比べドレイン電位により強く追従する電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
（製造方法）
図２２乃至図２８は、本発明の第３の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図２０及び図２１に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図２２乃至図２８は、本発明の第３の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図２０及び図２１に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図２２（ａ）に示すように、シリコン基板１の表面を酸化することで、該表面上に膜厚１０ｎｍのパッド酸化膜５１を形成する。
図２２（ｂ）に示すように、パッド酸化膜５１上に既知のデポジション方法で窒化膜を堆積し、該窒化膜を既知の方法でパターニングすることで、パッド酸化膜５１上に選択的に窒化膜パターン５２を形成する。
図２２（ｃ）に示すように、窒化膜パターン５２をマスクとして使用し、既知のＬＯＣＯＳ酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を行うことで、シリコン基板１の表面に選択的にフィールド酸化膜２を形成する。
図２２（ｄ）に示すように、窒化膜パターン５２とフィールド酸化膜２とを既知のドライエッチングにより除去し、フィールド酸化膜２で覆われていないシリコン基板１の表面を露出させる。
図２３（ａ）に示すように、シリコン基板１の露出表面を熱酸化することにより、膜厚２ｎｍのゲート酸化膜３を該露出表面上に形成する。
図２３（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２を覆うと共に、ゲート酸化膜３上にウインドウを有するレジストパターン５３を形成する。
図２３（ｃ）に示すように、該レジストパターン５３をマスクとして使用して、選択的にイオン注入を行うことで、シリコン基板１の上部領域に選択的にＰ型ウェル４を形成する。該イオン注入は、基板面に対し垂直方向から、Ｐ型イオン種としてＢＦ２を使用して、加速エネルギー８０ＫｅＶ、ドーズ量５Ｅ１２［１／ｃｍ２］の条件の下で行うことができる。イオン種ＢＦ２は、ゲート酸化膜３を貫通してシリコン基板１の上部領域に打ち込まれる。この場合、Ｐ型ウェル４の深さは、２００ｎｍとなる。
図２３（ｄ）に示すように、該レジストパターン５３を既知の方法により除去する。
図２４（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１５００Åのポリシリコン膜５４をゲート酸化膜３上及びフィールド酸化膜２上に亘り堆積する。
図２４（ｂ）に示すように、既知のリソグラフィー技術により、ポリシリコン膜５４を覆うと共に、ゲート酸化膜３の上方にウインドウを有するレジストパターン５５を形成する。該レジストパターン５５をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を選択的にポリシリコン膜５４にイオン注入する。該イオン注入は、基板面に対し垂直方向から、加速エネルギー１５ＫｅＶ、ドーズ量２Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、ゲート酸化膜３上に延在するポリシリコン膜５４にＮ型不純物を導入する。
図２４（ｃ）に示すように、該レジストパターン５５を除去し、その後、リソグラフィー技術により、新たなレジストパターンをポリシリコン膜５４上に形成する。その後、該新たなレジストパターンをマスクとして使用して、ポリシリコン膜５４をパターニングすることで、不純物が導入されたポリシリコンからなるゲート５を、ゲート酸化膜３上に選択的に形成する。ポリシリコン膜５４のパターニングは、ドライエッチングを使用して行うことが可能である。ゲートの長さと幅は、前述した通りである。具体的には、ゲート長さは、特に限定する必要はないが、典型的には１００ｎｍであってもよい。また、ゲート幅は、特に限定する必要はない。
図２４（ｄ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚７０ｎｍの酸化膜５６を、ゲート５の上面及び側壁、更に、ゲート絶縁膜３上、並びに、フィールド酸化膜２上に形成する。
図２５（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１０ｎｍの窒化膜を酸化膜５６上に堆積する。その後、ドライエッチングにより、窒化膜と酸化膜５６とをエッチングし、ゲート５の上面及び側壁のみ残すことで、ゲート５の上面及び側壁のみに延在するゲート側壁絶縁膜６と、ゲート５の側壁のみに延在する第３及び第４のゲート側壁絶縁膜７−１、７−２とを選択的に形成する。ここで、ゲート５の側壁に位置するゲート側壁絶縁膜６と第３及び第４のゲート側壁絶縁膜７−１、７−２との組み合わせは、サイドウォールスペーサーとしての役割を果たす。
図２５（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５７を形成する。ここで、レジストパターン５７の端部とサイドウォールスペーサーとの距離を０．５μｍにする。その後、該レジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして使用して、基板面に対し斜め方向から、Ｐ型イオン種としてＢＦ２（二弗化ホウ素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、シリコン基板１を回転させながら、基板面に３０度の傾斜角度で、加速エネルギー８０ＫｅＶ、ドーズ量２Ｅ１３［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが２００ｎｍ且つ不純物濃度が１Ｅ１８［１／ｃｍ３］の第１及び第２のポケット領域８−１、８−２を選択的に形成する。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。第１及び第２のポケット領域８−１、８−２は、ゲート絶縁膜３から離間した深い領域において、フィールド酸化膜２から内側に向かって延在する。第１及び第２のポケット領域８−１、８−２の内側端部は、イオンの斜め打ち込みにより形成するので、第３及び第４のゲート側壁絶縁膜７−１、７−２より内側に位置する。
図２５（ｃ）に示すように、前述のレジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして再度使用して、基板面に対し垂直方向から、Ｎ型イオン種としてＡｓ（砒素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー５ＫｅＶ、ドーズ量１Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが５０ｎｍ且つ不純物濃度が２Ｅ２０［１／ｃｍ３］の第１及び第２のエクステンション９−１、９−２を選択的に形成する。第１及び第２のエクステンション９−１、９−２は、第１及び第２のポケット領域８−１、８−２上、且つゲート酸化膜３下に延在する。第１及び第２のエクステンション９−１、９−２は、イオンの垂直方向での打ち込みにより形成するので、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に概ね自己整合する。具体的には、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に±１０ｎｍの誤差で整合する。換言すると、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に自己整合するか、或いは、１０ｎｍ以内の量だけオーバーラップするか、或いは、１０ｎｍ以内の量だけオフセットする。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。その後、レジストパターン５７を既知の方法で除去する。
図２５（ｄ）に示すように、フィールド酸化膜２、ゲート絶縁膜３、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２上に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚５０ｎｍのポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、ゲート５の側壁に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する部分のみ残すことで、第１及び第２のゲート側壁導電膜１０−１、１０−２を形成する。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、ゲート酸化膜３上であって且つゲート５の側壁近傍に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する。該第１及び第２のゲート側壁導電膜１０−１、１０−２のゲート長さ方向における寸法は、５０ｎｍである。該第１及び第２のゲート側壁導電膜１０−１、１０−２の上面のレベルは、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルと実質同一である。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、この時点では、不純物が導入されていないポリシリコンで構成される。
図２６（ａ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５８を形成する。その後、該レジストパターン５８、ゲート５、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２、第１及び第２のゲート側壁導電膜１０−１、１０−２をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を、ゲート５及び第１及び第２のゲート側壁導電膜１０−１、１０−２、並びに、第１及び第２のエクステンション９−１、９−２及び第１及び第２のポケット領域８−１、８−２に選択的にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー２０ＫｅＶ、ドーズ量５Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、不純物が導入されたポリシリコンからなるゲート５と、不純物が導入されたポリシリコンからなる第１及び第２のゲート側壁導電膜１０−１、１０−２とを形成すると共に、Ｐ型ウェル４中には、ドレイン１１−１及びソース１１−２を選択的に形成する。
Ｎ型不純物は、第１及び第２のゲート側壁導電膜１０−１、１０−２の底部までは達しないので、第１及び第２のゲート側壁導電膜１０−１、１０−２の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。更に、Ｎ型不純物は、ゲート５の底部までは達しないので、ゲート５の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。
ドレイン１１−１及びソース１１−２の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と境界を接している。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と境界を接している。前述したように、ドレイン１１−１及びソース１１−２の不純物濃度は、第１及び第２のエクステンション９−１、９−２の不純物濃度より高い。更に、ドレイン１１−１及びソース１１−２は、Ｐ型不純物が導入された第１及び第２のポケット領域８−１、８−２の外側領域及びＮ型不純物が導入された第１及び第２のエクステンション９−１、９−２の外側領域に選択的にＮ型不純物を導入して形成したため、ドレイン１１−１及びソース１１−２は、上部領域で濃度が高く、下部領域で濃度が低くなる。該イオン注入の後、レジストパターン５８を既知の方法により除去する。
その後、前述のイオン注入工程で導入されたイオン、即ち、第１及び第２のポケット領域８−１、８−２中に導入されたＰ型不純物、並びに、ゲート５中、第１及び第２のエクステンション９−１、９−２中、第１及び第２のゲート側壁導電膜１０−１、１０−２中、ドレイン１１−１中及びソース１１−２中に導入されたＮ型不純物を活性化するため、熱処理を行う。該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）で行うことが可能である。具体的には、ＲＴＡは、１０００℃の温度で１０秒間行う。
図２６（ｂ）に示すように、ゲート側壁絶縁膜６上、第３及び第４のゲート側壁絶縁膜７−１、７−２上、第１及び第２のゲート側壁導電膜１０−１、１０−２上、及びゲート酸化膜３上に、シリコン酸化膜６１を、既知の方法により堆積する。
図２６（ｃ）に示すように、既知のリソグラフィー技術により、レジストパターン６２を形成する。該レジストパターン６２は、フィールド酸化膜２を覆うと共に、ゲート側壁絶縁膜６上、第３及び第４のゲート側壁絶縁膜７−１、７−２上、及び第１及び第２のゲート側壁導電膜１０−１、１０−２上に亘り延在するシリコン酸化膜６１の部分を覆い、ドレイン１１−１及びソース１１−２の上方にウインドウを有する。
図２６（ｄ）に示すように、レジストパターン６２をマスクとして使用して、シリコン酸化膜６１を選択的に除去することで、ドレイン１１−１及びソース１１−２の上面に延在するゲート酸化膜３を選択的に露出させる。その後、該レジストパターン６２を既知の方法により除去する。
図２７（ａ）に示すように、既知のリソグラフィー技術により、レジストパターン６３を形成する。該レジストパターン６３は、ゲート５の上方にウインドウを有する。
図２７（ｂ）に示すように、該レジストパターン６３をマスクとして使用して、ゲート５の上方に延在するゲート側壁絶縁膜６及び酸化膜６１を選択的に除去し、ゲート５の上面を露出させる。結果、第１及び第２のゲート側壁絶縁膜６−１、６−２、及び第５及び第６のゲート側壁絶縁膜２４−１、２４−２を形成する。
図２７（ｃ）に示すように、該レジストパターン６３を既知の方法により除去する。
図２７（ｄ）に示すように、ゲート５の露出上面、第１及び第２のゲート側壁絶縁膜６−１、６−２の内側上部、第５及び第６のゲート側壁絶縁膜２４−１、２４−２の上面及び側面、ドレイン１１−１の露出上面、ソース１１−２の露出上面、及びフィールド酸化膜２上に、既知の方法、例えば、スパッタリングによりＣｏ（コバルト）膜６０を堆積する。
図２８に示すように、熱処理を行い、シリサイド化反応を起こす。該熱処理は、例えば、６００℃の温度で３０秒の時間行うことで、Ｃｏ（コバルト）膜６０とポリシリコンからなるゲート５の上面との界面、Ｃｏ（コバルト）膜６０とシリコンからなるドレイン１１−１及びソース１１−２の界面で、コバルトシリサイド反応を引き起こす。結果、ゲート５の上面、ドレイン１１−１及びソース１１−２の上面に延在するＣｏ（コバルト）膜６０が選択的にシリサイド化される。該熱処理の後、Ｃｏ（コバルト）膜６０の未反応部分のみウエットエッチングにより除去し、シリサイド反応した部分のみ残すことで、ゲート５の上面に第５のシリサイド層１５を自己整合的に形成し、ドレイン１１−１及びソース１１−２の上面に第３及び第４のシリサイド層１４−１、１４−２をそれぞれ自己整合的に形成する。ここで、ゲート５と第５のシリサイド層１５とは、オーミックコンタクトをとる。更に、ドレイン１１−１及びソース１１−２の上面と第３及び第４のシリサイド層１４−１、１４−２とは、それぞれ、オーミックコンタクトをとる。
前述した製造工程の結果、前述した第１及び第２のサイドウォール構造体が形成される。即ち、前述した製造工程の結果得られる第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、ドレイン領域に含まれる第３のシリサイド層１４−１の上部領域の内側端部に接する第３の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該第３の絶縁性サイドウォール構造体により第３のシリサイド層１４−１から離間され且つ電気的に絶縁される第１の導電性サイドウォール構造体とで構成される。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共、該第３の絶縁性サイドウォール構造体により前述のドレイン領域から電気的に絶縁される。該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体、該第３の絶縁性サイドウォール構造体及びゲート絶縁膜３により、電気的に浮遊される。前述したように、該第１の絶縁性サイドウォール構造体は、ゲート５と該第１の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第１の導電性サイドウォール構造体と第１のエクステンション９−１及びドレイン１１−１との間に、第２の容量Ｃ２を提供する。該第３の絶縁性サイドウォール構造体は、該第１の導電性サイドウォール構造体と該第３のシリサイド層１４−１との間に、第３の容量Ｃ３を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。更に、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きい。この関係により、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１を含む。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、該第３の絶縁性サイドウォール構造体により前述のドレイン領域から離間且つ電気的に絶縁される。
該第１の絶縁性サイドウォール構造体は、第１のゲート側壁絶縁膜６−１と、第３のゲート側壁絶縁膜７−１とを含む。該第１のゲート側壁絶縁膜６−１は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第１の側壁に接する。該第１のゲート側壁絶縁膜６−１は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該第１のゲート側壁絶縁膜６−１により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
該第３の絶縁性サイドウォール構造体は、第５のゲート側壁絶縁膜２４−１を含む。該第５のゲート側壁絶縁膜２４−１は、該第１のゲート側壁絶縁膜６−１と該第３のゲート側壁絶縁膜７−１との組み合わせの上部、並びに、該第１の導電性サイドウォール構造体の上部及び外側側壁に亘り延在する。第５のゲート側壁絶縁膜２４−１は、該第１の導電性サイドウォール構造体を該ドレイン領域から離間すると共に電気的に絶縁する。
前述した製造工程の結果得られる第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、ソース領域に含まれる第４のシリサイド層１４−２の上部領域の内側端部に接する第４の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該第４の絶縁性サイドウォール構造体により第４のシリサイド層１４−２から離間され且つ電気的に絶縁される第２の導電性サイドウォール構造体とで構成される。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共、該第４の絶縁性サイドウォール構造体により前述のソース領域から電気的に絶縁される。該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体、該第４の絶縁性サイドウォール構造体及びゲート絶縁膜３により、電気的に浮遊される。前述したように、該第２の絶縁性サイドウォール構造体は、ゲート５と該第２の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第２の導電性サイドウォール構造体と第２のエクステンション９−２及びソース１１−２との間に、第２の容量Ｃ２を提供する。該第４の絶縁性サイドウォール構造体は、該第２の導電性サイドウォール構造体と該第４のシリサイド層１４−２との間に、第３の容量Ｃ３を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。更に、第１の容量Ｃ１の逆数は、第３の容量Ｃ３の逆数より大きい。この関係により、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つソース領域の電位とも異なるが、ゲート構造体の電位に比べソース領域の電位により強く追従する。
該第２の導電性サイドウォール構造体は、更に、第２のゲート側壁導電膜１０−２を含む。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁され、更に、該第４の絶縁性サイドウォール構造体により前述のドレイン領域から離間且つ電気的に絶縁される。
該第２の絶縁性サイドウォール構造体は、第２のゲート側壁絶縁膜６−２と、第４のゲート側壁絶縁膜７−２とを含む。該第２のゲート側壁絶縁膜６−２は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の第２の側壁に接する。該第２のゲート側壁絶縁膜６−２は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該第２のゲート側壁絶縁膜６−２により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
該第４の絶縁性サイドウォール構造体は、第６のゲート側壁絶縁膜２４−２を含む。該第６のゲート側壁絶縁膜２４−２は、該第２のゲート側壁絶縁膜６−２と該第４のゲート側壁絶縁膜７−２との組み合わせの上部、並びに、該第２の導電性サイドウォール構造体の上部及び外側側壁に亘り延在する。第６のゲート側壁絶縁膜２４−２は、該第２の導電性サイドウォール構造体を該ドレイン領域から離間すると共に電気的に絶縁する。
尚、前述した不純物の導電型や、各膜の膜厚や不純物濃度の記載は、あくまで一例であって、必ずしもその記載事項に限定されるものではない。更に、前述の実施形態同様、前述した電界効果型トランジスタを、スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）中に形成することも可能である。また、前述した電界効果型トランジスタを、ＳＯＩ基板上、ＳＯＳ基板上、或いはＳＯＱ基板上に形成することも可能である。
（４）第４実施形態
本発明の第４の実施形態は、電界効果型トランジスタを提供する。図２９は、本発明の第４の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図３０は、図２９に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、サイドウォール構造体に含まれる導電性サイドウォール構造体が、ゲート並びにドレイン及びソースから電気的に絶縁されると共に、ゲートの電位よりもドレイン及びソースの電位により強く追従する電位を有することである。
本発明の第４の実施形態は、電界効果型トランジスタを提供する。図２９は、本発明の第４の実施形態に係るトランジスタの構成を示す部分垂直断面図である。図３０は、図２９に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。本実施形態が前述した第１の実施形態と異なる主な点は、サイドウォール構造体に含まれる導電性サイドウォール構造体が、ゲート並びにドレイン及びソースから電気的に絶縁されると共に、ゲートの電位よりもドレイン及びソースの電位により強く追従する電位を有することである。
（構成）
本発明の第４の実施形態に係る電界効果型トランジスタは、図２９に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
本発明の第４の実施形態に係る電界効果型トランジスタは、図２９に示すように、シリコン基板１上に設けられる。具体的には、フィールド酸化膜２がシリコン基板１上に選択的に設けられる。該フィールド酸化膜２は、シリコン基板１の活性領域を画定する。該活性領域には、Ｐ型ウェル４が設けられる。該電界効果型トランジスタは、該Ｐ型ウェル４に設けられる。該電界効果型トランジスタは、ゲート絶縁膜３と、該ゲート絶縁膜３上に設けられるゲート構造体と、該ゲート構造体の両側壁に設けられる第１及び第２のサイドウォール構造体と、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に画定されるチャネル領域とを含み得る。
該ドレイン領域は、ドレイン１１−１と、該ドレイン１１−１の内側であって且つゲート絶縁膜３の直下に延在する第１のエクステンション９−１と、該ドレイン１１−１の内側であって且つ該第１のエクステンション９−１の直下に延在する第１のポケット領域８−１とを含み得る。ドレイン１１−１の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と接する。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より更に内側に位置する。ドレイン１１−１と第１のエクステンション９−１及び第１のポケット領域８−１との境界は、第１のサイドウォール構造体の外側端部より僅かに内側に位置する。ドレイン１１−１の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。該ドレイン領域を構成するドレイン１１−１と、第１のエクステンション９−１とは、実質同電位、即ちドレイン電位を有する。
該ソース領域は、ソース１１−２と、該ソース１１−２の内側であって且つゲート絶縁膜３の直下に延在する第２のエクステンション９−２と、該ソース１１−２の内側であって且つ該第２のエクステンション９−２の直下に延在する第２のポケット領域８−２とを含み得る。ソース１１−２の外側端部は、フィールド酸化膜２で画定される。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と接する。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より更に内側に位置する。ソース１１−２と第２のエクステンション９−２及び第２のポケット領域８−２との境界は、第２のサイドウォール構造体の外側端部より僅かに内側に位置する。ソース１１−２の上部内側領域は、ゲート絶縁膜３の側部直下に位置する。該ソース領域を構成するソース１１−２と、第２のエクステンション９−２とは、実質同電位、即ちソース電位を有する。
前述のゲート構造体は、ゲート絶縁膜３上に延在するゲート５を含み得る。該ゲート構造体を構成するゲート５は、実質同電位、即ちゲート電位を有する。
前述した第１のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第１のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第１の側壁近傍領域の下に延在させてもよい。即ち、第１のサイドウォール構造体は、第１の絶縁性層構造体上に設けられればよい。ここで、該第１の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第１のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該ゲート絶縁膜３により該第１のエクステンション９−１とドレイン１１−１とから離間され且つ電気的に絶縁される第１の導電性サイドウォール構造体とを含み得る。即ち、該第１の導電性サイドウォール構造体は、ゲート構造体及びドレイン領域から電気的に絶縁され、電気的に浮遊されている。
該第１の絶縁性サイドウォール構造体は、ゲート５と該第１の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第１の導電性サイドウォール構造体と第１のエクステンション９−１及びドレイン１１−１との間に、第２の容量Ｃ２を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。この関係により、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。容量Ｃの逆数は、該誘電体の誘電率εと面積Ｓとの積で誘電体の膜厚Ｔを割った値で与えられる。即ち、１／Ｃ＝Ｔ／（εＳ）の関係が成立する。従って、一般的には、該第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第１の導電性サイドウォール構造体との距離は、ゲート絶縁膜３の膜厚より大きく構成することが可能である。いずれにしても、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きければ、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるものの、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と、第７のゲート側壁導電膜２５−１とを含み得る。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に、該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁される。該第７のゲート側壁導電膜２５−１は、ゲート絶縁膜３上に延在すると共に、該第１のゲート側壁導電膜１０−１に接し、且つ該第１のゲート側壁導電膜１０−１により該第１の絶縁性サイドウォール構造体から離間され、更に、該第１のゲート側壁導電膜１０−１と電気的に導通し、更に、ゲート絶縁膜３により前述のドレイン領域を構成する第１のエクステンション９−１とドレイン１１−１とから離間されると共に電気的に絶縁される。
該第１の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第３のゲート側壁絶縁膜７−１とを含み得る。該ゲート側壁絶縁膜６は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の上面と第１及び第２の側壁とに接する。該ゲート側壁絶縁膜６は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該ゲート側壁絶縁膜６と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
前述した第２のサイドウォール構造体は、ゲート絶縁膜３上に設けられる。この場合、ゲート絶縁膜３は、ゲート５直下のみでなくその外側にも延在するよう構成する。また、この構成に代えて、ゲート絶縁膜３は、ゲート５直下のみに形成し、該第２のサイドウォール構造体の下には、ゲート絶縁膜３と異なる絶縁体を延在させてもよい。このゲート絶縁膜３と異なる絶縁体は、ゲート５とオーバーラップするようゲート５の第２の側壁近傍領域の下に延在させてもよい。即ち、第２のサイドウォール構造体は、第２の絶縁性層構造体上に設けられればよい。ここで、該第２の絶縁性層構造体は、ゲート５の外側に延在するゲート絶縁膜３の一部で構成してもよく、或いはこれに代えてゲート絶縁膜３と異なる絶縁体で構成してもよく、或いは、これらの組み合わせで構成してもよい。該組み合わせで構成する場合、多層構造としてもよく、或いはゲート５に近い領域にゲート絶縁膜３を延在させ、ゲート５から遠い領域にはゲート絶縁膜３と異なる絶縁膜を設けてもよい。以下、ゲート絶縁膜３がゲート５直下のみでなくその外側にも延在するよう構成され、前述した第２のサイドウォール構造体が、ゲート絶縁膜３上に設けられる場合を典型例として説明するが、前述したように、必ずしもこの構成に限定する必要はない。
該第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該ゲート絶縁膜３により該第２のエクステンション９−２とソース１１−２とから離間され且つ電気的に絶縁される第２の導電性サイドウォール構造体とを含み得る。即ち、該第２の導電性サイドウォール構造体は、ゲート構造体及びドレイン領域から電気的に絶縁され、電気的に浮遊されている。
該第２の絶縁性サイドウォール構造体は、ゲート５と該第２の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第２の導電性サイドウォール構造体と第２のエクステンション９−２及びソース１１−２との間に、第２の容量Ｃ２を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。この関係により、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。容量Ｃの逆数は、該誘電体の誘電率εと面積Ｓとの積で誘電体の膜厚Ｔを割った値で与えられる。即ち、１／Ｃ＝Ｔ／（εＳ）の関係が成立する。従って、一般的には、該第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート構造体と該第２の導電性サイドウォール構造体との距離は、ゲート絶縁膜３の膜厚より大きく構成することが可能である。いずれにしても、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きければ、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるものの、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第２の導電性サイドウォール構造体は、更に、第２のゲート側壁導電膜１０−２と、第８のゲート側壁導電膜２５−２とを含み得る。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁される。該第８のゲート側壁導電膜２５−２は、ゲート絶縁膜３上に延在すると共に、該第２のゲート側壁導電膜１０−２に接し、且つ該第２のゲート側壁導電膜１０−２により該第２の絶縁性サイドウォール構造体から離間され、更に、該第２のゲート側壁導電膜１０−２と電気的に導通し、更に、ゲート絶縁膜３により前述のドレイン領域を構成する第２のエクステンション９−２とソース１１−２とから離間されると共に電気的に絶縁される。
該第２の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第４のゲート側壁絶縁膜７−２とを含み得る。該ゲート側壁絶縁膜６は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の上面と第１及び第２の側壁とに接する。該ゲート側壁絶縁膜６は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該ゲート側壁絶縁膜６と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
図３０は、図２９に示すトランジスタのゲート付近の電界を示す部分拡大垂直断面図である。ここで、ソースが０Ｖ、ゲートが０Ｖ、ドレインが１．５Ｖの電位をそれぞれとった場合のゲート付近の電界を示す。前述したように、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。具体的には、第１のゲート側壁導電膜１０−１は、ゲート電位０Ｖに比べドレイン電位１．５Ｖにより強く追従するため、例えば、１．０Ｖの電位をとる可能性がある。従って、第１のゲート側壁導電膜１０−１で構成される第１の導電性サイドウォール構造体が電気的に浮遊されていても、図３０に示すように、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界が生じるだけでなく、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界も生じる。更に、第１のエクステンション９−１からゲート絶縁膜３を介して第１のゲート側壁導電膜１０−１へ走る電界が生じると共に、ドレイン１１−１からゲート絶縁膜３を介して第７のゲート側壁導電膜２５−１へ走る電界が生じる。即ち、第１の導電性サイドウォール構造体から第１の絶縁性サイドウォール構造体を介してゲート構造体の第１の側面へ走る電界が生じることで、第１のエクステンション９−１からゲート絶縁膜３を介してゲート５へ走る電界の集中が緩和される。換言すれば、第１の導電性サイドウォール構造体を含む第１のサイドウォール構造体の存在は、ゲート−ドレイン間の電界集中を緩和する。
バンド間トンネル電流は、ゲート−ドレイン間の電界集中が第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比較してよりドレイン電位に近い電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、ゲート電位に比較してよりドレイン電位に近い電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
以下、前述した構造の実現方法につき具体的に説明する。
前述したゲート構造体は、ゲート５の単層で構成し得るが、必ずしもこの構成に限定するものではない。前述したゲート構造体は、ゲートとしての役目を果たすことが可能な構成であればよい。前述したゲート構造体を、ゲート５単層で構成する場合、典型的には、以下のように構成することが可能である。ゲート５は、不純物が導入されたポリシリコン膜で構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ポリシリコン膜の厚さは、特に限定するものではないが、典型的には、１５０ｎｍであってもよい。ゲート長さは、特に限定するものではないが、典型的には、１３０ｎｍであってもよい。ゲート幅は、特に限定するものではない。
前述のゲート絶縁膜３は、絶縁体で構成することが可能であり、特に物質を限定するものではないが、例えば、ＳｉＯＮ（シリコン酸窒化物）で構成することが可能である。ゲート絶縁膜３の膜厚は、特に限定するものではないが、例えば、２０Åであってもよい。
第１のサイドウォール構造体は、第１の絶縁性サイドウォール構造体と第１の導電性サイドウォール構造体とからなる。
第１の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第１の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の絶縁性サイドウォール構造体は、例えば、ゲート側壁絶縁膜６と第３のゲート側壁絶縁膜７−１とから構成し得る。ゲート側壁絶縁膜６と第３のゲート側壁絶縁膜７−１との組み合わせは、オフセットスペーサーとしての役割を果たす。第１の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第１の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第１の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第１の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第１の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第１の導電性サイドウォール構造体は、例えば、第１のゲート側壁導電膜１０−１と、該第１のゲート側壁導電膜１０−１に接する第７のゲート側壁導電膜２５−１とで構成し得る。第１のゲート側壁導電膜１０−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第１のゲート側壁導電膜１０−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のゲート側壁導電膜１０−１の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第７のゲート側壁導電膜２５−１は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、前述した第１のゲート側壁導電膜１０−１と同一の２Ｅ２０［１／ｃｍ３］であってもよい。第７のゲート側壁導電膜２５−１の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、ドレイン１１−１の寸法と同一であってもよい。第７のゲート側壁導電膜２５−１の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。この場合、ドレイン１１−１のコンタクトを形成するための第１のコンタクトホール２６−１を該第７のゲート側壁導電膜２５−１中及びゲート絶縁膜３中にそれぞれ形成する。該第７のゲート側壁導電膜２５−１のゲート長さ方向における寸法を、ドレイン１１−１の寸法より短くする場合、ドレインコンタクトを該第７のゲート側壁導電膜２５−１より外側に形成してもよい。この場合、ゲート絶縁膜３中に第１のコンタクトホール２６−１を形成してもよい。該第７のゲート側壁導電膜２５−１の上面のレベルは、該第１のゲート側壁導電膜１０−１、１０−２、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルと実質同一である。該第７のゲート側壁導電膜２５−１は、この時点では、不純物が導入されていないポリシリコンで構成される。従って、該第７及び第８のゲート側壁導電膜２５−１、２５−２に、該第１及び第２のゲート側壁導電膜１０−１、１０−２の不純物と同一導電型の不純物を、概ね同一不純物濃度で導入することが可能である。
第１の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ドレイン電位を追従すればよい。第１の導電性サイドウォール構造体の電位は、必ずしも、ドレイン電位と同一である必要はない。そこで、第１の導電性サイドウォール構造体は、ゲート電位に比べてよりドレイン電位に近い電位をとるよう構成することが可能であり、このため、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きくなるよう、第１の絶縁性サイドウォール構造体及びゲート絶縁膜３を構成した。
第２のサイドウォール構造体は、前述した第１のサイドウォール構造体と同一の構造でもよく、或いは、異なる構造でもよい。前述したように、ゲートとドレインとの間の電界集中を緩和することが、本発明に係るトランジスタにとって重要となる。そこで、ドレイン側に位置する第１のサイドウォール構造体が、第１の導電性サイドウォール構造体を含み、更に、該第１の導電性サイドウォール構造体が、ゲート及びドレインから電気的に絶縁され、且つ第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きくすることで、該第１の導電性サイドウォール構造体の電位が、ゲート電位に比較してよりドレインを強く追従するようにすればよい。従って、ソース側に位置する第２のサイドウォール構造体に、このような要求がない場合には、必ずしも、前述した第１の導電性サイドウォール構造体と同一の構造にする必要はない。例えば、第２のサイドウォール構造体を既知のサイドウォール構造体で構成することが可能である。また、第２のサイドウォール構造体を前述した第１のサイドウォール構造体と類似の構造、即ち、層構造は同一であるが、各膜厚や物質等が異なる構成とすることも可能である。しかし、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、第２のサイドウォール構造体が第１のサイドウォール構造体と同一の構造とる場合につき説明する。
第２のサイドウォール構造体は、第２の絶縁性サイドウォール構造体と第２の導電性サイドウォール構造体とからなる。
第２の絶縁性サイドウォール構造体は、膜構造を特に限定するものではなく、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁するものであればよい。第２の絶縁性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の絶縁性サイドウォール構造体は、例えば、ゲート側壁絶縁膜６と第４のゲート側壁絶縁膜７−２とから構成し得る。ゲート側壁絶縁膜６と第４のゲート側壁絶縁膜７−２との組み合わせは、オフセットスペーサーとしての役割を果たす。第２の絶縁性サイドウォール構造体は、絶縁体であれば特に限定するものではないが、典型的にはシリコン窒化物で構成することが可能である。第２の絶縁性サイドウォール構造体の厚さ、即ち、ゲート長さ方向の寸法は、第２の導電性サイドウォール構造体をゲート構造体から離間し且つ電気的に絶縁することができればよく、特に限定するものでは無いが、典型的には２０ｎｍであってもよい。更に、第２の絶縁性サイドウォール構造体の幅、即ち、ゲート幅方向の寸法は、前述のゲート構造体のゲート幅と同一の寸法にすることが可能である。
第２の導電性サイドウォール構造体は、単一層構造で構成することも可能であるが、前述したように多層構造とすることも可能である。第２の導電性サイドウォール構造体は、例えば、第２のゲート側壁導電膜１０−２と、該第２のゲート側壁導電膜１０−２に接する第８のゲート側壁導電膜２５−２とで構成し得る。第２のゲート側壁導電膜１０−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、２Ｅ２０［１／ｃｍ３］であってもよい。第２のゲート側壁導電膜１０−２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のゲート側壁導電膜１０−２の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。第８のゲート側壁導電膜２５−２は、導電性物質で構成することが可能であり、特に物質を限定するものではないが、典型的には、不純物が導入されたポリシリコン膜で構成し得る。不純物の濃度は、特に限定するものではないが、例えば、前述した第２のゲート側壁導電膜１０−２と同一の２Ｅ２０［１／ｃｍ３］であってもよい。第８のゲート側壁導電膜２５―２の厚さ、即ち、ゲート長さ方向の寸法は、特に限定するものではないが、典型的には、ソース１１−２の寸法と同一であってもよい。第８のゲート側壁導電膜２５−２の幅、即ちゲート幅方向の寸法は、前述したゲート構造体のゲート幅と同一であることが好ましい。この場合、ソース１１−２のコンタクトを形成するための第２のコンタクトホール２６−２を該第８のゲート側壁導電膜２５−２中及びゲート絶縁膜３中にそれぞれ形成する。該第８のゲート側壁導電膜２５−２のゲート長さ方向における寸法を、ソース１１−２の寸法より短くする場合、ソースコンタクトを該第８のゲート側壁導電膜２５−２より外側に形成してもよい。この場合、ゲート絶縁膜３中に第２のコンタクトホール２６−２を形成してもよい。該第８のゲート側壁導電膜２５−１の上面のレベルは、該第１及び第２のゲート側壁導電膜１０−１、１０−２、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルと実質同一である。該第８のゲート側壁導電膜２５−２は、この時点では、不純物が導入されていないポリシリコンで構成される。従って、該第８のゲート側壁導電膜２５−２に、該第１及び第２のゲート側壁導電膜１０−１、１０−２の不純物と同一導電型の不純物を、概ね同一不純物濃度で導入することが可能である。
第２の導電性サイドウォール構造体の電位は、ゲート電位に追従せず、ソース電位を追従すればよい。第２の導電性サイドウォール構造体の電位は、必ずしも、ソース電位と同一である必要はない。そこで、第２の導電性サイドウォール構造体は、ゲート電位に比べてよりソース電位に近い電位をとるよう構成することが可能であり、このため、前述した関係、即ち、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きくなるよう、第２の絶縁性サイドウォール構造体及びゲート絶縁膜３を構成した。
前述したように、ドレイン領域は、ドレイン１１−１と、第１のエクステンション９−１と、第１のポケット領域８−１とで構成し得る。ドレイン１１−１は、不純物が導入されたシリコンで構成することが可能である。該ドレイン１１−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ドレイン１１−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ドレイン１１−１の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。
第１のエクステンション９−１は、不純物が導入されたシリコンで構成することが可能である。該第１のエクステンション９−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第１のエクステンション９−１は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ドレイン１１−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第１のエクステンション９−１の深さは、ドレイン１１−１の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第１のエクステンション９−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁にほぼ整合し、該第１のエクステンション９−１がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第１のエクステンション９−１の内側端部は、ゲート構造体の第１の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第１のポケット領域８−１は、不純物が導入されたシリコンで構成することが可能である。該第１のポケット領域８−１が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第１のポケット領域８−１は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第１のエクステンション９−１の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第１のポケット領域８−１の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第１のポケット領域８−１の外側端部は、ドレイン１１−１の内側端部で画定される。第１のポケット領域８−１の内側端部は、第１のエクステンション９−１の内側端部より内側且つゲート構造体の第１の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
ソース領域は、ドレイン領域と同一の構造でもよく、或いは異なる構造でもよい。前述したように、ゲートとドレインとの間のバンド間トンネル電流を抑制することが、本発明に係るトランジスタにとって重要となる。従って、ソース領域に、このような要求がない場合には、必ずしも、前述したドレイン領域と同一の構造にする必要はない。例えば、ソース領域を既知の構成とすることが可能である。また、ソース領域を前述したドレイン領域と類似の構造、即ち、層構造は同一であるが、各層厚や不純物の濃度等が異なる構成とすることも可能である。しかし、ソース領域がドレイン領域と同一の構造とすることで、トランジスタの製造工程の数を低減することが容易になる。以下、ソース領域がドレイン領域と同一の構造とる場合につき説明する。
前述したように、ソース領域は、ソース１１−２と、第２のエクステンション９−２と、第２のポケット領域８−２とで構成し得る。ソース１１−２は、不純物が導入されたシリコンで構成することが可能である。該ソース１１−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、ソース１１−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、特に限定するものではないが、典型的には、２Ｅ２０［１／ｃｍ３］であってもよい。ソース１１−２の深さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。
第２のエクステンション９−２は、不純物が導入されたシリコンで構成することが可能である。該第２のエクステンション９−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｎ型不純物で構成することが可能である。即ち、第２のエクステンション９−２は、Ｎ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、ソース１１−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ２０［１／ｃｍ３］であってもよい。第２のエクステンション９−２の深さは、ソース１１−２の深さより浅ければ特に限定するものではないが、典型的には、５０ｎｍであってもよい。第２のエクステンション９−２の外側端部は、ソース１１−２の内側端部で画定される。第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁にほぼ整合し、該第２のエクステンション９−２がゲート５に対して大きくオーバーラップもオフセットもしないことが好ましい。具体的には、第２のエクステンション９−２の内側端部は、ゲート構造体の第２の側壁に対して±１０ｎｍの誤差で整合することが好ましい。
第２のポケット領域８−２は、不純物が導入されたシリコンで構成することが可能である。該第２のポケット領域８−２が、Ｐ型ウェル４に形成される場合、該不純物は、Ｐ型不純物で構成することが可能である。即ち、第２のポケット領域８−２は、Ｐ型不純物が導入されたシリコンで構成することが可能である。不純物の濃度は、第２のエクステンション９−２の不純物の濃度より低ければ特に限定するものではないが、典型的には、１Ｅ１８［１／ｃｍ３］であってもよい。第２のポケット領域８−２の厚さは、特に限定するものではないが、典型的には、２００ｎｍであってもよい。第２のポケット領域８−２の外側端部は、ソース１１−２の内側端部で画定される。第２のポケット領域８−２の内側端部は、第２のエクステンション９−２の内側端部より内側且つゲート構造体の第２の側壁より内側に位置することが好ましいが、必ずしもその必要はない。
シリコン基板１中に形成されるＰ型ウェル４は、Ｐ型不純物が導入されたシリコンで構成することが可能である。濃度は、特に限定されるものではないが、典型的には、５Ｅ１７［１／ｃｍ３］であってもよい。
（効果）
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比べてよりドレイン電位に強く追従する第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
バンド間トンネル電流は、ゲート−ドレイン間の電界が、第１のエクステンション９−１内に急峻なバンドの曲がりを形成することにより起きる。しかし、前述した第１のサイドウォール構造体が、ゲート電位に比べてよりドレイン電位に強く追従する第１の導電性サイドウォール構造体を含んでいるため、前述した急峻なバンドの曲がりは起こらない。このため、前述した第１のサイドウォール構造体は、バンド間トンネル電流を抑制することを可能にする。
更に、前述した第１のエクステンション９−１の内側端部は、該ゲート構造体の第１の側壁と整合するか、或いは、僅かにオーバーラップ或いはオフセットしてもよい。該オーバーラップ或いはオフセットの量は、特に限定するものではないが、好ましくは、±１０ｎｍを超えないことが好ましい。即ち、前述した第１のエクステンション９−１と前述したゲート５との実質的に大きなオーバーラップ或いはオフセットは形成されない。しかし、前述した第１のサイドウォール構造体が、実質的にドレインと同電位をとる第１の導電性サイドウォール構造体を含んでいるため、ゲート５が高電位をとると、第１のエクステンション９−１の上部領域に蓄積層を形成し、且つ、ゲート５の下方のチャネル領域に反転層を形成する。このため、実質的に大きなオーバーラップ構造を有していないにもかかわらず、チャネル領域及び第１のエクステンション９−１での抵抗増大は発生しない。
従って、ゲート電位に比べドレイン電位により強く追従する電位をとる第１の導電性サイドウォール構造体を含む前述した第１のサイドウォール構造体は、トランジスタの駆動能力を低下させることなく、バンド間トンネル電流を抑制することを可能にする。
（製造方法）
図３１乃至図３５は、本発明の第４の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図２９及び図３０に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図３１乃至図３５は、本発明の第４の実施形態に係るトランジスタの一連の製造工程を示す部分垂直断面図である。図２９及び図３０に示したトランジスタの製造方法につき、図を参照しながら、以下説明する。
図３１（ａ）に示すように、シリコン基板１の表面を酸化することで、該表面上に膜厚１０ｎｍのパッド酸化膜５１を形成する。
図３１（ｂ）に示すように、パッド酸化膜５１上に既知のデポジション方法で窒化膜を堆積し、該窒化膜を既知の方法でパターニングすることで、パッド酸化膜５１上に選択的に窒化膜パターン５２を形成する。
図３１（ｃ）に示すように、窒化膜パターン５２をマスクとして使用し、既知のＬＯＣＯＳ酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を行うことで、シリコン基板１の表面に選択的にフィールド酸化膜２を形成する。
図３１（ｄ）に示すように、窒化膜パターン５２とフィールド酸化膜２とを既知のドライエッチングにより除去し、フィールド酸化膜２で覆われていないシリコン基板１の表面を露出させる。
図３２（ａ）に示すように、シリコン基板１の露出表面を熱酸化することにより、膜厚２ｎｍのゲート酸化膜３を該露出表面上に形成する。
図３２（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２を覆うと共に、ゲート酸化膜３上にウインドウを有するレジストパターン５３を形成する。
図３２（ｃ）に示すように、該レジストパターン５３をマスクとして使用して、選択的にイオン注入を行うことで、シリコン基板１の上部領域に選択的にＰ型ウェル４を形成する。該イオン注入は、基板面に対し垂直方向から、Ｐ型イオン種としてＢＦ２を使用して、加速エネルギー８０ＫｅＶ、ドーズ量５Ｅ１２［１／ｃｍ２］の条件の下で行うことができる。イオン種ＢＦ２は、ゲート酸化膜３を貫通してシリコン基板１の上部領域に打ち込まれる。この場合、Ｐ型ウェル４の深さは、２００ｎｍとなる。
図３２（ｄ）に示すように、該レジストパターン５３を既知の方法により除去する。
図３３（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１５００Åのポリシリコン膜５４をゲート酸化膜３上及びフィールド酸化膜２上に亘り堆積する。
図３３（ｂ）に示すように、既知のリソグラフィー技術により、ポリシリコン膜５４を覆うと共に、ゲート酸化膜３の上方にウインドウを有するレジストパターン５５を形成する。該レジストパターン５５をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を選択的にポリシリコン膜５４にイオン注入する。該イオン注入は、基板面に対し垂直方向から、加速エネルギー１５ＫｅＶ、ドーズ量２Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、ゲート酸化膜３上に延在するポリシリコン膜５４にＮ型不純物を導入する。
図３３（ｃ）に示すように、該レジストパターン５５を除去し、その後、リソグラフィー技術により、新たなレジストパターンをポリシリコン膜５４上に形成する。その後、該新たなレジストパターンをマスクとして使用して、ポリシリコン膜５４をパターニングすることで、不純物が導入されたポリシリコンからなるゲート５を、ゲート酸化膜３上に選択的に形成する。ポリシリコン膜５４のパターニングは、ドライエッチングを使用して行うことが可能である。ゲートの長さと幅は、前述した通りである。具体的には、ゲート長さは、特に限定する必要はないが、典型的には１００ｎｍであってもよい。また、ゲート幅は、特に限定する必要はない。
図３３（ｄ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚７０ｎｍの酸化膜５６を、ゲート５の上面及び側壁、更に、ゲート絶縁膜３上、並びに、フィールド酸化膜２上に形成する。
図３４（ａ）に示すように、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１０ｎｍの窒化膜を酸化膜５６上に堆積する。その後、ドライエッチングにより、窒化膜と酸化膜５６とをエッチングし、ゲート５の上面及び側壁のみ残すことで、ゲート５の上面及び側壁のみに延在するゲート側壁絶縁膜６と、ゲート５の側壁のみに延在する第３及び第４のゲート側壁絶縁膜７−１、７−２とを選択的に形成する。ここで、ゲート５の側壁に位置するゲート側壁絶縁膜６と第３及び第４のゲート側壁絶縁膜７−１、７−２との組み合わせは、サイドウォールスペーサーとしての役割を果たす。
図３４（ｂ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５７を形成する。ここで、レジストパターン５７の端部とサイドウォールスペーサーとの距離を０．５μｍにする。その後、該レジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして使用して、基板面に対し斜め方向から、Ｐ型イオン種としてＢＦ２（二弗化ホウ素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、シリコン基板１を回転させながら、基板面に３０度の傾斜角度で、加速エネルギー８０ＫｅＶ、ドーズ量２Ｅ１３［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが２００ｎｍ且つ不純物濃度が１Ｅ１８［１／ｃｍ３］の第１及び第２のポケット領域８−１、８−２を選択的に形成する。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。第１及び第２のポケット領域８−１、８−２は、ゲート絶縁膜３から離間した深い領域において、フィールド酸化膜２から内側に向かって延在する。第１及び第２のポケット領域８−１、８−２の内側端部は、イオンの斜め打ち込みにより形成するので、第３及び第４のゲート側壁絶縁膜７−１、７−２より内側に位置する。
図３４（ｃ）に示すように、前述のレジストパターン５７及びゲート５、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２をマスクとして再度使用して、基板面に対し垂直方向から、Ｎ型イオン種としてＡｓ（砒素）を選択的にＰ型ウェル４にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー５ＫｅＶ、ドーズ量１Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、Ｐ型ウェル４に、底部の深さが５０ｎｍ且つ不純物濃度が２Ｅ２０［１／ｃｍ３］の第１及び第２のエクステンション９−１、９−２を選択的に形成する。第１及び第２のエクステンション９−１、９−２は、第１及び第２のポケット領域８−１、８−２上、且つゲート酸化膜３下に延在する。第１及び第２のエクステンション９−１、９−２は、イオンの垂直方向での打ち込みにより形成するので、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に概ね自己整合する。具体的には、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に±１０ｎｍの誤差で整合する。換言すると、第１及び第２のエクステンション９−１、９−２の内側端部は、ゲート５に自己整合するか、或いは、１０ｎｍ以内の量だけオーバーラップするか、或いは、１０ｎｍ以内の量だけオフセットする。この段階では、イオン注入された不純物の活性化のための熱処理は行わない。その後、レジストパターン５７を既知の方法で除去する。
図３４（ｄ）に示すように、フィールド酸化膜２、ゲート絶縁膜３、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２上に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚５０ｎｍのポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、ゲート５の側壁に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する部分のみ残すことで、第１及び第２のゲート側壁導電膜１０−１、１０−２を形成する。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、ゲート酸化膜３上であって且つゲート５の側壁近傍に位置すると共に、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２に接する。該第１及び第２のゲート側壁導電膜１０−１、１０−２のゲート長さ方向における寸法は、５０ｎｍである。該第１及び第２のゲート側壁導電膜１０−１、１０−２の上面のレベルは、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルと実質同一である。該第１及び第２のゲート側壁導電膜１０−１、１０−２は、この時点では、不純物が導入されていないポリシリコンで構成される。
図３５（ａ）に示すように、既知のリソグラフィー技術により、フィールド酸化膜２上に選択的にレジストパターン５８を形成する。その後、該レジストパターン５８、ゲート５、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２、第１及び第２のゲート側壁導電膜１０−１、１０−２をマスクとして使用して、Ｎ型イオン種としてＰ（リン）を、ゲート５及び第１及び第２のゲート側壁導電膜１０−１、１０−２、並びに、第１及び第２のエクステンション９−１、９−２及び第１及び第２のポケット領域８−１、８−２に選択的にイオン注入する。該イオン注入は、具体的には、基板面に対し垂直方向から、加速エネルギー２０ＫｅＶ、ドーズ量５Ｅ１５［１／ｃｍ２］の条件の下で行うことができる。結果、不純物が導入されたポリシリコンからなるゲート５と、不純物が導入されたポリシリコンからなる第１及び第２のゲート側壁導電膜１０−１、１０−２とを形成すると共に、Ｐ型ウェル４中には、ドレイン１１−１及びソース１１−２を選択的に形成する。
Ｎ型不純物は、第１及び第２のゲート側壁導電膜１０−１、１０−２の底部までは達しないので、第１及び第２のゲート側壁導電膜１０−１、１０−２の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。更に、Ｎ型不純物は、ゲート５の底部までは達しないので、ゲート５の直下のゲート酸化膜３部分は、該イオン注入によりダメージを受けることはない。
ドレイン１１−１及びソース１１−２の外側端部は、フィールド酸化膜２で画定される。ドレイン１１−１の内側端部は、第１のエクステンション９−１の外側端部及び第１のポケット領域８−１の外側端部と境界を接している。ソース１１−２の内側端部は、第２のエクステンション９−２の外側端部及び第２のポケット領域８−２の外側端部と境界を接している。前述したように、ドレイン１１−１及びソース１１−２の不純物濃度は、第１及び第２のエクステンション９−１、９−２の不純物濃度より高い。更に、ドレイン１１−１及びソース１１−２は、Ｐ型不純物が導入された第１及び第２のポケット領域８−１、８−２の外側領域及びＮ型不純物が導入された第１及び第２のエクステンション９−１、９−２の外側領域に選択的にＮ型不純物を導入して形成したため、ドレイン１１−１及びソース１１−２は、上部領域で濃度が高く、下部領域で濃度が低くなる。
その後、前述のイオン注入工程で導入されたイオン、即ち、第１及び第２のポケット領域８−１、８−２中に導入されたＰ型不純物、並びに、ゲート５中、第１及び第２のエクステンション９−１、９−２中、第１及び第２のゲート側壁導電膜１０−１、１０−２中、ドレイン１１−１中及びソース１１−２中に導入されたＮ型不純物を活性化するため、熱処理を行う。該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）で行うことが可能である。具体的には、ＲＴＡは、１０００℃の温度で１０秒間行う。
図３５（ｂ）に示すように、該イオン注入の後、レジストパターン５８を既知の方法により除去する。
図３５（ｃ）に示すように、フィールド酸化膜２、ゲート絶縁膜３、ゲート側壁絶縁膜６、第３及び第４のゲート側壁絶縁膜７−１、７−２、第１及び第２のゲート側壁導電膜１０−１、１０−２上に、既知の熱ＣＶＤ（Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ポリシリコン膜を堆積する。その後、該ポリシリコン膜をドライエッチングにより選択的に除去し、第１及び第２のゲート側壁導電膜１０−１、１０−２の外側側壁に接すると共に、ドレイン１１−１及びソース１１−２の上方且つゲート酸化膜３の直上に延在する部分のみ残すことで、第７及び第８のゲート側壁導電膜２５−１、２５−２を形成する。ここで、該第７及び第８のゲート側壁導電膜２５−１、２５−２中及びゲート絶縁膜３中に、第１及び第２のコンタクトホール２６−１、２６−２がそれぞれ形成されるように、前述のドライエッチングを行う。該第７及び第８のゲート側壁導電膜２５−１、２５−２は、ドレイン１１−１及びソース１１−２の上方且つゲート酸化膜３直上であって、更に該第１及び第２のゲート側壁導電膜１０−１、１０−２の外側側壁に接するよう形成される。該第７及び第８のゲート側壁導電膜２５−１、２５−２のゲート長さ方向における寸法は、ドレイン１１−１及びソース１１−２の寸法と同一にすることが可能である。この場合、ドレイン１１−１及びソース１１−２のコンタクトを形成するための第１及び第２のコンタクトホール２６−１、２６−２を該第７及び第８のゲート側壁導電膜２５−１、２５−２中及びゲート絶縁膜３中にそれぞれ形成する。該第７及び第８のゲート側壁導電膜２５−１、２５−２のゲート長さ方向における寸法を、ドレイン１１−１及びソース１１−２の寸法より短くする場合、ドレインコンタクト及びソースコンタクトを該第７及び第８のゲート側壁導電膜２５−１、２５−２より外側に形成してもよい。この場合、ゲート絶縁膜３中に第１及び第２のコンタクトホール２６−１、２６−２を形成してもよい。該第７及び第８のゲート側壁導電膜２５−１、２５−２の上面のレベルは、該第１及び第２のゲート側壁導電膜１０−１、１０−２、ゲート側壁絶縁膜６及び第３及び第４のゲート側壁絶縁膜７−１、７−２の上面レベルと実質同一である。該第７及び第８のゲート側壁導電膜２５−１、２５−２は、この時点では、不純物が導入されていないポリシリコンで構成される。従って、該第７及び第８のゲート側壁導電膜２５−１、２５−２に、該第１及び第２のゲート側壁導電膜１０−１、１０−２の不純物と同一導電型の不純物を、概ね同一不純物濃度で導入することが可能である。
前述した製造工程の結果、前述した第１及び第２のサイドウォール構造体が形成される。即ち、前述した製造工程の結果得られる第１のサイドウォール構造体は、ゲート構造体の第１の側壁に接する第１の絶縁性サイドウォール構造体と、該第１の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該ゲート絶縁膜３により第１のエクステンション９−１及びドレイン１１−１から離間され且つ電気的に絶縁される第１の導電性サイドウォール構造体とで構成される。
該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共、該ゲート絶縁膜３により前述のドレイン領域から電気的に絶縁される。該第１の導電性サイドウォール構造体は、該第１の絶縁性サイドウォール構造体及びゲート絶縁膜３により、電気的に浮遊される。前述したように、該第１の絶縁性サイドウォール構造体は、ゲート５と該第１の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第１の導電性サイドウォール構造体と第１のエクステンション９−１及びドレイン１１−１との間に、第２の容量Ｃ２を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。この関係により、該第１の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第１の導電性サイドウォール構造体は、更に、第１のゲート側壁導電膜１０−１と、第７のゲート側壁導電膜２５−１とを含む。該第１のゲート側壁導電膜１０−１は、ゲート絶縁膜３上に延在すると共に該第１の絶縁性サイドウォール構造体に接し、且つ該第１の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁される。該第７のゲート側壁導電膜２５−１は、ゲート絶縁膜３上に延在すると共に、該第１のゲート側壁導電膜１０−１に接し、且つ該第１のゲート側壁導電膜１０−１により該第１の絶縁性サイドウォール構造体から離間され、更に、該第１のゲート側壁導電膜１０−１と電気的に導通し、更に、ゲート絶縁膜３により前述のドレイン領域を構成する第１のエクステンション９−１とドレイン１１−１とから離間されると共に電気的に絶縁される。
該第１の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第３のゲート側壁絶縁膜７−１とを含む。該ゲート側壁絶縁膜６は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の上面と第１及び第２の側壁とに接する。該ゲート側壁絶縁膜６は、更に、第１のゲート側壁導電膜１０−１の内側底部に接する外側底部を有する。該第３のゲート側壁絶縁膜７−１は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第１のゲート側壁導電膜１０−１の内側側部に接する。該ゲート側壁絶縁膜６と該第３のゲート側壁絶縁膜７−１との組み合わせは、該第１の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
前述した製造工程の結果得られる第２のサイドウォール構造体は、ゲート構造体の第２の側壁に接する第２の絶縁性サイドウォール構造体と、該第２の絶縁性サイドウォール構造体によりゲート構造体から離間され且つ電気的に絶縁されると共に、該ゲート絶縁膜３により第２のエクステンション９−２及びソース１１−２から離間され且つ電気的に絶縁される第２の導電性サイドウォール構造体とで構成される。
該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体により該ゲート構造体から電気的に絶縁されると共、該ゲート絶縁膜３により前述のソース領域から電気的に絶縁される。該第２の導電性サイドウォール構造体は、該第２の絶縁性サイドウォール構造体及びゲート絶縁膜３により、電気的に浮遊される。前述したように、該第２の絶縁性サイドウォール構造体は、ゲート５と該第２の導電性サイドウォール構造体との間に、第１の容量Ｃ１を提供する。ゲート絶縁膜３は、該第２の導電性サイドウォール構造体と第２のエクステンション９−２及びソース１１−２との間に、第２の容量Ｃ２を提供する。ここで、第１の容量Ｃ１の逆数は、第２の容量Ｃ２の逆数より大きい。この関係により、該第２の導電性サイドウォール構造体の電位は、ゲート構造体の電位と異なり、且つドレイン領域の電位とも異なるが、ゲート構造体の電位に比べドレイン領域の電位により強く追従する。
該第２の導電性サイドウォール構造体は、更に、第２のゲート側壁導電膜１０−２と、第８のゲート側壁導電膜２５−２とを含む。該第２のゲート側壁導電膜１０−２は、ゲート絶縁膜３上に延在すると共に、該第２の絶縁性サイドウォール構造体に接し、且つ該第２の絶縁性サイドウォール構造体により該ゲート構造体から離間且つ電気的に絶縁される。該第８のゲート側壁導電膜２５−２は、ゲート絶縁膜３上に延在すると共に、該第２のゲート側壁導電膜１０−２に接し、且つ該第２のゲート側壁導電膜１０−２により該第１の絶縁性サイドウォール構造体から離間され、更に、該第２のゲート側壁導電膜１０−２と電気的に導通し、更に、ゲート絶縁膜３により前述のドレイン領域を構成する第２のエクステンション９−２とソース１１−２とから離間されると共に電気的に絶縁される。
該第２の絶縁性サイドウォール構造体は、ゲート側壁絶縁膜６と、第４のゲート側壁絶縁膜７−２とを含む。該ゲート側壁絶縁膜６は、ゲート絶縁膜３上に延在すると共に、該ゲート構造体の上面と第１及び第２の側壁とに接する。該ゲート側壁絶縁膜６は、更に、第２のゲート側壁導電膜１０−２の内側底部に接する外側底部を有する。該第４のゲート側壁絶縁膜７−２は、該ゲート側壁絶縁膜６により該ゲート構造体から離間されると共に、第２のゲート側壁導電膜１０−２の内側側部に接する。該ゲート側壁絶縁膜６と該第４のゲート側壁絶縁膜７−２との組み合わせは、該第２の導電性サイドウォール構造体を該ゲート構造体から離間すると共に電気的に絶縁する。
尚、前述した不純物の導電型や、各膜の膜厚や不純物濃度の記載は、あくまで一例であって、必ずしもその記載事項に限定されるものではない。更に、前述の実施形態同様、前述した電界効果型トランジスタを、スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）中に形成することも可能である。また、前述した電界効果型トランジスタを、ＳＯＩ基板上、ＳＯＳ基板上、或いはＳＯＱ基板上に形成することも可能である。
１ シリコン基板
２ フィールド酸化膜
３ ゲート絶縁膜
４ Ｐ型ウェル
５ ゲート
６ ゲート側壁絶縁膜
６−１ 第１のゲート側壁絶縁膜
６−２ 第２のゲート側壁絶縁膜
７−１ 第３のゲート側壁絶縁膜
７−２ 第４のゲート側壁絶縁膜
８−１ 第１のポケット領域
８−２ 第２のポケット領域
９−１ 第１のエクステンション
９−２ 第２のエクステンション
１０−１ 第１のゲート側壁導電膜
１０−２ 第２のゲート側壁導電膜
１１−１ ドレイン
１１−２ ソース
１２−１ 第１の絶縁性カバー膜
１２−２ 第２の絶縁性カバー膜
１３−１ 第１のシリサイド層
１３−２ 第２のシリサイド層
１４−１ 第３のシリサイド層
１４−２ 第４のシリサイド層
１５ 第５のシリサイド層
１６ スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）
１６−１ 界面領域
１７ 埋め込み酸化膜
１８ ＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜
１９ サファイア基板
２０ ＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜
２１ クォーツ基板
２２ ＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜
２３−１ 第３のゲート側壁導電膜
２３−２ 第４のゲート側壁導電膜
２４−１ 第５のゲート側壁絶縁膜
２４−２ 第６のゲート側壁絶縁膜
２５−１ 第７のゲート側壁導電膜
２５−２ 第８のゲート側壁導電膜
２６−１ 第１のコンタクトホール
２６−２ 第２のコンタクトホール
５１ パッド酸化膜
５２ 窒化膜パターン
５３ レジストパターン
５４ ポリシリコン膜
５５ レジストパターン
５６ 酸化膜
５７ レジストパターン
５８ レジストパターン
５９ 窒化膜
６０ Ｃｏ膜
６１ 酸化膜
６２ レジストパターン
６３ レジストパターン
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｃ３ 第３の容量
２ フィールド酸化膜
３ ゲート絶縁膜
４ Ｐ型ウェル
５ ゲート
６ ゲート側壁絶縁膜
６−１ 第１のゲート側壁絶縁膜
６−２ 第２のゲート側壁絶縁膜
７−１ 第３のゲート側壁絶縁膜
７−２ 第４のゲート側壁絶縁膜
８−１ 第１のポケット領域
８−２ 第２のポケット領域
９−１ 第１のエクステンション
９−２ 第２のエクステンション
１０−１ 第１のゲート側壁導電膜
１０−２ 第２のゲート側壁導電膜
１１−１ ドレイン
１１−２ ソース
１２−１ 第１の絶縁性カバー膜
１２−２ 第２の絶縁性カバー膜
１３−１ 第１のシリサイド層
１３−２ 第２のシリサイド層
１４−１ 第３のシリサイド層
１４−２ 第４のシリサイド層
１５ 第５のシリサイド層
１６ スーパースティープレトログレードウェル（Ｓｕｐｅｒ Ｓｔｅｅｐ Ｒｅｔｒｏｇｒａｄｅ Ｗｅｌｌ）
１６−１ 界面領域
１７ 埋め込み酸化膜
１８ ＳＯＩ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ）膜
１９ サファイア基板
２０ ＳＯＳ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｓａｐｐｈｉｒｅ）膜
２１ クォーツ基板
２２ ＳＯＱ（Ｓｉｌｉｃｏｎ―Ｏｎ―Ｑｕａｒｔｚ）膜
２３−１ 第３のゲート側壁導電膜
２３−２ 第４のゲート側壁導電膜
２４−１ 第５のゲート側壁絶縁膜
２４−２ 第６のゲート側壁絶縁膜
２５−１ 第７のゲート側壁導電膜
２５−２ 第８のゲート側壁導電膜
２６−１ 第１のコンタクトホール
２６−２ 第２のコンタクトホール
５１ パッド酸化膜
５２ 窒化膜パターン
５３ レジストパターン
５４ ポリシリコン膜
５５ レジストパターン
５６ 酸化膜
５７ レジストパターン
５８ レジストパターン
５９ 窒化膜
６０ Ｃｏ膜
６１ 酸化膜
６２ レジストパターン
６３ レジストパターン
Ｃ１ 第１の容量
Ｃ２ 第２の容量
Ｃ３ 第３の容量
Claims (31)
- ソース領域と、
ドレイン領域と、
第１の側壁を有するゲートと、
前記第１の側壁に近接する第１の絶縁性サイドウォール構造体と、
前記第１の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記ソース領域及び前記ドレイン領域の一方と電気的に接続される第１の導電性サイドウォール構造体と、
を少なくとも含む半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記第１の絶縁性サイドウォール構造体に近接すると共に、前記ソース領域及び前記ドレイン領域の前記一方と接する請求項１に記載の半導体装置。
- 前記第１の導電性サイドウォール構造体は、
前記第１の絶縁性サイドウォール構造体と接する第１の側壁接触部と、
前記第１の側壁部と反対側に位置すると共に前記ソース領域及び前記ドレイン領域の前記一方と接する第２の側壁接触部と、
を有する請求項１又は２に記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、
前記第１の絶縁性サイドウォール構造体と接する第１の側壁接触部と、
前記第１の側壁部から離間して位置すると共に前記ソース領域及び前記ドレイン領域の前記一方と接する第１の底部接触部と、
を有する請求項１又は２に記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、
前記第１の絶縁性サイドウォール構造体と近接する第１のポリシリコン領域と、
前記第１のポリシリコン領域に接すると共に、前記ソース領域及び前記ドレイン領域の前記一方に接する第１の金属シリサイド領域と、
を少なくとも含む請求項１乃至４のいずれかに記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、
前記第１の絶縁性サイドウォール構造体と近接すると共に、前記ソース領域及び前記ドレイン領域の前記一方に接する第１のポリシリコン領域を、
少なくとも含む請求項１乃至４のいずれかに記載の半導体装置。 - 前記第１のポリシリコン領域は、前記ソース領域及び前記ドレイン領域と同一の導電型を有する請求項５又は６に記載の半導体装置。
- 前記ソース領域及び前記ドレイン領域の前記一方は、
前記第１の導電性サイドウォール構造体に接する第２の金属シリサイド領域と、
前記第２の金属シリサイド領域と接すると共に前記第１の導電性サイドウォール構造体から離間する第１の不純物拡散領域と、
を少なくとも含む請求項１乃至７のいずれかに記載の半導体装置。 - 前記ソース領域及び前記ドレイン領域の前記一方は、
前記第１の導電性サイドウォール構造体下に延在すると共に、前記第１の導電性サイドウォール構造体の底部に接する第１の不純物拡散領域からなる請求項１乃至７のいずれかに記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記ソース領域及び前記ドレイン領域の前記一方と実質的に同電位に維持される請求項１乃至９のいずれかに記載の半導体装置。
- 前記第１の絶縁性サイドウォール構造体上と前記第１の導電性サイドウォール構造体上とに亘り延在する第１の絶縁性膜を、
更に含む請求項１乃至１０のいずれかに記載の半導体装置。 - 前記第１の導電性サイドウォール構造体下に延在する第１の絶縁性層構造体を、
更に含む請求項１乃至１１のいずれかに記載の半導体装置。 - 前記第１の導電性サイドウォール構造体下に延在すると共に、前記第１の導電性サイドウォール構造体下に開口部を有する第２の絶縁性層構造体を、
更に含む請求項４又は９のいずれかに記載の半導体装置。 - 前記ソース領域及び前記ドレイン領域の前記一方の内側端部から内側に向かって延在すると共に、前記第１の導電性サイドウォール構造体の下方及び前記第１の絶縁性サイドウォール構造体の下方であって且つ前記第１の絶縁性層構造体直下に延在する第１のエクステンション領域を、
更に含む請求項１２又は１３に記載の半導体装置。 - 前記ゲートの前記第１の側壁と反対側に位置する第２の側壁に近接する第２の絶縁性サイドウォール構造体と、
前記第２の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記ソース領域及び前記ドレイン領域の他方と電気的に接続される第２の導電性サイドウォール構造体と、
を更に含む請求項１乃至１４のいずれかに記載の半導体装置。 - 前記第１の絶縁性層構造体、前記ソース領域及び前記ドレイン領域の下方に延在するウェル領域を更に含む請求項１４又は１５に記載の半導体装置。
- 前記第１の絶縁性層構造体、前記ソース領域及び前記ドレイン領域下に延在するシリコン層と、
前記シリコン層下に延在する絶縁体と、
を更に含む請求項１２乃至１６のいずれかに記載の半導体装置。 - ソース領域と、
ドレイン領域と、
第１の絶縁性層構造体と、
第１の側壁を有するゲートと、
前記第１の側壁に近接する第１の絶縁性サイドウォール構造体と、
前記ソース領域及び前記ドレイン領域の一方に近接する第２の絶縁性サイドウォール構造体と、
前記第１の絶縁性層構造体上に設けられると共に、前記第１の絶縁性サイドウォール構造体と前記第２の絶縁性サイドウォール構造体との間に介在されることで、前記第１の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記第２の絶縁性サイドウォール構造体及び前記第１の絶縁性層構造体により前記ソース領域及び前記ドレイン領域の一方から電気的に絶縁され、且つ電気的に浮遊された第１の導電性サイドウォール構造体と、
を少なくとも含む半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記ゲートの電位と比較して、前記ソース領域及び前記ドレイン領域の前記一方の電位により強く追従する電位を有する請求項１８に記載の半導体装置。
- 前記第１の絶縁性サイドウォール構造体は、前記ゲートと前記第１の導電性サイドウォール構造体との間に第１の結合容量を有し、
前記第１の絶縁性層構造体は、前記ソース領域及び前記ドレイン領域の前記一方と前記第１の導電性サイドウォール構造体との間に第２の結合容量を有し、
前記第２の絶縁性サイドウォール構造体は、前記ソース領域及び前記ドレイン領域の前記一方と前記第１の導電性サイドウォール構造体との間に第３の結合容量を有し、
前記第１の結合容量の逆数は、前記第２の結合容量の逆数より大きく、且つ前記第３の結合容量の逆数より大きい、
請求項１８又は１９に記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記ソース領域及び前記ドレイン領域と同一の導電型を有する第１のポリシリコン領域からなる請求項１８乃至２０のいずれかに記載の半導体装置。
- 前記ソース領域及び前記ドレイン領域の前記一方の内側端部から内側に向かって延在すると共に、前記第１の導電性サイドウォール構造体の下方及び前記第１の絶縁性サイドウォール構造体の下方であって且つ前記第２の絶縁性層構造体直下に延在する第１のエクステンション領域を、
更に含む請求項１８乃至２１のいずれかに記載の半導体装置。 - 第２の絶縁性層構造体と、
前記ゲートの前記第１の側壁と反対側に位置する第２の側壁に近接する第３の絶縁性サイドウォール構造体と、
前記ソース領域及び前記ドレイン領域の他方に近接する第４の絶縁性サイドウォール構造体と、
前記第３の絶縁性サイドウォール構造体と前記第４の絶縁性サイドウォール構造体との間に介在されることで、前記第３の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記第２の絶縁性層構造体と前記第４の絶縁性サイドウォール構造体とにより前記ソース領域及び前記ドレイン領域の前記他方から電気的に絶縁され、且つ電気的に浮遊された第２の導電性サイドウォール構造体と、
を更に含む請求項１８乃至２２のいずれかに記載の半導体装置。 - 前記第３の絶縁性サイドウォール構造体は、前記ゲートと前記第２の導電性サイドウォール構造体との間に第４の結合容量を有し、
前記第２の絶縁性層構造体は、前記ソース領域及び前記ドレイン領域の前記他方と前記第２の導電性サイドウォール構造体との間に第５の結合容量を有し、
前記第４の絶縁性サイドウォール構造体は、前記ソース領域及び前記ドレイン領域の前記他一方と前記第２の導電性サイドウォール構造体との間に第６の結合容量を有し、
前記第４の結合容量の逆数は、前記第５の結合容量の逆数より大きく、且つ前記第６の結合容量の逆数より大きい、
請求項２０に記載の半導体装置。 - ソース領域と、
ドレイン領域と、
第１の絶縁性層構造体と、
第１の側壁を有するゲートと、
前記第１の側壁に近接する第１の絶縁性サイドウォール構造体と、
前記第１の絶縁性サイドウォール構造体と近接し、且つ前記第１の絶縁性層構造体上に延在することで、前記第１の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記第１の絶縁性層構造体により前記ソース領域及び前記ドレイン領域の一方から電気的に絶縁され、且つ電気的に浮遊された第１の導電性サイドウォール構造体と、
を少なくとも含む半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記ゲートの電位に比較し前記ソース領域及び前記ドレイン領域の前記一方の電位により強く追従する電位を有する請求項２５に記載の半導体装置。
- 前記第１の絶縁性サイドウォール構造体は、前記ゲートと前記第１の導電性サイドウォール構造体との間に第１の結合容量を有し、
前記第１の絶縁性層構造体は、前記ソース領域及び前記ドレイン領域の前記一方と前記第１の導電性サイドウォール構造体との間に第２の結合容量を有し、
前記第１の結合容量の逆数は、前記第２の結合容量の逆数より大きい、
請求項２５又は２６に記載の半導体装置。 - 前記第１の導電性サイドウォール構造体は、前記ソース領域及び前記ドレイン領域と同一の導電型を有する第１のポリシリコン領域からなる請求項２５乃至２７のいずれかに記載の半導体装置。
- 前記ソース領域及び前記ドレイン領域の前記一方の内側端部から内側に向かって延在すると共に、前記第１の導電性サイドウォール構造体の下方及び前記第１の絶縁性サイドウォール構造体の下方であって且つ前記第１の絶縁性層構造体直下に延在する第１のエクステンション領域を、
更に含む請求項２８に記載の半導体装置。 - 第２の絶縁性層構造体と、
前記ゲートの前記第１の側壁と反対側に位置する第２の側壁に近接する第２の絶縁性サイドウォール構造体と、
前記第２の絶縁性サイドウォール構造体と近接し、且つ前記第２の絶縁性層構造体上に延在することで、前記第１の絶縁性サイドウォール構造体により前記ゲートから電気的に絶縁されると共に、前記第２の絶縁性層構造体により前記ソース領域及び前記ドレイン領域の他方から電気的に絶縁され、且つ電気的に浮遊された第２の導電性サイドウォール構造体と、
を更に含む請求項２５乃至２９のいずれかに記載の半導体装置。 - 前記第２の絶縁性サイドウォール構造体は、前記ゲートと前記第２の導電性サイドウォール構造体との間に第３の結合容量を有し、
前記第２の絶縁性層構造体は、前記ソース領域及び前記ドレイン領域の前記他方と前記第２の導電性サイドウォール構造体との間に第４の結合容量を有し、
前記第３の結合容量の逆数は、前記第４の結合容量の逆数より大きい、
請求項３０に記載の半導体装置。
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