KR20070059938A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070059938A
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conductive
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고이치 후쿠다
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 밴드간 터널 전류를 억제하는 것이 가능한 구조를 갖는 반도체 장치를 제공한다.
(해결수단) 반도체 장치는, 드레인 영역 (9-1, 11-1, 14-1) 과, 제 1 측벽을 갖는 게이트 구조체 (5) 와, 그 제 1 측벽에 근접하는 제 1 절연성 사이드월 구조체 (6-1, 7-1) 와, 그 제 1 절연성 사이드월 구조체 (6-1, 7-1) 에 의해 그 게이트 (5) 로부터 전기적으로 절연됨과 함께, 그 드레인 영역 (9-1, 11-1, 14-1) 과 전기적으로 접속되는 제 1 도전성 사이드월 구조체 (10-1, 13-1) 를 적어도 포함한다. 제 1 도전성 사이드월 구조체 (10-1, 13-1) 는, 그 드레인 영역 (9-1, 11-1, 14-1) 과 실질적으로 동일한 전위를 취한다. 이 때문에, 제 1 도전성 사이드월 구조체 (10-1, 13-1) 로부터 제 1 절연성 사이드월 구조체 (6-1, 7-1) 를 통하여 게이트 구조체 (5) 로 달리는 전계가 생김으로써, 드레인 영역 (9-1, 11-1, 14-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 구조체 (5) 로 달리는 전계의 집중이 완화되어, 밴드간 터널 전류를 억제하는 것이 가능해진다.
반도체 장치, 반도체 장치 제조 방법, 터널 전류

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
도 1 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 2 는 도 1 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도.
도 3 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 4 는 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 5 는 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 6 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 7 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 8 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 제조 공정을 나타 내는 부분 수직 단면도.
도 9 는 본 발명의 제 1 실시형태에 대한 제 1 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 10 은 본 발명의 제 1 실시형태에 대한 제 2 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 11 은 본 발명의 제 1 실시형태에 대한 제 3 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 12 는 본 발명의 제 1 실시형태에 대한 제 4 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 13 은 본 발명의 제 2 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 14 는 도 13 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도.
도 15 는 본 발명의 제 2 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 16 은 본 발명의 제 2 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 17 은 본 발명의 제 2 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 18 은 본 발명의 제 2 실시형태에 관련된 트랜지스터의 제조 공정을 나타 내는 부분 수직 단면도.
도 19 는 본 발명의 제 2 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 20 은 본 발명의 제 3 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 21 은 도 20 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도.
도 22 는 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 23 은 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 24 는 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 25 는 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 26 은 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 27 은 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 28 은 본 발명의 제 3 실시형태에 관련된 트랜지스터의 제조 공정을 나타 내는 부분 수직 단면도.
도 29 는 본 발명의 제 4 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도.
도 30 은 도 29 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도.
도 31 은 본 발명의 제 4 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 32 는 본 발명의 제 4 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 33 은 본 발명의 제 4 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 34 는 본 발명의 제 4 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
도 35 는 본 발명의 제 4 실시형태에 관련된 트랜지스터의 제조 공정을 나타내는 부분 수직 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 실리콘 기판
2: 필드 산화막
3: 게이트 절연막
4: P 형 웰
5: 게이트
6: 게이트 측벽 절연막
6-1: 제 1 게이트 측벽 절연막
6-2: 제 2 게이트 측벽 절연막
7-1: 제 3 게이트 측벽 절연막
7-2: 제 4 게이트 측벽 절연막
8-1: 제 1 포켓 영역
8-2: 제 2 포켓 영역
9-1: 제 1 익스텐션
9-2: 제 2 익스텐션
10-1: 제 1 게이트 측벽 도전막
10-2: 제 2 게이트 측벽 도전막
11-1: 드레인
11-2: 소스
12-1: 제 1 절연성 커버막
12-2: 제 2 절연성 커버막
13-1: 제 1 실리사이드층
13-2: 제 2 실리사이드층
14-1: 제 3 실리사이드층
14-2: 제 4 실리사이드층
15: 제 5 실리사이드층
16: 슈퍼 스팁 레트로그레이드 웰 (Super Steep Retrograde Well)
16-1: 계면 영역
17: 매립 산화막
18: SOI (Silicon-On-Insulator) 막
19: 사파이어 기판
20: SOS (Silicon-On-Sapphire) 막
21: 수정 기판
22: SOQ (Silicon-On-Quartz) 막
23-1: 제 3 게이트 측벽 도전막
23-2: 제 4 게이트 측벽 도전막
24-1: 제 5 게이트 측벽 절연막
24-2: 제 6 게이트 측벽 절연막
25-1: 제 7게이트 측벽 도전막
25-2: 제 8 게이트 측벽 도전막
26-1: 제 1 컨택트 홀
26-2: 제 2 컨택트 홀
51: 패드 산화막
52: 질화막 패턴
53: 레지스트 패턴
54: 폴리실리콘막
55: 레지스트 패턴
56: 산화막
57: 레지스트 패턴
58: 레지스트 패턴
59: 질화막
60: Co 막
61: 산화막
62: 레지스트 패턴
63: 레지스트 패턴
C1: 제 1 용량
C2: 제 2 용량
C3: 제 3 용량
특허 문헌 1: 일본 공개특허공보 평6-196689호 (단락 번호 0011-0013, 도 1)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 밴드간 터널 전류에 의한 오프리크 전류를 억제하는 데에 유효한 구조를 갖는 전계 효과형 트랜 지스터 및 그 제조 방법에 관한 것이다.
MISFET 나 MOSFET 로 대표되는 전계 효과형 트랜지스터는 LSI 등의 반도체 집적 회로에 집적된다. 반도체 집적 회로의 집적도 향상, 동작 속도의 향상 및 소비 전력의 저감을 실현하기 위해서는 전계 효과형 트랜지스터의 미세화가 필요하다. 그리고, 그 미세화에 동반하여 전계 효과형 트랜지스터의 게이트 절연막의 막두께가 얇아짐과 함께, 소스/드레인의 접합 깊이도 얕아진다.
예를 들어, 상기 특허 문헌 1 에는 메탈 또는 메탈실리사이드로 이루어지는 주(主) 게이트와, 그 주 게이트에 전기적으로 접속된 폴리실리콘으로 이루어지는 보조 게이트를 갖는 전계 효과형 트랜지스터가 개시되어 있다. 주 게이트와 보조 게이트는 산화텅스텐막에 의해 서로 분리되어 있다. 그 양 게이트 상에는 게이트 전극이 형성되고, 주 게이트와 보조 게이트는 게이트 전극에 전기적으로 접속됨으로써 서로 전기적으로 접속된다. 주 게이트와 보조 게이트는, 게이트 절연막 및 산화실리콘막에 의해 소스 및 드레인으로부터 전기적으로 절연된다. 또한, 보조 게이트 직하의 채널 영역의 불순물 농도는, 주 게이트 직하의 채널 영역의 불순물 농도보다 높게 설정한다. 이 구성에 의해, 저저항의 주 게이트 직하 채널 영역의 불순물 농도를 트랜지스터의 역치를 고려하지 않고서 높은 구동 능력을 가지도록 최적 설계함과 함께, 그 주 게이트에 전기적으로 접속된 보조 게이트에 의해 저역치 전압을 설정할 수 있다. 이 때문에, 그 보조 게이트 직하의 채널 영역의 불순물 농도를 높게 설정하는 것이 가능해져, 소스 영역과 드레인 영역을 덮는 공핍층의 연장을 짧게 할 수 있다.
그러나, 전계 효과형 트랜지스터의 미세화에 수반되는 게이트 절연막의 막두께 감소 및 소스/드레인의 접합 깊이의 감소는, 게이트-드레인 사이에 강한 전계를 발생시킨다. 그 결과, 밴드간 터널 전류에 의한 오프리크 전류가 증가한다. 이것을 보다 자세히 설명하면, 게이트-드레인 사이에 강한 전계가 발생하면 기판과 드레인 사이에 터널 전류가 발생한다. 그 터널 전류는, 가전자대(valence band)의 전자가 전도대(conduction baild) 에 터널을 형성하여, 전자 정공 페어를 발생하는 밴드간 터널이다. 그 터널 전류는 전계 효과형 트랜지스터의 오프 상태에서의 리크 전류에 상당한다. 이 리크 전류는 반도체 집적 회로의 대기시 소비 전류를 증대시킨다.
그 대기시 소비 전류를 억제하기 위해서는 전술한 밴드간 터널 전류를 억제할 필요가 있다. 그 밴드간 터널 전류를 억제하기 위해서 전계 효과형 트랜지스터는, 소스/드레인의 익스텐션을 갖고, 그 익스텐션의 불순물 농도가 소스/드레인의 불순물 농도보다 낮아지도록 구성하는 것이 제안되어 있다. 그러나, 그 불순물 농도를 저하시키는 것에 의해 소스-드레인 사이의 기생 저항이 증가한다. 그 기생 저항의 증가는 전계 효과형 트랜지스터의 구동 전류를 저감시키고, 동작 속도를 저감시킨다.
그래서, 본 발명의 목적은 전술한 문제를 갖지 않는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 전술한 문제를 갖지 않는 반도체 장치의 제조 방 법을 제공하는 것이다.
본 발명의 주된 시점은, 소스 영역과, 드레인 영역과, 제 1 측벽을 갖는 게이트와, 상기 제 1 측벽에 근접하는 제 1 절연성 사이드월 구조체와, 상기 제 1 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 소스 영역 및 상기 드레인 영역의 일방과 전기적으로 접속되는 제 1 도전성 사이드월 구조체를 적어도 포함하는 반도체 장치를 제공하는 것이다.
발명을 실시하기 위한 최선의 형태
(1) 제 1 실시형태
본 발명의 제 1 실시형태는 전계 효과형 트랜지스터를 제공한다. 도 1 은 본 발명의 제 1 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 도 2 는 도 1 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다.
(구성)
본 발명의 제 1 실시형태에 관련된 전계 효과형 트랜지스터는, 도 1 에 나타내는 바와 같이 실리콘 기판 (1) 상에 형성된다. 구체적으로는, 필드 산화막 (2) 이 실리콘 기판 (1) 상에 선택적으로 형성된다. 그 필드 산화막 (2) 은 실리콘 기판 (1) 의 활성 영역을 획정(劃定)한다. 그 활성 영역에는 P 형 웰 (4) 이 형성된다. 그 전계 효과형 트랜지스터는 그 P 형 웰 (4) 에 형성된다. 그 전계 효과형 트랜지스터는, 게이트 절연막 (3) 과, 그 게이트 절연막 (3) 상에 형성되는 게이트 구조체와, 그 게이트 구조체의 양측벽에 형성되는 제 1 및 제 2 사이드월 구조체와, 소스 영역과, 드레인 영역과, 그 소스 영역과 그 드레인 영역 사이에 획정되는 채널 영역을 포함할 수 있다.
그 드레인 영역은, 드레인 (11-1) 과, 그 드레인 (11-1) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 1 익스텐션 (9-1) 과, 그 드레인 (11-1) 의 내측이고 또한 그 제 1 익스텐션 (9-1) 의 직하로 연장되는 제 1 포켓 영역 (8-1) 과, 그 드레인 (11-1) 의 직상이고 게이트 절연막 (3) 의 외측으로 연장되는 제 3 실리사이드층 (14-1) 을 포함할 수 있다. 드레인 (11-1) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 접한다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 더욱 내측에 위치한다. 드레인 (11-1) 과 제 1 익스텐션 (9-1) 및 제 1 포켓 영역 (8-1) 과의 경계는, 제 1 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 드레인 (11-1) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 제 3 실리사이드층 (14-1) 의 내측 단부는 게이트 절연막 (3) 의 외측 단부에 의해 획정된다. 제 3 실리사이드층 (14-1) 의 저부는 게이트 절연막 (3) 의 저면보다 아래에 위치하고, 제 3 실리사이드층 (14-1) 의 상부는 게이트 절연막 (3) 의 상면보다 위에 위치한다. 제 3 실리사이드층 (14-1) 의 상부 영역의 내측 단부는 제 1 사이드월 구조체의 하부 영역의 외측 단부에 접한다. 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 3 실리사이드층 (14- 1) 은 실질적으로 동전위, 즉 드레인 전위를 갖는다.
그 소스 영역은, 소스 (11-2) 와, 그 소스 (11-2) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 2 익스텐션 (9-2) 과, 그 소스 (11-2) 의 내측이고 또한 그 제 2 익스텐션 (9-2) 의 직하로 연장되는 제 2 포켓 영역 (8-2) 과, 그 소스 (11-2) 의 직상이고 게이트 절연막 (3) 의 외측으로 연장되는 제 4 실리사이드층 (14-2) 을 포함할 수 있다. 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 접한다. 제 2 포켓 영역 (8-2) 의 내측 단부는 제 2 익스텐션 (9-2) 의 내측 단부보다 더욱 내측에 위치한다. 소스 (11-2) 와 제 2 익스텐션 (9-2) 및 제 2 포켓 영역 (8-2) 과의 경계는, 제 2 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 소스 (11-2) 의 상부 내측 영역은, 게이트 절연막 (3) 의 측부 직하에 위치한다. 제 4 실리사이드층 (14-2) 의 내측 단부는 게이트 절연막 (3) 의 외측 단부에 의해 획정된다. 제 4 실리사이드층 (14-2) 의 저부는 게이트 절연막 (3) 의 저면보다 아래에 위치하고, 제 4 실리사이드층 (14-2) 의 상부는 게이트 절연막 (3) 의 상면보다 위에 위치한다. 제 4 실리사이드층 (14-2) 의 상부 영역의 내측 단부는 제 2 사이드월 구조체의 하부 영역의 외측 단부에 접한다. 그 소스 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 4 실리사이드층 (14-2) 은 실질적으로 동전위, 즉 소스 전위를 갖는다.
전술한 게이트 구조체는, 게이트 절연막 (3) 상으로 연장되는 게이트 (5) 와, 그 게이트 (5) 상으로 연장되는 제 5 실리사이드층 (15) 을 포함할 수 있다. 그 게이트 구조체를 구성하는 게이트 (5) 와 제 5 실리사이드층 (15) 은 실질적으로 동전위, 즉 게이트 전위를 갖는다.
전술한 제 1 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 1 사이드월 구조체 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 1 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 1 사이드월 구조체는 제 1 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 1 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 1 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연 성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접하는 제 1 도전성 사이드월 구조체를 포함할 수 있다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 드레인 영역의 일부에 접함으로써, 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 3 실리사이드층 (14-1) 과 실질적으로 동전위, 즉 드레인과 실질적으로 동일한 전위를 갖는다. 그 제 1 도전성 사이드월 구조체는, 또한 제 1 게이트 측벽 도전막 (10-1) 과 제 1 실리사이드층 (13-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접한다. 한편, 제 1 실리사이드층 (13-1) 은 제 1 게이트 측벽 도전막 (10-1) 에 의해 게이트 절연막 (3) 으로부터 이간되고, 또한, 제 1 게이트 측벽 도전막 (10-1) 및 그 제 1 절연성 사이드월 구조체에 의해, 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접한다.
그 제 1 절연성 사이드월 구조체는, 제 1 게이트 측벽 절연막 (6-1) 과, 제 3 게이트 측벽 절연막 (7-1) 과, 제 1 절연성 커버막 (12-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 절연막 (6-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 1 측벽에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 은, 또한 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다. 제 1 절연성 커버막 (12-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합의 상부 및 그 제 1 도전성 사이드월 구조체의 상부에 걸쳐서 연장된다.
전술한 제 2 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은, 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 2 사이드월 구조체의 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 2 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 2 사이드월 구조체는 제 2 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 2 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역 으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 2 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접하는 제 2 도전성 사이드월 구조체를 포함할 수 있다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 소스 영역의 일부에 접함으로써, 그 소스 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 4 실리사이드층 (14-2) 과 실질적으로 동전위, 즉 소스와 실질적으로 동일한 전위를 갖는다. 그 제 2 도전성 사이드월 구조체는, 또한 제 2 소스 측벽 도전막 (10-2) 과 제 2 실리사이드층 (13-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 도전막 (10-2) 은, 게이트 절연막 (3) 상으로 연장됨과 함께 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접한다. 한편, 제 2 실리사이드층 (13-2) 은 제 2 게이트 측벽 도전막 (10-2) 에 의해 게이트 절연막 (3) 으로부터 이간되고, 또한 제 2 게이트 측벽 도전막 (10-2) 및 그 제 2 절연성 사이드월 구조체에 의해, 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접한다.
그 제 2 절연성 사이드월 구조체는, 제 2 게이트 측벽 절연막 (6-2) 과, 제 4 게이트 측벽 절연막 (7-2) 과, 제 2 절연성 커버막 (12-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 절연막 (6-2) 은, 게이트 절연막 (3) 상으로 연장됨과 함께 그 게이트 구조체의 제 2 측벽에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 은, 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다. 제 2 절연성 커버막 (12-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합의 상부 및 그 제 2 도전성 사이드월 구조체의 상부에 걸쳐서 연장된다.
도 2 는, 도 1 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 여기서 소스가 0V, 게이트가 0V, 드레인이 1.5V 의 전위를 각각 취한 경우의 게이트 부근의 전계를 나타낸다. 도 2 에 나타내는 바와 같이, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계가 생기는 것 뿐만 아니라, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계도 생긴다. 즉, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계가 생김으로써, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계의 집중이 완화된다. 바꾸어 말하면, 제 1 도전성 사이드월 구조체를 포함하는 제 1 사이드월 구조체의 존재는 게이트-드레인 사이의 전계 집중을 완화시킨다.
밴드간 터널 전류는, 게이트-드레인 사이의 전계 집중이 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고서, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
이하, 전술한 구조의 실현 방법에 관하여 구체적으로 설명한다.
전술한 게이트 구조체는 게이트 (5) 와 제 5 실리사이드층 (15) 을 포함할 수 있지만, 반드시 이 구성에 한정되는 것은 아니다. 전술한 게이트 구조체는 게이트로서의 역할을 해낼 수 있는 구성이면 된다. 전술한 게이트 구조체를 게이트 (5) 와 제 5 실리사이드층 (15) 으로 구성하는 경우, 전형적으로는 아래와 같이 구성할 수 있다. 게이트 (5) 는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 폴리실리콘막의 두께는 특별히 한정되지는 않지만, 전형적으로는 150㎚ 여도 된다. 게이트 길이는 특별히 한정되지는 않지만, 전형적으로는 130㎚ 여도 된다. 게이트 폭은 특별히 한정되는 것은 아니다. 제 5 실리사이드층 (15) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는, 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 코발트 실리사이드층을 폴리실리콘층 상에 형성하는 경우, 그 막두께는 특별히 한정되지는 않지만, 예를 들어 150㎚ 여도 된다. 제 5 실리사이드층 (15) 의 게이트 길이방향 및 게이트 폭방향의 치수는, 게이트 (5) 의 그것과 동일하다.
전술한 게이트 절연막 (3) 은 절연체로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiON (실리콘산질화물) 으로 구성할 수 있다. 게이트 절연막 (3) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 20Å 이어도 된다.
제 1 사이드월 구조체는, 제 1 절연성 사이드월 구조체와 제 1 도전성 사이드월 구조체로 이루어진다. 제 1 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 1 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 절연성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 절연막 (6-1) 과 제 3 게이트 측벽 절연막 (7-1) 과 제 1 절연성 커버막 (12-1) 으로 구성할 수 있다. 제 1 게이트 측벽 절연막 (6-1) 과 제 3 게이트 측벽 절연막 (7-1) 의 조합은 오프셋 스페이서로서의 역할을 한다.
제 1 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되며, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 그리고, 제 1 절연성 사이드월 구조 체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다. 제 1 절연성 커버막 (12-1) 은 절연체로 구성할 수 있으며, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiN (실리콘질화물) 으로 구성할 수 있다. 제 1 절연성 커버막 (12-1) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 30㎚ 여도 된다. 제 1 절연성 커버막 (12-1) 의 폭, 즉 게이트 길이방향의 치수는 제 1 사이드월 구조체의 게이트 길이방향의 치수와 동일한 것이 바람직하다.
제 1 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 도전성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 도전막 (10-1) 과 제 1 실리사이드층 (13-1) 으로 구성할 수 있다. 제 1 게이트 측벽 도전막 (10-1) 은 도전성 물질로 구성할 수 있으며, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어 2E20[1/㎤] 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 1 실리사이드층 (13-1) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는, 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 코발트 실리사이드층을 폴리 실리콘층 상에 형성하는 경우, 그 막두께는 특별히 한정되지는 않지만, 예를 들어, 20㎚ 여도 된다. 제 1 실리사이드층 (13-1) 의 폭, 즉 게이트 폭방향의 치수는 게이트 구조체의 게이트 폭과 동일해도 된다.
제 1 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 드레인 전위를 추종하면 된다. 제 1 도전성 사이드월 구조체의 전위는 반드시 드레인 전위와 동일할 필요는 없다. 그러나, 전형적으로는, 제 1 도전성 사이드월 구조체가 드레인 (11-1) 과 실질적으로 동전위를 취하도록 구성할 수 있고, 이 때문에, 제 1 도전성 사이드월 구조체를 제 3 실리사이드층 (14-1) 에 접촉시키는 구조로 하였다.
제 2 사이드월 구조체는 전술한 제 1 사이드월 구조체와 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 전계 집중을 완화시키는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 그래서, 드레인측에 위치하는 제 1 사이드월 구조체가 제 1 도전성 사이드월 구조체를 포함하고, 또한 그 제 1 도전성 사이드월 구조체가 게이트로부터 전기적으로 절연되고 또한 드레인과 전기적으로 결합됨으로써, 그 제 1 도전성 사이드월 구조체의 전위가 게이트 전위에 추종하지 않고서, 드레인 전위를 추종하도록 하면 된다. 따라서, 소스측에 위치하는 제 2 사이드월 구조체에 이러한 요구가 없는 경우에는, 반드시 전술한 제 1 도전성 사이드월 구조체와 동일한 구조로 할 필요는 없다. 예를 들어, 제 2 사이드월 구조체를 기지의 사이드월 구조체로 구성하는 것이 가능하다. 또한, 제 2 사이드월 구조체를 전술한 제 1 사이드월 구조체와 유사한 구조, 즉 층 구조는 동일하지만, 각 막두께나 물질 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 제 2 사이드월 구조체를 제 1 사이드월 구조체와 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 제 2 사이드월 구조체가 제 1 사이드월 구조체와 동일한 구조를 취하는 경우에 관하여 설명한다.
제 2 사이드월 구조체는, 제 2 절연성 사이드월 구조체와 제 2 도전성 사이드월 구조체로 이루어진다. 제 2 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 2 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 절연성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 절연막 (6-2) 과 제 4 게이트 측벽 절연막 (7-2) 과 제 2 절연성 커버막 (12-2) 으로 구성할 수 있다. 제 2 게이트 측벽 절연막 (6-2) 과 제 4 게이트 측벽 절연막 (7-2) 의 조합은 오프셋 스페이서로서의 역할을 한다.
제 2 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 또한, 제 2 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치 수로 할 수 있다. 제 2 절연성 커버막 (12-2) 은 절연체로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiN (실리콘질화물) 으로 구성할 수 있다. 제 2 절연성 커버막 (12-2) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 30㎚ 여도 된다. 제 2 절연성 커버막 (12-2) 의 폭, 즉 게이트 길이방향의 치수는 제 2 사이드월 구조체의 게이트 길이방향의 치수와 동일한 것이 바람직하다.
제 2 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 도전성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 도전막 (10-2) 과 제 2 실리사이드층 (13-2) 으로 구성할 수 있다. 제 2 게이트 측벽 도전막 (10-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 2 실리사이드층 (13-2) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는, 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 코발트 실리사이드층을 폴리실리콘층 상에 형성하는 경우, 그 막두께는 특별히 한정되지는 않지만, 예를 들어, 20㎚ 여도 된다. 제 2 실리사이드층 (13-2) 의 폭, 즉 게이트 폭방향의 치수는 게이트 구조체의 게이트 폭과 동일해도 된다.
제 2 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 소스 전위를 추종하면 된다. 제 2 도전성 사이드월 구조체의 전위는 반드시 소스 전위와 동일할 필요는 없다. 그러나, 전형적으로는 제 2 도전성 사이드월 구조체는 소스 (11-2) 와 실질적으로 동전위를 취하도록 구성할 수 있고, 이 때문에, 제 2 도전성 사이드월 구조체를 제 4 실리사이드층 (14-2) 에 접촉시키는 구조로 하였다.
전술한 바와 같이, 드레인 영역은, 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 1 포켓 영역 (8-1) 과, 제 3 실리사이드층 (14-1) 으로 구성할 수 있다. 드레인 (11-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 드레인 (11-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 드레인 (11-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 드레인 (11-1) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 드레인 (11-1) 상에 형성되는 제 3 실리사이드층 (14-1) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 제 3 실리사이드층 (14-1) 의 상부 내측 측부가 제 1 도전성 사이드월 구조체의 하부 외측 측부에 접할 필요가 있기 때문에, 제 3 실리사이드층 (14-1) 의 상부 영역이 게이트 절연막 (3) 보다 높은 레벨이 되도록 제 3 실리사이드층 (14-1) 의 두께를 정할 필요가 있다. 제 3 실리사이드층 (14-1) 의 막두께는, 예를 들어, 100㎚ 여도 된다.
제 1 익스텐션 (9-1) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 1 익스텐션 (9-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 1 익스텐션 (9-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 드레인 (11-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 1 익스텐션 (9-1) 의 깊이는 드레인 (11-1) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 익스텐션 (9-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대략 정합하고, 그 제 1 익스텐션 (9-1) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 1 포켓 영역 (8-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 1 포켓 영역 (8-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 1 포켓 영역 (8-1) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 1 익스텐션 (9-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된 다. 제 1 포켓 영역 (8-1) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 1 포켓 영역 (8-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 1 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
소스 영역은 드레인 영역과 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 밴드간 터널 전류를 억제하는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 따라서, 소스 영역에 이러한 요구가 없는 경우에는, 반드시 전술한 드레인 영역과 동일한 구조로 할 필요는 없다. 예를 들어, 소스 영역을 기지의 구성으로 하는 것이 가능하다. 또한, 소스 영역을 전술한 드레인 영역과 유사한 구조, 즉 층 구조는 동일하지만, 각 층두께나 불순물의 농도 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 소스 영역을 드레인 영역과 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 소스 영역이 드레인 영역과 동일한 구조를 취하는 경우에 관하여 설명한다.
전술한 바와 같이, 소스 영역은, 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 2 포켓 영역 (8-2) 과, 제 4 실리사이드층 (14-2) 으로 구성할 수 있다. 소스 (11-2) 는 불순물이 도입된 실리콘으로 구성할 수 있다. 그 소스 (11-2) 가 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 소스 (11-2) 는 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물 의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 소스 (11-2) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 소스 (11-2) 상에 형성되는 제 4 실리사이드층 (14-2) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 제 4 실리사이드층 (14-2) 의 상부 내측 측부가 제 2 도전성 사이드월 구조체의 하부 외측 측부에 접할 필요가 있기 때문에, 제 4 실리사이드층 (14-2) 의 상부 영역이 게이트 절연막 (3) 보다 높은 레벨이 되도록, 제 4 실리사이드층 (14-2) 의 두께를 정할 필요가 있다. 제 4 실리사이드층 (14-2) 의 막두께는, 예를 들어 100㎚ 여도 된다.
제 2 익스텐션 (9-2) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 2 익스텐션 (9-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 2 익스텐션 (9-2) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 소스 (11-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 2 익스텐션 (9-2) 의 깊이는 소스 (11-2) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 익스텐션 (9-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대략 정합하고, 그 제 2 익스텐션 (9-2) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구 체적으로는, 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 2 포켓 영역 (8-2) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 2 포켓 영역 (8-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 2 포켓 영역 (8-2) 은, P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 2 익스텐션 (9-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 2 포켓 영역 (8-2) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 2 포켓 영역 (8-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 포켓 영역 (8-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 2 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
실리콘 기판 (1) 중에 형성되는 P 형 웰 (4) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 농도는 특별히 한정되지는 않지만, 전형적으로는 5E17[1/㎤] 여도 된다.
(효과)
밴드간 터널 전류는, 게이트-드레인 사이의 전계가 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
(제조 방법)
도 3 내지 도 8 은, 본 발명의 제 1 실시형태에 관련된 트랜지스터의 일련의 제조 공정을 나타내는 부분 수직 단면도이다. 도 1 및 도 2 에 나타낸 트랜지스터의 제조 방법에 관하여, 도면을 참조하면서, 이하 설명한다.
도 3(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 표면을 산화시킴으로써 그 표면 상에 막두께 10㎚ 의 패드 산화막 (51) 을 형성한다.
도 3(b) 에 나타내는 바와 같이, 패드 산화막 (51) 상에 기지의 데포지션 방법으로 질화막을 퇴적하고, 그 질화막을 기지의 방법으로 패터닝함으로써, 패드 산화막 (51) 상에 선택적으로 질화막 패턴 (52) 을 형성한다.
도 3(c) 에 나타내는 바와 같이, 질화막 패턴 (52) 을 마스크로서 사용하고, 기지의 LOCOS 산화 (Local Oxidation Of Silicon) 를 실시함으로써, 실리콘 기판 (1) 의 표면에 선택적으로 필드 산화막 (2) 을 형성한다.
도 3(d) 에 나타내는 바와 같이, 질화막 패턴 (52) 과 패드 산화막 (51) 을 기지의 건식 에칭에 의해 제거하고, 필드 산화막 (2) 에 의해 덮여 있지 않은 실리콘 기판 (1) 의 표면을 노출시킨다.
도 4(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 노출 표면을 열산화함으로써, 막두께 2㎚ 의 게이트 산화막 (3) 을 그 노출 표면 상에 형성한다.
도 4(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 을 덮음과 함께, 게이트 산화막 (3) 상에 윈도우를 갖는 레지스트 패턴 (53) 을 형성한다.
도 4(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 마스크로서 사용하고, 선택적으로 이온 주입을 실시함으로써, 실리콘 기판 (1) 의 상부 영역에 선택적으로 P 형 웰 (4) 을 형성한다. 그 이온 주입은 기판면에 대하여 수직방향으로부터, P 형 이온종(種)으로서 BF2 를 사용하고, 가속 에너지 80KeV, 도즈량 5E12[1/㎠] 의 조건하에 실시할 수 있다. 이온종 BF2 는, 게이트 산화막 (3) 을 관통하여 실리콘 기판 (1) 의 상부 영역에 주입된다. 이 경우, P 형 웰 (4) 의 깊이는 200㎚ 가 된다.
도 4(d) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 기지의 방법에 의해 제거한다.
도 5(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 1500Å 의 폴리실리콘막 (54) 을 게이트 산화막 (3) 상 및 필드 산화막 (2) 상에 걸쳐서 퇴적한다.
도 5(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 폴리실리콘막 (54) 을 덮음과 함께, 게이트 산화막 (3) 의 상방에 윈도우를 갖는 레지스트 패턴 (55) 을 형성한다. 그 레지스트 패턴 (55) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을 선택적으로 폴리실리콘막 (54) 에 이온 주입한다. 그 이온 주입은, 기판면에 대하여 수직방향으로부터, 가속 에너지 15KeV, 도즈량 2E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 게이트 산화막 (3) 상으로 연장되는 폴리실리콘막 (54) 에 N 형 불순물이 도입된다.
도 5(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (55) 을 제거하고, 그 후, 리소그래피 기술에 의해 새로운 레지스트 패턴을 폴리실리콘막 (54) 상에 형성한다. 그 후, 그 새로운 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막 (54) 을 패터닝함으로써, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 를 게이트 산화막 (3) 상에 선택적으로 형성한다. 폴리실리콘막 (54) 의 패터닝은 건식 에칭을 사용하여 실시할 수 있다. 게이트의 길이와 폭은 전술한 바와 동일하다. 구체적으로는, 게이트 길이는 특별히 한정할 필요는 없지만, 전형적으로는 100㎚ 여도 된다. 또, 게이트 폭은 특별히 한정할 필요는 없다.
도 5(d) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 20㎚ 의 산화막 (56) 을 게이트 (5) 의 상면 및 측벽, 또, 게이트 절연막 (3) 상, 그리고 필드 산화막 (2) 상에 형성한다.
도 6(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 10㎚ 의 질화막을 산화막 (56) 상에 퇴적한다. 그 후, 건식 에칭에 의해 질화막과 산화막 (56) 을 에칭하고, 게이트 (5) 의 상면 및 측벽만을 남김으로써, 게이트 (5) 의 상면 및 측벽으로만 연장되는 게이트 측벽 절연막 (6) 과, 게이트 (5) 의 측벽으로만 연장되는 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 선택적으로 형성한다. 여기서, 게이트 (5) 의 측벽에 위치하는 게이트 측벽 절연막 (6) 과 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 조합은 사이드월 스페이서로서의 역할을 한다.
도 6(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (57) 을 형성한다. 여기서, 레지스트 패턴 (57) 의 단부와 사이드월 스페이서와의 거리를 0.5㎛ 로 한다. 그 후, 그 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 사용하고, 기판면에 대하여 경사 방향으 로부터, P 형 이온종으로서 BF2 (2불화붕소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 실리콘 기판 (1) 을 회전시키면서, 기판면에 30도의 경사 각도로, 가속 에너지 80KeV, 도즈량 2E13[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 200㎚, 또한 불순물 농도가 1E18[1/㎤] 인 제 1 및 제 2 포켓 영역 (8-1, 8-2) 을 선택적으로 형성한다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 은, 게이트 절연막 (3) 으로부터 이간된 깊은 영역에 있어서, 필드 산화막 (2) 으로부터 내측을 향하여 연장된다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 내측 단부는 이온의 비스듬한 주입에 의해 형성되기 때문에, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 보다 내측에 위치한다.
도 6(c) 에 나타내는 바와 같이, 전술한 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 재차 사용하고, 기판면에 대하여 수직방향으로부터, N 형 이온종으로서 As (비소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 기판면에 대하여 수직방향으로부터, 가속 에너지 5KeV, 도즈량 1E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 50㎚, 또한 불순물 농도가 2E20[1/㎤] 인 제 1 및 제 2 익스텐션 (9-1, 9-2) 을 선택적으로 형성한다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은, 제 1 및 제 2 포켓 영역 (8-1, 8-2) 상, 또한 게이트 산화막 (3) 아래로 연장된다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은 이온의 수직방향에서의 주입에 의해 형성되기 때문에, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 대략 자기정합한다. 구체적으로는, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 ±10㎚ 의 오차로 정합한다. 바꾸어 말하면, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 자기정합하거나, 또는 10㎚ 이내의 양만큼 오버랩되거나, 또는 10㎚ 이내의 양만큼 오프셋된다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 그 후, 레지스트 패턴 (57) 을 기지의 방법으로 제거한다.
도 6(d) 에 나타내는 바와 같이, 필드 산화막 (2), 게이트 절연막 (3), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상에, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 50㎚ 의 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 게이트 (5) 의 측벽에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접하는 부분만 남기고, 다시 오버 에칭함으로써, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 게이트 산화막 (3) 상이고 또한 게이트 (5) 의 측벽 근방에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 게이트 길이방향에 있어서의 치수는 50㎚ 이다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면의 레벨은, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨보다 약간 낮다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다.
도 7(a) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (58) 을 형성한다. 그 후, 그 레지스트 패턴 (58), 게이트 (5), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2), 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을, 게이트 (5) 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 그리고 제 1 및 제 2 익스텐션 (9-1, 9-2) 및 제 1 및 제 2 포켓 영역 (8-1, 8-2) 에 선택적으로 이온 주입한다. 그 이온 주입은, 구체적으로는 기판면에 대하여 수직방향으로부터, 가속 에너지 20KeV, 도즈량 5E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 와, 불순물이 도입된 폴리실리콘으로 이루어지는 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성함과 함께, P 형 웰 (4) 중에는 드레인 (11-1) 및 소스 (11-2) 를 선택적으로 형성한다.
N 형 불순물은 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 저부까지는 도달하지 않기 때문에, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다. 또, N 형 불순물은 게이트 (5) 의 저부까지는 도달하지 않기 때문에, 게이트 (5) 직하 의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다.
드레인 (11-1) 및 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 경계를 접하고 있다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 경계를 접하고 있다. 전술한 바와 같이, 드레인 (11-1) 및 소스 (11-2) 의 불순물 농도는 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 불순물 농도보다 높다. 또한, 드레인 (11-1) 및 소스 (11-2) 는, P 형 불순물이 도입된 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 외측 영역 및 N 형 불순물이 도입된 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 외측 영역에 선택적으로 N 형 불순물을 도입하여 형성하였기 때문에, 드레인 (11-1) 및 소스 (11-2) 는 상부 영역에서 농도가 높고, 하부 영역에서 농도가 낮아진다. 그 이온 주입 후, 레지스트 패턴 (58) 을 기지의 방법에 의해 제거한다.
그 후, 전술한 이온 주입 공정에서 도입된 이온, 즉 제 1 및 제 2 포켓 영역 (8-1, 8-2) 중에 도입된 P 형 불순물, 그리고, 게이트 (5) 중, 제 1 및 제 2 익스텐션 (9-1, 9-2) 중, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 중, 드레인 (11-1) 중 및 소스 (11-2) 중에 도입된 N 형 불순물을 활성화하기 위해, 열처리를 실시한다. 그 열처리는 RTA (Rapid Thermal Anneal) 로 실시할 수 있다. 구체적으로는, RTA 는 1000℃ 의 온도에서 10초간 실시한다.
도 7(b) 에 나타내는 바와 같이, 게이트 측벽 절연막 (6) 상, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상, 게이트 산화막 (3) 상, 및 필드 산화막 (2) 상에 실리콘질화막 (59) 을 기지의 방법에 의해 퇴적한다.
도 7(c) 에 나타내는 바와 같이, 기지의 에칭 방법에 의해 실리콘질화막 (59) 을 선택적으로 제거하여, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상에만 남김으로써, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상으로 각각 연장되는 실리콘질화막으로 이루어지는 제 1 및 제 2 절연성 커버막 (12-1, 12-2) 을 형성한다.
도 7(d) 에 나타내는 바와 같이, 실리콘질화막으로 이루어지는 제 1 및 제 2 절연성 커버막 (12-1, 12-2) 을 마스크로 하여, 게이트 (5) 의 상면으로 연장되는 게이트 측벽 절연막 (6) 및 게이트 산화막 (3) 의 노출 부분을 습식 에칭으로 제거한다. 그 결과, 게이트 (5) 의 상면, 그리고, 드레인 (11-1) 의 상면 및 소스 (11-2) 의 상면이 노출된다. 게이트 산화막 (3) 의 양단부는, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 외측 단부에 정합한다. 또한, 게이트 (5) 의 측벽, 즉 게이트 (5) 와 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 사이에, 제 1 게이트 측벽 절연막 (6-1) 과 제 3 게이트 측벽 절연막 (7-1) 으로 이루어지는 사이드월 스페이서, 및 제 2 게이트 측벽 절연막 (6-2) 과 제 4 게이트 측벽 절연막 (7-2) 으로 이루어지는 사이드월 스페이서가 형성된다.
도 8(a) 에 나타내는 바와 같이, 게이트 (5) 의 노출 상면, 제 1 및 제 2 게이트 측벽 절연막 (6-1, 6-2) 상, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상, 제 1 및 제 2 절연성 커버막 (12-1, 12-2) 상, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측면, 드레인 (11-1) 의 노출 상면, 소스 (11-2) 의 노출 상면, 필드 산화막 (2) 상에 기지의 방법, 예를 들어, 스퍼터링에 의해 Co (코발트) 막 (60) 을 퇴적한다.
도 8(b) 에 나타내는 바와 같이, 열처리를 실시하여 실리사이드화 반응을 일으킨다. 그 열처리는, 예를 들어, 600℃ 의 온도에서 30초의 시간 동안 실시함으로써, Co (코발트) 막 (60) 과 폴리실리콘으로 이루어지는 게이트 (5) 상면과의 계면, Co (코발트) 막 (60) 과 폴리실리콘으로 이루어지는 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽과의 계면, Co (코발트) 막 (60) 과 실리콘으로 이루어지는 드레인 (11-1) 및 소스 (11-2) 의 계면에서 코발트 실리사이드 반응을 일으킨다. 그 결과, 게이트 (5) 의 상면, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽, 드레인 (11-1) 및 소스 (11-2) 의 상면으로 연장되는 Co (코발트) 막 (60) 이 선택적으로 실리사이드화된다. 그 열처리 후, Co (코발트) 막 (60) 의 미반응 부분만 습식 에칭에 의해 제거하고, 실리사이드 반응한 부분만 남김으로써, 게이트 (5) 상면에 제 5 실리사이드층 (15) 을 자기정합적으로 형성하고, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽에 제 1 및 제 2 실리사이드층 (13-1, 13-2) 을 각각 형성하고, 드레인 (11-1) 및 소스 (11-2) 의 상면에 제 3 및 제 4 실리사이드층 (14-1, 14-2) 을 각각 자기정합적으로 형성한다. 여기서, 게이트 (5) 와 제 5 실리사이드층 (15) 은 오믹 컨택트를 취한다. 그리고, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽과 제 1 및 제 2 실 리사이드층 (13-1, 13-2) 은 각각 오믹 컨택트를 취한다. 또, 드레인 (11-1) 및 소스 (11-2) 의 상면과 제 3 및 제 4 실리사이드층 (14-1, 14-2) 은 각각 오믹 컨택트를 취한다.
전술한 제조 공정의 결과 얻어지는 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접하는 제 1 도전성 사이드월 구조체로 구성된다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 드레인 영역의 일부에 접함으로써, 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 3 실리사이드층 (14-1) 과 실질적으로 동전위, 즉 드레인과 실질적으로 동일한 전위를 갖는다. 그 제 1 도전성 사이드월 구조체는, 또한 제 1 게이트 측벽 도전막 (10-1) 과 제 1 실리사이드층 (13-1) 을 포함한다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접한다. 한편, 제 1 실리사이드층 (13-1) 은 제 1 게이트 측벽 도전막 (10-1) 에 의해 게이트 절연막 (3) 으로부터 이간되고, 또한 제 1 게이트 측벽 도전막 (10-1) 및 그 제 1 절연성 사이드월 구조체에 의해, 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접한다.
그 제 1 절연성 사이드월 구조체는, 제 1 게이트 측벽 절연막 (6-1) 과, 제 3 게이트 측벽 절연막 (7-1) 과, 제 1 절연성 커버막 (12-1) 을 포함한다. 그 제 1 게이트 측벽 절연막 (6-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 1 측벽에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 은 또한 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은 그 제 1 게이트 측벽 절연막 (6-1) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다. 제 1 절연성 커버막 (12-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합의 상부 및 그 제 1 도전성 사이드월 구조체의 상부에 걸쳐서 연장된다.
전술한 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접하는 제 2 도전성 사이드월 구조체를 포함한다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 소스 영역의 일부에 접 함으로써, 그 소스 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 4 실리사이드층 (14-2) 과 실질적으로 동전위, 즉 소스와 실질적으로 동일한 전위를 갖는다. 그 제 2 도전성 사이드월 구조체는 또한 제 2 소스 측벽 도전막 (10-2) 과 제 2 실리사이드층 (13-2) 을 포함한다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접한다. 한편, 제 2 실리사이드층 (13-2) 은 제 2 게이트 측벽 도전막 (10-2) 에 의해 게이트 절연막 (3) 으로부터 이간되고, 또한, 제 2 게이트 측벽 도전막 (10-2) 및 그 제 2 절연성 사이드월 구조체에 의해, 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접한다.
그 제 2 절연성 사이드월 구조체는, 제 2 게이트 측벽 절연막 (6-2) 과, 제 4 게이트 측벽 절연막 (7-2) 과, 제 2 절연성 커버막 (12-2) 을 포함한다. 그 제 2 게이트 측벽 절연막 (6-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 2 측벽에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 은 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은 그 제 2 게이트 측벽 절연막 (6-2) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절 연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다. 제 2 절연성 커버막 (12-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합의 상부 및 그 제 2 도전성 사이드월 구조체의 상부에 걸쳐서 연장된다.
한편, 전술한 불순물의 도전형이나, 각 막의 막두께, 불순물 농도에 관한 기재는 어디까지나 일례로서, 반드시 그 기재 사항에 한정되는 것은 아니다.
(변경예 1)
전술한 전계 효과형 트랜지스터는 실리콘 기판 (1) 상에 선택적으로 형성한 P 형 웰 (4) 중에 형성하였지만, 예를 들어, 실리콘 기판 (1) 상에 선택적으로 형성한 슈퍼 스팁 레트로그레이드 웰 (Super Steep Retrograde Well) 중에 형성하는 것도 가능하다. 도 9 는, 본 발명의 제 1 실시형태에 대한 제 1 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 통상의 웰은 실질적으로 균일한 불순물 농도를 갖지만, 슈퍼 스팁 레트로그레이드 웰 (16: Super Steep Retrograde Well) 을 형성함으로써, 게이트 절연막 (3) 과의 계면 영역 (16-1)에서 불순물 농도가 1E17[1/㎤] 로 급준하게 저하되고, 그 이외의 영역에서는 불순물 농도가 1E18[1/㎤] 이다. 그 구조를 사용함으로써, 트랜지스터의 온 저항을 감소시키고, 구동 능력을 향상시키는 것이 가능해진다. 슈퍼 스팁 레트로그레이드 웰 (16: Super Steep Retrograde Well) 의 제조 방법은 기지의 사항이므로, 여기서는 설명을 생략한다.
(변경예 2)
전술한 전계 효과형 트랜지스터는 실리콘 기판 (1) 상에 선택적으로 형성한 P 형 웰 (4) 중에 형성하였지만, 예를 들어, SOI (Silicon-On-Insulator) 기판 상에 형성하는 것도 가능하다. 도 10 은, 본 발명의 제 1 실시형태에 대한 제 2 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 실리콘 기판 (1) 에 매립 산화막 (17) 이 형성되고, 그 매립 산화막 (17) 상에 실리콘으로 이루어지는 SOI (Silicon-On-Insulator) 막 (18) 이 형성된다. 전술한 전계 효과형 트랜지스터는 이 SOI (Silicon-On-Insulator) 막 (18) 에 형성된다. SOI 기판의 제조 방법은 기지의 사항이므로, 여기서는 설명을 생략한다.
(변경예 3)
전술한 전계 효과형 트랜지스터는 실리콘 기판 (1) 상에 선택적으로 형성한 P 형 웰 (4) 중에 형성하였지만, 예를 들어, SOS (Silicon-On-Sapphire) 기판 상에 형성하는 것도 가능하다. 도 11 은, 본 발명의 제 1 실시형태에 대한 제 3 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 사파이어 기판 (19) 을 사용하여, 그 사파이어 기판 (19) 상에 실리콘으로 이루어지는 SOS (Silicon-On-Sapphire) 막 (20) 이 형성된다. 전술한 전계 효과형 트랜지스터는 이 SOS (Silicon-On-Sapphire) 막 (20) 에 형성된다. SOS 기판의 제조 방법은 기지의 사항이므로, 여기서는 설명을 생략한다.
(변경예 4)
전술한 전계 효과형 트랜지스터는 실리콘 기판 (1) 상에 선택적으로 형성한 P 형 웰 (4) 중에 형성하였지만, 예를 들어, SOQ (Silicon-On-Quartz) 기판 상에 형성하는 것도 가능하다. 도 12 는, 본 발명의 제 1 실시형태에 대한 제 4 변경예에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 수정 기판 (21) 을 사용하여, 그 수정 기판 (21) 상에 실리콘으로 이루어지는 SOQ (Silicon-On-Quartz) 막 (22) 이 형성된다. 전술한 전계 효과형 트랜지스터는 이 SOQ (Silicon-On-Quartz) 막 (22) 에 형성된다. SOQ 기판의 제조 방법은 기지의 사항이므로, 여기서는 설명을 생략한다.
(2) 제 2 실시형태
본 발명의 제 2 실시형태는 전계 효과형 트랜지스터를 제공한다. 도 13 은, 본 발명의 제 2 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 도 14 는, 도 13 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 본 실시형태가 전술한 제 1 실시형태와 상이한 주된 점은, 게이트, 드레인 및 소스 상에 실리사이드층이 형성되지 않고, 사이드월 구조체에 포함되는 도전성 사이드월 구조체가 직접 드레인 및 소스의 상면에 접하는 것이다.
(구성)
본 발명의 제 2 실시형태에 관련된 전계 효과형 트랜지스터는, 도 13 에 나타내는 바와 같이 실리콘 기판 (1) 상에 형성된다. 구체적으로는, 필드 산화막 (2) 이 실리콘 기판 (1) 상에 선택적으로 형성된다. 그 필드 산화막 (2) 은 실리콘 기판 (1) 의 활성 영역을 획정한다. 그 활성 영역에는 P 형 웰 (4) 이 형성된다. 그 전계 효과형 트랜지스터는 그 P 형 웰 (4) 에 형성된다. 그 전 계 효과형 트랜지스터는, 게이트 절연막 (3) 과, 그 게이트 절연막 (3) 상에 형성되는 게이트 구조체와, 그 게이트 구조체의 양측벽에 형성되는 제 1 및 제 2 사이드월 구조체와, 소스 영역과, 드레인 영역과, 그 소스 영역과 그 드레인 영역 사이에 획정되는 채널 영역을 포함할 수 있다.
그 드레인 영역은, 드레인 (11-1) 과, 그 드레인 (11-1) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 1 익스텐션 (9-1) 과, 그 드레인 (11-1) 의 내측이고 또한 그 제 1 익스텐션 (9-1) 의 직하로 연장되는 제 1 포켓 영역 (8-1) 을 포함할 수 있다. 드레인 (11-1) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 접한다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 더욱 내측에 위치한다. 드레인 (11-1) 과 제 1 익스텐션 (9-1) 및 제 1 포켓 영역 (8-1) 과의 경계는, 제 1 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 드레인 (11-1) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 그 드레인 영역을 구성하는 드레인 (11-1) 과 제 1 익스텐션 (9-1) 은 실질적으로 동전위, 즉 드레인 전위를 갖는다.
그 소스 영역은, 소스 (11-2) 와, 그 소스 (11-2) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 2 익스텐션 (9-2) 과, 그 소스 (11-2) 의 내측이고 또한 그 제 2 익스텐션 (9-2) 의 직하로 연장되는 제 2 포켓 영역 (8-2) 을 포함할 수 있다. 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된 다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 접한다. 제 2 포켓 영역 (8-2) 의 내측 단부는 제 2 익스텐션 (9-2) 의 내측 단부보다 더욱 내측에 위치한다. 소스 (11-2) 와 제 2 익스텐션 (9-2) 및 제 2 포켓 영역 (8-2) 과의 경계는, 제 2 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 소스 (11-2) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 그 소스 영역을 구성하는 소스 (11-2) 와 제 2 익스텐션 (9-2) 은 실질적으로 동전위, 즉 소스 전위를 갖는다.
전술한 게이트 구조체는, 게이트 절연막 (3) 상으로 연장되는 게이트 (5) 를 포함할 수 있다. 그 게이트 구조체를 구성하는 게이트 (5) 는 게이트 전위를 갖는다.
전술한 제 1 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 1 사이드월 구조체 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 1 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 1 사이드월 구조체는 제 1 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 1 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으 로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 1 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 드레인 (11-1) 의 상면에 접하는 제 1 도전성 사이드월 구조체를 포함할 수 있다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 드레인 영역의 일부에 접함으로써, 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과 실질적으로 동전위, 즉 드레인과 실질적으로 동일한 전위를 갖는다. 그 제 1 도전성 사이드월 구조체는, 또한 제 1 게이트 측벽 도전막 (10-1) 과 제 3 게이트 측벽 도전막 (23-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 3 게이트 측벽 도전막 (23-1) 의 내측 단부에 접한다. 그 제 3 게이트 측벽 도전막 (23-1) 은 드레인 (11-1) 의 직상으로 연장되고, 그 제 3 게이트 측벽 도전막 (23-1) 의 저부는 드레인 (11-1) 의 상부와 접촉한다.
그 제 1 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 3 게이트 측벽 절연막 (7-1) 을 포함할 수 있다. 그 게이트 측벽 절연막 (6) 은 게이트 (5) 의 상면 및 측벽 그리고 게이트 절연막 (3) 상으로 연장된다. 그 게이트 측벽 절연막 (6) 은 또한 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
전술한 제 2 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은, 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 2 사이드월 구조체의 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 2 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 2 사이드월 구조체는 제 2 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 2 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 2 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 소스 (11-2) 의 상면에 접하는 제 2 도전성 사이드월 구조체를 포함한다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 드레인 영역의 일부에 접함으로써, 그 드레인 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과 실질적으로 동전위, 즉 소스와 실질적으로 동일한 전위를 갖는다. 그 제 2 도전성 사이드월 구조체는 또한, 제 2 게이트 측벽 도전막 (10-2) 과 제 4 게이트 측벽 도전막 (23-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 4 게이트 측벽 도전막 (23-2) 의 내측 단 부에 접한다. 그 제 4 게이트 측벽 도전막 (23-2) 은 소스 (11-2) 의 직상으로 연장되고, 그 제 4 게이트 측벽 도전막 (23-2) 의 저부는 소스 (11-2) 의 상부와 접촉한다.
그 제 2 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 4 게이트 측벽 절연막 (7-2) 을 포함할 수 있다. 그 게이트 측벽 절연막 (6) 은, 게이트 (5) 의 상면 및 측벽 그리고 게이트 절연막 (3) 상으로 연장된다. 그 게이트 측벽 절연막 (6) 은 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
도 14 는, 도 13 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 여기서 소스가 0V, 게이트가 0V, 드레인이 1.5V 의 전위를 각각 취한 경우의 게이트 부근의 전계를 나타낸다. 도 14 에 나타내는 바와 같이, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계가 생기는 것 뿐만 아니라, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계도 생긴다. 즉, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계가 생김으로써, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계의 집중이 완화된다. 바꾸어 말하면, 제 1 도전성 사이드월 구조체를 포함하는 제 1 사이드월 구조체의 존재는 게이트-드레인 사이의 전계 집중을 완화시킨다.
밴드간 터널 전류는, 게이트-드레인 사이의 전계 집중이 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고서, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
이하, 전술한 구조의 실현 방법에 관하여 구체적으로 설명한다.
전술한 게이트 구조체는 단일층 구조의 게이트 (5) 를 포함할 수 있지만, 반드시 이 구성에 한정되는 것은 아니다. 전술한 게이트 구조체는 게이트로서의 역할을 해낼 수 있는 구성이면 된다. 전술한 게이트 구조체를 단일층 구조의 게이트 (5) 로 구성하는 경우, 전형적으로는 아래와 같이 구성할 수 있다. 게이트 (5) 는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 폴리실리콘막의 두께는 특별히 한정되지는 않지만, 전형적으로는 150㎚ 여도 된다. 게이트 길이는 특별히 한정되지는 않지만, 전형적으로는 130㎚ 여도 된다. 게이트 폭은 특별히 한정되는 것은 아니다.
전술한 게이트 절연막 (3) 은 절연체로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiON (실리콘산질화물) 으로 구성할 수 있다. 게이트 절연막 (3) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 20Å 이어도 된다.
제 1 사이드월 구조체는, 제 1 절연성 사이드월 구조체와 제 1 도전성 사이드월 구조체로 이루어진다. 제 1 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간 시키고 또한 전기적으로 절연하는 것이면 된다. 제 1 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 절연성 사이드월 구조체는, 예를 들어, 게이트 측벽 절연막 (6) 과 제 3 게이트 측벽 절연막 (7-1) 으로 구성할 수 있다. 게이트 측벽 절연막 (6) 과 제 3 게이트 측벽 절연막 (7-1) 의 조합은 오프셋 스페이서로서의 역할을 한다.
제 1 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되며, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 그리고, 제 1 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 1 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 도전성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 도전막 (10-1) 과 제 3 게이트 측벽 도전막 (23-1) 으로 구성할 수 있다. 제 1 게이트 측벽 도전막 (10-1) 은 도전성 물질로 구성할 수 있으며, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어 2E20[1/㎤] 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 3 게이트 측벽 도전막 (23-1) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 3 게이트 측벽 도전막 (23-1) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 드레인 (11-1) 의 치수와 대략 동일하게 하는 것이 가능하다. 제 3 게이트 측벽 도전막 (23-1) 의 폭, 즉 게이트 폭방향의 치수는 게이트 구조체의 게이트 폭과 동일해도 된다.
제 1 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 드레인 전위를 추종하면 된다. 제 1 도전성 사이드월 구조체의 전위는 반드시 드레인 전위와 동일할 필요는 없다. 그러나, 전형적으로는, 제 1 도전성 사이드월 구조체가 드레인 (11-1) 과 실질적으로 동전위를 취하도록 구성할 수 있고, 이 때문에, 제 3 도전성 사이드월 구조체를 드레인에 접촉시키는 구조로 하였다.
제 2 사이드월 구조체는 전술한 제 1 사이드월 구조체와 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 전계 집중을 완화시키는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 그래서, 드레인측에 위치하는 제 1 사이드월 구조체가 제 1 도전성 사이드월 구조체를 포함하고, 또한 그 제 1 도전성 사이드월 구조체가 게이트로부터 전 기적으로 절연되고 또한 드레인과 전기적으로 결합됨으로써, 그 제 1 도전성 사이드월 구조체의 전위가 게이트 전위에 추종하지 않고서, 드레인 전위를 추종하도록 하면 된다. 따라서, 소스측에 위치하는 제 2 사이드월 구조체에 이러한 요구가 없는 경우에는, 반드시 전술한 제 1 도전성 사이드월 구조체와 동일한 구조로 할 필요는 없다. 예를 들어, 제 2 사이드월 구조체를 기지의 사이드월 구조체로 구성하는 것이 가능하다. 또한, 제 2 사이드월 구조체를 전술한 제 1 사이드월 구조체와 유사한 구조, 즉 층 구조는 동일하지만, 각 막두께나 물질 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 제 2 사이드월 구조체를 제 1 사이드월 구조체와 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 제 2 사이드월 구조체가 제 1 사이드월 구조체와 동일한 구조를 취하는 경우에 관하여 설명한다.
제 2 사이드월 구조체는, 제 2 절연성 사이드월 구조체와 제 2 도전성 사이드월 구조체로 이루어진다. 제 2 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 2 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 절연성 사이드월 구조체는, 예를 들어, 게이트 측벽 절연막 (6) 과 제 4 게이트 측벽 절연막 (7-2) 으로 구성할 수 있다. 게이트 측벽 절연막 (6) 과 제 4 게이트 측벽 절연막 (7-2) 의 조합은 오프셋 스페이서로서의 역할을 한다.
제 2 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 또한, 제 2 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 2 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 도전성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 도전막 (10-2) 과 제 4 게이트 측벽 도전막 (23-2) 으로 구성할 수 있다. 제 2 게이트 측벽 도전막 (10-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 4 게이트 측벽 도전막 (23-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 4 게이트 측벽 도전막 (23-2) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 소스 (11-2) 의 치수와 대략 동일하게 하는 것이 가능하다. 제 4 게이트 측벽 도전막 (23-2) 의 폭, 즉 게이트 폭방향의 치수는 게이트 구조체의 게이트 폭과 동일해도 된다.
제 2 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 소스 전위를 추종하면 된다. 제 2 도전성 사이드월 구조체의 전위는 반드시 소스 전위와 동일할 필요는 없다. 그러나, 전형적으로는 제 1 도전성 사이드월 구조체는 드레인 (11-1) 와 실질적으로 동전위를 취하도록 구성할 수 있고, 이 때문에, 제 2 도전성 사이드월 구조체를 드레인에 접촉시키는 구조로 하였다.
전술한 바와 같이, 드레인 영역은, 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 1 포켓 영역 (8-1) 으로 구성할 수 있다. 드레인 (11-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 드레인 (11-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 드레인 (11-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 드레인 (11-1) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다.
제 1 익스텐션 (9-1) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 1 익스텐션 (9-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 1 익스텐션 (9-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 드레인 (11-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 1 익스텐션 (9-1) 의 깊이는 드레인 (11-1) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 익스텐션 (9-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대략 정합하고, 그 제 1 익스텐션 (9-1) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 1 포켓 영역 (8-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 1 포켓 영역 (8-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 1 포켓 영역 (8-1) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 1 익스텐션 (9-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 1 포켓 영역 (8-1) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 1 포켓 영역 (8-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 1 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
소스 영역은 드레인 영역과 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 밴드간 터널 전류를 억제하는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 따라서, 소스 영역에 이러한 요구가 없는 경우에는, 반드시 전술한 드레인 영역과 동일한 구조로 할 필요는 없다. 예를 들어, 소스 영역을 기지의 구성으로 하는 것이 가능하다. 또한, 소스 영역을 전술한 드레인 영역과 유사한 구조, 즉 층 구조는 동일하지만, 각 층두께나 불순물의 농도 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 소스 영역이 드레인 영역과 동일한 구조로 됨으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 소스 영역이 드레인 영역과 동일한 구조를 취하는 경우에 관하여 설명한다.
전술한 바와 같이, 소스 영역은, 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 2 포켓 영역 (8-2) 으로 구성할 수 있다. 소스 (11-2) 는 불순물이 도입된 실리콘으로 구성할 수 있다. 그 소스 (11-2) 가 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 소스 (11-2) 는 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 소스 (11-2) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다.
제 2 익스텐션 (9-2) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 2 익스텐션 (9-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 2 익스텐션 (9-2) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 소스 (11-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 2 익스텐션 (9-2) 의 깊이는 소스 (11-2) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 익스텐션 (9-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대략 정합하고, 그 제 2 익스텐션 (9-2) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 2 포켓 영역 (8-2) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 2 포켓 영역 (8-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 2 포켓 영역 (8-2) 은, P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 2 익스텐션 (9-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 2 포켓 영역 (8-2) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 2 포켓 영역 (8-2) 의 외측 단부는, 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 포켓 영역 (8-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 2 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
실리콘 기판 (1) 중에 형성되는 P 형 웰 (4) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 농도는 특별히 한정되지는 않지만, 전형적으로는 5E17[1/㎤] 여도 된다.
(효과)
밴드간 터널 전류는, 게이트-드레인 사이의 전계가 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
(제조 방법)
도 15 내지 도 19 는, 본 발명의 제 2 실시형태에 관련된 트랜지스터의 일련의 제조 공정을 나타내는 부분 수직 단면도이다. 도 13 및 도 14 에 나타낸 트랜지스터의 제조 방법에 관하여, 도면을 참조하면서, 이하 설명한다.
도 15(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 표면을 산화시킴으로써 그 표면 상에 막두께 10㎚ 의 패드 산화막 (51) 을 형성한다.
도 15(b) 에 나타내는 바와 같이, 패드 산화막 (51) 상에 기지의 데포지션 방법으로 질화막을 퇴적하고, 그 질화막을 기지의 방법으로 패터닝함으로써, 패드 산화막 (51) 상에 선택적으로 질화막 패턴 (52) 을 형성한다.
도 15(c) 에 나타내는 바와 같이, 질화막 패턴 (52) 을 마스크로서 사용하고, 기지의 LOCOS 산화 (Local Oxidation Of Silicon) 를 실시함으로써, 실리콘 기판 (1) 의 표면에 선택적으로 필드 산화막 (2) 을 형성한다.
도 15(d) 에 나타내는 바와 같이, 질화막 패턴 (52) 과 패드 산화막 (51) 을 기지의 건식 에칭에 의해 제거하고, 필드 산화막 (2) 에 의해 덮여 있지 않은 실리콘 기판 (1) 의 표면을 노출시킨다.
도 16(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 노출 표면을 열산화함으로써, 막두께 2㎚ 의 게이트 산화막 (3) 을 그 노출 표면 상에 형성한다.
도 16(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 을 덮음과 함께, 게이트 산화막 (3) 상에 윈도우를 갖는 레지스트 패턴 (53) 을 형성한다.
도 16(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 마스크로서 사용하고, 선택적으로 이온 주입을 실시함으로써, 실리콘 기판 (1) 의 상부 영역에 선택적으로 P 형 웰 (4) 을 형성한다. 그 이온 주입은 기판면에 대하여 수직방향으로부터, P 형 이온종으로서 BF2 를 사용하고, 가속 에너지 80KeV, 도즈량 5E12[1/㎠] 의 조건하에 실시할 수 있다. 이온종 BF2 는, 게이트 산화막 (3) 을 관통하여 실리콘 기판 (1) 의 상부 영역에 주입된다. 이 경우, P 형 웰 (4) 의 깊이는 200㎚ 가 된다.
도 16(d) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 기지의 방법에 의해 제거한다.
도 17(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 1500Å 의 폴리실리콘막 (54) 을 게이트 산화막 (3) 상 및 필드 산화막 (2) 상에 걸쳐서 퇴적한다.
도 17(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 폴리실리콘막 (54) 을 덮음과 함께, 게이트 산화막 (3) 의 상방에 윈도우를 갖는 레지스트 패턴 (55) 을 형성한다. 그 레지스트 패턴 (55) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을 선택적으로 폴리실리콘막 (54) 에 이온 주입한다. 그 이온 주입은, 기판면에 대하여 수직방향으로부터, 가속 에너지 15KeV, 도즈량 2E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 게이트 산화막 (3) 상으로 연장되는 폴리실리콘막 (54) 에 N 형 불순물이 도입된다.
도 17(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (55) 을 제거하고, 그 후, 리소그래피 기술에 의해 새로운 레지스트 패턴을 폴리실리콘막 (54) 상에 형성한다. 그 후, 그 새로운 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막 (54) 을 패터닝함으로써, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 를 게이트 산화막 (3) 상에 선택적으로 형성한다. 폴리실리콘막 (54) 의 패터닝은 건식 에칭을 사용하여 실시할 수 있다. 게이트의 길이와 폭은 전술한 바와 동일하다. 구체적으로는, 게이트 길이는 특별히 한정할 필요는 없지만, 전형적으로는 100㎚ 여도 된다. 또, 게이트 폭은 특별히 한정할 필요는 없다.
도 17(d) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 70㎚ 의 산화막 (56) 을 게이트 (5) 의 상면 및 측벽, 또, 게이트 절연막 (3) 상, 그리고 필드 산화막 (2) 상에 형성한다.
도 18(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 10㎚ 의 질화막을 산화막 (56) 상에 퇴적한다. 그 후, 건식 에칭에 의해 질화막과 산화막 (56) 을 에칭하고, 게이트 (5) 의 상면 및 측벽만을 남김으로써, 게이트 (5) 의 상면 및 측벽으로만 연장되는 게이트 측벽 절연막 (6) 과, 게이트 (5) 의 측벽으로만 연장되는 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 선택적으로 형성한다. 여기서, 게이트 (5) 의 측벽에 위치하는 게이트 측벽 절연막 (6) 과 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 조합은 사이드월 스페이서로서의 역할을 한다.
도 18(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화 막 (2) 상에 선택적으로 레지스트 패턴 (57) 을 형성한다. 여기서, 레지스트 패턴 (57) 의 단부와 사이드월 스페이서와의 거리를 0.5㎛ 로 한다. 그 후, 그 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 사용하고, 기판면에 대하여 경사 방향으로부터, P 형 이온종으로서 BF2 (2불화붕소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 실리콘 기판 (1) 을 회전시키면서, 기판면에 30도의 경사 각도로, 가속 에너지 80KeV, 도즈량 2E13[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 200㎚, 또한 불순물 농도가 1E18[1/㎤] 인 제 1 및 제 2 포켓 영역 (8-1, 8-2) 을 선택적으로 형성한다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 은, 게이트 절연막 (3) 으로부터 이간된 깊은 영역에 있어서, 필드 산화막 (2) 으로부터 내측을 향하여 연장된다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 내측 단부는 이온의 비스듬한 주입에 의해 형성되기 때문에, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 보다 내측에 위치한다.
도 18(c) 에 나타내는 바와 같이, 전술한 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 재차 사용하고, 기판면에 대하여 수직방향으로부터, N 형 이온종으로서 As (비소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구 체적으로는, 기판면에 대하여 수직방향으로부터, 가속 에너지 5KeV, 도즈량 1E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 50㎚, 또한 불순물 농도가 2E20[1/㎤] 인 제 1 및 제 2 익스텐션 (9-1, 9-2) 을 선택적으로 형성한다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은, 제 1 및 제 2 포켓 영역 (8-1, 8-2) 상, 또한 게이트 산화막 (3) 아래로 연장된다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은 이온의 수직방향에서의 주입에 의해 형성되기 때문에, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 대략 자기정합한다. 구체적으로는, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 ±10㎚ 의 오차로 정합한다. 바꾸어 말하면, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 자기정합하거나, 또는 10㎚ 이내의 양만큼 오버랩되거나, 또는 10㎚ 이내의 양만큼 오프셋된다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 그 후, 레지스트 패턴 (57) 을 기지의 방법으로 제거한다.
도 18(d) 에 나타내는 바와 같이, 필드 산화막 (2), 게이트 절연막 (3), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상에, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 50㎚ 의 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 게이트 (5) 의 측벽에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접하는 부분만 남기고, 다시 오버 에칭함으로써, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 게이트 산화막 (3) 상이고 또한 게이트 (5) 의 측벽 근방에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 게이트 길이방향에 있어서의 치수는 50㎚ 이다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면의 레벨은, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 거의 동일하다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다.
도 19(a) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (58) 을 형성한다. 그 후, 그 레지스트 패턴 (58), 게이트 (5), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2), 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을, 게이트 (5) 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 그리고 제 1 및 제 2 익스텐션 (9-1, 9-2) 및 제 1 및 제 2 포켓 영역 (8-1, 8-2) 에 선택적으로 이온 주입한다. 그 이온 주입은, 구체적으로는 기판면에 대하여 수직방향으로부터, 가속 에너지 20KeV, 도즈량 5E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 와, 불순물이 도입된 폴리실리콘으로 이루어지는 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성함과 함께, P 형 웰 (4) 중에는 드레인 (11-1) 및 소스 (11-2) 를 선택적으로 형성한다.
N 형 불순물은 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 저부까지는 도달하지 않기 때문에, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다. 또, N 형 불순물은 게이트 (5) 의 저부까지는 도달하지 않기 때문에, 게이트 (5) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다.
드레인 (11-1) 및 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 경계를 접하고 있다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 경계를 접하고 있다. 전술한 바와 같이, 드레인 (11-1) 및 소스 (11-2) 의 불순물 농도는 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 불순물 농도보다 높다. 또한, 드레인 (11-1) 및 소스 (11-2) 는, P 형 불순물이 도입된 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 외측 영역 및 N 형 불순물이 도입된 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 외측 영역에 선택적으로 N 형 불순물을 도입하여 형성하였기 때문에, 드레인 (11-1) 및 소스 (11-2) 는 상부 영역에서 농도가 높고, 하부 영역에서 농도가 낮아진다.
그 후, 전술한 이온 주입 공정에서 도입된 이온, 즉 제 1 및 제 2 포켓 영역 (8-1, 8-2) 중에 도입된 P 형 불순물, 그리고, 게이트 (5) 중, 제 1 및 제 2 익스텐션 (9-1, 9-2) 중, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 중, 드레인 (11-1) 중 및 소스 (11-2) 중에 도입된 N 형 불순물을 활성화하기 위해, 열처리를 실시한다. 그 열처리는 RTA (Rapid Thermal Anneal) 로 실시할 수 있다. 구체적으로는, RTA 는 1000℃ 의 온도에서 10초간 실시한다.
도 19(b) 에 나타내는 바와 같이, 그 이온 주입 후, 레지스트 패턴 (58) 을 기지의 방법에 의해 제거한다.
도 19(c) 에 나타내는 바와 같이, 기지의 선택적 에칭 방법에 의해 드레인 (11-1) 및 소스 (11-2) 의 상면에 접하고 있는 게이트 산화막 (3) 을 선택적으로 제거함으로써, 드레인 (11-1) 및 소스 (11-2) 의 상면을 노출시킨다.
도 19(d) 에 나타내는 바와 같이, 필드 산화막 (2), 드레인 (11-1) 및 소스 (11-2) 의 노출 상면, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면 및 측면, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면, 및 게이트 측벽 절연막 (6) 의 상면에, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽에 접함과 함께, 드레인 (11-1) 및 소스 (11-2) 의 상면에 접하는 부분만 남김으로써, 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 을 형성한다. 그 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 은, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 측벽 및 드레인 (11-1) 및 소스 (11-2) 의 상면으로 연장된다. 그 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 의 게이트 길이방향에 있어서의 치수는, 드레인 (11-1) 및 소스 (11-2) 의 게이트 길이방향에 있어서의 치수와 실질적으로 동일하다. 그 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 의 상면의 레벨은, 게이트 측벽 절연막 (6) 및 제 3, 제 4 게이트 측벽 절연막 (7-1, 7-2) 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면 레벨과 거의 동일하다. 그 후, 필요에 따라, 게이트 (5) 중, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 중 및 그 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 중에 N 형 이온종으로서 P (인) 을 이온 주입하여, N 형 불순물이 도입된 제 3 및 제 4 게이트 측벽 도전막 (23-1, 23-2) 을 형성해도 된다.
전술한 제조 공정의 결과 얻어지는 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 드레인 (11-1) 의 상면에 접하는 제 1 도전성 사이드월 구조체로 구성된다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 드레인 영역의 일부에 접함으로써, 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과 실질적으로 동전위, 즉 드레인과 실질적으로 동일한 전위를 갖는다. 그 제 1 도전성 사이드월 구조체는, 또한 제 1 게이트 측벽 도전막 (10-1) 과 제 3 게이트 측벽 도전막 (23-1) 을 포함한다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 3 게이트 측벽 도전막 (23-1) 의 내측 단부에 접한다. 한편, 제 3 게이트 측벽 도전막 (23-1) 은, 제 1 게이트 측벽 도 전막 (10-1) 및 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 드레인 (11-1) 의 상부에 접한다.
전술한 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 소스 (11-2) 의 상부에 접하는 제 2 도전성 사이드월 구조체를 포함한다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께 전술한 소스 영역의 일부에 접함으로써, 그 소스 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과 실질적으로 동전위, 즉 소스와 실질적으로 동일한 전위를 갖는다. 그 제 2 도전성 사이드월 구조체는 또한 제 2 소스 측벽 도전막 (10-2) 과 제 4 소스 측벽 도전막 (23-2) 을 포함한다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 제 4 소스 측벽 도전막 (23-2) 의 내측 단부에 접한다. 한편, 제 4 소스 측벽 도전막 (23-2) 은 제 2 게이트 측벽 도전막 (10-2) 및 그 제 2 절연성 사이드월 구조체에 의해, 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 소스 (11-2) 의 상부에 접한다.
한편, 전술한 불순물의 도전형이나, 각 막의 막두께, 불순물 농도에 관한 기재는 어디까지나 일례로서, 반드시 그 기재 사항에 한정되는 것은 아니다. 또 한, 전술한 실시형태와 마찬가지로, 전술한 전계 효과형 트랜지스터를 슈퍼 스팁 레트로그레이드 웰 (Super Steep Retrograde Well) 중에 형성하는 것도 가능하다. 또한, 전술한 전계 효과형 트랜지스터를, SOI 기판 상, SOS 기판 상, 또는 SOQ 기판 상에 형성하는 것도 가능하다.
(3) 제 3 실시형태
본 발명의 제 3 실시형태는 전계 효과형 트랜지스터를 제공한다. 도 20 은, 본 발명의 제 3 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 도 21 는, 도 20 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 본 실시형태가 전술한 제 1 실시형태와 상이한 주된 점은, 사이드월 구조체에 포함되는 도전성 사이드월 구조체가, 게이트 그리고 드레인 및 소스로부터 전기적으로 절연됨과 함께, 게이트의 전위보다도 드레인 및 소스의 전위에 보다 강하게 추종하는 전위를 갖는 것이다.
(구성)
본 발명의 제 3 실시형태에 관련된 전계 효과형 트랜지스터는, 도 20 에 나타내는 바와 같이 실리콘 기판 (1) 상에 형성된다. 구체적으로는, 필드 산화막 (2) 이 실리콘 기판 (1) 상에 선택적으로 형성된다. 그 필드 산화막 (2) 은 실리콘 기판 (1) 의 활성 영역을 획정한다. 그 활성 영역에는 P 형 웰 (4) 이 형성된다. 그 전계 효과형 트랜지스터는 그 P 형 웰 (4) 에 형성된다. 그 전계 효과형 트랜지스터는, 게이트 절연막 (3) 과, 그 게이트 절연막 (3) 상에 형성되는 게이트 구조체와, 그 게이트 구조체의 양측벽에 형성되는 제 1 및 제 2 사이 드월 구조체와, 소스 영역과, 드레인 영역과, 그 소스 영역과 그 드레인 영역 사이에 획정되는 채널 영역을 포함할 수 있다.
그 드레인 영역은, 드레인 (11-1) 과, 그 드레인 (11-1) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 1 익스텐션 (9-1) 과, 그 드레인 (11-1) 의 내측이고 또한 그 제 1 익스텐션 (9-1) 의 직하로 연장되는 제 1 포켓 영역 (8-1) 과, 그 드레인 (11-1) 의 직상이고 게이트 절연막 (3) 의 외측으로 연장되는 제 3 실리사이드층 (14-1) 을 포함할 수 있다. 드레인 (11-1) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 접한다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 더욱 내측에 위치한다. 드레인 (11-1) 과 제 1 익스텐션 (9-1) 및 제 1 포켓 영역 (8-1) 과의 경계는, 제 1 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 드레인 (11-1) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 제 3 실리사이드층 (14-1) 의 내측 단부는 게이트 절연막 (3) 의 외측 단부에 의해 획정된다. 제 3 실리사이드층 (14-1) 의 저부는 게이트 절연막 (3) 의 저면보다 아래에 위치하고, 제 3 실리사이드층 (14-1) 의 상부는 게이트 절연막 (3) 의 상면보다 위에 위치한다. 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부는 제 1 사이드월 구조체의 하부 영역의 외측 단부에 접한다. 그 드레인 영역을 구성하는 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 3 실리사이드층 (14-1) 은 실질적으로 동전위, 즉 드레인 전위를 갖는다.
그 소스 영역은, 소스 (11-2) 와, 그 소스 (11-2) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 2 익스텐션 (9-2) 과, 그 소스 (11-2) 의 내측이고 또한 그 제 2 익스텐션 (9-2) 의 직하로 연장되는 제 2 포켓 영역 (8-2) 과, 그 소스 (11-2) 의 직상이고 게이트 절연막 (3) 의 외측으로 연장되는 제 4 실리사이드층 (14-2) 을 포함할 수 있다. 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 접한다. 제 2 포켓 영역 (8-2) 의 내측 단부는 제 2 익스텐션 (9-2) 의 내측 단부보다 더욱 내측에 위치한다. 소스 (11-2) 와 제 2 익스텐션 (9-2) 및 제 2 포켓 영역 (8-2) 과의 경계는, 제 2 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 소스 (11-2) 의 상부 내측 영역은, 게이트 절연막 (3) 의 측부 직하에 위치한다. 제 4 실리사이드층 (14-2) 의 내측 단부는 게이트 절연막 (3) 의 외측 단부에 의해 획정된다. 제 4 실리사이드층 (14-2) 의 저부는 게이트 절연막 (3) 의 저면보다 아래에 위치하고, 제 4 실리사이드층 (14-2) 의 상부는 게이트 절연막 (3) 의 상면보다 위에 위치한다. 제 4 실리사이드층 (14-2) 의 상부 영역의 내측 단부는 제 2 사이드월 구조체의 하부 영역의 외측 단부에 접한다. 그 소스 영역을 구성하는 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 4 실리사이드층 (14-2) 은 실질적으로 동전위, 즉 소스 전위를 갖는다.
전술한 게이트 구조체는, 게이트 절연막 (3) 상으로 연장되는 게이트 (5) 와, 그 게이트 (5) 상으로 연장되는 제 5 실리사이드층 (15) 을 포함할 수 있다. 그 게이트 구조체를 구성하는 게이트 (5) 와 제 5 실리사이드층 (15) 은 실질적으로 동전위, 즉 게이트 전위를 갖는다.
전술한 제 1 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 1 사이드월 구조체 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 1 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 1 사이드월 구조체는 제 1 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 1 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 1 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 제 3 실리사이드층 (14-1) 상부 영역의 내측 단부에 접하는 제 3 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 제 3 절연성 사이드월 구조체에 의해 그 제 3 실리사이드층 (14-1) 으로부터 이간되고 또한 전기적으로 절연되는 제 1 도전성 사이드월 구조체를 포함할 수 있다. 즉, 그 제 1 도전성 사이드월 구조체는 게이트 구조체 및 드레인 영역으로부터 전기적으로 절연되어, 전기적으로 부유되어 있다.
그 제 1 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 1 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 1 도전성 사이드월 구조체와 제 1 익스텐션 (9-1) 및 드레인 (11-1) 사이에 제 2 용량 (C2) 을 제공한다. 그 제 3 절연성 사이드월 구조체는, 그 제 1 도전성 사이드월 구조체와 그 제 3 실리사이드층 (14-1) 사이에 제 3 용량 (C3) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 또한, 제 1 용량 (C1) 의 역수는 제 3 용량 (C3) 의 역수보다 크다. 이 관계에 의해, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다. 용량 (C) 의 역수는, 그 유전체의 유전율 (ε) 과 면적 (S) 의 곱으로 유전체의 막두께 (T) 를 나눈 값에 의해 주어진다. 즉, 1/C = T/(εS) 의 관계가 성립한다. 따라서, 일반적으로는, 그 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 1 도전성 사이드 월 구조체와의 거리는 게이트 절연막 (3) 의 막두께보다 크게 구성할 수 있다. 그리고, 그 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 1 도전성 사이드월 구조체와의 거리는 그 제 3 절연성 사이드월 구조체의 두께, 즉 그 제 3 실리사이드층 (14-1) 과 그 제 1 도전성 사이드월 구조체와의 거리보다 크게 구성할 수 있다. 어떻든 간에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크고, 또한 제 3 용량 (C3) 의 역수보다 크면, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 1 도전성 사이드월 구조체는 또한 제 1 게이트 측벽 도전막 (10-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 그 제 3 절연성 사이드월 구조체에 접하고, 또 그 제 3 절연성 사이드월 구조체에 의해 제 3 실리사이드층 (14-1) 으로부터 이간되고 또한 전기적으로 절연된다.
그 제 1 절연성 사이드월 구조체는, 제 1 게이트 측벽 절연막 (6-1) 과, 제 3 게이트 측벽 절연막 (7-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 절연막 (6-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 1 측벽에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 은 또한 제 1 게이트 측벽 도전 막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
그 제 3 절연성 사이드월 구조체는 제 5 게이트 측벽 절연막 (24-1) 을 포함할 수 있다. 그 제 5 게이트 측벽 절연막 (24-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합의 상부, 그리고 그 제 1 도전성 사이드월 구조체의 상부 및 외측 측벽에 걸쳐서 연장된다. 제 5 게이트 측벽 절연막 (24-1) 은, 그 제 1 도전성 사이드월 구조체를 그 드레인 영역으로부터 이간시킴과 함께 전기적으로 절연한다.
전술한 제 2 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은, 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 2 사이드월 구조체의 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 2 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 2 사이드월 구조체는 제 2 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 2 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 2 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접하는 제 4 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 제 4 절연성 사이드월 구조체에 의해 그 제 4 실리사이드층 (14-2) 으로부터 이간되고 또한 전기적으로 절연되는 제 2 도전성 사이드월 구조체를 포함할 수 있다. 즉, 그 제 2 도전성 사이드월 구조체는 게이트 구조체 및 드레인 영역으로부터 전기적으로 절연되어, 전기적으로 부유되어 있다.
그 제 2 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 2 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 2 도전성 사이드월 구조체와 제 2 익스텐션 (9-2) 및 소스 (11-2) 사이에 제 2 용량 (C2) 을 제공한다. 그 제 3 절연성 사이드월 구조체는, 그 제 2 도전성 사이드 월 구조체와 그 제 4 실리사이드층 (14-2) 사이에 제 3 용량 (C3) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 또한, 제 1 용량 (C1) 의 역수는 제 3 용량 (C3) 의 역수보다 크다. 이 관계에 의해, 그 제 2 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 소스 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 소스 영역의 전위에 보다 강하게 추종한다. 용량 (C) 의 역수는, 그 유전체의 유전율 (ε) 과 면적 (S) 의 곱으로 유전체의 막두께 (T) 를 나눈 값에 의해 주어진다. 즉, 1/C = T/(εS) 의 관계가 성립한다. 따라서, 일반적으로는, 그 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 2 도전성 사이드월 구조체와의 거리는 게이트 절연막 (3) 의 막두께보다 크게 구성할 수 있다. 그리고, 그 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 2 도전성 사이드월 구조체와의 거리는 그 제 4 절연성 사이드월 구조체의 두께, 즉 그 제 4 실리사이드층 (14-2) 과 그 제 2 도전성 사이드월 구조체와의 거리보다 크게 구성할 수 있다. 어떻든 간에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크고, 또한 제 3 용량 (C3) 의 역수보다 크면, 그 제 2 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 2 도전성 사이드월 구조체는 또한 제 2 게이트 측벽 도전막 (10-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되어서, 다시 그 제 4 절연성 사이드월 구조체에 접하고, 또 그 제 4 절연성 사이드월 구조체에 의해 제 4 실리사이드층 (14-2) 으로부터 이간되고 또한 전기적으로 절연된다.
그 제 2 절연성 사이드월 구조체는, 제 2 게이트 측벽 절연막 (6-2) 과, 제 4 게이트 측벽 절연막 (7-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 절연막 (6-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 2 측벽에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 은 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
그 제 4 절연성 사이드월 구조체는 제 6 게이트 측벽 절연막 (24-2) 을 포함할 수 있다. 그 제 6 게이트 측벽 절연막 (24-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합의 상부, 그리고 그 제 1 도전성 사이드월 구조체의 상부 및 외측 측벽에 걸쳐서 연장된다. 제 6 게이트 측벽 절연막 (24-2) 은, 그 제 2 도전성 사이드월 구조체를 그 드레인 영역으로부터 이간시킴과 함께 전기적으로 절연한다.
도 21 은, 도 20 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 여기서, 소스가 0V, 게이트가 0V, 드레인이 1.5V 의 전위를 각각 취한 경우의 게이트 부근의 전계를 나타낸다. 전술한 바와 같이, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다. 구체적으로는, 제 1 게이트 측벽 도전막 (10-1) 은 게이트 전위 0V 와 비교하여 드레인 전위 1.5V 에 보다 강하게 추종하기 때문에, 예를 들어, 1.0V 의 전위를 취할 가능성이 있다. 따라서, 제 1 게이트 측벽 도전막 (10-1) 으로 구성되는 제 1 도전성 사이드월 구조체가 전기적으로 부유되어 있어도, 도 21 에 나타내는 바와 같이, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계가 생기는 것 뿐만 아니라, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계도 생긴다. 또한, 제 1 익스텐션 (9-1) 및 제 3 실리사이드층 (14-1) 으로부터 제 1 게이트 측벽 도전막 (10-1) 으로 달리는 전계가 생긴다. 즉, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계가 생김으로써, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계의 집중이 완화된다. 바꾸어 말하면, 제 1 도전성 사이드월 구조체를 포함하는 제 1 사이드월 구조체의 존재는 게이트-드레인 사이의 전계 집중을 완화시킨다.
밴드간 터널 전류는, 게이트-드레인 사이의 전계 집중이 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스 터의 구동 능력을 저하시키지 않고서, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
이하, 전술한 구조의 실현 방법에 관하여 구체적으로 설명한다.
전술한 게이트 구조체는 게이트 (5) 와 제 5 실리사이드층 (15) 을 포함할 수 있지만, 반드시 이 구성에 한정되는 것은 아니다. 전술한 게이트 구조체는 게이트로서의 역할을 해낼 수 있는 구성이면 된다. 전술한 게이트 구조체를 게이트 (5) 와 제 5 실리사이드층 (15) 으로 구성하는 경우, 전형적으로는 아래와 같이 구성할 수 있다. 게이트 (5) 는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 폴리실리콘막의 두께는 특별히 한정되지는 않지만, 전형적으로는 150㎚ 여도 된다. 게이트 길이는 특별히 한정되지는 않지만, 전형적으로는 130㎚ 여도 된다. 게이트 폭은 특별히 한정되는 것은 아니다. 제 5 실리사이드층 (15) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는, 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 코발트 실리사이드층을 폴리실리콘층 상에 형성하는 경우, 그 막두께는 특별히 한정되지는 않지만, 예를 들어 150㎚ 여도 된다. 제 5 실리사이드층 (15) 의 게이트 길이방향 및 게이트 폭방향의 치수는, 게이트 (5) 의 그것과 동일하다.
전술한 게이트 절연막 (3) 은 절연체로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiON (실리콘산질화물) 으로 구성할 수 있다. 게이트 절연막 (3) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 20Å 이어도 된다.
제 1 사이드월 구조체는, 제 1 절연성 사이드월 구조체와 제 3 절연성 사이드월 구조체와 제 1 도전성 사이드월 구조체로 이루어진다.
제 1 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 1 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 절연성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 절연막 (6-1) 과 제 3 게이트 측벽 절연막 (7-1) 으로 구성할 수 있다. 제 1 게이트 측벽 절연막 (6-1) 과 제 3 게이트 측벽 절연막 (7-1) 의 조합은 오프셋 스페이서로서의 역할을 한다. 제 1 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되며, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 그리고, 제 1 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 3 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 1 도전성 사이드월 구조체를 드레인 영역, 구체적으로는 제 3 실리사이드층 (14-1) 으로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 3 절연성 사이드월 구조체는 다층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 단일층 구조로 하는 것도 가능하다. 제 3 절연성 사이드월 구조체는, 예를 들어, 제 5 게이트 측벽 절연막 (24-1) 으로부터 구성할 수 있다. 제 3 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물 또는 실리콘산화물로 구성할 수 있다. 제 3 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는, 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전술한 제 1 절연성 사이드월 구조체의 막두께보다 얇게 구성하는 것이 바람직하다. 또한, 제 3 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는, 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 1 도전성 사이드월 구조체는 다층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 단일층 구조로 하는 것도 가능하다. 제 1 도전성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 도전막 (10-1) 으로 구성할 수 있다. 제 1 게이트 측벽 도전막 (10-1) 은 도전성 물질로 구성할 수 있으며, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어 2E20[1/㎤] 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게 이트 폭과 동일한 것이 바람직하다.
제 1 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 드레인 전위를 추종하면 된다. 제 1 도전성 사이드월 구조체의 전위는 반드시 드레인 전위와 동일할 필요는 없다. 그래서, 제 1 도전성 사이드월 구조체는, 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하도록 구성할 수 있고, 이 때문에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 3 용량 (C3) 의 역수보다 커지도록 제 1 절연성 사이드월 구조체 및 제 3 절연성 사이드월 구조체를 구성하였다.
제 2 사이드월 구조체는 전술한 제 1 사이드월 구조체와 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 전계 집중을 완화시키는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 그래서, 드레인측에 위치하는 제 1 사이드월 구조체가 제 1 도전성 사이드월 구조체를 포함하고, 또한 그 제 1 도전성 사이드월 구조체가 게이트 및 드레인으로부터 전기적으로 절연되고, 또한 제 1 용량 (C1) 의 역수를 제 3 용량 (C3) 의 역수보다 크게 함으로써, 그 제 1 도전성 사이드월 구조체의 전위가, 게이트 전위와 비교하여 보다 드레인을 강하게 추종하도록 하면 된다. 따라서, 소스측에 위치하는 제 2 사이드월 구조체에 이러한 요구가 없는 경우에는, 반드시 전술한 제 1 도전성 사이드월 구조체와 동일한 구조로 할 필요는 없다. 예를 들어, 제 2 사이드월 구조체를 기지의 사이드월 구조체로 구성하는 것이 가능하다. 또한, 제 2 사이드월 구조체를 전술한 제 1 사이드월 구조체와 유사한 구조, 즉 층 구조 는 동일하지만, 각 막두께나 물질 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 제 2 사이드월 구조체를 제 1 사이드월 구조체와 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 제 2 사이드월 구조체가 제 1 사이드월 구조체와 동일한 구조를 취하는 경우에 관하여 설명한다.
제 2 사이드월 구조체는, 제 2 절연성 사이드월 구조체와 제 4 절연성 사이드월 구조체와 제 2 도전성 사이드월 구조체로 이루어진다.
제 2 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 2 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 절연성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 절연막 (6-2) 과 제 4 게이트 측벽 절연막 (7-2) 으로 구성할 수 있다. 제 2 게이트 측벽 절연막 (6-2) 과 제 4 게이트 측벽 절연막 (7-2) 의 조합은 오프셋 스페이서로서의 역할을 한다. 제 2 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 또한, 제 2 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 4 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 2 도전성 사이드월 구조체를 소스 영역, 구체적으로는 제 4 실리사이드층 (14-2) 으로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 4 절연성 사이드월 구조체는 다층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 단일층 구조로 하는 것도 가능하다. 제 4 절연성 사이드월 구조체는, 예를 들어, 제 6 게이트 측벽 절연막 (24-2) 으로 구성할 수 있다. 제 4 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물 또는 실리콘산화물로 구성할 수 있다. 제 4 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는, 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전술한 제 2 절연성 사이드월 구조체의 막두께보다 얇게 구성하는 것이 바람직하다. 또, 제 4 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는, 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 2 도전성 사이드월 구조체는 다층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 단일층 구조로 하는 것도 가능하다. 제 2 도전성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 도전막 (10-2) 으로 구성할 수 있다. 제 2 게이트 측벽 도전막 (10-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 두께, 즉 게이트 길이방향의 치 수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다.
제 2 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 소스 전위를 추종하면 된다. 제 2 도전성 사이드월 구조체는 반드시 소스 전위와 동일할 필요는 없다. 그래서, 제 2 도전성 사이드월 구조체는, 게이트 전위와 비교하여 보다 소스 전위에 가까운 전위를 취하도록 구성할 수 있고, 이 때문에 전술한 관계, 즉 제 1 용량 (C1) 의 역수가 제 3 용량 (C3) 의 역수보다 커지도록 제 1 절연성 사이드월 구조체 및 제 3 절연성 사이드월 구조체를 구성하였다.
전술한 바와 같이, 드레인 영역은, 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 1 포켓 영역 (8-1) 과, 제 3 실리사이드층 (14-1) 으로 구성할 수 있다. 드레인 (11-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 드레인 (11-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 드레인 (11-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 드레인 (11-1) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 드레인 (11-1) 상에 형성되는 제 3 실리사이드층 (14-1) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 제 3 실리사이드층 (14-1) 의 상부 내측 측부가 제 5 게이트 측볍 절연막 (24-1) 의 하부 외측 측부에 접할 필요가 있기 때문에, 제 3 실리사이드층 (14-1) 의 상부 영역이 게이트 절연막 (3) 보다 높은 레벨이 되도록 제 3 실리사이드층 (14-1) 의 두께를 정할 필요가 있다. 제 3 실리사이드층 (14-1) 의 막두께는, 예를 들어, 100㎚ 여도 된다.
제 1 익스텐션 (9-1) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 1 익스텐션 (9-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 1 익스텐션 (9-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 드레인 (11-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 1 익스텐션 (9-1) 의 깊이는 드레인 (11-1) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 익스텐션 (9-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대략 정합하고, 그 제 1 익스텐션 (9-1) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 1 포켓 영역 (8-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 1 포켓 영역 (8-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 1 포켓 영역 (8-1) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 1 익스텐션 (9-1) 의 불순물 의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 1 포켓 영역 (8-1) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 1 포켓 영역 (8-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 1 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
소스 영역은 드레인 영역과 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 밴드간 터널 전류를 억제하는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 따라서, 소스 영역에 이러한 요구가 없는 경우에는, 반드시 전술한 드레인 영역과 동일한 구조로 할 필요는 없다. 예를 들어, 소스 영역을 기지의 구성으로 하는 것이 가능하다. 또한, 소스 영역을 전술한 드레인 영역과 유사한 구조, 즉 층 구조는 동일하지만, 각 층두께나 불순물의 농도 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 소스 영역을 드레인 영역과 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 소스 영역이 드레인 영역과 동일한 구조를 취하는 경우에 관하여 설명한다.
전술한 바와 같이, 소스 영역은, 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 2 포켓 영역 (8-2) 과, 제 4 실리사이드층 (14-2) 으로 구성할 수 있다. 소스 (11-2) 는 불순물이 도입된 실리콘으로 구성할 수 있다. 그 소스 (11-2) 가 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 소스 (11-2) 는 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 소스 (11-2) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 소스 (11-2) 상에 형성되는 제 4 실리사이드층 (14-2) 은 금속 실리사이드화 반응에 의해 형성할 수 있다. 폴리실리콘막의 실리콘 원자와 실리사이드 반응시키는 금속으로는 전형적으로는 고융점 금속이어도 되고, 예를 들어, Co (코발트) 여도 된다. 제 4 실리사이드층 (14-2) 의 상부 내측 측부가 제 6 게이트 측벽 절연막 (24-2) 의 하부 외측 측부에 접할 필요가 있기 때문에, 제 4 실리사이드층 (14-2) 의 상부 영역이 게이트 절연막 (3) 보다 높은 레벨이 되도록, 제 4 실리사이드층 (14-2) 의 두께를 정할 필요가 있다. 제 4 실리사이드층 (14-2) 의 막두께는, 예를 들어 100㎚ 여도 된다.
제 2 익스텐션 (9-2) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 2 익스텐션 (9-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 2 익스텐션 (9-2) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 소스 (11-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 2 익스텐션 (9-2) 의 깊이는 소스 (11-2) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 익스텐션 (9-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대략 정합하고, 그 제 2 익스텐션 (9-2) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 2 포켓 영역 (8-2) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 2 포켓 영역 (8-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 2 포켓 영역 (8-2) 은, P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 2 익스텐션 (9-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 2 포켓 영역 (8-2) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 2 포켓 영역 (8-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 포켓 영역 (8-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 2 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
실리콘 기판 (1) 중에 형성되는 P 형 웰 (4) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 농도는 특별히 한정되지는 않지만, 전형적으로는 5E17[1/㎤] 여도 된다.
(효과)
밴드간 터널 전류는, 게이트-드레인 사이의 전계가 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 게이트 전위와 비교하여 보다 드레인 전위에 강하게 추종하는 제 1 도전 성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 게이트 전위와 비교하여 드레인 전위에 보다 강하게 추종하는 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
(제조 방법)
도 22 내지 도 28 은, 본 발명의 제 3 실시형태에 관련된 트랜지스터의 일련 의 제조 공정을 나타내는 부분 수직 단면도이다. 도 20 및 도 21 에 나타낸 트랜지스터의 제조 방법에 관하여, 도면을 참조하면서, 이하 설명한다.
도 22(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 표면을 산화시킴으로써 그 표면 상에 막두께 10㎚ 의 패드 산화막 (51) 을 형성한다.
도 22(b) 에 나타내는 바와 같이, 패드 산화막 (51) 상에 기지의 데포지션 방법으로 질화막을 퇴적하고, 그 질화막을 기지의 방법으로 패터닝함으로써, 패드 산화막 (51) 상에 선택적으로 질화막 패턴 (52) 을 형성한다.
도 22(c) 에 나타내는 바와 같이, 질화막 패턴 (52) 을 마스크로서 사용하고, 기지의 LOCOS 산화 (Local Oxidation Of Silicon) 를 실시함으로써, 실리콘 기판 (1) 의 표면에 선택적으로 필드 산화막 (2) 을 형성한다.
도 22(d) 에 나타내는 바와 같이, 질화막 패턴 (52) 과 패드 산화막 (51) 을 기지의 건식 에칭에 의해 제거하고, 필드 산화막 (2) 에 의해 덮여 있지 않은 실리콘 기판 (1) 의 표면을 노출시킨다.
도 23(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 노출 표면을 열산화함으로써, 막두께 2㎚ 의 게이트 산화막 (3) 을 그 노출 표면 상에 형성한다.
도 23(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 을 덮음과 함께, 게이트 산화막 (3) 상에 윈도우를 갖는 레지스트 패턴 (53) 을 형성한다.
도 23(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 마스크로서 사용하고, 선택적으로 이온 주입을 실시함으로써, 실리콘 기판 (1) 의 상부 영역에 선택적으로 P 형 웰 (4) 을 형성한다. 그 이온 주입은 기판면에 대하여 수직방향으로부터, P 형 이온종으로서 BF2 를 사용하고, 가속 에너지 80KeV, 도즈량 5E12[1/㎠] 의 조건하에 실시할 수 있다. 이온종 BF2 는, 게이트 산화막 (3) 을 관통하여 실리콘 기판 (1) 의 상부 영역에 주입된다. 이 경우, P 형 웰 (4) 의 깊이는 200㎚ 가 된다.
도 23(d) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 기지의 방법에 의해 제거한다.
도 24(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 1500Å 의 폴리실리콘막 (54) 을 게이트 산화막 (3) 상 및 필드 산화막 (2) 상에 걸쳐서 퇴적한다.
도 24(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 폴리실리콘막 (54) 을 덮음과 함께, 게이트 산화막 (3) 의 상방에 윈도우를 갖는 레지스트 패턴 (55) 을 형성한다. 그 레지스트 패턴 (55) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을 선택적으로 폴리실리콘막 (54) 에 이온 주입한다. 그 이온 주입은, 기판면에 대하여 수직방향으로부터, 가속 에너지 15KeV, 도즈량 2E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 게이트 산화막 (3) 상으로 연장되는 폴리실리콘막 (54) 에 N 형 불순물이 도입된다.
도 24(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (55) 을 제거하고, 그 후, 리소그래피 기술에 의해 새로운 레지스트 패턴을 폴리실리콘막 (54) 상에 형성 한다. 그 후, 그 새로운 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막 (54) 을 패터닝함으로써, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 를 게이트 산화막 (3) 상에 선택적으로 형성한다. 폴리실리콘막 (54) 의 패터닝은 건식 에칭을 사용하여 실시할 수 있다. 게이트의 길이와 폭은 전술한 바와 동일하다. 구체적으로는, 게이트 길이는 특별히 한정할 필요는 없지만, 전형적으로는 100㎚ 여도 된다. 또, 게이트 폭은 특별히 한정할 필요는 없다.
도 24(d) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 70㎚ 의 산화막 (56) 을 게이트 (5) 의 상면 및 측벽, 또, 게이트 절연막 (3) 상, 그리고 필드 산화막 (2) 상에 형성한다.
도 25(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 10㎚ 의 질화막을 산화막 (56) 상에 퇴적한다. 그 후, 건식 에칭에 의해 질화막과 산화막 (56) 을 에칭하고, 게이트 (5) 의 상면 및 측벽만을 남김으로써, 게이트 (5) 의 상면 및 측벽으로만 연장되는 게이트 측벽 절연막 (6) 과, 게이트 (5) 의 측벽으로만 연장되는 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 선택적으로 형성한다. 여기서, 게이트 (5) 의 측벽에 위치하는 게이트 측벽 절연막 (6) 과 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 조합은 사이드월 스페이서로서의 역할을 한다.
도 25(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (57) 을 형성한다. 여기서, 레지스트 패턴 (57) 의 단부와 사이드월 스페이서와의 거리를 0.5㎛ 로 한다. 그 후, 그 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 사용하고, 기판면에 대하여 경사 방향으로부터, P 형 이온종으로서 BF2 (2불화붕소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 실리콘 기판 (1) 을 회전시키면서, 기판면에 30도의 경사 각도로, 가속 에너지 80KeV, 도즈량 2E13[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 200㎚, 또한 불순물 농도가 1E18[1/㎤] 인 제 1 및 제 2 포켓 영역 (8-1, 8-2) 을 선택적으로 형성한다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 은, 게이트 절연막 (3) 으로부터 이간된 깊은 영역에 있어서, 필드 산화막 (2) 으로부터 내측을 향하여 연장된다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 내측 단부는 이온의 비스듬한 주입에 의해 형성되기 때문에, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 보다 내측에 위치한다.
도 25(c) 에 나타내는 바와 같이, 전술한 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 재차 사용하고, 기판면에 대하여 수직방향으로부터, N 형 이온종으로서 As (비소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 기판면에 대하여 수직방향으로부터, 가속 에너지 5KeV, 도즈량 1E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊 이가 50㎚, 또한 불순물 농도가 2E20[1/㎤] 인 제 1 및 제 2 익스텐션 (9-1, 9-2) 을 선택적으로 형성한다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은, 제 1 및 제 2 포켓 영역 (8-1, 8-2) 상, 또한 게이트 산화막 (3) 아래로 연장된다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은 이온의 수직방향에서의 주입에 의해 형성되기 때문에, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 대략 자기정합한다. 구체적으로는, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 ±10㎚ 의 오차로 정합한다. 바꾸어 말하면, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 자기정합하거나, 또는 10㎚ 이내의 양만큼 오버랩되거나, 또는 10㎚ 이내의 양만큼 오프셋된다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 그 후, 레지스트 패턴 (57) 을 기지의 방법으로 제거한다.
도 25(d) 에 나타내는 바와 같이, 필드 산화막 (2), 게이트 절연막 (3), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상에, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 50㎚ 의 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 게이트 (5) 의 측벽에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접하는 부분만 남김으로써, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 게이트 산화막 (3) 상이고 또한 게이트 (5) 의 측벽 근방에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 게이트 길이방향에 있어서의 치수는 50㎚ 이다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면의 레벨은, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 실질적으로 동일하다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다.
도 26(a) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (58) 을 형성한다. 그 후, 그 레지스트 패턴 (58), 게이트 (5), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2), 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을, 게이트 (5) 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 그리고 제 1 및 제 2 익스텐션 (9-1, 9-2) 및 제 1 및 제 2 포켓 영역 (8-1, 8-2) 에 선택적으로 이온 주입한다. 그 이온 주입은, 구체적으로는 기판면에 대하여 수직방향으로부터, 가속 에너지 20KeV, 도즈량 5E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 와, 불순물이 도입된 폴리실리콘으로 이루어지는 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성함과 함께, P 형 웰 (4) 중에는 드레인 (11-1) 및 소스 (11-2) 를 선택적으로 형성한다.
N 형 불순물은 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 저부까지는 도달하지 않기 때문에, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다. 또, N 형 불순물은 게이트 (5) 의 저부까지는 도달하지 않기 때문에, 게이트 (5) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다.
드레인 (11-1) 및 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 경계를 접하고 있다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 경계를 접하고 있다. 전술한 바와 같이, 드레인 (11-1) 및 소스 (11-2) 의 불순물 농도는 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 불순물 농도보다 높다. 또한, 드레인 (11-1) 및 소스 (11-2) 는, P 형 불순물이 도입된 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 외측 영역 및 N 형 불순물이 도입된 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 외측 영역에 선택적으로 N 형 불순물을 도입하여 형성하였기 때문에, 드레인 (11-1) 및 소스 (11-2) 는 상부 영역에서 농도가 높고, 하부 영역에서 농도가 낮아진다. 그 이온 주입 후, 레지스트 패턴 (58) 을 기지의 방법에 의해 제거한다.
그 후, 전술한 이온 주입 공정에서 도입된 이온, 즉 제 1 및 제 2 포켓 영역 (8-1, 8-2) 중에 도입된 P 형 불순물, 그리고, 게이트 (5) 중, 제 1 및 제 2 익스텐션 (9-1, 9-2) 중, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 중, 드레인 (11-1) 중 및 소스 (11-2) 중에 도입된 N 형 불순물을 활성화하기 위해, 열처리를 실시한다. 그 열처리는 RTA (Rapid Thermal Anneal) 로 실시할 수 있다. 구체적으로는, RTA 는 1000℃ 의 온도에서 10초간 실시한다.
도 26(b) 에 나타내는 바와 같이, 게이트 측벽 절연막 (6) 상, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상, 및 게이트 산화막 (3) 상에 실리콘산화막 (61) 을 기지의 방법에 의해 퇴적한다.
도 26(c) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 레지스트 패턴 (62) 을 형성한다. 그 레지스트 패턴 (62) 은, 필드 산화막 (2) 을 덮음과 함께, 게이트 측벽 절연막 (6) 상, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상, 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상에 걸쳐서 연장되는 실리콘산화막 (61) 부분을 덮고, 드레인 (11-1) 및 소스 (11-2) 의 상방에 윈도우를 갖는다.
도 26(d) 에 나타내는 바와 같이, 레지스트 패턴 (62) 을 마스크로서 사용하고, 실리콘산화막 (61) 을 선택적으로 제거함으로써, 드레인 (11-1) 및 소스 (11-2) 의 상면으로 연장되는 게이트 산화막 (3) 을 선택적으로 노출시킨다. 그 후, 그 레지스트 패턴 (62) 을 기지의 방법에 의해 제거한다.
도 27(a) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 레지스트 패턴 (63) 을 형성한다. 그 레지스트 패턴 (63) 은, 게이트 (5) 의 상방에 윈도우를 갖는다.
도 27(b) 에 나타내는 바와 같이, 그 레지스트 패턴 (63) 을 마스크로서 사용하여, 게이트 (5) 의 상방으로 연장되는 게이트 측벽 절연막 (6) 및 산화막 (61) 을 선택적으로 제거해서, 게이트 (5) 의 상면을 노출시킨다. 그 결과, 제 1 및 제 2 게이트 측벽 절연막 (6-1, 6-2), 및 제 5 및 제 6 게이트 측벽 절연막 (24-1, 24-2) 을 형성한다.
도 27(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (63) 을 기지의 방법에 의해 제거한다.
도 27(d) 에 나타내는 바와 같이, 게이트 (5) 의 노출 상면, 제 1 및 제 2 게이트 측벽 절연막 (6-1, 6-2) 의 내측 상부, 제 5 및 제 6 게이트 측벽 절연막 (24-1, 24-2) 의 상면 및 측면, 드레인 (11-1) 의 노출 상면, 소스 (11-2) 의 노출 상면, 및 필드 산화막 (2) 상에 기지의 방법, 예를 들어, 스퍼터링에 의해 Co (코발트) 막 (60) 을 퇴적한다.
도 28 에 나타내는 바와 같이, 열처리를 실시하여 실리사이드화 반응을 일으킨다. 그 열처리는, 예를 들어, 600℃ 의 온도에서 30초의 시간 동안 실시함으로써, Co (코발트) 막 (60) 과 폴리실리콘으로 이루어지는 게이트 (5) 상면과의 계면, Co (코발트) 막 (60) 과 폴리실리콘으로 이루어지는 드레인 (11-1) 및 소스 (11-2) 의 계면에서 코발트 실리사이드 반응을 일으킨다. 그 결과, 게이트 (5) 의 상면, 드레인 (11-1) 및 소스 (11-2) 의 상면으로 연장되는 Co (코발트) 막 (60) 이 선택적으로 실리사이드화된다. 그 열처리 후, Co (코발트) 막 (60) 의 미반응 부분만 습식 에칭에 의해 제거하고, 실리사이드 반응한 부분만 남김으로써, 게이트 (5) 상면에 제 5 실리사이드층 (15) 을 자기정합적으로 형성하고, 드레인 (11-1) 및 소스 (11-2) 의 상면에 제 3 및 제 4 실리사이드층 (14-1, 14-2) 을 각 각 자기정합적으로 형성한다. 여기서, 게이트 (5) 와 제 5 실리사이드층 (15) 은 오믹 컨택트를 취한다. 또, 드레인 (11-1) 및 소스 (11-2) 의 상면과 제 3 및 제 4 실리사이드층 (14-1, 14-2) 은 각각 오믹 컨택트를 취한다.
전술한 제조 공정의 결과, 전술한 제 1 및 제 2 사이드월 구조체가 형성된다. 즉, 전술한 제조 공정의 결과 얻어지는 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 드레인 영역에 포함되는 제 3 실리사이드층 (14-1) 의 상부 영역의 내측 단부에 접하는 제 3 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 제 3 절연성 사이드월 구조체에 의해 제 3 실리사이드층 (14-1) 으로부터 이간되고 또한 전기적으로 절연되는 제 1 도전성 사이드월 구조체로 구성된다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께, 그 제 3 절연성 사이드월 구조체에 의해 전술한 드레인 영역에서 전기적으로 절연된다. 그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체, 그 제 3 절연성 사이드월 구조체 및 게이트 절연막 (3) 에 의해 전기적으로 부유된다. 전술한 바와 같이, 그 제 1 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 1 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 1 도전성 사이드월 구조체와 제 1 익스텐션 (9-1) 및 드레인 (11-1) 사이에 제 2 용량 (C2) 을 제공한다. 그 제 3 절연성 사이드월 구조체는, 그 제 1 도전성 사이드월 구조 체와 그 제 3 실리사이드층 (14-1) 사이에 제 3 용량 (C3) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 또, 제 1 용량 (C1) 의 역수는 제 3 용량 (C3) 의 역수보다 크다. 이 관계에 의해, 그 제 1 도전성 사이드월 구조체의 전위는, 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 1 도전성 사이드월 구조체는 또한 제 1 게이트 측벽 도전막 (10-1) 을 포함한다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되며, 또한, 그 제 3 절연성 사이드월 구조체에 의해 전술한 드레인 영역에서 이간되고 또한 전기적으로 절연된다.
그 제 1 절연성 사이드월 구조체는, 제 1 게이트 측벽 절연막 (6-1) 과, 제 3 게이트 측벽 절연막 (7-1) 을 포함한다. 그 제 1 게이트 측벽 절연막 (6-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 1 측벽에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 은 또한 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
그 제 3 절연성 사이드월 구조체는 제 5 게이트 측벽 절연막 (24-1) 을 포함한다. 그 제 5 게이트 측벽 절연막 (24-1) 은, 그 제 1 게이트 측벽 절연막 (6-1) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합의 상부, 그리고, 그 제 1 도전성 사이드월 구조체의 상부 및 외측 측벽에 걸쳐서 연장된다. 제 5 게이트 측벽 절연막 (24-1) 은, 그 제 1 도전성 사이드월 구조체를 그 드레인 영역으로부터 이간시킴과 함께 전기적으로 절연한다.
전술한 제조 공정의 결과 얻어지는 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 소스 영역에 포함되는 제 4 실리사이드층 (14-2) 상부 영역의 내측 단부에 접하는 제 4 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 제 4 절연성 사이드월 구조체에 의해 제 4 실리사이드층 (14-2) 으로부터 이간되고 또한 전기적으로 절연되는 제 2 도전성 사이드월 구조체로 구성된다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께, 그 제 4 절연성 사이드월 구조체에 의해 전술한 소스 영역으로부터 전기적으로 절연된다. 그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체, 그 제 4 절연성 사이드월 구조체 및 게이트 절연막 (3) 에 의해 전기적으로 부유된다. 전술한 바와 같이, 그 제 2 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 2 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 2 도전성 사이드월 구조체와 제 2 익스텐션 (9-2) 및 소스 (11-2) 사이에 제 2 용량 (C2) 을 제공한다. 그 제 4 절연성 사이드월 구조체는, 그 제 2 도전성 사이드월 구조체와 그 제 4 실리사이드층 (14-2) 사이에 제 3 용량 (C3) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 또, 제 1 용량 (C1) 의 역수는 제 3 용량 (C3) 의 역수보다 크다. 이 관계에 의해, 그 제 2 도전성 사이드월 구조체의 전위는, 게이트 구조체의 전위와 상이하고, 또한 소스 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 소스 영역의 전위에 보다 강하게 추종한다.
그 제 2 도전성 사이드월 구조체는 또한 제 2 게이트 측벽 도전막 (10-2) 을 포함한다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연되며, 또 그 제 4 절연성 사이드월 구조체에 의해 전술한 드레인 영역에서 이간되고 또한 전기적으로 절연된다.
그 제 2 절연성 사이드월 구조체는, 제 2 게이트 측벽 절연막 (6-2) 과, 제 4 게이트 측벽 절연막 (7-2) 을 포함한다. 그 제 2 게이트 측벽 절연막 (6-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 제 2 측벽에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 은 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
그 제 4 절연성 사이드월 구조체는, 제 6 게이트 측벽 절연막 (24-2) 을 포함한다. 그 제 6 게이트 측벽 절연막 (24-2) 은, 그 제 2 게이트 측벽 절연막 (6-2) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합의 상부, 그리고, 그 제 2 도전성 사이드월 구조체의 상부 및 외측 측벽에 걸쳐서 연장된다. 제 6 게이트 측벽 절연막 (24-2) 은, 그 제 2 도전성 사이드월 구조체를 그 드레인 영역으로부터 이간시킴과 함께 전기적으로 절연한다.
한편, 전술한 불순물의 도전형이나, 각 막의 막두께, 불순물 농도에 관한 기재는 어디까지나 일례로서, 반드시 그 기재 사항에 한정되는 것은 아니다. 또한, 전술한 실시형태와 마찬가지로, 전술한 전계 효과형 트랜지스터를 슈퍼 스팁 레트로그레이드 웰 (Super Steep Retrograde Well) 중에 형성하는 것도 가능하다. 또한, 전술한 전계 효과형 트랜지스터를, SOI 기판 상, SOS 기판 상, 또는 SOQ 기판 상에 형성하는 것도 가능하다.
(4) 제 4 실시형태
본 발명의 제 4 실시형태는 전계 효과형 트랜지스터를 제공한다. 도 29 는, 본 발명의 제 4 실시형태에 관련된 트랜지스터의 구성을 나타내는 부분 수직 단면도이다. 도 30 은, 도 29 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 본 실시형태가 전술한 제 1 실시형태와 상이한 주된 점은, 사이드월 구조체에 포함되는 도전성 사이드월 구조체가, 게이트 그리고 드레인 및 소스로부터 전기적으로 절연됨과 함께, 게이트의 전위보다 드레인 및 소스의 전위에 보다 강하게 추종하는 전위를 갖는 것이다.
(구성)
본 발명의 제 4 실시형태에 관련된 전계 효과형 트랜지스터는, 도 29 에 나타내는 바와 같이 실리콘 기판 (1) 상에 형성된다. 구체적으로는, 필드 산화막 (2) 이 실리콘 기판 (1) 상에 선택적으로 형성된다. 그 필드 산화막 (2) 은 실리콘 기판 (1) 의 활성 영역을 획정한다. 그 활성 영역에는 P 형 웰 (4) 이 형성된다. 그 전계 효과형 트랜지스터는 그 P 형 웰 (4) 에 형성된다. 그 전계 효과형 트랜지스터는, 게이트 절연막 (3) 과, 그 게이트 절연막 (3) 상에 형성되는 게이트 구조체와, 그 게이트 구조체의 양측벽에 형성되는 제 1 및 제 2 사이드월 구조체와, 소스 영역과, 드레인 영역과, 그 소스 영역과 그 드레인 영역 사이에 획정되는 채널 영역을 포함할 수 있다.
그 드레인 영역은, 드레인 (11-1) 과, 그 드레인 (11-1) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 1 익스텐션 (9-1) 과, 그 드레인 (11-1) 의 내측이고 또한 그 제 1 익스텐션 (9-1) 의 직하로 연장되는 제 1 포켓 영역 (8-1) 을 포함할 수 있다. 드레인 (11-1) 의 외측 단부는 필드 산화막 (2) 에 의 해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 접한다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 더욱 내측에 위치한다. 드레인 (11-1) 과 제 1 익스텐션 (9-1) 및 제 1 포켓 영역 (8-1) 과의 경계는, 제 1 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 드레인 (11-1) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 그 드레인 영역을 구성하는 드레인 (11-1) 과 제 1 익스텐션 (9-1) 은 실질적으로 동전위, 즉 드레인 전위를 갖는다.
그 소스 영역은, 소스 (11-2) 와, 그 소스 (11-2) 의 내측이고 또한 게이트 절연막 (3) 의 직하로 연장되는 제 2 익스텐션 (9-2) 과, 그 소스 (11-2) 의 내측이고 또한 그 제 2 익스텐션 (9-2) 의 직하로 연장되는 제 2 포켓 영역 (8-2) 을 포함할 수 있다. 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 접한다. 제 2 포켓 영역 (8-2) 의 내측 단부는 제 2 익스텐션 (9-2) 의 내측 단부보다 더욱 내측에 위치한다. 소스 (11-2) 와 제 2 익스텐션 (9-2) 및 제 2 포켓 영역 (8-2) 과의 경계는, 제 2 사이드월 구조체의 외측 단부보다 약간 내측에 위치한다. 소스 (11-2) 의 상부 내측 영역은 게이트 절연막 (3) 의 측부 직하에 위치한다. 그 소스 영역을 구성하는 소스 (11-2) 와 제 2 익스텐션 (9-2) 은 실질적으로 동전위, 즉 소스 전위를 갖는다.
전술한 게이트 구조체는, 게이트 절연막 (3) 상으로 연장되는 게이트 (5) 를 포함할 수 있다. 그 게이트 구조체를 구성하는 게이트 (5) 는 실질적으로 동전위, 즉 게이트 전위를 갖는다.
전술한 제 1 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 1 사이드월 구조체 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 1 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 1 사이드월 구조체는 제 1 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 1 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 1 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부 터 이간되고 또한 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 그 제 1 익스텐션 (9-1) 과 드레인 (11-1) 으로부터 이간되고 또한 전기적으로 절연되는 제 1 도전성 사이드월 구조체를 포함할 수 있다. 즉, 그 제 1 도전성 사이드월 구조체는 게이트 구조체 및 드레인 영역으로부터 전기적으로 절연되어, 전기적으로 부유되어 있다.
그 제 1 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 1 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 1 도전성 사이드월 구조체와 제 1 익스텐션 (9-1) 및 드레인 (11-1) 사이에 제 2 용량 (C2) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 이 관계에 의해, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다. 용량 (C) 의 역수는, 그 유전체의 유전율 (ε) 과 면적 (S) 의 곱으로 유전체의 막두께 (T) 를 나눈 값에 의해 주어진다. 즉, 1/C = T/(εS) 의 관계가 성립한다. 따라서, 일반적으로는, 그 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 1 도전성 사이드월 구조체와의 거리는 게이트 절연막 (3) 의 막두께보다 크게 구성할 수 있다. 어떻든 간에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크면, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 1 도전성 사이드월 구조체는 또한 제 1 게이트 측벽 도전막 (10-1) 과, 제 7 게이트 측벽 도전막 (25-1) 을 포함할 수 있다. 그 제 1 게이트 측벽 도전막 (10-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연된다. 그 제 7 게이트 측벽 도전막 (25-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 게이트 측벽 도전막 (10-1) 에 접하고, 또한 그 제 1 게이트 측벽 도전막 (10-1) 에 의해 그 제 1 절연성 사이드월 구조체로부터 이간되고, 또한 그 제 1 게이트 측벽 도전막 (10-1) 과 전기적으로 도통하며, 또, 게이트 절연막 (3) 에 의해 전술한 드레인 영역을 구성하는 제 1 익스텐션 (9-1) 과 드레인 (11-1) 으로부터 이간됨과 함께 전기적으로 절연된다.
그 제 1 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 3 게이트 측벽 절연막 (7-1) 을 포함할 수 있다. 그 게이트 측벽 절연막 (6) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 상면과 제 1 및 제 2 측벽에 접한다. 그 게이트 측벽 절연막 (6) 은 또한 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
전술한 제 2 사이드월 구조체는 게이트 절연막 (3) 상에 형성된다. 이 경우, 게이트 절연막 (3) 은, 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성한다. 또한, 이러한 구성 대신에, 게이트 절연막 (3) 은 게이트 (5) 직하에만 형성하고, 그 제 2 사이드월 구조체의 아래로는 게이트 절연막 (3) 과 상이한 절연체를 연장시켜도 된다. 이 게이트 절연막 (3) 과 상이한 절연체는, 게이트 (5) 와 오버랩되도록 게이트 (5) 의 제 2 측벽 근방 영역의 아래로 연장시켜도 된다. 즉, 제 2 사이드월 구조체는 제 2 절연성 층 구조체 상에 형성하면 된다. 여기서, 그 제 2 절연성 층 구조체는, 게이트 (5) 의 외측으로 연장되는 게이트 절연막 (3) 의 일부로 구성해도 되고, 또는 이것 대신에 게이트 절연막 (3) 과 상이한 절연체로 구성해도 되고, 또는 이들의 조합으로 구성해도 된다. 그 조합으로 구성하는 경우, 다층 구조로 해도 되고, 또는 게이트 (5) 에 가까운 영역으로 게이트 절연막 (3) 을 연장시키고, 게이트 (5) 로부터 먼 영역에는 게이트 절연막 (3) 과 상이한 절연막을 형성해도 된다. 이하, 게이트 절연막 (3) 이 게이트 (5) 직하뿐만 아니라 그 외측으로도 연장되도록 구성되고, 전술한 제 2 사이드월 구조체가 게이트 절연막 (3) 상에 형성되는 경우를 전형예로서 설명하지만, 전술한 바와 같이 반드시 이 구성에 한정시킬 필요는 없다.
그 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 그 제 2 익스텐션 (9-2) 과 소스 (11-2) 로부터 이간되고 또한 전기적으로 절연되는 제 2 도전성 사이드월 구조체를 포함할 수 있다. 즉, 그 제 2 도전성 사이드월 구조체는 게이트 구조체 및 드레인 영역으로부터 전기적으로 절연되어, 전기적으로 부유되어 있다.
그 제 2 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 2 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 2 도전성 사이드월 구조체와 제 2 익스텐션 (9-2) 및 소스 (11-2) 사이에 제 2 용량 (C2) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 이 관계에 의해, 그 제 2 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 소스 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다. 용량 (C) 의 역수는, 그 유전체의 유전율 (ε) 과 면적 (S) 의 곱으로 유전체의 막두께 (T) 를 나눈 값에 의해 주어진다. 즉, 1/C = T/(εS) 의 관계가 성립한다. 따라서, 일반적으로는, 그 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 구조체와 그 제 2 도전성 사이드월 구조체와의 거리는 게이트 절연막 (3) 의 막두께보다 크게 구성할 수 있다. 어떻든 간에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크면, 그 제 2 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 2 도전성 사이드월 구조체는 또한 제 2 게이트 측벽 도전막 (10-2) 과, 제 8 게이트 측벽 도전막 (25-2) 을 포함할 수 있다. 그 제 2 게이트 측벽 도전막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연된다. 그 제 8 게이트 측벽 도전막 (25-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 게이트 측벽 도전막 (10-2) 에 접하고, 또한 그 제 2 게이트 측벽 도전막 (10-2) 에 의해 그 제 2 절연성 사이드월 구조체로부터 이간되고, 또한 그 제 2 게이트 측벽 도전막 (10-2) 과 전기적으로 도통하며, 또, 게이트 절연막 (3) 에 의해 전술한 드레인 영역을 구성하는 제 2 익스텐션 (9-2) 과 소스 (11-2) 로부터 이간됨과 함께 전기적으로 절연된다.
그 제 2 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 4 게이트 측벽 절연막 (7-2) 을 포함할 수 있다. 그 게이트 측벽 절연막 (6) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 상면과 제 1 및 제 2 측벽에 접한다. 그 게이트 측벽 절연막 (6) 은 또한 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
도 30 은, 도 29 에 나타낸 트랜지스터의 게이트 부근의 전계를 나타내는 부분 확대 수직 단면도이다. 여기서, 소스가 0V, 게이트가 0V, 드레인이 1.5V 의 전위를 각각 취한 경우의 게이트 부근의 전계를 나타낸다. 전술한 바와 같이, 그 제 1 도전성 사이드월 구조체의 전위는 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다. 구체적으로는, 제 1 게이트 측벽 도전막 (10-1) 은 게이트 전위 0V 와 비교하여 드레인 전위 1.5V 에 보다 강하게 추종하기 때문에, 예를 들어, 1.0V 의 전위를 취할 가능성이 있다. 따라서, 제 1 게이트 측벽 도전막 (10-1) 으로 구성되는 제 1 도전성 사이드월 구조체가 전기적으로 부유되어 있어도, 도 30 에 나타내는 바와 같이, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계가 생기는 것 뿐만 아니라, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계도 생긴다. 또한, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 제 1 게이트 측벽 도전막 (10-1) 으로 달리는 전계가 생김과 함께, 드레인 (11-1) 으로부터 게이트 절연막 (3) 을 통하여 제 7 게이트 측벽 도전막 (25-1) 으로 달리는 전계가 생긴다. 즉, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체의 제 1 측면으로 달리는 전계가 생김으로써, 제 1 익스텐션 (9-1) 으로부터 게이트 절연막 (3) 을 통하여 게이트 (5) 로 달리는 전계의 집중이 완화된다. 바꾸어 말하면, 제 1 도전성 사이드월 구조체를 포함하는 제 1 사이드월 구조체의 존재는 게이트- 드레인 사이의 전계 집중을 완화시킨다.
밴드간 터널 전류는, 게이트-드레인 사이의 전계 집중이 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스 터의 구동 능력을 저하시키지 않고서, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
이하, 전술한 구조의 실현 방법에 관하여 구체적으로 설명한다.
전술한 게이트 구조체는 게이트 (5) 의 단일층으로 구성할 수 있지만, 반드시 이 구성에 한정되는 것은 아니다. 전술한 게이트 구조체는 게이트로서의 역할을 해낼 수 있는 구성이면 된다. 전술한 게이트 구조체를 게이트 (5) 단일층으로 구성하는 경우, 전형적으로는 아래와 같이 구성할 수 있다. 게이트 (5) 는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 폴리실리콘막의 두께는 특별히 한정되지는 않지만, 전형적으로는 150㎚ 여도 된다. 게이트 길이는 특별히 한정되지는 않지만, 전형적으로는 130㎚ 여도 된다. 게이트 폭은 특별히 한정되는 것은 아니다.
전술한 게이트 절연막 (3) 은 절연체로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 예를 들어, SiON (실리콘산질화물) 으로 구성할 수 있다. 게이트 절연막 (3) 의 막두께는 특별히 한정되지는 않지만, 예를 들어, 20Å 이어도 된다.
제 1 사이드월 구조체는, 제 1 절연성 사이드월 구조체와 제 1 도전성 사이드월 구조체로 이루어진다.
제 1 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 1 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 절연성 사이드월 구조체는, 예를 들어, 게이트 측벽 절연막 (6) 과 제 3 게이트 측벽 절연막 (7-1) 으로 구성할 수 있다. 게이트 측벽 절연막 (6) 과 제 3 게이트 측벽 절연막 (7-1) 의 조합은 오프셋 스페이서로서의 역할을 한다. 제 1 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 1 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 1 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되며, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 그리고, 제 1 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있다.
제 1 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 1 도전성 사이드월 구조체는, 예를 들어, 제 1 게이트 측벽 도전막 (10-1) 과, 그 제 1 게이트 측벽 도전막 (10-1) 에 접하는 제 7 게이트 측벽 도전막 (25-1) 으로 구성할 수 있다. 제 1 게이트 측벽 도전막 (10-1) 은 도전성 물질로 구성할 수 있으며, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어 2E20[1/㎤] 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 두께, 즉 게이트 길이방향 의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 게이트 측벽 도전막 (10-1) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 7 게이트 측벽 도전막 (25-1) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 전술한 제 1 게이트 측벽 도전막 (10-1) 과 동일한 2E20[1/㎤] 여도 된다. 제 7 게이트 측벽 도전막 (25-1) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 드레인 (11-1) 의 치수와 동일해도 된다. 제 7 게이트 측벽 도전막 (25-1) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 이 경우, 드레인 (11-1) 의 컨택트를 형성하기 위한 제 1 컨택트 홀 (26-1) 을 그 제 7 게이트 측벽 도전막 (25-1) 중 및 게이트 절연막 (3) 중에 각각 형성한다. 그 제 7 게이트 측벽 도전막 (25-1) 의 게이트 길이방향에 있어서의 치수를 드레인 (11-1) 의 치수보다 짧게 하는 경우, 드레인 컨택트를 그 제 7 게이트 측벽 도전막 (25-1) 보다 외측에 형성해도 된다. 이 경우, 게이트 절연막 (3) 중에 제 1 컨택트 홀 (26-1) 을 형성해도 된다. 그 제 7 게이트 측벽 도전막 (25-1) 의 상면의 레벨은, 그 제 1 게이트 측벽 도전막 (10-1, 10-2), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 실질적으로 동일하다. 그 제 7 게이트 측벽 도전막 (25-1) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다. 따라서, 그 제 7 및 제 8 게이트 측벽 도전 막 (25-1, 25-2) 에 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 불순물과 동일한 도전형의 불순물을, 대략 동일한 불순물 농도로 도입하는 것이 가능하다.
제 1 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 드레인 전위를 추종하면 된다. 제 1 도전성 사이드월 구조체의 전위는 반드시 드레인 전위와 동일할 필요는 없다. 그래서, 제 1 도전성 사이드월 구조체는, 게이트 전위와 비교하여 보다 드레인 전위에 가까운 전위를 취하도록 구성할 수 있고, 이 때문에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 커지도록 제 1 절연성 사이드월 구조체 및 게이트 절연막 (3) 을 구성하였다.
제 2 사이드월 구조체는 전술한 제 1 사이드월 구조체와 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 전계 집중을 완화시키는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 그래서, 드레인측에 위치하는 제 1 사이드월 구조체가 제 1 도전성 사이드월 구조체를 포함하고, 또한 그 제 1 도전성 사이드월 구조체가 게이트 및 드레인으로부터 전기적으로 절연되고, 또한 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크게 함으로써, 그 제 1 도전성 사이드월 구조체의 전위가, 게이트 전위와 비교하여 보다 드레인을 강하게 추종하도록 하면 된다. 따라서, 소스측에 위치하는 제 2 사이드월 구조체에 이러한 요구가 없는 경우에는, 반드시 전술한 제 1 도전성 사이드월 구조체와 동일한 구조로 할 필요는 없다. 예를 들어, 제 2 사이드월 구조체를 기지의 사이드월 구조체로 구성하는 것이 가능하다. 또한, 제 2 사이드월 구조체를 전술한 제 1 사이드월 구조체와 유사한 구조, 즉 층 구조는 동일하지만, 각 막두께나 물질 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 제 2 사이드월 구조체를 제 1 사이드월 구조체와 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 제 2 사이드월 구조체가 제 1 사이드월 구조체와 동일한 구조를 취하는 경우에 관하여 설명한다.
제 2 사이드월 구조체는, 제 2 절연성 사이드월 구조체와 제 2 도전성 사이드월 구조체로 이루어진다.
제 2 절연성 사이드월 구조체는, 막 구조를 특별히 한정하는 것이 아니라, 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연하는 것이면 된다. 제 2 절연성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 절연성 사이드월 구조체는, 예를 들어, 게이트 측벽 절연막 (6) 과 제 4 게이트 측벽 절연막 (7-2) 으로 구성할 수 있다. 게이트 측벽 절연막 (6) 과 제 4 게이트 측벽 절연막 (7-2) 의 조합은 오프셋 스페이서로서의 역할을 한다. 제 2 절연성 사이드월 구조체는 절연체이면 특별히 한정되지는 않지만, 전형적으로는 실리콘질화물로 구성할 수 있다. 제 2 절연성 사이드월 구조체의 두께, 즉 게이트 길이방향의 치수는 제 2 도전성 사이드월 구조체를 게이트 구조체로부터 이간시키고 또한 전기적으로 절연할 수 있으면 되고, 특별히 한정하는 것은 아니지만, 전형적으로는 20㎚ 여도 된다. 또한, 제 2 절연성 사이드월 구조체의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 치수로 할 수 있 다.
제 2 도전성 사이드월 구조체는 단일층 구조로 구성하는 것도 가능하지만, 전술한 바와 같이 다층 구조로 하는 것도 가능하다. 제 2 도전성 사이드월 구조체는, 예를 들어, 제 2 게이트 측벽 도전막 (10-2) 과, 그 제 2 게이트 측벽 도전막 (10-2) 에 접하는 제 8 게이트 측벽 도전막 (25-2) 으로 구성할 수 있다. 제 2 게이트 측벽 도전막 (10-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 2E20[1/㎤] 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 게이트 측벽 도전막 (10-2) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 제 8 게이트 측벽 도전막 (25-2) 은 도전성 물질로 구성할 수 있고, 특별히 물질을 한정하는 것은 아니지만, 전형적으로는 불순물이 도입된 폴리실리콘막으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 예를 들어, 전술한 제 2 게이트 측벽 도전막 (10-2) 과 동일한 2E20[1/㎤] 여도 된다. 제 8 게이트 측벽 도전막 (25-2) 의 두께, 즉 게이트 길이방향의 치수는 특별히 한정되지는 않지만, 전형적으로는 소스 (11-2) 의 치수와 동일해도 된다. 제 8 게이트 측벽 도전막 (25-2) 의 폭, 즉 게이트 폭방향의 치수는 전술한 게이트 구조체의 게이트 폭과 동일한 것이 바람직하다. 이 경우, 소스 (11-2) 의 컨택트를 형성하기 위한 제 2 컨택트 홀 (26-2) 을 그 제 8 게이트 측벽 도전막 (25-2) 중 및 게이트 절연막 (3) 중에 각각 형성한다. 그 제 8 게이트 측벽 도전막 (25-2) 의 게이트 길이방향에 있어서의 치수를 소스 (11-2) 의 치수보다 짧게 하는 경우, 소스 컨택트를 그 제 8 게이트 측벽 도전막 (25-2) 보다 외측에 형성해도 된다. 이 경우, 게이트 절연막 (3) 중에 제 2 컨택트 홀 (26-2) 을 형성해도 된다. 그 제 8 게이트 측벽 도전막 (25-2) 의 상면의 레벨은, 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 실질적으로 동일하다. 그 제 8 게이트 측벽 도전막 (25-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다. 따라서, 그 제 8 게이트 측벽 도전막 (25-2) 에 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 불순물과 동일한 도전형의 불순물을, 대략 동일한 불순물 농도로 도입하는 것이 가능하다.
제 2 도전성 사이드월 구조체의 전위는 게이트 전위에 추종하지 않고, 소스 전위를 추종하면 된다. 제 2 도전성 사이드월 구조체의 전위는 반드시 소스 전위와 동일할 필요는 없다. 그래서, 제 2 도전성 사이드월 구조체는, 게이트 전위와 비교하여 보다 소스 전위에 가까운 전위를 취하도록 구성할 수 있고, 이 때문에 전술한 관계, 즉 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 커지 도록 제 2 절연성 사이드월 구조체 및 게이트 절연막 (3) 을 구성하였다.
전술한 바와 같이, 드레인 영역은, 드레인 (11-1) 과, 제 1 익스텐션 (9-1) 과, 제 1 포켓 영역 (8-1) 으로 구성할 수 있다. 드레인 (11-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 드레인 (11-1) 이 P 형 웰 (4) 에 형성 되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 드레인 (11-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 드레인 (11-1) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다.
제 1 익스텐션 (9-1) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 1 익스텐션 (9-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 1 익스텐션 (9-1) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 드레인 (11-1) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 1 익스텐션 (9-1) 의 깊이는 드레인 (11-1) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 1 익스텐션 (9-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대략 정합하고, 그 제 1 익스텐션 (9-1) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 1 익스텐션 (9-1) 의 내측 단부는 게이트 구조체의 제 1 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 1 포켓 영역 (8-1) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 1 포켓 영역 (8-1) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 1 포켓 영역 (8-1) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 1 익스텐션 (9-1) 의 불순물 의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된다. 제 1 포켓 영역 (8-1) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 1 포켓 영역 (8-1) 의 외측 단부는 드레인 (11-1) 의 내측 단부에 의해 획정된다. 제 1 포켓 영역 (8-1) 의 내측 단부는 제 1 익스텐션 (9-1) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 1 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
소스 영역은 드레인 영역과 동일한 구조여도 되고, 또는 상이한 구조여도 된다. 전술한 바와 같이, 게이트와 드레인 사이의 밴드간 터널 전류를 억제하는 것이 본 발명에 관련된 트랜지스터에 있어서 중요한 것이 된다. 따라서, 소스 영역에 이러한 요구가 없는 경우에는, 반드시 전술한 드레인 영역과 동일한 구조로 할 필요는 없다. 예를 들어, 소스 영역을 기지의 구성으로 하는 것이 가능하다. 또한, 소스 영역을 전술한 드레인 영역과 유사한 구조, 즉 층 구조는 동일하지만, 각 층두께나 불순물의 농도 등이 상이한 구성으로 하는 것도 가능하다. 그러나, 소스 영역을 드레인 영역과 동일한 구조로 함으로써, 트랜지스터의 제조 공정수를 저감하는 것이 용이해진다. 이하, 소스 영역이 드레인 영역과 동일한 구조를 취하는 경우에 관하여 설명한다.
전술한 바와 같이, 소스 영역은, 소스 (11-2) 와, 제 2 익스텐션 (9-2) 과, 제 2 포켓 영역 (8-2) 으로 구성할 수 있다. 소스 (11-2) 는 불순물이 도입된 실리콘으로 구성할 수 있다. 그 소스 (11-2) 가 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 소스 (11-2) 는 N 형 불 순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 특별히 한정되지는 않지만, 전형적으로는 2E20[1/㎤] 여도 된다. 소스 (11-2) 의 깊이는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다.
제 2 익스텐션 (9-2) 은 불순물이 도입된 실리콘으로 구성하는 것이 가능하다. 그 제 2 익스텐션 (9-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 N 형 불순물로 구성할 수 있다. 즉, 제 2 익스텐션 (9-2) 은 N 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 소스 (11-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E20[1/㎤] 여도 된다. 제 2 익스텐션 (9-2) 의 깊이는 소스 (11-2) 의 깊이보다 얕으면 특별히 한정되지는 않지만, 전형적으로는 50㎚ 여도 된다. 제 2 익스텐션 (9-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대략 정합하고, 그 제 2 익스텐션 (9-2) 이 게이트 (5) 에 대하여 크게 오버랩도 오프셋도 되지 않는 것이 바람직하다. 구체적으로는, 제 2 익스텐션 (9-2) 의 내측 단부는 게이트 구조체의 제 2 측벽에 대하여 ±10㎚ 의 오차로 정합하는 것이 바람직하다.
제 2 포켓 영역 (8-2) 은 불순물이 도입된 실리콘으로 구성할 수 있다. 그 제 2 포켓 영역 (8-2) 이 P 형 웰 (4) 에 형성되는 경우, 그 불순물은 P 형 불순물로 구성할 수 있다. 즉, 제 2 포켓 영역 (8-2) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 불순물의 농도는 제 2 익스텐션 (9-2) 의 불순물의 농도보다 낮으면 특별히 한정되지는 않지만, 전형적으로는 1E18[1/㎤] 여도 된 다. 제 2 포켓 영역 (8-2) 의 두께는 특별히 한정되지는 않지만, 전형적으로는 200㎚ 여도 된다. 제 2 포켓 영역 (8-2) 의 외측 단부는 소스 (11-2) 의 내측 단부에 의해 획정된다. 제 2 포켓 영역 (8-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 내측 단부보다 내측이고 또한 게이트 구조체의 제 2 측벽보다 내측에 위치하는 것이 바람직하지만, 반드시 그럴 필요는 없다.
실리콘 기판 (1) 중에 형성되는 P 형 웰 (4) 은 P 형 불순물이 도입된 실리콘으로 구성할 수 있다. 농도는 특별히 한정되지는 않지만, 전형적으로는 5E17[1/㎤] 여도 된다.
(효과)
밴드간 터널 전류는, 게이트-드레인 사이의 전계가 제 1 익스텐션 (9-1) 내에 급준한 밴드의 휨을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 게이트 전위와 비교하여 보다 드레인 전위에 강하게 추종하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
그리고, 전술한 제 1 익스텐션 (9-1) 의 내측 단부는 그 게이트 구조체의 제 1 측벽과 정합하거나, 또는 아주 약간만 오버랩 또는 오프셋되어도 된다. 그 오버랩 또는 오프셋의 양은 특별히 한정되지는 않지만, 바람직하게는 ±10㎚ 를 초과하지 않는 것이 바람직하다. 즉, 전술한 제 1 익스텐션 (9-1) 과 전술한 게이트 (5) 와의 실질적으로 큰 오버랩 또는 오프셋은 형성되지 않는다. 그러나, 전술한 제 1 사이드월 구조체가 실질적으로 드레인과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 게이트 (5) 가 고전위를 취하면, 제 1 익스텐션 (9-1) 의 상부 영역에 축적층을 형성하고, 또한 게이트 (5) 하방의 채널 영역에 반전층을 형성한다. 이 때문에, 실질적으로 큰 오버랩 구조를 갖고 있지 않음에도 불구하고, 채널 영역 및 제 1 익스텐션 (9-1) 에서의 저항 증가는 발생하지 않는다.
따라서, 게이트 전위와 비교하여 드레인 전위에 보다 강하게 추종하는 전위를 취하는 제 1 도전성 사이드월 구조체를 포함하는 전술한 제 1 사이드월 구조체는 트랜지스터의 구동 능력을 저하시키지 않고, 밴드간 터널 전류를 억제하는 것을 가능하게 한다.
(제조 방법)
도 31 내지 도 35 는, 본 발명의 제 4 실시형태에 관련된 트랜지스터의 일련의 제조 공정을 나타내는 부분 수직 단면도이다. 도 29 및 도 30 에 나타낸 트랜지스터의 제조 방법에 관하여, 도면을 참조하면서, 이하 설명한다.
도 31(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 표면을 산화시킴으로써 그 표면 상에 막두께 10㎚ 의 패드 산화막 (51) 을 형성한다.
도 31(b) 에 나타내는 바와 같이, 패드 산화막 (51) 상에 기지의 데포지션 방법으로 질화막을 퇴적하고, 그 질화막을 기지의 방법으로 패터닝함으로써, 패드 산화막 (51) 상에 선택적으로 질화막 패턴 (52) 을 형성한다.
도 31(c) 에 나타내는 바와 같이, 질화막 패턴 (52) 을 마스크로서 사용하 고, 기지의 LOCOS 산화 (Local Oxidation Of Silicon) 를 실시함으로써, 실리콘 기판 (1) 의 표면에 선택적으로 필드 산화막 (2) 을 형성한다.
도 31(d) 에 나타내는 바와 같이, 질화막 패턴 (52) 과 패드 산화막 (51) 을 기지의 건식 에칭에 의해 제거하고, 필드 산화막 (2) 에 의해 덮여 있지 않은 실리콘 기판 (1) 의 표면을 노출시킨다.
도 32(a) 에 나타내는 바와 같이, 실리콘 기판 (1) 의 노출 표면을 열산화함으로써, 막두께 2㎚ 의 게이트 산화막 (3) 을 그 노출 표면 상에 형성한다.
도 32(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 을 덮음과 함께, 게이트 산화막 (3) 상에 윈도우를 갖는 레지스트 패턴 (53) 을 형성한다.
도 32(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 마스크로서 사용하고, 선택적으로 이온 주입을 실시함으로써, 실리콘 기판 (1) 의 상부 영역에 선택적으로 P 형 웰 (4) 을 형성한다. 그 이온 주입은 기판면에 대하여 수직방향으로부터, P 형 이온종으로서 BF2 를 사용하고, 가속 에너지 80KeV, 도즈량 5E12[1/㎠] 의 조건하에 실시할 수 있다. 이온종 BF2 는, 게이트 산화막 (3) 을 관통하여 실리콘 기판 (1) 의 상부 영역에 주입된다. 이 경우, P 형 웰 (4) 의 깊이는 200㎚ 가 된다.
도 32(d) 에 나타내는 바와 같이, 그 레지스트 패턴 (53) 을 기지의 방법에 의해 제거한다.
도 33(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 1500Å 의 폴리실리콘막 (54) 을 게이트 산화막 (3) 상 및 필드 산화막 (2) 상에 걸쳐서 퇴적한다.
도 33(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 폴리실리콘막 (54) 을 덮음과 함께, 게이트 산화막 (3) 의 상방에 윈도우를 갖는 레지스트 패턴 (55) 을 형성한다. 그 레지스트 패턴 (55) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을 선택적으로 폴리실리콘막 (54) 에 이온 주입한다. 그 이온 주입은, 기판면에 대하여 수직방향으로부터, 가속 에너지 15KeV, 도즈량 2E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 게이트 산화막 (3) 상으로 연장되는 폴리실리콘막 (54) 에 N 형 불순물이 도입된다.
도 33(c) 에 나타내는 바와 같이, 그 레지스트 패턴 (55) 을 제거하고, 그 후, 리소그래피 기술에 의해 새로운 레지스트 패턴을 폴리실리콘막 (54) 상에 형성한다. 그 후, 그 새로운 레지스트 패턴을 마스크로서 사용하고, 폴리실리콘막 (54) 을 패터닝함으로써, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 를 게이트 산화막 (3) 상에 선택적으로 형성한다. 폴리실리콘막 (54) 의 패터닝은 건식 에칭을 사용하여 실시할 수 있다. 게이트의 길이와 폭은 전술한 바와 동일하다. 구체적으로는, 게이트 길이는 특별히 한정할 필요는 없지만, 전형적으로는 100㎚ 여도 된다. 또, 게이트 폭은 특별히 한정할 필요는 없다.
도 33(d) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 70㎚ 의 산화막 (56) 을 게이트 (5) 의 상면 및 측 벽, 또, 게이트 절연막 (3) 상, 그리고 필드 산화막 (2) 상에 형성한다.
도 34(a) 에 나타내는 바와 같이, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 10㎚ 의 질화막을 산화막 (56) 상에 퇴적한다. 그 후, 건식 에칭에 의해 질화막과 산화막 (56) 을 에칭하고, 게이트 (5) 의 상면 및 측벽만을 남김으로써, 게이트 (5) 의 상면 및 측벽으로만 연장되는 게이트 측벽 절연막 (6) 과, 게이트 (5) 의 측벽으로만 연장되는 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 선택적으로 형성한다. 여기서, 게이트 (5) 의 측벽에 위치하는 게이트 측벽 절연막 (6) 과 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 조합은 사이드월 스페이서로서의 역할을 한다.
도 34(b) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (57) 을 형성한다. 여기서, 레지스트 패턴 (57) 의 단부와 사이드월 스페이서와의 거리를 0.5㎛ 로 한다. 그 후, 그 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 사용하고, 기판면에 대하여 경사 방향으로부터, P 형 이온종으로서 BF2 (2불화붕소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 실리콘 기판 (1) 을 회전시키면서, 기판면에 30도의 경사 각도로, 가속 에너지 80KeV, 도즈량 2E13[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 200㎚, 또한 불순물 농도가 1E18[1/㎤] 인 제 1 및 제 2 포켓 영역 (8-1, 8-2) 을 선택적으로 형성한 다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 은, 게이트 절연막 (3) 으로부터 이간된 깊은 영역에 있어서, 필드 산화막 (2) 으로부터 내측을 향하여 연장된다. 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 내측 단부는 이온의 비스듬한 주입에 의해 형성되기 때문에, 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 보다 내측에 위치한다.
도 34(c) 에 나타내는 바와 같이, 전술한 레지스트 패턴 (57) 및 게이트 (5), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 을 마스크로서 재차 사용하고, 기판면에 대하여 수직방향으로부터, N 형 이온종으로서 As (비소) 를 선택적으로 P 형 웰 (4) 에 이온 주입한다. 그 이온 주입은, 구체적으로는, 기판면에 대하여 수직방향으로부터, 가속 에너지 5KeV, 도즈량 1E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, P 형 웰 (4) 에, 저부의 깊이가 50㎚, 또한 불순물 농도가 2E20[1/㎤] 인 제 1 및 제 2 익스텐션 (9-1, 9-2) 을 선택적으로 형성한다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은, 제 1 및 제 2 포켓 영역 (8-1, 8-2) 상, 또한 게이트 산화막 (3) 아래로 연장된다. 제 1 및 제 2 익스텐션 (9-1, 9-2) 은 이온의 수직방향에서의 주입에 의해 형성되기 때문에, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 대략 자기정합한다. 구체적으로는, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 ±10㎚ 의 오차로 정합한다. 바꾸어 말하면, 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 내측 단부는 게이트 (5) 에 자기정합하거나, 또는 10㎚ 이내의 양만큼 오버랩되거나, 또는 10㎚ 이내의 양만큼 오프셋된다. 이 단계에서는, 이온 주입된 불순물의 활성화를 위한 열처리는 실시하지 않는다. 그 후, 레지스트 패턴 (57) 을 기지의 방법으로 제거한다.
도 34(d) 에 나타내는 바와 같이, 필드 산화막 (2), 게이트 절연막 (3), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 상에, 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 막두께 50㎚ 의 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 게이트 (5) 의 측벽에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접하는 부분만 남김으로써, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 게이트 산화막 (3) 상이고 또한 게이트 (5) 의 측벽 근방에 위치함과 함께, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 에 접한다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 게이트 길이방향에 있어서의 치수는 50㎚ 이다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 상면의 레벨은, 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 실질적으로 동일하다. 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘으로 구성된다.
도 35(a) 에 나타내는 바와 같이, 기지의 리소그래피 기술에 의해 필드 산화막 (2) 상에 선택적으로 레지스트 패턴 (58) 을 형성한다. 그 후, 그 레지스트 패턴 (58), 게이트 (5), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2), 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 마스크로서 사용하고, N 형 이온종으로서 P (인) 을, 게이트 (5) 및 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 그리고 제 1 및 제 2 익스텐션 (9-1, 9-2) 및 제 1 및 제 2 포켓 영역 (8-1, 8-2) 에 선택적으로 이온 주입한다. 그 이온 주입은, 구체적으로는 기판면에 대하여 수직방향으로부터, 가속 에너지 20KeV, 도즈량 5E15[1/㎠] 의 조건하에 실시할 수 있다. 그 결과, 불순물이 도입된 폴리실리콘으로 이루어지는 게이트 (5) 와, 불순물이 도입된 폴리실리콘으로 이루어지는 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 을 형성함과 함께, P 형 웰 (4) 중에는 드레인 (11-1) 및 소스 (11-2) 를 선택적으로 형성한다.
N 형 불순물은 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 저부까지는 도달하지 않기 때문에, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다. 또, N 형 불순물은 게이트 (5) 의 저부까지는 도달하지 않기 때문에, 게이트 (5) 직하의 게이트 산화막 (3) 부분이 그 이온 주입에 의해 데미지를 받는 일은 없다.
드레인 (11-1) 및 소스 (11-2) 의 외측 단부는 필드 산화막 (2) 에 의해 획정된다. 드레인 (11-1) 의 내측 단부는, 제 1 익스텐션 (9-1) 의 외측 단부 및 제 1 포켓 영역 (8-1) 의 외측 단부와 경계를 접하고 있다. 소스 (11-2) 의 내측 단부는, 제 2 익스텐션 (9-2) 의 외측 단부 및 제 2 포켓 영역 (8-2) 의 외측 단부와 경계를 접하고 있다. 전술한 바와 같이, 드레인 (11-1) 및 소스 (11-2) 의 불순물 농도는 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 불순물 농도보다 높다. 또한, 드레인 (11-1) 및 소스 (11-2) 는, P 형 불순물이 도입된 제 1 및 제 2 포켓 영역 (8-1, 8-2) 의 외측 영역 및 N 형 불순물이 도입된 제 1 및 제 2 익스텐션 (9-1, 9-2) 의 외측 영역에 선택적으로 N 형 불순물을 도입하여 형성하였기 때문에, 드레인 (11-1) 및 소스 (11-2) 는 상부 영역에서 농도가 높고, 하부 영역에서 농도가 낮아진다.
그 후, 전술한 이온 주입 공정에서 도입된 이온, 즉 제 1 및 제 2 포켓 영역 (8-1, 8-2) 중에 도입된 P 형 불순물, 그리고, 게이트 (5) 중, 제 1 및 제 2 익스텐션 (9-1, 9-2) 중, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 중, 드레인 (11-1) 중 및 소스 (11-2) 중에 도입된 N 형 불순물을 활성화하기 위해, 열처리를 실시한다. 그 열처리는 RTA (Rapid Thermal Anneal) 로 실시할 수 있다. 구체적으로는, RTA 는 1000℃ 의 온도에서 10초간 실시한다.
도 35(b) 에 나타내는 바와 같이, 그 이온 주입후, 레지스트 패턴 (58) 을 기지의 방법에 의해 제거한다.
도 35(c) 에 나타내는 바와 같이, 필드 산화막 (2), 게이트 절연막 (3), 게이트 측벽 절연막 (6), 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2), 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 상에 기지의 열 CVD (Thermal Chemical Vapor Deposition) 법에 의해 폴리실리콘막을 퇴적한다. 그 후, 그 폴리실리콘막을 건식 에칭에 의해 선택적으로 제거하여, 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 외측 측벽에 접함과 함께, 드레인 (11-1) 및 소스 (11-2) 의 상방이고 또 한 게이트 산화막 (3) 의 직상으로 연장되는 부분만을 남김으로써, 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 을 형성한다. 여기서, 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 중 및 게이트 절연막 (3) 중에 제 1 및 제 2 컨택트 홀 (26-1, 26-2) 이 각각 형성되도록, 전술한 건식 에칭을 실시한다. 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 은, 드레인 (11-1) 및 소스 (11-2) 의 상방 또한 게이트 산화막 (3) 직상이고, 또한 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 외측 측벽에 접하도록 형성된다. 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 의 게이트 길이방향에 있어서의 치수는, 드레인 (11-1) 및 소스 (11-2) 의 치수와 동일하게 하는 것이 가능하다. 이 경우, 드레인 (11-1) 및 소스 (11-2) 의 컨택트를 형성하기 위한 제 1 및 제 2 컨택트 홀 (26-1, 26-2) 을 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 중 및 게이트 절연막 (3) 중에 각각 형성한다. 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 의 게이트 길이방향에 있어서의 치수를 드레인 (11-1) 및 소스 (11-2) 의 치수보다 짧게 하는 경우, 드레인 컨택트 및 소스 컨택트를 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 보다 외측에 형성해도 된다. 이 경우, 게이트 절연막 (3) 중에 제 1 및 제 2 컨택트 홀 (26-1, 26-2) 을 형성해도 된다. 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 의 상면의 레벨은, 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2), 게이트 측벽 절연막 (6) 및 제 3 및 제 4 게이트 측벽 절연막 (7-1, 7-2) 의 상면 레벨과 실질적으로 동일하다. 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 은, 이 시점에서는 불순물이 도입되지 않은 폴리실리콘 으로 구성된다. 따라서, 그 제 7 및 제 8 게이트 측벽 도전막 (25-1, 25-2) 에 그 제 1 및 제 2 게이트 측벽 도전막 (10-1, 10-2) 의 불순물과 동일한 도전형의 불순물을, 대략 동일한 불순물 농도로 도입하는 것이 가능하다.
전술한 제조 공정의 결과, 전술한 제 1 및 제 2 사이드월 구조체가 형성된다. 즉, 전술한 제조 공정의 결과 얻어지는 제 1 사이드월 구조체는, 게이트 구조체의 제 1 측벽에 접하는 제 1 절연성 사이드월 구조체와, 그 제 1 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 제 1 익스텐션 (9-1) 및 드레인 (11-1) 으로부터 이간되고 또한 전기적으로 절연되는 제 1 도전성 사이드월 구조체로 구성된다.
그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 전술한 드레인 영역에서 전기적으로 절연된다. 그 제 1 도전성 사이드월 구조체는, 그 제 1 절연성 사이드월 구조체 및 게이트 절연막 (3) 에 의해 전기적으로 부유된다. 전술한 바와 같이, 그 제 1 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 1 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 1 도전성 사이드월 구조체와 제 1 익스텐션 (9-1) 및 드레인 (11-1) 사이에 제 2 용량 (C2) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 이 관계에 의해, 그 제 1 도전성 사이드월 구조체의 전위는, 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보 다 강하게 추종한다.
그 제 1 도전성 사이드월 구조체는 또한 제 1 게이트 측벽 도전막 (10-1) 과, 제 7 게이트 측벽 도전막 (25-1) 을 포함한다. 그 제 1 게이트 측벽 도전막 (10-1) 은, 게이트 절연막 (3) 상으로 연장됨과 함께 그 제 1 절연성 사이드월 구조체에 접하고, 또한 그 제 1 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연된다. 그 제 7 게이트 측벽 도전막 (25-1) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 1 게이트 측벽 도전막 (10-1) 에 접하고, 또한 그 제 1 게이트 측벽 도전막 (10-1) 에 의해 그 제 1 절연성 사이드월 구조체로부터 이간되고, 또한 그 제 1 게이트 측벽 도전막 (10-1) 과 전기적으로 도통하며, 또, 게이트 절연막 (3) 에 의해 전술한 드레인 영역을 구성하는 제 1 익스텐션 (9-1) 과 드레인 (11-1) 로부터 이간됨과 함께 전기적으로 절연된다.
그 제 1 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 3 게이트 측벽 절연막 (7-1) 을 포함한다. 그 게이트 측벽 절연막 (6) 은, 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 상면과 제 1 및 제 2 측벽에 접한다. 그 게이트 측벽 절연막 (6) 은 또한, 제 1 게이트 측벽 도전막 (10-1) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 3 게이트 측벽 절연막 (7-1) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 1 게이트 측벽 도전막 (10-1) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 3 게이트 측벽 절연막 (7-1) 의 조합은, 그 제 1 도전성 사이 드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
전술한 제조 공정의 결과 얻어지는 제 2 사이드월 구조체는, 게이트 구조체의 제 2 측벽에 접하는 제 2 절연성 사이드월 구조체와, 그 제 2 절연성 사이드월 구조체에 의해 게이트 구조체로부터 이간되고 또한 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 제 2 익스텐션 (9-2) 및 소스 (11-2) 로부터 이간되고 또한 전기적으로 절연되는 제 2 도전성 사이드월 구조체로 구성된다.
그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 전기적으로 절연됨과 함께, 그 게이트 절연막 (3) 에 의해 전술한 소스 영역으로부터 전기적으로 절연된다. 그 제 2 도전성 사이드월 구조체는, 그 제 2 절연성 사이드월 구조체 및 게이트 절연막 (3) 에 의해 전기적으로 부유된다. 전술한 바와 같이, 그 제 2 절연성 사이드월 구조체는, 게이트 (5) 와 그 제 2 도전성 사이드월 구조체 사이에 제 1 용량 (C1) 을 제공한다. 게이트 절연막 (3) 은, 그 제 2 도전성 사이드월 구조체와 제 2 익스텐션 (9-2) 및 소스 (11-2) 사이에 제 2 용량 (C2) 을 제공한다. 여기서, 제 1 용량 (C1) 의 역수는 제 2 용량 (C2) 의 역수보다 크다. 이 관계에 의해, 그 제 2 도전성 사이드월 구조체의 전위는, 게이트 구조체의 전위와 상이하고, 또한 드레인 영역의 전위와도 상이하지만, 게이트 구조체의 전위와 비교하여 드레인 영역의 전위에 보다 강하게 추종한다.
그 제 2 도전성 사이드월 구조체는 또한 제 2 게이트 측벽 도전막 (10-2) 과, 제 8 게이트 측벽 도전막 (25-2) 을 포함한다. 그 제 2 게이트 측벽 도전 막 (10-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 절연성 사이드월 구조체에 접하고, 또한 그 제 2 절연성 사이드월 구조체에 의해 그 게이트 구조체로부터 이간되고 또한 전기적으로 절연된다. 그 제 8 게이트 측벽 도전막 (25-2) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 제 2 게이트 측벽 도전막 (10-2) 에 접하고, 또한 그 제 2 게이트 측벽 도전막 (10-2) 에 의해 그 제 1 절연성 사이드월 구조체로부터 이간되고, 또한 그 제 2 게이트 측벽 도전막 (10-2) 과 전기적으로 도통하며, 또, 게이트 절연막 (3) 에 의해 전술한 드레인 영역을 구성하는 제 2 익스텐션 (9-2) 과 소스 (11-2) 로부터 이간됨과 함께 전기적으로 절연된다.
그 제 2 절연성 사이드월 구조체는, 게이트 측벽 절연막 (6) 과, 제 4 게이트 측벽 절연막 (7-2) 을 포함한다. 그 게이트 측벽 절연막 (6) 은 게이트 절연막 (3) 상으로 연장됨과 함께, 그 게이트 구조체의 상면과 제 1 및 제 2 측벽에 접한다. 그 게이트 측벽 절연막 (6) 은 또한, 제 2 게이트 측벽 도전막 (10-2) 의 내측 저부에 접하는 외측 저부를 갖는다. 그 제 4 게이트 측벽 절연막 (7-2) 은, 그 게이트 측벽 절연막 (6) 에 의해 그 게이트 구조체로부터 이간됨과 함께, 제 2 게이트 측벽 도전막 (10-2) 의 내측 측부에 접한다. 그 게이트 측벽 절연막 (6) 과 그 제 4 게이트 측벽 절연막 (7-2) 의 조합은, 그 제 2 도전성 사이드월 구조체를 그 게이트 구조체로부터 이간시킴과 함께 전기적으로 절연한다.
한편, 전술한 불순물의 도전형이나, 각 막의 막두께, 불순물 농도에 관한 기재는 어디까지나 일례로서, 반드시 그 기재 사항에 한정되는 것은 아니다. 또 한, 전술한 실시형태와 마찬가지로, 전술한 전계 효과형 트랜지스터를 슈퍼 스팁 레트로그레이드 웰 (Super Steep Retrograde Well) 중에 형성하는 것도 가능하다. 또한, 전술한 전계 효과형 트랜지스터를, SOI 기판 상, SOS 기판 상, 또는 SOQ 기판 상에 형성하는 것도 가능하다.
본 발명의 주된 시점에 의하면, 제 1 도전성 사이드월 구조체가, 제 1 절연성 사이드월 구조체에 의해 게이트로부터 전기적으로 절연됨과 함께, 소스 영역 및 드레인 영역의 일방과 전기적으로 접속됨으로써, 제 1 도전성 사이드월 구조체는 그 소스 영역 및 드레인 영역의 일방과 실질적으로 동일한 전위를 취한다. 이 때문에, 그 소스 영역 및 드레인 영역의 일방으로부터 게이트 절연막을 통하여 게이트 구조체로 달리는 전계가 생길 뿐만 아니라, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체로 달리는 전계도 생긴다. 즉, 제 1 도전성 사이드월 구조체로부터 제 1 절연성 사이드월 구조체를 통하여 게이트 구조체로 달리는 전계가 생김으로써, 그 소스 영역 및 드레인 영역의 일방으로부터 게이트 절연막을 통하여 게이트 구조체로 달리는 전계의 집중이 완화된다. 바꾸어 말하면, 제 1 도전성 사이드월 구조체를 포함하는 제 1 사이드월 구조체의 존재는 게이트-드레인 사이 또는 게이트-소스 사이의 전계 집중을 완화시킨다. 밴드간 터널 전류는, 게이트-드레인 사이 또는 게이트-소스 사이의 전계 집중이 그 소스 영역 및 드레인 영역의 일방의 영역이고 게이트 절연막 근방에 급준한 밴드의 휘어짐을 형성함으로써 일어난다. 그러나, 전술한 제 1 사이드월 구조체가 실 질적으로 그 소스 영역 및 드레인 영역의 일방과 동전위를 취하는 제 1 도전성 사이드월 구조체를 포함하고 있기 때문에, 전술한 급준한 밴드의 휨은 일어나지 않는다. 이 때문에, 전술한 제 1 사이드월 구조체는 밴드간 터널 전류를 억제하는 것을 가능하게 한다.

Claims (31)

  1. 소스 영역;
    드레인 영역;
    제 1 측벽을 갖는 게이트;
    상기 제 1 측벽에 근접하는 제 1 절연성 사이드월 구조체; 및
    상기 제 1 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 소스 영역 및 상기 드레인 영역의 일방과 전기적으로 접속되는 제 1 도전성 사이드월 구조체를 적어도 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 제 1 절연성 사이드월 구조체에 근접함과 함께, 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 접하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는,
    상기 제 1 절연성 사이드월 구조체와 접하는 제 1 측벽 접촉부와,
    상기 제 1 측벽부와 반대측에 위치함과 함께 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 접하는 제 2 측벽 접촉부를 갖는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는,
    상기 제 1 절연성 사이드월 구조체와 접하는 제 1 측벽 접촉부와,
    상기 제 1 측벽부로부터 이간되어 위치함과 함께 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 접하는 제 1 저부 접촉부를 갖는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는,
    상기 제 1 절연성 사이드월 구조체와 근접하는 제 1 폴리실리콘 영역과,
    상기 제 1 폴리실리콘 영역에 접함과 함께, 상기 소스 영역 및 상기 드레인 영역의 상기 일방에 접하는 제 1 금속 실리사이드 영역을 적어도 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는,
    상기 제 1 절연성 사이드월 구조체에 근접함과 함께, 상기 소스 영역 및 상기 드레인 영역의 상기 일방에 접하는 제 1 폴리실리콘 영역을 적어도 포함하는, 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 폴리실리콘 영역은, 상기 소스 영역 및 상기 드레인 영역과 동일한 도전형을 갖는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 상기 일방은,
    상기 제 1 도전성 사이드월 구조체에 접하는 제 2 금속 실리사이드 영역과,
    상기 제 2 금속 실리사이드 영역에 접함과 함께 상기 제 1 도전성 사이드월 구조체로부터 이간되는 제 1 불순물 확산 영역을 적어도 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 상기 일방은,
    상기 제 1 도전성 사이드월 구조체 아래로 연장됨과 함께, 상기 제 1 도전성 사이드월 구조체의 저부에 접하는 제 1 불순물 확산 영역으로 이루어지는, 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 실질적으로 동전위로 유지되는, 반도체 장치.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 1 절연성 사이드월 구조체 상과 상기 제 1 도전성 사이드월 구조체 상에 걸쳐서 연장되는 제 1 절연성막을 추가로 포함하는, 반도체 장치.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체 아래로 연장되는 제 1 절연성 층 구조체를 추가로 포함하는, 반도체 장치.
  13. 제 4 항 또는 제 9 항에 있어서,
    상기 제 1 도전성 사이드월 구조체 아래로 연장됨과 함께, 상기 제 1 도전성 사이드월 구조체 아래에 개구부를 갖는 제 2 절연성 층 구조체를 추가로 포함하는, 반도체 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 상기 일방의 내측 단부로부터 내측을 향하여 연장됨과 함께, 상기 제 1 도전성 사이드월 구조체의 하방 및 상기 제 1 절연성 사이드월 구조체의 하방이고 또한 상기 제 1 절연성 층 구조체 직하로 연장되는 제 1 익스텐션 영역을 추가로 포함하는, 반도체 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 게이트의 상기 제 1 측벽과 반대측에 위치하는 제 2 측벽에 근접하는 제 2 절연성 사이드월 구조체와,
    상기 제 2 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 소스 영역 및 상기 드레인 영역의 타방과 전기적으로 접속되는 제 2 도전성 사이드월 구조체를 추가로 포함하는, 반도체 장치.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 절연성 층 구조체, 상기 소스 영역 및 상기 드레인 영역의 하방으로 연장되는 웰 영역을 추가로 포함하는, 반도체 장치.
  17. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 절연성 층 구조체, 상기 소스 영역 및 상기 드레인 영역의 하방으로 연장되는 실리콘층과,
    상기 실리콘층 아래로 연장되는 절연체를 추가로 포함하는, 반도체 장치.
  18. 소스 영역;
    드레인 영역;
    제 1 절연성 층 구조체;
    제 1 측벽을 갖는 게이트;
    상기 제 1 측벽에 근접하는 제 1 절연성 사이드월 구조체;
    상기 소스 영역 및 상기 드레인 영역의 일방에 근접하는 제 2 절연성 사이드월 구조체; 및
    상기 제 1 절연성 층 구조체 상에 형성됨과 함께, 상기 제 1 절연성 사이드월 구조체와 상기 제 2 절연성 사이드월 구조체 사이에 개재됨으로써 상기 제 1 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 제 2 절연성 사이드월 구조체 및 상기 제 1 절연성 층 구조체에 의해 상기 소스 영역 및 상기 드레인 영역의 일방으로부터 전기적으로 절연되고, 또한 전기적으로 부유된 제 1 도전성 사이드월 구조체를 적어도 포함하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 게이트의 전위와 비교하여 상기 소스 영역 및 상기 드레인 영역의 상기 일방의 전위에 보다 강하게 추종하는 전위를 갖는, 반도체 장치.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 제 1 절연성 사이드월 구조체는, 상기 게이트와 상기 제 1 도전성 사이드월 구조체 사이에 제 1 결합 용량을 갖고,
    상기 제 1 절연성 층 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 상기 제 1 도전성 사이드월 구조체 사이에 제 2 결합 용량을 갖고,
    상기 제 2 절연성 사이드월 구조체는, 상기 소스 영역 및 상기 드레인 영역 의 상기 일방과 상기 제 1 도전성 사이드월 구조체 사이에 제 3 결합 용량을 갖고,
    상기 제 1 결합 용량의 역수는 상기 제 2 결합 용량의 역수보다 크고, 또한 상기 제 3 결합 용량의 역수보다 큰, 반도체 장치.
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 소스 영역 및 상기 드레인 영역과 동일한 도전형을 갖는 제 1 폴리실리콘 영역으로 이루어지는, 반도체 장치.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 상기 일방의 내측 단부로부터 내측을 향하여 연장됨과 함께, 상기 제 1 도전성 사이드월 구조체의 하방 및 상기 제 1 절연성 사이드월 구조체의 하방이고 또한 상기 제 2 절연성 층 구조체 직하로 연장되는 제 1 익스텐션 영역을 추가로 포함하는, 반도체 장치.
  23. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    제 2 절연성 층 구조체;
    상기 게이트의 상기 제 1 측벽과 반대측에 위치하는 제 2 측벽에 근접하는 제 3 절연성 사이드월 구조체;
    상기 소스 영역 및 상기 드레인 영역의 타방에 근접하는 제 4 절연성 사이드월 구조체; 및
    상기 제 3 절연성 사이드월 구조체와 상기 제 4 절연성 사이드월 구조체 사이에 개재됨으로써, 상기 제 3 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 제 2 절연성 층 구조체와 상기 제 4 절연성 사이드월 구조체에 의해 상기 소스 영역 및 상기 드레인 영역의 상기 타방으로부터 전기적으로 절연되고, 또한 전기적으로 부유된 제 2 도전성 사이드월 구조체를 추가로 포함하는 반도체 장치.
  24. 제 20 항에 있어서,
    상기 제 3 절연성 사이드월 구조체는, 상기 게이트와 상기 제 2 도전성 사이드월 구조체 사이에 제 4 결합 용량을 갖고,
    상기 제 2 절연성 층 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 타방과 상기 제 2 도전성 사이드월 구조체 사이에 제 5 결합 용량을 갖고,
    상기 제 4 절연성 사이드월 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 타일방과 상기 제 2 도전성 사이드월 구조체 사이에 제 6 결합 용량을 갖고,
    상기 제 4 결합 용량의 역수는 상기 제 5 결합 용량의 역수보다 크고, 또한 상기 제 6 결합 용량의 역수보다 큰, 반도체 장치.
  25. 소스 영역;
    드레인 영역;
    제 1 절연성 층 구조체;
    제 1 측벽을 갖는 게이트;
    상기 제 1 측벽에 근접하는 제 1 절연성 사이드월 구조체; 및
    상기 제 1 절연성 사이드월 구조체와 근접하고, 또한 상기 제 1 절연성 층 구조체 상으로 연장됨으로써, 상기 제 1 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 제 1 절연성 층 구조체에 의해 상기 소스 영역 및 상기 드레인 영역의 일방으로부터 전기적으로 절연되고, 또한 전기적으로 부유된 제 1 도전성 사이드월 구조체를 적어도 포함하는, 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 게이트의 전위와 비교하여 상기 소스 영역 및 상기 드레인 영역의 상기 일방의 전위에 보다 강하게 추종하는 전위를 갖는, 반도체 장치.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 제 1 절연성 사이드월 구조체는, 상기 게이트와 상기 제 1 도전성 사이드월 구조체 사이에 제 1 결합 용량을 갖고,
    상기 제 1 절연성 층 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 일방과 상기 제 1 도전성 사이드월 구조체 사이에 제 2 결합 용량을 갖고,
    상기 제 1 결합 용량의 역수는 상기 제 2 결합 용량의 역수보다 큰, 반도체 장치.
  28. 제 25 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 제 1 도전성 사이드월 구조체는, 상기 소스 영역 및 상기 드레인 영역과 동일한 도전형을 갖는 제 1 폴리실리콘 영역으로 이루어지는, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 상기 일방의 내측 단부로부터 내측을 향하여 연장됨과 함께, 상기 제 1 도전성 사이드월 구조체의 하방 및 상기 제 1 절연성 사이드월 구조체의 하방이고 또한 상기 제 1 절연성 층 구조체 직하로 연장되는 제 1 익스텐션 영역을 추가로 포함하는, 반도체 장치.
  30. 제 25 항 내지 제 29 항 중 어느 한 항에 있어서,
    제 2 절연성 층 구조체;
    상기 게이트의 상기 제 1 측벽과 반대측에 위치하는 제 2 측벽에 근접하는 제 2 절연성 사이드월 구조체; 및
    상기 제 2 절연성 사이드월 구조체와 근접하고, 또한 상기 제 2 절연성 층 구조체 상으로 연장됨으로써, 상기 제 1 절연성 사이드월 구조체에 의해 상기 게이트로부터 전기적으로 절연됨과 함께, 상기 제 2 절연성 층 구조체에 의해 상기 소스 영역 및 상기 드레인 영역의 타방으로부터 전기적으로 절연되고, 또한 전기적으 로 부유된 제 2 도전성 사이드월 구조체를 추가로 포함하는, 반도체 장치.
  31. 제 30 항에 있어서,
    상기 제 2 절연성 사이드월 구조체는, 상기 게이트와 상기 제 2 도전성 사이드월 구조체 사이에 제 3 결합 용량을 갖고,
    상기 제 2 절연성 층 구조체는, 상기 소스 영역 및 상기 드레인 영역의 상기 타방과 상기 제 2 도전성 사이드월 구조체 사이에 제 4 결합 용량을 갖고,
    상기 제 3 결합 용량의 역수는 상기 제 4 결합 용량의 역수보다 큰, 반도체 장치.
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