JPH10135453A

JPH10135453A - 半導体装置及びその製造方法

Info

Publication number: JPH10135453A
Application number: JP8284497A
Authority: JP
Inventors: Takayuki Ogura; 孝之小倉; Shigeki Hayashida; 茂樹林田; Seizo Kakimoto; 誠三柿本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】ソース／ドレインに積み上げ半導体層を形成
する半導体装置の場合、積み上げ半導体層とゲート電極
の側壁の膜の間に窪みとなる小領域であるファセットが
存在し、イオン注入を行った時にファセット下部の注入
領域に深い接合領域を形成し、トランジスタの特性を悪
化させるという問題があった。【解決手段】ゲート電極１０３の側壁に隣接され、側
壁絶縁膜の外側に半導体からなる第一のサイドウォール
スペーサ１０５を形成して、ゲート電極１０３の側壁と
素子分離絶縁膜１０１の間に積み上げ半導体層１０６が
形成されている。第一のサイドウォールスペーサ半導体
膜１０５と積み上げ半導体層１０６との間にできるファ
セットを覆い隠すように第二のサイドウォールスペーサ
１０７を形成した。これによって、ファセット下の不純
物拡散層は深い接合をつくることなく、浅い不純物拡散
領域が形成できる。従って、短チャネル効果の抑制した
良好な特性の半導体装置が得られた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ソース／ドレインに対応する
領域に積み上げ半導体層構造を有する半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年のＭＯＳＦＥＴ技術では、比例縮小
則を基に寸法を微細化することが達成されてきた。しか
し、さまざまな微細化の限界要因も指摘されている。ソ
ース／ドレイン拡散層の接合深さ（以下、接合領域と記
す。）を浅く形成する際の、不純物の拡散で決まる浅さ
の限界もそのひとつである。不純物の拡散で決まる浅さ
の限界を超える浅い接合を形成するため、いわゆる積み
上げ半導体層構造が利用されて始めている。従来の積み
上げ半導体層構造を有した半導体装置の製造方法を図７
に図示する。図７（ａ）に示すように、半導体基板７０
０の上に素子分離絶縁体領域７０１が形成され、さらに
ゲート電極７０２が形成される。ゲート電極７０２は、
ゲート絶縁膜７０３により半導体基板７００から分離さ
れる。次に、ゲート電極７０２の隣接して、薄い側壁ス
ペース用絶縁体７０４が形成される。典型的な場合は、
この薄い側壁スペース用絶縁体７０４は、酸化物で構成
され、厚さは２００〜９００Å程度である。その後、極
めて浅い接合領域７０５が半導体基板７００の中に注入
によって作られる。接合領域７０５は、ｎ型材料（例え
ば、砒素、リン、またはアンチモン）またはｐ型材料
（例えば、ホウ素）のいずれかを、５×１０¹⁷／ｃｍ³
から１×１０²⁰／ｃｍ³の密度に注入することによって
形成される。

【０００３】次に、図７（ｂ）に示すように、ソース/
ドレインの積み上げ半導体層７０６は、エピタキシャル
・シリコンを選択的に堆積することによって形成され
る。ここで、ソース／ドレインの積み上げ半導体層７０
６と薄い側壁スペース用絶縁体７０４との境界のところ
にファセット７０７ができ、また、素子分離絶縁体領域
７０１とソース／ドレインの積み上げ半導体層７０６と
の境界のところに窪みをもつ小表面領域であるファセッ
ト７０８ができる。

【０００４】次に、図７（ｃ）に示すようにドーパント
の注入を行うことによって、第２の接合領域７０９を形
成した。しかし、ファセット７０７、７０８は、ソース
／ドレイン形成時ファセット下の接合深さ７１０と７１
１をファセット下以外の領域に形成される接合領域７０
９より深い接合とする。これは、短チャネル効果をもた
らし、トランジスタの特性を悪くさせる。

【０００５】このファセット下の深い接合領域を作らな
いようにする解決策として、特開平２−２２２１５３号
公報に半導体装置の製造方法が記載されている。同公報
に記載の半導体装置の製造方法を図８に図示する。ま
ず、図７（ｂ）の工程までは同様の製造方法で作製す
る。

【０００６】次に、露出面全面に絶縁体層を約１０００
〜２０００Å堆積する。この絶縁体層を異方性エッチン
グして、第一側壁スペーサ８００、第二側壁スペーサ８
０１が形成される。この第一、第二側壁スペーサ８０
０、８０１によりファセット７０７、７０９を覆い隠
し、上記問題を解決する。以上ように、形成される半導
体装置の断面図を図８（ａ）に示す。

【０００７】次に、図８（ｂ）に示すように、第二の注
入が行われ、深い接合領域を有することのない第二の浅
い接合領域８０２を形成する。さらにソース／ドレイン
領域の抵抗を下げるため、ソース/ドレインの積み上げ
半導体層７０６にドーピングを行う。次に、ソース／ド
レインの積み上げ半導体層７０６とゲート電極７０２の
上にそれぞれ低抵抗シリサイド領域８０３および８０４
が形成される。シリサイド領域８０３および８０４の形
成方法は構造体全体の上にチタン層を堆積し、それから
窒素雰囲気中でシリコンとチタンを反応させチタンシリ
サイド（ＴｉＳｉ₂）を作成する。その後ＴｉＮ部分を
選択的に除去し、低抵抗シリサイド領域８０３および８
０４が形成する。

【０００８】

【発明が解決しようとする課題】しかし、上記特開平２
−２２２１５３号公報の手法では以下のような問題点が
ある。ファセットを覆う第一、第二側壁スペーサ作成の
際に、異方性のエッチングを行うためにソース／ドレイ
ンの積み上げ半導体層７０６の表面までエッチングし、
その積み上げ半導体層表面を荒らす。また、その表面の
荒れは、後のシリサイド処理工程においてシリサイドの
凝集を引き起こす。また、ゲート電極上も同様にエッチ
ングによる荒れの問題が起った。

【０００９】また、上記の方法では、シリサイド形成領
域が狭くなるため、ゲート電極の下のチャネル領域とソ
ース／ドレイン部のシリサイド領域の距離が遠くなり、
トランジスタの抵抗が高くなる問題があった。

【００１０】本発明では、上記の問題を解決し、良好な
特性を有する半導体装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本願発明の半導体装置
は、半導体基板と、前記半導体基板上に形成されたゲー
ト電極と、前記ゲート電極の側壁に隣接して形成された
側壁絶縁体膜と、前記側壁絶縁膜に隣接して形成された
半導体膜からなる第一のサイドウォールスペーサと、第
一のサイドウォールスペーサの隣の前記半導体基板上に
ソース／ドレインに対応させて形成された積み上げ半導
体層と、第一のサイドウォールスペーサと前記積み上げ
半導体層との境界上のファセットを埋め込む第二のサイ
ドウォールスペーサを有することを特徴とする。

【００１２】また、前記積み上げ半導体層と、第一、二
のサイドウォールスペーサとがシリコンからなることを
特徴とする。

【００１３】また、さらに、第二のサイドウォールスペ
ーサと前記積み上げ半導体層上にシリサイド膜を有する
ことを特徴とする。

【００１４】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート電極を形成する工程と、前記半導
体基板及び前記ゲート電極上に絶縁膜を形成する工程
と、前記絶縁膜上に第一半導体膜を形成する工程と、前
記第一半導体膜をエッチングして前記絶縁体膜を露出す
るとともに、半導体膜からなる第１のサイドウォールス
ペーサを形成する工程と、前記絶縁膜の露出部分をエッ
チング除去する工程と、前記エッチング除去した領域に
積み上げ半導体層を選択成長させるとともに、第一のサ
イドウォールスペーサと前記積み上げ半導体層との間の
ファセットを埋め込む第二のサイドウォールスペーサを
選択成長させる工程と、イオン注入をして、ソース／ド
レインを形成する工程を有することを特徴とする。

【００１５】また、積み上げ半導体層と第一、第二のサ
イドウォールスペーサとがシリコンからなり、積み上げ
半導体層と第二のサイドウォールスペーサとの上にシリ
サイド膜を形成する工程を有することを特徴とする。

【００１６】さらに、前記ゲート電極を形成する工程に
おいて、ゲート電極形成膜の上に絶縁膜を積層し、前記
絶縁膜をキャップ膜としてゲート電極のパターン形成を
行う半導体装置の製造方法が好ましい。

【００１７】

【発明の実施の形態】本実施の形態では、ｐ型シリコン
基板上にｎ型のチャネルを形成する、ｎ−ＭＯＳトラン
ジスタの場合について説明するが、ｐ−ＭＯＳトランジ
スタ、ｃ−ＭＯＳトランジスタについても同様に適用で
きることは言うまでもない。

【００１８】（実施の形態１）本発明の半導体装置を図
１に示す。半導体基板１００上に素子分離絶縁膜１０１
が形成される。素子分離絶縁膜１０１と素子分離絶縁膜
１０１との間に、ゲート絶縁膜１０２を介してゲート電
極１０３が形成される。側壁絶縁膜１０４がゲート電極
１０３の側壁に隣接され、側壁絶縁膜の外側に半導体か
らなる第一のサイドウォールスペーサ１０５を形成し
て、第一のサイドウォールスペーサ１０５と素子分離絶
縁膜１０１の間に積み上げ半導体膜１０６が形成されて
いる。第一のサイドウォールスペーサ１０５と積み上げ
半導体層１０６との間にできるファセットを埋めるよう
に第二のサイドウォールスペーサ１０７を形成した。こ
れによって、不純物注入工程においてファセット下の不
純物拡散層は深い接合をつくることなく、浅い不純物拡
散領域が形成できる。

【００１９】また、ソース／ドレインに対応する積み上
げ半導体層及び第一、二のサイドウォールスペーサの表
面をシリサイド化して、シリサイド１０８とゲート電極
上にシリサイド１０９を形成する。

【００２０】本発明の半導体装置の製造方法を図２〜図
６に示す。

【００２１】まず、ｐ型半導体基板２００の表面領域に
半導体素子を分離するための素子分離絶縁膜２０１を形
成する。この形成方法は、周知の選択酸化法を用いてお
り、酸化膜厚４０００Å程度とする。以下、程度とは装
置誤差の範囲を示す。続いて、通常の熱酸化膜法を用い
てｐ型半導体基板２００の全面に絶縁膜２０２を形成す
る。膜厚は５０Å程度とする。次いで、ＣＶＤ（化学気
相成長）法を用いて上記絶縁膜２０２上に、ゲート電極
材料２０３として通常、多結晶シリコンを堆積させる。
膜厚は１５００Å程度とする。同様にＣＶＤ法を用い、
上記ゲート電極材料２０３上にキャップ膜形成層２０４
を堆積させる。膜厚は３００Å程度とし、酸化膜を用い
ている。ただし、キャップ膜形成層２０４は、ゲート形
成工程で上記ゲート電極材料２０３をエッチングする際
の保護マスクとして用いるので、上記ゲート電極材料２
０３よりエッチングレートが小さければ、酸窒化膜、窒
化膜を用いてもよい。以上の工程を経た半導体装置の断
面図を図２（ａ）に示す。特に、窒化膜を用いる場合に
は、酸化膜を用いた場合に比較して、酸素がゲート電極
材料２０３などに拡散することないため、酸素によるシ
リサイド化の抑制現象が起らずに凝集のない良好な特性
のシリサイドが形成できる。

【００２２】次に、図示はしていないが、キャップ膜形
成層２０４上に、フォトリソグラフィー技術を用いてゲ
ートパターン形成用レジストマスク形成し、パターニン
グを施す。このレジストマスクを用いて上記キャップ膜
形成層２０４をエッチングし、キャップ膜２０５を形成
する。

【００２３】更に、キャップ膜２０５は上記ゲート電極
材料２０３をエッチングする時の保護マスクとして用い
る。そうすることによりレジストを保護マスクとして上
記ゲート電極材料２０３をエッチングする場合より、上
記ゲート電極材料２０３とゲート絶縁膜２０２とのエッ
チング選択比に格段の向上があり、更に、ゲート側壁に
レジスト材料とゲート材料との化合物が堆積することに
よってゲートがテーパー形状に太るという問題が無くな
り、ゲート部の加工寸法の制御性を高めることができ
る。次に、上記ゲート電極材料２０３に、例えばプラズ
マエッチングを用いて異方性のエッチングを施し、ゲー
ト電極２０６を形成する。

【００２４】次いで、ゲート電極２０６をイオン注入マ
スクとして第一イオン注入工程を行い、ゲート電極２０
６の両側のｐ型半導体基板２００の表面部に極めて浅い
ｎ^-不純物拡散領域２０７、２０８を形成する。以上の
工程を経た半導体装置の断面図を図２（ｂ）に示す。

【００２５】次に、絶縁膜２０２をエッチングすること
でゲート絶縁膜２０９を形成する。その後、露出面全面
にＣＶＤ法により窒化膜からなる絶縁膜２１０を２００
Å程度堆積させる。本実施の形態では、絶縁膜２１０と
して窒化膜を用いたが、キャップ膜２０５の材料より充
分エッチングレートが小さく、絶縁膜２１０に対してキ
ャップ膜２０５の材料が選択的にエッチングされる材料
であれば他の酸化膜、あるいは窒化酸化膜でも構わな
い。

【００２６】次いで、絶縁膜２１０上にＣＶＤ法により
半導体領域形成膜２１１として多結晶シリコンを堆積さ
せる。ここでは半導体領域形成膜２１１として多結晶シ
リコンを用いたが、非晶質シリコンでも良い。膜厚は７
００Å程度とする。以上の工程を経た半導体装置の断面
図を図２（ｃ）に示す。

【００２７】続いて、異方性エッチングで半導体領域形
成膜２１１の全面をエッチバックし、第一のサイドウォ
ールスペーサ２１２を形成する。

【００２８】この際、ゲート電極の高さより第一のサイ
ドウォールスペーサ２１２を低く形成することにより、
後のシリサイド行程においてゲート電極上に形成される
シリサイドとソース／ドレインに形成されるシリサイド
との短絡回路がすることを防止する。続いて、異方性エ
ッチングにより絶縁膜２１０の露出部分を除去して、側
壁絶縁膜２１３を形成する。以上の工程を経た半導体装
置の断面図を図２（ｄ）に示す。

【００２９】次に、ＬＰＣＶＤ（低圧気相成長）装置に
よるエピタキシャル成長法により積み上げ半導体層２１
４、第二のサイドウォールスペーサ２１５を同時に選択
成長させる。それぞれの半導体領域は、下地に依存した
結晶性をもって成長する。つまり、積み上げ半導体層２
１４は下地の単結晶シリコンの結晶性を引き継ぎ単結晶
シリコンとなり、第二のサイドウォールスペーサ２１５
は下地の第一サイドウォールスペーサ２１２が多結晶シ
リコンあるいは非晶質シリコンであるため第二のサイド
ウォールスペーサ２１５もこの結晶性を引き継ぎ、多結
晶シリコン或いは非晶質シリコンとなる。本方法によれ
ば、積み上げ半導体層形成時に第二のサイドウォールス
ペーサ２１５がファセットを覆うように形成されるの
で、従来法で必要とされるファセットを埋め込むための
側壁スペーサを形成する別工程が本方法では必要なくな
る。また、本願発明では、側壁スペーサのエッチバック
工程が必要ないので、積み上げ半導体層領域表面の荒れ
がなく、後のシリサイド工程の際のシリサイドの凝集が
防止される。以上の工程を経た半導体装置の断面図を図
３（ｅ）に示す。

【００３０】次に、第二イオン注入工程を行い、極めて
浅いｎ⁺不純物拡散領域２１６を形成し、それと同時に
ゲート電極２０６、第一のサイドウォールスペーサ２１
２、積み上げ半導体層２１５、第二のサイドウォールス
ペーサ２１４にドーピングを行うことによって、第一、
第二のサイドウォールスペーサ２１２、２１５と積み上
げ半導体層２１４とｎ⁺不純物拡散領域２１６とからな
るソース／ドレイン領域を形成する。ところで、ファセ
ット形成領域２１７部分には第二のサイドウォールスペ
ーサ２１５があり、積み上げ半導体層２１４と比較して
厚く積み上げられているため、積み上げ半導体層２１４
部分に比べてソース／ドレイン注入深さが浅くなる。よ
って、ファセット形成時のようなチャネル近傍の深い接
合領域の形成が防止される。次いで、高濃度のイオン注
入によりアモルファス化したソース／ドレイン領域やゲ
ート電極部に注入されたイオンを活性化するため、さら
に拡散させるため、例えば砒素イオンを注入した場合９
００℃、１０分の窒素アニール処理を行い、ボロンイオ
ンを注入した場合１０００℃、１０秒のＲＴＡ（Ｒａｐ
ｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）処理をお
こなう。以上の工程を経た半導体装置の断面図を図３
（ｆ）に示す。

【００３１】次に、ドレイン領域２１８の側の第一、第
二のサイドウォールスペーサ２１２、２１５とソース領
域２１９の側の第一、第二のサイドウォールスペーサ２
１２、２１５とが素子分離絶縁膜上で短絡しないよう
に、フォトリソグラフィー、エッチング技術を用いて素
子分離膜上の半導体領域２１２、２１５の短絡部２２
０、２２１を部分的に除去する。以上の工程を経た半導
体装置の平面図を図４（ｇ）に示す。また、図４（ｇ）
の半導体装置に示すａ−ａ’の断面図を図４（ｈ）に示
す。

【００３２】次に、図４（ｉ）に示すように、キャップ
膜２０５を側壁絶縁膜２１３に対して選択的にエッチン
グを行うことによって、キャップ膜２０５のみを除去す
る。

【００３３】次に、図５（ｊ）に示すように、シリサイ
ド工程によりゲート電極上、ソース／ドレインにシリサ
イド膜２２２、２２３を形成する。シリサイド膜の形成
方法は、まず、構造全体の上にチタン層を堆積させ、そ
れから窒素雰囲気中で６７５℃程度の温度でシリコンと
チタンを第一の急速加熱処理をおこない準安定なチタン
シリサイドを作成する。その後チタンナイトライドや未
反応チタンを選択的に除去する。その後８７５℃程度の
第二の急速加熱処理をおこない安定なチタンシリサイド
を作成する。通常、この２段階シリサイド法を用い低抵
抗シリサイドを形成する。このシリサイド工程でゲート
電極上のシリサイド２２２とソース／ドレインのシリサ
イド２２３との間で短絡を起こさない構造を形成するこ
とが必要である。

【００３４】後は周知の方法により積み上げ半導体層を
有するＭＯＳＦＥＴを形成する。

【００３５】（実施の形態２）図３（ｆ）までは実施の
形態１と同様である。図３（ｆ）に続いて図６（ａ）に
示すように、不純物の注入された多結晶シリコン部分を
取り除くために、第一サイドウォールスペーサ２１２と
第二のサイドウォールスペーサ２１５を等方性のウェッ
トエッチングにより積み上げ半導体層２１４に対して選
択的に取り除く。エッチャントは、例えばフッ酸：硝
酸：氷酢酸＝１：５０：５０の混合液を用いる。それに
より、フォトリソグラフィー、エッチング技術を必要と
せずドレイン領域２１８とソース領域２１９との短絡回
路を作らない半導体装置を形成できる。更に積み上げ半
導体層２１４とゲート電極２０６とが離れた構造になっ
ているので、後のシリサイド工程でのゲートのシリサイ
ド膜とソース／ドレインのシリサイド膜との短絡を防止
することができる。

【００３６】次に、図６（ｂ）に示すように、キャップ
膜２０５を絶縁膜２１０に対して選択的にエッチングす
る。次いで、前記２段階シリサイド法を用い選択的に積
み上げ半導体層２１４とゲート電極２０６上に低抵抗シ
リサイド２２３、２２２を形成する。後は、周知の方法
により積み上げ半導体層を有するＭＯＳＦＥＴを形成す
る。

【００３７】

【発明の効果】請求項１記載の発明によれば、ファセッ
トの上に第二のサイドウォールスペーサが形成されるの
で、浅い接合を形成することができ、短チャネル効果を
抑制し微細化することが可能となる。

【００３８】また、請求項２に記載の本発明のゲート電
極の第一、二のサイドウォールスペーサと積み上げ半導
体層は両方ともシリコンを使っているため、サイドウォ
ールスペーサとソース／ドレインの積み上げ半導体層の
間の熱膨張率の差が小さい。よって、サイドウォールス
ペーサと積み上げ半導体層の界面付近の熱応力による欠
陥の数の低減ができる。これにより、寄生抵抗が小さ
く、高駆動力のＭＯＳＦＥＴを形成することができる。

【００３９】請求項３に記載の発明によれば、従来技術
のシリサイド構造に比べ、ゲート電極下のチャネル領域
とソース／ドレインのシリサイド膜との距離が近く、更
にソース／ドレインのシリサイド膜の幅が広く形成でき
ることにより、低抵抗で高駆動力のＭＯＳＦＥＴを形成
することができる。

【００４０】請求項４に記載の発明によれば、第一のサ
イドウォールスペーサから第二のサイドウォールスペー
サを成長させることと、積み上げ半導体層を成長させる
ことと同時に行うことができるため、従来法のようなフ
ァセットの埋め込みのための絶縁体膜からなるサイドウ
ォールスペーサ形成が不要となる。よって、サイドウォ
ールスペーサ形成のためのエッチバックを必要とせず、
表面の荒れのない積み上げ半導体層が形成できる。ま
た、ゲート近傍に浅い接合を形成することができ、短チ
ャネル効果を抑制し微細化することが可能となる。さら
にサイドウォール形成の際、従来の技術ではファセット
の凹部を覆うために絶縁体層を堆積させ、この絶縁体層
をエッチングして形成されるが、本方法では選択的な成
長法によって形成されるため、工程数が少なく加工バラ
ツキが小さいので、サイドウォール厚の制御性がよくな
る。

【００４１】また、請求項５に記載の本発明によれば、
表面に荒れのない積み上げ半導体層が形成できるので、
シリサイド工程においてシリサイドの凝集のない良好な
特性のシリサイド膜が容易に形成できる。シリサイド膜
の形成領域が従来技術のシリサイド形成領域より広く形
成できるため、以後の工程でのゲート／コンタクトホー
ルを接合する時の位置合わせマージンを小さくできる。
それにより、本発明のソース／ドレインは、前記位置合
わせマージンの減少分を小さく形成でき、より微細化が
可能となる。さらに、ゲート電極下のチャネル領域とソ
ース／ドレインのシリサイド膜との距離が近く、更にソ
ース／ドレインのシリサイド膜の幅が広く形成できるこ
とにより、低抵抗で高駆動力のＭＯＳＦＥＴを形成する
ことができる。

【００４２】請求項６に記載の発明によれば、ゲートエ
ッチの際のマスクとしてレジストを用いる場合より、酸
化膜等の絶縁膜からなるキャップ膜を用いたほうが上記
ゲート電極材料とゲート絶縁膜との選択比に格段の向上
があり、更にゲートサイドウォールにレジスト材料とゲ
ート電極材料との化合物が堆積し、ゲート電極がテーパ
ー形状に太るという問題が無くなり、ゲート電極の加工
寸法の制御性を高めることができる。更に、キャップ膜
に窒化膜を用いれば酸化膜を用いた場合と異なりイオン
注入工程で酸素のゲート電極材料表面への導入がなく、
酸素によるシリサイド化の抑制が起こらず、凝集のない
良好な特性のシリサイド膜が形成できる。

【図面の簡単な説明】

【図１】本発明の半導体装置を示す図である。

【図２】本発明の半導体装置の製造工程を示す図であ
る。

【図３】本発明の半導体装置の製造工程を示す図であ
る。

【図４】本発明の半導体装置の製造工程を示す図であ
る。

【図５】本発明の半導体装置の製造工程を示す図であ
る。

【図６】本発明の半導体装置の製造工程を示す図であ
る。

【図７】従来の半導体装置の製造工程を示す図である。

【図８】従来の半導体装置の製造工程を示す図である。

【符号の説明】

１００半導体基板１０１素子分離絶縁膜１０２ゲート絶縁膜１０３ゲート電極１０４側壁絶縁膜１０５第一のサイドウォールスペーサ１０６積み上げ半導体層１０７第二のサイドウォールスペーサ１０８、１０９シリサイド２００ｐ型半導体基板２０１素子分離絶縁膜２０２絶縁膜２０３ゲート電極材料２０４キャップ膜形成層２０５キャップ膜２０６ゲート電極２０７、２０８ｎ^-不純物拡散領域２０９ゲート絶縁膜２１０絶縁膜２１１半導体領域形成膜２１２第一のサイドウォールスペーサ２１３側壁絶縁膜２１４積み上げ半導体層２１５第二のサイドウォールスペーサ２１６ｎ⁺不純物拡散領域２１７ファセット形成領域２１８ドレイン領域２１９ソース領域２２０、２２１短絡部２２２、２２３シリサイド膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の側壁に隣接して形成された側壁絶縁体
膜と、前記側壁絶縁膜に隣接して形成された半導体膜からなる
第一のサイドウォールスペーサと、第一のサイドウォールスペーサに隣接して前記半導体基
板上にソース／ドレインに対応させて形成された積み上
げ半導体層と、第一のサイドウォールスペーサと前記積み上げ半導体層
との境界上のファセットを埋め込む第二のサイドウォー
ルスペーサを有することを特徴とする半導体装置。
【請求項２】第一、第二のサイドウォールスペーサと
前記積み上げ半導体層とがシリコンからなることを特徴
とする請求項１に記載の半導体装置。
【請求項３】第二のサイドウォールスペーサと前記積
み上げ半導体層との上にシリサイド膜を更に有すること
を特徴とする請求項２に記載の半導体装置。
【請求項４】半導体基板上にゲート電極を形成する工
程と、前記半導体基板及び前記ゲート電極上に絶縁膜を形成す
る工程と、前記絶縁膜上に第一半導体膜を形成する工程と、第一半導体膜をエッチングして、前記絶縁膜を露出する
とともに、第一半導体膜からなる第１のサイドウォール
スペーサを形成する工程と、前記絶縁膜の露出部分をエッチング除去する工程と、エッチング除去した前記半導体基板上に前記積み上げ半
導体層を選択成長させるとともに、第一のサイドウォー
ルスペーサと前記積み上げ半導体層との境界上のファセ
ットを埋め込む第二のサイドウォールスペーサを選択成
長させる工程と、イオン注入をして、ソース／ドレインを形成する工程を
有することを特徴とする半導体装置の製造方法。
【請求項５】前記積み上げ半導体層と第一、第二のサ
イドウォールスペーサ積み上げ半導体層はシリコンから
なり、前記積み上げ半導体層及び第二のサイドウォールスペー
サ上にシリサイド膜を形成する工程を更に有することを
特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】前記ゲート電極を形成する工程におい
て、ゲート電極材料の上に絶縁膜を積層し、前記絶縁膜
をキャップ膜としてゲート電極のパターン形成を行うこ
とを特徴とする請求項４乃至５に記載の半導体装置の製
造方法。