JP2925008B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 114
- 239000010703 silicon Substances 0.000 claims description 114
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 113
- 239000012535 impurity Substances 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 239000003870 refractory metal Substances 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 23
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 16
- 239000010936 titanium Substances 0.000 description 16
- 229910052719 titanium Inorganic materials 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、せり上げたソースおよびドレインを
有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
の製造方法に関するものである。
方法に関し、特に、せり上げたソースおよびドレインを
有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
の製造方法に関するものである。
【０００２】
【従来の技術】微細化されてＭＯＳＦＥＴでは、パンチ
スルー耐圧を向上させるためにソース・ドレイン領域を
極めて浅い接合に形成することが要請される。しかし、
単に接合を浅くしただけでは、ソース・ドレインの寄生
抵抗が増大して素子特性の劣化を招く。そこで、ソース
・ドレイン領域の低抵抗化を目的としてせり上げたソー
スおよびドレインを有するＦＥＴ構造に形成することが
行われている。図３は、特開平２−２２２１５３号公報
にて開示された、従来のせり上げたソースおよびドレイ
ンを有するＭＯＳＦＥＴの製造方法を工程順に示した断
面図である。
スルー耐圧を向上させるためにソース・ドレイン領域を
極めて浅い接合に形成することが要請される。しかし、
単に接合を浅くしただけでは、ソース・ドレインの寄生
抵抗が増大して素子特性の劣化を招く。そこで、ソース
・ドレイン領域の低抵抗化を目的としてせり上げたソー
スおよびドレインを有するＦＥＴ構造に形成することが
行われている。図３は、特開平２−２２２１５３号公報
にて開示された、従来のせり上げたソースおよびドレイ
ンを有するＭＯＳＦＥＴの製造方法を工程順に示した断
面図である。
【０００３】図３（ａ）に示されるように、シリコン基
板３０１表面の素子分離領域に選択酸化法によりフィー
ルド酸化膜３０２を形成し、シリコン基板３０１表面の
素子形成領域にゲート酸化膜３０３を形成する。続い
て、全面に多結晶シリコン膜を堆積し、パターニングし
て、ゲート電極３０４を形成する。次に、全面に酸化膜
からなる絶縁膜を２００Åから９００Åの厚さに堆積す
る。この絶縁膜を異方性のドライエッチングによりエッ
チバックして、ゲート電極３０４の側面に、この酸化膜
からなる薄いサイドウォール・スペーサ３０５を形成す
る。その後、イオン注入により、極めて浅いソース・ド
レイン領域３０６が形成される。このソース・ドレイン
領域３０６は、ｎ型材料またはｐ型材料の何れかを、５
×１０17ｃｍ-3から１×１０20ｃｍ-3の表面濃度に注入
することによって形成される。
板３０１表面の素子分離領域に選択酸化法によりフィー
ルド酸化膜３０２を形成し、シリコン基板３０１表面の
素子形成領域にゲート酸化膜３０３を形成する。続い
て、全面に多結晶シリコン膜を堆積し、パターニングし
て、ゲート電極３０４を形成する。次に、全面に酸化膜
からなる絶縁膜を２００Åから９００Åの厚さに堆積す
る。この絶縁膜を異方性のドライエッチングによりエッ
チバックして、ゲート電極３０４の側面に、この酸化膜
からなる薄いサイドウォール・スペーサ３０５を形成す
る。その後、イオン注入により、極めて浅いソース・ド
レイン領域３０６が形成される。このソース・ドレイン
領域３０６は、ｎ型材料またはｐ型材料の何れかを、５
×１０17ｃｍ-3から１×１０20ｃｍ-3の表面濃度に注入
することによって形成される。
【０００４】次に、図３（ｂ）に示されるように、化学
気相堆積法により、多結晶シリコンからなるゲート電極
３０４の上面およびソース・ドレイン領域３０６の上面
に、選択的にシリコン膜３０７を１０００Åから２００
０Åの厚さ分堆積する。次に、図３（ｃ）に示されるよ
うに、全面に酸化膜からなる絶縁膜を１０００Åから２
０００Åの厚さだけ堆積し、この絶縁膜を異方性のドラ
イエッチングによりエツチバックして、前記第１のサイ
ドウォール・スペーサおよび前記ゲート電極３０４の上
面に形成されたシリコン膜３０７の側面、並びに、ソー
ス・ドレイン領域３０６の上面に形成されたシリコン膜
３０７の側面に、この酸化膜からなる第２のサイドウォ
ール・スペーサ３０８を形成する。次に、図３（ｄ）に
示されるように、イオン注入により、浅いソース・ドレ
イン領域３０９を形成すると共に、ソース・ドレイン領
域３０６の上面のシリコン膜３０７に不純物ドーピング
し、せり上げたソース・ドレイン領域３１０を形成す
る。
気相堆積法により、多結晶シリコンからなるゲート電極
３０４の上面およびソース・ドレイン領域３０６の上面
に、選択的にシリコン膜３０７を１０００Åから２００
０Åの厚さ分堆積する。次に、図３（ｃ）に示されるよ
うに、全面に酸化膜からなる絶縁膜を１０００Åから２
０００Åの厚さだけ堆積し、この絶縁膜を異方性のドラ
イエッチングによりエツチバックして、前記第１のサイ
ドウォール・スペーサおよび前記ゲート電極３０４の上
面に形成されたシリコン膜３０７の側面、並びに、ソー
ス・ドレイン領域３０６の上面に形成されたシリコン膜
３０７の側面に、この酸化膜からなる第２のサイドウォ
ール・スペーサ３０８を形成する。次に、図３（ｄ）に
示されるように、イオン注入により、浅いソース・ドレ
イン領域３０９を形成すると共に、ソース・ドレイン領
域３０６の上面のシリコン膜３０７に不純物ドーピング
し、せり上げたソース・ドレイン領域３１０を形成す
る。
【０００５】次に、せり上げたソース・ドレイン領域３
１０の上面、およびゲート電極３０４の上面に、チタン
シリサイド層３１１を形成する。このチタンシリシサイ
ド層の形成は、全面にチタン層を堆積し、その後に窒素
雰囲気中で反応させることによって行われる。この時、
せり上げたソース・ドレイン領域３１０とゲート電極３
０４のシリコンのみがチタン層と反応し、チタンシリサ
イド層３１１が形成される。一方、酸化膜からなる絶縁
膜上のチタン層は、雰囲気ガスの窒素とだけ反応して、
窒化チタンに変換される。次に、ウェットエッチングに
より、この窒化チタンのみを選択的に除去することで、
せり上げたソース・ドレイン領域３１０の上面およびゲ
ート電極３０４の上面にのみ、選択的にチタンシリサイ
ド層３１１を形成することができる。
１０の上面、およびゲート電極３０４の上面に、チタン
シリサイド層３１１を形成する。このチタンシリシサイ
ド層の形成は、全面にチタン層を堆積し、その後に窒素
雰囲気中で反応させることによって行われる。この時、
せり上げたソース・ドレイン領域３１０とゲート電極３
０４のシリコンのみがチタン層と反応し、チタンシリサ
イド層３１１が形成される。一方、酸化膜からなる絶縁
膜上のチタン層は、雰囲気ガスの窒素とだけ反応して、
窒化チタンに変換される。次に、ウェットエッチングに
より、この窒化チタンのみを選択的に除去することで、
せり上げたソース・ドレイン領域３１０の上面およびゲ
ート電極３０４の上面にのみ、選択的にチタンシリサイ
ド層３１１を形成することができる。
【０００６】
【発明が解決しようとする課題】しかし、図３に示した
従来の製造方法では、ゲート電極とソース・ドレイン領
域間、あるいは、ソース・ドレイン領域どうしが、サイ
ドウォール・スペーサやフィールド酸化膜上の一部に堆
積されたシリコン膜により、ショートするという問題が
生じる。即ち、化学気相堆積法（ＣＶＤ法）により、ゲ
ート電極の上面およびソース・ドレイン領域の上面に選
択的にシリコン膜を堆積する時、ＣＶＤのプロセス条件
によってはシリコンが露出した部分以外の絶縁膜上の一
部にもシリコンが堆積してしまう。
従来の製造方法では、ゲート電極とソース・ドレイン領
域間、あるいは、ソース・ドレイン領域どうしが、サイ
ドウォール・スペーサやフィールド酸化膜上の一部に堆
積されたシリコン膜により、ショートするという問題が
生じる。即ち、化学気相堆積法（ＣＶＤ法）により、ゲ
ート電極の上面およびソース・ドレイン領域の上面に選
択的にシリコン膜を堆積する時、ＣＶＤのプロセス条件
によってはシリコンが露出した部分以外の絶縁膜上の一
部にもシリコンが堆積してしまう。
【０００７】また、同一のプロセス条件で、シリコン膜
を堆積していても、シリコン膜を堆積する前のシリコン
基板の表面状態に依って、絶縁膜上の一部にシリコン膜
が堆積する場合がある。このように選択シリコン成長が
非選択となる原因は明らかではないが、絶縁膜上の一部
に、シリコンが核形成し易い不純物が付着しているため
ではないかと考えられる。よって、本発明の解決すべき
課題は、非選択成長によって絶縁膜上に形成されたシリ
コン膜に起因して発生するショートを効果的に防止しう
るようにすることである。
を堆積していても、シリコン膜を堆積する前のシリコン
基板の表面状態に依って、絶縁膜上の一部にシリコン膜
が堆積する場合がある。このように選択シリコン成長が
非選択となる原因は明らかではないが、絶縁膜上の一部
に、シリコンが核形成し易い不純物が付着しているため
ではないかと考えられる。よって、本発明の解決すべき
課題は、非選択成長によって絶縁膜上に形成されたシリ
コン膜に起因して発生するショートを効果的に防止しう
るようにすることである。
【０００８】
【課題を解決するための手段】上述の問題を解決するた
めの手段として、本発明による半導体装置の製造方法で
は、選択シリコン成長後に、選択成長シリコン膜の表面
を酸化する工程と、その酸化膜をエッチングする工程と
を含むことを特徴とする。
めの手段として、本発明による半導体装置の製造方法で
は、選択シリコン成長後に、選択成長シリコン膜の表面
を酸化する工程と、その酸化膜をエッチングする工程と
を含むことを特徴とする。
【０００９】
【発明の実施の形態】本発明による半導体装置の製造方
法は、（１）第１導電型半導体領域上にゲート絶縁膜を
介して多結晶シリコンからなるゲート電極を形成する工
程と、（２）絶縁膜の堆積とそのエッチバックにより、
前記ゲート電極の側面に第１のサイドウォール・スペー
サを形成する工程と、（３）シリコンが露出している半
導体基板上および前記ゲート電極上に選択的にシリコン
膜を成長させる工程と、（４）前記選択的に形成したシ
リコン膜の表面を酸化して熱酸化膜を形成する工程と、
（５）前記熱酸化膜をエッチバックして、前記選択的に
形成したシリコン膜の側面に酸化膜からなる第２のサイ
ドウォール・スペーサを形成する工程と、を含み、前記
第（３）の工程のシリコン膜の選択成長時に該シリコン
膜に第２導電型不純物をドープするか、または、前記第
（３）の工程の後前記第（４）の工程に先立って、若し
くは、前記第（５）の工程の後に、前記シリコン膜に第
２導電型不純物をドープする工程が付加されることを特
徴とする。そして、好ましくは、上記のように製作され
た半導体装置に対し、全面に高融点金属膜を形成し、熱
処理により前記選択的に形成したシリコン膜の上面に選
択的に高融点金属シリサイド膜を形成する工程が付加さ
れる。
法は、（１）第１導電型半導体領域上にゲート絶縁膜を
介して多結晶シリコンからなるゲート電極を形成する工
程と、（２）絶縁膜の堆積とそのエッチバックにより、
前記ゲート電極の側面に第１のサイドウォール・スペー
サを形成する工程と、（３）シリコンが露出している半
導体基板上および前記ゲート電極上に選択的にシリコン
膜を成長させる工程と、（４）前記選択的に形成したシ
リコン膜の表面を酸化して熱酸化膜を形成する工程と、
（５）前記熱酸化膜をエッチバックして、前記選択的に
形成したシリコン膜の側面に酸化膜からなる第２のサイ
ドウォール・スペーサを形成する工程と、を含み、前記
第（３）の工程のシリコン膜の選択成長時に該シリコン
膜に第２導電型不純物をドープするか、または、前記第
（３）の工程の後前記第（４）の工程に先立って、若し
くは、前記第（５）の工程の後に、前記シリコン膜に第
２導電型不純物をドープする工程が付加されることを特
徴とする。そして、好ましくは、上記のように製作され
た半導体装置に対し、全面に高融点金属膜を形成し、熱
処理により前記選択的に形成したシリコン膜の上面に選
択的に高融点金属シリサイド膜を形成する工程が付加さ
れる。
【００１０】また、本発明の他の半導体装置の製造方法
は、（１）第１導電型半導体領域上にゲート絶縁膜を介
して多結晶シリコンからなるゲート電極を形成する工程
と、（２）絶縁膜の堆積とそのエッチバックにより、前
記ゲート電極の側面に第１のサイドウォール・スペーサ
を形成する工程と、（３）前記ゲート電極および前記第
のサイドウォール・スペーサをマスクとして第２導電型
不純物をドープしてソース・ドレイン領域を形成する工
程と、（４）シリコンが露出している前記ソース・ドレ
イン領域上および前記ゲート電極上に選択的にシリコン
膜を成長させる工程と、（５）前記選択的に形成したシ
リコン膜の表面を酸化して熱酸化膜を形成する工程と、
（６）前記熱酸化膜をエッチバックして、前記選択的に
形成したシリコン膜の側面に酸化膜からなる第２のサイ
ドウォール・スペーサを形成する工程と、（７）全面に
高融点金属膜を形成し、熱処理により前記選択的に形成
したシリコン膜の上面に選択的に高融点金属シリサイド
膜を形成する工程と、を含むことを特徴としている。そ
して、好ましくは、前記選択的に形成したシリコン膜の
全てを高融点金属シリサイド膜に変換する。あるいは前
記第（４）のシリコン膜の形成工程において、第２導電
型不純物をドープしつつ、または、後にシリサイド化さ
れる部分の一部を除いて第２導電型不純物をドープしつ
つシリコン膜の成長を行う。
は、（１）第１導電型半導体領域上にゲート絶縁膜を介
して多結晶シリコンからなるゲート電極を形成する工程
と、（２）絶縁膜の堆積とそのエッチバックにより、前
記ゲート電極の側面に第１のサイドウォール・スペーサ
を形成する工程と、（３）前記ゲート電極および前記第
のサイドウォール・スペーサをマスクとして第２導電型
不純物をドープしてソース・ドレイン領域を形成する工
程と、（４）シリコンが露出している前記ソース・ドレ
イン領域上および前記ゲート電極上に選択的にシリコン
膜を成長させる工程と、（５）前記選択的に形成したシ
リコン膜の表面を酸化して熱酸化膜を形成する工程と、
（６）前記熱酸化膜をエッチバックして、前記選択的に
形成したシリコン膜の側面に酸化膜からなる第２のサイ
ドウォール・スペーサを形成する工程と、（７）全面に
高融点金属膜を形成し、熱処理により前記選択的に形成
したシリコン膜の上面に選択的に高融点金属シリサイド
膜を形成する工程と、を含むことを特徴としている。そ
して、好ましくは、前記選択的に形成したシリコン膜の
全てを高融点金属シリサイド膜に変換する。あるいは前
記第（４）のシリコン膜の形成工程において、第２導電
型不純物をドープしつつ、または、後にシリサイド化さ
れる部分の一部を除いて第２導電型不純物をドープしつ
つシリコン膜の成長を行う。
【００１１】そして、さらに好ましくは、前記第（１）
の工程の後前記第（２）の工程に先立って、前記ゲート
電極をマスクとして前記第１導電型半導体領域の表面領
域内に第２導電型不純物を低濃度にドープする工程が付
加される。
の工程の後前記第（２）の工程に先立って、前記ゲート
電極をマスクとして前記第１導電型半導体領域の表面領
域内に第２導電型不純物を低濃度にドープする工程が付
加される。
【００１２】［作用］前述したように、ゲート電極の上
面およびソース・ドレイン領域の上面に、選択的にシリ
コン膜を堆積する際に、ＣＶＤのプロセス条件あるいは
シリコン基板の表面状態に依ってはシリコンが露出した
部分以外の絶縁膜上の一部にもシリコン膜が堆積してし
まうが、本発明では、この絶縁膜上の一部に堆積したシ
リコン膜をその後の酸化工程でシリコン酸化膜に変換す
る。これにより、絶縁膜上に高融点金属シリサイド膜が
形成されるのを防止することができ、ゲート電極とソー
ス・ドレイン領域間あるいはソース・ドレイン領域どう
しのショートを防止することができる。また、これらの
領域間のリーク電流を低減させることができる。
面およびソース・ドレイン領域の上面に、選択的にシリ
コン膜を堆積する際に、ＣＶＤのプロセス条件あるいは
シリコン基板の表面状態に依ってはシリコンが露出した
部分以外の絶縁膜上の一部にもシリコン膜が堆積してし
まうが、本発明では、この絶縁膜上の一部に堆積したシ
リコン膜をその後の酸化工程でシリコン酸化膜に変換す
る。これにより、絶縁膜上に高融点金属シリサイド膜が
形成されるのを防止することができ、ゲート電極とソー
ス・ドレイン領域間あるいはソース・ドレイン領域どう
しのショートを防止することができる。また、これらの
領域間のリーク電流を低減させることができる。
【００１３】一般に、シリコン膜の選択成長時に絶縁膜
上にシリコンが堆積してしまうといっても、堆積するシ
リコンの量はシリコン上に比較して絶縁膜上の方がはる
かに少ない。これは、シリコンの核形成密度がシリコン
上に比較して絶縁膜上の方が少ないからである。従っ
て、軽く酸化しても絶縁膜上のシリコン膜を完全に酸化
することができる。すなわち、絶縁膜上のシリコン膜の
全てを酸化してもシリコン上の選択シリコン膜の表面の
一部が酸化されるだけで、せり上げたソース・ドレイン
の形成のための選択シリコン膜はほとんどそのまま残す
ことが可能である。
上にシリコンが堆積してしまうといっても、堆積するシ
リコンの量はシリコン上に比較して絶縁膜上の方がはる
かに少ない。これは、シリコンの核形成密度がシリコン
上に比較して絶縁膜上の方が少ないからである。従っ
て、軽く酸化しても絶縁膜上のシリコン膜を完全に酸化
することができる。すなわち、絶縁膜上のシリコン膜の
全てを酸化してもシリコン上の選択シリコン膜の表面の
一部が酸化されるだけで、せり上げたソース・ドレイン
の形成のための選択シリコン膜はほとんどそのまま残す
ことが可能である。
【００１４】また、本発明では、せり上げたソース・ド
レイン領域あるいはせり上げたゲート電極のシリコン膜
の側面にも酸化膜が形成されるので、チタンシリサイド
形成工程において、せり上げたソース・ドレインの側面
部に形成されるチタンシリサイドにより、ゲート電極ま
たはせり上げたゲート電極とせり上げたソース・ドレイ
ン領域間がショートしてしまうという問題も解決するこ
とができる。
レイン領域あるいはせり上げたゲート電極のシリコン膜
の側面にも酸化膜が形成されるので、チタンシリサイド
形成工程において、せり上げたソース・ドレインの側面
部に形成されるチタンシリサイドにより、ゲート電極ま
たはせり上げたゲート電極とせり上げたソース・ドレイ
ン領域間がショートしてしまうという問題も解決するこ
とができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を製造
工程順に示した断面図である。図１（ａ）に示されるよ
うに、ｐ型シリコン基板１０１表面の素子分離領域に選
択酸化法により３０００Åの厚さのフィールド酸化膜１
０２を形成し、ｐ型シリコン基板１０１表面の素子形成
領域に６０Åの厚さのゲート酸化膜１０３を形成する。
続いて、全面に１５００Åの厚さの多結晶シリコン膜を
堆積し、パターニングして、ゲート電極１０４を形成す
る。次に、ｎ型不純物、例えばリン（Ｐ）を加速エネル
ギー２０〜３０ｋｅＶ、ドーズ量１×１０13〜１×１０
14／ｃｍ2 の条件でイオン注入して極めて浅い低濃度の
ソース・ドレイン領域１０５を形成する。次に、全面に
酸化膜からなる絶縁膜を８００Åの厚さだけ堆積し、こ
の絶縁膜を異方性のドライエッチングによりエツチバッ
クして、ゲート電極１０４の側面にこの酸化膜からなる
第１のサイドウォール・スペーサ１０６を形成する。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を製造
工程順に示した断面図である。図１（ａ）に示されるよ
うに、ｐ型シリコン基板１０１表面の素子分離領域に選
択酸化法により３０００Åの厚さのフィールド酸化膜１
０２を形成し、ｐ型シリコン基板１０１表面の素子形成
領域に６０Åの厚さのゲート酸化膜１０３を形成する。
続いて、全面に１５００Åの厚さの多結晶シリコン膜を
堆積し、パターニングして、ゲート電極１０４を形成す
る。次に、ｎ型不純物、例えばリン（Ｐ）を加速エネル
ギー２０〜３０ｋｅＶ、ドーズ量１×１０13〜１×１０
14／ｃｍ2 の条件でイオン注入して極めて浅い低濃度の
ソース・ドレイン領域１０５を形成する。次に、全面に
酸化膜からなる絶縁膜を８００Åの厚さだけ堆積し、こ
の絶縁膜を異方性のドライエッチングによりエツチバッ
クして、ゲート電極１０４の側面にこの酸化膜からなる
第１のサイドウォール・スペーサ１０６を形成する。
【００１６】次に、図１（ｂ）に示されるように、化学
気相堆積（ＣＶＤ）法により、多結晶シリコンからなる
ゲート電極１０４の上面および低濃度のソース・ドレイ
ン領域１０５の上面に、選択的にシリコン膜１０７を４
００Åから８００Åの厚さに成長させる。次に、図１
（ｃ）に示されるように、熱酸化により、選択的に形成
したシリコン膜１０７の表面に２００Åから４００Åの
厚さの酸化膜を形成する。このシリコン膜の堆積時に、
フィールド酸化膜１０２上や、第１のサイドウォール・
スペーサ１０６上の一部に堆積された薄いシリコン膜の
全てが酸化される。次に、この熱酸化膜を異方性のドラ
イエッチングによりエツチバックして、ゲート電極１０
４の上面および低濃度のソース・ドレイン領域１０５の
上面に選択的に形成したシリコン膜１０７の側面に、こ
の熱酸化膜からなる薄い第２のサイドウォール・スペー
サ１０８を形成する。
気相堆積（ＣＶＤ）法により、多結晶シリコンからなる
ゲート電極１０４の上面および低濃度のソース・ドレイ
ン領域１０５の上面に、選択的にシリコン膜１０７を４
００Åから８００Åの厚さに成長させる。次に、図１
（ｃ）に示されるように、熱酸化により、選択的に形成
したシリコン膜１０７の表面に２００Åから４００Åの
厚さの酸化膜を形成する。このシリコン膜の堆積時に、
フィールド酸化膜１０２上や、第１のサイドウォール・
スペーサ１０６上の一部に堆積された薄いシリコン膜の
全てが酸化される。次に、この熱酸化膜を異方性のドラ
イエッチングによりエツチバックして、ゲート電極１０
４の上面および低濃度のソース・ドレイン領域１０５の
上面に選択的に形成したシリコン膜１０７の側面に、こ
の熱酸化膜からなる薄い第２のサイドウォール・スペー
サ１０８を形成する。
【００１７】次に、図１（ｄ）に示されるように、ｎ型
不純物を加速エネルギー４０〜５０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2 の条件でイオン注入し
て、浅い高濃度のソース・ドレイン領域１０９を形成す
ると共に低濃度のソース・ドレイン領域１０５の上面に
形成したシリコン膜をせり上げたソース・ドレイン領域
１１０とする。このとき、ゲート電極１０４およびゲー
ト電極１０４上にせり上げたシリコン膜のドーピングも
同時に行われ、せり上げたゲート電極１１１が形成され
る。シリコン膜１０７への不純物ドーピングは、イオン
注入法に代えシリコン膜の堆積時に反応ガス中に例えば
ホスフィン（ＰＨ3 ）などを添加することにより、不純
物濃度１×１０19ｃｍ-3〜１×１０21ｃｍ-3のドープト
シリコン膜を形成するようにしてもよい。この場合に、
後にシリサイド化されるシリコン膜の一部には不純物が
ドーピングされないようにしてもよい。次に、せり上げ
たソース・ドレイン領域１１０の上面およびせり上げた
ゲート電極１１１の上面にチタンシリサイド層１１２を
形成する。このチタンシリシサイド層の形成は、全面に
３００Åの厚さのチタン層を堆積し、これとシリコンと
を窒素雰囲気中で反応させることによって行われる。こ
の時、せり上げたソース・ドレイン領域１１０とせり上
げたゲート電極１１１のシリコンのみがチタン層と反応
しチタンシリサイド層１１２が形成される。一方、酸化
膜からなる絶縁膜上のチタン層は、雰囲気ガスの窒素と
だけ反応して窒化チタンに変換される。次に、ウェット
・エッチングにより、この窒化チタンのみを選択的に除
去することで、せり上げたソース・ドレイン領域１１０
の上面およびせり上げたゲート電極１１１の上面にのみ
に選択的にチタンシリサイド層１１２を形成することが
できる。上記の実施例では、チタンを用いた場合につい
て記載したが、チタン以外の高融点金属を用いて、せり
上げたソース・ドレイン領域１１０の上面およびせり上
げたゲート電極１１１の上面に、高融点金属シリサイド
を形成してもよい。
不純物を加速エネルギー４０〜５０ｋｅＶ、ドーズ量１
×１０15〜１×１０16／ｃｍ2 の条件でイオン注入し
て、浅い高濃度のソース・ドレイン領域１０９を形成す
ると共に低濃度のソース・ドレイン領域１０５の上面に
形成したシリコン膜をせり上げたソース・ドレイン領域
１１０とする。このとき、ゲート電極１０４およびゲー
ト電極１０４上にせり上げたシリコン膜のドーピングも
同時に行われ、せり上げたゲート電極１１１が形成され
る。シリコン膜１０７への不純物ドーピングは、イオン
注入法に代えシリコン膜の堆積時に反応ガス中に例えば
ホスフィン（ＰＨ3 ）などを添加することにより、不純
物濃度１×１０19ｃｍ-3〜１×１０21ｃｍ-3のドープト
シリコン膜を形成するようにしてもよい。この場合に、
後にシリサイド化されるシリコン膜の一部には不純物が
ドーピングされないようにしてもよい。次に、せり上げ
たソース・ドレイン領域１１０の上面およびせり上げた
ゲート電極１１１の上面にチタンシリサイド層１１２を
形成する。このチタンシリシサイド層の形成は、全面に
３００Åの厚さのチタン層を堆積し、これとシリコンと
を窒素雰囲気中で反応させることによって行われる。こ
の時、せり上げたソース・ドレイン領域１１０とせり上
げたゲート電極１１１のシリコンのみがチタン層と反応
しチタンシリサイド層１１２が形成される。一方、酸化
膜からなる絶縁膜上のチタン層は、雰囲気ガスの窒素と
だけ反応して窒化チタンに変換される。次に、ウェット
・エッチングにより、この窒化チタンのみを選択的に除
去することで、せり上げたソース・ドレイン領域１１０
の上面およびせり上げたゲート電極１１１の上面にのみ
に選択的にチタンシリサイド層１１２を形成することが
できる。上記の実施例では、チタンを用いた場合につい
て記載したが、チタン以外の高融点金属を用いて、せり
上げたソース・ドレイン領域１１０の上面およびせり上
げたゲート電極１１１の上面に、高融点金属シリサイド
を形成してもよい。
【００１８】［第２の実施例］図２は、本発明の第２の
実施例を製造工程順に示した断面図である。図２（ａ）
に示されるように、ｐ型シリコン基板２０１表面の素子
分離領域に選択酸化法により３０００Åの厚さのフィー
ルド酸化膜２０２を形成し、ｐ型シリコン基板２０１表
面の素子形成領域に６０Åの厚さのゲート酸化膜２０３
を形成する。続いて、全面に１５００Åの厚さの多結晶
シリコン膜を堆積し、パターニングしてゲート電極２０
４を形成する。次に、ｎ型不純物、例えばリンを加速エ
ネルギー２０〜３０ｋｅＶ、ドーズ量１×１０13〜１×
１０14／ｃｍ2 の条件でイオン注入して極めて浅い低濃
度のソース・ドレイン領域２０５を形成する。次に、全
面に酸化膜からなる絶縁膜を８００Åの厚さだけ堆積
し、この絶縁膜を異方性のドライエッチングによりエッ
チバックしてゲート電極２０４の側面に、この酸化膜か
らなる第１のサイドウォール・スペーサ２０６を形成す
る。次に、ｎ型不純物を加速エネルギー３０〜４０ｋｅ
Ｖ、ドーズ量１×１０15〜１×１０16／ｃｍ2の条件で
イオン注入して、浅い高濃度のソース・ドレイン領域２
０７を形成すると共にゲート電極２０４のドーピングも
同時に行う。
実施例を製造工程順に示した断面図である。図２（ａ）
に示されるように、ｐ型シリコン基板２０１表面の素子
分離領域に選択酸化法により３０００Åの厚さのフィー
ルド酸化膜２０２を形成し、ｐ型シリコン基板２０１表
面の素子形成領域に６０Åの厚さのゲート酸化膜２０３
を形成する。続いて、全面に１５００Åの厚さの多結晶
シリコン膜を堆積し、パターニングしてゲート電極２０
４を形成する。次に、ｎ型不純物、例えばリンを加速エ
ネルギー２０〜３０ｋｅＶ、ドーズ量１×１０13〜１×
１０14／ｃｍ2 の条件でイオン注入して極めて浅い低濃
度のソース・ドレイン領域２０５を形成する。次に、全
面に酸化膜からなる絶縁膜を８００Åの厚さだけ堆積
し、この絶縁膜を異方性のドライエッチングによりエッ
チバックしてゲート電極２０４の側面に、この酸化膜か
らなる第１のサイドウォール・スペーサ２０６を形成す
る。次に、ｎ型不純物を加速エネルギー３０〜４０ｋｅ
Ｖ、ドーズ量１×１０15〜１×１０16／ｃｍ2の条件で
イオン注入して、浅い高濃度のソース・ドレイン領域２
０７を形成すると共にゲート電極２０４のドーピングも
同時に行う。
【００１９】次に、図２（ｂ）に示されるように、化学
気相堆積法により、多結晶シリコンからなるゲート電極
２０４の上面および高濃度のソース・ドレイン領域２０
７の上面に、選択的にシリコン膜２０８を４００Åの厚
さに成長させる。次に、図２（ｃ）に示されるように、
熱酸化により、選択的に形成したシリコン膜２０８の表
面に２００Åの厚さの酸化膜を形成する。このとき、シ
リコン膜２０８の選択成長時にフィールド酸化膜２０２
上や第１のサイドウォール・スペーサ２０６上の一部に
堆積された薄いシリコン膜の全てが酸化される。次に、
この熱酸化膜を異方性のドライエッチングによりエツチ
バックして、ゲート電極２０４の上面および高濃度のソ
ース・ドレイン領域２０７の上面に選択的に形成したシ
リコン膜２０８の側面に、この熱酸化膜からなる薄い第
２のサイドウォール・スペーサ２０９を形成する。この
とき、ゲート電極２０４の上面および高濃度のソース・
ドレイン領域２０７の上面に選択的に形成したシリコン
膜２０８の膜厚は、熱酸化とエツチバックにより３００
Å程度に減少する。
気相堆積法により、多結晶シリコンからなるゲート電極
２０４の上面および高濃度のソース・ドレイン領域２０
７の上面に、選択的にシリコン膜２０８を４００Åの厚
さに成長させる。次に、図２（ｃ）に示されるように、
熱酸化により、選択的に形成したシリコン膜２０８の表
面に２００Åの厚さの酸化膜を形成する。このとき、シ
リコン膜２０８の選択成長時にフィールド酸化膜２０２
上や第１のサイドウォール・スペーサ２０６上の一部に
堆積された薄いシリコン膜の全てが酸化される。次に、
この熱酸化膜を異方性のドライエッチングによりエツチ
バックして、ゲート電極２０４の上面および高濃度のソ
ース・ドレイン領域２０７の上面に選択的に形成したシ
リコン膜２０８の側面に、この熱酸化膜からなる薄い第
２のサイドウォール・スペーサ２０９を形成する。この
とき、ゲート電極２０４の上面および高濃度のソース・
ドレイン領域２０７の上面に選択的に形成したシリコン
膜２０８の膜厚は、熱酸化とエツチバックにより３００
Å程度に減少する。
【００２０】次に、図２（ｄ）に示されるように、ゲー
ト電極２０４の上面および高濃度のソース・ドレイン領
域２０７の上面に選択的に形成されたシリコン膜２０８
の全てと高濃度のソース・ドレイン領域の一部とゲート
電極の一部を、チタンと反応させチタンシリサイド層２
１０に変換する。なお、この第２の実施例では、第１の
実施例の場合と異なり、高濃度のソース・ドレイン領域
２０７の形成をシリコン膜２０８を形成する前に行って
いるので、そしてこのシリコン膜は完全にチタンシリサ
イドに変換されるので、このシリコン膜２０８にはドー
ピングは行われない。この第２の実施例では、選択的に
形成したシリコン膜２０８の全てを、チタンシリサイド
層２０８に変換することで、チタンシリサイド層２１０
と高濃度のソース・ドレイン２０７の電気的な導通と、
チタンシリサイド層２１０とゲート電極２０４の電気的
な導通を得る。よって、選択的に形成するシリコン膜２
０８の膜厚は、第１の実施例に比べ薄くしてある。チタ
ンシリシサイド層２１０の形成は、全面に３００Åの厚
さのチタン層を堆積し、このチタン層とシリコンとを窒
素雰囲気中で反応させることによって行われる。この
時、シリコンのみがチタン層と反応し、５００Åの膜厚
のチタンシリサイド層２１０が形成される。５００Åの
膜厚のチタンシリサイドの形成には５００Å程度の膜厚
のシリコンが消費されるので、チタンシリサイド形成前
の、選択的に形成した３００Åの膜厚のシリコン膜２０
８の全てと、高濃度のソース・ドレイン２０７の表面の
シリコンおよびゲート電極２０４の表面のシリコンの２
００Åがチタンシリサイドの形成に消費されることにな
る。一方、酸化膜からなる絶縁膜上のチタン層は、雰囲
気ガスの窒素とだけ反応して窒化チタンに変換される。
次に、ウェット・エッチングによりこの窒化チタンのみ
を選択的に除去することで、高濃度のソース・ドレイン
領域２０７の上面およびゲート電極２０４の上面にの
み、選択的にチタンシリサイド層２１０を形成すること
ができる。
ト電極２０４の上面および高濃度のソース・ドレイン領
域２０７の上面に選択的に形成されたシリコン膜２０８
の全てと高濃度のソース・ドレイン領域の一部とゲート
電極の一部を、チタンと反応させチタンシリサイド層２
１０に変換する。なお、この第２の実施例では、第１の
実施例の場合と異なり、高濃度のソース・ドレイン領域
２０７の形成をシリコン膜２０８を形成する前に行って
いるので、そしてこのシリコン膜は完全にチタンシリサ
イドに変換されるので、このシリコン膜２０８にはドー
ピングは行われない。この第２の実施例では、選択的に
形成したシリコン膜２０８の全てを、チタンシリサイド
層２０８に変換することで、チタンシリサイド層２１０
と高濃度のソース・ドレイン２０７の電気的な導通と、
チタンシリサイド層２１０とゲート電極２０４の電気的
な導通を得る。よって、選択的に形成するシリコン膜２
０８の膜厚は、第１の実施例に比べ薄くしてある。チタ
ンシリシサイド層２１０の形成は、全面に３００Åの厚
さのチタン層を堆積し、このチタン層とシリコンとを窒
素雰囲気中で反応させることによって行われる。この
時、シリコンのみがチタン層と反応し、５００Åの膜厚
のチタンシリサイド層２１０が形成される。５００Åの
膜厚のチタンシリサイドの形成には５００Å程度の膜厚
のシリコンが消費されるので、チタンシリサイド形成前
の、選択的に形成した３００Åの膜厚のシリコン膜２０
８の全てと、高濃度のソース・ドレイン２０７の表面の
シリコンおよびゲート電極２０４の表面のシリコンの２
００Åがチタンシリサイドの形成に消費されることにな
る。一方、酸化膜からなる絶縁膜上のチタン層は、雰囲
気ガスの窒素とだけ反応して窒化チタンに変換される。
次に、ウェット・エッチングによりこの窒化チタンのみ
を選択的に除去することで、高濃度のソース・ドレイン
領域２０７の上面およびゲート電極２０４の上面にの
み、選択的にチタンシリサイド層２１０を形成すること
ができる。
【００２１】上記の実施例では、チタンを用いた場合に
ついて記載したが、チタン以外の高融点金属を用いて、
高濃度のソース・ドレイン領域２０７の上面、およびゲ
ート電極２０４の上面に、高融点金属シリサイドを形成
してもよい。また、この第２の実施例では、シリコン膜
２０８はノンドープシリコン膜として形成するものであ
ったが、シリコン膜の堆積時に反応ガス中に不純物ドー
プ用のガスを添加することにより、ドープトシリコン膜
を形成するようにしてもよい。これにより、チタンシリ
サイド層の下に高いせり上げたソース・ドレイン領域を
形成することができる。この場合に、後にシリサイド化
されるシリコン膜の一部には不純物がドーピングされな
いようにしてもよい。
ついて記載したが、チタン以外の高融点金属を用いて、
高濃度のソース・ドレイン領域２０７の上面、およびゲ
ート電極２０４の上面に、高融点金属シリサイドを形成
してもよい。また、この第２の実施例では、シリコン膜
２０８はノンドープシリコン膜として形成するものであ
ったが、シリコン膜の堆積時に反応ガス中に不純物ドー
プ用のガスを添加することにより、ドープトシリコン膜
を形成するようにしてもよい。これにより、チタンシリ
サイド層の下に高いせり上げたソース・ドレイン領域を
形成することができる。この場合に、後にシリサイド化
されるシリコン膜の一部には不純物がドーピングされな
いようにしてもよい。
【００２２】また、上記第１、第２の実施例については
以下のような変更を加えることができる。例えば、高濃
度のソース・ドレイン領域の外方拡散により、ゲート電
極近くにまでソース・ドレイン領域が形成される場合に
は、低濃度のソース・ドレイン領域１０５、２０５の形
成を省略することができる。また、第２のサイドウォー
ル・スペーサの膜厚をより厚く形成したい場合には、選
択成長シリコン膜の表面に熱酸化膜を形成した後、ＣＶ
Ｄ酸化膜を形成し、その後にＣＶＤ酸化膜と熱酸化膜と
のエッチバックを行うようにしてもよい。また、第１、
第２の実施例では、ｎチャネルＭＯＳＦＥＴの形成方法
についてのみ説明したが、本発明はｎチャネル型ＦＥＴ
のみならず、ｐチャネル型ＭＯＳＦＥＴにもさらにはＣ
ＭＯＳにも適用が可能なものである。
以下のような変更を加えることができる。例えば、高濃
度のソース・ドレイン領域の外方拡散により、ゲート電
極近くにまでソース・ドレイン領域が形成される場合に
は、低濃度のソース・ドレイン領域１０５、２０５の形
成を省略することができる。また、第２のサイドウォー
ル・スペーサの膜厚をより厚く形成したい場合には、選
択成長シリコン膜の表面に熱酸化膜を形成した後、ＣＶ
Ｄ酸化膜を形成し、その後にＣＶＤ酸化膜と熱酸化膜と
のエッチバックを行うようにしてもよい。また、第１、
第２の実施例では、ｎチャネルＭＯＳＦＥＴの形成方法
についてのみ説明したが、本発明はｎチャネル型ＦＥＴ
のみならず、ｐチャネル型ＭＯＳＦＥＴにもさらにはＣ
ＭＯＳにも適用が可能なものである。
【００２３】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ゲート電極とソース・ドレイン領
域上にシリコン膜を選択的に成長させた後、酸化処理と
エッチバックを施すものであるので、本発明によれば、
ゲート電極とソース・ドレイン領域間、あるいは、ソー
ス・ドレイン領域どうしが、サイドウォール・スペーサ
やフィールド酸化膜上の一部に堆積されたシリコン膜に
より、ショートするという問題を解決することができ、
極めて浅い接合を得るための、せり上げたソースおよび
ドレインを有するＭＯＳＦＥＴを信頼性高く形成するこ
とが可能となる。
体装置の製造方法は、ゲート電極とソース・ドレイン領
域上にシリコン膜を選択的に成長させた後、酸化処理と
エッチバックを施すものであるので、本発明によれば、
ゲート電極とソース・ドレイン領域間、あるいは、ソー
ス・ドレイン領域どうしが、サイドウォール・スペーサ
やフィールド酸化膜上の一部に堆積されたシリコン膜に
より、ショートするという問題を解決することができ、
極めて浅い接合を得るための、せり上げたソースおよび
ドレインを有するＭＯＳＦＥＴを信頼性高く形成するこ
とが可能となる。
【図１】本発明の第１の実施例を工程順に示した断面
図。
図。
【図２】本発明の第２の実施例を工程順に示した断面
図。
図。
【図３】従来例を工程順に示した断面図。
１０１、２０１ ｐ型シリコン基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート酸化膜 １０４、２０４、３０４ ゲート電極 １０５、２０５ 低濃度のソース・ドレイン領域 １０６、２０６、３０５ 第１のサイドウォール・スペ
ーサ １０７、２０８、３０７ シリコン膜 １０８、２０９、３０８ 第２のサイドウォール・スペ
ーサ １０９、２０７ 高濃度のソース・ドレイン領域 １１０、３１０ せり上げたソース・ドレイン領域 １１１ せり上げたゲート電極 １１２、２１０、３１１ チタンシリサイド層 ３０１ シリコン基板 ３０６ ソース・ドレイン領域 ３０９ ソース・ドレイン領域
ーサ １０７、２０８、３０７ シリコン膜 １０８、２０９、３０８ 第２のサイドウォール・スペ
ーサ １０９、２０７ 高濃度のソース・ドレイン領域 １１０、３１０ せり上げたソース・ドレイン領域 １１１ せり上げたゲート電極 １１２、２１０、３１１ チタンシリサイド層 ３０１ シリコン基板 ３０６ ソース・ドレイン領域 ３０９ ソース・ドレイン領域
Claims (7)
- 【請求項１】 （１）第１導電型半導体領域上にゲート
絶縁膜を介して多結晶シリコンからなるゲート電極を形
成する工程と、 （２）絶縁膜の堆積とそのエッチバックにより、前記ゲ
ート電極の側面に第１のサイドウォール・スペーサを形
成する工程と、 （３）シリコンが露出している半導体基板上および前記
ゲート電極上に選択的にシリコン膜を成長させる工程
と、 （４）前記選択的に形成したシリコン膜の表面を酸化し
て熱酸化膜を形成する工程と、 （５）前記熱酸化膜をエッチバックして、前記選択的に
形成したシリコン膜の側面に酸化膜からなる第２のサイ
ドウォール・スペーサを形成する工程と、 を含み、前記第（３）の工程のシリコン膜の選択成長時
に該シリコン膜に第２導電型不純物をドープするか、ま
たは、前記第（３）の工程の後前記第（４）の工程に先
立って、若しくは、前記第（５）の工程の後に、前記シ
リコン膜に第２導電型不純物をドープする工程が付加さ
れることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に従って製造された半導体装置
に対し、全面に高融点金属膜を形成し、熱処理により前
記選択的に形成したシリコン膜の上面に選択的に高融点
金属シリサイド膜を形成する工程が付加されることを特
徴とする半導体装置の製造方法。 - 【請求項３】 （１′）第１導電型半導体領域上にゲー
ト絶縁膜を介して多結晶シリコンからなるゲート電極を
形成する工程と、 （２′）絶縁膜の堆積とそのエッチバックにより、前記
ゲート電極の側面に第１のサイドウォール・スペーサを
形成する工程と、 （３′）前記ゲート電極および前記第のサイドウォール
・スペーサをマスクとして第２導電型不純物をドープし
てソース・ドレイン領域を形成する工程と、 （４′）シリコンが露出している前記ソース・ドレイン
領域上および前記ゲート電極上に選択的にシリコン膜を
成長させる工程と、 （５′）前記選択的に形成したシリコン膜の表面を酸化
して熱酸化膜を形成する工程と、 （６′）前記熱酸化膜をエッチバックして、前記選択的
に形成したシリコン膜の側面に酸化膜からなる第２のサ
イドウォール・スペーサを形成する工程と、 （７′）全面に高融点金属膜を形成し、熱処理により前
記選択的に形成したシリコン膜の上面に選択的に高融点
金属シリサイド膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記選択的に形成したシリコン膜の全て
を高融点金属シリサイド膜に変換することを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第（４′）のシリコン膜の形成工程
において、第２導電型不純物をドープしつつ、または、
後にシリサイド化される部分の一部を除いて第２導電型
不純物をドープしつつシリコン膜の成長を行うことを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記第（１）の工程の後前記第（２）の
工程に先立って、または、前記第（１′）の工程の後前
記第（２′）の工程に先立って、前記ゲート電極をマス
クとして前記第１導電型半導体領域の表面領域内に第２
導電型不純物を低濃度にドープする工程が付加されるこ
とを特徴とする請求項１または３記載の半導体装置の製
造方法。 - 【請求項７】 前記第（４）の工程の後前記第（５）の
工程に先立って、または前記第（５′）の工程の後前記
第（６′）の工程に先立って、化学気相堆積法により絶
縁膜を堆積し、前記第（５）の工程または前記第
（６′）の工程において、この絶縁膜と前記熱酸化膜を
続けてエッチバックして前記シリコン膜の側面に前記絶
縁膜と前記熱酸化膜とを含むサイドウォール・スペーサ
を形成することを特徴とする請求項１または３記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016190A JP2925008B2 (ja) | 1997-01-30 | 1997-01-30 | 半導体装置の製造方法 |
| US09/015,490 US5946578A (en) | 1997-01-30 | 1998-01-28 | Method of fabricating semiconductor device having source/drain layer raised from substrate surface |
| KR1019980003631A KR100302941B1 (ko) | 1997-01-30 | 1998-01-30 | 기판으로부터돌기한소스/드레인층을갖는반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016190A JP2925008B2 (ja) | 1997-01-30 | 1997-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214967A JPH10214967A (ja) | 1998-08-11 |
| JP2925008B2 true JP2925008B2 (ja) | 1999-07-26 |
Family
ID=11909607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016190A Expired - Fee Related JP2925008B2 (ja) | 1997-01-30 | 1997-01-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5946578A (ja) |
| JP (1) | JP2925008B2 (ja) |
| KR (1) | KR100302941B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811350A (en) * | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
| JPH10270685A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
| JP2967477B2 (ja) * | 1997-11-26 | 1999-10-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6107154A (en) * | 1998-05-12 | 2000-08-22 | United Microelectronics Corp. | Method of fabricating a semiconductor embedded dynamic random-access memory device |
| US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
| US6380023B2 (en) | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
| KR20000050568A (ko) * | 1999-01-12 | 2000-08-05 | 윤종용 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 그 제조방법 |
| KR100518525B1 (ko) * | 1999-02-18 | 2005-10-04 | 삼성전자주식회사 | 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법 |
| KR100367735B1 (ko) * | 2000-02-08 | 2003-01-10 | 주식회사 하이닉스반도체 | 집적 회로의 배선 구조 및 그 제조 방법 |
| KR100705211B1 (ko) * | 2000-12-27 | 2007-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP2006196646A (ja) * | 2005-01-13 | 2006-07-27 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4945910B2 (ja) * | 2005-03-09 | 2012-06-06 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP4770353B2 (ja) * | 2005-09-20 | 2011-09-14 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2007165541A (ja) * | 2005-12-13 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100876835B1 (ko) | 2007-07-03 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR102167625B1 (ko) * | 2013-10-24 | 2020-10-19 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US4998150A (en) * | 1988-12-22 | 1991-03-05 | Texas Instruments Incorporated | Raised source/drain transistor |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5200352A (en) * | 1991-11-25 | 1993-04-06 | Motorola Inc. | Transistor having a lightly doped region and method of formation |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
| JPH0786579A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 半導体装置 |
| JPH0818049A (ja) * | 1994-07-04 | 1996-01-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| JP2735041B2 (ja) * | 1995-07-28 | 1998-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5677214A (en) * | 1996-09-05 | 1997-10-14 | Sharp Microelectronics Technology, Inc. | Raised source/drain MOS transistor with covered epitaxial notches and fabrication method |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
| US5824586A (en) * | 1996-10-23 | 1998-10-20 | Advanced Micro Devices, Inc. | Method of manufacturing a raised source/drain MOSFET |
-
1997
- 1997-01-30 JP JP9016190A patent/JP2925008B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-28 US US09/015,490 patent/US5946578A/en not_active Expired - Lifetime
- 1998-01-30 KR KR1019980003631A patent/KR100302941B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100302941B1 (ko) | 2001-11-30 |
| KR19980071183A (ko) | 1998-10-26 |
| US5946578A (en) | 1999-08-31 |
| JPH10214967A (ja) | 1998-08-11 |
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