JP2000091561A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2000091561A
JP2000091561A JP10259777A JP25977798A JP2000091561A JP 2000091561 A JP2000091561 A JP 2000091561A JP 10259777 A JP10259777 A JP 10259777A JP 25977798 A JP25977798 A JP 25977798A JP 2000091561 A JP2000091561 A JP 2000091561A
Authority
JP
Japan
Prior art keywords
forming
semiconductor substrate
insulating film
silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10259777A
Other languages
English (en)
Inventor
Satoshi Yamakawa
聡 山川
Yasuki Tokuda
安紀 徳田
Takumi Nakahata
匠 中畑
Taisuke Furukawa
泰助 古川
Shigemitsu Maruno
茂光 丸野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10259777A priority Critical patent/JP2000091561A/ja
Priority to US09/259,336 priority patent/US6373108B1/en
Priority to US09/484,410 priority patent/US6232192B1/en
Publication of JP2000091561A publication Critical patent/JP2000091561A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 電界効果型トランジスタの電流駆動能力の向
上が図られる半導体装置とその製造方法とを提供する。 【解決手段】 シリコン基板１上のゲート電極５ａを両
側面から挟むようにシリコン基板 1にソース・ドレイン
拡散層３ａ、３ｂが形成されている。ゲート電極５ａの
両側面上にサイドウォール酸化膜６ａ、６ｂが形成され
ている。サイドウォール酸化膜６ａ、６ｂ下方のエクス
テンション部Ｅには欠け部８ａ、８ｂが形成されてい
る。欠け部８ａ、８ｂを充填するようにソース・ドレイ
ン電極７ａ、７ｂが形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、電界効果型トランジスタの
電流駆動能力の向上が図られる半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例として、電界効
果型トランジスタを備えた半導体装置について図を用い
て説明する。図２１を参照して、シリコン基板１０１の
表面に、所定の間隔を隔てて１対のソース・ドレイン拡
散層１０５ａ、１０５ｂが形成されている。その１対の
ソース・ドレイン拡散層１０５ａ、１０５ｂによって挟
まれたシリコン基板１０１の領域上に、ゲート酸化膜１
０３ａを介在させてゲート電極１０４ａが形成されてい
る。そのゲート電極１０４ａの両側面上には、ゲートサ
イドウォール酸化膜１０６ａ、１０６ｂがそれぞれ形成
されている。ソース・ドレイン拡散層１０５ａの表面上
にソース・ドレイン電極１０７ａが形成されている。ま
た、ソース・ドレイン拡散層１０５ｂの表面上にソース
・ドレイン電極１０７ｂが形成されている。ゲート電極
１０４ａ上に、ゲート上部電極１０７ｃが形成されてい
る。
【０００３】以上により、シリコン基板１０１に１つの
電界効果型トランジスタを備えた半導体装置の主要部が
構成される。この電界効果型トランジスタは、シリコン
基板１０１に形成された素子分離酸化膜１０２によっ
て、他の電界効果型トランジスタ（図示せず）と電気的
に絶縁されている。
【０００４】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。まず図２２を参照し
て、シリコン基板１０１の表面に、トレンチ分離法によ
り素子分離酸化膜１０２を形成する。次に図２３を参照
して、シリコン基板１０１の表面に、熱酸化法等により
シリコン酸化膜１０３を形成する。そのシリコン酸化膜
１０３上に、ＣＶＤ法等によりポリシリコン膜１０４を
形成する。そのポリシリコン膜１０４上に、フォトレジ
スト（図示せず）を塗布するとともに、所定の写真製版
を施すことによりフォトレジストパターン１０８を形成
する。
【０００５】次に図２４を参照して、フォトレジストパ
ターン１０８をマスクとして、ポリシリコン膜１０４お
よびシリコン酸化膜１０３に異方性エッチングを施すこ
とにより、ゲート電極１０４ａおよびゲート酸化膜１０
３ａを形成する。その後、フォトレジストパターン１０
８を除去する。
【０００６】次に図２５を参照して、ゲート電極１０４
ａをマスクとして、イオン注入法により所定の導電型の
不純物をシリコン基板１０１の表面に注入することによ
り、１対のソース・ドレイン拡散層１０５ａ、１０５ｂ
をそれぞれ形成する。次に図２６を参照して、ゲート電
極１０４ａを覆うように、シリコン基板１０１上に、Ｃ
ＶＤ法によりシリコン酸化膜１０６を形成する。
【０００７】次に図２７を参照して、シリコン酸化膜１
０６に異方性エッチングを施すことにより、ゲート電極
１０４ａの両側面上にゲートサイドウォール酸化膜１０
６ａ、１０６ｂをそれぞれ形成する。次に図２８を参照
して、エピタキシャル成長法によりゲート電極１０４
ａ、ソース・ドレイン拡散層１０５ａ、１０５ｂ上に選
択的にシリコンを成長させることにより、ゲート上部電
極１０７ｃ、ソース・ドレイン電極１０７ａ、１０７ｂ
をそれぞれ形成する。以上のようにして、図２１に示す
電界効果型トランジスタを備えた半導体装置の主要部が
完成する。
【０００８】
【発明が解決しようとする課題】近年、半導体装置の高
集積化に対応するため、電界効果型トランジスタの微細
化が図られている。電界効果型トランジスタの微細化に
伴って、ゲート長も縮まるためしきい値電圧が低下す
る、いわゆるショートチャネル効果が発生して、電界効
果型トランジスタが所定の動作を行なわなくなる問題が
ある。従来、このような電界効果型トランジスタにおけ
るショートチャネル効果を抑制するために、ゲート酸化
膜の膜厚をより薄くしたり、あるいは、ソース・ドレイ
ン領域の深さ（接合の深さ）をより浅くする対策が講じ
られている。しかしながら、ソース・ドレイン領域の深
さをより浅くした場合では、ソース・ドレイン領域の電
気的な抵抗（シート抵抗）を十分に下げることができな
くなり、ソース・ ドレイン領域を流れる電流が少なくな
る結果、電界効果型トランジスタにおける電流駆動能力
が低下して動作速度が低下するなどの問題点がある。そ
して、従来このような問題点を抑制するために、特にソ
ース・ドレイン領域の表面に、ソース・ドレイン電極１
０７ａ、１０７ｂのようにそれぞれ導電層を形成して、
ソース・ドレイン領域のシート抵抗を下げることによ
り、電界効果型トランジスタの電力駆動能力を確保して
いた。
【０００９】しかしながら、上述した半導体装置では、
ソース・ドレイン電極１０７ａ、１０７ｂは、ソース・
ドレイン拡散層１０５ａ、１０５ｂの表面のうち、ゲー
トサイドウォール酸化膜１０６ａ、１０６ｂの下方に位
置する部分（エクステンション部Ｅ）には形成されてい
ない。そのため、エクステンション部Ｅにおけるソース
・ドレイン拡散層１０５ａ、１０５ｂのシート抵抗を十
分に下げることができなかった。その結果、電界効果型
トランジスタの電流駆動能力をさらに向上するのに限界
があった。
【００１０】本発明は上記問題点を解決するためになさ
れたものであり、１つの目的は電流駆動能力のさらなる
向上が図られる半導体装置を提供することであり、他の
目的はそのような半導体装置の製造方法を提供すること
である。
【００１１】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、主表面を有する半導体基板と、電極
と、１対の導電領域と、側壁絶縁膜とを備えている。電
極は、半導体基板の主表面上に絶縁膜を介在させて形成
されている。１対の導電領域は、その電極を両側面から
挟むように半導体基板に形成されている。側壁絶縁膜
は、電極の両側面上に形成されるとともに、半導体基板
の主表面を露出する欠け部が形成されている。そして、
１対の導電領域は、電極を両側面から挟むように半導体
基板の主表面のそれぞれに形成された不純物領域と、欠
け部を充填するように不純物領域上に形成された導電層
とを含んでいる。
【００１２】この構造によれば、半導体基板に電極と１
対の導電領域とを含む電界効果型トランジスタ（以下、
単に「トランジスタ」と記す。）が構成される。そのト
ランジスタでは、電極の両側面上に設けられた側壁絶縁
膜において、半導体基板の主表面を露出する欠け部が形
成されている。そして、１対の導電領域における導電層
が、その欠け部を充填するように不純物領域上に形成さ
れている。すなわち、側壁絶縁膜とその側壁絶縁膜下方
に位置する不純物領域との間にも導電層が形成されてい
る。そのため、側壁絶縁膜と不純物領域との間に導電層
が形成されていない従来の半導体装置の構造と比べる
と、そのような部分にも導電層が形成されていることに
よって導電領域のシート抵抗をさらに下げることができ
る。その結果、導電領域を流れる電流が増加して電界効
果型トランジスタの電流駆動能力をさらに向上すること
ができ、トランジスタの動作速度などが向上する。
【００１３】好ましくは半導体基板はシリコン単結晶基
板であり、導電層はエピタキシャル成長させたシリコン
またはシリコンゲルマニウムである。
【００１４】この場合には、不純物領域上に導電層を自
己整合的に容易に形成することができる。
【００１５】また好ましくは、導電層は金属を含んでい
る。この場合には、１対の導電領域のシート抵抗をより
さらに下げることができ、トランジスタの電流駆動能力
がさらに向上する。
【００１６】さらに好ましくは、半導体基板はシリコン
基板であり、導電層は、シリコン基板中のシリコンと金
属とが反応することにより形成された金属シリサイドを
含んでいる。
【００１７】この場合には、金属シリサイドを含む導電
層を不純物領域上に自己整合的に容易に形成することが
できる。
【００１８】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の主表面
に、第１絶縁膜を介在させて電極を形成する。その電極
を覆うように、半導体基板上に第２絶縁膜を形成する。
その第２絶縁膜に異方性エッチングを施すことにより、
電極の両側面上に側壁絶縁膜をそれぞれ形成する。電極
を挟んで、半導体基板に１対の導電領域を形成する。側
壁絶縁膜を形成する工程では、側壁絶縁膜のうち、異方
性エッチングによりダメージを受けた、半導体基板の主
表面と接する部分およびその近傍の側壁絶縁膜を除去す
ることによって、側壁絶縁膜に半導体基板の表面を露出
する欠け部を形成する欠け部形成工程を含んでいる。１
対の導電領域を形成する工程では、電極を両側面から挟
んで、半導体基板の主表面に１対の不純物領域をそれぞ
れ形成する工程と、欠け部を充填するように露出した半
導体基板の表面を含む半導体基板の主表面上に、不純物
領域と電気的に接続される導電層を形成する工程とを含
んでいる。
【００１９】この製造方法によれば、半導体基板上に電
極と１対の導電領域とを含むトランジスタが形成され
る。そのトランジスタの電極の両側面上に設けられた側
壁絶縁膜には、半導体基板の表面を露出する欠け部が形
成される。側壁絶縁膜においては、第２絶縁膜に異方性
エッチングを施すことによって形成する際に、半導体基
板の表面にイオンや電子などが照射されることによっ
て、半導体基板の表面近傍の側壁絶縁膜の部分では、他
の部分よりもより多くのダメージを受けている。欠け部
は、側壁絶縁膜のうちでもこのダメージをより多く受け
た部分を除去することによって形成されるため、比較的
容易に欠け部を形成することができる。そして、その欠
け部を充填するように導電層が形成されることによっ
て、側壁絶縁膜とその側壁絶縁膜下方に位置する不純物
領域との間にも導電層が形成されることになる。これに
より、側壁絶縁膜と不純物領域との間に導電層が形成さ
れていない従来の半導体装置の構造と比較すると、導電
領域のシート抵抗をさらに下げることができる。その結
果、電流駆動能力のより高いトランジスタを備えた半導
体装置を容易に製造することができる。
【００２０】上述したように、側壁絶縁膜のうち、異方
性エッチングによるダメージをより多く受けた部分に欠
け部を形成する。ダメージを受けた部分では、他の部分
と比べて結合力が弱まるなどの膜質が劣化している。こ
のことから、ダメージを受けた側壁絶縁膜の部分を熱処
理によって蒸発させることによって、欠け部を形成する
のが望ましい。ダメージを受けた部分では、側壁絶縁膜
の結合力が弱まっているため、他の部分に比べて、熱処
理によって蒸発しやすく、欠け部を容易に形成すること
ができる。
【００２１】また、この熱処理の条件としては、温度８
５０℃以上、真空度１×１０-6Ｔｏｒｒ以下が望まし
く、ダメージを受けた部分が良好に蒸発することが認め
られた。
【００２２】さらに、ダメージを受けた部分を等方性エ
ッチングにより除去することによって、欠け部を形成す
るのが望ましい。ダメージを受けた部分では、他の部分
よりも膜の緻密さが疎になっているため、エッチングレ
ートがより速くなり欠け部を容易に形成することができ
る。
【００２３】そして、側壁絶縁膜としては、具体的に
は、シリコン酸化膜、シリコン窒化膜およびシリコン酸
窒化膜からなる群から選ばれるいずれか１つの絶縁膜を
適用することができる。
【００２４】また、半導体基板はシリコン単結晶基板で
あり、導電層を形成する工程は、シリコンエピタキシャ
ル成長法により形成するエピタキシャル成長工程を含ん
でいることが望ましい。
【００２５】この場合には、半導体基板の表面に形成さ
れた不純物領域に、自己整合的に容易に導電層を形成す
ることができる。
【００２６】そのエピタキシャル成長工程は、欠け部に
より露出した半導体基板の主表面上では、成長するシリ
コンと側壁絶縁膜との間にボイドが発生しないように、
成長するシリコンのエッジにおいてファセットが生じな
い条件で形成する工程を含んでいることが望ましい。こ
の場合には、トランジスタの近傍にボイドが発生するこ
とがなく、トランジスタの信頼性が向上する。
【００２７】また欠け部形成工程は、所定のチャンバ内
で行なわれ、引き続いてエピタキシャル成長工程が、そ
の同一のチャンバ内で行なわれることが望ましい。
【００２８】この場合には、特にエピタキシャル成長工
程前の半導体基板の表面の清浄度が保持されて、シリコ
ンエピタキシャル成長層を安定して成長させることがで
きる。
【００２９】１対の不純物領域を形成する工程として
は、具体的に、欠け部形成工程の後に、イオン注入法に
より所定導電型の不純物を半導体基板の主表面に導入す
る工程を含んでいることが望ましい。特に、イオン注入
では、所定導電型の不純物イオンを斜め回転注入によっ
て半導体基板の主表面に導入することがより望ましい。
この場合には、欠け部下の半導体基板の表面にも不純物
イオンを容易に導入することができる。
【００３０】また、１対の不純物領域を形成する工程と
しては、上述した以外に、導電層を形成した後に、イオ
ン注入法により、その導電層を介して不純物を半導体基
板の表面に導入してもよい。
【００３１】さらに、１対の不純物領域を構成する工程
としては、導電層に所定導電型の不純物を導入するとと
もに、その不純物を半導体基板の主表面に拡散させるこ
とによって形成する工程を含んでいてもよく、この場合
には容易に不純物領域を形成することができる。
【００３２】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係るトランジスタを備えた半導
体装置について図を用いて説明する。図１を参照して、
シリコン基板１の表面上にゲート酸化膜４ａを介在させ
てゲート電極５ａが形成されている。そのゲート電極５
ａを両側面から挟むようにシリコン基板１に１対のソー
ス・ドレイン拡散層３ａ、３ｂが形成されている。ゲー
ト電極５ａの両側面上に、サイドウォール酸化膜６ａ、
６ｂがそれぞれ形成されている。そのサイドウォール酸
化膜６ａ、６ｂには、シリコン基板１の表面を露出する
欠け部８ａ、８ｂがそれぞれ形成されている。その欠け
部８ａ、８ｂを充填するように、ソース・ドレイン拡散
層３ａ、３ｂ上にソース・ドレイン電極７ａ、７ｂがそ
れぞれ形成されている。また、ゲート電極５ａの上面上
には、ゲート上部電極７ｃが形成されている。トランジ
スタを備えた半導体装置の主要部は、上記のように構成
される。
【００３３】なお、シリコン基板１上に形成されたトラ
ンジスタは、素子分離絶縁膜２によって、他の領域に形
成されたトランジスタ（図示せず）と電気的に絶縁され
ている。
【００３４】上述した半導体装置のトランジスタでは、
ゲート電極５ａの両側面上に設けられたサイドウォール
酸化膜６ａ、６ｂにおいて、シリコン基板１の表面を露
出する欠け部８ａ、８ｂが形成される。そして、ソース
・ドレイン電極７ａ、７ｂが、その欠け部８ａ、８ｂを
充填するようにソース・ドレイン拡散層３ａ、３ｂ上に
形成されている。すなわち、サイドウォール酸化膜６
ａ、６ｂとそのサイドウォール酸化膜６ａ、６ｂの下方
に位置するソース・ドレイン拡散層３ａ、３ｂとの間に
もソース・ドレイン電極７ａ、７ｂがそれぞれ形成され
ている。そのため、サイドウォール酸化膜６ａ、６ｂと
ソース・ドレイン拡散層３ａ、３ｂとの間（エクステン
ション部Ｅ）にソース・ドレイン電極７ａ、７ｂが形成
されていない従来の半導体装置の構造 (図２８参照) と
比べると、エクステンション部Ｅにもソース・ドレイン
電極７ａ、７ｂがそれぞれ形成されていることによっ
て、ソース・ドレイン拡散層３ａ、３ｂおよびソース・
ドレイン電極と７ａ、７ｂを含む領域のシート抵抗をさ
らに下げることができる。その結果、トランジスタのシ
ョートチャネル効果を抑制しつつ、ソース・ドレイン拡
散層３ａ、３ｂおよびソース・ドレイン電極と７ａ、７
ｂを流れる電流が増加して、トランジスタの電流駆動能
力をさらに上げることができ、トランジスタの動作速度
を向上することができる。
【００３５】なお、ソース・ ドレイン電極７ａ、７ｂと
しては、後述するように、エピタキシャル成長させたシ
リコンやシリコンゲルマニウムを用いることができる。
また、タングステンやチタンなどの金属や、そのような
金属とシリコンとの化合物である金属シリサイドを適用
することができる。ソース・ ドレイン電極７ａ、７ｂと
して、金属や金属シリサイドを適用する場合には、ソー
ス・ドレイン拡散層３ａ、３ｂおよびソース・ドレイン
電極と７ａ、７ｂを流れる電流がさらに増加して、トラ
ンジスタの電流駆動能力がさらに向上する。
【００３６】また、サイドウォール酸化膜６ａ、６ｂと
しては、後述するように、シリコン酸化膜を適用するこ
とができるほか、シリコン窒化膜やシリコン酸窒化膜な
ども適用することもできる。
【００３７】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法とし
て、実施の形態１において説明した半導体装置の製造方
法の一例について図を用いて説明する。まず図２を参照
して、シリコン基板１に、トレンチ分離法により素子分
離酸化膜２を形成する。次に図３を参照して、熱酸化法
等によりシリコン基板１の表面にシリコン酸化膜４を形
成する。
【００３８】次に図４を参照して、シリコン酸化膜４上
に、ＣＶＤ法によりポリシリコン膜（図示せず）を形成
するとともに、そのポリシリコン膜上に所定のレジスト
パターン（図示せず）を形成する。そのレジストパター
ンをマスクとして、ポリシリコン膜に異方性エッチング
を施すことにより、ゲート電極５ａおよびゲート酸化膜
４ａを形成する。
【００３９】次に図５を参照して、ゲート電極５ａを覆
うように、シリコン基板１上にＣＶＤ法によりシリコン
酸化膜６を形成する。次に図６を参照して、そのシリコ
ン酸化膜６に異方性エッチングを施すことにより、ゲー
ト電極５ａの両側面上にサイドウォール酸化膜６ｃ、６
ｄをそれぞれ形成する。異方性エッチングを施す際に
は、シリコン基板１の表面にイオンや電子などが照射さ
れることによって、サイドウォール酸化膜６ｃ、６ｄの
うち、シリコン基板１の表面近傍の部分では、他の部分
よりもより多くのダメージを受けている。このダメージ
を受けた部分では、他の部分と比べて、結合力が弱まる
などのサイドウォール酸化膜の膜質が劣化している。
【００４０】次に図７を参照して、温度９００℃、圧力
１×１０-8Ｔｏｒｒの下で熱処理を施す。このとき、サ
イドウォール酸化膜６ｃ、６ｄのうちダメージを受けた
部分が蒸発して、シリコン基板１の表面を露出する欠け
部８ａ、８ｂがそれぞれ形成される。このようにして、
サイドウォール酸化膜６ａ、６ｂがそれぞれ形成され
る。なお、欠け部８ａ、８ｂを形成する際の熱処理とし
ては、ゲート電極５ａとソース・ ドレイン電極７ａ、７
ｂとが電気的に短絡しないように、ゲート電極５ａの両
側面がそれぞれ露出しない時間に設定することが必要で
ある。
【００４１】次に図８を参照して、イオン注入法によ
り、注入エネルギー１０ＫｅＶ、ドーズ量４×１０14／
ｃｍ2 にて、たとえばリンイオンなどのｎ型の不純物を
シリコン基板１に注入することにより、１対のソース・
ドレイン拡散層３ａ、３ｂをそれぞれ形成する。
【００４２】次に図９を参照して、温度６５０℃、ジシ
ラン（Ｓｉ2 Ｈ6 ）ガス雰囲気の下でシリコンをエピタ
キシャル成長させることにより、欠け部８ａ、８ｂを充
填するようにソース・ドレイン拡散層３ａ、３ｂ上にソ
ース・ドレイン電極７ａ、７ｂをそれぞれ形成する。同
時に、ゲート電極５ａの上面上にゲート上部電極７ｃを
形成する。以上により、電界効果型トランジスタを備え
た半導体装置の主要部が完成する。
【００４３】上述した半導体装置の製造方法によれば、
図７に示す工程において、サイドウォール酸化膜に欠け
部８ａ、８ｂがそれぞれ形成される。そして、その欠け
部８ａ、８ｂを充填するように、図８に示す工程におい
てソース・ドレイン電極７ａ、７ｂが形成されることに
より、サイドウォール酸化膜６ａ、６ｂとそのサイドウ
ォール酸化膜６ａ、６ｂ下方に位置するソース・ドレイ
ン拡散層３ａ、３ｂとの間にもソース・ドレイン電極７
ａ、７ｂが形成されることになる。
【００４４】これにより、サイドウォール酸化膜とソー
ス・ドレイン拡散層３ａ、３ｂとの間にソース・ドレイ
ン電極が形成されていない従来の半導体装置と比較する
と、そのような領域にもソース・ドレイン電極７ａ、７
ｂがそれぞれ形成されていることにより、ソース・ドレ
イン拡散層３ａ、３ｂおよびソース・ドレイン電極７
ａ、７ｂのシート抵抗をより下げることができる。その
結果、ソース・ドレイン拡散層３ａ、３ｂおよびソース
・ドレイン電極７ａ、７ｂを流れる電流が増加して、電
流駆動能力のより高いトランジスタを備えた半導体装置
を容易に製造することができる。
【００４５】ところで、欠け部８ａ、８ｂは、図６に示
す工程において、シリコン酸化膜に異方性エッチングを
施すことによってサイドウォール酸化膜６ｃ、６ｄを形
成する際に、ダメージをより多く受けた部分を除去する
ことによって形成される。このダメージを受けた部分
は、他の部分と比べて膜の結合力が弱まるなどの膜質が
劣化しているため、上述した熱処理によって容易にその
部分が蒸発して欠け部８ａ、８ｂが形成される。熱処理
の条件としては、上記実施の形態では、温度９００℃、
真空度１×１０-8Ｔｏｒｒを例に挙げたが、温度８５０
℃以上、真空度１×１０-6Ｔｏｒｒ以下であれば、ダメ
ージを受けた部分が容易に蒸発することが確認された。
【００４６】このダメージを受けた部分を除去する方法
としては、この他に、等方性エッチングがある。すなわ
ち、図７に示す工程において、たとえば１００対１のフ
ッ酸水溶液にシリコン基板１を浸すことにより、ダメー
ジを受けた部分が他の部分よりもエッチングレートが大
きく、速くエッチングされることによって、容易に欠け
部８ａ、８ｂを形成することができる。
【００４７】なお、この場合のエッチング時間として
は、ゲート電極５ａの両側面がそれぞれ露出しない時間
に設定することが必要である。
【００４８】また、サイドウォール酸化膜６ａ、６ｂと
してシリコン酸化膜を適用したが、この他に、シリコン
窒化膜やシリコン酸窒化膜を適用しても同様に欠け部を
形成することができる。膜の緻密さの観点からは、シリ
コン酸化膜、シリコン酸窒化膜、シリコン窒化膜の順に
緻密になるため、特に、等方性エッチングを利用して欠
け部を形成するには、シリコン酸化膜を適用することで
より速いエッチングレートが得られて、容易に欠け部８
ａ、８ｂを形成することができる。
【００４９】また、図９に示す工程において、エピタキ
シャル成長法によりソース・ドレイン電極７ａ、７ｂを
それぞれ形成する際には、その成長過程において欠け部
８ａ、８ｂにボイドが形成されない条件で成長させるこ
とが望ましい。すなわち、図１０に示すように、エピタ
キシャル成長の初期段階では、同図中Ａで示す部分にボ
イドが形成されないように、たとえば、ジシランの流量
を約０．２５ｓｃｃｍ程度の比較的少ない流量に設定す
る。これにより、成長するシリコンのエッジ部分にはフ
ァセットが生じず、ボイドが形成されるのを防ぐことが
できる。そして、成長するシリコンの上面が欠け部８
ａ、８ｂを越えた段階で、ジシランの流量を、たとえば
２ｓｃｃｍ程度のより多い流量に設定する。これによ
り、図９に示すように、成長するシリコンのエッジ部分
にはファセットが形成されるとともに、ソース・ ドレイ
ン電極７ａ、７ｂをより速く形成される。なお、温度６
５０℃程度では、ジシランの流量が約０．５ｓｃｃｍを
越えると成長するシリコンのエッジ部分にファセットが
生じることが判明している。このようにして、トランジ
スタの近傍にボイドを発生させないことにより、トラン
ジスタの信頼性が向上する。
【００５０】また、ソース・ドレイン電極７ａ、７ｂを
シリコンのエピタキシャル成長法によって形成する場合
においては、欠け部を所定のチャンバー内にて熱処理を
施すことによって形成した後に、引き続き、その同じチ
ャンバー内でシリコンをエピタキシャル成長させること
により、シリコン基板上１に異物が付着することが抑制
されて、シリコンが安定してエピタキシャル成長して、
膜質が向上する。
【００５１】実施の形態３ 本発明の実施の形態３に係る半導体装置の製造方法につ
いて図を用いて説明する。まず実施の形態２において説
明した図２および図３に示す工程を経た後、図１１を参
照して、シリコン酸化膜４上にＣＶＤ法によりポリシリ
コン膜（図示せず）を形成する。そのポリシリコン膜上
に、ＣＶＤ法によりシリコン酸化膜（図示せず）を形成
する。そのシリコン酸化膜上に所定のフォトレジストパ
ターン（図示せず）を形成するとともに、そのフォトレ
ジストパターンをマスクとして、シリコン酸化膜に異方
性エッチングを施すことにより、シリコン酸化膜９を形
成する。さらに、そのシリコン酸化膜９およびフォトレ
ジストパターンをマスクとしてポリシリコン膜に異方性
エッチングを施すことにより、ゲート酸化膜４ａおよび
ゲート電極５ａを形成する。
【００５２】次に図１２を参照して、ゲート電極５ａお
よびシリコン酸化膜９を覆うように、シリコン基板１上
にＣＶＤ法によりシリコン酸化膜６を形成する。次に図
１３を参照して、シリコン酸化膜６に異方性エッチング
を施すことにより、ゲート電極５ａおよびシリコン酸化
膜９の両側面上にサイドウォール酸化膜６ｃ、６ｄをそ
れぞれ形成する。
【００５３】次に図１４を参照して、実施の形態２にお
いて説明した図７に示す工程と同様に、所定の熱処理ま
たは等方性エッチングを施すことにより、欠け部８ａ、
８ｂをそれぞれ形成する。このようにして、サイドウォ
ール酸化膜６ａ、６ｂが形成される。次に図１５を参照
して、イオン注入法により、たとえばリンなどのｎ型の
不純物をシリコン基板１に導入することにより、１対の
ソース・ドレイン拡散層３ａ、３ｂをそれぞれ形成す
る。
【００５４】次に図１６を参照して、サイドウォール酸
化膜６ａ、６ｂおよびゲート電極５ａを覆うように、た
とえばプラズマＣＶＤ法などのＣＶＤ法により、シリコ
ン基板１上に、たとえばリンをドープしたドープトポリ
シリコン膜１０を形成する。なお、ポリシリコン膜にド
ープする不純物としては、ソース・ドレイン拡散層３
ａ、３ｂの導電型と同じ導電型の不純物を添加すること
が望ましい。
【００５５】次に図１７を参照して、ドープトポリシリ
コン膜１０上に所定のレジストパターン（図示せず）を
形成するとともに、そのレジストパターンをマスクとし
てドープトポリシリコン膜１０に異方性エッチングを施
すことにより、ソース・ドレイン拡散層３ａ、３ｂに電
気的に接続されるソース・ドレイン電極１０ａ、１０ｂ
をそれぞれ形成する。以上の工程を経ることにより、ト
ランジスタを備えた半導体装置の主要部が完成する。
【００５６】上述した製造方法によって形成されるトラ
ンジスタにおいても、サイドウォール酸化膜６ａ、６ｂ
と、そのサイドウォール酸化膜６ａ、６ｂの下方にある
ソース・ドレイン拡散層３ａ、３ｂの間にもソース・ド
レイン電極１０ａ、１０ｂがそれぞれ形成されるため、
実施の形態２において説明したように、ソース・ドレイ
ン電極１０ａ、１０ｂおよびソース・ドレイン拡散層３
ａ、３ｂのシート抵抗が低減することによって、電流駆
動能力の高いトランジスタを容易に製造することができ
る。
【００５７】なお、実施の形態２および実施の形態３で
は、ソース・ドレイン電極７ａ、７ｂ、１０ａ、１０ｂ
としては、エピタキシャル成長またはＣＶＤ法によるシ
リコンを適用したが、この他にシリコンゲルマニウムや
シリコンゲルマニウムとシリコンとの積層膜を適用して
もよい。また、チタン、タングステン、銅、アルミニウ
ム、コバルト、ニッケル、タンタル、モリブデン、アル
ミニウムなどの金属を適用してもよい。さらに、チタン
とシリコン基板中のシリコンとを適切な熱処理によって
反応させることにより得られるチタンシリサイド膜など
のように、金属シリサイド膜を適用しても、ソース・ド
レイン拡散層３ａ、３ｂおよびソース・ドレイン電極１
０ａ、１０ｂのシート抵抗をよりさらに下げることがで
き、トランジスタの電流駆動能力がさらに向上する。
【００５８】なお、ソース・ ドレイン電極７ａ、７ｂと
して、金属シリサイドを適用する場合には、シリコン基
板１中のシリコンと金属とを適当な熱処理によって反応
させることで、ソース・ ドレイン拡散層３ａ、３ｂ上に
自己整合的に容易に形成することができる。
【００５９】また、実施の形態２および実施の形態３で
は、ソース・ドレイン電極７ａ、７ｂ、１０ａ、１０ｂ
を形成するのにエピタキシャル成長法やＣＶＤ法を適用
したが、これらの他に、ＭＢＥ（Molecular Beam Epita
xy）法やＩＣＢ（Ion Cluster Beam）法を適用してもよ
い。さらに、ソース・ドレイン電極７ａ、７ｂ、１０
ａ、１０ｂに金属を適用する場合には、これをスパッタ
法によって形成してもよい。
【００６０】また、実施の形態２および実施の形態３で
は、ソース・ドレイン電極７ａ、７ｂ、１０ａ、１０ｂ
を形成する際に、ソース・ドレイン拡散層３ａ、３ｂの
導電型と同じ導電型の不純物を、シリコンの成長と同時
に添加しながら形成してもよいが、ソース・ドレイン電
極７ａ、７ｂ、１０ａ、１０ｂを形成した後に、所定導
電型の不純物を、たとえばイオン注入法によりソース・
ドレイン電極７ａ、７ｂ、１０ａ、１０ｂに添加しても
よい。
【００６１】さらに、実施の形態２および実施の形態３
では、ソース・ドレイン電極７ａ、７ｂ、１０ａ、１０
ｂを形成する前にソース・ドレイン拡散層３ａ、３ｂを
形成したが、所定の導電型の不純物を含むソース・ドレ
イン電極７ａ、７ｂ、１０ａ、１０ｂを形成した後に、
そのソース・ドレイン電極７ａ、７ｂ、１０ａ、１０ｂ
に含まれる不純物をシリコン基板に拡散させることによ
り形成してもよい。
【００６２】すなわち、図１８に示す工程において、シ
リコン基板１上に、ソース・ドレイン拡散層と同じ導電
型の不純物を含むソース・ドレイン電極７ａ、７ｂを形
成する。その後図１９に示すように、適切な熱処理を施
して、ソース・ドレイン電極７ａ、７ｂの不純物をシリ
コン基板１に拡散させることにより、１対のソース・ド
レイン拡散層３ａ、３ｂを形成する。このようにして形
成されたトランジスタも実施の形態２または実施の形態
３において説明した効果と同様の効果を得ることができ
る。
【００６３】また、実施の形態２において説明した図８
に示す工程において、イオン注入法によりソース・ドレ
イン拡散層３ａ、３ｂを形成する際には、図２０に示す
ように、サイドウォール酸化膜６ａ、６ｂに遮蔽されな
い程度の入射角度で所定の導電型の不純物イオンを斜め
回転イオン注入により注入することにより、ソース・ド
レイン拡散層３ａ、３ｂを形成してもよい。この場合に
は、欠け部８ａ、８ｂによって露出したシリコン基板１
の表面に良好に不純物を導入することができる。
【００６４】以上説明した製造方法によれば、まず、サ
イドウォール酸化膜を形成する際にシリコン基板１表面
近傍のサイドウォール酸化膜の部分は、他の部分よりも
より多くのダメージを受けることになる。このため、そ
の部分では、膜の結合力が弱まるなどの膜質が劣化して
いることから、熱処理や等方性エッチングを施すことに
よって容易にこれを除去して欠け部８ａ、８ｂを形成す
ることができる。そして、その欠け部８ａ、８ｂを充填
するようにシリコン基板１上にソース・ドレイン電極７
ａ、７ｂを形成することによって、そのような欠け部を
有しない従来の半導体装置と比べて、ソース・ドレイン
拡散層３ａ、３ｂおよびソース・ドレイン電極７ａ、７
ｂのシート抵抗をさらに下げることができ、その結果、
トランジスタにおける電流駆動能力の向上が図られて、
動作速度が向上する。
【００６５】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６６】
【発明の効果】本発明の１つの局面における半導体装置
によれば、半導体基板に電極と１対の導電領域とを含む
トランジスタが構成される。そのトランジスタでは、電
極の両側面上に設けられた側壁絶縁膜において、半導体
基板の主表面を露出する欠け部が形成されている。そし
て、１対の導電領域における導電層が、その欠け部を充
填するように不純物領域上に形成されている。すなわ
ち、側壁絶縁膜とその側壁絶縁膜下方に位置する不純物
領域との間にも導電層が形成されている。そのため、側
壁絶縁膜と不純物領域との間に導電層が形成されていな
い従来の半導体装置の構造と比べると、そのような部分
にも導電層が形成されていることによって導電領域のシ
ート抵抗をさらに下げることができる。その結果、導電
領域を流れる電流が増加して電界効果型トランジスタの
電流駆動能力をさらに向上することができ、トランジス
タの動作速度などが向上する。
【００６７】好ましくは半導体基板はシリコン単結晶基
板であり、導電層はエピタキシャル成長させたシリコン
またはシリコンゲルマニウムであることにより、不純物
領域上に導電層を自己整合的に容易に形成することがで
きる。
【００６８】また好ましくは、導電層は金属を含んでい
ることにより、１対の導電領域のシート抵抗をよりさら
に下げることができ、トランジスタの電流駆動能力がさ
らに向上する。
【００６９】さらに好ましくは、半導体基板はシリコン
基板であり、導電層は、シリコン基板中のシリコンと金
属とが反応することにより形成された金属シリサイドを
含んでいることにより、金属シリサイドを含む導電層を
不純物領域上に自己整合的に容易に形成することができ
る。本発明の他の局面における半導体装置の製造方法に
よれば、半導体基板上に電極と１対の導電領域とを含む
トランジスタが形成される。そのトランジスタの電極の
両側面上に設けられた側壁絶縁膜には、半導体基板の表
面を露出する欠け部が形成される。側壁絶縁膜において
は、第２絶縁膜に異方性エッチングを施すことによって
形成する際に、半導体基板の表面にイオンや電子などが
照射されることによって、半導体基板の表面近傍の側壁
絶縁膜の部分では、他の部分よりもより多くのダメージ
を受けている。欠け部は、側壁絶縁膜のうちでもこのダ
メージをより多く受けた部分を除去することによって形
成されるため、比較的容易に欠け部を形成することがで
きる。そして、その欠け部を充填するように導電層が形
成されることによって、側壁絶縁膜とその側壁絶縁膜下
方に位置する不純物領域との間にも導電層が形成される
ことになる。これにより、側壁絶縁膜と不純物領域との
間に導電層が形成されていない従来の半導体装置の構造
と比較すると、導電領域のシート抵抗をさらに下げるこ
とができる。その結果、電流駆動能力のより高いトラン
ジスタを備えた半導体装置を容易に製造することができ
る。
【００７０】上述したように、側壁絶縁膜のうち、異方
性エッチングによるダメージをより多く受けた部分に欠
け部を形成する。ダメージを受けた部分では、他の部分
と比べて結合力が弱まるなどの膜質が劣化している。こ
のことから、ダメージを受けた側壁絶縁膜の部分を熱処
理によって蒸発させることによって、欠け部を形成する
のが望ましい。ダメージを受けた部分では、側壁絶縁膜
の結合力が弱まっているため、他の部分に比べて、熱処
理によって蒸発しやすく、欠け部を容易に形成すること
ができる。
【００７１】また、この熱処理の条件としては、温度８
５０℃以上、真空度１×１０-6Ｔｏｒｒ以下が望まし
く、ダメージを受けた部分が良好に蒸発することが認め
られた。
【００７２】さらに、ダメージを受けた部分を等方性エ
ッチングにより除去することによって、欠け部を形成す
るのが望ましい。ダメージを受けた部分では、他の部分
よりも膜の緻密さが疎になっているため、エッチングレ
ートがより速くなり欠け部を容易に形成することができ
る。
【００７３】そして、側壁絶縁膜としては、具体的に
は、シリコン酸化膜、シリコン窒化膜およびシリコン酸
窒化膜からなる群から選ばれるいずれか１つの絶縁膜を
適用することができる。
【００７４】また、半導体基板はシリコン単結晶基板で
あり、導電層を形成する工程は、シリコンエピタキシャ
ル成長法により形成するエピタキシャル成長工程を含ん
でいることにより、半導体基板の表面に形成された不純
物領域に、自己整合的に容易に導電層を形成することが
できる。
【００７５】そのエピタキシャル成長工程は、欠け部に
より露出した半導体基板の主表面上では、成長するシリ
コンと側壁絶縁膜との間にボイドが発生しないように、
成長するシリコンのエッジにおいてファセットが生じな
い条件で形成する工程を含んでいることにより、トラン
ジスタの近傍にボイドが発生することがなく、トランジ
スタの信頼性が向上する。
【００７６】また好ましくは欠け部形成工程は、所定の
チャンバ内で行なわれ、引き続いてエピタキシャル成長
工程が、その同一のチャンバ内で行なわれることによ
り、特にエピタキシャル成長工程前の半導体基板の表面
の清浄度が保持されて、シリコンエピタキシャル成長層
を安定して成長させることができる。
【００７７】１対の不純物領域を形成する工程として
は、具体的に、欠け部形成工程の後に、イオン注入法に
より所定導電型の不純物を半導体基板の主表面に導入す
る工程を含んでいることが望ましい。特に、イオン注入
では、所定導電型の不純物イオンを斜め回転注入によっ
て半導体基板の主表面に導入することがより望ましい。
この場合には、欠け部下の半導体基板の表面にも不純物
イオンを容易に導入することができる。
【００７８】また、１対の不純物領域を形成する工程と
しては、上述した以外に、導電層を形成した後に、イオ
ン注入法により、その導電層を介して不純物を半導体基
板の表面に導入してもよい。
【００７９】さらに、１対の不純物領域を構成する工程
としては、導電層に所定導電型の不純物を導入するとと
もに、その不純物を半導体基板の主表面に拡散させるこ
とによって形成する工程を含んでいてもよく、この場合
には容易に不純物領域を形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の一
断面図である。
【図２】 本発明の実施の形態２に係る半導体装置の製
造方法の１工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程を
さらに詳しく説明するための断面図である。
【図１１】 本発明の実施の形態３に係る半導体装置の
製造方法の１工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
【図１８】 本発明の実施の形態２または実施の形態３
において変形例を説明するための１工程断面図である。
【図１９】 図１８に示す工程の後に行なわれる工程を
示す断面図である。
【図２０】 実施の形態２または実施の形態３におい
て、より好ましい工程を示す断面図である。
【図２１】 従来の半導体装置の一断面図である。
【図２２】 従来の半導体装置の製造方法の１工程を示
す断面図である。
【図２３】 図２２に示す工程の後に行なわれる工程を
示す断面図である。
【図２４】 図２３に示す工程の後に行なわれる工程を
示す断面図である。
【図２５】 図２４に示す工程の後に行なわれる工程を
示す断面図である。
【図２６】 図２５に示す工程の後に行なわれる工程を
示す断面図である。
【図２７】 図２６に示す工程の後に行なわれる工程を
示す断面図である。
【図２８】 従来の半導体装置の問題点を説明するため
の一断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ａ、３ｂ
ソース・ドレイン拡散層、４ａ ゲート酸化膜、５ａ
ゲート電極、６ａ、６ｂ、６ｃ、６ｄ サイドウォール
酸化膜、７ａ、７ｂ、１０ａ、１０ｂ ソース・ドレイ
ン電極、７ｃゲート上部電極、８ａ、８ｂ 欠け部、Ｅ
エクステンション部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中畑 匠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 古川 泰助 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 丸野 茂光 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA01 DA21 DC01 EC07 EK05 FA05 FA07 FC06

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の前記主表面上に、絶縁膜を介在させて
    形成された電極と、 前記電極を両側面から挟むように前記半導体基板に形成
    された１対の導電領域と、 前記電極の両側面上に形成されるとともに、前記半導体
    基板の前記主表面を露出する欠け部が形成された側壁絶
    縁膜とを備え、 １対の前記導電領域は、 前記電極を両側面から挟むように前記半導体基板の前記
    主表面のそれぞれに形成された不純物領域と、 前記欠け部を充填するように前記不純物領域上に形成さ
    れた導電層とを含む、半導体装置。
  2. 【請求項２】 前記半導体基板はシリコン単結晶基板で
    あり、 前記導電層はエピタキシャル成長させたシリコンまたは
    シリコンゲルマニウムである、請求項１記載の半導体装
    置。
  3. 【請求項３】 前記導電層は金属を含む、請求項１記載
    の半導体装置。
  4. 【請求項４】 前記半導体基板はシリコン基板であり、 前記導電層は、前記シリコン基板中のシリコンと前記金
    属とが反応することにより形成された金属シリサイドを
    含む、請求項３記載の半導体装置。
  5. 【請求項５】 半導体基板の主表面に、第１絶縁膜を介
    在させて電極を形成する工程と、 前記電極を覆うように、前記半導体基板上に第２絶縁膜
    を形成する工程と、 前記第２絶縁膜に異方性エッチングを施すことにより、
    前記電極の両側面上に側壁絶縁膜を形成する側壁絶縁膜
    形成工程と、 前記電極を両側面から挟むように、前記半導体基板に１
    対の導電領域を形成する工程とを備え、 前記側壁絶縁膜形成工程は、前記側壁絶縁膜のうち、異
    方性エッチングによりダメージを受けた、前記半導体基
    板の前記主表面と接する部分およびその近傍の側壁絶縁
    膜を除去することによって、前記側壁絶縁膜に前記半導
    体基板の表面を露出する欠け部を形成する欠け部形成工
    程を含み、 １対の前記導電領域を形成する工程は、 前記電極を両側面から挟むように、前記半導体基板の主
    表面に１対の不純物領域をそれぞれ形成する工程と、 前記欠け部を充填するように露出した前記半導体基板の
    表面を含む前記半導体基板の前記主表面上に、前記不純
    物領域と電気的に接続される導電層を形成する工程とを
    含む、半導体装置の製造方法。
  6. 【請求項６】 前記欠け部形成工程は、ダメージを受け
    た前記側壁絶縁膜の部分を、熱処理を施すことにより蒸
    発させる工程を含む、請求項５記載の半導体装置の製造
    方法。
  7. 【請求項７】 前記熱処理は、温度８５０℃以上、真空
    度１×１０-6Ｔｏｒｒ以下の下で行なわれる、請求項６
    記載の半導体装置の製造方法。
  8. 【請求項８】 前記欠け部形成工程は、ダメージを受け
    た前記側壁絶縁膜の部分を、等方性エッチングにより除
    去する工程を含む、請求項５記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記側壁絶縁膜は、シリコン酸化膜、シ
    リコン窒化膜およびシリコン酸窒化膜からなる群から選
    ばれるいずれか１つの絶縁膜である、請求項５記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記半導体基板はシリコン単結晶基板
    であり、 前記導電層を形成する工程は、シリコンエピタキシャル
    成長法により形成するエピタキシャル成長工程を含む、
    請求項５〜９のいずれかに記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記エピタキシャル成長工程は、前記
    欠け部により露出した前記半導体基板の主表面上では、
    成長するシリコンと前記側壁絶縁膜との間にボイドが発
    生しないように、成長するシリコンのエッジにおいてフ
    ァセットが生じない条件にて形成する工程を含む、請求
    項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記欠け部形成工程は、所定のチャン
    バ内で行なわれ、引き続いて前記エピタキシャル成長工
    程が、同一の前記チャンバ内で行なわれる、請求項１０
    記載の半導体装置の製造方法。
  13. 【請求項１３】 前記１対の不純物領域を形成する工程
    は、前記欠け部形成工程の後、イオン注入法により、所
    定導電型の不純物イオンを前記半導体基板の前記主表面
    に導入する工程を含む、請求項５〜１２のいずれかに記
    載の半導体装置の製造方法。
  14. 【請求項１４】 前記１対の不純物領域を形成する工程
    は、所定導電型の不純物イオンを斜め回転注入により、
    前記半導体基板の前記主表面に導入する工程を含む、請
    求項１３記載の半導体装置の製造方法。
  15. 【請求項１５】 前記１対の不純物領域を形成する工程
    は、前記導電層を形成した後に、イオン注入法により、
    所定導電型の不純物イオンを前記導電層を介して前記半
    導体基板の前記主表面に導入する工程を含む、請求項５
    〜１２のいずれかに記載の半導体装置の製造方法。
  16. 【請求項１６】 前記導電層を形成する工程は、所定導
    電型の不純物を前記導電層に導入する工程を含み、前記
    １対の不純物領域をそれぞれ形成する工程は、前記導電
    層に導入された所定導電型の前記不純物を前記半導体基
    板の主表面に拡散させることによって形成する工程を含
    む、請求項５〜１２のいずれかに記載の半導体装置の製
    造方法。
JP10259777A 1998-09-14 1998-09-14 半導体装置およびその製造方法 Pending JP2000091561A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10259777A JP2000091561A (ja) 1998-09-14 1998-09-14 半導体装置およびその製造方法
US09/259,336 US6373108B1 (en) 1998-09-14 1999-03-01 Semiconductor device having reduced sheet resistance of source/drain regions
US09/484,410 US6232192B1 (en) 1998-09-14 2000-01-18 Method of manufacturing semiconductor device having sidewall portions removed

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10259777A JP2000091561A (ja) 1998-09-14 1998-09-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2000091561A true JP2000091561A (ja) 2000-03-31

Family

ID=17338839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10259777A Pending JP2000091561A (ja) 1998-09-14 1998-09-14 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US6373108B1 (ja)
JP (1) JP2000091561A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300623A (ja) * 2007-05-31 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法、並びに、データ処理システム
KR20160119440A (ko) * 2014-06-16 2016-10-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로를 위한 구조물 및 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19943114B4 (de) * 1999-09-09 2007-12-27 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors
US6521529B1 (en) * 2000-10-05 2003-02-18 Advanced Micro Devices, Inc. HDP treatment for reduced nickel silicide bridging
US6406964B1 (en) * 2000-11-01 2002-06-18 Advanced Micro Devices, Inc. Method of controlling junction recesses in a semiconductor device
TW480729B (en) * 2001-02-06 2002-03-21 Hannstar Display Corp Thin film transistor and the manufacturing method thereof
US20030166323A1 (en) * 2002-03-01 2003-09-04 Infineon Technologies North America Corp. Raised extension structure for high performance cmos
US7494905B2 (en) * 2003-08-21 2009-02-24 Texas Instruments Incorporated Method for preparing a source material including forming a paste for ion implantation
US8105908B2 (en) * 2005-06-23 2012-01-31 Applied Materials, Inc. Methods for forming a transistor and modulating channel stress
US8035098B1 (en) * 2006-04-04 2011-10-11 Globalfoundries Inc. Transistor with asymmetric silicon germanium source region

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
JPH05226650A (ja) * 1992-02-13 1993-09-03 Fujitsu Ltd 半導体装置の製造方法
US5364804A (en) * 1993-11-03 1994-11-15 Taiwan Semiconductor Manufacturing Company Nitride cap sidewall oxide protection from BOE etch
KR0135147B1 (ko) * 1994-07-21 1998-04-22 문정환 트랜지스터 제조방법
US5598021A (en) * 1995-01-18 1997-01-28 Lsi Logic Corporation MOS structure with hot carrier reduction
JPH0945907A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体装置の製造方法
US5677214A (en) * 1996-09-05 1997-10-14 Sharp Microelectronics Technology, Inc. Raised source/drain MOS transistor with covered epitaxial notches and fabrication method
KR100236101B1 (ko) * 1997-09-29 1999-12-15 김영환 반도체 소자 및 제조 방법
US6051863A (en) * 1997-11-21 2000-04-18 Advanced Micro Devices, Inc. Transistor gate conductor having sidewall surfaces upon which a spacer having a profile that substantially prevents silicide bridging is formed

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300623A (ja) * 2007-05-31 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法、並びに、データ処理システム
KR20160119440A (ko) * 2014-06-16 2016-10-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로를 위한 구조물 및 방법
US9831341B2 (en) 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
KR102028240B1 (ko) 2014-06-16 2019-10-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로를 위한 구조물 및 방법
US10741688B2 (en) 2014-06-16 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd Structure and method for integrated circuit
US11502198B2 (en) 2014-06-16 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
US11804546B2 (en) 2014-06-16 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit

Also Published As

Publication number Publication date
US6232192B1 (en) 2001-05-15
US6373108B1 (en) 2002-04-16
US20020000622A1 (en) 2002-01-03

Similar Documents

Publication Publication Date Title
JP2848299B2 (ja) 半導体装置及びその製造方法
KR100269336B1 (ko) 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법
JP2002124665A (ja) 半導体装置およびその製造方法
JPH10284728A (ja) コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法
JP2001024200A (ja) 半導体装置及び半導体装置の製造方法
JP2925008B2 (ja) 半導体装置の製造方法
JP2001284598A (ja) 半導体装置及びその製造方法
JP2000091561A (ja) 半導体装置およびその製造方法
JP3769208B2 (ja) 半導体装置の製造方法と半導体装置
JPH11284179A (ja) 半導体装置およびその製造方法
US5241207A (en) Semiconductor device having an interconnected film with tapered edge
JP4745187B2 (ja) 半導体装置の製造方法
JP3166911B2 (ja) 半導体装置の製造方法
TW201019400A (en) Method for fabricating semiconductor device
JPH0964359A (ja) 半導体装置及びその製造方法
JP2004039694A (ja) 電界効果型トランジスタ及びその製造方法
JPH0982949A (ja) 半導体装置及びその製造方法
JPH10135453A (ja) 半導体装置及びその製造方法
US6521517B1 (en) Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer
JP2842284B2 (ja) 半導体装置の製造方法
JP3816746B2 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JPH10284438A (ja) 半導体集積回路及びその製造方法
JP3640546B2 (ja) 半導体装置の製造方法
JP3033521B2 (ja) 半導体装置及びその製造方法
JP3523244B1 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080610