JP2008300623A - 半導体装置及びその製造方法、並びに、データ処理システム - Google Patents
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Abstract
【解決手段】シリコンピラー15Aと、ゲート絶縁膜19Aを介してシリコンピラー15Aの側面を覆うゲート電極20Aと、シリコンピラー15Aの上部に配置された拡散層26と、拡散層26とゲート電極20Aとを絶縁する筒状のサイドウォール絶縁膜25とを備える。本発明によれば、シリコンピラー15Aの実質的に全側面がゲート電極15Aによって覆われることから、チャネル長がシリコンピラー15Aの高さとほぼ一致する。これにより、安定したトランジスタ特性を得ることができる。しかも、ゲート電極20Aと拡散層26との絶縁が確実に確保されることから、これらがショートする危険性も少ない。
【選択図】図1
Description
11 シリコン基板
12 STI
13 活性領域
14 ハードマスク
14a シリコン酸化膜(マスク絶縁膜)
14b シリコン窒化膜(キャップ絶縁膜)
15 シリコンピラー
15A 第1のシリコンピラー
15B 第2のシリコンピラー
16 サイドウォール絶縁膜
16 セルコンタクト
17 シリコン酸化膜
18 第2の拡散層
19A 第1のゲート絶縁膜
19B 第2のゲート絶縁膜
20 ゲート電極
20A 第1のゲート電極
20B 第2のゲート電極
21 層間絶縁膜
22 マスク酸化膜
23 スルーホール
24 LDD領域
25 サイドウォール絶縁膜
26 第2の拡散層
26a シリコンエピタキシャル層
27 層間絶縁膜
28a 第1のコンタクトホール
28b 第2のコンタクトホール
28c 第3のコンタクトホール
29a 第1のコンタクトプラグ
29b 第2のコンタクトプラグ
29c 第3のコンタクトプラグ
30 配線層
40 半導体装置(DRAMセル)
51 下部電極
52 上部電極
53 容量絶縁膜
60 半導体装置(トランジスタ)
61 導電膜
61a 導電膜の下部領域
61b 導電膜の上部領域
73 ハードマスク
100 データ処理システム
110 システムバス
120 データプロセッサ
130 半導体装置(DRAM)
140 ストレージデバイス
150 I/Oデバイス
160 ROM
BL ビット線
WL ワード線
PL 基準電位配線
Cp キャパシタ
Claims (18)
- 基板の主面に対してほぼ垂直に形成されたシリコンピラーと、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの上部に配置された導電層と、
前記導電層と前記ゲート電極とを絶縁する筒状のサイドウォール絶縁膜とを備えることを特徴とする半導体装置。 - 前記サイドウォール絶縁膜の内周部は前記導電層と接しており、前記サイドウォール絶縁膜の外周部は前記ゲート電極と接していることを特徴とする請求項1に記載の半導体装置。
- 平面的に見て、前記筒状のサイドウォール絶縁膜の外周部と前記シリコンピラーの外周部が実質的に一致していることを特徴とする請求項1又は2に記載の半導体装置。
- 前記サイドウォール絶縁膜と前記シリコンピラーとの間には、開口部を有する保護絶縁膜が介在していることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記導電層はシリコン材料によって構成されており、
前記シリコンピラーの中央部は一導電型を有し、前記シリコンピラーの下部は逆導電型を有し、前記導電層の少なくとも一部は前記逆導電型を有していることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記シリコンピラーの上部は前記逆導電型を有するLDD領域を構成していることを特徴とする請求項5に記載の半導体装置。
- 前記シリコンピラーの上部及び前記導電層の下部は前記一導電型を有しており、前記導電層の上部は前記逆導電型を有していることを特徴とする請求項5に記載の半導体装置。
- 前記導電層は、ほぼ単結晶のシリコンにドーパントが導入されてなることを特徴とする請求項5乃至7のいずれか一項に記載の半導体装置。
- ハードマスクを用いて基板にシリコンピラーを形成する第1の工程と、
前記ハードマスクを残したまま、前記シリコンピラーの側面にゲート絶縁膜を形成する第2の工程と、
前記ハードマスクを残したまま、前記ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極を形成する第3の工程と、
前記シリコンピラーの上部に残存する前記ハードマスクを除去することによりスルーホールを形成する第4の工程と、
前記スルーホールの内壁にサイドウォール絶縁膜を形成する第5の工程と、
前記サイドウォール絶縁膜で囲まれた筒状の領域に導電膜を形成する第6の工程とを備えることを特徴とする半導体装置の製造方法。 - 前記第3の工程は、全面に前記ゲート電極を形成する工程と、エッチバックにより前記基板と平行な面に形成された前記ゲート電極を除去する工程とを含んでいることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第3の工程の後、前記第4の工程の前に行われる工程であって、全面に層間絶縁膜を形成する工程と、前記層間絶縁膜の上部を除去することにより、前記ハードマスクを露出させる工程とをさらに備えることを特徴とする請求項9又は10に記載の半導体装置の製造方法。
- 前記第6の工程は、エピタキシャル成長法によって前記導電膜を形成する工程を含むことを特徴とする請求項9乃至11のいずれか一項に記載の半導体装置の製造方法。
- 前記第1の工程の後、前記第2の工程の前に行われる工程であって、前記シリコンピラーの下部に第1の拡散層を形成する工程をさらに備えることを特徴とする請求項9乃至12のいずれか一項に記載の半導体装置の製造方法。
- 前記第6の工程の後に行われる工程であって、前記導電膜の少なくとも一部に第2の拡散層を形成する工程をさらに備えることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第4の工程の後、前記第6の工程の前に行われる工程であって、前記シリコンピラーの上部にLDD領域を形成する工程をさらに備えることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記第6の工程の後に行われる工程であって、前記導電膜の下部にチャネル領域の一部を形成する工程をさらに備えることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記導電層に接続されたキャパシタをさらに備えることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 請求項17に記載の半導体装置を含むデータ処理システム。
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