JP2011103339A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2011103339A JP2011103339A JP2009257151A JP2009257151A JP2011103339A JP 2011103339 A JP2011103339 A JP 2011103339A JP 2009257151 A JP2009257151 A JP 2009257151A JP 2009257151 A JP2009257151 A JP 2009257151A JP 2011103339 A JP2011103339 A JP 2011103339A
- Authority
- JP
- Japan
- Prior art keywords
- protrusion
- insulating film
- gate
- contact
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000010410 layer Substances 0.000 claims abstract description 47
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 230000000149 penetrating effect Effects 0.000 claims abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 36
- 238000000034 method Methods 0.000 description 35
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Abstract
【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関する。
近年、半導体基板上に平面的にレイアウトされた従来のトランジスタでは集積度向上が困難となっている。そのため、前記基板に垂直方向（以下、縦方向）に３次元化した構成を有し、縦方向に電子が移動する縦型トランジスタ（以下、３Ｄピラートランジスタ）が提案されている。
図９は、従来の３Ｄピラートランジスタの構造の一例を示す図であって、図９（ａ）は層間絶縁膜を透過した平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ’線の断面図である。
図９（ｂ）に示すように、従来の３Ｄピラートランジスタは、シリコンからなる基板１０１と、基板１０１の一面１０１ａから突出するように形成された第１のシリコンピラー１０２と、第１のシリコンピラー１０２の近傍に、基板１０１の一面１０１ａから突出するように形成された第２のシリコンピラー（ダミーピラー）１０４と、を有している。また、基板１０１の一面１０１ａには溝部１０１ｃが設けられ、溝部１０１ｃには素子分離用の絶縁膜１０３が充填されている。
図９（ｂ）に示すように、従来の３Ｄピラートランジスタは、シリコンからなる基板１０１と、基板１０１の一面１０１ａから突出するように形成された第１のシリコンピラー１０２と、第１のシリコンピラー１０２の近傍に、基板１０１の一面１０１ａから突出するように形成された第２のシリコンピラー（ダミーピラー）１０４と、を有している。また、基板１０１の一面１０１ａには溝部１０１ｃが設けられ、溝部１０１ｃには素子分離用の絶縁膜１０３が充填されている。
第１のシリコンピラー１０２の側面にはゲート絶縁膜１０５が形成され、更に、ゲート絶縁膜１０５を覆うようにゲート電極１０６が形成されている。また、第１のシリコンピラー１０２の先端側には上部拡散層１１３が形成され、第１のシリコンピラー１０２の基端側には下部拡散層１１４が形成されている。
第２のシリコンピラー１０４の側面には絶縁膜１６３が形成され、更に、絶縁膜１６３を覆うように連結電極１６０が形成されている。連結電極１６０は、接合部１６０ｃを介してゲート電極１０６に接続されている。
第２のシリコンピラー１０４の側面には絶縁膜１６３が形成され、更に、絶縁膜１６３を覆うように連結電極１６０が形成されている。連結電極１６０は、接合部１６０ｃを介してゲート電極１０６に接続されている。
図９では省略しているが、第１のシリコンピラー１０２及び第２のシリコンピラー１０４を覆うように層間絶縁膜が形成されている。そして、前記層間絶縁膜を貫通して連結電極１６０に接するゲートコンタクト１１０が形成されている。ゲートコンタクト１１０を介して、ゲート電極１０６に給電することができる構成とされている。
また、前記層間絶縁膜を貫通して下部拡散層１１４に接する下部拡散層コンタクト１１２が形成されている。更に、前記層間絶縁膜を貫通して上部拡散層１１３に接するように上部拡散層コンタクト１１１が形成されている。
溝部１０１ｃの絶縁膜１０３上には窒化膜１７５が形成されている。
また、前記層間絶縁膜を貫通して下部拡散層１１４に接する下部拡散層コンタクト１１２が形成されている。更に、前記層間絶縁膜を貫通して上部拡散層１１３に接するように上部拡散層コンタクト１１１が形成されている。
溝部１０１ｃの絶縁膜１０３上には窒化膜１７５が形成されている。
図９（ａ）に示すように、窒化膜１７５により区画された平面視略長方形状の領域の中心付近には第１のシリコンピラー１０２が配置されている。
第１のシリコンピラー１０２は、平面視略円形状の窒化膜１０９と、窒化膜１０９を囲むように形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５を囲むように形成されたゲート電極１０６とを有している。また、第１のシリコンピラー１０２に隣接して形成された第２のシリコンピラー（ダミーピラー）１０４は、平面視略円形状の窒化膜１７２と、窒化膜１７２を囲むように形成された連結電極１６０とを有している。連結電極１６０は、接合部１６０ｃでゲート電極１０６と接している。更に、平面視略長方形状の領域の長軸方向に伸びる中心線上に、平面視略円形状の下部拡散層コンタクト１１２と、平面視略円形状の上部拡散層コンタクト１１１と、平面視略円形状のゲートコンタクト１１０とが離間して形成されている。
第１のシリコンピラー１０２は、平面視略円形状の窒化膜１０９と、窒化膜１０９を囲むように形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５を囲むように形成されたゲート電極１０６とを有している。また、第１のシリコンピラー１０２に隣接して形成された第２のシリコンピラー（ダミーピラー）１０４は、平面視略円形状の窒化膜１７２と、窒化膜１７２を囲むように形成された連結電極１６０とを有している。連結電極１６０は、接合部１６０ｃでゲート電極１０６と接している。更に、平面視略長方形状の領域の長軸方向に伸びる中心線上に、平面視略円形状の下部拡散層コンタクト１１２と、平面視略円形状の上部拡散層コンタクト１１１と、平面視略円形状のゲートコンタクト１１０とが離間して形成されている。
図９（ｂ）に示すように、従来の３Ｄピラートランジスタでは、第２のシリコンピラー１０４と連結電極１６０との間は絶縁膜１６３で絶縁されている。また、第２のシリコンピラー１０４の先端側は、絶縁膜１６３と窒化膜１７２でカバーされている。そのため、ゲートコンタクト１１０を連結電極１６０に接触させても、ゲートコンタクト１１０を第２のシリコンピラー１０４に接触させないようにして、ゲートコンタクト１１０と第２のシリコンピラー１０４との間でショートを防止している。
しかし、従来の３Ｄピラートランジスタの製造工程では、第１のシリコンピラー１０２と第２のシリコンピラー１０４を、ゲート電極１０６及び連結電極１６０が自己整合で接触する程度の近距離となるように形成している。そのため、ゲートコンタクト用のコンタクトホールを所定の位置、大きさ及び深さに制御することが困難である。また、絶縁膜１６３及び窒化膜１７２の膜厚が薄く、深さ方向のエッチングマージンがほとんどないので、コンタクトホールの所定の深さに制御することが困難である。
そのため、絶縁膜１６３及び窒化膜１７２を貫通して、第２のシリコンピラーを部分的又は完全に露出する場合があった。この場合、ゲートコンタクト１１０は第２のシリコンピラー１０４と接し、ゲートコンタクト１１０とシリコン基板１０１との間でショートさせるという課題を発生させた。また、このショート不良は、３Ｄピラートランジスタの製造歩留まりを悪化させた。
そのため、絶縁膜１６３及び窒化膜１７２を貫通して、第２のシリコンピラーを部分的又は完全に露出する場合があった。この場合、ゲートコンタクト１１０は第２のシリコンピラー１０４と接し、ゲートコンタクト１１０とシリコン基板１０１との間でショートさせるという課題を発生させた。また、このショート不良は、３Ｄピラートランジスタの製造歩留まりを悪化させた。
特許文献１〜３には、３Ｄピラートランジスタに関連する技術が開示されている。
例えば、特許文献１には、ＭＩＳ電界効果トランジスタに関するものであり、化学気相成長により形成した燐珪酸ガラス（ＰＳＧ）膜を異方性ドライエッチングして選択的にビアを開孔する構成が開示されている。また、特許文献２には、半導体装置に関するものであり、エッチング条件を任意に調整して、ゲート電極の高さを任意に調節する構成が開示されている。特許文献３には、縦型電界効果トランジスタの製造方法に関するものであり、層間絶縁層内に開口が形成され、前記開口内にタングステン等からなるプラグコンタクトが形成されている構成が開示されている。
しかし、これらの技術を用いても、前記課題を解決することは困難である。
例えば、特許文献１には、ＭＩＳ電界効果トランジスタに関するものであり、化学気相成長により形成した燐珪酸ガラス（ＰＳＧ）膜を異方性ドライエッチングして選択的にビアを開孔する構成が開示されている。また、特許文献２には、半導体装置に関するものであり、エッチング条件を任意に調整して、ゲート電極の高さを任意に調節する構成が開示されている。特許文献３には、縦型電界効果トランジスタの製造方法に関するものであり、層間絶縁層内に開口が形成され、前記開口内にタングステン等からなるプラグコンタクトが形成されている構成が開示されている。
しかし、これらの技術を用いても、前記課題を解決することは困難である。
３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
本発明の半導体装置は、半導体からなる基板と、前記基板の一面から突出され、前記半導体からなる第１の突出部と、前記基板の一面に設けられた溝部に充填された第１の絶縁体と、前記第１の突出部に隣接して前記第１の絶縁体の一面から突出され、前記第１の絶縁体からなる第２の突出部と、前記第１の突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、前記第１の突出部の先端側に設けられた上部拡散層と、前記第１の突出部の基端側に設けられた下部拡散層と、前記第２の突出部の側面を覆うとともに前記ゲート電極に接続された連結電極と、前記第１の突出部及び前記第２の突出部を覆う層間絶縁膜と、前記層間絶縁膜を貫通して前記連結電極に接するゲートコンタクトと、を有することを特徴とする。
上記の構成によれば、３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を提供することができる。
本発明の半導体装置は、半導体からなる基板と、前記基板の一面から突出され、前記半導体からなる第１の突出部と、前記基板の一面に設けられた溝部に充填された第１の絶縁体と、前記第１の突出部に隣接して前記第１の絶縁体の一面から突出され、前記第１の絶縁体からなる第２の突出部と、を有する構成なので、ゲートコンタクトのためのコンタクトホールを開口する際に、第２の突出部の先端側を露出させても、第１の絶縁膜（ＳＴＩ絶縁膜：例えば、ＳｉＯ２）からなる第２の突出部により、ゲートコンタクトと基板との間のショートの発生を防止することができる。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の第１の実施形態である半導体装置の一例を示す図であって、図１（ａ）は層間絶縁膜を透過した平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線の断面図である。
（第１の実施形態）
本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の第１の実施形態である半導体装置の一例を示す図であって、図１（ａ）は層間絶縁膜を透過した平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線の断面図である。
図１（ｂ）に示すように、本発明の実施形態である３Ｄピラートランジスタは、シリコンからなる基板１上に形成されている。基板１の一面１ａには溝部１ｃが設けられている。溝部１ｃには第１の絶縁膜（素子分離用絶縁膜）３が充填されている。第１の絶縁体３としては、絶縁体であればよく、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。
溝部１ｃで囲まれた領域は凸部１ｄとされており、凸部１ｄでは、基板１の一面１ａから突出するように第１の突出部２が形成されている。
溝部１ｃで囲まれた領域は凸部１ｄとされており、凸部１ｄでは、基板１の一面１ａから突出するように第１の突出部２が形成されている。
第１の突出部２の側面にはゲート絶縁膜５が形成され、ゲート絶縁膜５を介して第１の突出部２を囲むように略筒状のゲート電極６が形成されている。また、第１の突出部２の先端側には上部拡散層１３が形成され、第１の突出部２の基端側には下部拡散層１４が設けられている。また、上部拡散層１３は、略筒状の第３のサイドウォール部９に側面を囲まれている。第３のサイドウォール部９は、ＳｉＯＮなどの窒化膜などからなる。
第１の突出部２に隣接して、第２の突出部４が第１の絶縁体３の一面３ａから突出されるように形成されている。第２の突出部４の先端側には、第２のマスク部７２が形成されている。第２のマスク部は、ＳｉＯＮなどの窒化膜などからなる。
第２の突出部４は、第１の絶縁体３により形成されている。第１の絶縁体３としてシリコン酸化膜を用いた場合には、第２の突出部４は、シリコン酸化膜からなるピラーとなる。なお、第２の突出部４は、ゲートコンタクト１０を接続する連結電極６０を形成するためのピラーである。
第２の突出部４は、第１の絶縁体３により形成されている。第１の絶縁体３としてシリコン酸化膜を用いた場合には、第２の突出部４は、シリコン酸化膜からなるピラーとなる。なお、第２の突出部４は、ゲートコンタクト１０を接続する連結電極６０を形成するためのピラーである。
第２の突出部４の側面を覆うとともに、ゲート電極６と接合部６０ｃで接するように略筒状の連結電極６０が形成されている。連結電極６０は、ゲート電極６を同じ金属材料で形成されている。なお、連結電極６０は、ゲート電極６と異なる金属で形成してもよい。
第１の突出部２及び第２の突出部４を覆うように層間絶縁膜（図示略）が形成されている。また、前記層間絶縁膜を貫通して連結電極６０に接するようにゲートコンタクト１０が形成されている。
第１の突出部２及び第２の突出部４を覆うように層間絶縁膜（図示略）が形成されている。また、前記層間絶縁膜を貫通して連結電極６０に接するようにゲートコンタクト１０が形成されている。
前記層間絶縁膜を貫通して下部拡散層１４に接するように第２のコンタクト（下部拡散層コンタクト）１２が形成され、前記層間絶縁膜を貫通して上部拡散層１３に接するように第１のコンタクト（上部拡散層コンタクト）１１が形成されている。これにより、上部拡散層１３と下部拡散層１４とに電圧を印加した状態で、ゲート電極６に電圧を印加することにより、第１の突出部２の内部で、基板１の一面１ａに垂直な方向に微細なチャネル部が形成される。
図１（ｂ）に示すように、ゲートコンタクト１０は、連結電極６０の上端部６０ｂに接するように形成されている。
このように第１の絶縁膜３からなる第２の突出部４の側面に形成した連結電極６０の上端部６０ｂに接するようにゲートコンタクト１０を形成することが好ましい。これにより、コンタクトホールのエッチング深さを制御できず、第２のマスク部７２を貫通させたとしても、ゲートコンタクト１０と基板１との間に第１の絶縁膜３を存在させて、ゲートコンタクト１０と基板１との間でのショートの発生を抑制できる。つまり、第２の突出部４により、コンタクトホールの深さ方向のエッチングマージンを増やす事ができる。
このように第１の絶縁膜３からなる第２の突出部４の側面に形成した連結電極６０の上端部６０ｂに接するようにゲートコンタクト１０を形成することが好ましい。これにより、コンタクトホールのエッチング深さを制御できず、第２のマスク部７２を貫通させたとしても、ゲートコンタクト１０と基板１との間に第１の絶縁膜３を存在させて、ゲートコンタクト１０と基板１との間でのショートの発生を抑制できる。つまり、第２の突出部４により、コンタクトホールの深さ方向のエッチングマージンを増やす事ができる。
図１（ａ）に示すように、本発明の実施形態である３Ｄピラートランジスタは、第１の絶縁膜３により区画された平面視略矩形状の凸部１ｄを有する。
凸部１ｄの領域内には第１の突出部２が配置されている。第１の突出部２は、平面視略円形状の窒化膜９と、窒化膜９を囲むように形成されたゲート絶縁膜５と、ゲート絶縁膜５を囲むように形成されたゲート電極６とを有する。
また、第１の突出部２に隣接して、第１の絶縁膜３の領域内には第２の突出部４が形成されている。第２の突出部４は、平面視略円形状の第２のマスク部７２と、第２のマスク部７２を囲むように形成された連結電極６０とを有する。
更に、第１の突出部２の中心と第２の突出部４の中心を結ぶ線上に、平面視略円形状の第２のコンタクト１２と、平面視略円形状の第１のコンタクト１１と、平面視略円形状のゲートコンタクト１０とが離間して形成されている。
凸部１ｄの領域内には第１の突出部２が配置されている。第１の突出部２は、平面視略円形状の窒化膜９と、窒化膜９を囲むように形成されたゲート絶縁膜５と、ゲート絶縁膜５を囲むように形成されたゲート電極６とを有する。
また、第１の突出部２に隣接して、第１の絶縁膜３の領域内には第２の突出部４が形成されている。第２の突出部４は、平面視略円形状の第２のマスク部７２と、第２のマスク部７２を囲むように形成された連結電極６０とを有する。
更に、第１の突出部２の中心と第２の突出部４の中心を結ぶ線上に、平面視略円形状の第２のコンタクト１２と、平面視略円形状の第１のコンタクト１１と、平面視略円形状のゲートコンタクト１０とが離間して形成されている。
ゲートコンタクト１０は、第２の突出部４の中心点で接合部６０ｃと点対称となる位置に形成されている。なお、ゲートコンタクト１０の位置はこれに限られるものではなく、連結電極６０の上端部６０ｂに接するような位置であればよい。連結電極６０の上端部６０ｂに接するような位置にゲートコンタクト１０を形成することにより、ゲートコンタクト１０からゲート電極６に給電可能であるとともに、ゲートコンタクト１０と基板１との間のショートの発生を抑制できる。
なお、本発明の３Ｄピラートランジスタ（縦型トランジスタ）は、ＤＲＡＭのセルトランジスタや周辺回路用トランジスタに適用してもよい。これにより、ＤＲＡＭや周辺回路でゲート電極と基板との間のショート不良を抑制できる。
次に、本発明の第１の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、第１の絶縁膜の形成工程（第１工程）と、第１のマスク部及び第２のマスク部の形成工程（第２工程）と、第１の突出部及び第２の突出部の形成工程（第３工程）と、下部拡散層の形成工程（第４工程）と、ゲート絶縁膜の形成工程（第５工程）と、ゲート電極及び連結電極の形成工程（第６工程）と、上部拡散層及び層間絶縁膜の形成工程（第７工程）と、ゲートコンタクトの形成工程（第８工程）と、を有する。
図２〜図７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。以下、各図を用いて、各工程を説明する。
本発明の実施形態である半導体装置の製造方法は、第１の絶縁膜の形成工程（第１工程）と、第１のマスク部及び第２のマスク部の形成工程（第２工程）と、第１の突出部及び第２の突出部の形成工程（第３工程）と、下部拡散層の形成工程（第４工程）と、ゲート絶縁膜の形成工程（第５工程）と、ゲート電極及び連結電極の形成工程（第６工程）と、上部拡散層及び層間絶縁膜の形成工程（第７工程）と、ゲートコンタクトの形成工程（第８工程）と、を有する。
図２〜図７は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。以下、各図を用いて、各工程を説明する。
（第１工程：第１の絶縁膜形成工程）
図２は、半導体装置の製造方法を示す工程断面図であって、第１のマスク部及び第２のマスク部を形成した時点の断面図である。
まず、ＳＴＩ法を用いて、シリコンからなる基板１の所定の位置に溝部１ｃを形成する。これにより、溝部１ｃで囲まれた凸部１ｄが形成される。
次に、溝部１ｃを充填するように第１の絶縁膜３を成膜する。第１の絶縁膜３としては、例えば、シリコン酸化膜を用いる。これにより、溝部１ｃに第１の絶縁膜３が充填された領域は素子分離領域（ＳＴＩ領域）となる。
溝部１ｃの深さは、通常のＳＴＩ領域のために設ける溝の深さより深くすることが好ましい。溝部１ｃに充填した第１の絶縁膜を深さ方向にエッチングして、第１の絶縁膜からなる第２の突出部４を形成するため、溝部１ｃの深さが深くないと、第２の突出部４の高さを必要とする高さにできない場合が発生するためである。
次に、シリコンからなる基板１の表面を酸化して、数ｎｍの厚さのシリコン酸化膜３’を形成する。シリコン酸化膜３’は第１の絶縁膜３と連続するように形成され、第１の絶縁膜３がシリコン酸化膜の場合には同一となる。
図２は、半導体装置の製造方法を示す工程断面図であって、第１のマスク部及び第２のマスク部を形成した時点の断面図である。
まず、ＳＴＩ法を用いて、シリコンからなる基板１の所定の位置に溝部１ｃを形成する。これにより、溝部１ｃで囲まれた凸部１ｄが形成される。
次に、溝部１ｃを充填するように第１の絶縁膜３を成膜する。第１の絶縁膜３としては、例えば、シリコン酸化膜を用いる。これにより、溝部１ｃに第１の絶縁膜３が充填された領域は素子分離領域（ＳＴＩ領域）となる。
溝部１ｃの深さは、通常のＳＴＩ領域のために設ける溝の深さより深くすることが好ましい。溝部１ｃに充填した第１の絶縁膜を深さ方向にエッチングして、第１の絶縁膜からなる第２の突出部４を形成するため、溝部１ｃの深さが深くないと、第２の突出部４の高さを必要とする高さにできない場合が発生するためである。
次に、シリコンからなる基板１の表面を酸化して、数ｎｍの厚さのシリコン酸化膜３’を形成する。シリコン酸化膜３’は第１の絶縁膜３と連続するように形成され、第１の絶縁膜３がシリコン酸化膜の場合には同一となる。
（第２工程：第１のマスク部及び第２のマスク部の形成工程）
シリコン酸化膜３’形成後、第１の絶縁膜３及びシリコン酸化膜３’を覆うようにシリコン窒化膜を形成する。
次に、リソグラフィ法とエッチング法により前記シリコン窒化膜をパターニングして、第１の突出部を形成する位置に所定の大きさの第１のマスク部７１を形成するとともに、第２の突出部を形成する位置に所定の大きさの第２のマスク部７２を形成する。なお、第１のマスク部７１は凸部１ｄを形成した領域内に形成し、第２のマスク部７２は溝部１ｃを形成した領域内に形成する。
シリコン酸化膜３’形成後、第１の絶縁膜３及びシリコン酸化膜３’を覆うようにシリコン窒化膜を形成する。
次に、リソグラフィ法とエッチング法により前記シリコン窒化膜をパターニングして、第１の突出部を形成する位置に所定の大きさの第１のマスク部７１を形成するとともに、第２の突出部を形成する位置に所定の大きさの第２のマスク部７２を形成する。なお、第１のマスク部７１は凸部１ｄを形成した領域内に形成し、第２のマスク部７２は溝部１ｃを形成した領域内に形成する。
（第３工程：第１の突出部及び第２の突出部の形成工程）
図３は、半導体装置の製造方法を示す工程断面図であって、第１の突出部及び第２の突出部を形成した時点の断面図である。
次に、第１のマスク部７１及び第２のマスク部７２を用いて、基板１、シリコン酸化膜３’及び第１の絶縁膜３を、基板１の一面１ａに垂直な方向に異方性エッチングして、凸部１ｄにシリコンからなる第１の突出部２を形成するとともに、溝部１ｃに第１の絶縁膜３からなる第２の突出部４を形成する。
なお、第１のマスク部７１と第１の突出部２との間には、シリコン酸化膜３’が残されている。
図３は、半導体装置の製造方法を示す工程断面図であって、第１の突出部及び第２の突出部を形成した時点の断面図である。
次に、第１のマスク部７１及び第２のマスク部７２を用いて、基板１、シリコン酸化膜３’及び第１の絶縁膜３を、基板１の一面１ａに垂直な方向に異方性エッチングして、凸部１ｄにシリコンからなる第１の突出部２を形成するとともに、溝部１ｃに第１の絶縁膜３からなる第２の突出部４を形成する。
なお、第１のマスク部７１と第１の突出部２との間には、シリコン酸化膜３’が残されている。
第１の突出部２と第２の突出部４は同時に形成することが好ましい。これにより、製造工程を簡略化できる。しかし、第１の突出部２と第２の突出部４のいずれか一方の突出部を形成してから、他方の突出部を形成してもよい。
第１の突出部２と第２の突出部４は互いに近傍になるように形成することが好ましい。第２の突出部４は、ゲートコンタクトからゲート電極に給電する連結電極を形成するためのピラーである。そのため、第１の突出部と第２の突出部を離れて配置すると、連結電極の長さを長くすることを要し、ゲートコンタクトからゲート電極への給電能力が低減するおそれが発生する。
第１の突出部２と第２の突出部４は互いに近傍になるように形成することが好ましい。第２の突出部４は、ゲートコンタクトからゲート電極に給電する連結電極を形成するためのピラーである。そのため、第１の突出部と第２の突出部を離れて配置すると、連結電極の長さを長くすることを要し、ゲートコンタクトからゲート電極への給電能力が低減するおそれが発生する。
（第４工程：下部拡散層の形成工程）
図４は、半導体装置の製造方法を示す工程断面図であって、下部拡散層１４を形成した時点の断面図である。
第１の突出部２と第２の突出部４形成後、第１の突出部２の側面を酸化して、第１の突出部２の側面を覆うようにシリコン酸化膜５’を形成する。
次に、第１の突出部２及び第２の突出部４を覆うとともに、基板１の一面１ａ及び第１の絶縁膜３の一面３ａを覆うように、シリコン窒化膜を堆積する。
次に、前記シリコン窒化膜をエッチバックして、第１の突出部２の側面にシリコン窒化膜からなる第１のサイドウォール部７３を形成するとともに、第２の突出部４の側面にシリコン窒化膜からなる第２のサイドウォール部７４を形成する。
次に、第１の突出部２の基端側の基板１の一面１ａを酸化して、シリコン酸化膜７５を形成する。
次に、第１の突出部２の基端側に不純物注入を行い、下部拡散層１４を形成する。
図４は、半導体装置の製造方法を示す工程断面図であって、下部拡散層１４を形成した時点の断面図である。
第１の突出部２と第２の突出部４形成後、第１の突出部２の側面を酸化して、第１の突出部２の側面を覆うようにシリコン酸化膜５’を形成する。
次に、第１の突出部２及び第２の突出部４を覆うとともに、基板１の一面１ａ及び第１の絶縁膜３の一面３ａを覆うように、シリコン窒化膜を堆積する。
次に、前記シリコン窒化膜をエッチバックして、第１の突出部２の側面にシリコン窒化膜からなる第１のサイドウォール部７３を形成するとともに、第２の突出部４の側面にシリコン窒化膜からなる第２のサイドウォール部７４を形成する。
次に、第１の突出部２の基端側の基板１の一面１ａを酸化して、シリコン酸化膜７５を形成する。
次に、第１の突出部２の基端側に不純物注入を行い、下部拡散層１４を形成する。
（第５工程：ゲート絶縁膜の形成工程）
下部拡散層１４を形成後、ウェットエッチング法により、シリコン窒化膜からなる第１のサイドウォール部７３及び第２のサイドウォール部７４を除去する。このとき、第１のマスク部７１及び第２のマスク部７２の厚さが薄くされるとともに、第１の突出部２の側面に形成されたシリコン酸化膜５’も除去される。
次に、第１の突出部２の側面にゲート絶縁膜５を数ｎｍの厚さで形成する。
下部拡散層１４を形成後、ウェットエッチング法により、シリコン窒化膜からなる第１のサイドウォール部７３及び第２のサイドウォール部７４を除去する。このとき、第１のマスク部７１及び第２のマスク部７２の厚さが薄くされるとともに、第１の突出部２の側面に形成されたシリコン酸化膜５’も除去される。
次に、第１の突出部２の側面にゲート絶縁膜５を数ｎｍの厚さで形成する。
（第６工程：ゲート電極及び連結電極の形成工程）
図５は、半導体装置の製造方法を示す工程断面図であって、ゲート電極及び連結電極を形成した時点の断面図である。
ゲート絶縁膜５形成後、第１の突出部２及び第１の突出部４を覆い、基板１の一面１ａ及び第１の絶縁膜３の一面３ａを覆うようにゲート電極材料を堆積させる。
次に、前記ゲート電極材料をエッチバックして、第１の突出部２の側面に、ゲート絶縁膜５を覆うように略筒状のゲート電極６を形成するとともに、第２の突出部４の側面に略筒状の連結電極６０を形成する。このとき、連結電極６０は接合部６０ｃでゲート電極６と接するように形成する。
図５は、半導体装置の製造方法を示す工程断面図であって、ゲート電極及び連結電極を形成した時点の断面図である。
ゲート絶縁膜５形成後、第１の突出部２及び第１の突出部４を覆い、基板１の一面１ａ及び第１の絶縁膜３の一面３ａを覆うようにゲート電極材料を堆積させる。
次に、前記ゲート電極材料をエッチバックして、第１の突出部２の側面に、ゲート絶縁膜５を覆うように略筒状のゲート電極６を形成するとともに、第２の突出部４の側面に略筒状の連結電極６０を形成する。このとき、連結電極６０は接合部６０ｃでゲート電極６と接するように形成する。
（第７工程：上部拡散層及び層間絶縁膜の形成工程）
図６は、半導体装置の製造方法を示す工程断面図であって、第３のコンタクトホール１０ｃを形成した時点の断面図である。
ゲート電極及び連結電極形成後、第２のマスク部７２が覆われる高さまで層間絶縁膜２１を堆積してから、第２のマスク部７２をストッパとして、ＣＭＰ法により層間絶縁膜２１の平坦化を行う。
次に、層間絶縁膜２１上に酸化膜を１０ｎｍ程度堆積してから、リソグラフィ法とエッチング法を用いて前記酸化膜をエッチングして第１のマスク部７１のみを露出させる孔部を設ける。
図６は、半導体装置の製造方法を示す工程断面図であって、第３のコンタクトホール１０ｃを形成した時点の断面図である。
ゲート電極及び連結電極形成後、第２のマスク部７２が覆われる高さまで層間絶縁膜２１を堆積してから、第２のマスク部７２をストッパとして、ＣＭＰ法により層間絶縁膜２１の平坦化を行う。
次に、層間絶縁膜２１上に酸化膜を１０ｎｍ程度堆積してから、リソグラフィ法とエッチング法を用いて前記酸化膜をエッチングして第１のマスク部７１のみを露出させる孔部を設ける。
次に、第１のマスク部７１をウェットエッチング法により除去して、第１の突出部２の先端側を露出させてから、第１の突出部２上に窒化膜からなる略筒状の第３のサイドウォール部９を形成する。
次に、第３のサイドウォール部９から露出された第１の突出部２上にシリコンを選択的エピタキシャル成長させてから、前記選択的エピタキシャル成長させたシリコンに不純物を注入して、上部拡散層１３を形成する。
次に、第１の突出部２及び第２の突出部４を覆うように層間絶縁膜２２を堆積してから、ＣＭＰ法などを用いて層間絶縁膜２２を平坦化する。以下、層間絶縁膜２１と層間絶縁膜２２を層間絶縁膜２３と呼称する。
次に、第３のサイドウォール部９から露出された第１の突出部２上にシリコンを選択的エピタキシャル成長させてから、前記選択的エピタキシャル成長させたシリコンに不純物を注入して、上部拡散層１３を形成する。
次に、第１の突出部２及び第２の突出部４を覆うように層間絶縁膜２２を堆積してから、ＣＭＰ法などを用いて層間絶縁膜２２を平坦化する。以下、層間絶縁膜２１と層間絶縁膜２２を層間絶縁膜２３と呼称する。
（第８工程：ゲートコンタクトの形成工程）
層間絶縁膜２３形成後、異方性ドライエッチング法を用いて、層間絶縁膜２３を貫通して連結電極６０の上端部６０ｂを露出させる第３のコンタクトホール１０ｃを形成する。
図６に示すように、第３のコンタクトホール１０ｃからは、連結電極６０の上端部６０ｂ以外に、第２のマスク部７２も一部露出されている。
層間絶縁膜２３形成後、異方性ドライエッチング法を用いて、層間絶縁膜２３を貫通して連結電極６０の上端部６０ｂを露出させる第３のコンタクトホール１０ｃを形成する。
図６に示すように、第３のコンタクトホール１０ｃからは、連結電極６０の上端部６０ｂ以外に、第２のマスク部７２も一部露出されている。
図７は、半導体装置の製造方法を示す工程断面図であって、第１のコンタクト１１、第２のコンタクト１２及びゲートコンタクト１０を形成した時点の断面図である。
第３のコンタクトホール１０ｃを形成後、第３のコンタクトホール１０ｃに金属材料を充填して、第３のコンタクトホール１０ｃ内にゲートコンタクト１０を形成する。
図７に示すように、ゲートコンタクト１０は、連結電極６０の上端部６０ｂに接するように形成される。
第３のコンタクトホール１０ｃを形成後、第３のコンタクトホール１０ｃに金属材料を充填して、第３のコンタクトホール１０ｃ内にゲートコンタクト１０を形成する。
図７に示すように、ゲートコンタクト１０は、連結電極６０の上端部６０ｂに接するように形成される。
次に、異方性ドライエッチング法により、層間絶縁膜２３を貫通して下部拡散層１４を露出させる第２のコンタクトホール１２ｃを形成してから、第２のコンタクトホール１２ｃに金属材料を充填して、第２のコンタクト１２を形成する。
次に、異方性ドライエッチング法により、層間絶縁膜２３を貫通して上部拡散層１３を露出させる第１のコンタクトホール１１ｃを形成してから、第１のコンタクトホール１１ｃに金属材料を充填して、第１のコンタクト１１を形成する。
なお、ゲートコンタクト１０、第２のコンタクト１２及び第１のコンタクト１１の形成順序はこれに限られるものではなく、いずれのコンタクトを先に行ってもよく、同時に形成してもよい。
次に、層間絶縁膜２３上に、ゲートコンタクト１０と接続するように配線部（図示略）を形成する。これにより、ゲートコンタクト１０及び連結電極６０を介して、前記配線部からゲート電極１０６へ給電可能となる。
次に、異方性ドライエッチング法により、層間絶縁膜２３を貫通して上部拡散層１３を露出させる第１のコンタクトホール１１ｃを形成してから、第１のコンタクトホール１１ｃに金属材料を充填して、第１のコンタクト１１を形成する。
なお、ゲートコンタクト１０、第２のコンタクト１２及び第１のコンタクト１１の形成順序はこれに限られるものではなく、いずれのコンタクトを先に行ってもよく、同時に形成してもよい。
次に、層間絶縁膜２３上に、ゲートコンタクト１０と接続するように配線部（図示略）を形成する。これにより、ゲートコンタクト１０及び連結電極６０を介して、前記配線部からゲート電極１０６へ給電可能となる。
本発明の実施形態である半導体装置は、半導体からなる基板１と、基板１の一面１ａから突出され、前記半導体からなる第１の突出部２と、基板１の一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して第１の絶縁体３の一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２の先端側に設けられた上部拡散層１３と、第１の突出部２の基端側に設けられた下部拡散層１４と、第２の突出部２の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜２３と、層間絶縁膜２３を貫通して連結電極６０に接するゲートコンタクト１０と、を有する構成なので、ゲートコンタクト１０のためのコンタクトホール１０ｃを開口する際に、第２の突出部４の先端側を露出させても、第１の絶縁膜（ＳＴＩ絶縁膜：例えば、ＳｉＯ２）からなる第２の突出部４により、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
本発明の実施形態である半導体装置は、前記半導体がシリコンからなり、第１の絶縁体３がシリコン酸化膜である構成なので、ゲートコンタクト１０のためのコンタクトホール１０ｃを開口する際に、第２の突出部４の先端側を露出させても、シリコン酸化膜からなる第２の突出部４により、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
本発明の実施形態である半導体装置は、連結電極６０が第２の突出部４の側面を覆うように形成された略筒状の部材であり、連結電極６０の上端部６０ｄに、ゲートコンタクト１０が接する構成なので、ゲートコンタクト１０のためのコンタクトホール１０ｃを開口する際に、第２の突出部４の先端側を露出させても、シリコン酸化膜からなる第２の突出部４により、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
本発明の実施形態である半導体装置の製造方法は、半導体からなる基板１の一面１ａをエッチングして、溝部１ｃと溝部１ｃに囲まれてなる凸部１ｄを形成し、溝部１ｃに第１の絶縁膜３を充填した後、凸部１ｄの領域を部分的に覆う第１のマスク部７１を形成するとともに、溝部１ｃの領域を部分的に覆う第２のマスク部７２を形成する工程と、第１のマスク部７１を用いて凸部１ｄを異方性エッチングして、前記半導体からなる第１の突出部２を形成するとともに、第２のマスク部７２を用いて第１の絶縁膜３を異方性エッチングして、第１の絶縁膜３からなる第２の突出部４を形成する工程と、第１の突出部２の側面を覆うようにゲート絶縁膜５を形成してから、ゲート絶縁膜５を覆うようにゲート電極６を形成するとともに、ゲート電極６に接し、第２の突出部４の側面を覆うように連結電極６０を形成する工程と、第１の突出部２の基端側に下部拡散層１４を形成し、第１の突出部２の先端側に上部拡散層１３を形成してから、第１の突出部２と第２の突出部４を覆うように層間絶縁膜２３を形成する工程と、層間絶縁膜２３を貫通して連結電極６０に接続されたゲートコンタクト１０を形成する工程と、を有する構成なので、ゲートコンタクト１０のためのコンタクトホール１０ｃを開口する際に、第２の突出部４の先端側を露出させても、シリコン酸化膜からなる第２の突出部４により、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
本発明の実施形態である半導体装置の製造方法は、第１のマスク部７１及び第２のマスク部７２が窒化膜である構成なので、異方性エッチングにより第１の突出部２と第２の突出部４を容易に形成でき、ゲートコンタクト１０のためのコンタクトホール１０ｃを開口する際に、第２の突出部（ダミーピラー）４の先端側を露出させても、シリコン酸化膜からなる第２の突出部４により、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
（第２の実施形態）
本発明の第２の実施形態である半導体装置について説明する。
図８は、本発明の第１の実施形態である半導体装置の一例を示す図であって、図８（ａ）は層間絶縁膜を透過した平面図であり、図８（ｂ）は図８（ａ）のＣ−Ｃ’線の断面図である。
本発明の第２の実施形態である半導体装置について説明する。
図８は、本発明の第１の実施形態である半導体装置の一例を示す図であって、図８（ａ）は層間絶縁膜を透過した平面図であり、図８（ｂ）は図８（ａ）のＣ−Ｃ’線の断面図である。
図８（ｂ）に示すように、本発明の実施形態である３Ｄピラートランジスタは、第２のマスク部７２が備えられず、略筒状の連結電極６０の内壁面に接するようにゲートコンタクト１０が形成されているほかは第１の実施形態で示した３Ｄピラートランジスタと同様の構成とされている。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
本実施形態では、略筒状の連結電極６０の内壁面６０ｄに接するようにゲートコンタクト１０が形成されている。また、第２のマスク部７２が備えられず、ゲートコンタクト１０は第２の突出部４の先端側に接するように形成されている。
このような構成であっても、第２の突出部４は第１の絶縁膜３からなるので、ゲートコンタクト１０と基板１との間のショートの発生を抑制することができる。
このような構成であっても、第２の突出部４は第１の絶縁膜３からなるので、ゲートコンタクト１０と基板１との間のショートの発生を抑制することができる。
本発明の実施形態である半導体装置は、連結電極６０が第２の突出部４の側面を覆うように形成された略筒状の部材であり、連結電極６０の内壁面６０ｄに、ゲートコンタクト１０が接する構成なので、ゲートコンタクト１０と接する第２の突出部４がシリコン酸化膜からなるので、ゲートコンタクト１０と基板１との間のショートの発生を防止することができる。
本発明は、半導体装置及びその製造方法に関するものであり、特に、ゲートコンタクトとシリコン基板との間のショートの発生を抑制した半導体装置及びその製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
１…基板、１ａ…一面、１ｃ…溝部、１ｄ…凸部、２…第１の突出部、３…第１の絶縁膜、３ａ…一面、３’…酸化膜、４…第２の突出部、５…ゲート絶縁膜、５’…酸化膜、６…ゲート電極、９…第３のサイドウォール部、１０…ゲートコンタクト、１０ｃ…第３のコンタクトホール、１１…第１のコンタクト（上部拡散層コンタクト）、１１ｃ…第１のコンタクトホール、１２…第２のコンタクト（下部拡散層コンタクト）、１２ｃ…第２のコンタクトホール、１３…上部拡散層、１４…下部拡散層、２１、２２、２３…層間絶縁膜、６０…連結電極、６０ｂ…上端部、６０ｃ…接合部、６０ｄ…内壁面、７１…第１のマスク部、７２…第２のマスク部、７３…第１のサイドウォール部、７４…第２のサイドウォール部、７５…酸化膜、１０１…基板、１０１ａ…一面、１０１ｃ…溝部、１０２…第１のシリコンピラー、１０３…絶縁膜、１０４…第２のシリコンピラー（ダミーピラー）、１０５…ゲート絶縁膜、１０６…ゲート電極、１０９…窒化膜、１１０…ゲートコンタクト、１１１…上部拡散層コンタクト、１１２…下部拡散層コンタクト、１１３…上部拡散層、１１４…下部拡散層、１６０…連結電極、１６０ｃ…接合部、１６１…外周部、１６３…絶縁膜、１７２…窒化膜、１７５…窒化膜。
Claims (6)
- 半導体からなる基板と、
前記基板の一面から突出され、前記半導体からなる第１の突出部と、
前記基板の一面に設けられた溝部に充填された第１の絶縁体と、
前記第１の突出部に隣接して前記第１の絶縁体の一面から突出され、前記第１の絶縁体からなる第２の突出部と、
前記第１の突出部の側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極と、
前記第１の突出部の先端側に設けられた上部拡散層と、
前記第１の突出部の基端側に設けられた下部拡散層と、
前記第２の突出部の側面を覆うとともに前記ゲート電極に接続された連結電極と、
前記第１の突出部及び前記第２の突出部を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記連結電極に接するゲートコンタクトと、を有することを特徴とする半導体装置。 - 前記半導体がシリコンからなり、前記第１の絶縁体がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
- 前記連結電極が前記第２の突出部の側面を覆うように形成された略筒状の部材であり、前記連結電極の上端部に、前記ゲートコンタクトが接することを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記連結電極が前記第２の突出部の側面を覆うように形成された略筒状の部材であり、前記連結電極の内壁面に、前記ゲートコンタクトが接することを特徴とする請求項１または請求項２に記載の半導体装置。
- 半導体からなる基板の一面をエッチングして、溝部と前記溝部に囲まれてなる凸部を形成し、前記溝部に第１の絶縁膜を充填した後、前記凸部の領域を部分的に覆う第１のマスク部を形成するとともに、前記溝部の領域を部分的に覆う第２のマスク部を形成する工程と、
前記第１のマスク部を用いて前記凸部を異方性エッチングして、前記半導体からなる第１の突出部を形成するとともに、前記第２のマスク部を用いて前記第１の絶縁膜を異方性エッチングして、前記第１の絶縁膜からなる第２の突出部を形成する工程と、
前記第１の突出部の側面を覆うようにゲート絶縁膜を形成してから、前記ゲート絶縁膜を覆うようにゲート電極を形成するとともに、前記ゲート電極に接し、前記第２の突出部の側面を覆うように連結電極を形成する工程と、
前記第１の突出部の基端側に下部拡散層を形成し、前記第１の突出部の先端側に上部拡散層を形成してから、前記第１の突出部と前記第２の突出部を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記連結電極に接続されたゲートコンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第１のマスク部及び第２のマスク部が窒化膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009257151A JP2011103339A (ja) | 2009-11-10 | 2009-11-10 | 半導体装置およびその製造方法 |
| US12/941,252 US8729626B2 (en) | 2009-11-10 | 2010-11-08 | Semiconductor device with vertical transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009257151A JP2011103339A (ja) | 2009-11-10 | 2009-11-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011103339A true JP2011103339A (ja) | 2011-05-26 |
Family
ID=43973519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009257151A Pending JP2011103339A (ja) | 2009-11-10 | 2009-11-10 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8729626B2 (ja) |
| JP (1) | JP2011103339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219311A (ja) * | 2012-04-12 | 2013-10-24 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| US8994098B2 (en) | 2012-07-12 | 2015-03-31 | Ps4 Luxco S.A.R.L. | Semiconductor device including pillar transistors |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013206932A (ja) * | 2012-03-27 | 2013-10-07 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2014022386A (ja) * | 2012-07-12 | 2014-02-03 | Ps4 Luxco S A R L | 半導体装置 |
| JP2014036098A (ja) * | 2012-08-08 | 2014-02-24 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| JP2015053354A (ja) * | 2013-09-06 | 2015-03-19 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| JP2015061038A (ja) * | 2013-09-20 | 2015-03-30 | マイクロン テクノロジー， インク． | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136374A (ja) * | 1991-04-23 | 1993-06-01 | Canon Inc | 半導体装置及びその製造方法 |
| JP2008300623A (ja) * | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
| JP2009081389A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP2009141110A (ja) * | 2007-12-06 | 2009-06-25 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371708B2 (ja) * | 1996-08-22 | 2003-01-27 | ソニー株式会社 | 縦型電界効果トランジスタの製造方法 |
| JP2004319808A (ja) | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2008159972A (ja) | 2006-12-26 | 2008-07-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010080756A (ja) * | 2008-09-26 | 2010-04-08 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| JP2010123744A (ja) * | 2008-11-19 | 2010-06-03 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP2010245196A (ja) * | 2009-04-02 | 2010-10-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011018825A (ja) * | 2009-07-10 | 2011-01-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2011091156A (ja) * | 2009-10-21 | 2011-05-06 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011103340A (ja) * | 2009-11-10 | 2011-05-26 | Elpida Memory Inc | 半導体装置、半導体チップ及び半導体装置の製造方法 |
-
2009
- 2009-11-10 JP JP2009257151A patent/JP2011103339A/ja active Pending
-
2010
- 2010-11-08 US US12/941,252 patent/US8729626B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136374A (ja) * | 1991-04-23 | 1993-06-01 | Canon Inc | 半導体装置及びその製造方法 |
| JP2008300623A (ja) * | 2007-05-31 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、データ処理システム |
| JP2009081389A (ja) * | 2007-09-27 | 2009-04-16 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP2009141110A (ja) * | 2007-12-06 | 2009-06-25 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013219311A (ja) * | 2012-04-12 | 2013-10-24 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
| US8994098B2 (en) | 2012-07-12 | 2015-03-31 | Ps4 Luxco S.A.R.L. | Semiconductor device including pillar transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110108910A1 (en) | 2011-05-12 |
| US8729626B2 (en) | 2014-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| US7534726B2 (en) | Method of forming a recess channel trench pattern, and fabricating a recess channel transistor | |
| JP6419184B2 (ja) | 改善されたＳｉＧｅファセットによる改善されたシリサイド形成 | |
| US7470588B2 (en) | Transistors including laterally extended active regions and methods of fabricating the same | |
| US7355242B2 (en) | Semiconductor device | |
| JP5234886B2 (ja) | 半導体装置の製造方法 | |
| US20100090348A1 (en) | Single-Sided Trench Contact Window | |
| KR100673133B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2011103339A (ja) | 半導体装置およびその製造方法 | |
| JP2010135592A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2008533705A (ja) | 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製 | |
| US9287355B2 (en) | Semiconductor device | |
| US8013373B2 (en) | Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof | |
| US6407005B2 (en) | Method for forming semiconductor device to prevent electric field concentration from being generated at corner of active region | |
| JP2010272679A (ja) | 半導体装置及びその製造方法 | |
| JP2009032967A (ja) | 半導体装置及びその製造方法 | |
| KR20090096996A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20030043597A (ko) | 트렌치 분리를 갖는 반도체 장치 및 그 제조 방법 | |
| JP2012015345A (ja) | 半導体装置 | |
| US6352903B1 (en) | Junction isolation | |
| KR100418332B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7179713B2 (en) | Method of fabricating a fin transistor | |
| JP2008130829A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2006332133A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH1167893A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121017 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140128 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140916 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20150327 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150501 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160225 |