JP2009081389A - 半導体装置、半導体装置の製造方法並びにデータ処理システム - Google Patents

半導体装置、半導体装置の製造方法並びにデータ処理システム Download PDF

Info

Publication number
JP2009081389A
JP2009081389A JP2007251348A JP2007251348A JP2009081389A JP 2009081389 A JP2009081389 A JP 2009081389A JP 2007251348 A JP2007251348 A JP 2007251348A JP 2007251348 A JP2007251348 A JP 2007251348A JP 2009081389 A JP2009081389 A JP 2009081389A
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor device
insulating film
base pillars
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007251348A
Other languages
English (en)
Other versions
JP5614915B2 (ja
Inventor
Yoshihiro Takaishi
芳宏 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2007251348A priority Critical patent/JP5614915B2/ja
Priority to US12/236,012 priority patent/US8735970B2/en
Publication of JP2009081389A publication Critical patent/JP2009081389A/ja
Priority to US14/272,579 priority patent/US20140239384A1/en
Application granted granted Critical
Publication of JP5614915B2 publication Critical patent/JP5614915B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱５と、複数の基柱５の各々の外周面に設けられたゲート絶縁膜１０と、複数の基柱５の隙間を埋めて複数の基柱５の各々の外周面を覆うゲート電極１１と、を備えていることを特徴とする。
【選択図】図１

Description

本発明は、縦型ＳＧＴ（Surround Gate Transistor）構造を有する半導体装置、半導体装置の製造方法、並びに本発明に基づく半導体装置を含むデータ処理システムに関するものである。
半導体装置の高集積化・高性能化は、大部分はトランジスタの微細化によって達成されている。近年、トランジスタの単純な微細化が困難になってきている。トランジスタのゲート長Ｌが極端に短くなると、短チャネル効果の影響が大きくなり、しきい値電圧の制御が困難になる。またＳ値が大きくなり、トランジスタのオフ時の電流低減の観点から、より高いしきい値電圧が必要になる。Ｓ値の増加によるしきい値電圧の増大は、低電圧での動作を必要とする半導体装置の実現を困難とする。短チャネル効果低減の手段としては、トランジスタのソース・ドレインの拡散層を浅く形成する方法があるが、ソース・ドレイン抵抗の増加による電流の低減、またＤＲＡＭのセルトランジスタに関しては、浅い拡散層では接合リークが増加してＤＲＡＭのリフレッシュ特性を悪化させる問題点がある。今までの平面的なＭＯＳトランジスタの微細化のみでは今後の半導体装置の高性能化の達成は困難である。
近年、このトランジスタの微細化の対策として、３次元構造のトランジスタの検討がなされている。図２１は特許文献１に示された縦型ＳＧＴ（Surround Gate Transistor）構造を有する３次元トランジスタの一例である。この３次元トランジスタは、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるトランジスタである。図２１において、半導体基板１０１はトランジスタのチャネル部を構成する半導体の基柱（シリコンピラー）を有しており、その基柱の周囲にはゲート絶縁膜１０５を介してゲート電極１０２が設けられている。基柱の下部の横側にはドレイン領域１０３が設けられ、基柱の上部にはソース領域１０４が設けられている。符号１０９はドレイン電極であり、ソース電極１０６は絶縁膜１０７を介してソース領域１０４に接続されＭＩＳキャパシタを形成している。なお、符号１１０、１１１は素子分離の為のチャネルストッパ及びフィールド絶縁膜であり、符号１０８はソース領域１０４及びドレイン領域１０３とソース電極１０６及びドレイン電極１０９とを絶縁するための絶縁膜である。
この構造はトランジスタの占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの占有面積の増加がない。そのため、トランジスタの占有面積を大きくしなくても短チャネル効果が抑制できる。またチャネル部の完全空乏化が可能となり、良好なＳ値および大きなドレイン電流が得られるという利点を有している。また柱状のチャネル部の全周に亘ってゲート電極が形成（覆う）されており、ソース・ドレイン以外の外的要因がなくなり、チャネルの電位をゲート電極で効果的に制御可能となる。
特開平５−１３６３７４号公報
しかしながら、３次元トランジスタのチャネル部を完全空乏化型にするためには、チャネル部を形成するピラー径を小さく（細く）する必要がある。チャネル部不純物濃度、ゲートに印加する電圧、ソース・ドレインに印加する電圧、ソース・ドレインの不純物濃度にも依存するが、ソース・ドレイン間の距離を決定するピラー高さの２倍以下のピラー径が完全空乏化するピラー径の目安である。ピラー径が太くなると、完全空乏化型トランジスタでなくなり、Ｓ値が急激に悪化し、ソース・ドレインの影響が顕著になり、短チャネル効果の影響が強くなる。つまり平面型トランジスタ特性に近づいていく。
シリコンピラーを用いたトランジスタのドレイン電流は、チャネル部を構成するシリコンピラーのピラー径に比例する。ピラー径を大きくすることでドレイン電流は増加するが、ピラー径が大きくなると、完全空乏化型のトランジスタではなくなり、トランジスタ特性が急激に悪化する。シリコンピラーを用いた完全空乏化型のトランジスタでは、ドレイン電流に限界がある。電流が必要な場合は、ピラー径を大きくするかわりに、Ｓ値が悪化するのでしきい値電圧を高くする。また短チャネル効果の影響が顕著になるので、ソース・ドレインの拡散層プロファイルの変更などが必要になるが、これは、ソース・ドレインの拡散層抵抗増加のため、ドレイン電流をより減少させる影響がある。
本発明はこのような事情に鑑みてなされたものであって、完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ（Surround Gate Transistor）構造を有する半導体装置とその製造方法、並びにデータ処理システムを提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱と、前記複数の基柱の各々の外周面に設けられたゲート絶縁膜と、前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面に覆うゲート電極と、を備えている。この構成によれば、１つのトランジスタのチャネル部を複数の半導体の基柱によって形成しているため、１つの基柱の太さ（基板に平行な面で切った断面の大きさ）を完全空乏化が可能な大きさにまで小さくすることができる。このため、完全空乏化型のトランジスタの特性を維持しつつ、良好なＳ値と大きなドレイン電流を得ることができる。なお、完全空乏化の条件は、チャネル部不純物濃度、ゲートに印加する電圧、ソース・ドレインに印加する電圧、ソース・ドレインの不純物濃度にも依存するが、ソース・ドレイン間の距離を決定する基柱の高さの２倍以下の太さであることが、完全空乏化が可能な基柱の太さの目安である。
本発明においては、隣接する基柱同士の間隔（基柱間の隙間の大きさ）は、前記ゲート電極の厚みの２倍以下であることが望ましい。この構成によれば、基柱の側面に形成されたゲート電極同士を接触させ、１つのゲート電極として機能させることができる。また、基柱同士の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
本発明においては、隣接する基柱の隙間に露出した基板の表面に絶縁膜が形成され、前記絶縁膜の下にドレイン拡散層が形成され、前記ゲート電極と前記ドレイン拡散層とが前記絶縁膜によって絶縁されていることが望ましい。この構成によれば、ゲート電極とドレイン拡散層との電気的短絡を確実に防止することができる。
本発明においては、前記ゲート電極上に絶縁膜を介して配線が設けられ、前記ゲート電極と前記配線とが、前記絶縁膜に形成された第１導電プラグを介して接続されると共に、前記複数の基柱の周囲に第１突起層が設けられ、前記第１突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第１突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることが望ましい。この構成によれば、ゲート電極と配線との間隔が第１突起層の高さだけ嵩上げされるため、両者を接続する第１導電プラグの高さも第１突起層の高さ分だけ小さくすることができる。そのため、第１導電プラグのアスペクト比を小さくするができ、半導体装置を微細化する場合に容易に対応することができる。
本発明においては、前記第１突起層と、前記第１突起層の最も近くに配置されている基柱との間隔（第１突起層と基柱との間の隙間の大きさ）は、前記ゲート電極の厚みの２倍以下であることが望ましい。この構成によれば、基柱の側面と第１突起層の側面に形成されたゲート電極同士を接触させ、互いに連続した１つのゲート電極として機能させることができる。また、第１突起層と基柱との間隔を小さくすることで、半導体装置の小型化に寄与することができる。
本発明においては、前記第１突起層上に第２突起層が設けられ、前記第２突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第２突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることが望ましい。この構成によれば、ゲート電極と配線との間隔が第２突起層の高さだけ嵩上げされるため、両者を接続する第１導電プラグの高さも第２突起層の高さ分だけ小さくすることができる。そのため、第１導電プラグのアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
本発明においては、前記複数の基柱と前記第１突起層は、半導体基板からなる前記基板の表面をエッチングして形成されていることが望ましい。この構成によれば、基柱と第１突起層とを同時に形成することができる。また、基柱の高さを大きくしようとする場合、嵩上げする第１突起層の高さも大きくする必要があるが、半導体基板をエッチングして基柱と第１突起層とを同時に形成する方法を用いれば、第１突起層の高さは基柱の高さと同程度の大きさとなるため、容易に大きな高さの第１突起層を形成することができる。
本発明においては、前記複数の基柱の各々の上面に前記ゲート電極の開口部が形成され、前記ゲート電極の各々の開口部に、前記複数の基柱の各々のソース拡散層と電気的に接続された第２導電プラグが形成されると共に、前記ゲート電極の各々の開口部の内壁面に絶縁膜が形成され、前記絶縁膜によって前記ゲート電極と前記第２導電プラグとが電気的に絶縁されていることが望ましい。この構成によれば、ソース拡散層に接続される配線と基柱とを基柱の直上に設けた第２導電プラグによって接続することができる。これにより、配線のレイアウトが容易になり、半導体装置の小型化に寄与することができる。
本発明においては、前記複数の基柱はマトリクス状に形成されていることが望ましい。この構成によれば、複数の基柱を密に配置することができ、半導体装置の小型化に寄与することができる。
本発明の半導体装置の製造方法は、基板上に複数の半導体の基柱を形成する工程と、隣接する基柱の隙間に露出する基板の表面に絶縁膜を形成する工程と、前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下にドレイン拡散層を形成する工程と、前記複数の基柱の各々の外周面にゲート絶縁膜を形成する工程と、前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面を覆うゲート電極を形成する工程と、を備えていることを特徴とする。この方法によれば、１つのトランジスタのチャネル部を複数の半導体の基柱によって形成しているため、１つ当たりの基柱の太さ（基板に平行な面で切った断面の大きさ）を完全空乏化が可能な大きさにまで小さくすることができる。このため、完全空乏化型のトランジスタの特性を維持しつつ、良好なＳ値と大きなドレイン電流を得ることができる。
本発明においては、隣接する基柱同士の間隔（基柱間の隙間の大きさ）は前記ゲート電極の厚みの２倍以下とされ、前記ゲート電極を形成する工程では、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の基柱の外周面と前記複数の基柱の隙間にゲート電極を形成することが望ましい。この方法によれば、基柱の側面に形成されたゲート電極同士が接触し、基柱の高さ方向全体にゲート電極が形成される。そのため、エッチバックによって不要な領域のゲート電極を除去したときに、基柱同士の隙間にゲート電極の断線が発生せず、連続した１つのゲート電極として機能させることができる。また、基柱同士の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
本発明のデータ処理システムは、前述した本発明の半導体装置を備えていることを特徴とする。この構成によれば、データ処理システムの小型化、高性能化が図られる。
本発明によれば、完全空乏化が可能な細い基柱を複数本並列に配置し、それぞれの拡散層を共通化したため、複数の単位トランジスタを並列に配置したのと同等の特性となり、完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流の実現が可能な半導体装置が提供できる。
以下、本発明の実施形態について、図面を参照して詳細に説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系においてＺ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向とＹ方向はＺ方向と直交する方向であって互いに直交する方向である。
［半導体装置］
図１は本実施形態の半導体装置の断面構造を示す模式図である。シリコン基板１上にはＳＴＩ（Shallow Trench Isolation；素子分離溝）２が設けられている。ＳＴＩ２に囲まれた領域の中央部には、複数のシリコンピラー（半導体の基柱）５が立設されている。シリコンピラー５は単位トランジスタ５０のチャネル部を構成する柱状の半導体層である。複数のシリコンピラー５は同一の高さで互いに並列に配置されている。シリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、シリコンピラー５を構成する半導体（すなわち単位トランジスタ５０のチャネル部）が完全空乏化可能な大きさとされている。
シリコンピラー５の上端部と下端部にはそれぞれ不純物拡散層が形成されている。シリコンピラー５の上端部に形成されたピラー上部拡散層１５はソース拡散層であり、シリコンピラー５の下端部に形成されたピラー下部拡散層９はドレイン拡散層である。ピラー上部拡散層１５とピラー下部拡散層９との間に挟まれたシリコンピラー５の中央部はチャネル部である。複数のシリコンピラー５は、互いにゲート電極１１の厚みの２倍以下の間隔で近接して配置されている。
複数のシリコンピラー５からなるシリコンピラー群の周囲にはゲート吊りシリコンピラー６が形成されている。シリコンピラー５とゲート吊りシリコンピラー６はシリコン基板１の表面をエッチングして形成されている。ゲート吊りシリコンピラー６はシリコン基板１の表面から突出した柱状の半導体層である。ゲート吊りシリコンピラー６は、ゲート電極１１の高さを嵩上げしてゲート電極１１と上部のメタル配線（第１配線）２６との距離を小さくするための突起層として機能する。ゲート吊りシリコンピラー６に最も近いシリコンピラー５とゲート吊りシリコンピラー６との間隔（シリコンピラー５とゲート吊りシリコンピラー６との隙間の大きさ）はゲート電極１１の厚みの２倍以下とされている。
シリコンピラー５とゲート吊りシリコンピラー６の周囲に露出したシリコン基板１の表面には酸化膜（絶縁膜）８が形成されている。酸化膜８はシリコンピラー５とゲート吊りシリコンピラー６の周囲を覆ってＳＴＩ２に達している。ピラー下部拡散層９は酸化膜８の下に酸化膜８と重なるように配置されており、酸化膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。ピラー下部拡散部９はシリコンピラー同士を電気的に接続しており、シリコンピラー間及びシリコンピラー５の周囲に形成されたピラー下部拡散層９によって、複数の単位トランジスタ５０に共通のドレイン部が形成されている。なお、ＳＴＩ２はピラー下部拡散層９よりも深く形成されており、ＳＴＩ２を挟んで隣接する領域同士でピラー下部拡散層９が導通しないようになっている。
シリコンピラー５とゲート吊りシリコンピラー６の表面にはゲート絶縁膜１０が形成されている。また、ゲート絶縁膜１０を介してシリコンピラー５とゲート吊りシリコンピラー６の表面にゲート電極１１が形成されている。ゲート電極１１は、ＳＴＩ２の内壁面と、ＳＴＩ２の上面に積層された酸化膜３の内壁面と、マスク窒化膜４の内壁面の一部にも形成されている。ゲート絶縁膜１０はシリコンピラー５の外周面と上面を覆って酸化膜８と接続されている。シリコンピラー５のチャネル部、ピラー上部拡散層１５、及び酸化膜８の下部に形成されたピラー下部拡散層９は、ゲート絶縁膜１０と酸化膜８によってゲート電極１１と電気的に絶縁されている。
ゲート電極１１は、シリコンピラー５の隙間及びシリコンピラー５とゲート吊りシリコンピラー６との隙間を覆ってシリコンピラー５とゲート吊りシリコンピラー６の表面全体に形成されている。シリコンピラー同士の間隔（隙間の大きさ）はゲート電極１１の厚みの２倍以下とされている。シリコンピラー５の側面に形成されたゲート電極１１はピラー間隔がゲート電極１１の膜厚の２倍以下とされた部分で互いに接触し、１つのゲート電極として機能する。シリコンピラー５の隙間にはゲート電極１１がシリコンピラー５の高さ方向全体に隙間なく形成され、複数の単位トランジスタ５０に共通のゲート電極が形成される。同様に、シリコンピラー５とゲート吊りシリコンピラー６との間隔はゲート電極１１の厚みの２倍以下とされており、シリコンピラー５とゲート吊りシリコンピラー６の隙間にはゲート電極１１がシリコンピラー５の高さ方向全体に隙間なく形成されている。
ＳＴＩ２、シリコンピラー５、ゲート吊りシリコンピラー６の上面には酸化膜３が形成されている。ＳＴＩ２とゲート吊りシリコンピラー６の上面には酸化膜３を覆ってマスク窒化膜４が形成され、更にゲート電極１１と酸化膜８を覆って第１層間絶縁膜１２が形成されている。第１層間絶縁膜１２は、ＳＴＩ２、酸化膜３及びマスク窒化膜４の壁面に囲まれた領域に形成されている。マスク窒化膜４と第１層間絶縁膜１２の表面にはマスク酸化膜１３が形成されている。マスク酸化膜１３にはシリコンピラー５と重なる位置に開口部が形成されている。マスク酸化膜１３と第１層間絶縁膜１２の表面には第２層間絶縁膜１９が形成されている。第２層間絶縁膜１２上にはメタル配線２６、２７、２８が形成されている。
メタル配線２６は第２層間絶縁膜１９、マスク酸化膜１３及び第１層間絶縁膜１２を貫通するメタルコンタクトプラグ（導電プラグ）２３によってゲート電極１１と接続されている。メタルコンタクトプラグ２３はゲート吊りシリコンピラー６と部分的に重なる位置に形成されている。ゲート吊りシリコンピラー５上（より詳細にはゲート吊りシリコンピラー６の表面に形成された酸化膜３上）にはマスク窒化膜４が形成されており、メタルコンタクトプラグ２３は、シリコン窒化膜４の側面に形成されたゲート電極１１の上端部と接続されている。ゲート吊りシリコンピラー６上に形成されたマスク窒化膜４は、ゲート吊りシリコンピラー６と共にゲート電極１１の高さを嵩上げしてゲート電極１１と上部のメタル配線２６との距離を小さくするための突起層として機能する。
メタル配線（第２配線）２７は、第１層間絶縁膜１２、ゲート電極１１、ゲート絶縁膜１０及び酸化膜３を貫通するシリコンプラグ（導電プラグ）１８と、第２層間絶縁膜１９を貫通するメタルコンタクトプラグ（導電プラグ）２４とを介してシリコンピラー５のピラー上部拡散層１５と接続されている。シリコンプラグ１８はシリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１５と共に単位トランジスタ５０のソース部を構成する。シリコンプラグ１８の側面には、サイドウォール窒化膜１７と酸化膜１６が形成されており、サイドウォール窒化膜１７と酸化膜１６によってシリコンプラグ１８とゲート電極１１とが電気的に絶縁されている。メタルコンタクトプラグ２４とシリコンプラグ１８は各々のシリコンピラー５に対して１つずつ形成されている。
メタル配線（第３配線）２８は、第２層間絶縁膜１９、マスク酸化膜１３、第１層間絶縁膜１２及び酸化膜８を貫通するメタルコンタクトプラグ（導電プラグ）２５によってピラー下部拡散層９と接続されている。メタルコンタクトプラグ２５は、ゲート電極１１が形成されていないシリコンピラー５とＳＴＩ２との中間部に形成されている。
図２は半導体装置の平面構造を示す模式図である。ＳＴＩ２に囲まれた領域の中央部には平面視矩形状の複数のシリコンピラー５が設けられている。複数のシリコンピラー５はＸ方向及びＹ方向にマトリクス状に配置されている。各々のシリコンピラー５は単位トランジスタ５０のチャネル部を構成するものである。ＳＴＩ２に囲まれた各々の領域にはシリコンピラー５をチャネル部とする複数の単位トランジスタ５０がマトリクス状に複数個ずつ配置されている。１つのトランジスタはＳＴＩ２に囲まれた領域に配置された複数の単位トランジスタ５０によって構成されている。
Ｘ方向、Ｙ方向及び対角方向（Ｘ方向と４５°をなす方向）に隣接するシリコンピラー同士の間隔はゲート電極の膜厚の２倍以下である。各々のシリコンピラー５の直上にはシリコンプラグ１８、メタルコンタクトプラグ２４及びメタル配線２７が形成されている。シリコンピラー５、シリコンプラグ１８及びメタルコンタクトプラグ２４は同一平面領域内に互いに重なって配置されている。メタル配線２７は、複数のメタルコンタクトプラグ２４と重なって配置されており、各単位トランジスタ５０に共通のソース配線となっている。
複数のシリコンピラー５からなるシリコンピラー群の右側には平面視矩形状のゲート吊りシリコンピラー６が形成されている。ゲート吊りシリコンピラー６の直上には平面視矩形状のメタルコンタクトプラグ２３が形成されている。メタルコンタクトプラグ２３はゲート吊りシリコンピラー６と部分的に重なる位置に形成されている。メタルコンタクトプラグ２３の右端（シリコンピラー５と反対側の端部）はゲート吊りシリコンピラー６の外側に若干はみ出している。そして、このはみ出した部分でゲート吊りシリコンピラー６の側面に形成されたゲート電極と接続されている。メタルコンタクトプラグ２３の直上にはメタル配線２６が形成されている。メタル配線２６は、メタルコンタクトプラグ２３を介してゲート電極と接続されており、各単位トランジスタ５０に共通のゲート配線となっている。
シリコンピラー群の左側（ゲート吊りシリコンピラー６とは反対側）には平面視矩形状のメタルコンタクトプラグ２５が形成されている。メタルコンタクトプラグ２５の直上にはメタル配線２８が形成されている。メタル配線２８はメタルコンタクトプラグ２５を介してピラー下部拡散層と接続されており、各単位トランジスタ５０に共通のドレイン配線となっている。
なお、図２では平面視矩形状の４つのシリコンピラー５がＸ方向とＹ方向にそれぞれ２行２列で形成されているが、シリコンピラー５の形状、数及び配置はこれに限定されない。例えばシリコンピラー５の平面形状は、円や、矩形以外の多角形とすることができる。またシリコンピラー５を多数本形成する場合には、シリコンピラー５をハニカム状に配列し、最密充填構造とすることで、半導体装置の小型化、高集積化を図ることができる。またゲート吊りシリコンピラー６は、ゲート電極の高さを嵩上げしてゲート電極と上部のメタル配線２６との距離を小さくするための突起層であり、その大きさ、形状は特に限定されない。
［半導体装置の製造方法］
図３〜図１８は第１実施形態の半導体装置の製造方法の説明図である。図３〜図１８は図２のＸ−Ｘ断面に対応する断面工程図である。
まず始めに図３に示すように、シリコン基板１上に素子分離となるＳＴＩ２を形成する。次に図４に示すように、シリコン基板１上に酸化膜３を１０ｎｍおよびマスク窒化膜４を１２０ｎｍ形成する。
次に図５に示すように、公知のフォトリソグラフィ工程およびドライエッチング工程を用いて、酸化膜３およびマスク窒化膜４をパターニングする。次に図６に示すように、マスク窒化膜４をマスクとしてシリコン基板１を深さ１５０ｎｍ程度エッチングして、単位トランジスタのチャネル部となるシリコンピラー５と、ゲート電極を上層側のメタル配線に繋げるためのゲート吊りシリコンピラー６を形成する。
このときのシリコンピラー５及びゲート吊りシリコンピラー６のレイアウトは図２示した通りである。すなわち、ＳＴＩ２に囲まれた部分に、単位トランジスタを形成するためのシリコンピラー５を４つ配置し、それぞれのシリコンピラー５の間隔をこの後形成するゲート電極の膜厚の２倍以下とする。またゲート吊りシリコンピラー６と少なくとも１つ以上のシリコンピラー５との間隔をゲート電極の膜厚の２倍以下とする。チャネル部を形成するシリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）は、チャネル部が完全空乏化できる大きさである。ゲート電極を吊り上げるゲート吊りシリコンピラー６のサイズは任意であり、チャネル部を形成するシリコンピラー５とは同じサイズである必要はない。
次に図７に示すように、シリコンピラー５及びゲート吊りシリコンピラー６の側面を５ｎｍ程度酸化し（図示せず）、窒化膜を２０ｎｍ程度成膜した後、全面エッチバックを行い、シリコンピラー５及びゲート吊りシリコンピラー６の側面およびマスク窒化膜４の側面にサイドウォール窒化膜７を形成する。このときＳＴＩ２の側面の一部にもサイドウォール窒化膜７が形成される。
次に図８に示すように、シリコン酸化を行い、シリコン露出部分に酸化膜８を３０ｎｍ形成する。このときシリコンピラー５とゲート吊りシリコンピラー６の側面および上面には窒化膜が形成されているため、酸化はされない。
次に図９に示すように、不純物、例えばＮ型トランジスタの場合はヒ素のイオン注入を行い、シリコンピラー５の下部にピラー下部拡散層９を形成する。このときシリコンピラー５及びゲート吊りシリコンピラー６の上面にはマスク窒化膜４が形成されており、またその膜厚は１００ｎｍ程度あり、シリコンピラー５の下にある酸化膜８の３０ｎｍより十分厚いため、シリコンピラー５及びゲート吊りシリコンピラー６の上部には不純物拡散層が形成されない。
次に図１０に示すように、サイドウォール窒化膜７およびシリコンピラー５の側面に形成された酸化膜を除去する。
次に図１１に示すように、シリコンピラー５及びゲート吊りシリコンピラー６の側面にゲート絶縁膜１０を形成する。シリコン酸化膜の場合は３ｎｍ程度の膜厚である。次に全面にゲート電極となるポリシリコンを２０ｎｍ成膜し、全面エッチバックを行い、シリコンピラー５及びゲート吊りシリコンピラー６の側面のみにゲート電極１１を形成する。このときＳＴＩ２の側面の一部にもゲート電極１１が形成される。シリコンピラー５同士の間隔はゲート電極１１の膜厚の２倍以下であるため、シリコンピラー間はゲート電極１１で完全に埋められる。同様に、シリコンピラー５とゲート吊りシリコンピラー６の間隔はゲート電極１１の膜厚の２倍以下であるため、シリコンピラー５とゲート吊りシリコンピラー６の間はゲート電極１１で完全に埋められる。
次に図１２に示すように、第１層間絶縁膜１２を形成する。その後に第１層間絶縁膜１２を公知のＣＭＰ技術を用いてマスク窒化膜が露出するように平坦化して、次にマスク酸化膜１３を３０ｎｍ程度成膜する。
次に図１３に示すように、公知のフォトリソグラフィ技術とエッチング技術を用いてマスク酸化膜１３を除去する。除去するパターンレイアウト４０は図２に示したように、シリコンピラー５の配置した部分のみである。マスク酸化膜１３を除去した部分１４は、マスク窒化膜４が露出する。そして、この露出した位置のマスク窒化膜４のみを選択的に除去し、シリコンピラー５の上面部を開口する。
次に図１４に示すように、酸化処理を行った後に、このシリコンピラー５の上面部に形成された開口部よりシリコンピラー５の上部に不純物（Ｎ型トランジスタであれば燐やヒ素など）を注入し、第１の不純物拡散層（ピラー上部拡散層）１５を形成する。また、窒化膜を１０ｎｍ程度成膜し、エッチバックを行うことにより、シリコンピラー５の上部の開口部にサイドウォール窒化膜１７形成する。このサイドウォール窒化膜形成時にシリコンピラー５の上面に形成されていた酸化膜も除去し、シリコンピラー５の上面を露出する。酸化膜１６はサイドウォール窒化膜１７の下およびゲート電極１１がポリシリコンの場合は露出していたポリシリコンの側面のみに残る。サイドウォール窒化膜１７はトランジスタのＬＤＤ構造形成のため、およびこの後形成するシリコンプラグ及びメタルコンタクトプラグとゲート電極１１との間の絶縁を確保する役割がある。
次に図１５に示すように、選択エピタキシャル成長法を用いて、シリコンピラー５の上面にシリコンプラグ１８を選択的に形成する。その後に、Ｎ型トランジスタの場合は、ヒ素などをイオン注入して、シリコンプラグ内をｎ型の導電体として、シリコンピラー５の上面に形成した第１の不純物拡散層１５に電気的に接触する第２の不純物拡散層を形成する。次に図１６に示すように、第２層間絶縁膜１９を形成する。
次に図１７に示すように、公知のフォトリソグラフィおよびドライエッチング工程を用いて、ゲート吊りシリコンピラー６に対してコンタクト孔２０を形成する。コンタクト孔２０の位置は、図２に示すように、ゲート吊りシリコンピラー６の中心部よりも少しずらした位置に配置する。このときゲート吊りシリコンピラー６の上面には窒化膜が残っているので、ゲート吊りシリコンピラー６まではエッチングされないが、ゲート電極１１まではエッチングされる。次にシリコンピラー５に対してコンタクト孔２１を形成し、次にピラー下部拡散層９に対してコンタクト孔２２を形成する。これらのコンタクト孔２０，２１，２２は同一のフォトリソグラフィ工程で形成しても良く、また別々のフォトリソグラフィ工程で形成しても良い。
次に図１８に示すように、各コンタクト孔２０，２１，２２にＷ／ＴｉＮ／Ｔｉで形成された金属を埋め込み、ゲート吊りシリコンピラー６に対するメタルコンタクトプラグ２３、シリコンピラー５に対するメタルコンタクトプラグ２４、ピラー下部拡散層９に対するメタルコンタクトプラグ２５をそれぞれ形成する。
次に図１に示したように、Ｗ／ＷＮで形成されるメタル配線２６，２７，２８を形成する。このとき、図２の平面図に示したとおり、複数あるシリコンピラー５に対するメタルコンタクトプラグ２４は同一のメタル配線２７に接続する。これによって並列に接続されたトランジスタが完成する。
以上説明した本実施形態の半導体装置によれば、次のような効果が得られる。
（１）１つのトランジスタのチャネル部を複数のシリコンピラー５によって形成しているため、１つのシリコンピラー５の太さ（シリコン基板１に平行な面で切った断面の大きさ）を完全空乏化が可能な大きさにまで小さくすることができる。このため、完全空乏化型のトランジスタの特性を維持しつつ、良好なＳ値と大きなドレイン電流を得ることができる。
（２）シリコンピラー同士の間隔がゲート電極１１の厚みの２倍以下とされているため、シリコンピラー５の側面に形成されたゲート電極同士が接触し、シリコンピラー５の高さ方向全体にゲート電極１１が形成される。そのため、エッチバックによって不要な領域のゲート電極１１を除去したときに、シリコンピラー同士の隙間にゲート電極１１の断線が発生せず、連続した１つのゲート電極として機能させることができる。また、シリコンピラー同士の間隔を小さくすることで、半導体装置の小型化に寄与することができる。
（３）ゲート電極１１の高さを嵩上げするための突起層（ゲート吊りシリコンピラー６、マスク窒化膜４）を形成したため、ゲート電極１１とメタル配線２６を接続するメタルコンタクトプラグ２３のアスペクト比を小さくすることができ、半導体装置を微細化する場合に容易に対応することができる。
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。例えば、本実施形態では半導体基板の一例としてシリコン基板を用いたが、シリコン基板以外の基板に半導体の基柱を形成することも可能である。また、ガラス基板等の絶縁基板上に半導体層を形成し、この半導体層をエッチングして半導体の基柱（及び突起層）を形成することもできる。さらに、導電プラグや配線のレイアウトは一例であって、設計要求に応じて任意に変更することができる。
［データ処理システム］
次に、本発明の半導体装置を備えた半導体記憶装置及びデータ処理システムの実施形態を説明する。なお、半導体記憶装置及びデータ処理システムは、半導体装置を備えたデバイス及びシステムの一例であり、本発明の半導体装置は、半導体記憶装置以外のデバイス、及びデータ処理システム以外のシステムに広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
図１９は本実施形態のデータ処理システム４００の概略構成図である。データ処理システム４００はＣＰＵ（Central Processing Unit）４１０と半導体記憶装置４２０とを備えている。図１９ではＣＰＵ４１０はシステムバス４３０を介して半導体記憶装置４２０に接続されているが、システムバス４３０を介さずにローカルなバスによって接続されても良い。システムバス４３０は簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。またデータ処理システム４００では、必要に応じて半導体記憶装置以外の記憶装置４４０、入出力装置４５０がシステムバス４３０に接続される。
ここで入出力装置４５０には、例えば液晶ディスプレイなどのディスプレイデバイスが含まれ、半導体記憶装置以外の記憶装置４４０には、ハードディスクやＭＯドライブなどが含まれるが、これに限定されない。入出力装置４５０には、入力装置と出力装置のいずれか一方のみの場合も含まれる。半導体記憶装置４２０は、例えばＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）であり、具体的にはＳＲＡＭ（Static Random Access Memory）、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 Synchronous Dynamic Random-Access Memory）、ＤＤＲ３−ＳＤＲＡＭ（Double Data Rate 3 Synchronous Dynamic Random-Access Memory）等のＤＲＡＭ、フラッシュメモリ等の半導体素子から構成される記憶媒体である。さらに、各構成要素の個数は、図１９では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
図２０は半導体記憶装置４２０の概略構成図である。半導体記憶装置４２０は、メモリアレイ部５０１、Ｘデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６、内部ＣＬＫ(Clock)回路部５０７、制御信号回路部５０８を備えている。
メモリアレイ部５０１は、複数のワード線ＷＬ（Word line）と、複数のビット線ＢＬ（Bit Line）と、センスアンプ回路ＳＡ（Sense Amplifier）とを備えており、それぞれのワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣ（Memory Cell）が存在する。
メモリアレイ部５０１とデータラッチ回路５０５と入出力インターフェース部５０６は、データ転送用バスにより接続される。データ制御回路部５０４は、データラッチ回路部５０５におけるデータ転送を制御する。Ｘデコーダ部５０２及びＹデコーダ５０３は、メモリアレイ部５０１におけるメモリセルＭＣからの書き込み、読み出し等の動作を制御する。内部ＣＬＫ回路部５０７は、ＣＫ、／ＣＫ、ＣＫＥ（Clock Enable）が入力され、制御信号回路部５０８、Ｘデコーダ５０２、Ｙデコーダ５０３、データ制御回路部５０４で利用されるクロックを生成する。制御信号回路部５０８は、入力される／ＣＳ(Chip Select)、／ＲＡＳ(Row Address Strobe)、／ＣＡＳ（Column Address Strobe）、／ＷＥ(Write Enable)に基づいてＸデコーダ部５０２及びＹデコーダ５０３を制御する制御信号を生成して出力する。なお、／は、ロウレベルがアクティブレベルとなることを示す記号である。
ワード線ＷＬとビット線ＢＬの交点のそれぞれには、データを記憶するメモリセル（記憶素子）ＭＣが備えられている。メモリセルＭＣは、データを記憶するためのキャパシタと、選択用のトランジスタにより構成され、当該トランジスタは、ゲートがワード線に接続され、ドレインまたはソースの一方がビット線ＢＬに接続され、他方がキャパシタに接続される。
センスアンプ回路ＳＡは、データ記憶用キャパシタからビット線に読み出されるデータを増幅する。メモリアレイ部５０１におけるデータの検出は、センスアンプ回路ＳＡによって増幅された１対のビット線対上に生じる微小電位差を検出することにより行われる。
ここで、メモリアレイ部５０１を構成するメモリセルＭＣには、本発明の半導体装置が備えられている。本発明の半導体装置は、センスアンプ回路ＳＡやＸ制御回路、Ｙ制御回路に備えられても良い。さらに、Ｘデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６に備えられても良い。
例えば、メモリセルＭＣに本発明の半導体装置を適用した場合、個々のトランジスタが縦型ＳＧＴ構造を有するため、小型で高密度なメモリアレイ部５０１が提供できる。また、トランジスタのチャネル部が複数の微細なシリコンピラーにより形成されるため、一つ一つのシリコンピラーについては完全空乏化が可能であり、高速応答化と低消費電力化を両立できるトランジスタとなる。
特に近年では、低消費電力化は時代の趨勢となっており、半導体装置を備えた種々の電子機器において低消費電力化のための技術開発が進められている。例えば、携帯電話やデジタルプレーヤー等の携帯型電子機器においては、小型、低消費電力でバッテリ寿命の長い電子機器が望まれており、電子機器に内蔵されるデータ処理システムにおいても、よりいっそうの小型化、低消費電力化が求められている。本発明の場合、トランジスタの小型化、低消費電力化が可能であることから、データ処理システムを含む電子機器全体の小型化、低消費電力化が可能である。また、高速応答性によって処理スピードの速い高性能なデータ処理システム及び電子機器を提供できる。
このような事情は、本発明の半導体装置をセンスアンプ回路ＳＡやＸ制御回路、Ｙ制御回路、Ｘデコーダ部５０２、Ｙデコーダ部５０３、データ制御回路部５０４、データラッチ回路部５０５、入出力インターフェース部５０６に適用した場合も同じである。さらに、ＣＰＵ４１０、記憶装置４４０、入出力装置４５０に本発明の半導体装置を適用した場合も同様である。データ処理システム４００の大きさ、駆動能力は、個々のトランジスタの大きさ、駆動能力に依存するため、これらのトランジスタを本発明の半導体装置に置き換えることで、小型で高性能なデータ処理システムを提供することができる。
本発明の活用例として、各種メモリを搭載した半導体装置等が挙げられる。ＤＲＡＭを一つの適用例として挙げられるが、ＲＡＭやＲＯＭ等のメモリ素子以外にも種々の半導体装置に広く適用できるのは勿論である。
半導体装置の部分断面図であり、図２のＸ−Ｘ線に沿う断面図である。 同半導体装置の部分平面図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 同半導体装置の製造方法の一実施形態を示す断面工程図である。 データ処理システムの概略構成図である。 同データ処理システムに備えられるメモリデバイスの概略構成図である。 従来の半導体装置の部分断面図である。
符号の説明
１…シリコン基板、４…マスク窒化膜（第２突起層）、５…シリコンピラー（半導体の基柱）、６…ゲート吊りシリコンピラー（第１突起層）、８…酸化膜（絶縁膜）、９…ピラー下部拡散層（ドレイン拡散層）、１０…ゲート絶縁膜、１１…ゲート電極、１３…マスク酸化膜（絶縁膜）、１５…ピラー上部拡散層（ソース拡散層）、１６…酸化膜（絶縁膜）、１７…サイドウォール窒化膜（絶縁膜）、１８…シリコンプラグ（導電プラグ）、１９…層間絶縁膜、２３…メタルコンタクトプラグ（導電プラグ）、２６，２７，２８…メタル配線、４００…データ処理システム

Claims (12)

  1. 完全空乏化が可能な太さに形成された複数の半導体の基柱と、
    前記複数の基柱の各々の外周面に設けられたゲート絶縁膜と、
    前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面に覆うゲート電極と、を備えていることを特徴とする半導体装置。
  2. 隣接する基柱同士の間隔は、前記ゲート電極の厚みの２倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 隣接する基柱の隙間に露出した基板の表面に絶縁膜が形成され、前記絶縁膜の下にドレイン拡散層が形成され、前記ゲート電極と前記ドレイン拡散層とが前記絶縁膜によって絶縁されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲート電極上に絶縁膜を介して配線が設けられ、前記ゲート電極と前記配線とが、前記絶縁膜に形成された第１導電プラグを介して接続されると共に、
    前記複数の基柱の周囲に第１突起層が設けられ、前記第１突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第１突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記第１突起層と、前記第１突起層の最も近くに配置されている基柱との間隔は、前記ゲート電極の厚みの２倍以下であることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１突起層上に第２突起層が設けられ、前記第２突起層の少なくとも一部が前記ゲート電極によって覆われており、前記第２突起層の表面を覆う部分のゲート電極と重なる位置に前記第１導電プラグが形成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記複数の基柱と前記第１突起層は、半導体基板からなる前記基板の表面をエッチングして形成されていることを特徴とする請求項４に記載の半導体装置。
  8. 前記複数の基柱の各々の上面に前記ゲート電極の開口部が形成され、前記ゲート電極の各々の開口部に、前記複数の基柱の各々のソース拡散層と電気的に接続された第２導電プラグが形成されると共に、
    前記ゲート電極の各々の開口部の内壁面に絶縁膜が形成され、前記絶縁膜によって前記ゲート電極と前記第２導電プラグとが電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記複数の基柱はマトリクス状に形成されていることを特徴とする請求項１に記載の半導体装置。
  10. 基板上に複数の半導体の基柱を形成する工程と、
    隣接する基柱の隙間に露出する基板の表面に絶縁膜を形成する工程と、
    前記絶縁膜を介して前記基板に不純物を注入し、前記絶縁膜の下にドレイン拡散層を形成する工程と、
    前記複数の基柱の各々の外周面にゲート絶縁膜を形成する工程と、
    前記複数の基柱の隙間を埋めて前記複数の基柱の各々の外周面を覆うゲート電極を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
  11. 隣接する基柱同士の間隔は前記ゲート電極の厚みの２倍以下とされ、
    前記ゲート電極を形成する工程では、前記基板の全面にゲート電極の形成材料を成膜し、全面エッチバックを行うことにより、前記複数の基柱の外周面と前記複数の基柱の隙間にゲート電極を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 請求項１〜９のいずれか１項に記載の半導体装置を備えていることを特徴とするデータ処理システム。
JP2007251348A 2007-09-27 2007-09-27 半導体装置、半導体装置の製造方法並びにデータ処理システム Expired - Fee Related JP5614915B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007251348A JP5614915B2 (ja) 2007-09-27 2007-09-27 半導体装置、半導体装置の製造方法並びにデータ処理システム
US12/236,012 US8735970B2 (en) 2007-09-27 2008-09-23 Semiconductor device having vertical surrounding gate transistor structure, method for manufacturing the same, and data processing system
US14/272,579 US20140239384A1 (en) 2007-09-27 2014-05-08 Semiconductor device having vertical surrounding gate transistor structure, method for manufacturing the same, and data processing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007251348A JP5614915B2 (ja) 2007-09-27 2007-09-27 半導体装置、半導体装置の製造方法並びにデータ処理システム

Publications (2)

Publication Number Publication Date
JP2009081389A true JP2009081389A (ja) 2009-04-16
JP5614915B2 JP5614915B2 (ja) 2014-10-29

Family

ID=40507193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007251348A Expired - Fee Related JP5614915B2 (ja) 2007-09-27 2007-09-27 半導体装置、半導体装置の製造方法並びにデータ処理システム

Country Status (2)

Country Link
US (2) US8735970B2 (ja)
JP (1) JP5614915B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2011103339A (ja) * 2009-11-10 2011-05-26 Elpida Memory Inc 半導体装置およびその製造方法
JP2012023305A (ja) * 2010-07-16 2012-02-02 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2012079992A (ja) * 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
JP2013179328A (ja) * 2013-04-23 2013-09-09 Unisantis Electronics Singapore Pte Ltd 半導体装置とその製造方法
US8531010B2 (en) 2009-11-10 2013-09-10 Elpida Memory, Inc. Semiconductor device including a pillar MOS transistor
US8633538B2 (en) 2010-08-12 2014-01-21 Kiminori Hayano Semiconductor device
WO2014073361A1 (ja) * 2012-11-06 2014-05-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
WO2014181819A1 (ja) * 2013-05-10 2014-11-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8969975B2 (en) 2012-08-08 2015-03-03 Ps4 Luxco S.A.R.L. Semiconductor device having semiconductor pillar
JP5688189B1 (ja) * 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9178056B2 (en) 2011-12-27 2015-11-03 Ps4 Luxco S.A.R.L. Semiconductor device
WO2018070034A1 (ja) * 2016-10-14 2018-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166089A (ja) * 2010-02-15 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
US8679921B2 (en) * 2011-10-27 2014-03-25 GlobalFoundries, Inc. Canyon gate transistor and methods for its fabrication
JP2014022386A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置
KR20150020847A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 3차원 반도체 장치, 이를 구비하는 저항 변화 메모리 장치, 및 그 제조방법
JP2015053354A (ja) * 2013-09-06 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9799777B1 (en) * 2016-10-07 2017-10-24 International Business Machines Corporation Floating gate memory in a channel last vertical FET flow
US10164057B1 (en) 2017-06-02 2018-12-25 Samsung Electronics Co., Ltd. Vertical tunneling field effect transistor and method for manufacturing the same
CN113327856B (zh) * 2020-02-28 2023-03-24 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JPH03112165A (ja) * 1989-09-27 1991-05-13 Nissan Motor Co Ltd 半導体装置の製造方法
JPH03218679A (ja) * 1990-01-24 1991-09-26 Toshiba Corp 半導体装置
JPH05136374A (ja) * 1991-04-23 1993-06-01 Canon Inc 半導体装置及びその製造方法
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
JPH098295A (ja) * 1995-06-23 1997-01-10 Toshiba Corp 半導体装置
JP2005136376A (ja) * 2003-10-31 2005-05-26 Hynix Semiconductor Inc 半導体素子のトランジスタおよびその形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
EP0510604A3 (en) * 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP3371708B2 (ja) * 1996-08-22 2003-01-27 ソニー株式会社 縦型電界効果トランジスタの製造方法
US6337497B1 (en) * 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
KR100406578B1 (ko) * 2001-12-29 2003-11-20 동부전자 주식회사 반도체 소자의 제조방법
US7585731B2 (en) * 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
JP2009088134A (ja) * 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156664A (ja) * 1988-12-09 1990-06-15 Toshiba Corp 半導体装置
JPH03112165A (ja) * 1989-09-27 1991-05-13 Nissan Motor Co Ltd 半導体装置の製造方法
JPH03218679A (ja) * 1990-01-24 1991-09-26 Toshiba Corp 半導体装置
JPH05136374A (ja) * 1991-04-23 1993-06-01 Canon Inc 半導体装置及びその製造方法
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
JPH098295A (ja) * 1995-06-23 1997-01-10 Toshiba Corp 半導体装置
JP2005136376A (ja) * 2003-10-31 2005-05-26 Hynix Semiconductor Inc 半導体素子のトランジスタおよびその形成方法

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2011103339A (ja) * 2009-11-10 2011-05-26 Elpida Memory Inc 半導体装置およびその製造方法
US8531010B2 (en) 2009-11-10 2013-09-10 Elpida Memory, Inc. Semiconductor device including a pillar MOS transistor
US8729626B2 (en) 2009-11-10 2014-05-20 Yu Kosuge Semiconductor device with vertical transistor
JP2012023305A (ja) * 2010-07-16 2012-02-02 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8633538B2 (en) 2010-08-12 2014-01-21 Kiminori Hayano Semiconductor device
JP2012079992A (ja) * 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
US9379233B2 (en) 2011-12-27 2016-06-28 Ps4 Luxco S.A.R.L. Semiconductor device
US9178056B2 (en) 2011-12-27 2015-11-03 Ps4 Luxco S.A.R.L. Semiconductor device
US8969975B2 (en) 2012-08-08 2015-03-03 Ps4 Luxco S.A.R.L. Semiconductor device having semiconductor pillar
WO2014073361A1 (ja) * 2012-11-06 2014-05-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2013179328A (ja) * 2013-04-23 2013-09-09 Unisantis Electronics Singapore Pte Ltd 半導体装置とその製造方法
WO2014181819A1 (ja) * 2013-05-10 2014-11-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5688189B1 (ja) * 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
WO2015059789A1 (ja) * 2013-10-23 2015-04-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US10311945B2 (en) 2013-10-23 2019-06-04 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with a plurality of surrounding gate transistors
US10910039B2 (en) 2013-10-23 2021-02-02 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device with a plurality of surrounding gate transistors
WO2018070034A1 (ja) * 2016-10-14 2018-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
JP6393841B2 (ja) * 2016-10-14 2018-09-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置の製造方法
US10840155B2 (en) 2016-10-14 2020-11-17 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor device

Also Published As

Publication number Publication date
JP5614915B2 (ja) 2014-10-29
US20090085102A1 (en) 2009-04-02
US8735970B2 (en) 2014-05-27
US20140239384A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
JP5614915B2 (ja) 半導体装置、半導体装置の製造方法並びにデータ処理システム
US8154076B2 (en) High and low voltage vertical channel transistors
JP4507119B2 (ja) 半導体装置およびその製造方法
JP5147725B2 (ja) セル内に並列接続された複数のトレンチ・キャパシタを有する複数ポート・メモリ（メモリを含む集積回路およびメモリ・セルを製造する方法）
US20120281490A1 (en) Semiconductor device, semiconductor module and method of manufacturing the same
US8435847B2 (en) Semiconductor device and method for fabricating the same
US20140110786A1 (en) Semiconductor device having buried channel array
JP2008166786A (ja) 集積回路および集積回路の形成方法
KR101213885B1 (ko) 반도체 소자 및 반도체 셀
JP2009071247A (ja) 半導体記憶装置
TW201405640A (zh) 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
JP2002203913A (ja) 半導体記憶装置の製造方法および半導体記憶装置
US20160099248A1 (en) Semiconductor memory device with improved active area/word line layout
KR20140029024A (ko) 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
US8861261B2 (en) Semiconductor memory cell and semiconductor device
US8878289B2 (en) Semiconductor device and method for manufacturing the same
US8445350B2 (en) Semiconductor device and method of manufacturing the same
JP2012221965A (ja) 半導体記憶装置及びその製造方法
US20130099298A1 (en) Semiconductor device and method for manufacturing the same
KR20130079842A (ko) 반도체 소자
JP2010177521A (ja) 半導体記憶装置の製造方法
WO2014181789A1 (ja) 半導体装置及びその製造方法
US6317358B1 (en) Efficient dual port DRAM cell using SOI technology
TWI363418B (en) Memory device with dual trehch capacitor and fabrication method thereof
JP2004342842A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100809

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131129

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131217

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140225

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140228

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140325

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140328

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140425

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140909

R150 Certificate of patent or registration of utility model

Ref document number: 5614915

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees