JP2011103340A - 半導体装置、半導体チップ及び半導体装置の製造方法 - Google Patents

半導体装置、半導体チップ及び半導体装置の製造方法 Download PDF

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Abstract

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。
【選択図】図８

Description

本発明は、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備する半導体装置及びその製造方法に関し、特に、ピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関する。
ピラー型（柱型）ＭＯＳトランジスタは、ゲート電極がピラーの側面に位置し、ピラーの先端部にソース又はドレインとなる拡散層が形成されていることから、ゲート電極を上層の配線に接続することは容易ではない。そのため、トランジスタとして用いるゲート電極を備えたピラー（以下「トランジスタピラー」という）の他に、トランジスタピラーに隣接してダミーのピラー（以下「ダミーピラー」という）を形成し、そのダミーピラーの側面にも隣接するトランジスタピラーのゲート電極に接続するダミーのゲート電極（以下「ダミーゲート電極」ともいう）を形成して、このダミーゲート電極をゲートコンタクトを介して上層の配線に接続し、ダミーゲート電極を介してトランジスタピラーのゲート電極に電位を供給する構成がとられている（特許文献１〜３）。
図１３は、従来のトランジスタピラー１及びダミーピラー２の基板主面に平行な面内の配置の方向を説明するための平面図である。
通常、半導体装置の製造に使用されるシリコン単結晶基板では結晶面方位を示すノッチ（切り欠き）部分は（１１０）面に形成され、その面に対して垂直な方向が＜１１０＞方向となっている。そして、通常の半導体回路は、互いに直交関係にある２つの等価な＜１１０＞方向を基準として基板表面にレイアウトされる。そのため、トランジスタピラー１及びダミーピラー２は図１３に示すように、＜１１０＞方向に配置される。
図１４〜図１９に、従来のピラー型ＭＯＳトランジスタを具備する半導体装置の製造方法におけるピラー型ＭＯＳトランジスタの形成工程について説明する。
まず、図１４に示すように、シリコン基板４の主面に形成した絶縁膜３をマスクとして、平面視円形状のトランジスタピラー１及びダミーピラー２を同時に形成する。この際、トランジスタピラーとダミーピラーの配置の方向については何ら配慮されていない。従って、図１３に示すように、トランジスタピラー１及びダミーピラー２は＜１１０＞方向に配置される。
次に、図１５に示すように、ピラー側面を保護するためにシリコン露出面を洗浄した後、熱酸化膜６を形成し、次いでピラーの基端周囲領域にドーパントを注入して下部拡散層５を形成する。
次に、図１６に示すように、ピラー側面保護用の熱酸化膜６を薬液で除去し、ゲート絶縁膜７を通常、熱酸化により形成する。
次に、図１７に示すように、トランジスタピラー１及びダミーピラー２の側面に、そのゲート絶縁膜７を介してサイドウォール型のゲート電極８、８Ａを形成する。ここで、それぞれのゲート電極の厚さを、トランジスタピラー１の側面とダミーピラー２の側面との間隔の１／２以上の大きさにすることにより、トランジスタピラー１用のゲート電極８とダミーピラー２用のゲート電極８Ａとの接続を確保する。
次に、図１８に示すように、トランジスタピラー１及びダミーピラー２上の絶縁膜３が埋没する厚さで層間絶縁膜１０を堆積する。次いで、絶縁膜３を介してトランジスタピラー１上に位置する層間絶縁膜１０を除去して絶縁膜３を露出させ、さらにトランジスタピラー１上の絶縁膜３をエッチングにより除去してトランジスタピラー１の上方を開口して、トランジスタピラー１の先端面を露出させる。次いで、層間絶縁膜１０の開口内の内壁にサイドウォール絶縁膜１０Ａを形成した後、トランジスタピラー１の先端部に上部拡散層９を形成する。
その後、図１９に示すように、さらに全面に層間絶縁膜１０Ｃを形成した後、パターニングにより、下部拡散層５への下部拡散層コンタクト１１（図８及び図９）、上部拡散層９への上部拡散層コンタクト１２、及び、ダミーピラー２の側面のゲート電極８Ａへのゲートコンタクト１３用のスルーホールを形成する。次いで、それらのスルーホールを埋め込むコンタクト１１〜１３を形成する。そして、各コンタクトに接続される配線を形成する（図示せず）。
特開２００８−２８８３９１号公報 特開２００９−１０３６６号公報 特開２００９−８１３８９号公報
上述の通り、ピラー型ＭＯＳトランジスタを備えた半導体装置を製造する際、熱酸化工程や、エッチング工程、洗浄工程を行う。
ここで、シリコンの熱酸化速度やエッチング速度は結晶面方位に依存し、例えば、（１１０）面は（１００）面に比べて熱酸化速度及びエッチング速度が大きい。トランジスタピラー１やダミーピラー２はシリコン基板をエッチングして形成されるものであってシリコンからなるため、トランジスタピラー１及びダミーピラー２の側面にはシリコンの（１１０）面と（１００）面が混在する。
そのため、ピラー側面保護用の熱酸化膜６はピラー側面の（１００）面に比べて（１１０）面に厚く形成される。この熱酸化膜６は薬剤によって除去されるため、熱酸化膜６が厚く形成された（１１０）面とその反対側の（１１０）面の距離、すなわち、＜１１０＞方向の寸法（ピラー径）は、＜１００＞方向のピラー径よりも小さくなる。
また、ピラー側面保護用の熱酸化膜６を薬液で除去すると、（１１０）面は（１００）面よりも大きく薬液に侵食されて、その分＜１１０＞方向のピラー径は＜１００＞方向のピラー径よりもさらに小さくなる。
このように熱酸化工程やエッチング工程等を繰り返すと、（１１０）面が（１００）面に対して優先して後退し、＜１１０＞方向のピラー径はピラー形成直後のピラー径よりも１５ｎｍ程度小さくなってしまう。また、それらの工程前に平面視円形状であったピラー形状は図２０に示すように、平面視矩形状に近い形状に変化し、トランジスタピラー１及びダミーピラー２の（１１０）面同士が向かい合うことになる。この場合、（１１０）面は（１００）面に比べて熱酸化速度やエッチング速度が大きいため、（１００）面同士が向かい合う場合、及び、（１１０）面と（１００）面とが向かい合う場合に比べて、隣接するトランジスタピラー１及びダミーピラー２の間隔（それらの側面間の最短距離）が拡がる速度は大きく、その間隔は、（１１０）面がその面に対して垂直な方向に後退する速度の２倍の速度で拡がっていく。
例えば、図８に示すように、最小加工寸法５０ｎｍのピラー径およびピラー間隔でピラーを形成した場合、ピラー型ＭＯＳトランジスタの完成後の＜１１０＞方向のピラー径は３５ｎｍ、ピラー間隔は６５ｎｍとなる。そのため、トランジスタピラー１用のゲート電極８とダミーピラー２用のゲート電極８Ａとの接続を確保するには、それらのゲート電極の厚さ３３ｎｍ以上とする必要がある。ピラーの径変化のばらつき等を考慮すると、４５ｎｍ程度の厚さのゲート電極８が必要となる。
ゲート電極８が厚くなると、トランジスタピラー１及びダミーピラー２のシリコン部分に加わる応力が大きくなる。この応力により、上部拡散層９の接合リーク電流が増加したり、しきい値電圧が変化したりという悪影響を及ぼす。特に、ゲート電極８の材料として金属を選ぶと、この影響はさらに大きくなる。そのため、ゲート電極８は極力薄くする必要があるが、上記のような従来のピラー型ＭＯＳトランジスタ構造ではゲート電極８を薄くすることは困難である。
本発明の半導体装置は、基板の主面に対して垂直に立設する複数の第１のピラー及び第２のピラーと、前記第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、前記第１のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、前記第２のピラーのゲート電極と隣接する前記第１のピラーのゲート電極とは接続されており、前記第１のピラーのゲート電極には前記第２のピラーのゲート電極を介して電位が供給され、前記第１のピラーと、該第１のピラーに隣接する前記第２のピラーの少なくとも一部とは平面視して、前記第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。
本発明の半導体装置では、チャネルが基板の主面に対してほぼ垂直方向となるピラー型ＭＯＳトランジスタを備えた半導体装置において、ゲート電極が接続された第１のピラー（トランジスタピラー）及び第２のピラー（ダミーピラー）を、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面を向かい合う構成とせず、その面に対して４５°の方向（シリコン基板の場合は＜１００＞方向）に沿って配置する。そのため、製造工程中の第１のピラーと第２のピラーとの間隔変動が小さくなるため、薄いゲート電極とした場合でもゲート電極同士の接続を確実に確保できるため、ゲート電極への電位供給を確実にすることができる。これにより、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制できる。
本発明は、熱酸化速度及び／又はエッチング速度の異方性を有する基板を用いた半導体装置に有効である。
また、本発明の半導体装置では、ダミーピラーのダミーゲート電極に接続するゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができ、配線方向の自由度を増大する。
本発明の一実施形態である半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。 本発明の他の実施形態である半導体装置のトランジスタピラー、ダミーピラー及び配線のレイアウトを示す平面模式図である。 本発明の一実施形態である半導体装置の製造方法の一工程を示す図であって、（ａ）トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図３に続く工程を示す図であって、（ａ）トランジスタピラー及びダミーピラーの配置関係を示す平面図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図４に続く工程を示す図であって、（ａ）トランジスタピラー及びダミーピラーの配置関係を示す平面模式図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図５に続く工程を示す図であって、（ａ）トランジスタピラー及びダミーピラーと絶縁膜マスクとゲート電極との配置関係を示す平面図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図６に続く工程を示す図であって、（ａ）さらにサイドウォール絶縁膜と上部拡散層との配置関係をも示す平面図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図７に続く工程を示す図であって、（ａ）さらにコンタクトの関係をも示す平面図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 図８に続く工程を示す図であって、（ａ）さらに配線との配置関係をも示す平面模式図、（ｂ）（ａ）のＡ−Ｂに沿った断面模式図である。 本発明の一実施形態である半導体装置を形成するシリコン基板（ウェーハ）の主面を示す平面模式図である。 本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの３種類の例（ａ）〜（ｃ）を示す平面模式図である。 本発明の一実施形態である半導体装置のトランジスタピラー及びダミーピラー並びに配線のレイアウトの他の３種類の例（ａ）〜（ｃ）を示す平面模式図である。 従来の半導体装置におけるトランジスタピラーとダミーピラーの基板主面に平行な面内の配置方向を示す平面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１３のＡ−Ｂに沿った断面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１４に続く工程を示す断面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１５に続く工程を示す断面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１６に続く工程を示す断面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１７に続く工程を示す断面模式図である。 従来の半導体装置の製造方法の一工程を示す図であって、図１８に続く工程を示す断面模式図である。 従来の半導体装置の製造方法でピラー型ＭＯＳトランジスタを完成した後のピラー径及びピラー間隔を説明するための断面模式図である。
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
図１は、基板がシリコンの場合に、隣接するトランジスタピラー及びダミーピラーの基板の主面に平行な面内の配置方向を示す平面模式図である。
隣接するトランジスタピラー（第１のピラー）１とダミーピラー（第２のピラー）２は＜１００＞方向に並んで配置する。（１１０）面はトランジスタピラー１及びダミーピラー２を構成する面のうち熱酸化速度やエッチング速度が最大の面であり、（１００）面に比べて熱酸化速度及びエッチング速度が大きい。
＜１００＞方向は（１１０）面に対して４５°の方向である。ピラー型ＭＯＳトランジスタの形成の際、平面視円形状であったトランジスタピラー１及びダミーピラー２は、熱酸化工程、エッチング工程、洗浄工程によってその側面のうち（１１０）面が優先的に後退して、４つの等価な（１１０）面で構成される平面視矩形状のピラー形状に変化してしまう。＜１００＞方向とは、トランジスタピラー１及びダミーピラー２の、隣接する２つの等価な（１１０）面で形成される、矩形の角部同士が並ぶ方向である。このトランジスタピラー１の角部からダミーピラー２の角部までの距離がトランジスタピラー１とダミーピラー２との間隔となる。この角部はピラーの側面のうち最も後退が少ない部分なので、図１に示したトランジスタピラー１及びダミーピラー２の配置は、トランジスタピラー１とダミーピラー２との間隔が熱酸化工程やエッチング工程等によって最も変動しない配置である。
本発明に係る半導体装置では、トランジスタピラー１及びダミーピラー２が＜１１０＞方向に配置される従来の半導体装置と比べて、ピラー径の変化が少ない分、径のばらつきが小さい。そのため、ゲート電極とダミーゲート電極との接続を確実にするのに従来に比べて薄いゲート電極で足りるので、ゲート電極の厚さ増大を抑制してゲート電極の応力に起因した特性変動を抑制される。
尚、ピラー形状は平面視円形状から平面視矩形状に変化するまでの間に、４つの等価な（１１０）面とそれぞれの（１１０）面の間に４つの等価な（１００）面とを有する平面視八角形状の状態がある。この場合、トランジスタピラー１とダミーピラー２との間隔は、＜１００＞方向に向かい合う（１００）面同士の距離となる。
図２（ａ）及び（ｂ）は他の実施形態であり、トランジスタピラー１とダミーピラー２の一部２ａとが平面視して＜１００＞方向に並んで配置している。また、上部拡散層９への上部拡散層コンタクト１２、及び、ダミーゲート電極８Ａへのゲートコンタクト１３のそれぞれに接続する２つの配線（ビット線１８Ａ、ワード線１８Ｂ）の異なる２種類のレイアウトを示す。
ダミーピラー２はその一部２ａとその一部２ａからトランジスタピラー１から離間する方向に延在する延在部２ｂとからなる。ゲートコンタクト１３は、その延在部２ｂの延在方向の先端側２ｃの、ダミーゲート電極８Ａの上部８Ａａに接続し、その上部８Ａａから基板の主面に対して垂直上方に延在してなる。上部拡散層コンタクト１２は、上部拡散層９から基板の主面に対して垂直上方に延在してなる。
本実施形態では、ダミーピラーがこのように平面視してダミーピラーの領域を異方的に拡げた構成をとることにより、配線方向の自由度を増大する。
すなわち、ゲートコンタクトを、ダミーピラーの異方的に延在する延在部の先端側の、ダミーゲート電極の上部に接続する位置に形成することができるので、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーを形成することにより、所望の方向に延在する延在部の先端の位置から配線を延ばすことができる。
図２（ａ）に示すレイアウトでは、トランジスタピラー１とダミーピラー２の一部２ａとが平面視して＜１００＞方向に並んで配置し、ダミーピラー２の延在部２ｂはその＜１００＞方向に直交する＜１００＞方向に延びている。ダミーピラー２の延在部２ｂの先端２ｃは上部拡散層コンタクト１２に対してＹ方向に平行な＜１１０＞方向に配置している。上部拡散層コンタクト１２に接続するビット線１８Ａは、Ｘ方向に平行な＜１１０＞方向に延在している。また、ゲートコンタクト１３に接続するワード線１８Ｂは、ゲートコンタクト１３の上方からＹ方向に平行な＜１１０＞方向であってビット線１８Ａから離間する向きに延在している。
図２（ｂ）に示すレイアウトにおいても、トランジスタピラー１とダミーピラー２の一部２ａとは平面視して（ａ）と同じ＜１００＞方向に並んで配置し、ダミーピラー２の延在部２ｂはその＜１００＞方向に直交する（ａ）と同じ＜１００＞方向であるが、（ａ）とは反対向きに延びている。ダミーピラー２の延在部２ｂの先端２ｃは上部拡散層コンタクト１２に対してＸ方向に平行な＜１１０＞方向に配置している。上部拡散層コンタクト１２に接続するビット線１８Ａは、Ｙ方向に平行な＜１１０＞方向に延在している。また、ゲートコンタクト１３に接続するワード線１８Ｂは、ゲートコンタクト１３の上方からＸ方向に平行な＜１１０＞方向であってビット線１８Ａから離間する向きに延在している。
＜半導体装置の製造方法＞
本発明の半導体装置の製造方法は、基板の主面に対して垂直に立設し、第１の絶縁膜を上面に備えた複数のトランジスタピラー（第１のピラー）及びダミーピラー（第２のピラー）を形成する工程と、前記トランジスタピラーの基端周囲領域に下部拡散層を形成する工程と、前記トランジスタピラー及びダミーピラーの側面にゲート絶縁膜を形成する工程と、前記トランジスタピラー及びダミーピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１の絶縁膜を埋没させる厚さで第２の絶縁膜を堆積する工程と、前記トランジスタピラーの上方の第２の絶縁膜と前記トランジスタピラーの上面に備えた前記第１の絶縁膜とを除去して第１の開口を形成し、前記トランジスタピラーの先端部に上部拡散層を形成する工程と、前記第１の開口を埋めると共に、前記第２の絶縁膜を覆う厚さで第３の絶縁膜を堆積する工程と、前記トランジスタピラーの先端部の上部拡散層を露出させる第２の開口と、前記ダミーピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第３の開口とを形成する工程と、前記第２の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第３の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、前記トランジスタピラー及びダミーピラーを形成する工程は、前記トランジスタピラーと、該トランジスタピラーに隣接する前記ダミーピラーの少なくとも一部とは平面視して、前記トランジスタピラー及びダミーピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置するように行うことを特徴とする。
上記トランジスタピラー及びダミーピラーを形成する工程において、前記ダミーピラーは平面視して、前記一部から前記トランジスタピラーから離間する方向に延在する延在部を備えるように形成することができる。
上記第３の開口は、ダミーピラーの側面に形成されたゲート電極の上部の一部であって、延在部の先端側に形成することができる。
本発明の第１の実施形態に係る半導体装置（基板がシリコンの場合）の製造方法について、図３〜図９を参照して、特にピラー型ＭＯＳトランジスタの形成工程を詳細に説明する。（ａ）は主な構成要素の配置関係を示す平面図であり、（ｂ）は断面模式図である。
まず、図３に示す工程を行う。この工程では、シリコン基板４の主面に形成した絶縁膜３をマスクとして、トランジスタピラー（第１のピラー）１とダミーピラー（第２のピラー）２の少なくとも一部２ａを、平面視して＜１００＞方向に配置するように形成する。
この工程によって、シリコン基板４の主面に対して垂直に立設し、絶縁膜（第１の絶縁膜）３を上面に備えた複数のトランジスタピラー１及びダミーピラー２を形成することができる。トランジスタピラー１及びダミーピラー２の形成は工程の簡略化の観点から同時に行うのが好ましい。
また、この工程において、ダミーピラー２は平面視して、一部２ａからトランジスタピラー１から離間する方向に延在する延在部２ｂを備えるように形成してもよい。具体的には、絶縁膜３のマスクパターンをそのダミーピラー２の形状に対応する形状に形成することにより実施できる。
ここで、絶縁膜３は単層であっても、複数層からなるものであってもよい。例えば、保護絶縁膜であるシリコン酸化膜及びハードマスクであるシリコン窒化膜からなるものを用いることができる。この際、限定されるものではないが、シリコン酸化膜及びシリコン窒化膜はＣＶＤ法で形成することができる。
この工程ではまず、図３に示すように、絶縁膜３をパターニングすることにより、トランジスタピラー１及びダミーピラー２を形成する平面視円形状の領域を残し、それ以外を除去する。次に、パターニングされた絶縁膜（マスク）３を用いてドライエッチングを行い、絶縁膜３が残っている領域以外のシリコン基板を掘り下げる。そして、エッチングされずに残った基板の主面に対して垂直方向に立設するトランジスタピラー１及びダミーピラー２を形成する。
この工程において例えば、絶縁膜３を１００ｎｍのシリコン窒化膜とし、トランジスタピラー１及びダミーピラー２のピラー径とそれらのピラー間隔を５０ｎｍとし、ピラー高さを１２５ｎｍとすることができる。
次に、図４に示す工程では、トランジスタピラー１及びダミーピラー２の側面を保護するためにそれらの側面に熱酸化膜６を形成した後、トランジスタピラー１の基端周囲領域にドーパントを注入して下部拡散層５を形成する。
この工程ではまず、絶縁膜マスク３を残したまま、トランジスタピラー１及びダミーピラー２の側面及びそれらの基端周囲領域のシリコン基板表面（活性領域）の露出面を洗浄したのち、それら側面及び活性領域の露出面に、熱酸化法により熱酸化膜６を形成する。この熱酸化膜６の厚さは例えば、５ｎｍである。
次に、トランジスタピラー１及びダミーピラー２の基端周囲領域の活性領域に下部拡散層５を形成する。下部拡散層５は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、１０ｋｅＶのエネルギーで１×１０１４／ｃｍ２で行い、その後、９００℃で約１０秒間熱処理を行う。
この熱処理後に、図４に示すように、下部拡散層５上に例えば、２０ｎｍの絶縁膜１０Ｂを形成してもよい。この絶縁膜１０Ｂは例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成することができる。
次に、図５に示す工程では、トランジスタピラー１及びダミーピラー２の側面保護用の熱酸化膜６を薬液で除去し、ゲート絶縁膜７を形成する。
この工程ではまず、トランジスタピラー１及びダミーピラー２の側面保護用の熱酸化膜６を例えば、フッ酸を含むエッチング液（例えば、市販のＬＡＬ３０）を用いてウェットエッチング法により除去する。このとき、エッチング深さは例えば、１０ｎｍ程度である。これにより、トランジスタピラー１及びダミーピラー２の側面が露出した状態となる。
次に、トランジスタピラー１及びダミーピラー２の露出した側面に、ゲート絶縁膜７を形成する。トランジスタピラー１及びダミーピラー２のゲート絶縁膜７の形成は工程の簡略化の観点から同時に行うのが好ましい。このゲート絶縁膜７は熱酸化法により形成することができる。このゲート絶縁膜７は例えば、２．５ｎｍである。図では、この工程におけるピラー径の細りを示していないが、＜１００＞方向ではピラー形成後の当初のトランジスタピラー１及びダミーピラー２のピラー径５０ｎｍから８ｎｍ程度細くなっている。また、＜１１０＞方向では１５ｎｍ程度細くなっている。
次に、図６に示す工程では、トランジスタピラー１及びダミーピラー２のそれぞれの側面に、ゲート絶縁膜７を介してサイドウォール状のゲート電極８、８Ａを形成し、その後、絶縁膜マスク（第１の絶縁膜）３を埋没させる厚さで層間絶縁膜（第２の絶縁膜）１０を堆積する。さらに、トランジスタピラー１の上方の１０を除去して、絶縁膜マスク３を露出させる。
この工程では例えば、まず、ゲート酸化膜７の表面の窒素濃度が１５％となるようなアンモニア雰囲気にして、ゲート酸化膜７の表面を窒化する。
次に、ＣＶＤ法により、トランジスタピラー１及びダミーピラー２のそれぞれの側面および絶縁膜１０Ｂの表面を覆うように、窒化チタン膜を堆積する。窒化チタン膜の膜厚は例えば、１０ｎｍとする。
次に、ＣＶＤ法により、窒化チタン膜を覆うようにタングステン膜を堆積する。タングステン膜の膜厚は例えば、２５ｎｍとする。
次に、トランジスタピラー１及びダミーピラー２の側面周りのタングステン膜および窒化チタン膜を残し、それ以外のタングステン膜および窒化チタン膜を除去するようにエッチバックする。これにより、図６に示すように、トランジスタピラー１の側面に残されたサイドウォール状のゲート電極８と、ダミーピラー２の側面に残されたサイドウォール状のダミーゲート電極８Ａを形成できる。ゲート電極８及びダミーゲート電極８Ａの形成は工程の簡略化の観点から同時に行うのが好ましい。この実施形態ではゲート電極８およびダミーゲート電極８Ａはタングステン膜と窒化チタン膜とからなる。
この工程において、図６に示すように、ゲート電極８とダミーゲート電極８Ａとはそれらが接続する厚さに形成する。
その後、トランジスタピラー１及びダミーピラー２上の絶縁膜マスク３が埋没する厚さで層間絶縁膜１０を形成する。次いで、絶縁膜マスク３を介してトランジスタピラー１上に位置する層間絶縁膜１０を除去して開口し、絶縁膜マスク３を露出させる。
次に、図７に示す工程では、トランジスタピラー１上の絶縁膜マスク３を除去して形成された開口（第１の開口）１０ａを形成し、この開口の内壁にサイドウォール絶縁膜１４を形成した後、トランジスタピラー１の先端部に上部拡散層９を形成する。
上記開口の形成ではまず、全面に例えば、シリコン酸化膜を形成する。次に、トランジスタピラー１の上方に形成されたシリコン窒化膜が露出し、ダミーピラー２の上方のシリコン窒化膜が保護されるように、シリコン酸化膜をパターニングする。その後、露出したトランジスタピラー１の上方の絶縁膜マスク３をドライエッチング又はウェットエッチングにより除去することにより、開口が形成される。この開口は、トランジスタピラー１を形成する際にマスクとして用いた絶縁膜マスク３を除去することにより形成されることから、トランジスタピラー１に対して自己整合的に形成されることになる。このため、平面視して、開口の内壁面とトランジスタピラー１の外周面とは一致する。
次に、上記開口の内壁面にサイドウォール絶縁膜１４を形成する。サイドウォール絶縁膜１４は、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。
次に、トランジスタピラー１の先端部に上部拡散層９を形成する。上部拡散層９は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
このイオン注入は例えば、１０ｋｅＶのエネルギーで１×１０１４／ｃｍ２で行い、その後、９００℃で約１０秒間熱処理を行う。
なお、上部拡散層９上にドーピングしたシリコン層やシリサイド層を形成してもよい。
次に、図８に示す工程では、上記開口（第１の開口）を埋めると共に、層間絶縁膜（第２の絶縁膜）１０を覆う厚さでその層間絶縁膜１０と同じ材料の層間絶縁膜（第３の絶縁膜）１０Ａを堆積する。次いで、トランジスタピラー１の先端部の上部拡散層９を露出させる第２の開口１２ａと、ダミーピラー２の側面に形成されたダミーゲート電極８Ａの上部の一部を露出させる第３の開口１３ａと、下部拡散層５を露出させる第４の開口（図示せず）とを形成する。次いで、第２の開口１２ａを埋めて上部拡散層９に接続する上部拡散層コンタクト１２、第３の開口１３ａを埋めてダミーゲート電極８Ａの上部８Ａａに接続するゲートコンタクト１３、及び、第４の開口を埋めて下部拡散層５に接続する下部拡散層コンタクト１１を形成する。
この実施形態では層間絶縁膜（第３の絶縁膜）１０Ａは層間絶縁膜（第２の絶縁膜）１０と同じ材料からなるものを用いたが、異なる材料からなるものでもよい。
この工程ではまず、図７に示した状態にさらに全面に層間絶縁膜１０を形成した後、パターニングにより、上部拡散層９への上部拡散層コンタクト１２、及び、ダミーピラー２の側面のダミーゲート電極８Ａへのゲートコンタクト１３、下部拡散層５への下部拡散層コンタクト１１用のスルーホール（第２の開口１２ａ、第３の開口１３ａ、第４の開口（図示せず））を形成する。次いで、これらのスルーホールに金属を埋め込んで、上部拡散層コンタクト１２、ゲートコンタクト１３、及び下部拡散層コンタクト１１を形成する。
金属の埋め込みは例えば、Ｔｉ／ＴｉＮ／Ｗ（５ｎｍ／１０ｎｍ／５０ｎｍ）の積層とし、埋め込んだ後に平坦化する。なお、図８（ｂ）の断面図では下部拡散層５への下部拡散層コンタクト１１を省略している。
次に、図９に示す工程では、上部拡散層９への上部拡散層コンタクト１２、ダミーピラー２の側面のダミーゲート電極８Ａへのゲートコンタクト１３、及び下部拡散層５への下部拡散層コンタクト１１に接続される配線１８Ａ、１８Ｂ、１８Ｃを形成する。例えば、この配線は例えば、幅６０ｎｍでタングステンからなる。
以上の工程によって形成されたピラー型ＭＯＳトランジスタでは、トランジスタピラー１とダミーピラー２が＜１００＞方向に配置されており、ピラーの側面を構成する結晶面のうち、熱酸化速度が最大である（１１０）面がトランジスタピラー１とダミーピラー２とを結ぶ＜１００＞方向を向いていない。そのため、トランジスタピラー１とダミーピラー２との間において、ピラー側面保護用の熱酸化膜６はトランジスタピラー１とダミーピラー２が＜１１０＞方向に配置されている場合よりも厚くなることはない。
また、ピラー側面保護用の熱酸化膜６を薬液で除去する際にも、薬液によるエッチング速度が最大である（１１０）面がトランジスタピラー１とダミーピラー２とを結ぶ＜１００＞方向を向いていない。そのため、トランジスタピラー１とダミーピラー２との間において、ピラー側面保護用の熱酸化膜６はトランジスタピラー１とダミーピラー２が＜１１０＞方向に配置されている場合よりも大きく浸蝕されることはない。
従って、トランジスタピラー１及びダミーピラー２の各々の＜１００＞方向のピラー径は、ピラー形成直後のピラー径から１０ｎｍ（トランジスタピラー１とダミーピラー２とが向かい合う側で５ｎｍ、遠い側で５ｎｍ）程度以下しか小さくならない。その結果、例えば当初５０ｎｍあったピラー径は完成後のピラー型ＭＯＳトランジスタの＜１００＞方向で４０ｎｍ以上ある。また、例えば当初５０ｎｍあったトランジスタピラー１とダミーピラー２とのピラー間隔は６０ｎｍ以下となる（それぞれのピラー径が向かい合う側で５ｎｍ以下づつ後退）。この場合、トランジスタピラー１のゲート電極８とダミーピラー２のダミーゲート電極８Ａとの接続を確実として分離されないようにするためには、３０ｎｍ以上の厚みのゲート電極８及びダミーゲート電極８Ａを形成すればよいことになる。
本発明に係る半導体装置の製造方法では、従来のトランジスタピラー１及びダミーピラー２が＜１１０＞方向に配置される場合と比べて、ピラー径の変化が少ない分、径のばらつきが小さいため、ゲート電極８とダミーゲート電極８Ａとの接続を確実にするために、ゲート電極８、８Ａを３５ｎｍ程度の厚さで形成すれば、足りる。これは、従来に比べて１０ｎｍ薄いゲート電極であり、ゲート電極の厚さに起因した応力の影響を低下するものである。
＜ピラー及び配線のレイアウト＞
図１０に、主面が（１００）面であり、結晶方位を示すノッチ１９が＜１１０＞方向に設けられたシリコン基板（ウェハー）２０を示す。
このシリコン基板２０を用いた場合、半導体チップ２１は＜１１０＞方向に沿って切り出される。通常、この半導体チップ２１をパッケージングして完成品となる。
図１１及び図１２に、半導体チップ２１内のトランジスタピラー１およびダミーピラー２の配置の例を示す。これらの図では、本発明の特徴であるトランジスタピラー及びダミーピラーの配置を強調するため、配線１８は破線で示し、コンタクトは省略した。また、下部拡散層のコンタクト及びその配線も省略した。
図１１及び図１２に示したダミーピラー２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、及び、２Ｆは、図２（ａ）及び（ｂ）に示した実施形態と同様に、トランジスタピラー１に対して＜１００＞方向に並んで配置する一部と、その一部からトランジスタピラー１から離間する方向に延在する延在部とからなるものである。
本発明では、このように平面視して、ダミーピラーの領域を異方的に拡げるようにダミーピラーを形成することにより、配線方向の自由度を増大することができる。すなわち、先述の通り、ゲートコンタクトをダミーピラーの異方的に延在する延在部の先端側に接続するように形成することができるので、所望の方向に延在するダミーピラーの延在部の先端の位置から配線を延ばすことができる。
図１１は、一直線上に並んだ６個のトランジスタが並列接続する場合の半導体チップ２１内におけるトランジスタピラー１（１Ａ、１Ｂ、１Ｃ）及びダミーピラー２（２Ａ、２Ｂ、２Ｃ）、並びにその配線のレイアウトの例を示す。
図１１（ａ）では、６個のトランジスタピラー１Ａは＜１００＞方向に配置している。各々のトランジスタピラー１Ａ（但し、ダミーピラー２Ａに最近接するものは符号１ＡＡで示す）の上部拡散層に接続する配線１８Ａ１は＜１１０＞方向に延在している。ダミーピラー２Ａの一部はそれに最近接するトランジスタピラー１ＡＡに対して、トランジスタピラー１Ａが並ぶ＜１００＞方向に配置し、ダミーピラー２Ａはその＜１００＞方向に直交する＜１００＞方向に延在している。ダミーピラー２Ａのダミーゲート電極に接続する配線１８Ｂ１はその延在部の先端の位置から、配線１８Ａが延びる＜１１０＞方向と直交する＜１１０＞方向に延在している。
また、図１１（ｂ）では、６個のトランジスタピラー１Ｂ（但し、ダミーピラー２Ｂに最近接するものは符号１ＢＢで示す）は（ａ）の場合と同じ＜１００＞方向に配置し、配線１８Ａ２も（ａ）の場合と同じ＜１１０＞方向に延在している。他方、ダミーピラー２Ｂの一部はそれに最近接するトランジスタピラー１ＢＢに対して、（ａ）の場合の方向と直交する＜１００＞方向に配置し、ダミーピラー２Ｂはその＜１００＞方向に直交する＜１００＞方向に延在している。ダミーピラー２Ｂのダミーゲート電極に接続する配線１８Ｂ２はその延在部の先端の位置から、配線１８Ａ２が延びる（ａ）の場合と同じ＜１１０＞方向に延在している。
また、図１１（ｃ）では、６個のトランジスタピラー１Ｃ（但し、ダミーピラー２Ｃに最近接するものは符号１ＣＣで示す）は（ａ）で示した配線１８Ｂ１延びる＜１１０＞方向と同じ方向に配置し、６個のトランジスタピラー１Ｃに共通する配線１８Ａ３もその＜１１０＞方向に延在している。他方、ダミーピラー２Ｃの一部はそれに最近接するトランジスタピラー１ＣＣに対して、（ａ）の場合の方向と同じ＜１００＞方向に配置し、ダミーピラー２Ｃは（ａ）の場合の方向と同じ＜１００＞方向であってその逆向きに延在している。配線１８Ｂ３はその延在部の先端の位置から、配線１８Ａ３と同じ＜１１０＞方向に延在している。
図１２は、３個づつ２段に並んだ６個のトランジスタが並列接続する場合の半導体チップ２１内におけるトランジスタピラー１（１Ｄ、１Ｅ、１Ｆ）及びダミーピラー２（２Ｄ、２Ｅ、２Ｆ）、並びにその配線のレイアウトの例を示す。
図１２（ａ）では、２段に並んだ６個のトランジスタピラー１Ｄ（但し、ダミーピラー２Ｃに最近接するものは符号１ＤＤで示す）は図１０で示したノッチの方向＜１１０＞と直交する＜１１０＞方向に配置し、６個のトランジスタピラー１Ｄに共通する配線１８Ａ４も同じ＜１１０＞方向に延在している。ダミーピラー２Ｄの一部はそれに最近接するトランジスタピラー１ＤＤに対して、＜１１０＞方向に配置し、ダミーピラー２Ｄはその＜１１０＞方向に直交する＜１１０＞方向に延在している。ダミーピラー２Ｄのダミーゲート電極に接続する配線１８Ｂ４はその延在部の先端の位置から、配線１８Ａ４と同じ＜１１０＞方向に延在している。
また、図１２（ｂ）では、２段に並んだ６個のトランジスタピラー１Ｅ（但し、ダミーピラー２Ｃに最近接するものは符号１ＥＥ及び１ＥＥＥで示す）は（ａ）の場合の方向と同じ＜１１０＞方向に配置し、６個のトランジスタピラー１Ｅに共通する配線１８Ａ５も同じ＜１１０＞方向に延在している。他方、ダミーピラー２Ｅの一部はそれに最近接するトランジスタピラー１ＥＥ又は１ＥＥＥに対して、（ａ）の場合の方向と直交する＜１００＞方向又はさらにそれと直交する＜１００＞方向に配置している。ダミーピラー２Ｅは配線１８Ａ５が延在する＜１１０＞方向に直交する＜１１０＞方向に延在し、配線１８Ｂ５も同じ方向に延在している。
また、図１２（ｃ）では、２段に並んだ６個のトランジスタピラー１Ｆ（但し、ダミーピラー２Ｃに最近接するものは符号１ＦＦで示す）は＜１００＞方向に配置する。６個のトランジスタピラー１Ｆの上部拡散層に接続する配線１８Ａ６は４本あり、２本は２個のトランジスタピラー１Ｆの上部拡散層に共通しており、４本いずれも＜１１０＞方向に平行に延在している。ダミーピラー２Ｆの一部はそれに最近接するトランジスタピラー１ＦＦに対して、６個のトランジスタピラー１Ｆが並ぶ＜１００＞方向に直交する＜１００＞方向に配置し、ダミーピラー２Ｆは同じ方向に延在している。配線１８Ｂ６はその延在部の先端の位置から、配線１８Ａ６と同じ＜１１０＞方向に延在している。
以上のように、本発明では、ダミーピラーの領域を所望の方向に拡げるようにダミーピラーの延在部を形成することにより、所望の方向に延在する延在部の先端側の位置から配線を延ばすことができ、配線方向の自由度を増大することができる。
本発明は、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備する半導体装置及びその製造方法、特にピラー側面に形成されたゲート電極への電位供給を容易にする半導体装置、半導体チップ及び半導体装置の製造方法に関するに関するものであって、熱酸化速度及び／又はエッチング速度の異方性を有する基板を用いた半導体装置及び半導体チップに特に有効であり、半導体装置及び半導体チップを製造・利用する産業において利用可能性がある。
１ 第１のピラー（トランジスタピラー）
２ 第２のピラー（ダミーピラー）
２ａ 第２のピラーの一部
２ｂ 第２のピラーの延在部
２ｃ 延在部の先端
３ 第１の絶縁膜
４ 基板
５ 下部拡散層
７ ゲート絶縁膜
８ ゲート電極
８Ａ ダミーゲート電極
８Ａａ ダミーゲート電極の上部
９ 上部拡散層
１０ 層間絶縁膜（第２の絶縁膜）
１０ａ 第１の開口
１０Ａ 層間絶縁膜（第３の絶縁膜）
１２ 上部拡散層コンタクト
１２ａ 第２の開口
１３ ゲートコンタクト
１３ａ 第３の開口
１８ 配線
１８Ａ ビット線
１８Ｂ ワード線
２１ 半導体チップ

Claims (11)

  1. 基板の主面に対して垂直に立設する複数の第１のピラー及び第２のピラーと、
    前記第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、
    前記第１のピラーの先端部及び基端周囲領域にそれぞれ形成された上部拡散層及び下部拡散層と、を備え、
    前記第２のピラーのゲート電極と隣接する前記第１のピラーのゲート電極とは接続されており、前記第１のピラーのゲート電極には前記第２のピラーのゲート電極を介して電位が供給され、
    前記第１のピラーと、該第１のピラーに隣接する前記第２のピラーの少なくとも一部とは平面視して、前記第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする半導体装置。
  2. 前記第２のピラーは平面視して、前記一部から前記第１のピラーから離間する方向に延在する延在部を備えたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  4. 前記延在部の延在方向の先端側の、前記第２のピラーの側面に形成された前記ゲート電極の上部に接続し、該上部から前記基板の主面とは逆方向に延在してなるゲートコンタクトをさらに備えたことを特徴とする請求項２に記載の半導体装置。
  5. 前記上部拡散層に接続し、該上部拡散層から前記基板の主面とは逆方向に延在してなる上部拡散層コンタクトをさらに備えたことを特徴とする請求項３又は４のいずれかに記載の半導体装置。
  6. 前記基板はシリコン基板であり、前記４５°の方向が＜１００＞方向であることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記基板はシリコン基板であり、前記４５°の方向が＜１００＞方向であり、前記延在部の延在方向が前記＜１００＞方向と直交する＜１００＞方向であることを特徴とする請求項２又は４のいずれかに記載の半導体装置。
  8. 請求項６又は７のいずれかに記載の半導体装置を具備し、等価な４つの（１１０）面で切り出された半導体チップ。
  9. 基板の主面に対して垂直に立設し、第１の絶縁膜を上面に備えた複数の第１のピラー及び第２のピラーを形成する工程と、
    前記第１のピラーの基端周囲領域に下部拡散層を形成する工程と、
    前記第１のピラー及び第２のピラーの側面にゲート絶縁膜を形成する工程と、
    前記第１のピラー及び第２のピラーの側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の絶縁膜を埋没させる厚さで第２の絶縁膜を堆積する工程と、
    前記第１のピラーの上方の第２の絶縁膜と前記第１のピラーの上面に備えた前記第１の絶縁膜とを除去して第１の開口を形成し、前記第１のピラーの先端部に上部拡散層を形成する工程と、
    前記第１の開口を埋めると共に、前記第２の絶縁膜を覆う厚さで第３の絶縁膜を堆積する工程と、
    前記第１のピラーの先端部の上部拡散層を露出させる第２の開口と、前記第２のピラーの側面に形成された前記ゲート電極の上部の一部を露出させる第３の開口とを形成する工程と、
    前記第２の開口を埋めて前記上部拡散層に接続する上部拡散層コンタクトと、前記第３の開口を埋めて前記ゲート電極の上部に接続するゲートコンタクトとを形成する工程と、を備え、
    前記第１のピラー及び第２のピラーを形成する工程では、前記第１のピラーと、該第１のピラーに隣接する前記第２のピラーの少なくとも一部とが平面視して、前記第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置するように第１のピラー及び第２のピラーを形成することを特徴とする半導体装置の製造方法。
  10. 前記第１のピラー及び第２のピラーを形成する工程において、前記第２のピラーは平面視して、前記一部から前記第１のピラーから離間する方向に延在する延在部を備えるように形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第３の開口は、前記第２のピラーの側面に形成された前記ゲート電極の上部の一部であって、前記延在部の先端側に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202295A (ja) * 2019-06-10 2020-12-17 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011103339A (ja) * 2009-11-10 2011-05-26 Elpida Memory Inc 半導体装置およびその製造方法
JP2012015345A (ja) * 2010-07-01 2012-01-19 Elpida Memory Inc 半導体装置
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US9401436B2 (en) 2011-05-05 2016-07-26 Qualcomm Incorporated Multiple control transcap variable capacitor
JP2013026382A (ja) * 2011-07-20 2013-02-04 Elpida Memory Inc 半導体装置の製造方法
JP2013102136A (ja) * 2011-10-14 2013-05-23 Elpida Memory Inc 半導体装置およびその製造方法
US20140264557A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Self-aligned approach for drain diffusion in field effect transistors
KR20150028419A (ko) * 2013-09-06 2015-03-16 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR102168936B1 (ko) * 2014-03-28 2020-10-22 인텔 코포레이션 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10109675B2 (en) 2017-03-08 2018-10-23 International Business Machines Corporation Forming self-aligned contacts on pillar structures
US10741750B2 (en) * 2018-12-13 2020-08-11 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
CN113284797B (zh) 2020-02-20 2022-10-18 长鑫存储技术有限公司 半导体存储器的制作方法
JP7295052B2 (ja) 2020-02-28 2023-06-20 株式会社東芝 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3875047B2 (ja) * 2001-06-22 2007-01-31 シャープ株式会社 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置
US7183142B2 (en) * 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7498265B2 (en) * 2006-10-04 2009-03-03 Micron Technology, Inc. Epitaxial silicon growth
JP5600373B2 (ja) 2007-05-17 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7910986B2 (en) 2007-05-31 2011-03-22 Elpida Memory, Inc. Semiconductor memory device and data processing system
JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
JP5614915B2 (ja) 2007-09-27 2014-10-29 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、半導体装置の製造方法並びにデータ処理システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020202295A (ja) * 2019-06-10 2020-12-17 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法
JP7349698B2 (ja) 2019-06-10 2023-09-25 国立大学法人東北大学 半導体集積回路用のシリコンピラーの作製方法

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