JP2011100823A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】低電圧での情報書き込みと高密度集積とを両立し得る半導体記憶装置とその製造方法を提供すること。
【解決手段】本発明は、状態記憶素子３１及びトランジスタ３２を備える。状態記憶素子３１は、第１の導電領域４１、第１の絶縁膜４３及び第１の電極４５が半導体基板１上に順に形成されている。第２の絶縁膜４４及び第２の電極４６が半導体基板１上に順に形成されている。トランジスタ３２は、第１の導電領域４１、第２の導電領域４２、第２の絶縁膜４４、第２の電極４６を有する。第２の絶縁膜４４及び第２の電極４６は、第１の導電領域４１と第２の導電領域４２との間の半導体基板１上に順に形成されている。また、第１の絶縁膜４３の絶縁破壊耐圧は、第２の絶縁膜４４の絶縁破壊耐圧よりも小さい。
【選択図】図１
【解決手段】本発明は、状態記憶素子３１及びトランジスタ３２を備える。状態記憶素子３１は、第１の導電領域４１、第１の絶縁膜４３及び第１の電極４５が半導体基板１上に順に形成されている。第２の絶縁膜４４及び第２の電極４６が半導体基板１上に順に形成されている。トランジスタ３２は、第１の導電領域４１、第２の導電領域４２、第２の絶縁膜４４、第２の電極４６を有する。第２の絶縁膜４４及び第２の電極４６は、第１の導電領域４１と第２の導電領域４２との間の半導体基板１上に順に形成されている。また、第１の絶縁膜４３の絶縁破壊耐圧は、第２の絶縁膜４４の絶縁破壊耐圧よりも小さい。
【選択図】図１
Description
本発明は半導体記憶装置及び半導体記憶装置の製造方法に関し、特に単一回数書き込み可能な半導体記憶装置及び半導体記憶装置の製造方法に関する。
書き込みが可能な半導体記憶装置として、ＯＴＰ（Ｏｎｅ Ｔｉｍe Ｐｒｏｇｒａｍａｂｌｅ）メモリが知られている。ＯＴＰメモリは、単一回数の書き込みが可能な半導体記憶装置であり、フラッシュ型メモリなどと比較して回路構造が単純である。そのため、情報記録密度の高密度化が容易であり、安価かつ大容量の半導体記憶装置の実現手段として期待されている。
ゲート絶縁膜の絶縁破壊により、単一回数の書き込みを行うメモリセルが特許文献１に提案されている。図１１は、特許文献１にかかるメモリセルの構成を示す断面図である。このメモリセルでは、ｐウェル活性領域１０１上に、トランジスタ１１０ａ及び１１０ｂと、ハーフトランジスタ１１１ａ及び１１１ｂが形成されている。ｐウェル活性領域１０１には、ｎ＋領域１０２ａ〜ｃと、トレンチを絶縁体などで充填した素子分離１０３が形成されている。更に、その表面には、ゲート酸化膜１０４を介して、電極１０５ａ、１０５ｂ、１０６ａ及び１０６ｂが形成されている。電極１０５ａは端子ＶＲ２と接続されている。電極１０５ｂは端子ＶＲ１と接続されている。電極１０６ａ及びｂは、端子ＶＣ１と接続されている。また、トランジスタ１１０ａとトランジスタ１１０ｂとの間のｎ＋領域１０２ｂには、端子ＶＳ１が接続されている。
このメモリセルでは、例えば、端子ＶＣ１をビット線と、端子ＶＲ２をワード線と、端子ＶＳ１を供給線と接続する。このメモリセルに情報を書き込む場合は、ＶＳ１をグランド電位として、ＶＲ２とＶＣ１とを選択状態とする。この際、選択状態が十分に高い電圧であれば、電極１０６ａとｎ＋領域１０２ａとの間に存在するゲート酸化膜１０４に絶縁破壊を生じる。これにより、端子ＶＳ１、ＶＲ２及びＶＣ１とは、１つのトランジスタとして動作することが可能となる。
情報を読み出す場合は、端子ＶＣ１をドレイン、端子ＶＲ２をゲート、端子ＶＳ１をソースとする。ソースである端子ＶＳ１をグランド電位に、ゲートである端子ＶＲ２をハイレベル電位に、ドレインである端子ＶＣ１をハイレベル電位よりも低い電位とする。そして、ソースからドレインに流れる電流をモニターする。
ここで、ゲート酸化膜１０４が絶縁破壊されて導通状態となっていれば、電流が流れ、書き込み状態として認識される。一方、ゲート酸化膜１０４が絶縁破壊されていなければ電流は流れず、非書き込み状態として認識される。これにより、図１１に示すメモリセルは、単一回数書き込み可能な半導体記憶装置として機能する。
また、図１２は、特許文献２にかかるアンチヒューズトランジスタの構成を示す断面図である。このアンチヒューズトランジスタでは、図１２に示すように、例えばｐ型シリコンからなる基板２０１の一部に、ｎ＋型の拡散領域２０２及び２０３が形成されている。また、拡散領域２０２及び２０３からは、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２０４及び２０５が延設されている。拡散領域２０２と拡散領域２０３との間の基板２０１上には、可変厚さゲート酸化物２０６が形成されている。可変厚さゲート酸化物２０６は、拡散領域２０３側での厚みが、本来のゲート酸化物の厚さよりも薄く形成されている。可変厚さゲート酸化物２０６上には、ポリシリコンゲート２０７が形成されている。また、可変厚さゲート酸化物２０６及びポリシリコンゲート２０７の側面には、側壁スペーサ２０８が形成されている。
このアンチヒューズトランジスタに情報を書き込むには、例えばポリシリコンゲート２０７と拡散領域２０３との間に電圧を印加する。すると、可変厚さゲート酸化物２０６は拡散領域２０３側において薄く形成されているので、本来のゲート酸化物に対するよりも低い電圧で絶縁破壊させることができる。これにより、書き込み電圧を下げることができるとされている。
図１３Ａ〜Ｆは、特許文献２にかかるアンチヒューズトランジスタの一般的な製造工程を示す断面図である。まず、図１３Ａに示すように、例えばｐ型シリコンからなる基板２０１上に、ゲート酸化物２０６ａを形成する。その後、フォトリソグラフィによりレジスト２０９を形成する。続いて、図１３Ｂに示すように、ＲＩＥなどのドライエッチングにより、ゲート酸化物２０６ａをエッチングする。その後、レジスト２０９を除去する。続いて、図１３Ｃに示すように、基板２０１及びゲート酸化物２０６ａを覆うように、ゲート酸化物２０６ｂを形成する。
次に、図１３Ｄに示すように、フォトリソグラフィによりレジスト２１０を形成する。レジスト２１０は、可変厚さゲート酸化物２０６をエッチングにより形成するためのエッチングマスクとして使用される。ここで、理想的には、ゲート酸化物２０６ａの端部とレジスト２１０の端部とが、ずれることなく重ね合わされていることが望ましい。ところが、フォトリソグラフィで使用する露光装置の重ね合わせ精度には限界があるので、重ね合わせのずれを考慮したレイアウト設計を行う必要がある。そのため、可変厚さゲート酸化物２０６ａの幅をＬ０、フォトリソグラフィの重ね合わせ精度を±ΔＬとすると、設計上のゲート酸化物２０６を配置する領域は、Ｌ＝Ｌ０＋２ΔＬとしなければならない。
次に、図１３Ｅに示すように、ウェットエッチングにより、可変厚さゲート酸化物２０６を形成する。レジスト２１０を除去した後、基板２０１及び可変厚さゲート酸化物２０６を覆うようにポリシリコン層を形成する（不図示）。その後、フォトリソグラフィとエッチングにより、ポリシリコンゲート２０７形成する。次に、図１３Ｆに示すように、不純物を注入してＬＬＤ領域２０４及び２０５を形成する。続いて、フォトリソグラフィによりレジストマスク（不図示）を形成する。そのレジストマスクを用いて、イオン注入により、拡散領域２０２及び２０３を形成する。最後に、側壁スペーサ２０８を形成して、図１２に示すアンチヒューズトランジスタが作製される。
図１１に示した特許文献１にかかるメモリセルに情報を書き込むには、情報を読み出す場合に比べて、より高い書き込み電圧を印加する必要がある。そのため、書き込み電圧を供給するチャージポンプや電源を別途設ける必要があり、コストが増大する。また、書き込み電圧はメモリ領域以外の周辺回路にも印加されるので、信頼性の点でも不利となる。更に、一般に高電圧を扱うデバイスは半導体装置内で大きな面積を占めるため、実装コスト増大を招来する。
このような問題を解決するために、特許文献２では書き込み電圧を低減するためのアンチヒューズトランジスタが提案されている（図１２参照）。しかし、このアンチヒューズトランジスタを作製するには、可変厚さゲート酸化物２０６の厚さを２段階とする製造工程を経なければならないため、特許文献２にかかる半導体記憶装置は高密度集積が難しいという問題点が生じる。つまり、図１３Ｄで説明したように、特許文献２にかかるアンチヒューズトランジスタでは、ゲート酸化物２０６ａの端部とレジスト２１０の端部がずれることなく重ね合わされていることが望ましいため、レイアウト設計を行う際に重ね合わせ精度分の冗長性を考慮しなければならない。このことが、セル配置の間隔を狭める上で障害となり、高密度集積化を困難としている。
また、基板などがダメージを受けることによるトランジスタ特性の低下を避けるため、可変厚さゲート酸化物２０６の形成には、ウェットエッチングを用いなければならない。ところが、ウェットエッチングは等方性エッチングであるので、ゲート酸化物２０６は深さ方向のみならず、水平方向にもエッチングされる。そのため、水平方向のエッチングによる可変厚さゲート酸化物２０６の寸法減少についても考慮しなければならない。従って、レイアウト設計における冗長性を更に考慮せねばならず、高密度集積化にとっては益々不利となる。
すなわち、上述のアンチヒューズトランジスタの構成及び製造方法によっては、書き込み電圧の低減化と高密度集積化とを両立することは困難である。
本発明の第１の態様である半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の導電領域と、少なくとも前記第１の導電領域上に形成された第１の絶縁膜と、前記半導体基板上に形成された第２の絶縁膜と、少なくとも前記第１の絶縁膜上に形成された第１の電極と、を少なくとも備える状態記憶素子と、前記半導体基板上に前記状態記憶素子から延在して形成された前記第１の導電領域と、前記半導体基板上に前記第１の導電領域と離間して形成された第２の導電領域と、前記第１の導電領域と前記第２の導電領域との間の前記半導体基板上に形成され、前記状態記憶素子と共通する第２の絶縁膜と、少なくとも前記第２の絶縁膜上に形成された第２の電極と、を少なくとも備えるトランジスタと、を有し、前記第１の絶縁膜は、前記第２の絶縁膜よりも絶縁破壊耐圧が小さいものである。
本発明の第１の態様にかかる半導体記憶装置では、第１の絶縁膜は、トランジスタのゲート絶縁膜である第２の絶縁膜よりも絶縁破壊耐圧が小さい。よって、より小さな書き込み電圧で第１の絶縁膜を絶縁破壊させて、状態記憶素子に情報を記録することができる。
本発明の第２の態様である半導体記憶装置の製造方法は、情報が記録される状態記憶素子と、当該状態記憶素子に記録された情報を読み出すトランジスタと、を半導体基板上に集積する半導体記憶装置の製造方法であって、第２の絶縁膜を、前記トランジスタが配置される領域の前記半導体基板上と、前記状態記憶素子が配置される領域の前記半導体基板上と、に形成し、前記状態記憶素子から前記トランジスタまで延在する第１の導電領域と、前記トランジスタに配置される第２の導電領域と、を前記第２の絶縁膜をマスクとして離間して形成し、前記第２の絶縁膜よりも絶縁破壊耐圧が小さい第１の絶縁膜を、少なくとも前記第１の導電領域上に形成し、第１の電極を、少なくとも前記第１の絶縁膜上に形成し、第２の電極を、少なくとも前記第２の絶縁膜上に形成するものである。
本発明の第２の態様にかかる半導体記憶装置の製造方法では、トランジスタのゲート絶縁膜である第２の絶縁膜よりも絶縁破壊耐圧が小さい第１の絶縁膜を、状態記憶素子に形成することができる。よって、より小さな書き込み電圧で第１の絶縁膜を絶縁破壊させて、状態記憶素子に情報を記録することができる半導体記憶装置を作製することができる。
本発明によれば、低電圧での情報書き込みと高密度集積とを両立し得る半導体記憶装置とその製造方法を提供することができる。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる半導体記憶装置の構成について説明する。図１は、本実施の形態にかかる半導体記憶装置の構成を示す断面図である。図１に示すように、この半導体記憶装置は、情報が記録される状態記憶素子３１と、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタであるトランジスタ３２と、により構成される。
以下、図面を参照して本発明の実施の形態について説明する。まず、本実施の形態にかかる半導体記憶装置の構成について説明する。図１は、本実施の形態にかかる半導体記憶装置の構成を示す断面図である。図１に示すように、この半導体記憶装置は、情報が記録される状態記憶素子３１と、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタであるトランジスタ３２と、により構成される。
この半導体記憶素子では、例えばｐ型シリコンからなる半導体基板１上に、例えばｎ型の不純物拡散層からなる、第１の導電領域４１及び第２の導電領域４２が形成されている。
状態記憶素子３１では、第１の導電領域４１の少なくとも一部と接するように、例えば酸化シリコンからなる第１の絶縁膜４３が形成されている。第１の絶縁膜４３の上には、第１の導電層４５が形成されている。
また、半導体基板１上に、第２の絶縁膜４４が形成されている。第２の絶縁膜４４上には、第２の電極４６が形成されている。ただし、第２の絶縁膜４４及び第２の電極４６は、第２の絶縁膜４４及び第２の電極４６をマスク層として、第１の導電領域４１及び第２の導電領域４２を形成する都合上残存しているものである。従って、第２の絶縁膜４４及び第２の電極４６は、半導体記憶装置の製造工程の途中で取り除かれても構わない。
トランジスタ３２では、状態記憶素子から延在する第１の導電領域４１と、第２の導電領域４２との間の半導体基板１をチャネル層として、そのチャネル層上に、例えば第２の絶縁膜４４が形成されている。第２の絶縁膜４４上には、第２の電極４６が形成されている。すなわち、第２の絶縁膜４４はトランジスタ３２のゲート絶縁膜として、第２の電極４６はトランジスタ３２のゲート電極として機能する。
ここで、第１の絶縁膜４３は、第２の絶縁膜４４と同じ絶縁材料からなり、かつ薄く形成されている。そのため、第１の絶縁膜４３は、第２の絶縁膜４４よりも絶縁破壊電圧が小さい。これにより、第２の絶縁膜４４よりも低い電圧で第１の絶縁膜４３を絶縁破壊させて、状態記憶素子３１に情報を記録することが可能となる。また、第１の絶縁膜４３に、例えば第２の絶縁膜４４よりも絶縁破壊耐圧の低い絶縁材料を用いることにより、第１の絶縁膜４３の絶縁破壊耐圧を小さくしてもよい。
次に、この半導体記憶装置の製造方法について説明する。図２Ａ〜Ｅは、この半導体記憶装置の製造工程を示す断面図である。まず、図２Ａに示すように、例えばｐ型シリコンからなる半導体基板１上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコンからなる第２の絶縁膜と４４と、ポリシリコンからなる第２の電極４６と、を順に堆積させる。次に、図２Ｂに示すように、例えばフォトリソグラフィとエッチングにより、第２の絶縁膜４４及び第２の電極４６を部分的に除去する。次に、図２Ｃに示すように、第２の絶縁膜と４４及び第２の電極４６をマスクとして、例えばリンをイオン注入することにより、例えばｎ型の第１の導電領域４１と、第２の導電領域４２と、を形成する。
次に、例えば図２Ｄに示すように、例えばＣＶＤ法により、酸化シリコンからなる第１の絶縁膜と４３と、ポリシリコンからなる第１の電極４５と、を堆積させる。ここで、第１の絶縁膜４３の絶縁破壊耐圧を、第２の絶縁膜４４よりも小さくするため、例えば、第１の絶縁膜４３を第２の絶縁膜４４よるも薄く堆積させる。続いて、例えばフォトリソグラフィにより、状態記憶素子３１に第１のエッチングマスク４７を形成する。次に、図２Ｅに示すように、第１のエッチングマスク４７をマスクとして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライエッチングにより、第１の電極４５を、状態記憶素子３１において残存するように除去する。
最後に、第１の電極４５をマスクとして、例えばＲＩＥなどのドライエッチングにより、第１の絶縁膜４３を除去して、図１に示す状態記憶素子が作製される。
次に、この半導体記憶装置の動作について説明する。図３は、この半導体記憶装置が配置されたメモリセルのブロック図である。このメモリセルは、図３に示すように、ワード線ＷＬ１及び２がトランジスタ３２のゲートに接続されている。ビット線ＢＬ１及び２は、状態記憶素子３１である半トランジスタのゲートに接続されている。供給線ＳＬは、トランジスタ３２間に接続されている。
図４は、図３のIV−IV線での断面構成を示す断面図である。図３の構成要素に付された符号については、図１と同様であるので説明を省略する。この半導体記憶装置では、第１の絶縁膜４３を絶縁破壊させることで、情報の書き込みを行う。この半導体記憶装置へ情報を書き込むには、供給線ＳＬをグランド電位に、ワード線ＷＬ１をハイレベル電位とする。この状態でビット線ＢＬ１をハイレベル電位にすると、第１の絶縁膜４３に電圧が印加される。すると、第１の絶縁膜４３が絶縁破壊されて導通状態となる。
情報を読み出すには、例えば、ビット線ＢＬ１をドレイン、供給線ＳＬをソース、ワード線ＷＬ１をゲートとして用いる。ソースである供給線ＳＬをグランド電位に、ゲートであるワード線ＷＬ１をハイレベル電位に、ビット線ＢＬ１をハイレベル電位よりも低い電位とした場合の、ソースからドレインに流れる電流をモニターする。
ここで、第１の絶縁膜４３が絶縁破壊されて導通状態となっていれば、電流が流れ、書き込み状態として認識される。一方、第１の絶縁膜４３が絶縁破壊されていなければ、電流は流れず、非書き込み状態として認識される。
この半導体記憶装置では、第１の絶縁膜４３は第２の絶縁膜４４よりも薄く、かつ独立に形成されている。すなわち、第１の絶縁膜４３は任意の膜厚とすることができるので、所望の電圧にて絶縁膜４３を絶縁破壊させることができる。従って、特許文献１に記載のメモリセルなどのように、トランジスタのゲート絶縁膜を絶縁破壊させなければならない場合と比較して、より低電圧で情報を書き込むことができる。
また、上述の製造方法によれば、状態記憶素子３１とトランジスタ３２との距離は、デバイスパターンの重ね合わせ精度には依存せず、フォトマスクの寸法精度で一意に決まる。よって、レイアウト設計を行う際に、重ね合わせ精度を補償するための冗長性を考慮する必要が無く、状態記憶素子３１とトランジスタ３２とを最小の間隔で配置することが可能となる。従って、本構成及び製造方法によれば、半導体記憶装置の記録密度を向上させることがきる。
なお、この半導体記憶装置においては、例えば、図３及び４における供給線とビット線とを入れ替えることも可能である。図５は、図３における供給線とビット線とを入れ替えた場合のメモリセルのレイアウトを示すブロック図である。図６は、図５のVI−VI線での断面構成を示す断面図である。図６における半導体記憶装置でも、図４における場合と同様に、情報の書き込み、読み出しを行うことができる。
実施の形態２
以下では、実施の形態２にかかる半導体記憶装置について説明する。図７は、本実施の形態にかかる半導体記憶装置の構成を示す断面図である。図７に示すように、この半導体記憶装置は、例えばｐ型シリコンからなる半導体基板１上に、情報が記録される状態記憶素子３１と、ＭＯＳ型のトランジスタであるトランジスタ３２とが形成されている。半導体基板１上には、拡散層２と、例えばシリサイドからなる電極３が順に形成されている。また、拡散層２及び電極３と接して、活性層エクステンション４が形成されている。また、この半導体記憶装置は層間絶縁膜５で覆われている。状態記憶素子３１に挟まれた電極３上の層間絶縁膜５には開口が設けられ、電極３はビア２０により引き上げられている。
以下では、実施の形態２にかかる半導体記憶装置について説明する。図７は、本実施の形態にかかる半導体記憶装置の構成を示す断面図である。図７に示すように、この半導体記憶装置は、例えばｐ型シリコンからなる半導体基板１上に、情報が記録される状態記憶素子３１と、ＭＯＳ型のトランジスタであるトランジスタ３２とが形成されている。半導体基板１上には、拡散層２と、例えばシリサイドからなる電極３が順に形成されている。また、拡散層２及び電極３と接して、活性層エクステンション４が形成されている。また、この半導体記憶装置は層間絶縁膜５で覆われている。状態記憶素子３１に挟まれた電極３上の層間絶縁膜５には開口が設けられ、電極３はビア２０により引き上げられている。
トランジスタ３２においては、活性層エクステンション４に挟まれた半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、例えばポリシリコンからなる導電層７が形成されている。導電層７上には、例えばシリサイドからなる電極８が形成されている。そして、ゲート絶縁膜６、導電層７及び電極８の側面を覆う、例えば酸化シリコンからなる絶縁層９が形成されている。電極８上の層間絶縁膜５には開口が設けられ、電極８はビア２１により引き上げられている。
状態記憶素子３１においては、活性層エクステンション４を分断する素子分離領域１０が形成されている。ここでは、素子分離領域１０はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）としている。素子分離領域１０上には、例えば酸化シリコンからなるゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、例えばポリシリコンからなる導電層７が形成されている。
そして、活性層エクステンション４及び素子分離領域１０の上面と、ゲート絶縁膜６及び導電層７の側面とを覆う、例えば酸化シリコンからなる絶縁膜１１が形成されている。なお、この絶縁膜１１は、ゲート絶縁膜６に比べて絶縁破壊耐圧が小さくなるように形成されている。例えば、ゲート絶縁膜６と絶縁膜１１に用いる絶縁材料の組み合わせや、絶縁膜１１をゲート絶縁膜６よりも薄く形成するなどにより、絶縁膜１１の絶縁破壊耐圧を小さくすることができる。絶縁膜１１上には、例えばポリシリコンからなる導電層１２が形成されている。
そして、導電層７、絶縁膜１１及び導電層１２を覆う、例えばシリサイドからなる電極１３が形成されている。電極１３上の層間絶縁膜５には開口が設けられ、電極１３はビア２２により引き上げられている。また、絶縁膜１１、導電層１２及び電極１３の側面を覆う、例えば酸化シリコンからなる絶縁層９が形成されている。
本実施の形態にかかる半導体記憶装置では、状態記憶素子３１とトランジスタ３２との間に形成されている活性層エクステンション４が図１の第１の導電領域４１に対応する。また、トランジスタ３２において、ビア２０側に形成されている活性層エクステンション４が図１の第２の導電領域４２に対応する。なお、活性層エクステンション４には拡散層２が重畳して形成されているが、活性層エクステンション４と拡散層２とは、併せて図１の第１の導電領域４１及び第２の導電領域４２として機能することができる。
絶縁膜１１は図１の第１の絶縁膜４３に対応し、ゲート絶縁膜６は図１の第２の絶縁膜４４に対応する。また、電極１３が図１の第１の電極４５に、電極８が図１の第２の電極４６に対応する。そして、絶縁膜１１と電極１３との間に導電層１２が、ゲート絶縁膜６と電極８との間に導電層７が追加された構成となっている。
なお、第１及び第２の導電領域は、拡散層２と活性層エクステンション４の２つの拡散層を有しているが、これらを単一の拡散層に置き換えてもよい。
次に、この半導体記憶装置の製造方法について説明する。図８Ａ〜Ｐは、この半導体記憶装置の製造工程を示す拡大断面図である。図８Ａに示すように、例えば、ｐ型シリコンからなる半導体基板１上に、ＳＴＩからなる素子分離領域１０を形成する。続いて、半導体基板１及び素子分離領域１０上に、例えばＣＶＤ法により、酸化シリコンからなるゲート絶縁膜６と、ポリシリコンからなる導電層７を順に形成する。
次に、例えばフォトリソグラフィにより、レジストマスクを形成する（不図示）。続いて、図８Ｂに示すように、例えばＲＩＥなどのドライエッチングにより、ゲート絶縁膜６及び導電層７を部分的に除去する。続いて、レジストマスク除去後に、図８Ｃに示すように、例えばリンをイオン注入することにより、半導体基板１の表層にｎ型の活性層エクステンション４を形成する。
次に、図８Ｄに示すように、状態記憶素子３１及びトランジスタ３２を覆う、例えば酸化シリコンからなる絶縁膜１１と、例えばポリシリコンからなる導電層１２とを形成する。この際、例えば、絶縁膜１１を、絶縁膜１１同じ絶縁材料からなるゲート絶縁膜６よりも薄くすることにより、絶縁膜１１の絶縁破壊耐圧をゲート絶縁膜６よりも小さくすることができる。また、絶縁膜１１に用いる絶縁材料を、ゲート絶縁膜６よりも絶縁破壊耐圧が小さい絶縁材料としてもよい。
次に、図８Ｅに示すように、例えばフォトリソグラフィにより、レジスト２３を形成する。なお、レジスト２３は、図２Ｄの第１のエッチングマスク４７に対応する。
続いて、図８Ｆに示すように、レジスト２３をエッチングマスクとして、例えばＲＩＥなどのドライエッチングにより、導電層１２を部分的に除去する。その後、レジスト２３を除去する。
次に、図８Ｇに示すように、例えばＣＶＤ法により、酸化シリコンからなる酸化膜１４を、状態記憶素子３１及びトランジスタ３２を覆うように形成する。続いて、例えばフォトリソグラフィにより、レジストマスクを形成する（不図示）。続いて、図８Ｈに示すように、例えばＲＩＥなどのドライエッチングにより、酸化膜１４を部分的に除去する。その後、レジストマスクを除去する。
次に、図８Ｉに示すように、例えば硫酸を含む溶液を用いたウェットエッチングにより、トランジスタ３２の導電層１２を選択的に除去する。続いて、例えば緩衝弗酸を用いたウェットエッチングにより、絶縁膜１１、酸化膜１４を選択的に除去する。この際、状態記憶素子３１の絶縁膜１１を残存させるようにウェットエッチングを行う。なお、ポリシリコンからなる導電層１２のウェットエッチングに用いるエッチャントは、硫酸を含む溶液に限られず、ポリシリコンをエッチングできる他のエッチャントを用いることが可能である。また、絶縁膜１１及び１４のウェットエッチングに用いるエッチャントは緩衝弗酸に限られず、例えば弗酸やフッ化アンモニウム水溶液などの、酸化膜をエッチングできる他のエッチャントを用いることが可能である。
次に、図８Ｊに示すように、状態記憶素子３１及びトランジスタ３２を覆う、例えばＣＶＤ法により、酸化シリコンからなる絶縁層９を形成する。続いて、図８Ｋに示すように、例えばフォトリソグラフィにより、第２のエッチングマスクであるレジスト２４を形成する。続いて、図８Ｌに示すように、レジスト２４をエッチングマスクとして、例えばＲＩＥなどのドライエッチングにより、絶縁層９を部分的に除去する。その後、レジスト２４を除去する。
次に、図８Ｍに示すように、例えばリンをイオン注入することにより、ｎ型の拡散層２を形成する。続いて、図８Ｎに示すように、例えばコバルトからなる金属層１５を、状態記憶素子３１及びトランジスタ３２を覆うように形成する。そして、熱処理により、拡散層２及び導電層７の表層をシリサイド化する。その後、図８Ｏに示すように、例えばウェットエッチングにより、残存している金属層１５を除去して、電極３、８及び１３を形成する。
最後に、図８Ｐに示すように、例えばポリイミドからなる層間絶縁膜５を形成する。その後、この層間絶縁膜５の一部に開口を設け、電極３、８及び１３を、それぞれビア２０、２１及び２２で引き上げる。ビア２０、２１及び２２は、例えば銅などの導電性材料を開口に充填することにより形成される。以上の図８Ａ〜Ｐに示す工程を経ることにより、図１に示す半導体記憶装置を作製することができる。
この半導体記憶装置では、絶縁膜１１はゲート絶縁膜６よりも薄く、かつ独立に形成されている。すなわち、実施の形態１と同様に、低電圧で情報を書き込むことができる。
また、上述の製造方法によれば、状態記憶素子３１とトランジスタ３２との距離は、デバイスパターンの重ね合わせ精度には依存せず、第２のエッチングマスクであるレジスト２４の寸法精度で決まる。よって、実施の形態１と同様に、半導体記憶装置の記録密度を向上させることがきる。
また、素子分離領域１０のコーナー部では特に電界が集中する。つまり、絶縁膜１１と素子分離領域１０のコーナー部とが接している部分では、容易に絶縁破壊を生じさせることができる。従って、絶縁膜１１の絶縁破壊を生じさせる部分に接するように、素子分離領域１０のコーナー部を設けることは、低電圧書き込みを実現する上で有効である。
実施の形態３
実施の形態２にかかる半導体記憶装置は、実施の形態２と比較して、状態記憶素子３１及びトランジスタ３２の側面部の構成が異なる。これにより、実施の形態２に比べ少ない工数で半導体記憶装置を作製することができ、コスト削減の点で有利である。
実施の形態２にかかる半導体記憶装置は、実施の形態２と比較して、状態記憶素子３１及びトランジスタ３２の側面部の構成が異なる。これにより、実施の形態２に比べ少ない工数で半導体記憶装置を作製することができ、コスト削減の点で有利である。
まず、本実施の形態にかかる半導体記憶装置の構成について説明する。図９は、本実施の形態にかかる半導体記憶装置の構成を示す断面図である。ここでは、説明を簡略化するため、図７との相違点について説明する。トランジスタ３２では、図７における絶縁層９が、図９では絶縁膜１１及び導電層１２に置き換わっている。状態記憶素子３１では、絶縁層９が除去されている。その他の構成は図７と同様であるので、説明を省略する。
次に、この半導体記憶装置の製造方法について説明する。図８Ａ〜Ｆに示す製造工程については、実施の形態１にかかる製造方法と同様であるので、説明を省略する。図１０Ａ〜Ｅは、図８Ｆ以降の本実施の形態にかかる半導体記憶装置の製造方法を示す拡大断面図である。図８Ｆに示す工程を終えた後に、図１０Ａに示すように、導電層１２をマスクとして、例えばＲＩＥなどのドライエッチングにより、絶縁膜１１を部分的に除去する。次に、図１０Ｂに示すように、例えばリンなどをイオン注入することにより、ｎ型の拡散層２を形成する。その後、状態記憶素子３１及びトランジスタ３２を覆う、例えばコバルトからなる金属層１５を形成する（不図示）。
次に、例えばフォトリソグラフィによりレジストマスクを形成する（不図示）。続いて、図１０Ｃに示すように、例えばドライエッチングにより、金属層１５を部分的に除去する。続いて、図１０Ｄに示すように、熱処理によりシリサイド化を行い、電極３、８及び１３を形成する。なお、絶縁膜１１は十分に薄く形成されているので、状態記憶素子３１の導電層７と導電層１２とは、電極１３を介して電気的に接続される。
最後に、図１０Ｅに示すように、例えばポリイミドからなる層間絶縁膜５を形成する。その後、この層間絶縁膜５の一部に開口を設け、電極３、８及び１３を、それぞれビア２０、２１及び２２で引き上げる。ビア２０、２１及び２２は、例えば銅などの導電性材料を開口に充填することにより形成される。以上の工程を経ることにより、図９に示す半導体記憶装置を作製することができる。
この半導体記憶装置では、トランジスタ３２の側面部は、図７に示す絶縁層９から、絶縁膜１１及び導電層１２に置き換わっている。しかし、導電層７と導電層１２との間の電気伝導は、絶縁膜１１により阻止される。また、状態記憶素子３１の側面部は、図７に示す絶縁層９が存在しない。しかし、絶縁層９は状態記憶素子３１における情報の書き込みにはかかわらない。よって、本構成にかかる半導体記憶装置は、図７に示す半導体記憶装置と同様の動作を行うことができる。すなわち、低電圧の書き込みが可能であり、かつ記録密度を向上させることができる。
更に、本構成及び製造方法によれば、図７に示す絶縁層９を形成する工程が存在しないので、実施の形態２に比べて、製造工程を短縮することができる。そのため、製造コスト削減の点で有利である。
また、実施の形態１におけるように、供給線とビット線を適宜入れ替えて用いることも可能である。
他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、半導体の導電型を入れ替えても、同様の機能を有する半導体記憶装置が実現できることは言うまでもない。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、半導体の導電型を入れ替えても、同様の機能を有する半導体記憶装置が実現できることは言うまでもない。
また、基板に用いる半導体はシリコンに限られず、例えば、ヒ化ガリウム、窒化ガリウム、炭化シリコンなどの他の化合物半導体材料などを用いることができる。
絶縁膜及び絶縁層についても、酸化シリコンに限られるものではなく、例えば、酸窒化シリコンなどの他の絶縁材料を用いることが可能である。
イオン注入により注入する不純物は、リンに限られず、例えばヒ素などの他のｎ型不純物を用いることが可能である。
１ 半導体基板
２ 拡散層
３ 電極
４ 活性層エクステンション
５ 層間絶縁膜
６ ゲート絶縁膜
７ 導電層
８ 電極
９ 絶縁層
１０ 素子分離領域
１１ 絶縁膜
１２ 導電層
１３ 電極
１４ 酸化膜
１５ 金属層
２０、２１、２２ ビア
２３、２４ レジスト
３１ 状態記憶素子
３２ トランジスタ
４１ 第１の導電領域
４２ 第２の導電領域
４３ 第１の絶縁膜
４４ 第２の絶縁膜
４５ 第１の電極
４６ 第２の電極
４７ 第１のエッチングマスク
１０１ ｐウェル活性領域
１０２ａ〜ｃ ｎ＋領域
１０３ 素子分離領域
１０４ ゲート酸化膜
１０５ａ、ｂ 電極
１０６ａ、ｂ 電極
１１０ａ、ｂ トランジスタ
１１１ａ、ｂ ハーフトランジスタ
２０１ 基板
２０２、２０３ ｎ＋拡散領域
２０４、２０５ ＬＤＤ領域
２０６ 可変厚みゲート酸化物
２０６ａ、ｂ ゲート酸化物
２０７ ポリシリコンゲート
２０８ 側壁スペーサ
２０９、２１０ レジスト
ＢＬ、ＢＬ１、ＢＬ２ ビット線
ＳＬ、ＳＬ１、ＳＬ２ 供給線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
２ 拡散層
３ 電極
４ 活性層エクステンション
５ 層間絶縁膜
６ ゲート絶縁膜
７ 導電層
８ 電極
９ 絶縁層
１０ 素子分離領域
１１ 絶縁膜
１２ 導電層
１３ 電極
１４ 酸化膜
１５ 金属層
２０、２１、２２ ビア
２３、２４ レジスト
３１ 状態記憶素子
３２ トランジスタ
４１ 第１の導電領域
４２ 第２の導電領域
４３ 第１の絶縁膜
４４ 第２の絶縁膜
４５ 第１の電極
４６ 第２の電極
４７ 第１のエッチングマスク
１０１ ｐウェル活性領域
１０２ａ〜ｃ ｎ＋領域
１０３ 素子分離領域
１０４ ゲート酸化膜
１０５ａ、ｂ 電極
１０６ａ、ｂ 電極
１１０ａ、ｂ トランジスタ
１１１ａ、ｂ ハーフトランジスタ
２０１ 基板
２０２、２０３ ｎ＋拡散領域
２０４、２０５ ＬＤＤ領域
２０６ 可変厚みゲート酸化物
２０６ａ、ｂ ゲート酸化物
２０７ ポリシリコンゲート
２０８ 側壁スペーサ
２０９、２１０ レジスト
ＢＬ、ＢＬ１、ＢＬ２ ビット線
ＳＬ、ＳＬ１、ＳＬ２ 供給線
ＷＬ、ＷＬ１、ＷＬ２ ワード線
Claims (12)
- 半導体基板と、
前記半導体基板上に形成された第１の導電領域と、
少なくとも前記第１の導電領域上に形成された第１の絶縁膜と、
前記半導体基板上に形成された第２の絶縁膜と、
少なくとも前記第１の絶縁膜上に形成された第１の電極と、を少なくとも備える状態記憶素子と、
前記半導体基板上に前記状態記憶素子から延在して形成された前記第１の導電領域と、
前記半導体基板上に前記第１の導電領域と離間して形成された第２の導電領域と、
前記第１の導電領域と前記第２の導電領域との間の前記半導体基板上に形成され、前記状態記憶素子と共通する第２の絶縁膜と、
少なくとも前記第２の絶縁膜上に形成された第２の電極と、を少なくとも備えるトランジスタと、を有し、
前記第１の絶縁膜は、前記第２の絶縁膜よりも絶縁破壊耐圧が小さい、半導体記憶装置。 - 前記状態記憶素子は、
前記第１の絶縁膜と前記第１の電極との間に形成された導電層をさらに備える、
請求項１に記載の半導体記憶装置。 - 前記第１の絶縁膜は、
前記第２の絶縁膜と同じ絶縁材料からなり、かつ前記第２の絶縁膜よりも薄い、
請求項１又は２に記載の半導体記憶装置。 - 前記第１の絶縁膜は、
前記第２の絶縁膜よりも絶縁破壊耐圧が小さい絶縁材料からなる、
請求項１又は２に記載の半導体記憶装置。 - 前記導電層はポリシリコンからなる、
請求項２乃至４のいずれか一項に記載の半導体記憶装置。 - 前記状態記憶素子は、
前記半導体基板上に、前記第１の絶縁膜及び前記第１の導電領域と接して形成された素子分離領域を更に備える、
請求項１乃至５のいずれか一項に記載の半導体記憶装置。 - 前記素子分離領域は、
前記半導体基板に形成されたトレンチに充填された絶縁体からなる、
請求項６に記載の半導体記憶装置。 - 前記第１の電極にはビット線が接続され、
前記第２の電極にはワード線が接続され、
前記第２の導電領域には供給線が接続されている、
請求項１乃至７のいずれか一項に記載の半導体記憶装置。 - 前記第１の電極には供給線が接続され、
前記第２の電極にはワード線が接続され、
前記第２の導電領域にはビット線が接続されている、
請求項１乃至８のいずれか一項に記載の半導体記憶装置。 - 情報が記録される状態記憶素子と、当該状態記憶素子に記録された情報を読み出すトランジスタと、を半導体基板上に集積する半導体記憶装置の製造方法であって、
第２の絶縁膜を、前記トランジスタが配置される領域の前記半導体基板上と、前記状態記憶素子が配置される領域の前記半導体基板上と、に形成し、
前記状態記憶素子から前記トランジスタまで延在する第１の導電領域と、前記トランジスタに配置される第２の導電領域と、を前記第２の絶縁膜をマスクとして離間して形成し、
前記第２の絶縁膜よりも絶縁破壊耐圧が小さい第１の絶縁膜を、少なくとも前記第１の導電領域上に形成し、
第１の電極を、少なくとも前記第１の絶縁膜上に形成し、
第２の電極を、少なくとも前記第２の絶縁膜上に形成する、半導体記憶装置の製造方法。 - 第１の絶縁膜を、前記状態記憶素子と前記トランジスタとを覆って堆積し、
導電層を前記第１の絶縁膜上に堆積し、
少なくとも前記第１の導電領域上に開口部が設けられた第１のエッチングマスクを、前記導電層上に形成し、
前記第１のエッチングマスクを用いて前記導電層を部分的に除去し、
残存している前記導電層をマスクとして前記第１の絶縁膜を部分的に除去することで前記第１の絶縁膜を前記第１の導電領域上に形成し、
前記第１の電極を前記導電層上に形成することで、前記第１の電極を前記第１の絶縁膜上に形成する、
請求項１０に記載の半導体記憶装置の製造方法。 - 前記第１の絶縁膜を前記第１の導電領域上に形成する際に、
絶縁層を、前記状態記憶素子と前記トランジスタとを覆って堆積し、
少なくとも前記第１の導電層上に開口部が設けられた第２エッチングマスクを、前記絶縁層上に形成し、
前記絶縁層を、前記第２のエッチングマスクを用いて部分的に除去する、
請求項１１に記載の半導体記憶装置の製造方法。
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