JP4609722B2 - 強誘電体記憶装置および電子機器 - Google Patents

Description

本発明は、強誘電体記憶装置およびそれを備えた電子機器に関するものである。

強誘電体メモリ（ＦｅＲＡＭ、Ferroelectric Random Access Memory）は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性および不揮発性などの観点から注目されている。

メモリセルアレイを構成する各強誘電体メモリセルは、強誘電体キャパシタとトランジスタより成り、強誘電体キャパシタの一端はプレート線と接続され、他端はトランジスタ部を介してビット線に接続される。

かかるメモリセルの構成は、下記非特許文献１（「強誘電体メモリーの新展開」、Ｐ．３、図３）等に示すように、トランジスタのソース、ドレイン領域上にプラグを形成し、強誘電体キャパシタやビット線との接続を図っている。
強誘電体メモリーの新展開、シーエムシー出版、Ｐ．３

本発明者は、強誘電体記憶装置の研究・開発に従事しており、装置特性の向上を図るべく、鋭意検討を重ねている。

かかる研究・開発の中で、装置中のメモリセルアレイの外周部において、不良が発生し易いことが判明した。これは、メモリセルアレイの外周部においては、パターンの粗密が生じやすいことが原因である。

かかる不具合の解決策として、メモリセルアレイの外周部にダミーセル（ダミートランジスタやダミーキャパシタ等）を配置する方法が考えられる。このようにメモリセルとして機能させないダミーセルを配置することで、メモリセルアレイの最外周近傍においてもメモリセルの構成部位の規則正しい配置を担保し、メモリセルの形状を補償するのである。

しかしながら、プレート線にダミーキャパシタが接続されると、プレート線に対する負荷が大きくなってしまう。従って、かかる負荷を低減させるべく、プレート線とダミーキャパシタとは、接続させない構成を検討していた。

しかしながら、かかる構成を採用しても、不良率は低減するものの、未だメモリセルアレイの最外周近傍において不良が発生することが判明した。かかる原因は、追って詳細に説明するように、ダミーセルエリアにおいては、キャパシタの下部（直下）に位置する接続部（コンタクト部、プラグ）を形成していないため、メモリセルアレイの最外周近傍においてその形状が補償されず、その上部の強誘電体膜に凹凸が形成されることによるものと判明した。

強誘電体膜の配向性がその記憶特性に大きく関係する強誘電体記憶装置においては、膜の凹凸によりその配向性が悪くなり、記憶特性を劣化させてしまうのである。

このような不具合を回避するため、ダミーセルの構成をメモリセルと同一とすることで、上記接続部の形状を補償することも可能であるが、この場合、前述したダミーキャパシタ容量がさらなる負荷となり、動作速度を低下させてしまう。

本発明は、強誘電体記憶装置の特性を向上させることを目的とする。特に、所定の構成のダミーセルを設けることにより、メモリセルの各構成部位の形状を補償することを目的とする。また、ダミーセルを所定の構成とすることで、ダミーセルを設けても高速動作が可能な強誘電体記憶装置を提供することを目的とする。

この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成され、従属項は本発明の更なる有利な具体例を規定する。

メモリセルを含むメモリセル領域と、ダミーセルを含み前記メモリセル領域の周辺に配置されるダミーセル領域と、を含む強誘電体記憶装置において、前記メモリセルは、トランジスタと、第１の強誘電体キャパシタと、前記トランジスタと前記第１の強誘電体キャパシタの第１電極とを接続する第１のプラグと、を含み、前記ダミーセルは、第２の強誘電体キャパシタと、前記第２の強誘電体キャパシタの第１電極と基体を接続する第２のプラグと、を含み、前記ダミーセル領域において、前記ダミーセルは第１のダミーセル列及び第２のダミーセル列を形成するものであり、
（ａ）前記メモリセルは、
（ａ１）前記基体上に形成された第１ゲート電極と、
（ａ２）前記第１ゲート電極の下に形成された第１絶縁膜と、
（ａ３）前記第１ゲート配線の両側の前記基体中に形成された第１および第２拡散層と、
を有し、
（ｂ）前記ダミーセルは、
（ｂ１）前記基体上に形成された第２ゲート電極と、
（ｂ２）前記第２ゲート電極の下に形成された第２絶縁膜と、
（ｂ３）前記第２ゲート配線の両側の前記基体中に形成された第３および第４拡散層と、
を有する疑似トランジスタを構成しており、
前記第２ゲート電極と前記第３拡散層の前記第２ゲート電極側の端部とが離間しており、
前記ダミーセルの前記第２絶縁膜は、前記メモリセルの前記第１ゲート電極下の第１絶縁膜より厚く形成されていることにより、前記第２ゲート電極に電位が印加されてもオン状態とならないことを特徴とする。

本発明によれば、ダミーセルにおいて、擬似トランジスタを設けたので、そのゲート電極に電位が印加されても、オン状態とならず、ビット線やプレート線に接続されることがないため、これらの配線に対する負荷が低減され、動作速度を向上することができる。また、トランジスタがオンしないため、ワード線（ゲート電極）に対する負荷を低減することができ、動作速度を向上することができる。

ここで、「擬似トランジスタ」とは、例えば、トランジスタを構成するゲート電極、ゲート絶縁膜、ソース、ドレイン領域等の構成部位の欠如や、構成部位の変形等を含む。構成部位の変形には、ソース、ドレイン領域の形成部位を変則的にする、ゲート絶縁膜の膜厚を大きくする等が含まれる。

例えば、前記第２絶縁膜は、前記第２セルのゲート電極より広く形成されている。

また、前記第１および第２強誘電体キャパシタの第２電極上に第３のプラグを有し、前記第２強誘電体キャパシタの第２電極上に第４のプラグを有していてもよい。

また、前記ダミーセル領域は前記メモリセル領域より外側に位置していてもよい。。

また、前記メモリセルは、アレイ状に配置され、前記ダミーセルは、アレイ状に配置された複数の前記メモリセルの外周、もしくは複数の前記メモリセルの間に配置されていてもよい。

また、本発明は、上記強誘電体記憶装置を有する電子機器でもある。ここで「電子機器」とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

まず、本実施の形態の強誘電体記憶装置（強誘電体メモリ、半導体記憶装置）のブロック構成について説明する。

図１は、本実施の形態の強誘電体記憶装置の構成を示すブロック図である。図示するように、装置内には、メモリセルアレイ（メモリセル領域、メモリセル部）ＭＣＡと、その外周に位置するダミーセルエリア（領域、部）ＤＣＡと、周辺回路エリアＰＡが存在する。なお、ここでは、メモリセルアレイＭＣＡと、その外周に位置するダミーセルエリアＤＣＡとを併せてメモリエリアＭＡという。

図２は、メモリセルアレイＭＣＡの構成を示す回路図の一例である。図示するように、０〜ｎのワード線ＷＬおよびプレート線ＰＬは第１方向に延在し、０〜ｎのビット線（ビット線対）ＢＬ、ＢＬｂは、第２方向に延在している。このワード線ＷＬ（プレート線ＰＬ）とビット線ＢＬ、ＢＬｂとの交点にメモリセルが配置されている。

即ち、メモリセルアレイＭＣＡ中には、強誘電体キャパシタＣａおよびトランジスタ（ｎチャネル型ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor））Ｔからなるメモリセルがアレイ状に複数配置されて、強誘電体キャパシタ（キャパシタ、容量部）Ｃａの一端は、トランジスタＴを介してビット線ＢＬ、ＢＬｂに接続され、他端は、プレート線ＰＬに接続されている。また、トランジスタＴのゲート電極（ゲート配線）はワード線ＷＬとなる。

強誘電体キャパシタＣａは、その一方端と他方端との電圧差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をビット線ＢＬ、ＢＬｂに放出する。

次いで、図３〜図１０を参照しながら本実施の形態の強誘電体記憶装置の詳細な構成について説明する。図３〜図１０は、本実施の形態の強誘電体記憶装置の製造工程を示す工程断面図もしくは要部平面図である。図３、図５、図７および図９に示す断面図は、それぞれ図４、図６、図８、図１０に示す平面図のＡ−Ａ’およびＢ−Ｂ’断面に対応する。また、各平面図は、例えば、図１の領域ａ部に対応する。

まず、本実施の形態の強誘電体記憶装置の構造について説明する。なお、本実施の形態の強誘電体記憶装置の構造は、後述するその製造方法の説明により明確となるため、ここではその特徴的な部分について詳細に説明する。

最終工程図である図９および図１０に示すように、半導体基板（基板）１のメモリセルエリアＭＣＡには、メモリセルを構成するトランジスタＴと強誘電体キャパシタＣａが形成されている。このトランジスタＴは、基板１上に形成されたゲート絶縁膜５、ゲート電極（ゲート配線、ワード線ＷＬ）Ｇおよびその両側のソース、ドレイン領域７よりなる。また、強誘電体キャパシタＣａは、下部電極ＬＥ、強誘電体膜ｆｅおよび上部電極ＵＥよりなる。

トランジスタＴのソース、ドレイン領域７（一端）は、その上部の接続部（プラグ、コンタクト、ビア）Ｃ３、パターンＰ３および接続部Ｃ４を介してビット線ＢＬに接続されている。また、トランジスタＴのソース、ドレイン領域７（他端）は、その上部の接続部Ｃ１を介して強誘電体キャパシタＣａの下部電極ＬＥと接続されている。また、強誘電体キャパシタＣａの上部電極ＵＥは、その上部の接続部Ｃ２を介してプレート線ＰＬに接続されている。

一方、基板１のダミーセルエリアＤＣＡには、ダミーセルを構成するダミートランジスタ（擬似トランジスタ）Ｔと強誘電体キャパシタＣａが形成されている。このダミートランジスタＤＴは、基板１上に形成されたゲート絶縁膜５、ゲート電極Ｇを有し、その両側の基板１中にソース、ドレイン領域（拡散層、半導体領域）７を有するが、ゲート電極Ｇの端部とソース、ドレイン領域７の端部とが、一定の距離（図５、図６のＤ１）だけ離間している。

また、ダミートランジスタＤＴのゲート電極Ｇの下には、分離絶縁膜３が形成されている。従って、ダミートランジスタＤＴのゲート電極Ｇの下の絶縁膜（３ａ）は、メモリセルのゲート絶縁膜５よりはるかに大きい。

また、この分離絶縁膜３ａの幅（図５、図６のＷ１）は、ゲート電極Ｇの幅（図５、６のＷ２）より大きい（広い）。従って、ソース、ドレイン領域７がゲート電極Ｇの端部下まで延在できず、前述したように、これらが一定の距離（Ｄ１）だけ離間することとなる。

他の構成は、メモリセルと同様であり、強誘電体キャパシタＣａは、下部電極ＬＥ、強誘電体膜ｆｅおよび上部電極ＵＥよりなる。

また、ダミートランジスタＤＴのソース、ドレイン領域７（一端）は、その上部の接続部Ｃ３、パターンＰ３および接続部Ｃ４を介してビット線ＢＬに接続されている。また、ダミートランジスタＤＴのソース、ドレイン領域７（他端）は、その上部の接続部Ｃ１を介して強誘電体キャパシタＣａの下部電極ＬＥと接続されている。また、強誘電体キャパシタＣａの上部電極ＵＥは、その上部の接続部Ｃ２を介してプレート線ＰＬに接続されている。

次いで、本実施の形態の強誘電体記憶装置の各部位の構成をその製造工程を追って明確にする。

図３および図４に示すように、基板１として例えばシリコン基板を準備し、その主表面に素子形成領域Ａｃを形成する（図４）。この素子形成領域Ａｃは、素子分離絶縁膜３により区画される。この素子分離絶縁膜３は、例えば、次のように形成する。まず、素子形成領域Ａｃ以外の基板１をエッチングし、分離溝を形成した後、分離溝内を含む基板１上に絶縁膜として例えば酸化シリコン膜をＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて堆積する。次いで、エッチバック法やＣＭＰ（chemical mechanical polish、化学的機械的研磨）法を用いて、酸化シリコン膜を基板１の表面が露出するまで除去する。その結果、図４に示すように、略矩形の素子形成領域Ａｃが素子分離絶縁膜３によって区画される。

ここで、ダミーセルエリアＤＣＡにおいては、略矩形の素子形成領域Ａｃ内を分離するよう別途絶縁膜（分離絶縁膜）３ａを形成する。かかる絶縁膜３ａは、後述するゲート電極（ワード線ＷＬ）Ｇ下に形成され、絶縁膜３ａの幅（Ｗ１）は、ゲート電極Ｇの幅（Ｗ２）より大きい（図５、図６参照）。次いで、ｐ型不純物を注入（インプラ）することによりｐ型ウエル２を形成する。

次いで、図５および図６に示すように、トランジスタＴ、ダミートランジスタＤＴおよび接続部Ｃ１を形成する。まず、基板１上にゲート絶縁膜５として例えば酸化膜を、熱酸化法やＣＶＤ法を用いて形成し、次いで、その上部に半導体膜として例えば、シリコン膜をＣＶＤ法を用いて堆積する。

次いで、フォトレジスト膜（以下、単に「レジスト膜」という）を形成し、露光および現像（フォトリソグラフィー）することにより、レジスト膜（マスク膜、レジストマスク）をライン状に残存させ、かかるレジスト膜をマスクとして半導体膜をエッチングすることにより第１方向にライン状に延在するゲート電極Ｇ（ワード線ＷＬ）を形成する（図６）。次いで、レジスト膜を例えばアッシングにより除去する。なお、以降、レジスト膜の形成、フォトリソグラフィー、エッチングおよびレジスト膜除去の一連の工程をパターニングという。

ここで、ダミーセルエリアＤＣＡにおいては、分離絶縁膜３ａ上にゲート電極Ｇ（ワード線ＷＬ）が形成され、前述した通り、ゲート電極Ｇの幅（Ｗ２）は、分離絶縁膜３ａの幅（Ｗ１）より小さい。

次いで、ゲート電極Ｇの両側にリン等のｎ型不純物を注入（インプラ）することによりソース・ドレイン領域７を形成する。このゲート電極Ｇの両側のソース・ドレイン領域７のうち、いずれか一方がソース領域となり、他方がドレイン領域となる。

ここで、ダミーセルエリアＤＣＡにおいては、ゲート電極Ｇの両側の基板中には、分離絶縁膜３ａが延在しているため、かかる領域には、ソース・ドレイン領域（拡散層）７が形成されず、図５に示すように、オフセット構造となる。即ち、ゲート電極Ｇの端部とソース・ドレイン領域７のゲート電極Ｇ側の端部とが距離Ｄ１だけ離間する。

このように、ダミーセルエリアＤＣＡにおいては、１）ゲート電極Ｇの下に分離絶縁膜３ａが存在し、また、２）ゲート電極Ｇの端部からソース・ドレイン領域（拡散層）７の端部までが離間しているので、ダミートランジスタＤＴは、擬似トランジスタ構造（メモリセルのトランジスタと類似の構成）となっているが、トランジスタとして機能し得ない。

次いで、トランジスタＴおよびダミートランジスタＤＴ上に層間絶縁膜９として例えば酸化シリコン膜をＣＶＤ法で形成し、層間絶縁膜９をパターニングすることにより一方のソース・ドレイン領域（拡散層）７上にコンタクトホールを形成し、この内部に導電性膜を埋め込むことにより接続部Ｃ１を形成する。

例えば、コンタクトホール内を含む層間絶縁膜９上に導電性膜を堆積し、この導電性膜の上部を層間絶縁膜９の表面が露出するまでエッチバックもしくはＣＭＰを施すことにより接続部Ｃ１を形成する。

ここで、ＣＭＰ法を用いて接続部Ｃ１を形成した場合には、いわゆるディシング現象が問題となる。これは、基板１の部位において研磨量が異なる現象である。例えば基板１の中心部においては、研磨量が多く、基板１の周辺部においては、研磨量が少ないといった傾向にある。また、パターンが蜜な領域においては、研磨量が少なく、パターンが疎な領域においては、研磨量が多くなる傾向にある。

従って、接続部Ｃ１の形成される位置によってその高さに差が生じることが考えられる。図５のダミーセルエリアＤＣＡにおいては、図中の右側の接続部Ｃ１が低く形成されてしまった場合を示す。これは、接続部Ｃ１が短ピッチで規則正しく配列されているメモリエリアＭＡ（メモリセルアレイＭＣＡおよびダミーセルエリアＤＣＡ）と比較し、周辺回路エリアＰＡのパターンピッチは緩和される（図１参照）。従って、メモリエリアＭＡ内においては、研磨量が少なく、周辺回路エリアＰＡにおいては研磨量が多くなる。従って、メモリセルアレイＭＣＡと周辺回路エリアＰＡとの境界に位置するダミーセルエリアＤＣＡにおいては、周辺回路エリアＰＡの影響を受け研磨量が多くなる。その結果、接続部Ｃ１の高さがメモリセルのそれより低くなることがある。

なお、ここでは、ダミーセルの接続部Ｃ１の高さが低くなる場合について説明したが、高くなる場合もある。また、ここでは、ＣＭＰの場合を例に説明したが、エッチバックの場合も類似の問題が生じ得る。また、成膜やパターニング工程において、メモリセルアレイＭＣＡと周辺回路エリアＰＡとの境界においては、前述したパターンピッチの差による成膜性やパターンの変形が生じやすい。

しかしながら、本実施の形態においては、ダミーセルエリアＤＣＡ（ダミーセル）においても、接続部Ｃ１を形成したので、メモリセルアレイＭＣＡ（メモリセル）の接続部Ｃ１の形状が補償される。即ち、接続部Ｃ１の高さに差が生じたとしても、その差をダミーセルエリアＤＣＡ内で終息させることが可能であり、メモリセルアレイＭＣＡの接続部Ｃ１の高低差（高さのばらつき）を低減することができる。言い換えれば、例え図５に示すように、接続部Ｃ１が低く形成されても、かかる不具合はダミーセルエリアＤＣＡ内で生じ、メモリセルアレイＭＣＡの接続部Ｃ１の形状が担保される。

次いで、図７および図８に示すように、接続部Ｃ１の上部に強誘電体キャパシタＣａを形成する。まず、接続部Ｃ１を含む層間絶縁膜９上に下部電極ＬＥとなる導電性膜を堆積し、次いで、その上部に強誘電体膜ｆｅを堆積する。さらに、その上部に上部電極ＵＥとなる導電性膜を堆積し、これらの膜をパターニングすることにより強誘電体キャパシタＣａを形成する。

ここで、ダミーセルエリアＤＣＡにおいても、強誘電体キャパシタＣａを形成したので、メモリセルアレイＭＣＡの強誘電体キャパシタＣａの形状が補償される。

また、前述した通り、接続部Ｃ１の高さに差が生じたとしても、その差がダミーセルエリアＤＣＡ内で生じているので、メモリセルアレイＭＣＡの接続部Ｃ１の高低差を低減することができるため、その上部に形成される強誘電体キャパシタＣａ（下部電極ＬＥ、強誘電体膜ｆｅ、上部電極ＵＥ）の平坦性を確保することができる。特に、強誘電体膜ｆｅの接続部Ｃ１に起因する段差を低減することができる。

例えば、図７に示すように、ダミーセルエリアＤＣＡにおいて、図中の右側の接続部Ｃ１が低く形成されてしまった場合には、強誘電体キャパシタＣａ、特に、強誘電体膜ｆｅに段差が生じる。

ここで、強誘電体記憶装置においては、強誘電体膜の配向性がその記憶特性に大きく関係し、膜の配向性を良くする、即ち、膜を構成する分子を同一方向に向かせることが、記憶特性向上の重要な要素となる。

従って、前述の段差が、メモリセルアレイＭＣＡで生じた場合は、かかる段差部において強誘電体膜を構成する各分子の配向性が乱れ、記憶特性が劣化する。

これに対し、本実施の形態によれば、メモリセルアレイＭＣＡの接続部Ｃ１の高低差を低減することができ、その上部に形成される強誘電体膜ｆｅの平坦性を向上させることができるため、装置の記憶特性（読み出し、書き込み特性）を向上させることができる。

また、前述したように、ダミーセルエリアＤＣＡにおいてゲート電極Ｇの端部とソース・ドレイン領域７の端部とが距離Ｄ１だけ離間しているため、プレート線ＰＬおよびビット線ＢＬに電位が印加されても、当該部位（離間部）においてフローティング状態となり、プレート線ＰＬにキャパシタ容量が負荷されることはない。また、ビット線ＢＬの負荷も低減することができる。よって、高速動作が可能となる。

また、ワード線ＷＬに電位が印加されても、ダミーセルエリアＤＣＡにおけるダミートランジスタＤＴはオンしないため、ワード線ＷＬの負荷も低減することができる。よって、高速動作が可能となる。

次いで、強誘電体キャパシタＣａ上に層間絶縁膜１１として例えば酸化シリコン膜をＣＶＤ法で形成し、上部電極ＵＥ上の層間絶縁膜１１をパターニングすることによりコンタクトホールを形成し、この内部に導電性膜を埋め込むことにより接続部Ｃ２を形成する。この際、トランジスタＴおよびダミートランジスタＤＴのソース・ドレイン領域（拡散層）７上にも接続部Ｃ３を形成する。これらの接続部Ｃ２、Ｃ３も接続部Ｃ１と同様に形成することができる。このようにダミーセルエリアＤＣＡにおいても、接続部Ｃ２、Ｃ３を形成したので、メモリセル部の接続部Ｃ２、Ｃ３の形状が補償される。

次いで、図９および図１０に示すように、接続部Ｃ２上を含む層間絶縁膜１１上に導電性膜を堆積し、接続部Ｃ２上に第１方向に延在するようライン状にパターニングすることでプレート線ＰＬを形成する。この際、接続部Ｃ３上にも略矩形のパターンＰ３を形成する。このようにダミーセルエリアＤＣＡにおいても、パターンＰ３を形成したので、メモリセル部のパターンＰ３の形状が補償される。

次いで、プレート線ＰＬ上に層間絶縁膜１３として例えば酸化シリコン膜をＣＶＤ法で形成し、パターンＰ３（接続部Ｃ３）上の層間絶縁膜１３をパターニングすることによりコンタクトホールを形成し、この内部に導電性膜を埋め込むことにより接続部Ｃ４を形成する。この接続部Ｃ４も接続部Ｃ１と同様に形成することができる。このようにダミーセルエリアＤＣＡにおいても、接続部Ｃ４を形成したので、メモリセル部の接続部Ｃ４の形状が補償される。

次いで、接続部Ｃ４上を含む層間絶縁膜１３上に導電性膜を堆積し、接続部Ｃ４上に第２方向に延在するようライン状にパターニングすることによりビット線ＢＬを形成する。

この後、ビット線ＢＬ上に図示しない絶縁膜や配線を形成し、本実施の形態の強誘電体記憶装置が略完成する。

このように、本実施の形態によれば、ダミーセルを構成する強誘電体キャパシタの上下に接続部を形成しても、ダミートランジスタを上記構成としたので、プレート線、ビット線およびワード線に対する負荷を低減でき、動作速度の向上を図ることができる。

また、本実施の形態によれば、ダミーセルを構成する強誘電体キャパシタの上下（特に直下）に接続部を形成したので、対応するメモリセルの接続部の形状を担保できる。その結果、強誘電体膜の平坦性を確保でき、記憶特性の向上を図ることができる。

なお、本実施の形態においては、素子分離絶縁膜３および分離絶縁膜３ａをいわゆるトレンチ構造としたが、ＬＯＣＯＳ酸化膜（分離）としてもよい。

また、本実施の形態は、２Ｔ２Ｃ型の他、１Ｔ１Ｃ型の強誘電体記憶装置にも適用可能である。

（他の構成例の説明）
図１１〜図１５は本実施の形態の他の強誘電体記憶装置の構成を示す断面図である。以下、図面を参照しながら本実施の形態の他の強誘電体記憶装置の構成等について説明する。なお、上記実施の形態と同一の部位には同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

（１）本実施の形態においては、ダミーセルエリアＤＣＡにおいてゲート電極Ｇの下に分離絶縁膜３ａを形成し、また、ゲート電極Ｇの端部からソース・ドレイン領域（拡散層）７の端部までを離間させたが、図１１に示すように、ゲート電極Ｇの下に分離絶縁膜３ａを形成せず、単に、ゲート電極Ｇの端部からソース・ドレイン領域（拡散層）７の端部までを離間させた構造としてもよい。なお、５は、ゲート絶縁膜を示し、他の構成は、図３〜図１０を参照しながら説明した強誘電体記憶装置と同じであるため、その詳細な説明を省略する。

ソース・ドレイン領域（拡散層）７を、ゲート電極Ｇの端部から離間（Ｄ１）させた構造とするには、例えば、前述のゲート電極Ｇの両側にリン等のｎ型不純物を注入（インプラ）する際に、ダミーセルエリアＤＣＡにおいては、ゲート電極Ｇ上に幅Ｗ１のレジスト膜を形成し、かかるレジスト膜をマスクにｎ型不純物を注入する。なお、他の製造工程は、図３〜図１０を参照しながら説明した強誘電体記憶装置の場合と同じであるため、その詳細な説明を省略する。

（２）また、図１２に示すように、ゲート電極Ｇの側壁にサイドウォール膜ＳＷを形成し、このサイドウォール膜ＳＷをマスクに、リン等のｎ型不純物を注入してもよい。例えば、周辺回路エリアＰＡには、周辺回路を構成するトランジスタが形成される。かかるトランジスタは、ショートチャネルを実現するためにいわゆるＬＤＤ（lightly doped drain）構造とすることが多い。

例えば、メモリセルのゲート電極と同様に形成された、周辺回路を構成するトランジスタのゲート電極をマスクとして不純物の注入を行い、低濃度不純物領域を形成した後、サイドウォールを形成し、さらに、サイドウォールをマスクに不純物の注入を行い、高濃度不純物領域を形成することによってＬＤＤ構造のトランジスタを形成することができる。このサイドウォールは、例えば、ゲート電極上に絶縁膜を例えばＣＶＤ法で形成した後、異方性エッチングを行うことにより形成する。

従って、上記サイドウォールの形成の際、ダミーセルエリアＤＣＡのゲート電極Ｇ部にもサイドウォールＳＷを形成し、その後、上記高濃度不純物領域やメモリセルのソース、ドレイン領域７を形成する。なお、他の構成や製造工程は、図３〜図１０を参照しながら説明した強誘電体記憶装置と同じであるため、その詳細な説明を省略する。

（３）また、図１３に示すように、ダミーセルエリアＤＣＡにおいては、ソース・ドレイン領域（拡散層）７を形成しない構造としてもよい。なお、他の構成は、図３〜図１０を参照しながら説明した強誘電体記憶装置と同じであるため、その詳細な説明を省略する。

即ち、ソース・ドレイン領域（拡散層）７を形成するためのｎ型不純物を注入（インプラ）する際に、ダミーセルエリアＤＣＡをレジスト膜で覆い、かかるレジスト膜をマスクにｎ型不純物を注入する。なお、他の製造工程は、図３〜図１０を参照しながら説明した強誘電体記憶装置の場合と同じであるため、その詳細な説明を省略する。

但し、ソース・ドレイン領域（拡散層）７を形成した方が、ソース・ドレイン領域（拡散層）７とｐ型ウエル２との間において逆方向のダイオード接続が形成されるため、電気的断絶がより強固なものとなり、好ましい。

また、本実施の形態や上記（１）（２）の場合において、ダミーセルエリアＤＣＡのゲート電極Ｇの端部からソース・ドレイン領域（拡散層）７の端部までを離間させるのは、一方のソース、ドレイン領域７に対してのみ行ってもよい。上記（３）の場合も同様に、ダミーセルエリアＤＣＡにおいて、ソース・ドレイン領域（拡散層）７の一方のみを形成しない構造としてもよい。

（４）本実施の形態においては、ダミーセルエリアＤＣＡにおいてゲート電極Ｇの下に分離絶縁膜３ａを形成したが、図１４に示すように、ゲート電極Ｇの下に分離絶縁膜３ａを形成せず、ダミーセルエリアＤＣＡのゲート絶縁膜５ａの膜厚を（メモリセルのゲート絶縁膜５より）大きくしてもよい。その結果、ダミートランジスタＤＴをオンしない構成とすることができる。この場合、例えば、所定の膜厚のゲート絶縁膜５ａをＣＶＤ法等を用いてダミーセルエリアＤＣＡに形成する。なお、他の構成および製造工程は、図３〜図１０を参照しながら説明した強誘電体記憶装置と同じであるため、その詳細な説明を省略する。

このように、トランジスタを構成するゲート電極、ゲート絶縁膜およびソース、ドレイン領域等の構成部位を欠如させ、また、構成部位を変形させることで、ダミートランジスタをオンしない、即ち、他の部位と導通しない構成とする。その結果、プレート線とビット線間において電気的接続が断絶する箇所が生じ、これらの配線の負荷が軽減される。また、ワード線に電位が印加されても、ダミートランジスタがオンしないのでワード線の負荷も軽減される。

（５）また、図１５に示すように、ダミーセルエリアＤＣＡにおいて、ビット線ＢＬとダミートランジスタのソース、ドレイン領域（拡散層）７を接続する接続部Ｃ３、Ｃ４およびパターンＰ３のいずれかを形成しない構成としてもよい。

図１５（ａ）は、接続部Ｃ３を形成しない構成を示し、図１５（ｂ）は、接続部Ｃ４を形成しない構成を示し、図１５（ｃ）は、パターンＰ３を形成しない構成を示す。なお、他の構成および製造工程は、図３〜図１０を参照しながら説明した強誘電体記憶装置と同じであるため、その詳細な説明を省略する。

このように、ビット線ＢＬとダミートランジスタＤＴのソース、ドレイン領域（拡散層）７間において電気的接続が断絶する箇所を設けても、ビット線およびプレート線の負荷が軽減される。但し、この場合、ワード線ＷＬに電位が印加されるとダミートランジスタＤＴはオンする。

なお、以上の構成例（１）〜（５）については、本実施の形態の構成（図９等）を含め、適宜組み合わせが可能である。

このように、本実施の形態においては、種々の変形例が存在するが、図９等を参照しながら説明した分離絶縁膜３ａを用いる方法が、その構成および製造方法が簡単であり、有効である。

即ち、製造工程の初期段階である素子分離の形成の際に、分離絶縁膜３ａを形成しておくだけで、その後の工程において自己整合的にソース、ドレイン領域７が離間して形成される。従って、製造工程やレジストマスク数が増加することなく、容易に形成することができる。

また、本実施の形態においては、ダミーセルエリアＤＣＡにおいてゲート電極Ｇの下に分離絶縁膜３ａを形成し、また、ゲート電極Ｇの端部からソース・ドレイン領域（拡散層）７の端部までを離間させることで、ダミートランジスタを完全に機能し得ない状態とすることができる。

また、本実施の形態においては、メモリセルアレイの外周にダミーセル（エリア）を形成した（図１参照）が、メモリセルアレイの内部にダミーセルを設ける、メモリセル間にダミーセルを設けてもよい。

図１６は、本実施の形態の他の強誘電体記憶装置の構成を示す平面図である。図１６に示すように、メモリセルＭＣがアレイ状に配置され、メモリセル間にスペースＳが設けられている。また、ワード線ＷＬが第１方向に、ビット線ＢＬが第１方向と直交する第２方向に延在している。ここで、図１６においては、プレート線ＰＬが、階段状に配置（シフト）しており、スペースＳの領域を利用し、プレート線ＰＬが他の配線層を利用し、折り返されている。この場合、階段状の配線と折り返し配線とは異なる層に設けられている。

このように、配線（例えば、上記折り返し線）を形成するため、メモリセル間にスペースＳ（メモリセルのつなぎ）が設けられている場合には、メモリセルの各構成部位の配列の規則性が保てない。そこで、スペースＳに本発明のダミーセル（ダミートランジスタＤＴ、強誘電体キャパシタＣａおよび接続部Ｃ１等）を設け、メモリセルの各構成部位の配列の規則正しい配置を担保し、メモリセルの形状を補償してもよい。なお、図１６においてはダミーセルの表記を省略してある。このメモリセル間のスペースＳは、上記折り返し線の他、ワード線ＷＬの抵抗を低減するためのいわゆる裏うち配線の形成領域として利用されることもある。

このように、メモリセル間に、メモリセルの幅以上の間隔（スペース）が形成される場合には、かかる間隔内にダミーセルを設けてもよい。

本実施の形態の強誘電体記憶装置の構成を示すブロック図 メモリセルアレイの構成を示す回路図の一例 本実施の形態の強誘電体記憶装置の製造工程を示す工程断面図 本実施の形態の強誘電体記憶装置の製造工程を示す要部平面図 本実施の形態の強誘電体記憶装置の製造工程を示す工程断面図 本実施の形態の強誘電体記憶装置の製造工程を示す要部平面図 本実施の形態の強誘電体記憶装置の製造工程を示す工程断面図 本実施の形態の強誘電体記憶装置の製造工程を示す要部平面図 本実施の形態の強誘電体記憶装置の製造工程を示す工程断面図 本実施の形態の強誘電体記憶装置の製造工程を示す要部平面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図 本実施の形態の他の強誘電体記憶装置の構成を示す断面図

符号の説明

１…半導体基板 ２…ｐ型ウエル ３…素子分離絶縁膜 ３ａ…分離絶縁膜 ５、５ａ…ゲート絶縁膜 ７…ソース、ドレイン領域（拡散層） ９、１１、１３…層間絶縁膜 Ａｃ…素子形成領域 ＢＬ、ＢＬｂ、ＢＬ０〜ｎ、ＢＬｂ０〜ｎ…ビット線（ビット線対） Ｃ１〜Ｃ４…接続部 Ｃａ…強誘電体キャパシタ ｆｅ…強誘電体膜 Ｄ１…距離 ＤＣＡ…ダミーセルエリア ＤＴ…ダミートランジスタ Ｇ…ゲート電極 ＬＥ…下部電極 ＭＣＡ…メモリセルアレイ ＭＡ…メモリエリア Ｐ３…パターン ＰＬ、ＰＬ０〜ｎ…プレート線 ＰＡ…周辺回路エリア Ｓ…スペース Ｔ…トランジスタ ＵＥ…上部電極 Ｗ１、Ｗ２…幅 ＷＬ、ＷＬ０〜ｎ…ワード線

Claims (7)

1. メモリセルを含むメモリセル領域と、ダミーセルを含み前記メモリセル領域の周辺に配置されるダミーセル領域と、を含む強誘電体記憶装置において、
   前記メモリセルは、
   トランジスタと、
   第１の強誘電体キャパシタと、
   前記トランジスタと前記第１の強誘電体キャパシタの第１電極とを接続する第１のプラグと、
   を含み、
   前記ダミーセルは、
   第２の強誘電体キャパシタと、
   前記第２の強誘電体キャパシタの第１電極と基体を接続する第２のプラグと、
   を含み、
   前記ダミーセル領域において、前記ダミーセルは第１のダミーセル列及び第２のダミーセル列を形成するものであり、
   （ａ）前記メモリセルは、
   （ａ１）前記基体上に形成された第１ゲート電極と、
   （ａ２）前記第１ゲート電極の下に形成された第１絶縁膜と、
   （ａ３）前記第１ゲート配線の両側の前記基体中に形成された第１および第２拡散層と、
   を有し、
   （ｂ）前記ダミーセルは、
   （ｂ１）前記基体上に形成された第２ゲート電極と、
   （ｂ２）前記第２ゲート電極の下に形成された第２絶縁膜と、
   （ｂ３）前記第２ゲート配線の両側の前記基体中に形成された第３および第４拡散層と、
   を有する疑似トランジスタを構成しており、
   前記第２ゲート電極と前記第３拡散層の前記第２ゲート電極側の端部とが離間しており、
   前記ダミーセルの前記第２絶縁膜は、前記メモリセルの前記第１ゲート電極下の第１絶縁膜より厚く形成されていることにより、
   前記第２ゲート電極に電位が印加されてもオン状態とならないことを特徴とする強誘電体記憶装置。
2. 前記メモリセルの前記第１の強誘電体キャパシタの第２電極および前記ダミーセルの前記第２の強誘電体キャパシタの第２電極は、プレート線に接続され、
   １本の前記プレート線がメモルセル領域とダミーセル領域とで共通である
   ことを特徴とする請求項１記載の強誘電体記憶装置。
3. 前記第２絶縁膜は、前記ダミーセルの前記第２ゲート電極より広く形成されていることを特徴とする請求項１記載の強誘電体記憶装置。
4. 前記第１および第２強誘電体キャパシタの第２電極上に第３のプラグを有し、前記第２強誘電体キャパシタの第２電極上に第４のプラグを有することを特徴とする請求項１記載の強誘電体記憶装置。
5. 前記ダミーセル領域は前記メモリセル領域より外側に位置することを特徴とする請求項１記載の強誘電体記憶装置。
6. 前記メモリセルは、アレイ状に配置され、前記ダミーセルは、アレイ状に配置された複数の前記メモリセルの外周、もしくは複数の前記メモリセルの間に配置されることを特徴とする請求項１記載の強誘電体記憶装置。
7. 請求項１〜６のいずれか一項記載の強誘電体記憶装置を有する電子機器。

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