JP2003100080A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003100080A JP2003100080A JP2001296082A JP2001296082A JP2003100080A JP 2003100080 A JP2003100080 A JP 2003100080A JP 2001296082 A JP2001296082 A JP 2001296082A JP 2001296082 A JP2001296082 A JP 2001296082A JP 2003100080 A JP2003100080 A JP 2003100080A
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Abstract
(57)【要約】
【課題】 面積の増加を抑えつつビット線のイコライズ
およびプリチャージ特性が改善された半導体記憶装置を
提供する。 【解決手段】 正規のメモリセル群の周辺に従来から配
置されていたダミーメモリセル群を利用してイコライズ
回路を形成する。ビット線ＢＬ０に接続されているダミ
ーメモリセルＤＭＣ１のストレージノードとビット線／
ＢＬ０に接続されているダミーメモリセルＤＭＣ２のス
トレージノードとを配線Ｌ１で接続することによりダミ
ーワード線に与えたイコライズ信号ＢＬＥＱ＿Ｌを活性
化させるとビット線のイコライズを行なうことができ
る。
およびプリチャージ特性が改善された半導体記憶装置を
提供する。 【解決手段】 正規のメモリセル群の周辺に従来から配
置されていたダミーメモリセル群を利用してイコライズ
回路を形成する。ビット線ＢＬ０に接続されているダミ
ーメモリセルＤＭＣ１のストレージノードとビット線／
ＢＬ０に接続されているダミーメモリセルＤＭＣ２のス
トレージノードとを配線Ｌ１で接続することによりダミ
ーワード線に与えたイコライズ信号ＢＬＥＱ＿Ｌを活性
化させるとビット線のイコライズを行なうことができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的にはメモリセルアレイの一部に正規の
メモリセルとは別に正規のメモリセルに形状が近似した
ダミーメモリセルを有する半導体記憶装置に関する。
関し、より特定的にはメモリセルアレイの一部に正規の
メモリセルとは別に正規のメモリセルに形状が近似した
ダミーメモリセルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】図３１は、従来の半導体記憶装置のメモ
リアレイ部の一部を詳細に示した図である。
リアレイ部の一部を詳細に示した図である。
【０００３】図３１を参照して、センスアンプ帯ＳＡＢ
Ｌとセンスアンプ帯ＳＡＢＭとの間にメモリアレイブロ
ックＭＡＢＭが配置されている。このメモリアレイはフ
ォールデッド型といい、隣接するビット線ＢＬ，／ＢＬ
の間の電位差をセンスアンプで増幅するタイプである。
Ｌとセンスアンプ帯ＳＡＢＭとの間にメモリアレイブロ
ックＭＡＢＭが配置されている。このメモリアレイはフ
ォールデッド型といい、隣接するビット線ＢＬ，／ＢＬ
の間の電位差をセンスアンプで増幅するタイプである。
【０００４】また、センスアンプ帯は、隣接する２つの
メモリアレイブロックで共有されており、いわゆるシェ
アドセンスアンプ型のメモリアレイでもある。センスア
ンプ帯ＳＡＢＬはメモリアレイブロックＭＡＢＬとメモ
リアレイブロックＭＡＢＭとに共有される。また、セン
スアンプ帯ＳＡＢＭは、メモリアレイブロックＭＡＢＭ
とメモリアレイブロックＭＡＢＮとに共有される。
メモリアレイブロックで共有されており、いわゆるシェ
アドセンスアンプ型のメモリアレイでもある。センスア
ンプ帯ＳＡＢＬはメモリアレイブロックＭＡＢＬとメモ
リアレイブロックＭＡＢＭとに共有される。また、セン
スアンプ帯ＳＡＢＭは、メモリアレイブロックＭＡＢＭ
とメモリアレイブロックＭＡＢＮとに共有される。
【０００５】シェアドセンスアンプ型のメモリアレイに
すると、センスアンプ帯のレイアウトは、１つのセンス
アンプユニット当りビット線４本分の幅を用いることが
でき、比較的緩い設計基準でレイアウトすることが可能
となる。
すると、センスアンプ帯のレイアウトは、１つのセンス
アンプユニット当りビット線４本分の幅を用いることが
でき、比較的緩い設計基準でレイアウトすることが可能
となる。
【０００６】図３１では、１つのメモリアレイブロック
内に、５１２本のワード線ＷＬ０〜ＷＬ５１１と、左右
のブロック端に各３本のダミーワード線ＤＷＬ０〜ＤＷ
Ｌ２，ＤＷＬ３〜ＤＷＬ５が配置されている。図面の簡
単のため、図３１では、ビット線については、ブロック
端部のダミービット線ＤＢＬ０〜ＤＢＬ２と、それに続
く５つのビット線対（ＢＬ０〜ＢＬ４，／ＢＬ０〜／Ｂ
Ｌ４）のみが代表的に示されている。
内に、５１２本のワード線ＷＬ０〜ＷＬ５１１と、左右
のブロック端に各３本のダミーワード線ＤＷＬ０〜ＤＷ
Ｌ２，ＤＷＬ３〜ＤＷＬ５が配置されている。図面の簡
単のため、図３１では、ビット線については、ブロック
端部のダミービット線ＤＢＬ０〜ＤＢＬ２と、それに続
く５つのビット線対（ＢＬ０〜ＢＬ４，／ＢＬ０〜／Ｂ
Ｌ４）のみが代表的に示されている。
【０００７】ダミーワード線とダミービット線は、デー
タの記憶に用いられる正規のワード線と正規のビット線
の周囲を取り囲むように設けられる。高密度に配置され
るメモリセルのマトリックスは、プロセスばらつきの影
響を少しでも少なくしておく必要がある。規則正しく配
置されたパターンの連続性が途切れる部分は、エッチン
グのむら等が生じやすいので、メモリブロックとセンス
アンプ帯の境界部分には、記憶動作を行なわせる目的で
はなく、正規のメモリセルの形状精度を高めるためにダ
ミーワード線が配置され、ダミーメモリセルが配置され
る。図示しないワードドライバとメモリブロックとの境
界部分にも、記憶動作を行なわせる目的ではなく、正規
のメモリセルの形状精度を高めるためにダミービット線
が配置され、ダミーメモリセルが配置される。
タの記憶に用いられる正規のワード線と正規のビット線
の周囲を取り囲むように設けられる。高密度に配置され
るメモリセルのマトリックスは、プロセスばらつきの影
響を少しでも少なくしておく必要がある。規則正しく配
置されたパターンの連続性が途切れる部分は、エッチン
グのむら等が生じやすいので、メモリブロックとセンス
アンプ帯の境界部分には、記憶動作を行なわせる目的で
はなく、正規のメモリセルの形状精度を高めるためにダ
ミーワード線が配置され、ダミーメモリセルが配置され
る。図示しないワードドライバとメモリブロックとの境
界部分にも、記憶動作を行なわせる目的ではなく、正規
のメモリセルの形状精度を高めるためにダミービット線
が配置され、ダミーメモリセルが配置される。
【０００８】図３２は、図３１に示したメモリアレイブ
ロックＭＡＢＭとその両脇のセンスアンプ帯ＳＡＢＬ，
ＳＡＢＭの等価回路図である。
ロックＭＡＢＭとその両脇のセンスアンプ帯ＳＡＢＬ，
ＳＡＢＭの等価回路図である。
【０００９】図３２を参照して、メモリアレイブロック
ＭＡＢＭは、ダミーワード線ＤＷＬ０〜ＤＷＬ５と、正
規のワード線ＷＬ０〜ＷＬ５１１と、ダミービット線Ｄ
ＢＬ０〜ＤＢＬ２と、正規のビット線ＢＬ０〜ＢＬ４，
／ＢＬ０〜／ＢＬ４とを含む。正規のビット線と正規の
ワード線との交点に対応して正規のメモリセルＭＣが設
けられる。一方、ダミーワード線と正規のビット線との
交点に対応してダミーメモリセルＤＭＣが設けられる。
ＭＡＢＭは、ダミーワード線ＤＷＬ０〜ＤＷＬ５と、正
規のワード線ＷＬ０〜ＷＬ５１１と、ダミービット線Ｄ
ＢＬ０〜ＤＢＬ２と、正規のビット線ＢＬ０〜ＢＬ４，
／ＢＬ０〜／ＢＬ４とを含む。正規のビット線と正規の
ワード線との交点に対応して正規のメモリセルＭＣが設
けられる。一方、ダミーワード線と正規のビット線との
交点に対応してダミーメモリセルＤＭＣが設けられる。
【００１０】メモリセルＭＣは、セルプレートとストレ
ージノードとの間に接続されたキャパシタと、ワード線
またはダミーワード線が活性化されるとストレージノー
ドとビット線とを接続するアクセストランジスタとを含
む。同様に、ダミーメモリセルＤＭＣも、セルプレート
とストレージノードとの間に接続されたキャパシタと、
ワード線またはダミーワード線が活性化されるとストレ
ージノードとビット線とを接続するアクセストランジス
タとを含む。
ージノードとの間に接続されたキャパシタと、ワード線
またはダミーワード線が活性化されるとストレージノー
ドとビット線とを接続するアクセストランジスタとを含
む。同様に、ダミーメモリセルＤＭＣも、セルプレート
とストレージノードとの間に接続されたキャパシタと、
ワード線またはダミーワード線が活性化されるとストレ
ージノードとビット線とを接続するアクセストランジス
タとを含む。
【００１１】センスアンプ帯ＳＡＢＬは、センスアンプ
ユニットＳＡＵ０，ＳＡＵ２，ＳＡＵ４を含む。センス
アンプ帯ＳＡＢＭはセンスアンプユニットＳＡＵ１，Ｓ
ＡＵ３を含む。
ユニットＳＡＵ０，ＳＡＵ２，ＳＡＵ４を含む。センス
アンプ帯ＳＡＢＭはセンスアンプユニットＳＡＵ１，Ｓ
ＡＵ３を含む。
【００１２】センスアンプユニットＳＡＵ０はビット線
ＢＬ０とビット線／ＢＬ０との間に生じた電位差を増幅
する。センスアンプユニットＳＡＵ１はビット線ＢＬ１
とビット線／ＢＬ１との間に生じた電位差を増幅する。
センスアンプユニットＳＡＵ２はビット線ＢＬ２とビッ
ト線／ＢＬ２との間に生じた電位差を増幅する。センス
アンプユニットＳＡＵ３は、ビット線ＢＬ３とビット線
／ＢＬ３との間に生じた電位差を増幅する。センスアン
プユニットＳＡＵ４は、ビット線ＢＬ４とビット線／Ｂ
Ｌ４との間に生じた電位差を増幅する。
ＢＬ０とビット線／ＢＬ０との間に生じた電位差を増幅
する。センスアンプユニットＳＡＵ１はビット線ＢＬ１
とビット線／ＢＬ１との間に生じた電位差を増幅する。
センスアンプユニットＳＡＵ２はビット線ＢＬ２とビッ
ト線／ＢＬ２との間に生じた電位差を増幅する。センス
アンプユニットＳＡＵ３は、ビット線ＢＬ３とビット線
／ＢＬ３との間に生じた電位差を増幅する。センスアン
プユニットＳＡＵ４は、ビット線ＢＬ４とビット線／Ｂ
Ｌ４との間に生じた電位差を増幅する。
【００１３】図３３は、図３２におけるセンスアンプユ
ニットＳＡＵ０の構成を示す回路図である。
ニットＳＡＵ０の構成を示す回路図である。
【００１４】図３３を参照して、センスアンプユニット
ＳＡＵ０は、イコライズ回路ＥＱＬ，ＥＱＲと、分離ゲ
ート回路ＩＧＬ，ＩＧＲと、増幅部ＰＳＡ，ＮＳＡと、
選択ゲート回路ＳＧとを含む。
ＳＡＵ０は、イコライズ回路ＥＱＬ，ＥＱＲと、分離ゲ
ート回路ＩＧＬ，ＩＧＲと、増幅部ＰＳＡ，ＮＳＡと、
選択ゲート回路ＳＧとを含む。
【００１５】イコライズ回路ＥＱＬは、イコライズ信号
ＢＬＥＱ＿Ｌに応じてビット線ＢＬ＿Ｌ，／ＢＬ＿Ｌを
イコライズする。
ＢＬＥＱ＿Ｌに応じてビット線ＢＬ＿Ｌ，／ＢＬ＿Ｌを
イコライズする。
【００１６】イコライズ回路ＥＱＬは、ビット線ＢＬ＿
Ｌとビット線／ＢＬ＿Ｌとの間に接続されゲートにイコ
ライズ信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトラ
ンジスタＱ１４と、一方端が電位ＶＢＬに結合され他方
端がビット線／ＢＬ＿Ｌに結合されゲートにイコライズ
信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１５と、一方端が電位ＶＢＬに結合され他方端がビ
ット線ＢＬ＿Ｌに接続されゲートにイコライズ信号ＢＬ
ＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタＱ１６
とを含む。
Ｌとビット線／ＢＬ＿Ｌとの間に接続されゲートにイコ
ライズ信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトラ
ンジスタＱ１４と、一方端が電位ＶＢＬに結合され他方
端がビット線／ＢＬ＿Ｌに結合されゲートにイコライズ
信号ＢＬＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１５と、一方端が電位ＶＢＬに結合され他方端がビ
ット線ＢＬ＿Ｌに接続されゲートにイコライズ信号ＢＬ
ＥＱ＿Ｌを受けるＮチャネルＭＯＳトランジスタＱ１６
とを含む。
【００１７】分離ゲート回路ＩＧＬは、ノードＮ１とビ
ット線／ＢＬ＿Ｌとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１と、ビット線ＢＬ＿ＬとノードＮ２との間に接続
されゲートにビット線分離信号ＢＬＩ＿Ｌを受けるＮチ
ャネルＭＯＳトランジスタＱ２とを含む。分離ゲート回
路ＩＧＬは、ビット線分離信号ＢＬＩ＿ＬがＬレベルに
設定されるとノードＮ１とビット線／ＢＬ＿Ｌとを分離
し、ノードＮ２とビット線ＢＬ＿Ｌとを分離する。
ット線／ＢＬ＿Ｌとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１と、ビット線ＢＬ＿ＬとノードＮ２との間に接続
されゲートにビット線分離信号ＢＬＩ＿Ｌを受けるＮチ
ャネルＭＯＳトランジスタＱ２とを含む。分離ゲート回
路ＩＧＬは、ビット線分離信号ＢＬＩ＿ＬがＬレベルに
設定されるとノードＮ１とビット線／ＢＬ＿Ｌとを分離
し、ノードＮ２とビット線ＢＬ＿Ｌとを分離する。
【００１８】増幅部ＰＳＡは、ノードＮ３とノードＮ１
との間に接続されゲートがノードＮ２に接続されるＰチ
ャネルＭＯＳトランジスタＱ３と、ノードＮ３とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＰチャネルＭＯＳトランジスタＱ４とを含む。
との間に接続されゲートがノードＮ２に接続されるＰチ
ャネルＭＯＳトランジスタＱ３と、ノードＮ３とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＰチャネルＭＯＳトランジスタＱ４とを含む。
【００１９】増幅部ＮＳＡは、ノードＮ１とノードＮ４
との間に接続されゲートがノードＮ２に接続されるＮチ
ャネルＭＯＳトランジスタＱ７と、ノードＮ４とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＮチャネルＭＯＳトランジスタＱ８とを含む。
との間に接続されゲートがノードＮ２に接続されるＮチ
ャネルＭＯＳトランジスタＱ７と、ノードＮ４とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＮチャネルＭＯＳトランジスタＱ８とを含む。
【００２０】増幅部ＰＳＡと増幅部ＮＳＡは、２つでセ
ンスアンプとして動作する。すなわち、センスアンプ活
性化信号Ｓ２ＰがＨレベルに活性化され、センスアンプ
活性化信号Ｓ２ＮがＬレベルに活性化されると、ノード
Ｎ１とノードＮ２との間に生じている電位差が増幅され
る。
ンスアンプとして動作する。すなわち、センスアンプ活
性化信号Ｓ２ＰがＨレベルに活性化され、センスアンプ
活性化信号Ｓ２ＮがＬレベルに活性化されると、ノード
Ｎ１とノードＮ２との間に生じている電位差が増幅され
る。
【００２１】分離ゲート回路ＩＧＲは、ノードＮ１とビ
ット線／ＢＬ＿Ｒとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｒが接続されるＮチャネルＭＯＳトラン
ジスタＱ１２と、ノードＮ２とビット線ＢＬ＿Ｒとの間
に接続されゲートにビット線分離信号ＢＬＩ＿Ｒを受け
るＮチャネルＭＯＳトランジスタＱ１３とを含む。分離
ゲート回路ＩＧＲは、ビット線分離信号ＢＬＩ＿ＲがＬ
レベルに設定されるとノードＮ１とビット線／ＢＬ＿Ｒ
とを分離し、ノードＮ２とビット線ＢＬ＿Ｒとを分離す
る。
ット線／ＢＬ＿Ｒとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｒが接続されるＮチャネルＭＯＳトラン
ジスタＱ１２と、ノードＮ２とビット線ＢＬ＿Ｒとの間
に接続されゲートにビット線分離信号ＢＬＩ＿Ｒを受け
るＮチャネルＭＯＳトランジスタＱ１３とを含む。分離
ゲート回路ＩＧＲは、ビット線分離信号ＢＬＩ＿ＲがＬ
レベルに設定されるとノードＮ１とビット線／ＢＬ＿Ｒ
とを分離し、ノードＮ２とビット線ＢＬ＿Ｒとを分離す
る。
【００２２】イコライズ回路ＥＱＲは、ビット線ＢＬ＿
Ｒとビット線／ＢＬ＿Ｒとの間に接続されゲートにイコ
ライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトラ
ンジスタＱ１７と、一方端が電位ＶＢＬに結合され他方
端がビット線／ＢＬ＿Ｒに接続されゲートにイコライズ
信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジス
タＱ１８と、一方端が電位ＶＢＬに結合され他方端がビ
ット線ＢＬ＿Ｒに接続されゲートにイコライズ信号ＢＬ
ＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタＱ１９
とを含む。
Ｒとビット線／ＢＬ＿Ｒとの間に接続されゲートにイコ
ライズ信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトラ
ンジスタＱ１７と、一方端が電位ＶＢＬに結合され他方
端がビット線／ＢＬ＿Ｒに接続されゲートにイコライズ
信号ＢＬＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジス
タＱ１８と、一方端が電位ＶＢＬに結合され他方端がビ
ット線ＢＬ＿Ｒに接続されゲートにイコライズ信号ＢＬ
ＥＱ＿Ｒを受けるＮチャネルＭＯＳトランジスタＱ１９
とを含む。
【００２３】イコライズ回路ＥＱＲは、イコライズ信号
ＢＬＥＱ＿ＲがＨレベルに活性化されると、ビット線Ｂ
Ｌ＿Ｒの電位とビット線／ＢＬ＿Ｒとの電位を電位ＶＢ
Ｌに設定する。
ＢＬＥＱ＿ＲがＨレベルに活性化されると、ビット線Ｂ
Ｌ＿Ｒの電位とビット線／ＢＬ＿Ｒとの電位を電位ＶＢ
Ｌに設定する。
【００２４】なお、ビット線ＢＬ＿Ｒは図３２のビット
線ＢＬ０に対応し、ビット線／ＢＬ＿Ｒは図３２のビッ
ト線／ＢＬ０に対応する。
線ＢＬ０に対応し、ビット線／ＢＬ＿Ｒは図３２のビッ
ト線／ＢＬ０に対応する。
【００２５】図３３に示したセンスアンプユニットは、
読出動作を行なっていないメモリアレイブロックのビッ
ト線のイコライズを維持し、次の読出が行なわれるとき
に高速に読出すことを可能にする。このため、センスア
ンプユニットを共有する２つのメモリアレイブロックに
それぞれ対応して、イコライズ回路が２つ設けられてい
る。
読出動作を行なっていないメモリアレイブロックのビッ
ト線のイコライズを維持し、次の読出が行なわれるとき
に高速に読出すことを可能にする。このため、センスア
ンプユニットを共有する２つのメモリアレイブロックに
それぞれ対応して、イコライズ回路が２つ設けられてい
る。
【００２６】つまり、センスアンプユニットＳＡＵ０
は、ビット線のイコライズとプリチャージとを行なうト
ランジスタを分離ゲート回路ＩＧＬ，ＩＧＲの外側に２
セット配置した構成となっている。この構成では、ビッ
ト線ＢＬ＿Ｌ，／ＢＬ＿Ｌに接続される隣接ブロックが
選択されるときは、ビット線分離信号ＢＬＩ＿ＲがＬレ
ベルに設定され、分離ゲート回路ＩＧＲがノードＮ１と
ビット線／ＢＬ＿Ｒを分離し、ノードＮ２とビット線Ｂ
Ｌ＿Ｒとを分離する。このとき、イコライズ信号ＢＬＥ
Ｑ＿ＬはＬレベルに設定されるが、イコライズ信号ＢＬ
ＥＱ＿ＲはＨレベルのまま維持される。すると、ビット
線ＢＬ＿Ｒ，／ＢＬ＿Ｒはイコライズが維持される。
は、ビット線のイコライズとプリチャージとを行なうト
ランジスタを分離ゲート回路ＩＧＬ，ＩＧＲの外側に２
セット配置した構成となっている。この構成では、ビッ
ト線ＢＬ＿Ｌ，／ＢＬ＿Ｌに接続される隣接ブロックが
選択されるときは、ビット線分離信号ＢＬＩ＿ＲがＬレ
ベルに設定され、分離ゲート回路ＩＧＲがノードＮ１と
ビット線／ＢＬ＿Ｒを分離し、ノードＮ２とビット線Ｂ
Ｌ＿Ｒとを分離する。このとき、イコライズ信号ＢＬＥ
Ｑ＿ＬはＬレベルに設定されるが、イコライズ信号ＢＬ
ＥＱ＿ＲはＨレベルのまま維持される。すると、ビット
線ＢＬ＿Ｒ，／ＢＬ＿Ｒはイコライズが維持される。
【００２７】
【発明が解決しようとする課題】半導体記憶装置の高集
積化が進行し、１つのセンスアンプにつながるメモリセ
ル数が増加し、また微細化に伴いビット線の抵抗が大き
くなってきており、これらによりイコライズやプリチャ
ージに要する時間を短縮し読出の高速化をするのは年々
難しくなってきている。
積化が進行し、１つのセンスアンプにつながるメモリセ
ル数が増加し、また微細化に伴いビット線の抵抗が大き
くなってきており、これらによりイコライズやプリチャ
ージに要する時間を短縮し読出の高速化をするのは年々
難しくなってきている。
【００２８】図３３に示した構成では、イコライズ回路
をセンスアンプユニットの両側のメモリアレイブロック
にそれぞれ対応して２つ設けることにより読出の高速化
を図っている。しかし、このような構成では、イコライ
ズ回路を重複して有することにより、センスアンプユニ
ットのサイズが増加する。したがって、チップサイズが
大きくなるので、製造コストが増加してしまうという欠
点がある。
をセンスアンプユニットの両側のメモリアレイブロック
にそれぞれ対応して２つ設けることにより読出の高速化
を図っている。しかし、このような構成では、イコライ
ズ回路を重複して有することにより、センスアンプユニ
ットのサイズが増加する。したがって、チップサイズが
大きくなるので、製造コストが増加してしまうという欠
点がある。
【００２９】また、センスアンプユニットはメモリセル
のように規則的に高密度に配置することができない回路
であるので、シェアドセンスアンプ構成を採用してセン
スアンプユニットを交互に配置することによりレイアウ
トピッチを緩和している。しかし、シェアドセンスアン
プ構成では、ビット線のイコライズやプリチャージは、
ビット線が接続されているセンスアンプユニット側から
しか行なうことができない。したがってビット線抵抗が
大きくなると、イコライズやプリチャージ時間の増加に
対しては対抗しにくいという欠点があった。
のように規則的に高密度に配置することができない回路
であるので、シェアドセンスアンプ構成を採用してセン
スアンプユニットを交互に配置することによりレイアウ
トピッチを緩和している。しかし、シェアドセンスアン
プ構成では、ビット線のイコライズやプリチャージは、
ビット線が接続されているセンスアンプユニット側から
しか行なうことができない。したがってビット線抵抗が
大きくなると、イコライズやプリチャージ時間の増加に
対しては対抗しにくいという欠点があった。
【００３０】図３４は、特開平７−１４２６０６号公報
に開示されたメモリセルアレイ２００の構成を示す回路
図である。
に開示されたメモリセルアレイ２００の構成を示す回路
図である。
【００３１】図３４を参照して、メモリセルアレイ２０
０は、ワード線ＷＬ１〜ＷＬ４と、ワード線ＷＬ３とワ
ード線ＷＬ４との間に設けられるダミーワード線ＤＷＬ
１，ＤＷＬ２と、ビット線ＢＬ１，ＢＬ２，／ＢＬ０〜
／ＢＬ２とを含む。
０は、ワード線ＷＬ１〜ＷＬ４と、ワード線ＷＬ３とワ
ード線ＷＬ４との間に設けられるダミーワード線ＤＷＬ
１，ＤＷＬ２と、ビット線ＢＬ１，ＢＬ２，／ＢＬ０〜
／ＢＬ２とを含む。
【００３２】ワード線とビット線との交点に対応してメ
モリセル２１０が設けられる。メモリセル２１０は、セ
ルプレート電位に一端が結合され他端がストレージノー
ドに接続されるキャパシタＣと、ストレージノードとビ
ット線ＢＬ２との間に接続されゲートがワード線ＷＬ１
に接続されるアクセストランジスタＴｒとを含む。ダミ
ーワード線ＤＷＬ１とビット線／ＢＬ１との交点に対応
してダミーメモリセル２１１Ａが設けられ、ダミーワー
ド線ＤＷＬ２とビット線ＢＬ１の交点に対応してダミー
メモリセル２１２Ｂが設けられる。また、ダミーワード
線ＤＷＬ１とビット線／ＢＬ２との交点に対応してダミ
ーメモリセル２１１Ｃが設けられ、ダミーワード線ＤＷ
Ｌ２とビット線ＢＬ２の交点にダミーメモリセル２１２
Ｄが設けられる。
モリセル２１０が設けられる。メモリセル２１０は、セ
ルプレート電位に一端が結合され他端がストレージノー
ドに接続されるキャパシタＣと、ストレージノードとビ
ット線ＢＬ２との間に接続されゲートがワード線ＷＬ１
に接続されるアクセストランジスタＴｒとを含む。ダミ
ーワード線ＤＷＬ１とビット線／ＢＬ１との交点に対応
してダミーメモリセル２１１Ａが設けられ、ダミーワー
ド線ＤＷＬ２とビット線ＢＬ１の交点に対応してダミー
メモリセル２１２Ｂが設けられる。また、ダミーワード
線ＤＷＬ１とビット線／ＢＬ２との交点に対応してダミ
ーメモリセル２１１Ｃが設けられ、ダミーワード線ＤＷ
Ｌ２とビット線ＢＬ２の交点にダミーメモリセル２１２
Ｄが設けられる。
【００３３】ダミーメモリセル２１１Ａのストレージノ
ードとダミーメモリセル２１２Ｂのストレージノードと
は、配線によって接続されている。同様にダミーメモリ
セル２１１Ｃのストレージノードとダミーメモリセル２
１２Ｄのストレージノードとは、他の配線によって接続
されている。
ードとダミーメモリセル２１２Ｂのストレージノードと
は、配線によって接続されている。同様にダミーメモリ
セル２１１Ｃのストレージノードとダミーメモリセル２
１２Ｄのストレージノードとは、他の配線によって接続
されている。
【００３４】ビット線のイコライズ時には、メモリセル
アレイ２００のダミーワード線ＤＷＬ１，ＤＷＬ２はと
もにＨレベルに活性化される。すると、ダミーメモリセ
ル２１１Ａのアクセストランジスタおよびダミーメモリ
セル２１２Ｂのアクセストランジスタが導通状態となる
ので、ビット線ＢＬ１とビット線／ＢＬ１とは結合され
ることになる。同様にビット線ＢＬ２とビット線／ＢＬ
２もダミーメモリセル２１１Ｃ，２１２Ｄによって結合
される。
アレイ２００のダミーワード線ＤＷＬ１，ＤＷＬ２はと
もにＨレベルに活性化される。すると、ダミーメモリセ
ル２１１Ａのアクセストランジスタおよびダミーメモリ
セル２１２Ｂのアクセストランジスタが導通状態となる
ので、ビット線ＢＬ１とビット線／ＢＬ１とは結合され
ることになる。同様にビット線ＢＬ２とビット線／ＢＬ
２もダミーメモリセル２１１Ｃ，２１２Ｄによって結合
される。
【００３５】以上説明したように、特開平７−１４２６
０６号公報には、正規のワード線の間にダミーのワード
線を追加して設け、ダミーワード線に対応して設けられ
るメモリセルの所定のストレージノード同士を配線で接
続しておくことにより、ダミーワード線にイコライズ信
号を与えるとビット線対のイコライズが可能な技術が開
示されている。
０６号公報には、正規のワード線の間にダミーのワード
線を追加して設け、ダミーワード線に対応して設けられ
るメモリセルの所定のストレージノード同士を配線で接
続しておくことにより、ダミーワード線にイコライズ信
号を与えるとビット線対のイコライズが可能な技術が開
示されている。
【００３６】しかしながら、正規のワード線ＷＬ３とワ
ード線ＷＬ４との間にダミーのワード線ＤＷＬ１，ＤＷ
Ｌ２を新たに設けることは、必ずチップサイズの増加が
伴う。したがって、やはり製造コストが増加してしまう
という問題点があった。
ード線ＷＬ４との間にダミーのワード線ＤＷＬ１，ＤＷ
Ｌ２を新たに設けることは、必ずチップサイズの増加が
伴う。したがって、やはり製造コストが増加してしまう
という問題点があった。
【００３７】この発明の目的は、チップサイズの増加を
抑えつつ、ビット線のイコライズやプリチャージの特性
が改善された半導体記憶装置を提供することである。
抑えつつ、ビット線のイコライズやプリチャージの特性
が改善された半導体記憶装置を提供することである。
【００３８】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、第１、第２のビット線と、第１、第２のビ
ット線と交差する複数の正規ワード線と、メモリアレイ
ブロックとを備え、メモリアレイブロックは、複数の正
規ワード線にそれぞれが接続され、かつ、第１、第２の
ビット線のいずれか一方に各々が接続され、正規メモリ
セル領域に配置される複数の正規メモリセルと、正規メ
モリセル領域の外側を取り囲む帯状のダミーメモリセル
領域に配置され、第１、第２のビット線にそれぞれ接続
される第１、第２のダミーメモリセルとを含み、第１の
ダミーメモリセルは、第１のビット線と第１の内部ノー
ドとの間に接続される第１のトランジスタを有し、第２
のダミーメモリセルは、第２のビット線と第１の内部ノ
ードとの間に接続される第２のトランジスタを有し、正
規メモリセル領域の外側で、かつ、ダミーセル領域の外
側の回路領域に配置され、複数の正規メモリセルのアク
セス動作を行うアクセス回路をさらに備える。
記憶装置は、第１、第２のビット線と、第１、第２のビ
ット線と交差する複数の正規ワード線と、メモリアレイ
ブロックとを備え、メモリアレイブロックは、複数の正
規ワード線にそれぞれが接続され、かつ、第１、第２の
ビット線のいずれか一方に各々が接続され、正規メモリ
セル領域に配置される複数の正規メモリセルと、正規メ
モリセル領域の外側を取り囲む帯状のダミーメモリセル
領域に配置され、第１、第２のビット線にそれぞれ接続
される第１、第２のダミーメモリセルとを含み、第１の
ダミーメモリセルは、第１のビット線と第１の内部ノー
ドとの間に接続される第１のトランジスタを有し、第２
のダミーメモリセルは、第２のビット線と第１の内部ノ
ードとの間に接続される第２のトランジスタを有し、正
規メモリセル領域の外側で、かつ、ダミーセル領域の外
側の回路領域に配置され、複数の正規メモリセルのアク
セス動作を行うアクセス回路をさらに備える。
【００３９】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第２のビ
ット線は、第１のビット線と相補なビット線であり、ア
クセス回路は、第１、第２のビット線に生じた電位差を
拡大する第１のセンスアンプユニットを含む。
項１に記載の半導体記憶装置の構成に加えて、第２のビ
ット線は、第１のビット線と相補なビット線であり、ア
クセス回路は、第１、第２のビット線に生じた電位差を
拡大する第１のセンスアンプユニットを含む。
【００４０】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、メモリアレイブロックに読出および書込を行
なわない待機状態において、第１、第２のダミーワード
線を活性化させる制御回路とをさらに備える。
項２に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、メモリアレイブロックに読出および書込を行
なわない待機状態において、第１、第２のダミーワード
線を活性化させる制御回路とをさらに備える。
【００４１】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、正規メモ
リセル領域は、四角形の形状を有し、ダミーメモリセル
領域は、メモリセル領域の第１の辺に沿って設けられ、
第１、第２のダミーメモリセルが配置される第１の部分
と、第１の辺に対向する第２の辺に沿って設けられる第
２の部分とを含み、メモリアレイブロックは、ダミーメ
モリセル領域の第２の部分に配置され、第１、第２のビ
ット線にそれぞれ接続される第３、第４のダミーメモリ
セルをさらに含み、回路領域は、第１の部分に沿う第１
の回路帯と、第２の部分に沿う第２の回路帯とを含み、
アクセス回路は、第１の回路帯に配置され、第１のビッ
ト線に接続される第１のセンスアンプユニットと、第２
の回路帯に配置され、第２のビット線に接続される第２
のセンスアンプユニットとを含む。
項１に記載の半導体記憶装置の構成に加えて、正規メモ
リセル領域は、四角形の形状を有し、ダミーメモリセル
領域は、メモリセル領域の第１の辺に沿って設けられ、
第１、第２のダミーメモリセルが配置される第１の部分
と、第１の辺に対向する第２の辺に沿って設けられる第
２の部分とを含み、メモリアレイブロックは、ダミーメ
モリセル領域の第２の部分に配置され、第１、第２のビ
ット線にそれぞれ接続される第３、第４のダミーメモリ
セルをさらに含み、回路領域は、第１の部分に沿う第１
の回路帯と、第２の部分に沿う第２の回路帯とを含み、
アクセス回路は、第１の回路帯に配置され、第１のビッ
ト線に接続される第１のセンスアンプユニットと、第２
の回路帯に配置され、第２のビット線に接続される第２
のセンスアンプユニットとを含む。
【００４２】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、メモリアレイブロックに読出および書込を行
なわない待機状態において、第１、第２のダミーワード
線を活性化させる制御回路とをさらに備える。
項４に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、メモリアレイブロックに読出および書込を行
なわない待機状態において、第１、第２のダミーワード
線を活性化させる制御回路とをさらに備える。
【００４３】請求項６に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、第３のダ
ミーメモリセルは、第１のビット線と第２の内部ノード
との間に接続される第３のトランジスタを有し、第４の
ダミーメモリセルは、第２のビット線と第２の内部ノー
ドとの間に接続される第４のトランジスタを有する。
項４に記載の半導体記憶装置の構成に加えて、第３のダ
ミーメモリセルは、第１のビット線と第２の内部ノード
との間に接続される第３のトランジスタを有し、第４の
ダミーメモリセルは、第２のビット線と第２の内部ノー
ドとの間に接続される第４のトランジスタを有する。
【００４４】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、複数の正規ワード線と平行に設けられ、第
３、第４のトランジスタのゲートにそれぞれ接続される
第３、第４のダミーワード線と、メモリアレイブロック
に読出および書込を行なわない待機状態において、第１
〜第４のダミーワード線を活性化させる制御回路とをさ
らに備える。
項６に記載の半導体記憶装置の構成に加えて、複数の正
規ワード線と平行に設けられ、第１、第２のトランジス
タのゲートにそれぞれ接続される第１、第２のダミーワ
ード線と、複数の正規ワード線と平行に設けられ、第
３、第４のトランジスタのゲートにそれぞれ接続される
第３、第４のダミーワード線と、メモリアレイブロック
に読出および書込を行なわない待機状態において、第１
〜第４のダミーワード線を活性化させる制御回路とをさ
らに備える。
【００４５】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、複数の正
規メモリセルの各々は、対応するビット線とストレージ
ノードとの間に接続されるアクセストランジスタと、ス
トレージノードに接続される記憶素子とを含み、第１の
ダミーメモリセルは、第１の内部ノードに接続される第
１のダミー記憶素子をさらに有し、第２のダミーメモリ
セルは、第１の内部ノードに接続される第２のダミー記
憶素子をさらに有する。
項１に記載の半導体記憶装置の構成に加えて、複数の正
規メモリセルの各々は、対応するビット線とストレージ
ノードとの間に接続されるアクセストランジスタと、ス
トレージノードに接続される記憶素子とを含み、第１の
ダミーメモリセルは、第１の内部ノードに接続される第
１のダミー記憶素子をさらに有し、第２のダミーメモリ
セルは、第１の内部ノードに接続される第２のダミー記
憶素子をさらに有する。
【００４６】請求項９に記載の半導体記憶装置は、請求
項８に記載の半導体記憶装置の構成に加えて、第１のダ
ミー記憶素子は、第１の内部ノードに一方端が接続され
る第１のキャパシタを含み、第２のダミー記憶素子は、
第１の内部ノードに一方端が接続される第２のキャパシ
タを含み、記憶素子は、ストレージノードに一方端が接
続される第３のキャパシタを含む。
項８に記載の半導体記憶装置の構成に加えて、第１のダ
ミー記憶素子は、第１の内部ノードに一方端が接続され
る第１のキャパシタを含み、第２のダミー記憶素子は、
第１の内部ノードに一方端が接続される第２のキャパシ
タを含み、記憶素子は、ストレージノードに一方端が接
続される第３のキャパシタを含む。
【００４７】請求項１０に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成に加えて、第１、
第２のメインビット線をさらに備え、アクセス回路は、
選択信号に応じて第１、第２のビット線を選択し、選択
した第１、第２のビット線をそれぞれ第１、第２のメイ
ンビット線に接続するセレクタ回路を含む。
求項１に記載の半導体記憶装置の構成に加えて、第１、
第２のメインビット線をさらに備え、アクセス回路は、
選択信号に応じて第１、第２のビット線を選択し、選択
した第１、第２のビット線をそれぞれ第１、第２のメイ
ンビット線に接続するセレクタ回路を含む。
【００４８】請求項１１に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成に加えて、アクセ
ス回路は、複数の正規ワード線を駆動するワード線駆動
回路を含む。
求項１に記載の半導体記憶装置の構成に加えて、アクセ
ス回路は、複数の正規ワード線を駆動するワード線駆動
回路を含む。
【００４９】請求項１２に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成に加えて、正規メ
モリセルの各々は、第１、第２のビット線のうち対応す
る一方に一方端が接続されるアクセストランジスタを有
し、第１、第２のトランジスタのしきい値電圧は、アク
セストランジスタのしきい値電圧よりも小さい。
求項１に記載の半導体記憶装置の構成に加えて、正規メ
モリセルの各々は、第１、第２のビット線のうち対応す
る一方に一方端が接続されるアクセストランジスタを有
し、第１、第２のトランジスタのしきい値電圧は、アク
セストランジスタのしきい値電圧よりも小さい。
【００５０】請求項１３に記載の半導体記憶装置は、第
１、第２の正規ビット線と、イコライズ電位が与えられ
る第１のダミービット線と、第１、第２の正規ビット線
および第１のダミービット線と交差する複数の正規ワー
ド線と、メモリアレイブロックとを備え、メモリアレイ
ブロックは、複数の正規ワード線にそれぞれが接続さ
れ、かつ、第１、第２のビット線のいずれか一方に各々
が接続される複数の正規メモリセルと、第１のダミービ
ット線に接続される第１のダミーメモリセルとを含み、
第１のダミーメモリセルは、第１のビット線と第１のダ
ミービット線とを結ぶ経路上に設けられ、一方端がダミ
ービット線と接続される第１のトランジスタを有する。
１、第２の正規ビット線と、イコライズ電位が与えられ
る第１のダミービット線と、第１、第２の正規ビット線
および第１のダミービット線と交差する複数の正規ワー
ド線と、メモリアレイブロックとを備え、メモリアレイ
ブロックは、複数の正規ワード線にそれぞれが接続さ
れ、かつ、第１、第２のビット線のいずれか一方に各々
が接続される複数の正規メモリセルと、第１のダミービ
ット線に接続される第１のダミーメモリセルとを含み、
第１のダミーメモリセルは、第１のビット線と第１のダ
ミービット線とを結ぶ経路上に設けられ、一方端がダミ
ービット線と接続される第１のトランジスタを有する。
【００５１】請求項１４に記載の半導体記憶装置は、請
求項１３に記載の半導体記憶装置の構成に加えて、第
１、第２のビット線の少なくとも一方に接続される第１
のセンスアンプユニットと、複数の正規ワード線とセン
スアンプユニットとの間に、複数の正規ワード線に平行
に設けられ、第１のトランジスタのゲートに接続される
ダミーワード線と、メモリアレイブロックに読出および
書込を行なわない待機状態において、ダミーワード線を
活性化させる制御回路とをさらに備える。
求項１３に記載の半導体記憶装置の構成に加えて、第
１、第２のビット線の少なくとも一方に接続される第１
のセンスアンプユニットと、複数の正規ワード線とセン
スアンプユニットとの間に、複数の正規ワード線に平行
に設けられ、第１のトランジスタのゲートに接続される
ダミーワード線と、メモリアレイブロックに読出および
書込を行なわない待機状態において、ダミーワード線を
活性化させる制御回路とをさらに備える。
【００５２】請求項１５に記載の半導体記憶装置は、請
求項１３に記載の半導体記憶装置の構成に加えて、正規
メモリセルの各々は、第１、第２のビット線のうち対応
する一方に一方端が接続されるアクセストランジスタを
有し、第１のトランジスタのしきい値電圧は、アクセス
トランジスタのしきい値電圧よりも小さい。
求項１３に記載の半導体記憶装置の構成に加えて、正規
メモリセルの各々は、第１、第２のビット線のうち対応
する一方に一方端が接続されるアクセストランジスタを
有し、第１のトランジスタのしきい値電圧は、アクセス
トランジスタのしきい値電圧よりも小さい。
【００５３】請求項１６に記載の半導体記憶装置は、第
１のセンスアンプ帯に配置される第１のセンスアンプユ
ニットと、第１のセンスアンプユニットを共有し、第１
のセンスアンプ帯の両側に配置される第１、第２のメモ
リアレイブロックと、第１のセンスアンプユニットに接
続され、第１のメモリアレイブロックに対するデータ授
受に用いられる第１、第２のビット線を含む第１のビッ
ト線対と、第１のセンスアンプユニットに接続され、第
２のメモリアレイブロックに対するデータ授受に用いら
れる第３、第４のビット線を含む第２のビット線対と、
第２のメモリアレイブロックに対するデータ授受に用い
られる第５、第６のビット線を含む第３のビット線対
と、第３のビット線対に接続され、第２のメモリアレイ
ブロックを第１のセンスアンプ帯との間に挟む第２のセ
ンスアンプ帯に配置される第２のセンスアンプユニット
と、第１のセンスアンプ帯が第１のメモリアレイブロッ
クからのデータ読出に用いられ、かつ、第２のメモリア
レイブロックが待機状態にあって第２のセンスアンプ帯
が第５、第６のビット線にプリチャージ電位を与えてい
るときに、第５のビット線と第３のビット線とを接続す
る接続回路とを備える。
１のセンスアンプ帯に配置される第１のセンスアンプユ
ニットと、第１のセンスアンプユニットを共有し、第１
のセンスアンプ帯の両側に配置される第１、第２のメモ
リアレイブロックと、第１のセンスアンプユニットに接
続され、第１のメモリアレイブロックに対するデータ授
受に用いられる第１、第２のビット線を含む第１のビッ
ト線対と、第１のセンスアンプユニットに接続され、第
２のメモリアレイブロックに対するデータ授受に用いら
れる第３、第４のビット線を含む第２のビット線対と、
第２のメモリアレイブロックに対するデータ授受に用い
られる第５、第６のビット線を含む第３のビット線対
と、第３のビット線対に接続され、第２のメモリアレイ
ブロックを第１のセンスアンプ帯との間に挟む第２のセ
ンスアンプ帯に配置される第２のセンスアンプユニット
と、第１のセンスアンプ帯が第１のメモリアレイブロッ
クからのデータ読出に用いられ、かつ、第２のメモリア
レイブロックが待機状態にあって第２のセンスアンプ帯
が第５、第６のビット線にプリチャージ電位を与えてい
るときに、第５のビット線と第３のビット線とを接続す
る接続回路とを備える。
【００５４】請求項１７に記載の半導体記憶装置は、請
求項１６に記載の半導体記憶装置の構成に加えて、第２
のメモリアレイブロックは、正規メモリセル領域に配置
され、第３〜第６のビット線のいずれか１つに各々が接
続される複数の正規メモリセルを含み、接続回路は、メ
モリセル領域の外側を取り囲む帯状のダミーメモリセル
領域に配置され、第３、第５のビット線にそれぞれ接続
される第１、第２のダミーメモリセルを含み、第１のダ
ミーメモリセルは、第３のビット線と内部ノードとの間
に接続される第１のトランジスタを有し、第２のダミー
メモリセルは、第５のビット線と内部ノードとの間に接
続される第２のトランジスタを有する。
求項１６に記載の半導体記憶装置の構成に加えて、第２
のメモリアレイブロックは、正規メモリセル領域に配置
され、第３〜第６のビット線のいずれか１つに各々が接
続される複数の正規メモリセルを含み、接続回路は、メ
モリセル領域の外側を取り囲む帯状のダミーメモリセル
領域に配置され、第３、第５のビット線にそれぞれ接続
される第１、第２のダミーメモリセルを含み、第１のダ
ミーメモリセルは、第３のビット線と内部ノードとの間
に接続される第１のトランジスタを有し、第２のダミー
メモリセルは、第５のビット線と内部ノードとの間に接
続される第２のトランジスタを有する。
【００５５】請求項１８に記載の半導体記憶装置は、中
間部分のツイスト部で捻られ位置が入れ替わる第１、第
２のビット線を含むビット線対と、ツイスト部に設けら
れ、第１、第２のビット線にそれぞれ接続される第１、
第２のダミーメモリセルとを備え、第１のダミーメモリ
セルは、第１のビット線と第１の内部ノードとの間に接
続され、イコライズ信号に応じて導通する第１のトラン
ジスタを有し、第２のダミーメモリセルは、第２のビッ
ト線と第１の内部ノードとの間に接続され、イコライズ
信号に応じて導通する第２のトランジスタを有する。
間部分のツイスト部で捻られ位置が入れ替わる第１、第
２のビット線を含むビット線対と、ツイスト部に設けら
れ、第１、第２のビット線にそれぞれ接続される第１、
第２のダミーメモリセルとを備え、第１のダミーメモリ
セルは、第１のビット線と第１の内部ノードとの間に接
続され、イコライズ信号に応じて導通する第１のトラン
ジスタを有し、第２のダミーメモリセルは、第２のビッ
ト線と第１の内部ノードとの間に接続され、イコライズ
信号に応じて導通する第２のトランジスタを有する。
【００５６】請求項１９に記載の半導体記憶装置は、請
求項１８に記載の半導体記憶装置の構成に加えて、第１
のビット線に隣接する第３のビット線と、第３のビット
線に接続される第３のダミーメモリセルとをさらに備
え、第３のダミーメモリセルは、第３のビット線と第１
の内部ノードとの間に接続され、イコライズ信号に応じ
て導通する第３のトランジスタを含む。
求項１８に記載の半導体記憶装置の構成に加えて、第１
のビット線に隣接する第３のビット線と、第３のビット
線に接続される第３のダミーメモリセルとをさらに備
え、第３のダミーメモリセルは、第３のビット線と第１
の内部ノードとの間に接続され、イコライズ信号に応じ
て導通する第３のトランジスタを含む。
【００５７】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００５８】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の平面配置を示すブロック図
である。
形態１の半導体記憶装置１の平面配置を示すブロック図
である。
【００５９】図１を参照して、半導体記憶装置１は、各
々が１６Ｍビットの記憶容量を有するメモリアレイＭＡ
０〜ＭＡ３と、メモリアレイＭＡ０〜ＭＡ３に対応して
それぞれ設けられるコラムデコーダ＆プリアンプＣＤ０
〜ＣＤ３と、メモリアレイＭＡ０〜ＭＡ３にそれぞれ対
応して設けられるロウデコーダＲＤ０〜ＲＤ３と、外部
からアドレス信号および制御信号を受けるパッドＡＣＰ
と、外部との間でデータを授受するためのパッドＤＱＰ
と、パッドＡＣＰ，ＤＱＰとメモリアレイＭＡ０〜ＭＡ
３との間でデータを授受するためのデータバスＤＢとを
含む。
々が１６Ｍビットの記憶容量を有するメモリアレイＭＡ
０〜ＭＡ３と、メモリアレイＭＡ０〜ＭＡ３に対応して
それぞれ設けられるコラムデコーダ＆プリアンプＣＤ０
〜ＣＤ３と、メモリアレイＭＡ０〜ＭＡ３にそれぞれ対
応して設けられるロウデコーダＲＤ０〜ＲＤ３と、外部
からアドレス信号および制御信号を受けるパッドＡＣＰ
と、外部との間でデータを授受するためのパッドＤＱＰ
と、パッドＡＣＰ，ＤＱＰとメモリアレイＭＡ０〜ＭＡ
３との間でデータを授受するためのデータバスＤＢとを
含む。
【００６０】図１では、６４Ｍビットのダイナミックラ
ンダムアクセスメモリのアレイ配置が例として示されて
いる。
ンダムアクセスメモリのアレイ配置が例として示されて
いる。
【００６１】図２は、半導体記憶装置１の構成を機能的
に示したブロック図である。図２を参照して、半導体記
憶装置１は、各々が行列状に配列される複数のメモリセ
ルを有するメモリセルアレイ１４と、アドレス信号Ａ０
〜Ａ１２を受け、内部行アドレスＸ、内部列アドレスＹ
を出力するアドレスバッファ５と、制御信号／ＯＥ、／
ＲＡＳ、／ＣＡＳ、／ＷＥを取込み、内部制御信号ＩＮ
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する
制御信号入力バッファ６とを含む。
に示したブロック図である。図２を参照して、半導体記
憶装置１は、各々が行列状に配列される複数のメモリセ
ルを有するメモリセルアレイ１４と、アドレス信号Ａ０
〜Ａ１２を受け、内部行アドレスＸ、内部列アドレスＹ
を出力するアドレスバッファ５と、制御信号／ＯＥ、／
ＲＡＳ、／ＣＡＳ、／ＷＥを取込み、内部制御信号ＩＮ
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを出力する
制御信号入力バッファ６とを含む。
【００６２】メモリセルアレイ１４は、行列状に配置さ
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図２
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
れたメモリセルＭＣと、メモリセルＭＣの行に対応して
設けられる複数のワード線ＷＬと、メモリセルＭＣの列
に対応して設けられるビット線対ＢＬＰとを含む。図２
では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビ
ット線対ＢＬＰが代表的に示される。
【００６３】半導体記憶装置１は、さらに、アドレスバ
ッファ５から内部アドレス信号を受け、かつ、制御信号
入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮ
ＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信
号を出力するコントロール回路８を含む。
ッファ５から内部アドレス信号を受け、かつ、制御信号
入力バッファ６から内部制御信号ＩＮＴＺＲＡＳ、ＩＮ
ＴＺＣＡＳ、ＩＮＴＺＷＥを受けて各ブロックに制御信
号を出力するコントロール回路８を含む。
【００６４】コントロール回路８は、内部制御信号ＩＮ
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
ＴＺＲＡＳ、ＩＮＴＺＣＡＳ、ＩＮＴＺＷＥを受けてセ
ンスアンプを活性化する信号Ｓ０や、センスアンプ帯の
イコライズ回路を活性化させるイコライズ信号ＢＬＥＱ
を出力する回路を含んでいる。
【００６５】半導体記憶装置１は、さらに、アドレスバ
ッファ５から与えられた行アドレス信号Ｘをデコードす
るロウデコーダ１０を含む。ロウデコーダ１０は、メモ
リセルアレイ１４の内部のアドレス指定された行（ワー
ド線）を選択状態へ駆動するためのワードドライバを含
む。
ッファ５から与えられた行アドレス信号Ｘをデコードす
るロウデコーダ１０を含む。ロウデコーダ１０は、メモ
リセルアレイ１４の内部のアドレス指定された行（ワー
ド線）を選択状態へ駆動するためのワードドライバを含
む。
【００６６】半導体記憶装置１は、さらに、アドレスバ
ッファ５から与えられた内部列アドレスＹをデコードし
て列選択信号を発生するコラムデコーダ１２と、メモリ
セルアレイ１４の選択行に接続されるメモリセルＭＣの
データの検知および増幅を行なうセンスアンプが複数配
置されるセンスアンプ帯１６とを含む。
ッファ５から与えられた内部列アドレスＹをデコードし
て列選択信号を発生するコラムデコーダ１２と、メモリ
セルアレイ１４の選択行に接続されるメモリセルＭＣの
データの検知および増幅を行なうセンスアンプが複数配
置されるセンスアンプ帯１６とを含む。
【００６７】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
【００６８】図２では、プリアンプとライトドライバは
１つのブロックとしてブロック１８として示される。
１つのブロックとしてブロック１８として示される。
【００６９】図３は、図１におけるメモリアレイＭＡ２
のより詳細な配置を説明するための配置図である。
のより詳細な配置を説明するための配置図である。
【００７０】図３を参照して、メモリアレイＭＡ２は短
辺側がロウデコーダＲＤに接しており、長辺側がコラム
デコーダ＆プリアンプＣＤ２に接している。メモリアレ
イＭＡ２は、８×８のマトリックス状に配置される複数
のメモリアレイブロックＭＡＢを含む。各々のメモリア
レイブロックＭＡＢは長方形の形状をしている。メモリ
アレイブロックＭＡＢの２つの短辺は、それぞれサブワ
ードドライバ帯ＳＷＤＢに接している。またメモリアレ
イブロックＭＡＢの２つの長辺はそれぞれセンスアンプ
帯ＳＡＢに接している。
辺側がロウデコーダＲＤに接しており、長辺側がコラム
デコーダ＆プリアンプＣＤ２に接している。メモリアレ
イＭＡ２は、８×８のマトリックス状に配置される複数
のメモリアレイブロックＭＡＢを含む。各々のメモリア
レイブロックＭＡＢは長方形の形状をしている。メモリ
アレイブロックＭＡＢの２つの短辺は、それぞれサブワ
ードドライバ帯ＳＷＤＢに接している。またメモリアレ
イブロックＭＡＢの２つの長辺はそれぞれセンスアンプ
帯ＳＡＢに接している。
【００７１】図４は、図３におけるＡ１部を拡大した図
である。図４を参照して、メモリアレイブロックＭＡＢ
は、正規のメモリセルが行列状に配列される正規メモリ
セル領域ＲＭＣＲと、正規メモリセル領域ＲＭＣＲの周
囲に帯状に存在するダミーメモリセル領域ＤＭＣＲとを
含む。ダミーメモリセル領域には、正規メモリセルと形
状がほぼ同様であるダミーメモリセルが配置されてい
る。
である。図４を参照して、メモリアレイブロックＭＡＢ
は、正規のメモリセルが行列状に配列される正規メモリ
セル領域ＲＭＣＲと、正規メモリセル領域ＲＭＣＲの周
囲に帯状に存在するダミーメモリセル領域ＤＭＣＲとを
含む。ダミーメモリセル領域には、正規メモリセルと形
状がほぼ同様であるダミーメモリセルが配置されてい
る。
【００７２】このダミーメモリセルは、センスアンプ帯
やサブワードドライバなどのメモリセルアレイとは異な
る回路が配置される領域と正規メモリセルが配置される
領域との境界部分に設けられる。このような境界部分
は、メモリセルアレイのパターンの連続性が崩れるた
め、半導体の製造工程における加工の度合にばらつきが
生じやすい部分である。このばらつきは、たとえばパタ
ーンの配置によってエッチングレートが異なることなど
に起因する。
やサブワードドライバなどのメモリセルアレイとは異な
る回路が配置される領域と正規メモリセルが配置される
領域との境界部分に設けられる。このような境界部分
は、メモリセルアレイのパターンの連続性が崩れるた
め、半導体の製造工程における加工の度合にばらつきが
生じやすい部分である。このばらつきは、たとえばパタ
ーンの配置によってエッチングレートが異なることなど
に起因する。
【００７３】図５は、図２のメモリセルアレイ１４の一
部を拡大して示した平面図である。図５を参照して、ワ
ード線ＷＬとビット線ＢＬとの交点に対応してメモリセ
ルＭＣが設けられる。ビット線ＢＬに隣接して平行にビ
ット線／ＢＬが配置される。フィールドＦＬには２つの
ストレージノードコンタクトＳＣとビットラインコンタ
クトＢＣとが形成され、１つのフィールドあたり２つの
メモリセルが形成され、この２つのメモリセルはビット
ラインコンタクトＢＣを共有する。
部を拡大して示した平面図である。図５を参照して、ワ
ード線ＷＬとビット線ＢＬとの交点に対応してメモリセ
ルＭＣが設けられる。ビット線ＢＬに隣接して平行にビ
ット線／ＢＬが配置される。フィールドＦＬには２つの
ストレージノードコンタクトＳＣとビットラインコンタ
クトＢＣとが形成され、１つのフィールドあたり２つの
メモリセルが形成され、この２つのメモリセルはビット
ラインコンタクトＢＣを共有する。
【００７４】図６は、図５におけるＡ−Ａ部の断面を示
した断面図である。図６を参照して、基板ＳＵＢの主表
面には、分離領域ＩＦが形成され、分離領域ＩＦ以外の
部分に不純物領域ＳＤ１〜ＳＤ３が形成される。２つの
不純物領域ＳＤ１，ＳＤ２の間の領域の上部にはゲート
電極ＴＧが形成される。このゲートは、図５のワード線
ＷＬに相当する。
した断面図である。図６を参照して、基板ＳＵＢの主表
面には、分離領域ＩＦが形成され、分離領域ＩＦ以外の
部分に不純物領域ＳＤ１〜ＳＤ３が形成される。２つの
不純物領域ＳＤ１，ＳＤ２の間の領域の上部にはゲート
電極ＴＧが形成される。このゲートは、図５のワード線
ＷＬに相当する。
【００７５】不純物領域ＳＤに電気的に接続するため
に、不純物領域ＳＤ１〜ＳＤ３に対応してそれぞれコン
タクト引上げ上のパッドＢＳ１〜ＢＳ３が形成される。
パッドＢＳ１，ＢＳ３の上部にはストレージノードと接
続するためのストレージノードコンタクトＳＣが形成さ
れる。パッドＢＳ２の上部にはビット線と結合するため
のビットラインコンタクトＢＣが形成される。ビットラ
インコンタクトＢＣの上部にビット線ＢＬが形成され、
ストレージノードコンタクトＳＣの上部にストレージノ
ードＳＮが形成される。ストレージノードの上部にはセ
ルプレートＣＰが形成される。ストレージノードＳＮと
セルプレートＣＰとの間には薄い絶縁膜が設けられてお
り、ストレージノードＳＮとセルプレートＣＰが絶縁膜
を介して対向することによりメモリセルのキャパシタが
形成されることになる。
に、不純物領域ＳＤ１〜ＳＤ３に対応してそれぞれコン
タクト引上げ上のパッドＢＳ１〜ＢＳ３が形成される。
パッドＢＳ１，ＢＳ３の上部にはストレージノードと接
続するためのストレージノードコンタクトＳＣが形成さ
れる。パッドＢＳ２の上部にはビット線と結合するため
のビットラインコンタクトＢＣが形成される。ビットラ
インコンタクトＢＣの上部にビット線ＢＬが形成され、
ストレージノードコンタクトＳＣの上部にストレージノ
ードＳＮが形成される。ストレージノードの上部にはセ
ルプレートＣＰが形成される。ストレージノードＳＮと
セルプレートＣＰとの間には薄い絶縁膜が設けられてお
り、ストレージノードＳＮとセルプレートＣＰが絶縁膜
を介して対向することによりメモリセルのキャパシタが
形成されることになる。
【００７６】図７は、図２におけるメモリセルアレイ１
４およびセンスアンプ帯１６の一部分を拡大して示した
図である。
４およびセンスアンプ帯１６の一部分を拡大して示した
図である。
【００７７】図７を参照して、メモリセルアレイは、複
数のメモリアレイブロックを含み、メモリアレイブロッ
クとメモリアレイブロックとの間にはセンスアンプ帯が
設けられる。センスアンプ帯はその両脇に配置されるメ
モリアレイブロックに共有されるように設けられてい
る。
数のメモリアレイブロックを含み、メモリアレイブロッ
クとメモリアレイブロックとの間にはセンスアンプ帯が
設けられる。センスアンプ帯はその両脇に配置されるメ
モリアレイブロックに共有されるように設けられてい
る。
【００７８】具体的には、メモリセルアレイは、メモリ
アレイブロックＭＡＢＭ、ＭＡＢＬ、ＭＡＢＲと、メモ
リアレイブロックＭＡＢＬとメモリアレイブロックＭＡ
ＢＭとの間に配置されるセンスアンプ帯ＳＡＢＬと、メ
モリアレイブロックＭＡＢＭとメモリアレイブロックＭ
ＡＢＲとの間に設けられるセンスアンプ帯ＳＡＢＲとを
含む。
アレイブロックＭＡＢＭ、ＭＡＢＬ、ＭＡＢＲと、メモ
リアレイブロックＭＡＢＬとメモリアレイブロックＭＡ
ＢＭとの間に配置されるセンスアンプ帯ＳＡＢＬと、メ
モリアレイブロックＭＡＢＭとメモリアレイブロックＭ
ＡＢＲとの間に設けられるセンスアンプ帯ＳＡＢＲとを
含む。
【００７９】センスアンプ帯ＳＡＢＬは、ビット線ＢＬ
０，／ＢＬ０の間に生じた電位差を拡大し、ビット線Ｂ
Ｌ０＿Ｌ、／ＢＬ０＿Ｌの間に生じた電位差を増幅する
センスアンプユニットＳＡ０を含む。
０，／ＢＬ０の間に生じた電位差を拡大し、ビット線Ｂ
Ｌ０＿Ｌ、／ＢＬ０＿Ｌの間に生じた電位差を増幅する
センスアンプユニットＳＡ０を含む。
【００８０】センスアンプ帯ＳＡＢＬは、さらに、ビッ
ト線ＢＬ２，／ＢＬ２の間に生じた電位差を増幅し、か
つ、ビット線ＢＬ２＿Ｌ，／ＢＬ２＿Ｌの間に生じた電
位差を増幅するセンスアンプユニットＳＡ２を含む。
ト線ＢＬ２，／ＢＬ２の間に生じた電位差を増幅し、か
つ、ビット線ＢＬ２＿Ｌ，／ＢＬ２＿Ｌの間に生じた電
位差を増幅するセンスアンプユニットＳＡ２を含む。
【００８１】センスアンプ帯ＳＡＢＬは、さらに、ビッ
ト線ＢＬ４，／ＢＬ４の間に生じた電位差を増幅し、か
つ、ビット線ＢＬ４＿Ｌ，／ＢＬ４＿Ｌの間に生じた電
位差を増幅するセンスアンプユニットＳＡ４を含む。
ト線ＢＬ４，／ＢＬ４の間に生じた電位差を増幅し、か
つ、ビット線ＢＬ４＿Ｌ，／ＢＬ４＿Ｌの間に生じた電
位差を増幅するセンスアンプユニットＳＡ４を含む。
【００８２】センスアンプ帯ＳＡＢＲは、ビット線ＢＬ
１，／ＢＬ１の間に生じた電位差を拡大し、かつ、ビッ
ト線ＢＬ１＿Ｒ，／ＢＬ１＿Ｒの間に生じた電位差を拡
大するセンスアンプユニットＳＡ１を含む。
１，／ＢＬ１の間に生じた電位差を拡大し、かつ、ビッ
ト線ＢＬ１＿Ｒ，／ＢＬ１＿Ｒの間に生じた電位差を拡
大するセンスアンプユニットＳＡ１を含む。
【００８３】センスアンプ帯ＳＡＢＲは、さらに、ビッ
ト線ＢＬ３，／ＢＬ３の間に生じた電位差を拡大し、か
つ、ビット線ＢＬ３＿Ｒ，／ＢＬ３＿Ｒの間に生じた電
位差を拡大するセンスアンプユニットＳＡ３を含む。
ト線ＢＬ３，／ＢＬ３の間に生じた電位差を拡大し、か
つ、ビット線ＢＬ３＿Ｒ，／ＢＬ３＿Ｒの間に生じた電
位差を拡大するセンスアンプユニットＳＡ３を含む。
【００８４】メモリアレイブロックＭＡＢＭは、センス
アンプ帯ＳＡＢＬに近接して設けられる３本のダミーワ
ード線ＤＷＬ０〜ＤＷＬ２を含む。ダミーワード線ＤＷ
Ｌ１，ＤＷＬ２にはイコライズ信号ＢＬＥＱ＿Ｌが与え
られる。このため、図７では符号ＤＷＬ１，ＤＷＬ２に
代えて信号名ＢＬＥＱ＿Ｌが付されている。
アンプ帯ＳＡＢＬに近接して設けられる３本のダミーワ
ード線ＤＷＬ０〜ＤＷＬ２を含む。ダミーワード線ＤＷ
Ｌ１，ＤＷＬ２にはイコライズ信号ＢＬＥＱ＿Ｌが与え
られる。このため、図７では符号ＤＷＬ１，ＤＷＬ２に
代えて信号名ＢＬＥＱ＿Ｌが付されている。
【００８５】メモリアレイブロックＭＡＢＭは、さら
に、センスアンプ帯ＳＡＢＲに近接して３本のダミーワ
ード線ＤＷＬ３〜ＤＷＬ５を含む。ダミーワード線ＤＷ
Ｌ３，ＤＷＬ４にはイコライズ信号ＢＬＥＱ＿Ｒが与え
られる。このため、図７では符号ＤＷＬ３，ＤＷＬ４に
代えて信号名ＢＬＥＱ＿Ｒが付されている。
に、センスアンプ帯ＳＡＢＲに近接して３本のダミーワ
ード線ＤＷＬ３〜ＤＷＬ５を含む。ダミーワード線ＤＷ
Ｌ３，ＤＷＬ４にはイコライズ信号ＢＬＥＱ＿Ｒが与え
られる。このため、図７では符号ＤＷＬ３，ＤＷＬ４に
代えて信号名ＢＬＥＱ＿Ｒが付されている。
【００８６】メモリアレイブロックＭＡＢＭは、さら
に、ダミーワード線が配置される領域の間に正規のワー
ド線ＷＬ０〜ＷＬ５１１を含む。
に、ダミーワード線が配置される領域の間に正規のワー
ド線ＷＬ０〜ＷＬ５１１を含む。
【００８７】メモリアレイブロックＭＡＢＭは、さら
に、ワード線およびダミーワード線に直交して配置され
る正規のビット線ＢＬ０〜ＢＬ４，／ＢＬ０〜／ＢＬ４
と、ビット線ＢＬ０に近接してメモリアレイブロックＭ
ＡＢＭの端部に配置されるダミービット線ＤＢＬ０〜Ｄ
ＢＬ２とを含む。
に、ワード線およびダミーワード線に直交して配置され
る正規のビット線ＢＬ０〜ＢＬ４，／ＢＬ０〜／ＢＬ４
と、ビット線ＢＬ０に近接してメモリアレイブロックＭ
ＡＢＭの端部に配置されるダミービット線ＤＢＬ０〜Ｄ
ＢＬ２とを含む。
【００８８】正規のワード線と正規のビット線との交点
に対応してメモリセルＭＣが設けられる。メモリセルＭ
Ｃは、セルプレートに一端が結合され他端はストレージ
ノードに接続されたキャパシタと、ビット線とキャパシ
タの間に接続されゲートがワード線に接続されるアクセ
ストランジスタとを含む。
に対応してメモリセルＭＣが設けられる。メモリセルＭ
Ｃは、セルプレートに一端が結合され他端はストレージ
ノードに接続されたキャパシタと、ビット線とキャパシ
タの間に接続されゲートがワード線に接続されるアクセ
ストランジスタとを含む。
【００８９】ダミーワード線とビット線との交点にはダ
ミーメモリセルＤＭＣ０〜ＤＭＣ７が配置される。そし
てセンスアンプユニットにて比較増幅される対をなすビ
ット線ＢＬ０，／ＢＬ０にそれぞれ接続されているダミ
ーメモリセルＤＭＣ２，ＤＭＣ１のストレージノード同
士を接続する内部配線Ｌ１が設けられる。すると、信号
ＢＬＥＱ＿Ｌを活性化すると、ダミーメモリセルのアク
セストランジスタが導通し、ビット線ＢＬ０，／ＢＬ０
が接続され、イコライズされる。
ミーメモリセルＤＭＣ０〜ＤＭＣ７が配置される。そし
てセンスアンプユニットにて比較増幅される対をなすビ
ット線ＢＬ０，／ＢＬ０にそれぞれ接続されているダミ
ーメモリセルＤＭＣ２，ＤＭＣ１のストレージノード同
士を接続する内部配線Ｌ１が設けられる。すると、信号
ＢＬＥＱ＿Ｌを活性化すると、ダミーメモリセルのアク
セストランジスタが導通し、ビット線ＢＬ０，／ＢＬ０
が接続され、イコライズされる。
【００９０】同様にダミーメモリセルＤＭＣ６，ＤＭＣ
５のストレージノード同士を接続する内部配線Ｌ２が設
けられている。すると、信号ＢＬＥＱ＿Ｒを活性化する
と、ダミーメモリセルのアクセストランジスタが導通
し、ビット線ＢＬ０，／ＢＬ０が接続され、イコライズ
される。
５のストレージノード同士を接続する内部配線Ｌ２が設
けられている。すると、信号ＢＬＥＱ＿Ｒを活性化する
と、ダミーメモリセルのアクセストランジスタが導通
し、ビット線ＢＬ０，／ＢＬ０が接続され、イコライズ
される。
【００９１】他のビット線対に関しても、同様な構成と
なっており信号ＢＬＥＱ＿Ｌ，ＢＬＥＱ＿Ｒのいずれか
が活性化されると、ビット線対は接続されてイコライズ
される。
なっており信号ＢＬＥＱ＿Ｌ，ＢＬＥＱ＿Ｒのいずれか
が活性化されると、ビット線対は接続されてイコライズ
される。
【００９２】図８は、図７に示したセンスアンプユニッ
トＳＡ０の構成を示した回路図である。
トＳＡ０の構成を示した回路図である。
【００９３】図８を参照して、センスアンプユニットＳ
Ａ０は、イコライズ回路ＥＱと、分離ゲート回路ＩＧ
Ｌ，ＩＧＲと、増幅部ＰＳＡ，ＮＳＡと、選択ゲート回
路ＳＧとを含む。
Ａ０は、イコライズ回路ＥＱと、分離ゲート回路ＩＧ
Ｌ，ＩＧＲと、増幅部ＰＳＡ，ＮＳＡと、選択ゲート回
路ＳＧとを含む。
【００９４】イコライズ回路ＥＱは、イコライズ信号Ｂ
ＬＥＱに応じてノードＮ１，Ｎ２の電位をイコライズす
る。
ＬＥＱに応じてノードＮ１，Ｎ２の電位をイコライズす
る。
【００９５】イコライズ回路ＥＱは、ノードＮ１，Ｎ２
の間に接続されゲートにイコライズ信号ＢＬＥＱを受け
るＮチャネルＭＯＳトランジスタＱ９と、一方端が電位
ＶＢＬに結合され他方端がノードＮ１に接続されゲート
にイコライズ信号ＢＬＥＱを受けるＮチャネルＭＯＳト
ランジスタＱ１０と、一方端が電位ＶＢＬに結合され他
方端がノードＮ２に接続されゲートにイコライズ信号Ｂ
ＬＥＱを受けるＮチャネルＭＯＳトランジスタＱ１１と
を含む。
の間に接続されゲートにイコライズ信号ＢＬＥＱを受け
るＮチャネルＭＯＳトランジスタＱ９と、一方端が電位
ＶＢＬに結合され他方端がノードＮ１に接続されゲート
にイコライズ信号ＢＬＥＱを受けるＮチャネルＭＯＳト
ランジスタＱ１０と、一方端が電位ＶＢＬに結合され他
方端がノードＮ２に接続されゲートにイコライズ信号Ｂ
ＬＥＱを受けるＮチャネルＭＯＳトランジスタＱ１１と
を含む。
【００９６】分離ゲート回路ＩＧＬは、ノードＮ１とビ
ット線／ＢＬ＿Ｌとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１と、ビット線ＢＬ＿ＬとノードＮ２との間に接続
されゲートにビット線分離信号ＢＬＩ＿Ｌを受けるＮチ
ャネルＭＯＳトランジスタＱ２とを含む。分離ゲート回
路ＩＧＬは、ビット線分離信号ＢＬＩ＿ＬがＬレベルに
設定されるとノードＮ１とビット線／ＢＬ＿Ｌとを分離
し、ノードＮ２とビット線ＢＬ＿Ｌとを分離する。
ット線／ＢＬ＿Ｌとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｌを受けるＮチャネルＭＯＳトランジス
タＱ１と、ビット線ＢＬ＿ＬとノードＮ２との間に接続
されゲートにビット線分離信号ＢＬＩ＿Ｌを受けるＮチ
ャネルＭＯＳトランジスタＱ２とを含む。分離ゲート回
路ＩＧＬは、ビット線分離信号ＢＬＩ＿ＬがＬレベルに
設定されるとノードＮ１とビット線／ＢＬ＿Ｌとを分離
し、ノードＮ２とビット線ＢＬ＿Ｌとを分離する。
【００９７】増幅部ＰＳＡは、ノードＮ３とノードＮ１
との間に接続されゲートがノードＮ２に接続されるＰチ
ャネルＭＯＳトランジスタＱ３と、ノードＮ３とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＰチャネルＭＯＳトランジスタＱ４とを含む。
との間に接続されゲートがノードＮ２に接続されるＰチ
ャネルＭＯＳトランジスタＱ３と、ノードＮ３とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＰチャネルＭＯＳトランジスタＱ４とを含む。
【００９８】増幅部ＮＳＡは、ノードＮ１とノードＮ４
との間に接続されゲートがノードＮ２に接続されるＮチ
ャネルＭＯＳトランジスタＱ７と、ノードＮ４とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＮチャネルＭＯＳトランジスタＱ８とを含む。
との間に接続されゲートがノードＮ２に接続されるＮチ
ャネルＭＯＳトランジスタＱ７と、ノードＮ４とノード
Ｎ２との間に接続されゲートがノードＮ１に接続される
ＮチャネルＭＯＳトランジスタＱ８とを含む。
【００９９】増幅部ＰＳＡと増幅部ＮＳＡは、２つでセ
ンスアンプとして動作する。すなわち、センスアンプ活
性化信号Ｓ２ＰがＨレベルに活性化され、センスアンプ
活性化信号Ｓ２ＮがＬレベルに活性化されると、ノード
Ｎ１とノードＮ２との間に生じている電位差が増幅され
る。
ンスアンプとして動作する。すなわち、センスアンプ活
性化信号Ｓ２ＰがＨレベルに活性化され、センスアンプ
活性化信号Ｓ２ＮがＬレベルに活性化されると、ノード
Ｎ１とノードＮ２との間に生じている電位差が増幅され
る。
【０１００】分離ゲート回路ＩＧＲは、ノードＮ１とビ
ット線／ＢＬ＿Ｒとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｒが接続されるＮチャネルＭＯＳトラン
ジスタＱ１２と、ノードＮ２とビット線ＢＬ＿Ｒとの間
に接続されゲートにビット線分離信号ＢＬＩ＿Ｒを受け
るＮチャネルＭＯＳトランジスタＱ１３とを含む。分離
ゲート回路ＩＧＲは、ビット線分離信号ＢＬＩ＿ＲがＬ
レベルに設定されるとノードＮ１とビット線／ＢＬ＿Ｒ
とを分離し、ノードＮ２とビット線ＢＬ＿Ｒとを分離す
る。
ット線／ＢＬ＿Ｒとの間に接続されゲートにビット線分
離信号ＢＬＩ＿Ｒが接続されるＮチャネルＭＯＳトラン
ジスタＱ１２と、ノードＮ２とビット線ＢＬ＿Ｒとの間
に接続されゲートにビット線分離信号ＢＬＩ＿Ｒを受け
るＮチャネルＭＯＳトランジスタＱ１３とを含む。分離
ゲート回路ＩＧＲは、ビット線分離信号ＢＬＩ＿ＲがＬ
レベルに設定されるとノードＮ１とビット線／ＢＬ＿Ｒ
とを分離し、ノードＮ２とビット線ＢＬ＿Ｒとを分離す
る。
【０１０１】なお、ビット線ＢＬ＿Ｒは図７のビット線
ＢＬ０に対応し、ビット線／ＢＬ＿Ｒは図７のビット線
／ＢＬ０に対応する。
ＢＬ０に対応し、ビット線／ＢＬ＿Ｒは図７のビット線
／ＢＬ０に対応する。
【０１０２】図７、図８を参照して、センスアンプ帯Ｓ
ＡＢＬをはさんでメモリアレイブロックＭＡＢＭと反対
側のメモリアレイブロックＭＡＢＬから読出が行なわれ
る場合について説明する。このときには、ビット線分離
信号ＢＬＩ＿ＬはＨレベルに設定されセンスアンプユニ
ットＳＡ０，ＳＡ２，ＳＡ４はメモリアレイブロックＭ
ＡＢＬに接続される。そして、ビット線分離信号ＢＬＩ
＿ＲはＬレベルに設定されセンスアンプユニットＳＡ
０，ＳＡ２，ＳＡ４はメモリアレイブロックＭＡＢＭか
ら分離される。
ＡＢＬをはさんでメモリアレイブロックＭＡＢＭと反対
側のメモリアレイブロックＭＡＢＬから読出が行なわれ
る場合について説明する。このときには、ビット線分離
信号ＢＬＩ＿ＬはＨレベルに設定されセンスアンプユニ
ットＳＡ０，ＳＡ２，ＳＡ４はメモリアレイブロックＭ
ＡＢＬに接続される。そして、ビット線分離信号ＢＬＩ
＿ＲはＬレベルに設定されセンスアンプユニットＳＡ
０，ＳＡ２，ＳＡ４はメモリアレイブロックＭＡＢＭか
ら分離される。
【０１０３】しかし、メモリアレイブロックＭＡＢＭの
イコライズ信号ＢＬＥＱ＿Ｌ，ＢＬＥＱ＿Ｒを両方とも
Ｈレベルに保持しておけば、ビット線ＢＬ０，／ＢＬ０
は内部配線Ｌ１，Ｌ２によって接続されるのでイコライ
ズ状態が維持される。他のビット線対においても、同様
にイコライズ状態が維持される。
イコライズ信号ＢＬＥＱ＿Ｌ，ＢＬＥＱ＿Ｒを両方とも
Ｈレベルに保持しておけば、ビット線ＢＬ０，／ＢＬ０
は内部配線Ｌ１，Ｌ２によって接続されるのでイコライ
ズ状態が維持される。他のビット線対においても、同様
にイコライズ状態が維持される。
【０１０４】したがって、メモリアレイブロックＭＡＢ
Ｌからの読出動作が終了しセンスアンプユニットＳＡ０
によって次にメモリアレイブロックＭＡＢＭの読出が行
なわれる際に再度イコライズをし直す必要はない。これ
により、次の読出を迅速に行なうことができる。
Ｌからの読出動作が終了しセンスアンプユニットＳＡ０
によって次にメモリアレイブロックＭＡＢＭの読出が行
なわれる際に再度イコライズをし直す必要はない。これ
により、次の読出を迅速に行なうことができる。
【０１０５】また、ダミーワード線およびダミーメモリ
セルは、規則的に細かいデザインルールで配置されたメ
モリセルアレイ領域がセンスアンプ帯と接している部分
に設けられている。メモリセルアレイ部分のパターンの
規則性が崩れることによりウェハ作製工程においてエッ
チングなどのむらが生じやすい部分をダミーとし、正規
のメモリセルにばらつきが発生するのを防ぐ役割を果た
している。このようなダミーワード線およびダミーメモ
リセルは従来から配置されているものであるので、新た
にイコライズ用に素子を追加する必要はない。
セルは、規則的に細かいデザインルールで配置されたメ
モリセルアレイ領域がセンスアンプ帯と接している部分
に設けられている。メモリセルアレイ部分のパターンの
規則性が崩れることによりウェハ作製工程においてエッ
チングなどのむらが生じやすい部分をダミーとし、正規
のメモリセルにばらつきが発生するのを防ぐ役割を果た
している。このようなダミーワード線およびダミーメモ
リセルは従来から配置されているものであるので、新た
にイコライズ用に素子を追加する必要はない。
【０１０６】図９は、図７に対応したメモリセルの配置
を示した図である。図９を参照して、ダミーメモリセル
ＤＭＣ１のストレージノードとダミーメモリセルＤＭＣ
２のストレージノードとはフィールド領域を１つのパタ
ーンとしてつなげることによって接続されている。この
フィールド領域の接続が図７における内部配線Ｌ１に対
応する。また、ダミーメモリセルＤＭＣ１，ＤＭＣ２と
反対側に設けられるダミーメモリセルＤＭＣ５，ＤＭＣ
６も、フィールド領域を接続することによってストレー
ジノード同士が接続される。このフィールド領域の接続
は図７の内部配線Ｌ２に対応する。
を示した図である。図９を参照して、ダミーメモリセル
ＤＭＣ１のストレージノードとダミーメモリセルＤＭＣ
２のストレージノードとはフィールド領域を１つのパタ
ーンとしてつなげることによって接続されている。この
フィールド領域の接続が図７における内部配線Ｌ１に対
応する。また、ダミーメモリセルＤＭＣ１，ＤＭＣ２と
反対側に設けられるダミーメモリセルＤＭＣ５，ＤＭＣ
６も、フィールド領域を接続することによってストレー
ジノード同士が接続される。このフィールド領域の接続
は図７の内部配線Ｌ２に対応する。
【０１０７】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１０８】さらに、実施の形態１では、メモリアレイ
のセンスアンプに接する両側にイコライズトランジスタ
を設けた場合を説明したが、一方側のみをイコライズト
ランジスタに変形し、他方側は従来のダミーセルのまま
でも効果がある。この場合は、ビット線のセンスアンプ
から遠い部分にダミーメモリセルを変形したイコライズ
トランジスタを設けるほうが効果が大きい。
のセンスアンプに接する両側にイコライズトランジスタ
を設けた場合を説明したが、一方側のみをイコライズト
ランジスタに変形し、他方側は従来のダミーセルのまま
でも効果がある。この場合は、ビット線のセンスアンプ
から遠い部分にダミーメモリセルを変形したイコライズ
トランジスタを設けるほうが効果が大きい。
【０１０９】また、ダミーワード線にイコライズ信号Ｂ
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えない場合でも効果があ
る。
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えない場合でも効果があ
る。
【０１１０】以上説明したように、センスアンプユニッ
トＳＡ０にイコライズ回路が１つしかない場合であって
も、ダミーメモリセルを用いてビット線対のイコライズ
を維持することができる。したがって、センスアンプユ
ニットが反対側のメモリブロックに用いられている間も
ビット線対のイコライズが維持されているので、次にメ
モリアレイブロックが選択された場合にデータの読出を
迅速に行なうことができる。また、センスアンプユニッ
トＳＡ０と反対側に配置されるダミーメモリセルＤＭＣ
６，ＤＭＣ５によってビット線ＢＬ０，／ＢＬ０はイコ
ライズされるので、ビット線の長さが長くなり、ビット
線の抵抗が高くなった場合においてイコライズが有利に
できる。したがって、対応するセンスアンプユニットが
存在しない側のイコライズがビット線抵抗により阻害さ
れやすいというシェアドセンスアンプ構成の欠点は解消
することができる。
トＳＡ０にイコライズ回路が１つしかない場合であって
も、ダミーメモリセルを用いてビット線対のイコライズ
を維持することができる。したがって、センスアンプユ
ニットが反対側のメモリブロックに用いられている間も
ビット線対のイコライズが維持されているので、次にメ
モリアレイブロックが選択された場合にデータの読出を
迅速に行なうことができる。また、センスアンプユニッ
トＳＡ０と反対側に配置されるダミーメモリセルＤＭＣ
６，ＤＭＣ５によってビット線ＢＬ０，／ＢＬ０はイコ
ライズされるので、ビット線の長さが長くなり、ビット
線の抵抗が高くなった場合においてイコライズが有利に
できる。したがって、対応するセンスアンプユニットが
存在しない側のイコライズがビット線抵抗により阻害さ
れやすいというシェアドセンスアンプ構成の欠点は解消
することができる。
【０１１１】［実施の形態２］図１０は、実施の形態２
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
【０１１２】図１０を参照して、実施の形態２のメモリ
アレイブロックは、図７に示したメモリアレイブロック
ＭＡＢＭの構成に加えて電位ＶＢＬを伝達する配線ＬＶ
ＢＬ１，ＬＶＢＬ２を含む。ダミーメモリセルＤＭＣ１
のキャパシタの両端は配線によってショートされそして
このショートされたキャパシタの両端はともに配線ＬＶ
ＢＬ１に接続される。
アレイブロックは、図７に示したメモリアレイブロック
ＭＡＢＭの構成に加えて電位ＶＢＬを伝達する配線ＬＶ
ＢＬ１，ＬＶＢＬ２を含む。ダミーメモリセルＤＭＣ１
のキャパシタの両端は配線によってショートされそして
このショートされたキャパシタの両端はともに配線ＬＶ
ＢＬ１に接続される。
【０１１３】ＤＭＣ２のキャパシタの両端もショートさ
れ配線ＬＶＢＬ１に接続される。これによってイコライ
ズ信号ＢＬＥＱ＿ＬがＨ状態になると、ビット線ＢＬ
０，／ＢＬ０はイコライズされるとともに電位ＶＢＬが
与えられることになる。同様に、ダミーメモリセルＤＭ
Ｃ６，ＤＭＣ５の両方のストレージノードが配線ＬＶＢ
Ｌ２に接続されているので、イコライズ信号ＢＬＥＱ＿
ＲがＨレベルに活性化されるとビット線ＢＬ０，／ＢＬ
０のイコライズが行なわれるとともに、その電位が電位
ＶＢＬに設定されることになる。
れ配線ＬＶＢＬ１に接続される。これによってイコライ
ズ信号ＢＬＥＱ＿ＬがＨ状態になると、ビット線ＢＬ
０，／ＢＬ０はイコライズされるとともに電位ＶＢＬが
与えられることになる。同様に、ダミーメモリセルＤＭ
Ｃ６，ＤＭＣ５の両方のストレージノードが配線ＬＶＢ
Ｌ２に接続されているので、イコライズ信号ＢＬＥＱ＿
ＲがＨレベルに活性化されるとビット線ＢＬ０，／ＢＬ
０のイコライズが行なわれるとともに、その電位が電位
ＶＢＬに設定されることになる。
【０１１４】なお、図１０に示した他の部分の構成は図
７に示したメモリアレイブロックＭＡＢＭと同様である
ので説明は繰返さない。
７に示したメモリアレイブロックＭＡＢＭと同様である
ので説明は繰返さない。
【０１１５】図１０に示したメモリアレイブロックで
は、センスアンプユニットにて比較増幅される対をなす
ビット線ＢＬ，／ＢＬにそれぞれつながっている２つの
ダミーメモリセルのストレージノード同士が接続されて
いる。さらに、ダミーメモリセルの蓄積ノードとセルプ
レートが接続されている。するとダミーワード線を選択
状態にすることによりビット線ＢＬ，／ＢＬをイコライ
ズすることができかつプリチャージすることができる。
は、センスアンプユニットにて比較増幅される対をなす
ビット線ＢＬ，／ＢＬにそれぞれつながっている２つの
ダミーメモリセルのストレージノード同士が接続されて
いる。さらに、ダミーメモリセルの蓄積ノードとセルプ
レートが接続されている。するとダミーワード線を選択
状態にすることによりビット線ＢＬ，／ＢＬをイコライ
ズすることができかつプリチャージすることができる。
【０１１６】図１１は、図１０に対応するレイアウトに
即したメモリアレイ部の配置図である。
即したメモリアレイ部の配置図である。
【０１１７】図１１に示したメモリアレイブロックは、
図９に示したメモリアレイブロックの構成に加えて電位
ＶＢＬが供給されている配線ＬＶＢＬ１，ＬＶＢＬ２を
さらに含む。配線ＬＶＢＬ１は、ダミーメモリセルＤＭ
Ｃ１，ＤＭＣ２のストレージノードに接続される。配線
ＬＶＢＬ２は、ダミーメモリセルＤＭＣ５，ＤＭＣ６に
接続されている。なお、ダミーセルのストレージノード
同士を接続する手段としてフィールド部分を接続した場
合を示したが、これに限定されるものではない。図６で
説明したメモリセル断面構造に示したように、ストレー
ジノード部分に接続される電極としてはフィールド（不
純物領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用の
パッドＰＳ１，ＰＳ３やストレージノードＳＮ等もある
ので、これらを使用してストレージノード同士を接続す
ることも可能である。
図９に示したメモリアレイブロックの構成に加えて電位
ＶＢＬが供給されている配線ＬＶＢＬ１，ＬＶＢＬ２を
さらに含む。配線ＬＶＢＬ１は、ダミーメモリセルＤＭ
Ｃ１，ＤＭＣ２のストレージノードに接続される。配線
ＬＶＢＬ２は、ダミーメモリセルＤＭＣ５，ＤＭＣ６に
接続されている。なお、ダミーセルのストレージノード
同士を接続する手段としてフィールド部分を接続した場
合を示したが、これに限定されるものではない。図６で
説明したメモリセル断面構造に示したように、ストレー
ジノード部分に接続される電極としてはフィールド（不
純物領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用の
パッドＰＳ１，ＰＳ３やストレージノードＳＮ等もある
ので、これらを使用してストレージノード同士を接続す
ることも可能である。
【０１１８】さらに、実施の形態２では、メモリアレイ
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。この場
合は、ビット線のセンスアンプから遠い部分にダミーメ
モリセルを変形したイコライズ兼プリチャージトランジ
スタを設けるほうが効果が大きい。
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。この場
合は、ビット線のセンスアンプから遠い部分にダミーメ
モリセルを変形したイコライズ兼プリチャージトランジ
スタを設けるほうが効果が大きい。
【０１１９】また、ダミーワード線にイコライズ信号Ｂ
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えなくても効果がある。
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えなくても効果がある。
【０１２０】以上説明したように、実施の形態２で説明
した半導体記憶装置は、実施の形態１で説明した半導体
記憶装置と同様に、非選択状態においてメモリアレイブ
ロックのイコライズが可能となるとともに、ビット線電
位を電位ＶＢＬにプリチャージしておくことが可能とな
る。
した半導体記憶装置は、実施の形態１で説明した半導体
記憶装置と同様に、非選択状態においてメモリアレイブ
ロックのイコライズが可能となるとともに、ビット線電
位を電位ＶＢＬにプリチャージしておくことが可能とな
る。
【０１２１】［実施の形態３］図１２は、実施の形態３
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
【０１２２】図１２を参照して、実施の形態３において
用いられるメモリアレイブロックは、図７で示したメモ
リアレイブロックＭＡＢＭの構成において内部配線Ｌ１
および内部配線Ｌ２に代えて、ダミーメモリセルＤＭＣ
０のストレージノードとダミーメモリセルＤＭＣ１のス
トレージノードとを結ぶ内部配線Ｌ３と、ダミーメモリ
セルＤＭＣ４のストレージノードとダミーメモリセルＤ
ＭＣ５のストレージノードとを結ぶ内部配線Ｌ４と、ダ
ミーメモリセルＤＭＣ２のストレージノードとダミーメ
モリセルＤＭＣ３のストレージノードとを結ぶ内部配線
Ｌ５と、ダミーメモリセルＤＭＣ６のストレージノード
とダミーメモリセルＤＭＣ７のストレージノードとを結
ぶ内部配線Ｌ６とを含む。
用いられるメモリアレイブロックは、図７で示したメモ
リアレイブロックＭＡＢＭの構成において内部配線Ｌ１
および内部配線Ｌ２に代えて、ダミーメモリセルＤＭＣ
０のストレージノードとダミーメモリセルＤＭＣ１のス
トレージノードとを結ぶ内部配線Ｌ３と、ダミーメモリ
セルＤＭＣ４のストレージノードとダミーメモリセルＤ
ＭＣ５のストレージノードとを結ぶ内部配線Ｌ４と、ダ
ミーメモリセルＤＭＣ２のストレージノードとダミーメ
モリセルＤＭＣ３のストレージノードとを結ぶ内部配線
Ｌ５と、ダミーメモリセルＤＭＣ６のストレージノード
とダミーメモリセルＤＭＣ７のストレージノードとを結
ぶ内部配線Ｌ６とを含む。
【０１２３】図１２のメモリアレイブロックの回路図
は、ダミービット線ＤＢＬ２に電位ＶＢＬが与えられ、
ダミーワード線ＤＷＬ１，ＤＷＬ２にはイコライズ信号
ＢＬＥＱ＿Ｌに代えてＢＬＰＲ＿Ｌが与えられる。ま
た、ダミーワード線ＤＷＬ３およびＤＷＬ４にはイコラ
イズ信号ＢＬＥＱ＿Ｒに代えてＢＬＰＲ＿Ｒが与えられ
る。以上の点で図１２の回路は図７の回路と異なってい
る。他の部分は図７の回路と同様であるので説明は繰返
さない。
は、ダミービット線ＤＢＬ２に電位ＶＢＬが与えられ、
ダミーワード線ＤＷＬ１，ＤＷＬ２にはイコライズ信号
ＢＬＥＱ＿Ｌに代えてＢＬＰＲ＿Ｌが与えられる。ま
た、ダミーワード線ＤＷＬ３およびＤＷＬ４にはイコラ
イズ信号ＢＬＥＱ＿Ｒに代えてＢＬＰＲ＿Ｒが与えられ
る。以上の点で図１２の回路は図７の回路と異なってい
る。他の部分は図７の回路と同様であるので説明は繰返
さない。
【０１２４】信号ＢＬＰＲ＿Ｌまたは信号ＢＬＰＲ＿Ｒ
をＨレベルにすることにより、左のセンスアンプユニッ
トにつながるビット線と右のセンスアンプユニットにつ
ながるこれに隣接するビット線との間がダミーセルのス
トレージノードを介して接続される。たとえば、信号Ｂ
ＬＰＲ＿ＬをＨレベルに設定することにより、ビット線
ＢＬ１とビット線／ＢＬ０とが内部配線Ｌ５によって接
続される。また、信号ＢＬＰＲ＿ＲをＨレベルに設定す
ることにより、ビット線ＢＬ１とビット線／ＢＬ０とが
内部配線Ｌ６によって接続される。
をＨレベルにすることにより、左のセンスアンプユニッ
トにつながるビット線と右のセンスアンプユニットにつ
ながるこれに隣接するビット線との間がダミーセルのス
トレージノードを介して接続される。たとえば、信号Ｂ
ＬＰＲ＿ＬをＨレベルに設定することにより、ビット線
ＢＬ１とビット線／ＢＬ０とが内部配線Ｌ５によって接
続される。また、信号ＢＬＰＲ＿ＲをＨレベルに設定す
ることにより、ビット線ＢＬ１とビット線／ＢＬ０とが
内部配線Ｌ６によって接続される。
【０１２５】同様に、一番端のビット線ＢＬ０はダミー
ビット線ＤＢＬ２に接続されるが、このダミービット線
には電位ＶＢＬが与えられているので、ビット線ＢＬ０
は電位ＶＢＬに結合されることになる。
ビット線ＤＢＬ２に接続されるが、このダミービット線
には電位ＶＢＬが与えられているので、ビット線ＢＬ０
は電位ＶＢＬに結合されることになる。
【０１２６】実際には、信号ＢＬＰＲ＿Ｌと信号ＢＬＰ
Ｒ＿Ｒはともに、図示したメモリアレイブロック内のワ
ード線が活性化されていないときにＨレベルになる信号
でかまわない。本実施例は、図８に示したようなイコラ
イズ回路ＥＱがビット線分離トランジスタの内側に１ヵ
所しかないようなセンスアンプユニットの場合に面積や
プロセスの増加なしに非選択メモリアレイブロックのビ
ット線プリチャージが継続して行なわれる利点がある。
Ｒ＿Ｒはともに、図示したメモリアレイブロック内のワ
ード線が活性化されていないときにＨレベルになる信号
でかまわない。本実施例は、図８に示したようなイコラ
イズ回路ＥＱがビット線分離トランジスタの内側に１ヵ
所しかないようなセンスアンプユニットの場合に面積や
プロセスの増加なしに非選択メモリアレイブロックのビ
ット線プリチャージが継続して行なわれる利点がある。
【０１２７】すなわち、図１２に示したメモリアレイブ
ロックの左側のメモリアレイブロックが活性化された場
合、センスアンプユニットＳＡ０，ＳＡ２，ＳＡ４の分
離ゲート回路ＩＧＲによってビット線ＢＬ０，／ＢＬ
０，ＢＬ２，／ＢＬ２，ＢＬ４，／ＢＬ４はセンスアン
プと切り離される。しかし、センスアンプユニットＳＡ
１，ＳＡ３のビット線分離トランジスタは、ビット線と
センスアンプとを分離していないのでビット線ＢＬ１，
／ＢＬ１，ＢＬ３，／ＢＬ３はプリチャージおよびイコ
ライズがされた状態となっている。
ロックの左側のメモリアレイブロックが活性化された場
合、センスアンプユニットＳＡ０，ＳＡ２，ＳＡ４の分
離ゲート回路ＩＧＲによってビット線ＢＬ０，／ＢＬ
０，ＢＬ２，／ＢＬ２，ＢＬ４，／ＢＬ４はセンスアン
プと切り離される。しかし、センスアンプユニットＳＡ
１，ＳＡ３のビット線分離トランジスタは、ビット線と
センスアンプとを分離していないのでビット線ＢＬ１，
／ＢＬ１，ＢＬ３，／ＢＬ３はプリチャージおよびイコ
ライズがされた状態となっている。
【０１２８】したがって、メモリアレイブロックの左の
センスアンプユニットにつながるビット線と右のセンス
アンプユニットにつながる隣接するビット線間を接続す
ることにより、左側のセンスアンプユニットに接続され
るビット線も右側のセンスアンプユニットに接続される
ビット線を介してプリチャージされる。
センスアンプユニットにつながるビット線と右のセンス
アンプユニットにつながる隣接するビット線間を接続す
ることにより、左側のセンスアンプユニットに接続され
るビット線も右側のセンスアンプユニットに接続される
ビット線を介してプリチャージされる。
【０１２９】以上説明したように、実施の形態３の半導
体記憶装置は、実質的な面積やプロセスの増加なしにビ
ット線のプリチャージトランジスタをダミーセルと兼用
する形で形成でき、図８に示したようなセンスアンプユ
ニットを用いた場合でも、隣接ブロックが選択されたと
きに継続したプリチャージが可能となる。そして、ビッ
ト線の微小リーク等によるプリチャージ電位の低下によ
る不良動作を回避することができる。
体記憶装置は、実質的な面積やプロセスの増加なしにビ
ット線のプリチャージトランジスタをダミーセルと兼用
する形で形成でき、図８に示したようなセンスアンプユ
ニットを用いた場合でも、隣接ブロックが選択されたと
きに継続したプリチャージが可能となる。そして、ビッ
ト線の微小リーク等によるプリチャージ電位の低下によ
る不良動作を回避することができる。
【０１３０】図１３は、図１２におけるダミーセルのス
トレージ側電極の接続例を示したレイアウト図である。
トレージ側電極の接続例を示したレイアウト図である。
【０１３１】図１３では、ダミーセルのストレージノー
ド側の電極であるフィールド部を延ばすことによって、
ストレージノード同士を相互接続している。図１３で
は、ダミーセルのストレージノード同士を接続する手段
としてフィールド部分を接続した場合を示しているが、
これに限定されるものではない。図６で説明したメモリ
セル断面構造に示したように、ストレージノード部分に
接続される電極としてはフィールド（不純物領域ＳＤ
１，ＳＤ３）の他にコンタクト引上げ用のパッドＰＳ
１，ＰＳ３やストレージノードＳＮ等もあるので、これ
らを使用してストレージノード同士を接続することも可
能である。
ド側の電極であるフィールド部を延ばすことによって、
ストレージノード同士を相互接続している。図１３で
は、ダミーセルのストレージノード同士を接続する手段
としてフィールド部分を接続した場合を示しているが、
これに限定されるものではない。図６で説明したメモリ
セル断面構造に示したように、ストレージノード部分に
接続される電極としてはフィールド（不純物領域ＳＤ
１，ＳＤ３）の他にコンタクト引上げ用のパッドＰＳ
１，ＰＳ３やストレージノードＳＮ等もあるので、これ
らを使用してストレージノード同士を接続することも可
能である。
【０１３２】さらに、実施の形態３では、メモリアレイ
のセンスアンプに接する両側にプリチャージトランジス
タを設けた場合を説明したが、一方側のみをプリチャー
ジトランジスタに変形し、他方側は従来のダミーセルの
ままでも効果がある。この場合は、ビット線のセンスア
ンプから遠い部分にダミーメモリセルを変形したプリチ
ャージトランジスタを設けるほうが効果が大きい。
のセンスアンプに接する両側にプリチャージトランジス
タを設けた場合を説明したが、一方側のみをプリチャー
ジトランジスタに変形し、他方側は従来のダミーセルの
ままでも効果がある。この場合は、ビット線のセンスア
ンプから遠い部分にダミーメモリセルを変形したプリチ
ャージトランジスタを設けるほうが効果が大きい。
【０１３３】また、ダミーワード線にプリチャージ信号
ＢＬＰＲ＿ＬおよびＢＬＰＲ＿Ｒを与えているが、信号
ＢＬＰＲ＿Ｌと信号ＢＬＰＲ＿Ｒとは実際には同じ動作
をする信号であるので、いずれか一方は従来のダミーワ
ード線のままプリチャージ信号を与えなくても効果があ
る。
ＢＬＰＲ＿ＬおよびＢＬＰＲ＿Ｒを与えているが、信号
ＢＬＰＲ＿Ｌと信号ＢＬＰＲ＿Ｒとは実際には同じ動作
をする信号であるので、いずれか一方は従来のダミーワ
ード線のままプリチャージ信号を与えなくても効果があ
る。
【０１３４】［実施の形態４］図１４は、実施の形態４
において用いられるメモリアレイブロックの構成を示し
た回路図である。
において用いられるメモリアレイブロックの構成を示し
た回路図である。
【０１３５】図１４を参照して、実施の形態４のメモリ
アレイブロックは、図７で示したメモリアレイブロック
ＭＡＢＭの構成に加えて、ダミーメモリセルＤＭＣ２の
ストレージノードとダミーメモリセルＤＭＣ３のストレ
ージノードとを接続する内部配線Ｌ５と、ダミーメモリ
セルＤＭＣ６のストレージノードとダミーメモリセルＤ
ＭＣ７のストレージノードとを接続する内部配線Ｌ６と
を含む点が図７と異なる。他の構成は図７と同様である
ので説明は繰返さない。
アレイブロックは、図７で示したメモリアレイブロック
ＭＡＢＭの構成に加えて、ダミーメモリセルＤＭＣ２の
ストレージノードとダミーメモリセルＤＭＣ３のストレ
ージノードとを接続する内部配線Ｌ５と、ダミーメモリ
セルＤＭＣ６のストレージノードとダミーメモリセルＤ
ＭＣ７のストレージノードとを接続する内部配線Ｌ６と
を含む点が図７と異なる。他の構成は図７と同様である
ので説明は繰返さない。
【０１３６】図１４に示した回路では、信号ＢＬＥＱ＿
Ｌまたは信号ＢＬＥＱ＿ＲをＨレベルに設定することに
より、ダミーセルのストレージノード同士が接続され両
側のセンスアンプユニットにつながる全ビット線（ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，
ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）がショートされ
る構成になっている。
Ｌまたは信号ＢＬＥＱ＿ＲをＨレベルに設定することに
より、ダミーセルのストレージノード同士が接続され両
側のセンスアンプユニットにつながる全ビット線（ＢＬ
０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，
ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）がショートされ
る構成になっている。
【０１３７】図１４に示した構成では、実質的な面積の
増加やプロセスの追加なしにビット線のイコライズトラ
ンジスタをダミーセルの兼用する形で形成できる。ま
た、ビット線のイコライズをビット線の両側から行なう
ことができるのでイコライズトランジスタの能力が強化
されることになる。
増加やプロセスの追加なしにビット線のイコライズトラ
ンジスタをダミーセルの兼用する形で形成できる。ま
た、ビット線のイコライズをビット線の両側から行なう
ことができるのでイコライズトランジスタの能力が強化
されることになる。
【０１３８】さらに、図１４で示した回路図の場合は、
メモリアレイブロック内の全ビット線がショートされる
ので、図８に示したようなイコライズ回路ＥＱがビット
線分離トランジスタの内側に１ヵ所しかないようなセン
スアンプユニットの構成であっても、非選択メモリアレ
イブロックのビット線プリチャージを継続して行なうこ
とができるという利点がある。
メモリアレイブロック内の全ビット線がショートされる
ので、図８に示したようなイコライズ回路ＥＱがビット
線分離トランジスタの内側に１ヵ所しかないようなセン
スアンプユニットの構成であっても、非選択メモリアレ
イブロックのビット線プリチャージを継続して行なうこ
とができるという利点がある。
【０１３９】すなわち、図１４に示したメモリアレイブ
ロックの左側のメモリアレイブロックが活性化された場
合、センスアンプユニットＳＡ０，ＳＡ２，ＳＡ４では
ビット線ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２，ＢＬ
４，／ＢＬ４はセンスアンプユニット内部のイコライズ
回路ＥＱから分離される。しかし、センスアンプユニッ
トＳＡ１，ＳＡ３のビット線分離回路はビット線分離を
行なっていないので、ビット線ＢＬ１，／ＢＬ１，ＢＬ
３，／ＢＬ３はイコライズおよびプリチャージされた状
態となっている。したがって、メモリアレイブロックの
全ビット線をショートすることにより左側のセンスアン
プユニットに接続されるビット線も、右側のセンスアン
プユニットに接続されるビット線を介してプリチャージ
される。
ロックの左側のメモリアレイブロックが活性化された場
合、センスアンプユニットＳＡ０，ＳＡ２，ＳＡ４では
ビット線ＢＬ０，／ＢＬ０，ＢＬ２，／ＢＬ２，ＢＬ
４，／ＢＬ４はセンスアンプユニット内部のイコライズ
回路ＥＱから分離される。しかし、センスアンプユニッ
トＳＡ１，ＳＡ３のビット線分離回路はビット線分離を
行なっていないので、ビット線ＢＬ１，／ＢＬ１，ＢＬ
３，／ＢＬ３はイコライズおよびプリチャージされた状
態となっている。したがって、メモリアレイブロックの
全ビット線をショートすることにより左側のセンスアン
プユニットに接続されるビット線も、右側のセンスアン
プユニットに接続されるビット線を介してプリチャージ
される。
【０１４０】図１５は、図１４に示した回路図に対応す
るダミーメモリセルのストレージノード側の接続状態を
示したレイアウト図である。
るダミーメモリセルのストレージノード側の接続状態を
示したレイアウト図である。
【０１４１】図１５を参照して、実施の形態４では、ダ
ミーメモリセルのストレージノード側電極であるフィー
ルド部を相互に接続することによりストレージノード同
士の接続を行なっている。なお、ダミーセルのストレー
ジノード同士を接続する手段としてフィールド部分を接
続した場合を示したが、これに限定されるものではな
い。図６で説明したメモリセル断面構造に示したよう
に、ストレージノード部分に接続される電極としてはフ
ィールド（不純物領域ＳＤ１，ＳＤ３）の他にコンタク
ト引上げ用のパッドＰＳ１，ＰＳ３やストレージノード
ＳＮ等もあるので、これらを使用してストレージノード
同士を接続することも可能である。
ミーメモリセルのストレージノード側電極であるフィー
ルド部を相互に接続することによりストレージノード同
士の接続を行なっている。なお、ダミーセルのストレー
ジノード同士を接続する手段としてフィールド部分を接
続した場合を示したが、これに限定されるものではな
い。図６で説明したメモリセル断面構造に示したよう
に、ストレージノード部分に接続される電極としてはフ
ィールド（不純物領域ＳＤ１，ＳＤ３）の他にコンタク
ト引上げ用のパッドＰＳ１，ＰＳ３やストレージノード
ＳＮ等もあるので、これらを使用してストレージノード
同士を接続することも可能である。
【０１４２】なお、実施の形態４では、メモリアレイの
センスアンプに接する両側にイコライズトランジスタを
設けた場合を説明したが、一方側のみをイコライズまた
はプリチャージトランジスタに変形し、他方側は従来の
ダミーセルのままでも効果がある。この場合は、ビット
線のセンスアンプから遠い部分にダミーメモリセルを変
形したイコライズまたはプリチャージトランジスタを設
けるほうが効果が大きい。
センスアンプに接する両側にイコライズトランジスタを
設けた場合を説明したが、一方側のみをイコライズまた
はプリチャージトランジスタに変形し、他方側は従来の
ダミーセルのままでも効果がある。この場合は、ビット
線のセンスアンプから遠い部分にダミーメモリセルを変
形したイコライズまたはプリチャージトランジスタを設
けるほうが効果が大きい。
【０１４３】また、ダミーワード線にイコライズ信号Ｂ
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えなくても効果がある。
ＬＥＱ＿ＬおよびＢＬＥＱ＿Ｒを与えているが、信号Ｂ
ＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒとは実際には同じ動作を
する信号であるので、いずれか一方は従来のダミーワー
ド線のままイコライズ信号を与えなくても効果がある。
【０１４４】［実施の形態５］図１６は、実施の形態５
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
【０１４５】図１６を参照して、実施の形態５のメモリ
アレイブロックは、図１４に示した回路図において、ダ
ミービット線ＤＢＬ１，ＤＬＢ２にはともに電位ＶＢＬ
が与えられる。加えて、実施の形態５のメモリアレイブ
ロックは、ダミーメモリセルＤＭＣ０のストレージノー
ドを隣接するダミーメモリセルのストレージノードと接
続する内部配線Ｌ３，Ｌ７を含み、ダミーメモリセルＤ
ＭＣ４のストレージノードを隣接するダミーメモリセル
のストレージノードと接続する内部配線Ｌ４，Ｌ８を含
む。以上の点が図１６で示した回路は図１４で示した回
路と異なる。他の構成は図１４で示した回路と同様であ
るので説明は繰返さない。
アレイブロックは、図１４に示した回路図において、ダ
ミービット線ＤＢＬ１，ＤＬＢ２にはともに電位ＶＢＬ
が与えられる。加えて、実施の形態５のメモリアレイブ
ロックは、ダミーメモリセルＤＭＣ０のストレージノー
ドを隣接するダミーメモリセルのストレージノードと接
続する内部配線Ｌ３，Ｌ７を含み、ダミーメモリセルＤ
ＭＣ４のストレージノードを隣接するダミーメモリセル
のストレージノードと接続する内部配線Ｌ４，Ｌ８を含
む。以上の点が図１６で示した回路は図１４で示した回
路と異なる。他の構成は図１４で示した回路と同様であ
るので説明は繰返さない。
【０１４６】動作について簡単に説明する。ダミービッ
ト線ＤＢＬ１，ＤＢＬ２はビット線プリチャージの電位
である電位ＶＢＬに結合されている。
ト線ＤＢＬ１，ＤＢＬ２はビット線プリチャージの電位
である電位ＶＢＬに結合されている。
【０１４７】実施の形態５では、信号ＢＬＥＱ＿Ｌまた
はＢＬＥＱ＿ＲをＨレベルにすることにより、両側のセ
ンスアンプユニットにつながる全ビット線（ＢＬ０，／
ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ
３，／ＢＬ３，ＢＬ４，／ＢＬ４）とダミービット線と
がダミーセルのストレージノードの接続を介して電位Ｖ
ＢＬに結合される構成となっている。
はＢＬＥＱ＿ＲをＨレベルにすることにより、両側のセ
ンスアンプユニットにつながる全ビット線（ＢＬ０，／
ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ
３，／ＢＬ３，ＢＬ４，／ＢＬ４）とダミービット線と
がダミーセルのストレージノードの接続を介して電位Ｖ
ＢＬに結合される構成となっている。
【０１４８】したがって、実施の形態５では、実質的な
面積の増加なしにビット線のイコライズトランジスタを
ダミーセルと兼用する形で形成できる。またビット線の
イコライズをビット線の両側が行なうとともに、イコラ
イズトランジスタの能力を強化し、さらに、ダミービッ
ト線を介して電位ＶＢＬに各ビット線をプリチャージで
きる構成となっている。つまり、実施の形態５は、実質
的な面積の増加やプロセスの増加なしにビット線のイコ
ライズとプリチャージを強化することができる。また、
ダミーセルの追加などによりセンスアンプ部のイコライ
ズトランジスタのみでなくプリチャージトランジスタを
も省略することが可能となる。つまり図８に示したセン
スアンプユニットの構成においてイコライズを行なうト
ランジスタＱ９，プリチャージを行なうトランジスタＱ
１０，Ｑ１１を省略することができるので、従来よりも
面積を小さくして製造コストを低減できる効果もある。
面積の増加なしにビット線のイコライズトランジスタを
ダミーセルと兼用する形で形成できる。またビット線の
イコライズをビット線の両側が行なうとともに、イコラ
イズトランジスタの能力を強化し、さらに、ダミービッ
ト線を介して電位ＶＢＬに各ビット線をプリチャージで
きる構成となっている。つまり、実施の形態５は、実質
的な面積の増加やプロセスの増加なしにビット線のイコ
ライズとプリチャージを強化することができる。また、
ダミーセルの追加などによりセンスアンプ部のイコライ
ズトランジスタのみでなくプリチャージトランジスタを
も省略することが可能となる。つまり図８に示したセン
スアンプユニットの構成においてイコライズを行なうト
ランジスタＱ９，プリチャージを行なうトランジスタＱ
１０，Ｑ１１を省略することができるので、従来よりも
面積を小さくして製造コストを低減できる効果もある。
【０１４９】図１７は、図１６に対応するダミーセルの
ストレージノード側電極の接続例を示したレイアウト図
である。
ストレージノード側電極の接続例を示したレイアウト図
である。
【０１５０】図１７では、ダミーセルのストレージノー
ド側電極であるフィールド部を延ばすことによって、ス
トレージノード同士を相互接続している。実施の形態５
では、メモリアレイブロックの下側のみを図示している
が、メモリアレイブロックの上側のダミービット線につ
いても同様の接続が可能である。
ド側電極であるフィールド部を延ばすことによって、ス
トレージノード同士を相互接続している。実施の形態５
では、メモリアレイブロックの下側のみを図示している
が、メモリアレイブロックの上側のダミービット線につ
いても同様の接続が可能である。
【０１５１】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１５２】さらに、実施の形態５では、メモリアレイ
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。
【０１５３】また、実施の形態５では、ダミービット線
ＤＢＬ１，ＤＢＬ２に電位ＶＢＬを与えているが、ダミ
ービット線ＤＢＬ１を従来のダミーのままイコライズ信
号を与えずにおいてもよい。さらに、ダミービット線Ｄ
ＢＬ３を追加し、これにも電位ＶＢＬを与えることなど
ダミービット線の数を変更してもよい。なお、本実施の
形態では、ビット線の両側にイコライズトランジスタを
設けているが、信号ＢＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒと
は実際には同じ動作をする信号であるので、片側につい
ては従来のダミーワード線のままでもかまわない。
ＤＢＬ１，ＤＢＬ２に電位ＶＢＬを与えているが、ダミ
ービット線ＤＢＬ１を従来のダミーのままイコライズ信
号を与えずにおいてもよい。さらに、ダミービット線Ｄ
ＢＬ３を追加し、これにも電位ＶＢＬを与えることなど
ダミービット線の数を変更してもよい。なお、本実施の
形態では、ビット線の両側にイコライズトランジスタを
設けているが、信号ＢＬＥＱ＿Ｌと信号ＢＬＥＱ＿Ｒと
は実際には同じ動作をする信号であるので、片側につい
ては従来のダミーワード線のままでもかまわない。
【０１５４】［実施の形態６］図１８は、実施の形態６
の半導体記憶装置のメモリアレイブロック部の構成を示
した回路図である。
の半導体記憶装置のメモリアレイブロック部の構成を示
した回路図である。
【０１５５】図１８を参照して、実施の形態６のメモリ
アレイブロックは、図７に示したメモリアレイブロック
ＭＡＢＭの構成において、内部配線Ｌ１，Ｌ２等の対を
成すビット線に接続されたダミーセルのストレージノー
ドを接続する配線に代えて電位ＶＢＬが与えられる配線
ＬＶＢＬ３，ＬＶＢＬ４を含む。そしてダミーワード線
ＤＷＬ０には信号ＢＬＰＲ＿Ｌが与えられ、ダミーワー
ド線ＤＷＬ１，ＤＷＬ２にはイコライズ信号ＢＬＥＱ＿
Ｌは与えられていない。同じく、ダミーワード線ＤＷＬ
５には信号ＢＬＰＲ＿Ｒが与えられ、ダミーワード線Ｄ
ＷＬ３，ＤＷＬ４にはイコライズ信号ＢＬＥＱ＿Ｒは与
えられていない。
アレイブロックは、図７に示したメモリアレイブロック
ＭＡＢＭの構成において、内部配線Ｌ１，Ｌ２等の対を
成すビット線に接続されたダミーセルのストレージノー
ドを接続する配線に代えて電位ＶＢＬが与えられる配線
ＬＶＢＬ３，ＬＶＢＬ４を含む。そしてダミーワード線
ＤＷＬ０には信号ＢＬＰＲ＿Ｌが与えられ、ダミーワー
ド線ＤＷＬ１，ＤＷＬ２にはイコライズ信号ＢＬＥＱ＿
Ｌは与えられていない。同じく、ダミーワード線ＤＷＬ
５には信号ＢＬＰＲ＿Ｒが与えられ、ダミーワード線Ｄ
ＷＬ３，ＤＷＬ４にはイコライズ信号ＢＬＥＱ＿Ｒは与
えられていない。
【０１５６】図１８に示した回路では、信号ＢＬＰＲ＿
Ｌと信号ＢＬＰＲ＿ＲとをＨレベルに設定することによ
り、両側のセンスアンプユニットにつながるすべてのビ
ット線（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ
２，／ＢＬ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）
がダミーセルのストレージノード側電極の接続を介して
電位ＶＢＬに結合される構成になっている。すなわち、
ダミーワード線ＤＷＬ０に対応して設けられているダミ
ーセルのストレージノードに配線ＬＶＢＬ３を介して電
位ＶＢＬが供給されているので、信号ＢＬＰＲ＿ＬがＨ
レベルに設定されるとビット線／ＢＬ０，／ＢＬ１，／
ＢＬ２，／ＢＬ３，／ＢＬ４は電位ＶＢＬに結合され
る。また、ダミーワード線ＤＷＬ５に対応して設けられ
るダミーメモリセルのストレージノードには配線ＬＶＢ
Ｌ４によって電位ＶＢＬに結合されるので、信号ＢＬＰ
Ｒ＿ＲがＨレベルに設定されるとビット線ＢＬ０，ＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４は電位ＶＢＬに結合され
る。
Ｌと信号ＢＬＰＲ＿ＲとをＨレベルに設定することによ
り、両側のセンスアンプユニットにつながるすべてのビ
ット線（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ
２，／ＢＬ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）
がダミーセルのストレージノード側電極の接続を介して
電位ＶＢＬに結合される構成になっている。すなわち、
ダミーワード線ＤＷＬ０に対応して設けられているダミ
ーセルのストレージノードに配線ＬＶＢＬ３を介して電
位ＶＢＬが供給されているので、信号ＢＬＰＲ＿ＬがＨ
レベルに設定されるとビット線／ＢＬ０，／ＢＬ１，／
ＢＬ２，／ＢＬ３，／ＢＬ４は電位ＶＢＬに結合され
る。また、ダミーワード線ＤＷＬ５に対応して設けられ
るダミーメモリセルのストレージノードには配線ＬＶＢ
Ｌ４によって電位ＶＢＬに結合されるので、信号ＢＬＰ
Ｒ＿ＲがＨレベルに設定されるとビット線ＢＬ０，ＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４は電位ＶＢＬに結合され
る。
【０１５７】したがって、本実施の形態の構成では、実
質的な面積の増加はほとんど同じでビット線のプリチャ
ージトランジスタをダミーセルと兼用する形で形成で形
成できる。この実施の形態の場合には、センスアンプ部
のプリチャージトランジスタを省略することが可能とな
る。
質的な面積の増加はほとんど同じでビット線のプリチャ
ージトランジスタをダミーセルと兼用する形で形成で形
成できる。この実施の形態の場合には、センスアンプ部
のプリチャージトランジスタを省略することが可能とな
る。
【０１５８】図１９は、図１８に示した回路に対応する
ダミーセルのストレージノード側電極の接続例を示した
レイアウト図である。
ダミーセルのストレージノード側電極の接続例を示した
レイアウト図である。
【０１５９】図１９を参照して、ダミーセルのストレー
ジノード側電極であるフィールド部が延長され、相互に
接続されている。電位ＶＢＬを伝達する信号配線ＬＶＢ
Ｌ３，ＬＶＢＬ４を別途用意することにより、信号配線
とフィールド部の接続をシェアドセンスアンプ構成のセ
ンスアンプユニットの横のビット線が切れる領域で行っ
ている。
ジノード側電極であるフィールド部が延長され、相互に
接続されている。電位ＶＢＬを伝達する信号配線ＬＶＢ
Ｌ３，ＬＶＢＬ４を別途用意することにより、信号配線
とフィールド部の接続をシェアドセンスアンプ構成のセ
ンスアンプユニットの横のビット線が切れる領域で行っ
ている。
【０１６０】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１６１】さらに、実施の形態６では、メモリアレイ
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。
のセンスアンプに接する両側にイコライズ兼プリチャー
ジトランジスタを設けた場合を説明したが、一方側のみ
をイコライズ兼プリチャージトランジスタに変形し、他
方側は従来のダミーセルのままでも効果がある。
【０１６２】実施の形態６では電位ＶＢＬを伝達する配
線を別途用意するので、ＶＢＬ配線からプリチャージト
ランジスタまでの抵抗は均一にできるメリットがある。
なお、本実施の形態では、信号ＢＬＰＲ＿Ｌ，ＢＬＰＲ
＿Ｒは別々の信号名であるが、実際には信号ＢＬＥＱ＿
Ｌ，ＢＬＥＱ＿Ｒと同じ動作をする信号である。したが
って信号ＢＬＰＲ＿Ｌに代えて信号ＢＬＥＱ＿Ｌを用
い、信号ＢＬＰＲ＿Ｒに代えて信号ＢＬＥＱ＿Ｒを用い
てもかまわない。
線を別途用意するので、ＶＢＬ配線からプリチャージト
ランジスタまでの抵抗は均一にできるメリットがある。
なお、本実施の形態では、信号ＢＬＰＲ＿Ｌ，ＢＬＰＲ
＿Ｒは別々の信号名であるが、実際には信号ＢＬＥＱ＿
Ｌ，ＢＬＥＱ＿Ｒと同じ動作をする信号である。したが
って信号ＢＬＰＲ＿Ｌに代えて信号ＢＬＥＱ＿Ｌを用
い、信号ＢＬＰＲ＿Ｒに代えて信号ＢＬＥＱ＿Ｒを用い
てもかまわない。
【０１６３】また、図１２に示した実施の形態３では、
右側センスアンプユニットにつながっているビット線と
左側センスアンプユニットにつながりこれに隣接してい
るビット線とを接続した例を示した。これに対し実施の
形態６では、隣接ではなく隣接するビット線の次に配置
されるビット線と接続を行なう。この１本飛ばしで配置
されるビット線を接続しても同様の効果が得られる。し
たがって、電位ＶＢＬを伝達する信号配線を別途用意し
ない場合においても、１本飛ばしでビット線間を接続し
た構成でも実施の形態１〜５と同様な効果が得られる。
右側センスアンプユニットにつながっているビット線と
左側センスアンプユニットにつながりこれに隣接してい
るビット線とを接続した例を示した。これに対し実施の
形態６では、隣接ではなく隣接するビット線の次に配置
されるビット線と接続を行なう。この１本飛ばしで配置
されるビット線を接続しても同様の効果が得られる。し
たがって、電位ＶＢＬを伝達する信号配線を別途用意し
ない場合においても、１本飛ばしでビット線間を接続し
た構成でも実施の形態１〜５と同様な効果が得られる。
【０１６４】たとえば、ビット線ＢＬ０とビット線ＢＬ
１とは、一本飛ばしの位置関係にある。また、ビット線
ＢＬ０は左側のセンスアンプユニットに接続され、ビッ
ト線ＢＬ１は右側のセンスアンプユニットに接続されて
いる。ビット線ＢＬ０に接続されているダミーセルのス
トレージノードとビット線ＢＬ１に接続されているダミ
ーセルのストレージノードとを接続しておき対応するダ
ミーワード線を活性化させればビット線のプリチャージ
状態を維持することができる。
１とは、一本飛ばしの位置関係にある。また、ビット線
ＢＬ０は左側のセンスアンプユニットに接続され、ビッ
ト線ＢＬ１は右側のセンスアンプユニットに接続されて
いる。ビット線ＢＬ０に接続されているダミーセルのス
トレージノードとビット線ＢＬ１に接続されているダミ
ーセルのストレージノードとを接続しておき対応するダ
ミーワード線を活性化させればビット線のプリチャージ
状態を維持することができる。
【０１６５】［実施の形態７］図２０は、実施の形態７
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
【０１６６】図２０を参照して、実施の形態７のメモリ
アレイブロックは、図１４に示したメモリアレイブロッ
クの構成に加えて配線Ｌ２１，Ｌ２２を含む。そして、
ダミーワード線ＤＷＬ０には信号ＢＬＰＲ＿Ｌが与えら
れ、ダミーワード線ＤＷＬ５には信号ＢＬＰＲ＿Ｒが与
えられる。また、ダミービット線ＤＢＬ１，ＤＢＬ２に
は両方とも電位ＶＢＬが与えられる。
アレイブロックは、図１４に示したメモリアレイブロッ
クの構成に加えて配線Ｌ２１，Ｌ２２を含む。そして、
ダミーワード線ＤＷＬ０には信号ＢＬＰＲ＿Ｌが与えら
れ、ダミーワード線ＤＷＬ５には信号ＢＬＰＲ＿Ｒが与
えられる。また、ダミービット線ＤＢＬ１，ＤＢＬ２に
は両方とも電位ＶＢＬが与えられる。
【０１６７】配線Ｌ２１は、信号ＢＬＰＲ＿Ｌが与えら
れるダミーワード線ＤＷＬ０に接続されているダミーメ
モリセルのストレージノード同士を接続する配線であ
る。一方、配線Ｌ２２は、信号ＢＬＰＲ＿Ｒが与えられ
るダミーワード線ＤＷＬ５に接続されているダミーメモ
リセルのストレージノード同士を接続する配線である。
れるダミーワード線ＤＷＬ０に接続されているダミーメ
モリセルのストレージノード同士を接続する配線であ
る。一方、配線Ｌ２２は、信号ＢＬＰＲ＿Ｒが与えられ
るダミーワード線ＤＷＬ５に接続されているダミーメモ
リセルのストレージノード同士を接続する配線である。
【０１６８】実施の形態７では、信号ＢＬＥＱ＿Ｌまた
は信号ＢＬＥＱ＿ＲをＨレベルに設定することにより、
センスアンプユニットに接続されているすべてのビット
線（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／
ＢＬ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）がダミ
ーセルのストレージノードの接続によってショートされ
る。
は信号ＢＬＥＱ＿ＲをＨレベルに設定することにより、
センスアンプユニットに接続されているすべてのビット
線（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／
ＢＬ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）がダミ
ーセルのストレージノードの接続によってショートされ
る。
【０１６９】また、信号ＢＬＰＲ＿Ｌと信号ＢＬＥＱ＿
Ｌとを両方ともＨレベルに設定するか、または、信号Ｂ
ＬＰＲ＿Ｒと信号ＢＬＥＱ＿Ｒとを両方ともＨレベルに
設定することにより、センスアンプユニットに接続され
ているすべてのビット線を電位ＶＢＬにプリチャージす
ることができる。実施の形態７ではプロセスの増加や実
質的な面積の増加が殆どなしに、ビット線のイコライズ
トランジスタをダミーメモリセルと兼用する形で形成で
きる。そして、ビット線のイコライズをビット線の両側
から行なうことができるのでビット線のイコライズの特
性が改善される。また、ダミーセル部分のトランジスタ
を用いてイコライズをすることができることに加えて、
ダミービット線に電位ＶＢＬを供給しておくことにより
電位ＶＢＬにビット線をプリチャージできる構成になっ
ている。本実施例の場合は、図８に示したセンスアンプ
ユニットのイコライズを行なうトランジスタＱ９ばかり
でなくプリチャージを行なうトランジスタＱ１０，Ｑ１
１も省略することが可能となる。
Ｌとを両方ともＨレベルに設定するか、または、信号Ｂ
ＬＰＲ＿Ｒと信号ＢＬＥＱ＿Ｒとを両方ともＨレベルに
設定することにより、センスアンプユニットに接続され
ているすべてのビット線を電位ＶＢＬにプリチャージす
ることができる。実施の形態７ではプロセスの増加や実
質的な面積の増加が殆どなしに、ビット線のイコライズ
トランジスタをダミーメモリセルと兼用する形で形成で
きる。そして、ビット線のイコライズをビット線の両側
から行なうことができるのでビット線のイコライズの特
性が改善される。また、ダミーセル部分のトランジスタ
を用いてイコライズをすることができることに加えて、
ダミービット線に電位ＶＢＬを供給しておくことにより
電位ＶＢＬにビット線をプリチャージできる構成になっ
ている。本実施例の場合は、図８に示したセンスアンプ
ユニットのイコライズを行なうトランジスタＱ９ばかり
でなくプリチャージを行なうトランジスタＱ１０，Ｑ１
１も省略することが可能となる。
【０１７０】図２１は、図２０に示したメモリアレイブ
ロックのダミーメモリセルのストレージノード側電極の
接続例を示したレイアウト図である。
ロックのダミーメモリセルのストレージノード側電極の
接続例を示したレイアウト図である。
【０１７１】図２１を参照して、ダミーセルのストレー
ジノード側電極であるフィールド部を延長して相互に接
続している。なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
ジノード側電極であるフィールド部を延長して相互に接
続している。なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１７２】実施の形態７では、メモリアレイブロック
の下側のみを図示して説明したが、メモリアレイブロッ
クの上側のダミービット線についても同様な接続が可能
である。
の下側のみを図示して説明したが、メモリアレイブロッ
クの上側のダミービット線についても同様な接続が可能
である。
【０１７３】また、本実施の形態では、ビット線の両側
にイコライズとプリチャージトランジスタを設けている
が、実際には同じ動作をするので、片側は従来のメモリ
セルとダミーワード線のままでも構わない。つまり、セ
ンスアンプユニットＳＡ０，ＳＡ２，ＳＡ４に隣接する
側のダミーワード線を図２０，図２１に示すように変更
し、センスアンプユニットＳＡ１，ＳＡ３に隣接する側
のダミーワード線は従来のままでも構わない。
にイコライズとプリチャージトランジスタを設けている
が、実際には同じ動作をするので、片側は従来のメモリ
セルとダミーワード線のままでも構わない。つまり、セ
ンスアンプユニットＳＡ０，ＳＡ２，ＳＡ４に隣接する
側のダミーワード線を図２０，図２１に示すように変更
し、センスアンプユニットＳＡ１，ＳＡ３に隣接する側
のダミーワード線は従来のままでも構わない。
【０１７４】また、本実施の形態では、電位ＶＢＬの供
給をダミービット線から行なっているが、実施の形態６
で説明した場合のように別途配線を用意してもよい。
給をダミービット線から行なっているが、実施の形態６
で説明した場合のように別途配線を用意してもよい。
【０１７５】［実施の形態８］図２２は、実施の形態８
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
の半導体記憶装置のメモリアレイブロックの構成を示し
た回路図である。
【０１７６】図２２を参照して、実施の形態８のメモリ
アレイブロックでは、図１６に示したメモリアレイブロ
ックの構成に加えてダミーワード線ＤＷＬ０とセンスア
ンプユニットＳＡ０，ＳＡ２，ＳＡ４との間に新たなダ
ミーワード線が設けられる。その新たなダミーワード線
には信号ＢＬＥＱ＿Ｌが与えられる。また、ダミーワー
ド線ＤＷＬ０にも信号ＢＬＥＱ＿Ｌが与えられる。ダミ
ーメモリセルＤＭＣ８，ＤＭＣ１２，ＤＭＣ９，ＤＭＣ
１３のストレージノードは内部配線によって接続され
る。
アレイブロックでは、図１６に示したメモリアレイブロ
ックの構成に加えてダミーワード線ＤＷＬ０とセンスア
ンプユニットＳＡ０，ＳＡ２，ＳＡ４との間に新たなダ
ミーワード線が設けられる。その新たなダミーワード線
には信号ＢＬＥＱ＿Ｌが与えられる。また、ダミーワー
ド線ＤＷＬ０にも信号ＢＬＥＱ＿Ｌが与えられる。ダミ
ーメモリセルＤＭＣ８，ＤＭＣ１２，ＤＭＣ９，ＤＭＣ
１３のストレージノードは内部配線によって接続され
る。
【０１７７】センスアンプユニットＳＡ１，ＳＡ３とダ
ミーワード線ＤＷＬ５との間に新たにダミーワード線が
設けられる。ダミーワード線ＤＷＬ５および新たに設け
られたダミーワード線には信号ＢＬＥＱ＿Ｒが与えられ
る。ダミーメモリセルＤＭＣ１０，ＤＭＣ１４，ＤＭＣ
１１，ＤＭＣ１５のストレージノードは内部配線で接続
される。
ミーワード線ＤＷＬ５との間に新たにダミーワード線が
設けられる。ダミーワード線ＤＷＬ５および新たに設け
られたダミーワード線には信号ＢＬＥＱ＿Ｒが与えられ
る。ダミーメモリセルＤＭＣ１０，ＤＭＣ１４，ＤＭＣ
１１，ＤＭＣ１５のストレージノードは内部配線で接続
される。
【０１７８】実施の形態８では、信号ＢＬＥＱ＿Ｌまた
は信号ＢＬＥＱ＿ＲをＨレベルに設定することにより、
両側のセンスアンプユニットに繋がるすべてのビット線
（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）とダミー
ビット線がダミーメモリセルのストレージノードの相互
接続によって電位ＶＢＬに結合される。
は信号ＢＬＥＱ＿ＲをＨレベルに設定することにより、
両側のセンスアンプユニットに繋がるすべてのビット線
（ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２，ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４）とダミー
ビット線がダミーメモリセルのストレージノードの相互
接続によって電位ＶＢＬに結合される。
【０１７９】実施の形態８で説明した構成では、プロセ
スの増加や実質的な面積の増加なしにビット線のイコラ
イズトランジスタをダミーセルと兼用する形で形成でき
る。そして、左右にそれぞれイコライズとプリチャージ
用のトランジスタを各々２個持っており、ビット線のイ
コライズをビット線の両側から行なうことができる。ま
た、イコライズトランジスタの数を増やすことにより能
力が倍に強化されている。さらに、ダミービット線を介
して電位ＶＢＬにプリチャージできる構成となってい
る。
スの増加や実質的な面積の増加なしにビット線のイコラ
イズトランジスタをダミーセルと兼用する形で形成でき
る。そして、左右にそれぞれイコライズとプリチャージ
用のトランジスタを各々２個持っており、ビット線のイ
コライズをビット線の両側から行なうことができる。ま
た、イコライズトランジスタの数を増やすことにより能
力が倍に強化されている。さらに、ダミービット線を介
して電位ＶＢＬにプリチャージできる構成となってい
る。
【０１８０】実施の形態８の場合は、図８に示したセン
スアンプユニットのイコライズを行なうトランジスタＱ
９のみでなくプリチャージを行なうトランジスタＱ１
０，Ｑ１１も省略することが可能となる。
スアンプユニットのイコライズを行なうトランジスタＱ
９のみでなくプリチャージを行なうトランジスタＱ１
０，Ｑ１１も省略することが可能となる。
【０１８１】図２３は、図２２に対応するダミーメモリ
セルのストレージノードの接続例を示したレイアウト図
である。
セルのストレージノードの接続例を示したレイアウト図
である。
【０１８２】図２３を参照して、ダミーメモリセルのス
トレージノードであるフィールド部を延ばすことによっ
て、ストレージノード同士を相互接続している。図２
２，図２３では、メモリアレイブロックの下側のみを図
示したが、メモリアレイブロックの上側ダミービット線
についても同様の接続が可能である。
トレージノードであるフィールド部を延ばすことによっ
て、ストレージノード同士を相互接続している。図２
２，図２３では、メモリアレイブロックの下側のみを図
示したが、メモリアレイブロックの上側ダミービット線
についても同様の接続が可能である。
【０１８３】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図６で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１８４】本実施の形態では、ビット線の両側にイコ
ライズトランジスタを設けているが、信号ＢＬＥＱ＿Ｌ
と信号ＢＬＥＱ＿Ｒとは実際には同じ動作をする信号で
ある。したがって、片側は従来のダミーワード線のまま
でも構わない。また、信号ＢＬＥＱ＿Ｌを４本のダミー
ワード線に与えたが、内側２本のダミーワード線につい
てはイコライズ信号を与えないで従来のダミーワード線
のままにしておく構成でもよい。同様に信号ＢＬＥＱ＿
Ｒを与えたダミーワード線についても内側２本をイコラ
イズ信号を与えず従来のダミーのままにしておいてもよ
い。また、別途ダミーワード線の追加やイコライズとプ
リチャージ用のセルの追加も可能である。
ライズトランジスタを設けているが、信号ＢＬＥＱ＿Ｌ
と信号ＢＬＥＱ＿Ｒとは実際には同じ動作をする信号で
ある。したがって、片側は従来のダミーワード線のまま
でも構わない。また、信号ＢＬＥＱ＿Ｌを４本のダミー
ワード線に与えたが、内側２本のダミーワード線につい
てはイコライズ信号を与えないで従来のダミーワード線
のままにしておく構成でもよい。同様に信号ＢＬＥＱ＿
Ｒを与えたダミーワード線についても内側２本をイコラ
イズ信号を与えず従来のダミーのままにしておいてもよ
い。また、別途ダミーワード線の追加やイコライズとプ
リチャージ用のセルの追加も可能である。
【０１８５】［実施の形態９］実施の形態１〜実施の形
態８では、シェアードセンスアンプおよびフォールデッ
ドビット線構成を採用した場合について例を挙げて説明
したが、オープンビット線構成が採用された場合にもプ
リチャージを行なうことができる。
態８では、シェアードセンスアンプおよびフォールデッ
ドビット線構成を採用した場合について例を挙げて説明
したが、オープンビット線構成が採用された場合にもプ
リチャージを行なうことができる。
【０１８６】図２４は、オープンビット線に本発明を適
用した第１の例を示したレイアウト図である。
用した第１の例を示したレイアウト図である。
【０１８７】図２５は、図２４におけるセンスアンプユ
ニットＳＡ０Ａの構成を示した回路図である。
ニットＳＡ０Ａの構成を示した回路図である。
【０１８８】図２４，図２５を参照して、センスアンプ
ユニットＳＡ０Ａは、図８に示したセンスアンプユニッ
トＳＡ０の構成において分離ゲート回路ＩＧＬ，ＩＧＲ
が設けられていない点が異なる。そして、ビット線／Ｂ
Ｌは一方の側から入力され、ビット線ＢＬは他方の側か
ら入力される。他の構成は、図８に示したセンスアンプ
ユニットＳＡ０と同様であり説明は繰返さない。
ユニットＳＡ０Ａは、図８に示したセンスアンプユニッ
トＳＡ０の構成において分離ゲート回路ＩＧＬ，ＩＧＲ
が設けられていない点が異なる。そして、ビット線／Ｂ
Ｌは一方の側から入力され、ビット線ＢＬは他方の側か
ら入力される。他の構成は、図８に示したセンスアンプ
ユニットＳＡ０と同様であり説明は繰返さない。
【０１８９】ワード線ＷＬ０とビット線／ＢＬ０，ＢＬ
１，／ＢＬ２，ＢＬ３，／ＢＬ４との交点には、それぞ
れ正規メモリセル５０，５１，５２，５３，５４が設け
られる。プリチャージ信号ＢＬＰＲ＿Ｌを受けるダミー
ワード線に接続されているダミーメモリセル７１，６
１，６３のストレージノード同士はフィールド部分が延
長されることによって相互に接続され、そしてノードＮ
１１に接続されている。信号ＢＬＰＲ＿Ｒを受けるダミ
ーワード線に接続されるダミーメモリセル７０，６０，
６２，６４のストレージノード同士もフィールド部分が
延長されることにより相互に接続され、そしてノードＮ
１０に接続されている。
１，／ＢＬ２，ＢＬ３，／ＢＬ４との交点には、それぞ
れ正規メモリセル５０，５１，５２，５３，５４が設け
られる。プリチャージ信号ＢＬＰＲ＿Ｌを受けるダミー
ワード線に接続されているダミーメモリセル７１，６
１，６３のストレージノード同士はフィールド部分が延
長されることによって相互に接続され、そしてノードＮ
１１に接続されている。信号ＢＬＰＲ＿Ｒを受けるダミ
ーワード線に接続されるダミーメモリセル７０，６０，
６２，６４のストレージノード同士もフィールド部分が
延長されることにより相互に接続され、そしてノードＮ
１０に接続されている。
【０１９０】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図４で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図４で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０１９１】プリチャージ信号ＢＬＰＲ＿Ｌの活性化に
応じてダミーメモリセル７１に含まれるトランジスタは
導通し、プリチャージ電位ＶＢＬが与えられているダミ
ービット線の電位をノードＮ１１に伝える。また、ダミ
ーメモリセル６１，６３に含まれているトランジスタも
信号ＢＬＰＲ＿Ｌの活性化に応じて導通し、ノードＮ１
１とビット線ＢＬ１，ＢＬ３をそれぞれ接続する。した
がって、プリチャージ信号ＢＬＰＲ＿Ｌが活性化すると
ビット線ＢＬ１，ＢＬ３はプリチャージ電位ＶＢＬにプ
リチャージされる。
応じてダミーメモリセル７１に含まれるトランジスタは
導通し、プリチャージ電位ＶＢＬが与えられているダミ
ービット線の電位をノードＮ１１に伝える。また、ダミ
ーメモリセル６１，６３に含まれているトランジスタも
信号ＢＬＰＲ＿Ｌの活性化に応じて導通し、ノードＮ１
１とビット線ＢＬ１，ＢＬ３をそれぞれ接続する。した
がって、プリチャージ信号ＢＬＰＲ＿Ｌが活性化すると
ビット線ＢＬ１，ＢＬ３はプリチャージ電位ＶＢＬにプ
リチャージされる。
【０１９２】プリチャージ信号ＢＬＰＲ＿Ｒの活性化に
応じてダミーメモリセル７０に含まれるトランジスタは
導通し、プリチャージ電位ＶＢＬが与えられているダミ
ービット線の電位をノードＮ１０に伝える。また、ダミ
ーメモリセル６０，６２，６４に含まれているトランジ
スタも信号ＢＬＰＲ＿Ｒの活性化に応じて導通し、ノー
ドＮ１０とビット線／ＢＬ０，／ＢＬ２，／ＢＬ４をそ
れぞれ接続する。したがって、プリチャージ信号ＢＬＰ
Ｒ＿Ｒが活性化するとビット線／ＢＬ０，／ＢＬ２，／
ＢＬ４はプリチャージ電位ＶＢＬにプリチャージされ
る。
応じてダミーメモリセル７０に含まれるトランジスタは
導通し、プリチャージ電位ＶＢＬが与えられているダミ
ービット線の電位をノードＮ１０に伝える。また、ダミ
ーメモリセル６０，６２，６４に含まれているトランジ
スタも信号ＢＬＰＲ＿Ｒの活性化に応じて導通し、ノー
ドＮ１０とビット線／ＢＬ０，／ＢＬ２，／ＢＬ４をそ
れぞれ接続する。したがって、プリチャージ信号ＢＬＰ
Ｒ＿Ｒが活性化するとビット線／ＢＬ０，／ＢＬ２，／
ＢＬ４はプリチャージ電位ＶＢＬにプリチャージされ
る。
【０１９３】以上説明したように、オープンビット線構
成を採用している場合でも、本発明を用いれば、ダミー
メモリセル部分のトランジスタを利用することにより面
積の増加なしで、プリチャージ時間の短縮やプリチャー
ジ電位の安定化に効果がある。
成を採用している場合でも、本発明を用いれば、ダミー
メモリセル部分のトランジスタを利用することにより面
積の増加なしで、プリチャージ時間の短縮やプリチャー
ジ電位の安定化に効果がある。
【０１９４】［実施の形態１０］図２６は、実施の形態
１０の半導体記憶装置のメモリアレイブロックのレイア
ウトを示した配置図である。
１０の半導体記憶装置のメモリアレイブロックのレイア
ウトを示した配置図である。
【０１９５】図２６を参照して、オープンビット線構成
を採用した場合の第２の例について説明する。ワード線
ＷＬ０とビット線／ＢＬ０〜ＢＬ４との交点に正規メモ
リセル８０〜８４がそれぞれ設けられる。
を採用した場合の第２の例について説明する。ワード線
ＷＬ０とビット線／ＢＬ０〜ＢＬ４との交点に正規メモ
リセル８０〜８４がそれぞれ設けられる。
【０１９６】プリチャージ信号ＢＬＰＲ＿Ｌが与えられ
るダミーワード線に対応してダミーメモリセル９０〜９
４が設けられている。ダミーメモリセル９０〜９４のス
トレージノードにはプリチャージ電位ＶＢＬを伝達する
配線が接続されている。
るダミーワード線に対応してダミーメモリセル９０〜９
４が設けられている。ダミーメモリセル９０〜９４のス
トレージノードにはプリチャージ電位ＶＢＬを伝達する
配線が接続されている。
【０１９７】ダミーメモリセル９０に含まれているトラ
ンジスタは、プリチャージ信号ＢＬＰＲ＿Ｌの活性化に
応じて導通しビット線／ＢＬ０を電位ＶＢＬに結合す
る。ダミーメモリセル９１〜９４に含まれているトラン
ジスタも同様に、プリチャージ信号ＢＬＰＲ＿Ｌの活性
化に応じて導通しそれぞれビット線／ＢＬ１〜／ＢＬ４
を電位ＶＢＬに結合する。
ンジスタは、プリチャージ信号ＢＬＰＲ＿Ｌの活性化に
応じて導通しビット線／ＢＬ０を電位ＶＢＬに結合す
る。ダミーメモリセル９１〜９４に含まれているトラン
ジスタも同様に、プリチャージ信号ＢＬＰＲ＿Ｌの活性
化に応じて導通しそれぞれビット線／ＢＬ１〜／ＢＬ４
を電位ＶＢＬに結合する。
【０１９８】プリチャージ信号ＢＬＰＲ＿Ｒが与えられ
るダミーワード線に対応してダミーメモリセル１００〜
１０４が設けられている。ダミーメモリセル１００〜１
０４のストレージノードにはプリチャージ電位ＶＢＬを
伝達する配線が接続されている。
るダミーワード線に対応してダミーメモリセル１００〜
１０４が設けられている。ダミーメモリセル１００〜１
０４のストレージノードにはプリチャージ電位ＶＢＬを
伝達する配線が接続されている。
【０１９９】ダミーメモリセル１００に含まれているト
ランジスタは、プリチャージ信号ＢＬＰＲ＿Ｒの活性化
に応じて導通しビット線／ＢＬ０を電位ＶＢＬに結合す
る。ダミーメモリセル１０１〜１０４に含まれているト
ランジスタも同様に、プリチャージ信号ＢＬＰＲ＿Ｒの
活性化に応じて導通しそれぞれビット線／ＢＬ１〜／Ｂ
Ｌ４を電位ＶＢＬに結合する。
ランジスタは、プリチャージ信号ＢＬＰＲ＿Ｒの活性化
に応じて導通しビット線／ＢＬ０を電位ＶＢＬに結合す
る。ダミーメモリセル１０１〜１０４に含まれているト
ランジスタも同様に、プリチャージ信号ＢＬＰＲ＿Ｒの
活性化に応じて導通しそれぞれビット線／ＢＬ１〜／Ｂ
Ｌ４を電位ＶＢＬに結合する。
【０２００】以上説明したように、実施の形態１０に示
した場合でも、ダミーメモリセル部分のトランジスタを
利用することにより面積の増加なしで、プリチャージ時
間の短縮やプリチャージ電位の安定化に効果がある。
した場合でも、ダミーメモリセル部分のトランジスタを
利用することにより面積の増加なしで、プリチャージ時
間の短縮やプリチャージ電位の安定化に効果がある。
【０２０１】［実施の形態１１］ビット線容量がメモリ
セル容量に対してある程度の割合を超えて大きくなって
しまうと、読出電位差が小さくなってしまう。そこで、
階層ビット線構成が採用される。
セル容量に対してある程度の割合を超えて大きくなって
しまうと、読出電位差が小さくなってしまう。そこで、
階層ビット線構成が採用される。
【０２０２】図２７は、階層ビット線構成を概略的に示
した図である。図２７を参照して、メインビット線ＭＢ
Ｌ０，／ＭＢＬ０にはセンスアンプユニットＳＡ０Ｂ
と、セレクタ回路ＳＣ０♯０，ＳＣ０♯１，ＳＣ０♯２
とが接続されている。メインビット線ＭＢＬ１，／ＭＢ
Ｌ１にはセンスアンプユニットＳＡ１Ｂと、セレクタ回
路ＳＣ１♯０，ＳＣ１♯１とが接続されている。メイン
ビット線ＭＢＬ２，／ＭＢＬ２にはセンスアンプユニッ
トＳＡ２Ｂとセレクタ回路ＳＣ２♯０，ＳＣ２♯１，Ｓ
Ｃ♯２とが接続されている。メインビット線ＭＢＬ３，
／ＭＢＬ３にはセンスアンプユニットＳＡ３Ｂとセレク
タ回路ＳＣ３♯０，ＳＣ３♯１とが接続されている。メ
インビット線ＭＢＬ４，／ＭＢＬ４にはセンスアンプユ
ニットＳＡ４Ｂとセレクタ回路ＳＣ４♯０，ＳＣ４♯
１，ＳＣ４♯２とが接続されている。
した図である。図２７を参照して、メインビット線ＭＢ
Ｌ０，／ＭＢＬ０にはセンスアンプユニットＳＡ０Ｂ
と、セレクタ回路ＳＣ０♯０，ＳＣ０♯１，ＳＣ０♯２
とが接続されている。メインビット線ＭＢＬ１，／ＭＢ
Ｌ１にはセンスアンプユニットＳＡ１Ｂと、セレクタ回
路ＳＣ１♯０，ＳＣ１♯１とが接続されている。メイン
ビット線ＭＢＬ２，／ＭＢＬ２にはセンスアンプユニッ
トＳＡ２Ｂとセレクタ回路ＳＣ２♯０，ＳＣ２♯１，Ｓ
Ｃ♯２とが接続されている。メインビット線ＭＢＬ３，
／ＭＢＬ３にはセンスアンプユニットＳＡ３Ｂとセレク
タ回路ＳＣ３♯０，ＳＣ３♯１とが接続されている。メ
インビット線ＭＢＬ４，／ＭＢＬ４にはセンスアンプユ
ニットＳＡ４Ｂとセレクタ回路ＳＣ４♯０，ＳＣ４♯
１，ＳＣ４♯２とが接続されている。
【０２０３】メインビット線に接続されている複数のセ
レクタ回路のうちの１つが選択的に活性化される。活性
化されたセレクタ回路はローカルビットＬＢＬをメイン
ビット線に接続する。
レクタ回路のうちの１つが選択的に活性化される。活性
化されたセレクタ回路はローカルビットＬＢＬをメイン
ビット線に接続する。
【０２０４】このような階層ビット線構造では、ビット
線のイコライズ時にすべてのセレクタ回路を選択状態と
し、センスアンプユニット内のイコライズ回路でローカ
ルビット線までをイコライズすることも可能である。し
かし、センスアンプユニットからローカルビット線まで
の配線には大きな抵抗や容量が付加されてしまうので実
用的とはいえない。
線のイコライズ時にすべてのセレクタ回路を選択状態と
し、センスアンプユニット内のイコライズ回路でローカ
ルビット線までをイコライズすることも可能である。し
かし、センスアンプユニットからローカルビット線まで
の配線には大きな抵抗や容量が付加されてしまうので実
用的とはいえない。
【０２０５】理想的には、各セレクタ回路ごとにイコラ
イズ回路を設けるのが望ましいが面積が増加してしまう
ため好ましくない。
イズ回路を設けるのが望ましいが面積が増加してしまう
ため好ましくない。
【０２０６】図２８は、階層ビット線構成を採用した場
合に本発明を適用した回路図である。
合に本発明を適用した回路図である。
【０２０７】図２８を参照して、セレクタ回路ＳＣ０，
ＳＣ２，ＳＣ４はセレクタ回路帯ＳＣＢＬに配置されて
いる。一方セレクタ回路ＳＣＤ，ＳＣ１，ＳＣ３はセレ
クタ回路帯ＳＣＢＲに配置されている。セレクタ回路帯
ＳＣＢＬとセレクタ回路帯ＳＣＢＲの間には図１４で説
明したセンスアンプ帯の間に配置されたメモリアレイブ
ロックと同様なメモリアレイブロックが配置されてい
る。
ＳＣ２，ＳＣ４はセレクタ回路帯ＳＣＢＬに配置されて
いる。一方セレクタ回路ＳＣＤ，ＳＣ１，ＳＣ３はセレ
クタ回路帯ＳＣＢＲに配置されている。セレクタ回路帯
ＳＣＢＬとセレクタ回路帯ＳＣＢＲの間には図１４で説
明したセンスアンプ帯の間に配置されたメモリアレイブ
ロックと同様なメモリアレイブロックが配置されてい
る。
【０２０８】セレクタ回路ＳＣ０は、メインビット線Ｍ
ＢＬ０とローカルビット線であるビット線ＢＬ０とを選
択信号ＳＥＬ０に応じて接続するＮチャネルＭＯＳトラ
ンジスタＳＧ１と、メインビット線／ＭＢＬ０とビット
線／ＢＬ０とを選択信号ＳＥＬ０に応じて接続するＮチ
ャネルＭＯＳトランジスタＳＧ２とを含む。セレクタ回
路ＳＣ１〜ＳＣ４の各々も、同様にメインビット線とロ
ーカルビット線とを接続する２つのトランジスタを含ん
でいる。
ＢＬ０とローカルビット線であるビット線ＢＬ０とを選
択信号ＳＥＬ０に応じて接続するＮチャネルＭＯＳトラ
ンジスタＳＧ１と、メインビット線／ＭＢＬ０とビット
線／ＢＬ０とを選択信号ＳＥＬ０に応じて接続するＮチ
ャネルＭＯＳトランジスタＳＧ２とを含む。セレクタ回
路ＳＣ１〜ＳＣ４の各々も、同様にメインビット線とロ
ーカルビット線とを接続する２つのトランジスタを含ん
でいる。
【０２０９】セレクタ回路ＳＣ０，ＳＣ２，ＳＣ４は選
択信号ＳＥＬ０に応じてメインビット線とローカルビッ
ト線とを接続する。一方セレクタ回路ＳＣ１，ＳＣ３は
選択信号ＳＥＬ１に応じてメインビット線とローカルビ
ット線とを接続する。
択信号ＳＥＬ０に応じてメインビット線とローカルビッ
ト線とを接続する。一方セレクタ回路ＳＣ１，ＳＣ３は
選択信号ＳＥＬ１に応じてメインビット線とローカルビ
ット線とを接続する。
【０２１０】このように、階層ビット線構成が採用され
た場合に、セレクタ回路帯に隣接して設けられたダミー
メモリセル領域のダミーメモリセルのトランジスタを用
いてプリチャージやイコライズのための接続回路を作る
ことができる。この場合もダミーメモリセル部分のトラ
ンジスタを利用することにより面積の増加なしで、プリ
チャージ時間の短縮やプリチャージ電位の安定化に効果
がある。
た場合に、セレクタ回路帯に隣接して設けられたダミー
メモリセル領域のダミーメモリセルのトランジスタを用
いてプリチャージやイコライズのための接続回路を作る
ことができる。この場合もダミーメモリセル部分のトラ
ンジスタを利用することにより面積の増加なしで、プリ
チャージ時間の短縮やプリチャージ電位の安定化に効果
がある。
【０２１１】［実施の形態１２］半導体記憶装置の高集
積化が進むにつれて、ビット線間隔が非常に狭くなり、
ビット線間の結合容量を介して受ける干渉ノイズが無視
できなくなる。これに対応してツイステッドビット線構
成が採用される場合もある。ビット線対を捻ることによ
り隣接するビット線との結合容量が小さくなるので、干
渉ノイズを小さくすることができる。
積化が進むにつれて、ビット線間隔が非常に狭くなり、
ビット線間の結合容量を介して受ける干渉ノイズが無視
できなくなる。これに対応してツイステッドビット線構
成が採用される場合もある。ビット線対を捻ることによ
り隣接するビット線との結合容量が小さくなるので、干
渉ノイズを小さくすることができる。
【０２１２】ビット線対を捻った部分の近傍を以後、ツ
イスト部と称する。このようなツイステッドビット線構
成を採用すると、ビット線形状の影響を受けてツイスト
部のメモリセルの形状が崩れてしまう。したがって、ビ
ット線のツイスト部は形状ダミーセルが配置されてい
る。従来はこの形状ダミーセルは動作する回路として用
いることはなかった。
イスト部と称する。このようなツイステッドビット線構
成を採用すると、ビット線形状の影響を受けてツイスト
部のメモリセルの形状が崩れてしまう。したがって、ビ
ット線のツイスト部は形状ダミーセルが配置されてい
る。従来はこの形状ダミーセルは動作する回路として用
いることはなかった。
【０２１３】しかし、ビット線対のツイストをビット線
の配線層と第１アルミ配線とで行なう場合には、トラン
ジスタのゲート電極よりカーブの構造は影響を受けない
ので回路作製が可能である。
の配線層と第１アルミ配線とで行なう場合には、トラン
ジスタのゲート電極よりカーブの構造は影響を受けない
ので回路作製が可能である。
【０２１４】図２９は、実施の形態１２のメモリアレイ
ブロックの構成を示した回路図である。
ブロックの構成を示した回路図である。
【０２１５】図２９を参照して、ビット線ＢＬｎとビッ
ト線／ＢＬｎはダミーワード線ＤＷＬ１と交差する部分
でツイストされている。ツイストは、第１アルミ配線Ａ
Ｌ１でビット線ＢＬｎを迂回することによって実現され
ている。
ト線／ＢＬｎはダミーワード線ＤＷＬ１と交差する部分
でツイストされている。ツイストは、第１アルミ配線Ａ
Ｌ１でビット線ＢＬｎを迂回することによって実現され
ている。
【０２１６】ワード線ＷＬｍとビット線／ＢＬｎとの交
点に対応して正規メモリセル１１２が設けられる。ワー
ド線ＷＬｍ＋１とビット線ＢＬｎとの交点に対応して正
規メモリセル１１０が設けられる。正規メモリセル１１
２とツイスト部との間にはビット線／ＢＬｎに接続され
るダミーメモリセル１１６が設けられる。正規メモリセ
ル１１０とツイスト部との間にはビット線ＢＬｎに接続
されるダミーメモリセル１１４が設けられる。ビット線
ＢＬｎ＋１，／ＢＬｎ＋１にそれぞれ接続されるダミー
メモリセル１１８，１２０が設けられている。
点に対応して正規メモリセル１１２が設けられる。ワー
ド線ＷＬｍ＋１とビット線ＢＬｎとの交点に対応して正
規メモリセル１１０が設けられる。正規メモリセル１１
２とツイスト部との間にはビット線／ＢＬｎに接続され
るダミーメモリセル１１６が設けられる。正規メモリセ
ル１１０とツイスト部との間にはビット線ＢＬｎに接続
されるダミーメモリセル１１４が設けられる。ビット線
ＢＬｎ＋１，／ＢＬｎ＋１にそれぞれ接続されるダミー
メモリセル１１８，１２０が設けられている。
【０２１７】イコライズ信号ＢＬＥＱが活性化されると
ダミーメモリセル１１４，１１６，１１８，１２０に含
まれているトランジスタが導通する。すると、ビット線
ＢＬｎとビット線／ＢＬｎとが接続されイコライズされ
る。このイコライズと同時にビット線／ＢＬｎとビット
線ＢＬｎ＋１も接続される。
ダミーメモリセル１１４，１１６，１１８，１２０に含
まれているトランジスタが導通する。すると、ビット線
ＢＬｎとビット線／ＢＬｎとが接続されイコライズされ
る。このイコライズと同時にビット線／ＢＬｎとビット
線ＢＬｎ＋１も接続される。
【０２１８】センスアンプユニットＳＡｎ＋１がビット
線ＢＬｎ＋１，／ＢＬｎ＋１にプリチャージ電位を与え
ている場合には、このプリチャージ電位がビット線ＢＬ
ｎ，／ＢＬｎにも伝達される。
線ＢＬｎ＋１，／ＢＬｎ＋１にプリチャージ電位を与え
ている場合には、このプリチャージ電位がビット線ＢＬ
ｎ，／ＢＬｎにも伝達される。
【０２１９】このようにしてビット線のイコライズとプ
リチャージがツイスト部にして配置されるダミーメモリ
セルを用いることによって実現可能となる。
リチャージがツイスト部にして配置されるダミーメモリ
セルを用いることによって実現可能となる。
【０２２０】図３０は、図２９に対応したレイアウトを
示した図である。図３０では、ツイスト部の近辺に設け
られたダミーメモリセルのストレージノード同士がフィ
ールド部分を延長することによってストレージノード同
士が相互に接続されている。
示した図である。図３０では、ツイスト部の近辺に設け
られたダミーメモリセルのストレージノード同士がフィ
ールド部分を延長することによってストレージノード同
士が相互に接続されている。
【０２２１】なお、ダミーセルのストレージノード同士
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図４で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
を接続する手段としてフィールド部分を接続した場合を
示したが、これに限定されるものではない。図４で説明
したメモリセル断面構造に示したように、ストレージノ
ード部分に接続される電極としてはフィールド（不純物
領域ＳＤ１，ＳＤ３）の他にコンタクト引上げ用のパッ
ドＰＳ１，ＰＳ３やストレージノードＳＮ等もあるの
で、これらを使用してストレージノード同士を接続する
ことも可能である。
【０２２２】このように、ツイステッドビット線構成を
採用した場合においても、ダミーメモリセル部分のトラ
ンジスタを利用することにより面積の増加なしで、イコ
ライズ時間の短縮やイコライズ電位の安定化を図ること
ができる。
採用した場合においても、ダミーメモリセル部分のトラ
ンジスタを利用することにより面積の増加なしで、イコ
ライズ時間の短縮やイコライズ電位の安定化を図ること
ができる。
【０２２３】［実施の形態１３］実施の形態１３の半導
体記憶装置は、ダミーワード線に接続されるダミーメモ
リセルのトランジスタを利用してアレイ制御回路を形成
した半導体記憶装置においてアレイ制御に使用するセル
トランジスタの特性を不純物イオンのドープ量などの調
整によりトランジスタ特性を改善したことを特徴とす
る。
体記憶装置は、ダミーワード線に接続されるダミーメモ
リセルのトランジスタを利用してアレイ制御回路を形成
した半導体記憶装置においてアレイ制御に使用するセル
トランジスタの特性を不純物イオンのドープ量などの調
整によりトランジスタ特性を改善したことを特徴とす
る。
【０２２４】新規図面はないが、実施の形態１〜実施の
形態１２においてイコライズまたはプリチャージに使用
するダミーメモリセルに含まれるアクセストランジスタ
のしきい値電圧を正規メモリセル部分と不純物イオンの
ドープ量を変えることで、小さくする。
形態１２においてイコライズまたはプリチャージに使用
するダミーメモリセルに含まれるアクセストランジスタ
のしきい値電圧を正規メモリセル部分と不純物イオンの
ドープ量を変えることで、小さくする。
【０２２５】一般に、メモリセルに含まれているアクセ
ストランジスタは、サイズが小さいだけでなく、キャパ
シタに蓄積した電荷の漏洩を防ぐために他のトランジス
タよりしきい値電圧が高く設定されている。したがっ
て、ダミーワード線に接続されるダミーメモリセルに含
まれているトランジスタを利用してアレイ制御回路を形
成する場合、トランジスタのチャネル抵抗が非常に大き
いという欠点がある。そのため、実施の形態１３では、
アレイ制御に用いるダミーメモリセルの数を増やして対
応した。しかし、ダミーのメモリセルを増やすことはチ
ップサイズを大きくすることになり、チップのコストの
増加となってしまうという欠点があった。
ストランジスタは、サイズが小さいだけでなく、キャパ
シタに蓄積した電荷の漏洩を防ぐために他のトランジス
タよりしきい値電圧が高く設定されている。したがっ
て、ダミーワード線に接続されるダミーメモリセルに含
まれているトランジスタを利用してアレイ制御回路を形
成する場合、トランジスタのチャネル抵抗が非常に大き
いという欠点がある。そのため、実施の形態１３では、
アレイ制御に用いるダミーメモリセルの数を増やして対
応した。しかし、ダミーのメモリセルを増やすことはチ
ップサイズを大きくすることになり、チップのコストの
増加となってしまうという欠点があった。
【０２２６】一方、センスアンプユニットの両端にある
ビット線分離トランジスタは、一般にチャネル抵抗を下
げるためにしきい値電圧の低いトランジスタが使用され
ている。トランジスタのしきい値電圧の調整は、不純物
イオンのドープに使用するマスクパターンの変更で可能
であるので、実施の形態１〜実施の形態１２の例におい
てこのマスクパターンの境界をビット線分離トランジス
タ側からダミーセル部まで位置を変更することで対応で
きる。この場合は新たにプロセスを追加する必要はな
い。このようにすればダミーメモリセルに含まれるトラ
ンジスタはしきい値の低いトランジスタに変更すること
ができる。
ビット線分離トランジスタは、一般にチャネル抵抗を下
げるためにしきい値電圧の低いトランジスタが使用され
ている。トランジスタのしきい値電圧の調整は、不純物
イオンのドープに使用するマスクパターンの変更で可能
であるので、実施の形態１〜実施の形態１２の例におい
てこのマスクパターンの境界をビット線分離トランジス
タ側からダミーセル部まで位置を変更することで対応で
きる。この場合は新たにプロセスを追加する必要はな
い。このようにすればダミーメモリセルに含まれるトラ
ンジスタはしきい値の低いトランジスタに変更すること
ができる。
【０２２７】つまり、たとえば、図２０において正規の
メモリセルＭＣに含まれるトランジスタのしきい値電圧
よりもダミーメモリセルＤＭＣ０〜ＤＭＣ１１に含まれ
るトランジスタをしきい値の低いトランジスタとするこ
とによりダミーセル部分によって形成されたイコライズ
およびプリチャージ回路の能力を上げることが可能であ
る。
メモリセルＭＣに含まれるトランジスタのしきい値電圧
よりもダミーメモリセルＤＭＣ０〜ＤＭＣ１１に含まれ
るトランジスタをしきい値の低いトランジスタとするこ
とによりダミーセル部分によって形成されたイコライズ
およびプリチャージ回路の能力を上げることが可能であ
る。
【０２２８】マスクパターンの端がメモリセルに近すぎ
て製造上問題がある場合はメモリセルとの間にダミーセ
ルを追加すればよい。もちろん、ダミーメモリセルのト
ランジスタ特性を改善しただけで十分でない場合は使う
ダミーメモリセルの数を増やして対応すればよい。
て製造上問題がある場合はメモリセルとの間にダミーセ
ルを追加すればよい。もちろん、ダミーメモリセルのト
ランジスタ特性を改善しただけで十分でない場合は使う
ダミーメモリセルの数を増やして対応すればよい。
【０２２９】以上説明したすべての実施の形態は、記憶
素子としてメモリセルにキャパシタを含むダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）を例に挙げて説明
したが、これに限定されるものではない。メモリセルに
記憶素子にアクセスするためのトランジスタを含む半導
体記憶装置であれば本発明は適用することができる。た
とえば、記憶素子として強誘電体キャパシタを含む強誘
電体メモリや、記憶素子としてＴＭＲ（Tunneling Magn
etoResistive）素子や相変化膜をそれぞれ含むＭＲＡＭ
（Magnetic Random Access Memory）や相変化メモリに
対しても本発明は好適に用いられる。
素子としてメモリセルにキャパシタを含むダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）を例に挙げて説明
したが、これに限定されるものではない。メモリセルに
記憶素子にアクセスするためのトランジスタを含む半導
体記憶装置であれば本発明は適用することができる。た
とえば、記憶素子として強誘電体キャパシタを含む強誘
電体メモリや、記憶素子としてＴＭＲ（Tunneling Magn
etoResistive）素子や相変化膜をそれぞれ含むＭＲＡＭ
（Magnetic Random Access Memory）や相変化メモリに
対しても本発明は好適に用いられる。
【０２３０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２３１】
【発明の効果】請求項１に記載の半導体記憶装置は、従
来形状ダミーとしてのみ用いられていたダミーメモリセ
ルを利用して、メモリアレイブロックが読出や書込動作
を行なっていないときにビット線のイコライズ状態を維
持でき、次にメモリアレイブロックから高速にデータを
読出すことが可能である。
来形状ダミーとしてのみ用いられていたダミーメモリセ
ルを利用して、メモリアレイブロックが読出や書込動作
を行なっていないときにビット線のイコライズ状態を維
持でき、次にメモリアレイブロックから高速にデータを
読出すことが可能である。
【０２３２】請求項２，３に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、センスアンプユニットに接続されているビット線対
をダミーメモリセルのアクセストランジスタを介して接
続することができる請求項４，５に記載の半導体記憶装
置は、請求項１に記載の半導体記憶装置の奏する効果に
加えて、一方のビット線をプリチャージ状態に維持して
いるセンスアンプユニットによって、他方のビット線も
プリチャージ状態に維持することが可能となる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、センスアンプユニットに接続されているビット線対
をダミーメモリセルのアクセストランジスタを介して接
続することができる請求項４，５に記載の半導体記憶装
置は、請求項１に記載の半導体記憶装置の奏する効果に
加えて、一方のビット線をプリチャージ状態に維持して
いるセンスアンプユニットによって、他方のビット線も
プリチャージ状態に維持することが可能となる。
【０２３３】請求項６，７に記載の半導体記憶装置は、
請求項４に記載の半導体記憶装置の奏する効果に加え
て、正規メモリセル領域の両側において、それぞれダミ
ーメモリセルを用いてイコライズを行なうのでビット線
の抵抗による遅延を改善することが可能となる。
請求項４に記載の半導体記憶装置の奏する効果に加え
て、正規メモリセル領域の両側において、それぞれダミ
ーメモリセルを用いてイコライズを行なうのでビット線
の抵抗による遅延を改善することが可能となる。
【０２３４】請求項８，９に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、正規メモリセルに記憶素子とビット線との間に接続
されるトランジスタを含む場合に、ダミーメモリセルを
用いて面積増加なしでプリチャージやイコライズの高速
化、安定化を図ることができる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、正規メモリセルに記憶素子とビット線との間に接続
されるトランジスタを含む場合に、ダミーメモリセルを
用いて面積増加なしでプリチャージやイコライズの高速
化、安定化を図ることができる。
【０２３５】請求項１０に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の奏する効果に加えて、
階層ビット線構成を採用するメモリアレイブロックにお
いてダミーメモリセルを用いて面積増加なしでプリチャ
ージやイコライズの高速化、安定化を図ることができ
る。
求項１に記載の半導体記憶装置の奏する効果に加えて、
階層ビット線構成を採用するメモリアレイブロックにお
いてダミーメモリセルを用いて面積増加なしでプリチャ
ージやイコライズの高速化、安定化を図ることができ
る。
【０２３６】請求項１１に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の奏する効果に加えて、
アクセス回路にサブワードドライバを含む場合に、ダミ
ーメモリセルを用いて面積増加なしでプリチャージやイ
コライズの高速化、安定化を図ることができる。
求項１に記載の半導体記憶装置の奏する効果に加えて、
アクセス回路にサブワードドライバを含む場合に、ダミ
ーメモリセルを用いて面積増加なしでプリチャージやイ
コライズの高速化、安定化を図ることができる。
【０２３７】請求項１２に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の奏する効果に加えて、
ダミーメモリセルのアクセストランジスタを正規のメモ
リセルのアクセストランジスタよりもしきい値電圧する
ことにより、ダミーメモリセルをもちいたイコライズや
プリチャージの効率を上げることができる。
求項１に記載の半導体記憶装置の奏する効果に加えて、
ダミーメモリセルのアクセストランジスタを正規のメモ
リセルのアクセストランジスタよりもしきい値電圧する
ことにより、ダミーメモリセルをもちいたイコライズや
プリチャージの効率を上げることができる。
【０２３８】請求項１３〜１５に記載の半導体記憶装置
は、正規ビット線にイコライズ電位が与えられているダ
ミービット線から電位を供給するので、正規ビット線の
イコライズ状態をセンスアンプ帯の状態に拘らず維持す
ることができる。
は、正規ビット線にイコライズ電位が与えられているダ
ミービット線から電位を供給するので、正規ビット線の
イコライズ状態をセンスアンプ帯の状態に拘らず維持す
ることができる。
【０２３９】請求項１６，１７に記載の半導体記憶装置
は、メモリアレイブロックがシェアドセンスアンプ構成
を採用する場合にダミーメモリセルを用いて面積増加な
しでプリチャージの高速化、安定化を図ることができ
る。
は、メモリアレイブロックがシェアドセンスアンプ構成
を採用する場合にダミーメモリセルを用いて面積増加な
しでプリチャージの高速化、安定化を図ることができ
る。
【０２４０】請求項１８，１９に記載の半導体記憶装置
は、メモリアレイブロックがツイステッドビットライン
構成を採用する場合にダミーメモリセルを用いて面積増
加なしでプリチャージやイコライズの高速化、安定化を
図ることができる。
は、メモリアレイブロックがツイステッドビットライン
構成を採用する場合にダミーメモリセルを用いて面積増
加なしでプリチャージやイコライズの高速化、安定化を
図ることができる。
【図１】 本発明の実施の形態１の半導体記憶装置１の
平面配置を示すブロック図である。
平面配置を示すブロック図である。
【図２】 半導体記憶装置１の構成を機能的に示したブ
ロック図である。
ロック図である。
【図３】 図１におけるメモリアレイＭＡ２のより詳細
な配置を説明するための配置図である。
な配置を説明するための配置図である。
【図４】 図３におけるＡ１部を拡大した図である。
【図５】 メモリセルアレイ１４の一部を拡大して示し
た平面図である。
た平面図である。
【図６】 図５におけるＡ−Ａ部の断面を示した断面図
である。
である。
【図７】 図２におけるメモリセルアレイ１４およびセ
ンスアンプ帯１６の一部分を拡大して示した図である。
ンスアンプ帯１６の一部分を拡大して示した図である。
【図８】 図７に示したセンスアンプユニットＳＡ０の
構成を示した回路図である。
構成を示した回路図である。
【図９】 図７に対応したメモリセルの配置を示した図
である。
である。
【図１０】 実施の形態２の半導体記憶装置のメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図１１】 図１０に対応するレイアウトに即したメモ
リアレイ部の配置図である。
リアレイ部の配置図である。
【図１２】 実施の形態３の半導体記憶装置のメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図１３】 図１２におけるダミーセルのストレージ側
電極の接続例を示したレイアウト図である。
電極の接続例を示したレイアウト図である。
【図１４】 実施の形態４において用いられるメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図１５】 図１４に示した回路図に対応するダミーメ
モリセルのストレージノード側の接続状態を示したレイ
アウト図である。
モリセルのストレージノード側の接続状態を示したレイ
アウト図である。
【図１６】 実施の形態５の半導体記憶装置のメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図１７】 図１６に対応するダミーセルのストレージ
ノード側電極の接続例を示したレイアウト図である。
ノード側電極の接続例を示したレイアウト図である。
【図１８】 実施の形態６の半導体記憶装置のメモリア
レイブロック部の構成を示した回路図である。
レイブロック部の構成を示した回路図である。
【図１９】 図１８に示した回路に対応するダミーセル
のストレージノード側電極の接続例を示したレイアウト
図である。
のストレージノード側電極の接続例を示したレイアウト
図である。
【図２０】 実施の形態７の半導体記憶装置のメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図２１】 図２０に示したメモリアレイブロックのダ
ミーメモリセルのストレージノード側電極の接続例を示
したレイアウト図である。
ミーメモリセルのストレージノード側電極の接続例を示
したレイアウト図である。
【図２２】 実施の形態８の半導体記憶装置のメモリア
レイブロックの構成を示した回路図である。
レイブロックの構成を示した回路図である。
【図２３】 図２２に対応するダミーメモリセルのスト
レージノードの接続例を示したレイアウト図である。
レージノードの接続例を示したレイアウト図である。
【図２４】 オープンビット線に本発明を適用した第１
の例を示したレイアウト図である。
の例を示したレイアウト図である。
【図２５】 図２４におけるセンスアンプユニットＳＡ
０Ａの構成を示した回路図である。
０Ａの構成を示した回路図である。
【図２６】 実施の形態１０の半導体記憶装置のメモリ
アレイブロックのレイアウトを示した配置図である。
アレイブロックのレイアウトを示した配置図である。
【図２７】 階層ビット線構成を概略的に示した図であ
る。
る。
【図２８】 階層ビット線構成を採用した場合に本発明
を適用した回路図である。
を適用した回路図である。
【図２９】 実施の形態１２のメモリアレイブロックの
構成を示した回路図である。
構成を示した回路図である。
【図３０】 図２９に対応したレイアウトを示した図で
ある。
ある。
【図３１】 従来の半導体記憶装置のメモリアレイ部の
一部を詳細に示した図である。
一部を詳細に示した図である。
【図３２】 図３１に示したメモリアレイブロックＭＡ
ＢＭとその両脇のセンスアンプ帯ＳＡＢＬ，ＳＡＢＭの
等価回路図である。
ＢＭとその両脇のセンスアンプ帯ＳＡＢＬ，ＳＡＢＭの
等価回路図である。
【図３３】 図３２におけるセンスアンプユニットＳＡ
Ｕ０の構成を示す回路図である。
Ｕ０の構成を示す回路図である。
【図３４】 特開平７−１４２６０６号公報に開示され
たメモリセルアレイ２００の構成を示す回路図である。
たメモリセルアレイ２００の構成を示す回路図である。
１ 半導体記憶装置、５ アドレスバッファ、６ 制御
信号入力バッファ、８コントロール回路、１０ ロウデ
コーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２ 入力バッファ、ＢＬ，／ＢＬ ビッ
ト線、ＢＬ＿Ｌ，／ＢＬ＿Ｌ ビット線、／ＢＬ０〜／
ＢＬ４，ＢＬ０〜ＢＬ４ ビット線、ＡＣＰ，ＤＱＰ
パッド、ＢＣ ビットラインコンタクト、ＢＬＰ ビッ
ト線対、ＢＳ１ パッド、ＢＳ１，ＢＳ３ パッド、Ｂ
Ｓ２ パッド、Ｃ キャパシタ、ＣＤ コラムデコーダ
＆プリアンプ、ＣＰ セルプレート、ＤＢ データバ
ス、ＤＢＬ０〜ＤＢＬ３ダミービット線、ＤＭＣ ダミ
ーメモリセル、ＤＭＣ０〜ＤＭＣ１５ ダミーメモリセ
ル、ＤＷＬ０〜ＤＷＬ５ ダミーワード線、ＥＱ イコ
ライズ回路、ＥＱＬ，ＥＱＲ イコライズ回路、ＦＬ
フィールド、ＩＦ 分離領域、ＩＧＬ，ＩＧＲ 分離ゲ
ート回路、Ｌ１〜Ｌ２２ 配線、ＬＶＢＬ１〜ＬＶＢＬ
４ 配線、ＭＡ０ メモリアレイ、ＭＡＢＬ，ＭＡＢ
Ｍ，ＭＡＢＲ メモリアレイブロック、ＭＣ メモリセ
ル、ＰＳ１，ＰＳ３ パッド、ＰＳＡ，ＮＳＡ 増幅
部、Ｑ１〜Ｑ１９ トランジスタ、ＲＤ０ ロウデコー
ダ、ＳＡ０〜ＳＡ４ センスアンプユニット、ＳＡＢ
Ｌ，ＳＡＢＲ センスアンプ帯、ＳＣ ストレージノー
ドコンタクト、ＳＧ 選択ゲート回路、ＷＬ ワード
線、ＷＬ０〜ＷＬ５１１ ワード線。
信号入力バッファ、８コントロール回路、１０ ロウデ
コーダ、１２ コラムデコーダ、１４ メモリセルアレ
イ、１６ センスアンプ帯、１８ ブロック、２０ 出
力バッファ、２２ 入力バッファ、ＢＬ，／ＢＬ ビッ
ト線、ＢＬ＿Ｌ，／ＢＬ＿Ｌ ビット線、／ＢＬ０〜／
ＢＬ４，ＢＬ０〜ＢＬ４ ビット線、ＡＣＰ，ＤＱＰ
パッド、ＢＣ ビットラインコンタクト、ＢＬＰ ビッ
ト線対、ＢＳ１ パッド、ＢＳ１，ＢＳ３ パッド、Ｂ
Ｓ２ パッド、Ｃ キャパシタ、ＣＤ コラムデコーダ
＆プリアンプ、ＣＰ セルプレート、ＤＢ データバ
ス、ＤＢＬ０〜ＤＢＬ３ダミービット線、ＤＭＣ ダミ
ーメモリセル、ＤＭＣ０〜ＤＭＣ１５ ダミーメモリセ
ル、ＤＷＬ０〜ＤＷＬ５ ダミーワード線、ＥＱ イコ
ライズ回路、ＥＱＬ，ＥＱＲ イコライズ回路、ＦＬ
フィールド、ＩＦ 分離領域、ＩＧＬ，ＩＧＲ 分離ゲ
ート回路、Ｌ１〜Ｌ２２ 配線、ＬＶＢＬ１〜ＬＶＢＬ
４ 配線、ＭＡ０ メモリアレイ、ＭＡＢＬ，ＭＡＢ
Ｍ，ＭＡＢＲ メモリアレイブロック、ＭＣ メモリセ
ル、ＰＳ１，ＰＳ３ パッド、ＰＳＡ，ＮＳＡ 増幅
部、Ｑ１〜Ｑ１９ トランジスタ、ＲＤ０ ロウデコー
ダ、ＳＡ０〜ＳＡ４ センスアンプユニット、ＳＡＢ
Ｌ，ＳＡＢＲ センスアンプ帯、ＳＣ ストレージノー
ドコンタクト、ＳＧ 選択ゲート回路、ＷＬ ワード
線、ＷＬ０〜ＷＬ５１１ ワード線。
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フロントページの続き
Ｆターム(参考） 5F083 AD31 AD48 LA03 LA09 LA12
LA16 LA30 MA06 MA17 MA20
ZA28
5M024 AA41 BB05 BB13 BB35 CC18
CC44 CC53 CC54 CC62 CC65
CC74 HH03 LL01 LL05 LL15
PP01 PP03 PP04 PP05 PP10
Claims (19)
- 【請求項１】 第１、第２のビット線と、 前記第１、第２のビット線と交差する複数の正規ワード
線と、 メモリアレイブロックとを備え、 前記メモリアレイブロックは、 前記複数の正規ワード線にそれぞれが接続され、かつ、
前記第１、第２のビット線のいずれか一方に各々が接続
され、正規メモリセル領域に配置される複数の正規メモ
リセルと、 前記正規メモリセル領域の外側を取り囲む帯状のダミー
メモリセル領域に配置され、前記第１、第２のビット線
にそれぞれ接続される第１、第２のダミーメモリセルと
を含み、 前記第１のダミーメモリセルは、 前記第１のビット線と第１の内部ノードとの間に接続さ
れる第１のトランジス タを有し、前記第２のダミーメモリセルは、 前記第２のビット線と前記第１の内部ノードとの間に接
続される第２のトランジスタを有し、 前記正規メモリセル領域の外側で、かつ、前記ダミーセ
ル領域の外側の回路領域に配置され、前記複数の正規メ
モリセルのアクセス動作を行うアクセス回路をさらに備
える、半導体記憶装置。 - 【請求項２】 前記第２のビット線は、前記第１のビッ
ト線と相補なビット線であり、 前記アクセス回路は、 前記第１、第２のビット線に生じた電位差を拡大する第
１のセンスアンプユニットを含む、請求項１に記載の半
導体記憶装置。 - 【請求項３】 前記複数の正規ワード線と平行に設けら
れ、前記第１、第２のトランジスタのゲートにそれぞれ
接続される第１、第２のダミーワード線と、前記メモリ
アレイブロックに読出および書込を行なわない待機状態
において、前記第１、第２のダミーワード線を活性化さ
せる制御回路とをさらに備える、請求項２に記載の半導
体記憶装置。 - 【請求項４】 前記正規メモリセル領域は、四角形の形
状を有し、 前記ダミーメモリセル領域は、 前記メモリセル領域の第１の辺に沿って設けられ、前記
第１、第２のダミーメモリセルが配置される第１の部分
と、 前記第１の辺に対向する第２の辺に沿って設けられる第
２の部分とを含み、 前記メモリアレイブロックは、 前記ダミーメモリセル領域の前記第２の部分に配置さ
れ、前記第１、第２のビット線にそれぞれ接続される第
３、第４のダミーメモリセルをさらに含み、 前記回路領域は、 前記第１の部分に沿う第１の回路帯と、 前記第２の部分に沿う第２の回路帯とを含み、 前記アクセス回路は、 前記第１の回路帯に配置され、前記第１のビット線に接
続される第１のセンスアンプユニットと、 前記第２の回路帯に配置され、前記第２のビット線に接
続される第２のセンスアンプユニットとを含む、請求項
１に記載の半導体記憶装置。 - 【請求項５】 前記複数の正規ワード線と平行に設けら
れ、前記第１、第２のトランジスタのゲートにそれぞれ
接続される第１、第２のダミーワード線と、 前記メモリアレイブロックに読出および書込を行なわな
い待機状態において、前記第１、第２のダミーワード線
を活性化させる制御回路とをさらに備える、請求項４に
記載の半導体記憶装置。 - 【請求項６】 前記第３のダミーメモリセルは、 前記第１のビット線と第２の内部ノードとの間に接続さ
れる第３のトランジスタを有し、 前記第４のダミーメモリセルは、 前記第２のビット線と前記第２の内部ノードとの間に接
続される第４のトランジスタを有する、請求項４に記載
の半導体記憶装置。 - 【請求項７】 前記複数の正規ワード線と平行に設けら
れ、前記第１、第２のトランジスタのゲートにそれぞれ
接続される第１、第２のダミーワード線と、 前記複数の正規ワード線と平行に設けられ、前記第３、
第４のトランジスタのゲートにそれぞれ接続される第
３、第４のダミーワード線と、 前記メモリアレイブロックに読出および書込を行なわな
い待機状態において、前記第１〜第４のダミーワード線
を活性化させる制御回路とをさらに備える、請求項６に
記載の半導体記憶装置。 - 【請求項８】 前記複数の正規メモリセルの各々は、 対応するビット線とストレージノードとの間に接続され
るアクセストランジスタと、 前記ストレージノードに接続される記憶素子とを含み、 前記第１のダミーメモリセルは、 前記第１の内部ノードに接続される第１のダミー記憶素
子をさらに有し、 前記第２のダミーメモリセルは、 前記第１の内部ノードに接続される第２のダミー記憶素
子をさらに有する、請求項１に記載の半導体記憶装置。 - 【請求項９】 前記第１のダミー記憶素子は、 前記第１の内部ノードに一方端が接続される第１のキャ
パシタを含み、 前記第２のダミー記憶素子は、 前記第１の内部ノードに一方端が接続される第２のキャ
パシタを含み、 前記記憶素子は、 前記ストレージノードに一方端が接続される第３のキャ
パシタを含む、請求項８に記載の半導体記憶装置。 - 【請求項１０】 第１、第２のメインビット線をさらに
備え、 前記アクセス回路は、 選択信号に応じて前記第１、第２のビット線を選択し、
選択した前記第１、第２のビット線をそれぞれ前記第
１、第２のメインビット線に接続するセレクタ回路を含
む、請求項１に記載の半導体記憶装置。 - 【請求項１１】 前記アクセス回路は、 前記複数の正規ワード線を駆動するワード線駆動回路を
含む、請求項１に記載の半導体記憶装置。 - 【請求項１２】 前記正規メモリセルの各々は、 前記第１、第２のビット線のうち対応する一方に一方端
が接続されるアクセストランジスタを有し、 前記第１、第２のトランジスタのしきい値電圧は、前記
アクセストランジスタのしきい値電圧よりも小さい、請
求項１に記載の半導体記憶装置。 - 【請求項１３】 第１、第２の正規ビット線と、 イコライズ電位が与えられる第１のダミービット線と、 前記第１、第２の正規ビット線および前記第１のダミー
ビット線と交差する複数の正規ワード線と、 メモリアレイブロックとを備え、 前記メモリアレイブロックは、 前記複数の正規ワード線にそれぞれが接続され、かつ、
前記第１、第２のビット線のいずれか一方に各々が接続
される複数の正規メモリセルと、 前記第１のダミービット線に接続される第１のダミーメ
モリセルとを含み、 前記第１のダミーメモリセルは、 前記第１のビット線と前記第１のダミービット線とを結
ぶ経路上に設けられ、一方端が前記ダミービット線と接
続される第１のトランジスタを有する、半導体記憶装
置。 - 【請求項１４】 前記第１、第２のビット線の少なくと
も一方に接続される第１のセンスアンプユニットと、 前記複数の正規ワード線と前記センスアンプユニットと
の間に、前記複数の正規ワード線に平行に設けられ、前
記第１のトランジスタのゲートに接続されるダミーワー
ド線と、 前記メモリアレイブロックに読出および書込を行なわな
い待機状態において、前記ダミーワード線を活性化させ
る制御回路とをさらに備える、請求項１３に記載の半導
体記憶装置。 - 【請求項１５】 前記正規メモリセルの各々は、 前記第１、第２のビット線のうち対応する一方に一方端
が接続されるアクセストランジスタを有し、 前記第１のトランジスタのしきい値電圧は、前記アクセ
ストランジスタのしきい値電圧よりも小さい、請求項１
３に記載の半導体記憶装置。 - 【請求項１６】 第１のセンスアンプ帯に配置される第
１のセンスアンプユニットと、 前記第１のセンスアンプユニットを共有し、前記第１の
センスアンプ帯の両側に配置される第１、第２のメモリ
アレイブロックと、 前記第１のセンスアンプユニットに接続され、前記第１
のメモリアレイブロックに対するデータ授受に用いられ
る第１、第２のビット線を含む第１のビット線対と、 前記第１のセンスアンプユニットに接続され、前記第２
のメモリアレイブロックに対するデータ授受に用いられ
る第３、第４のビット線を含む第２のビット線対と、 前記第２のメモリアレイブロックに対するデータ授受に
用いられる第５、第６のビット線を含む第３のビット線
対と、 前記第３のビット線対に接続され、前記第２のメモリア
レイブロックを前記第１のセンスアンプ帯との間に挟む
第２のセンスアンプ帯に配置される第２のセンスアンプ
ユニットと、 前記第１のセンスアンプ帯が前記第１のメモリアレイブ
ロックからのデータ読出に用いられ、かつ、前記第２の
メモリアレイブロックが待機状態にあって前記第２のセ
ンスアンプ帯が前記第５、第６のビット線にプリチャー
ジ電位を与えているときに、前記第５のビット線と前記
第３のビット線とを接続する接続回路とを備える、半導
体記憶装置。 - 【請求項１７】 前記第２のメモリアレイブロックは、 正規メモリセル領域に配置され、前記第３〜第６のビッ
ト線のいずれか１つに各々が接続される複数の正規メモ
リセルを含み、 前記接続回路は、 前記メモリセル領域の外側を取り囲む帯状のダミーメモ
リセル領域に配置され、前記第３、第５のビット線にそ
れぞれ接続される第１、第２のダミーメモリセルを含
み、 前記第１のダミーメモリセルは、 前記第３のビット線と内部ノードとの間に接続される第
１のトランジスタを有し、 前記第２のダミーメモリセルは、 前記第５のビット線と前記内部ノードとの間に接続され
る第２のトランジスタを有する、請求項１６に記載の半
導体記憶装置。 - 【請求項１８】 中間部分のツイスト部で捻られ位置が
入れ替わる第１、第２のビット線を含むビット線対と、 前記ツイスト部に設けられ、前記第１、第２のビット線
にそれぞれ接続される第１、第２のダミーメモリセルと
を備え、 前記第１のダミーメモリセルは、 前記第１のビット線と第１の内部ノードとの間に接続さ
れ、イコライズ信号に応じて導通する第１のトランジス
タを有し、 前記第２のダミーメモリセルは、 前記第２のビット線と前記第１の内部ノードとの間に接
続され、前記イコライズ信号に応じて導通する第２のト
ランジスタを有する、半導体記憶装置。 - 【請求項１９】 前記第１のビット線に隣接する第３の
ビット線と、 前記第３のビット線に接続される第３のダミーメモリセ
ルとをさらに備え、 前記第３のダミーメモリセルは、 前記第３のビット線と前記第１の内部ノードとの間に接
続され、前記イコライズ信号に応じて導通する第３のト
ランジスタを含む、請求項１８に記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296082A JP2003100080A (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296082A JP2003100080A (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100080A true JP2003100080A (ja) | 2003-04-04 |
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ID=19117393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296082A Withdrawn JP2003100080A (ja) | 2001-09-27 | 2001-09-27 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-09-27 JP JP2001296082A patent/JP2003100080A/ja not_active Withdrawn
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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