CN115148245A - 一种半导体器件及其工作方法、存储器 - Google Patents

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Abstract

本发明提供了一种半导体器件及其工作方法、存储器，其中，所述半导体器件包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。

Description

一种半导体器件及其工作方法、存储器
技术领域
本发明属于集成电路领域，尤其涉及一种半导体器件及其操作方法、存储器。
背景技术
DRAM(Dynamic Random Access Memory, 动态随机访问内存)，是现在主流的内存形式。基本存储单元主要由一个晶体管和一个电容组成，电容中有电荷代表“1”，没有电荷代表“0”。其原理是：当字线选通时，晶体管导通，从而可以从位线上读取存储器在电容器上的位信息。由于电容中的电荷会随着时间而慢慢泄露，所以需要周期性地进行“充电”。存储单元有规则的排列以构成存储阵列。
由于位线的长度较长，其自身的寄生电容很大，存储电容大小远比位线电容小。当晶体管选通时，存储在存储电容上的电荷和位线寄生电容上的电荷发生电荷共享产生的位线电压变化很小，需要使用放大器，一般该放大器需要参考电压和发生变化的位线电压作对比。放大器需要使用一对位线来感知DRAM中的信息，而且需要保证用来做对比的两个位线在电压与电容值上是相互匹配的，所以它们的走线长度与连接的电容数量必须匹配。存储器的存储单元结构主要分类为折叠位线结构和开放位线结构。折叠位线结构中放大器的两个输入是来自相同的存储阵列，开放位线结构中放大器的两个输入是来自不同的存储阵列，折叠位线结构的单位存储单元结构一般为8F2设计，而开放位线结构的一般为6F2设计，其中，F为工艺特征尺寸。单位存储单元结构是影响半导体存储器件尺寸的一个因素。因此，具有开放位线结构的存储器可以在更小的空间中进行设计，从而获得较大的数据存储容量。
开放位线结构中放大器的两个输入是来自不同的存储阵列，对于任何一个存储阵列的读写操作都需要相邻的存储阵列提高基准位线。所以位于边缘的存储阵列中的部分存储单元和位线在存储过程中并不使用，而只是充当了环境的作用，存在存储单元的浪费，限制了存储阵列的使用效率，现有的开放位线结构存在缺陷。
因此，如何优化存储器存储阵列的结构，进一步提高存储阵列的使用效率，是亟待解决的问题。
发明内容
本发明是为解决上述现有技术的全部或部分问题，提供了一种半导体器件，通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。
本发明提供了一种半导体器件，包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。
所述边界存储阵列位于首位和末位，位于所述边界存储阵列之间的存储阵列包括多个存储单元和多条位线，多条所述位线沿所述第一方向延伸且沿第二方向排布，每条所述位线上连接有多个存储单元，所述第二方向与所述第一方向相垂直；所述边界存储阵列还包括多个边界存储单元和多条边界位线，每条所述边界位线上连接有多个所述边界存储单元。
多个沿所述第一方向排布的读出放大器阵列，所述读出放大器阵列位于相邻所述存储阵列之间，所述读出放大器阵列包括多个沿所述第二方向排布的读出放大器；其中，所述读出放大器的两端分别连接相邻所述存储阵列中的位线或边界位线。所述读出放大器可以将位线上的微小电压变化放大，并转化成数字信号。同时，在对位线进行读取操作后，可以将与位线发生共享电荷的电容补充电荷。
所述边界位线和所述虚设位线沿所述第一方向延伸且在所述第二方向上交替布置。如此，使得边界位线和虚设位线的工艺环境较一致，也有利于读出放大器阵列的布局。
所述读出放大器阵列沿所述第二方向上依次排布有N个读出放大器；位于所述边界存储阵列之间的存储阵列沿所述第二方向上依次排布有2N条位线；其中，第i个所述读出放大器的两端分别连接相邻存储阵列的第2i条位线，或，第i个所述读出放大器的两端分别连接相邻存储阵列的第2i-1条位线，其中，i和N为正整数，且1≤i≤N。如此，使得位于存储阵列之间的读出放大器有着较宽裕的空间，提高集成度。
沿所述第一方向上每两个相邻的虚设存储单元连接至同一位线节点，所述虚设位线通过所述位线节点与所述虚设存储单元电连接。虚设位线可以通过一个接触连接两个虚设存储单元。从而增加集成度，提高芯片面积利用率。
与所述虚设放大器的两端分别连接的所述虚设位线的长度不同。如此，在不影响虚设存储单元的使用下，增加了虚设放大器的布局自由度。同时，虚设放大器内的反相器方向与读出放大器内的反相器方向相适应，可以同时制备，减少工序。
本发明还提供了一种半导体器件的工作方法，包括：提供上述实施例中所述的半导体器件；确定待读取的虚设存储单元，所述待读取的虚设存储单元位于在所述半导体器件的边界，包括第一虚设存储单元和第二虚设存储单元，所述第一虚设存储单元连接第一虚设位线，所述第二虚设存储单元连接第二虚设位线，所述第一虚设位线和所述第二虚设位线连接虚设放大器的两端；将所述第一虚设位线的电压和所述第二虚设位线的电压固定至第一电压；选通所述待读取的虚设存储单元，使得所述第一虚设位线的当前电压和所述第二虚设位线的当前电压，其中一个大于所述第一电压，另一个小于所述第一电压；虚设放大器分别识别所述第一虚设位线与所述第二虚设位线的当前电压，并将其中一个当前电压放大至高电平，将另一当前电压放大至低电平。
本发明还提供了一种存储器，包括本发明一方面提供的半导体器件。
与现有技术相比，本发明的主要有益效果：
本发明提供的半导体器件通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。本发明提供的半导体器件的工作方法，可以通过两个虚设存储单元存储一个信息，提高了边界存储阵列中的存储单元的使用率，且虚设放大器的可靠性得到提高。
附图说明
图1为相关技术中基于开放位线的动态随机存储器的存储矩阵的基本结构；
图2为本发明实施例提供的一种半导体器件的结构示意图；
图3为读出放大器两端位线电压的变化示意图；
图4为本发明实施例提供的另一种半导体器件的结构示意图；
图5为本发明实施例提供的另一种半导体器件的结构示意图；
图6为本发明实施例提供的一种半导体器件的工作方法的流程示意图；
图7为虚设放大器两端虚设位线电压的变化示意图。
附图标记：
10-存储阵列；11-边界存储阵列之间的存储阵列；12-边界存储阵列；13-存储单元；14-位线；15-虚设存储单元；16-虚设位线；17-边界存储单元；18-边界位线；19-位线节点；20-读出放大器阵列；21-读出放大器；22-虚设放大器；30-字线。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于理解本发明但不以任何方式限制本发明，对基于开放位线的动态随机存储器的存储矩阵的基本结构进行示例，如图1所示，结构包括：五个存储阵列10，各存储阵列10之间均设置有读出放大器21，每一存储阵列10包括四个存储单元13和四条位线14，每条位线14上连接有四个存储单元13。每一存储单元可以包括一个晶体管和一个电容。读出放大器的两个输入是来自不同的存储阵列，对于任何一个存储阵列的读写操作都需要相邻的存储阵列提高基准位线。所以位于最边缘的存储阵列的中的部分存储单元和位线在存储过程中并不使用，而只是充当了环境的作用。这样其实造成了存储单元的浪费，存储阵列的使用效率低。
本发明实施例提供了一种半导体器件，参见附图2，示例的半导体器件包括：多个沿第一方向排布的存储阵列10，其中，首位和/或末位的为边界存储阵列12，边界存储阵列12包括多个虚设存储单元15和多条虚设位线16，虚设位线16与多个虚设存储单元15相连接；虚设放大器22，位于边界存储阵列12背离相邻存储阵列的一侧，虚设放大器22的两端分别连接虚设位线16。
通过在边界存储阵列的外侧设置虚设放大器，虚设放大器的两端分别连接位于边界存储阵列内的虚设位线，使得虚设存储阵列内的虚设存储单元可以读写，进一步提高了存储阵列的使用效率。
这里，多个存储阵列可以基于开放位线架构典型的6F2单元设计进行排列，并且与折叠位线架构典型的8F2单元设计相比，提高了集成度。
虚设放大器可以为灵敏放大器、位线感测放大器或差分比较放大器等，例如可以包括两个背对背连接的反相器。虚设放大器用于在虚设存储单元的晶体管被导通时读出该虚设存储单元的电容中所存储的电荷。相关技术中，位于边界存储阵列内的虚设位线和虚设存储单元无法使用，降低了存储阵列的使用效率。通过将虚设放大器的两端分别连接位于边界存储阵列内的虚设位线。虚设放大器可以比较两端连接虚设位线的电荷，从而读出虚设存储单元的值。
如附图2所示，边界存储阵列位于首位和末位，位于边界存储阵列之间的存储阵列11包括多个存储单元13和多条位线14，多条位线14沿第一方向延伸且沿第二方向排布，每条位线14上连接有多个存储单元13，第二方向与第一方向相垂直；边界存储阵列12还包括多个边界存储单元17和多条边界位线18，每条边界位线18上连接有多个边界存储单元17。
每一存储单元13可以包括晶体管和电容。半导体器件还包括多条沿第二方向延伸且沿第一方向排布的字线30。每一晶体管与字线耦合，字线可以关断和导通每一个所连接的晶体管。通过控制字线电压可以在晶体管导通时将存储单元中的电容耦合到位线，并且可以在晶体管截止时解除电容到位线的耦合。应当理解的是，存储单元13可以包括多于一个的晶体管，存储单元13可以包括除了电容外的其他存储元件或设备。
在实际工艺中，边界存储单元17和存储单元13可以相同，边界位线18和位线14可以相同。例如晶体管可以相同，电容可以相同或位线长度可以相同。通过在位于两端的边界存储阵列12中设置相适应的边界位线，使得位于边界存储阵列之间的存储阵列11可以正常工作。
在实际工艺中，虚设存储单元15和存储单元13可以相同，虚设位线16和位线14可以相同。例如晶体管可以相同，电容可以相同或位线长度可以相同。通过在位于两端的边界存储阵列12中设置相适应的虚设位线和虚设存储单元，使得位于两端的边界存储阵列和位于中间的存储阵列的工艺环境较一致，降低了边界存储阵列与相邻存储阵列之间放大器的出错率。
继续参见附图2，半导体器件还包括：多个沿第一方向排布的读出放大器阵列20，读出放大器阵列20位于相邻存储阵列10之间，读出放大器阵列20包括多个沿第二方向排布的读出放大器21；其中，读出放大器21的两端分别连接相邻存储阵列10中的位线14或边界位线18。读出放大器被配置为执行读出和放大操作。读出放大器可以将位线上的微小电压变化放大，并转化成数字信号。同时，在对位线进行读取操作后，可以将与位线发生共享电荷的电容补充电荷。
参见附图3，附图3为读出放大器两端位线电压的变化示意图。在实际操作中，首先位线都会被充放电到一个固定的电压。当字线打开时，电容和位线之间会发生电荷共享，从而导致位线的电压值发生变化。而读出放大器的另一端连接的位线仍保持为固定的电压。两条位线之间存在着电压差，通过灵敏放大器会被进一步放大。例如，在对位于读出放大器一侧的第一存储阵列内的位线进行读取操作时，驱动位线的电压变化对应图中的实线。相应的位于读出放大器另一侧的第二存储阵列内的位线作为基准位线，基准位线的电压变化对应图中的虚线。首先对驱动位线和基准位线的电压充放电，使得位线电压变为一固定值，例如可以为VCC/2，即1/2的电源电压。接着，激活第一存储阵列中与驱动位线相对应的字线，使得第一存储阵列中的存储单元与驱动位线发生电荷共享。此时驱动位线的电压发生变化，即对应图中的dV。而第二存储阵列中的字线未被激活，基准位线未发生电荷共享，其电压仍为固定值VCC/2。读出放大器会比较驱动位线和基准位线的电压差值，并将差值进行放大，同时使得驱动位线的电压下拉至低电平，将基准位线的电压上拉至高电平，使得放大器两边位线具有良好的高电平和低电平。
边界位线18和虚设位线16沿第一方向延伸且在第二方向上交替布置。如此，使得边界位线和虚设位线的工艺环境较一致，也有利于读出放大器阵列的布局。
读出放大器阵列20沿第二方向上依次排布有N个读出放大器21；位于边界存储阵列之间的存储阵列沿第二方向上依次排布有2N条位线；其中，第i个读出放大器的两端分别连接相邻存储阵列的第2i条位线，或，第i个读出放大器的两端分别连接相邻存储阵列的第2i-1条位线，其中，i和N为正整数，且1≤i≤N。如此，使得位于存储阵列之间的读出放大器有着较宽裕的空间，提高集成度。
在其他实施例中，参见附图4，读出放大器阵列20沿第二方向上依次排布N个读出放大器21；位于中间的存储阵列沿第二方向上依次排布2N条位线；其中，第i个读出放大器的一端分别连接相邻存储阵列的第2i条位线，第i个读出放大器的另一端分别连接相邻存储阵列的第2i-1条位线，其中，i和N为正整数，且1≤i≤N。如此，有利于读出放大器的布线。
参见附图2，沿第一方向上每两个相邻的虚设存储单元15连接至同一位线节点19，虚设位线16通过位线节点19与虚设存储单元15电连接。在实际工艺中，虚设位线16可以通过一个接触连接两个虚设存储单元。从而增加集成度，提高芯片面积利用率。可以理解的，位于边界存储阵列之间的存储阵列11中，沿第一方向上每两个相邻的存储单元13连接至位线节点19，位线14通过位线节点19与存储单元13电连接。
在一些实施例中，参见附图5，与虚设放大器22的两端分别连接的虚设位线16的长度可以不同。与虚设放大器22的一端连接的一条虚设位线的长度为L1，与虚设放大器22的另一端连接的一条虚设位线的长度为L2，L1与L2的长度可以不同。如此，在不影响虚设存储单元的使用下，增加了虚设放大器的布局自由度。同时，虚设放大器内的反相器方向与读出放大器内的反相器方向相适应，可以同时制备，减少工序。
本发明实施例还提供了一种半导体器件的工作方法，参见附图6，工作方法包括：
步骤601，提供上述实施例中的半导体器件；
步骤602，确定待读取的虚设存储单元，待读取的虚设存储单元位于在半导体器件的边界，包括第一虚设存储单元和第二虚设存储单元，第一虚设存储单元连接第一虚设位线，第二虚设存储单元连接第二虚设位线，第一虚设位线和第二虚设位线连接虚设放大器的两端；
步骤603，将第一虚设位线的电压和第二虚设位线的电压固定至第一电压；
步骤604，选通待读取的虚设存储单元，使得第一虚设位线的当前电压和第二虚设位线的当前电压，其中一个大于第一电压，另一个小于第一电压；
步骤605，虚设放大器分别识别第一虚设位线与第二虚设位线的当前电压，并将其中一个当前电压放大至高电平，将另一当前电压放大至低电平。
下面结合具体实施例对本发明提供的半导体器件的工作方法再作进一步详细的说明。
首先，参见附图2，执行步骤601，提供上述实施例中的半导体器件。半导体器件包括：多个沿第一方向排布的存储阵列10，其中，首位和/或末位的为边界存储阵列12，边界存储阵列12包括多个虚设存储单元15和多条虚设位线16，每条虚设位线16与多个虚设存储单元15相连接；虚设放大器22，位于边界存储阵列12背离相邻存储阵列的一侧，虚设放大器22的两端分别连接虚设位线16。
边界存储阵列位于首位和末位，位于边界存储阵列之间的存储阵列11包括多个存储单元13和多条位线14，多条位线14沿第一方向延伸且沿第二方向排布，每条位线14上连接有多个存储单元13，第二方向与第一方向相垂直；边界存储阵列12还包括多个边界存储单元17和多条边界位线18，每条边界位线18上连接有多个边界存储单元17。
半导体器件还包括：多个沿第一方向排布的读出放大器阵列20，读出放大器阵列20位于相邻存储阵列10之间，读出放大器阵列20包括多个沿第二方向排布的读出放大器21；其中，读出放大器21的两端分别连接相邻存储阵列10中的位线14或边界位线18。
边界位线18和虚设位线16沿第一方向延伸且在第二方向上交替布置。
读出放大器阵列20沿第二方向上依次排布有N个读出放大器21；位于边界存储阵列之间的存储阵列沿第二方向上依次排布有2N条位线；其中，第i个读出放大器的两端分别连接相邻存储阵列的第2i条位线，或，第i个读出放大器的两端分别连接相邻存储阵列的第2i-1条位线，其中，i和N为正整数，且1≤i≤N。
沿第一方向上每两个相邻的虚设存储单元15连接至同一位线节点19，虚设位线16通过位线节点19与虚设存储单元15电连接。
在一些实施例中，参见附图5，与虚设放大器22的两端分别连接的虚设位线16的长度可以不同。
接着，执行步骤602，确定待读取的虚设存储单元，待读取的虚设存储单元位于在半导体器件的边界，包括第一虚设存储单元和第二虚设存储单元，第一虚设存储单元连接第一虚设位线，第二虚设存储单元连接第二虚设位线，第一虚设位线和第二虚设位线连接虚设放大器的两端。
接下来，执行步骤603，将第一虚设位线的电压和第二虚设位线的电压固定至第一电压。在实际操作中，可以将第一虚设位线和第二虚设位线进行充放电，第一电压例如可以为VCC/2，即1/2的电源电压。
接着，执行步骤604，选通待读取的虚设存储单元，使得第一虚设位线的当前电压和第二虚设位线的当前电压，其中一个大于第一电压，另一个小于第一电压。
参见附图7，附图7为虚设放大器两端虚设位线电压的变化示意图。在实际操作中，可以激活与待读取的虚设存储单元相对应的字线，第一虚设存储单元和第二虚设存储单元连接同一字线。对字线施加选通电压，将其他字线进行悬空。选通电压可以大于或等于晶体管的栅极电压，使得晶体管导通。使得第一虚设存储单元与第一虚设位线发生电荷共享，第二虚设存储单元与第二虚设位线发生电荷共享。此时，第一虚设位线的电压由第一电压变为第二电压，第二虚设位线的电压由第一电压变为第三电压。其中，第二电压大于第一电压，且第一电压大于第三电压；或，第三电压大于第一电压，且第一电压大于第二电压。例如，附图7中的实线对应第一虚设位线的电压变化，第一电压下降至第二电压。附图7中的虚线对应第二虚设位线的电压变化，第一电压上升至第三电压。
然后，执行步骤605，虚设放大器分别识别第一虚设位线与第二虚设位线的当前电压，并将其中一个当前电压放大至高电平，将另一当前电压放大至低电平。
参见附图7，虚设放大器比较第二电压与第三电压，并将第二电压放大至高电平，将第三电压放大至低电平；或将第二电压放大至低电平，将第三电压放大至高电平。例如，附图7中的实线对应第一虚设位线的电压变化，第二电压下拉至低电平。附图7中的虚线对应第二虚设位线的电压变化，第二电压上拉至低电平。
在实际操作中，可以通过第一虚设位线的电压值，判断第一虚设存储单元的存储状态；通过第二虚设位线的值的电压值，判断第二虚设存储单元的存储状态。
应当理解的是，第一虚设存储单元与第二虚设存储单元的存储状态相反，即第一虚设存储单元的存储状态为“1”，则第二虚设存储单元的存储状态为“0”。相对于中间的存储阵列的存储单元，一个存储单元可以存储一个信息，而边界存储阵列内的虚设存储单元可以通过两个存储单元存储一个信息。
和位于相邻存储阵列内的读出放大器不同，虚设放大器两端的虚设位线都会在字线打开的时候发生电荷共享的过程。而且，因为在数据写入的时候，因为虚设放大器的特性，两条虚设位线的值是相反的。所以在读取的时候，两条虚设位线发生的电荷共享的过程刚好也是相反的。其中一条虚设位线给虚设存储单元内的电容充电，电压降低；另一条虚设位线给虚设存储单元内的电容放电，电压升高。相对于相邻存储阵列内的读出放大器，位于存储阵列外侧的虚设放大器感受到的两条位线的差别更大，更利于其工作。
例如，位于相邻存储阵列内的读出放大器一端基准位线的电压是不变的，两端位线电压的变化值为dV。而位于存储阵列外侧的虚设放大器两端的虚设位线电压均会发生相反的变化，两端虚设位线电压的变化值为2dV。当变化值dV较小时，读出放大器可能会识别不出，从而报错。这里造成读出放大器无法识别的原因例如可以为读出放大器两端位线长度不等或其他工艺误差，从而导致基准电压存在误差，实际变化值dV达不到读出放大器的灵敏度。而两端虚设位线电压的变化值为2dV，即使虚设放大器两端的位线存在工艺误差，虚设放大器也可以正确识别读取操作。
同时，位于相邻存储阵列内的读出放大器两端的位线是来自不同的存储阵列，其受到的噪声影响较大，可能造成读出放大器识别错误或放大错误，而位于存储阵列外侧的虚设放大器两端的虚设位线来自于同一存储阵列，无噪声干扰，保证了读取操作的稳定，提高了可靠性。
本发明实施例还提供了一种存储器，存储器包括上述实施例中的半导体器件。
综上，本发明通过在边界存储阵列的外侧设置虚设放大器，虚设放大器的两端分别连接位于边界存储阵列内的虚设位线，使得虚设存储阵列内的虚设存储单元可以读写，从而提高了存储阵列的使用效率。
本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。
还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

Claims (9)

1.一种半导体器件，其特征在于，包括：
多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；
虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。
2.根据权利要求1所述的半导体器件，其特征在于，
所述边界存储阵列位于首位和末位，位于所述边界存储阵列之间的存储阵列包括多个存储单元和多条位线，多条所述位线沿所述第一方向延伸且沿第二方向排布，每条所述位线上连接有多个存储单元，所述第二方向与所述第一方向相垂直；
所述边界存储阵列还包括多个边界存储单元和多条边界位线，每条所述边界位线上连接有多个所述边界存储单元。
3.根据权利要求2所述的半导体器件，其特征在于，还包括：
多个沿所述第一方向排布的读出放大器阵列，所述读出放大器阵列位于相邻所述存储阵列之间，所述读出放大器阵列包括多个沿所述第二方向排布的读出放大器；
其中，所述读出放大器的两端分别连接相邻所述存储阵列中的位线或边界位线。
4.根据权利要求3所述的半导体器件，其特征在于，
所述边界位线和所述虚设位线沿所述第一方向延伸且在所述第二方向上交替布置。
5.根据权利要求4所述的半导体器件，其特征在于，
所述读出放大器阵列沿所述第二方向上依次排布有N个读出放大器；
位于所述边界存储阵列之间的存储阵列沿所述第二方向上排布有2N条位线；其中，
第i个所述读出放大器的两端分别连接相邻存储阵列的第2i条位线，或，第i个所述读出放大器的两端分别连接相邻存储阵列的第2i-1条位线，其中，i和N为正整数，且1≤i≤N。
6.根据权利要求1所述的半导体器件，其特征在于，
沿所述第一方向上每两个相邻的虚设存储单元连接至同一位线节点，所述虚设位线通过所述位线节点与所述虚设存储单元电连接。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，
与所述虚设放大器的两端分别连接的所述虚设位线的长度不同。
8.一种半导体器件的工作方法，其特征在于，包括：
提供如权利要求1至7任一项所述的半导体器件；
确定待读取的虚设存储单元，所述待读取的虚设存储单元位于在所述半导体器件的边界，包括第一虚设存储单元和第二虚设存储单元，所述第一虚设存储单元连接第一虚设位线，所述第二虚设存储单元连接第二虚设位线，所述第一虚设位线和所述第二虚设位线连接虚设放大器的两端；
将所述第一虚设位线的电压和所述第二虚设位线的电压固定至第一电压；
选通所述待读取的虚设存储单元，使得所述第一虚设位线的当前电压和所述第二虚设位线的当前电压，其中一个大于所述第一电压，另一个小于所述第一电压；
虚设放大器分别识别所述第一虚设位线与所述第二虚设位线的当前电压，并将其中一个当前电压放大至高电平，将另一当前电压放大至低电平。
9.一种存储器，其特征在于，包括权利要求1至7任一项所述的半导体器件。
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