JPH07312079A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速でアクセスすることのできる高密度半導
体記憶装置を提供することを目的とする。 【構成】 ３本のビット線（ＢＬ１〜ＢＬ３）の組の両
側のそれぞれに２つのセンスアンプ（１０Ｌ、１２Ｌ、
１０Ｒ、１２Ｒ）が配置される。ビット線ＢＬ１および
ＢＬ３は分離トランジスタＤＧ１およびＤＧ３によりメ
モリセル選択動作時に分割される。メモリセルは行方向
および列方向それぞれにおいてワード線とビット線の３
つの交差部あたり２つ配置される。選択ワード線の位置
に従って一方側の２つのセンスアンプにのみビット線が
対をなして接続される。１つのセンスアンプに接続され
る２本のビット線は互いに容量または長さが異なる。ワ
ード線に選択された２つのメモリセルデータが２つのセ
ンスアンプによりそれぞれ正確に検知し増幅される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ダイナミック・ランダム・アクセス・メモリ
などのダイナミック型半導体記憶装置の高集積化および
高速化のための構成に関する。

【０００２】

【従来の技術】図５０は従来のダイナミック型半導体記
憶装置のメモリアレイ部の構成を概略的に示す図であ
る。図５０において、ワード線ＷＬが行方向に配設さ
れ、ビット線ＢＬが列方向に配設される。図５０におい
て２５６本のワード線ＷＬ０〜ＷＬ２５５と６本のビッ
ト線ＢＬ１０〜ＢＬ３１を例示的に示す。

【０００３】ビット線ＢＬは、３本の隣接するビット線
ＢＬ１、ＢＬ２およびＢＬ３が組をなすように配置され
る。ここで、符号ＢＬ１は、ビット線ＢＬ１０およびＢ
Ｌ１１を総称的に示し、符号ＢＬ２はビット線ＢＬ２０
およびＢＬ２１を総称的に示し、符号ＢＬ３はビット線
ＢＬ３０およびＢＬ３１を総称的に示す。また、同様
に、符号ＷＬはワード線ＷＬ０〜ＷＬ２５５を総称的に
示し、ＢＬは上述のビット線ＢＬ１０〜ＢＬ３０、ＢＬ
１１〜ＢＬ３１を総称的に示す。

【０００４】ワード線ＷＬとビット線ＢＬとの交差部に
対応してメモリセルＭＣが配置される。メモリセルＭＣ
は、ビット線ＢＬの組において１本のワード線により２
つのメモリセルが同時に選択されるように配置される。
たとえば、ビット線ＢＬ１０〜ＢＬ３０の組においてワ
ード線ＷＬ０とビット線ＢＬ１０およびＢＬ２０との交
差部各々に対応してメモリセルＭＣが配置され、ワード
線ＷＬ１とビット線ＢＬ２０およびＢＬ３０の交差部各
々に対応してメモリセルＭＣが配置される。また、ワー
ド線ＷＬ２とビット線ＢＬ１０およびＢＬ３０の交差部
各々に対応してメモリセルＭＣが配置される。すなわ
ち、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬの
交差部３個あたり２つ配置される（行方向および列方向
いずれの方向においても）。

【０００５】３本のビット線の組各々に対してビット線
ＢＬの両側にセンスアンプ１ａおよび１ｂが配置され
る。ビット線ＢＬ１は接続ゲートＴＧ１を介してセンス
アンプ１ａに接続され、また接続ゲートＴＧ４を介して
センスアンプ１ｂに接続される。ビット線ＢＬ２は接続
ゲートＴＧ２を介してセンスアンプ１ａに接続され、ま
た接続ゲートＴＧ５を介してセンスアンプ１ｂに接続さ
れる。ビット線ＢＬ３は接続ゲートＴＧ３を介してセン
スアンプ１ａに接続され、また接続ゲートＴＧ６を介し
てセンスアンプ１ｂに接続される。

【０００６】接続ゲートＴＧ１は制御信号φ１によりそ
の導通が制御され、接続ゲートＴＧ２は制御信号φ２に
よりその導通が制御され、接続ゲートＴＧ３は制御信号
φ３によりその導通が制御される。接続ゲートＴＧ４は
制御信号φ４によりその導通が制御され、接続ゲートＴ
Ｇ５は制御信号φ５によりその導通が制御され、また接
続ゲートＴＧ６は制御信号φ６によりその導通が制御さ
れる。次に動作について説明する。

【０００７】図５０に示すメモリセルの配置において
は、選択されるワード線の位置に従ってビット線とセン
スアンプとの接続が異なる。メモリセルＭＣの配置位置
に応じてワード線ＷＬは３つのグループ、すなわち、ワ
ード線ＷＬ３ｎ、ワード線ＷＬ（３ｎ＋１）およびワー
ド線ＷＬ（３ｎ＋２）のグループに分割される。ここ
で、ｎは０以上の整数であり、図５０に示す配置におい
ては、ｎは０≦ｎ≦８５の関係を満足する。

【０００８】図５１は、１組のビット線についてのビッ
ト線とセンスアンプの接続形態をより詳細に示す図であ
る。図５１において、ビット線ＢＬ１は接続ゲートＴＧ
１を介してセンスアンプ１ａのセンスノードＮＡに接続
され、かつ接続ゲートＴＧ４を介してセンスアンプ１ｂ
のセンスノードＮＣに接続される。ビット線ＢＬ２は接
続ゲートＴＧ２を介してセンスアンプ１ａのセンスノー
ドＮＰに接続され、かつ接続ゲートＴＧ５を介してセン
スアンプ１ｂのセンスノードＮＣに接続される。ビット
線ＢＬ３は、接続ゲートＴＧ３を介してセンスアンプ１
ａのセンスノードＮＢに接続され、かつ接続ゲートＴＧ
６を介してセンスアンプ１ｂのセンスノードＮＤに接続
される。

【０００９】センスアンプ１ａおよび１ｂはそれぞれ交
差結合されたトランジスタ対からなるフリップフロップ
の構成を備え、センスアンプ１ａはセンスノードＮＡお
よびＮＢの電位を差動的に増幅し、センスアンプ１ｂは
センスノードＮＣおよびＮＤの電位を差動的に増幅す
る。

【００１０】選択ワード線の位置すなわち選択ワード線
のグループに従ってビット線とセンスアンプとの接続が
異なるため、以下に順に選択ワード線のグループそれぞ
れに対し動作説明をする。ただし、以下の説明におい
て、スタンバイ時においては、ビット線ＢＬ１、ＢＬ
２、およびＢＬ３はすべてセンスアンプ１ａおよび１ｂ
に（センスノード）に接続されており、また図示しない
プリチャージ／イコライズ手段によりたとえば中間電位
Ｖｃｃ／２（Ｖｃｃは動作電源電圧）にプリチャージさ
れているとする。

【００１１】（ｉ）ワード線ＷＬ３ｎが選択されたと
き：図５２に示すように、ワード線ＷＬ３ｎが選択され
た場合には、ビット線ＢＬ１およびＢＬ２にそれぞれ異
なるメモリセルのデータが伝達される。この場合には、
制御信号φ１、φ３、φ５およびφ６が“Ｈ”となり、
制御信号φ２およびφ４が“Ｌ”となる（この制御信号
の発生手法については後に説明する）。この状態におい
ては、ビット線ＢＬ１がセンスアンプ１ａのセンスノー
ドＮＡに接続され、ビット線ＢＬ２はセンスアンプ１ｂ
のセンスノードＮＣに接続される。ビット線ＢＬ３はセ
ンスアンプ１ａのセンスノードＮＢおよびセンスアンプ
１ｂのセンスノードＮＤに接続される。センスアンプ１
ａおよび１ｂとビット線ＢＬ１〜ＢＬ３の接続が確立さ
れた後、ワード線ＷＬ３ｎの電位が立上り、メモリセル
ＭＣの電位がビット線ＢＬ１およびＢＬ２それぞれへ伝
達される。ビット線ＢＬ３の電位は所定のプリチャージ
電位である。

【００１２】ビット線ＢＬ１およびＢＬ２上の電位変化
量が十分な大きさに達すると、図５３に示すように、制
御信号φ１〜φ６がすべて“Ｌ”に設定され、接続ゲー
トＴＧ１〜ＴＧ６がすべてオフ状態とされ、ビット線Ｂ
Ｌ１〜ＢＬ３はセンスアンプ１ａおよび１ｂから切り離
される。このときには、すでにセンスアンプ１ａのセン
スノードＮＡおよびセンスアンプ１ｂのセンスノードＮ
Ｃの電位は対応のメモリセルの記憶データに従って変化
している。この状態で、センスアンプ１ａおよび１ｂが
活性化され、センスアンプ１ａはセンスノードＮＡおよ
びＮＢの電位を差動的に増幅し、センスアンプ１ｂはセ
ンスノードＮＣおよびＮＤの電位を差動的に増幅する。

【００１３】この後、図示しない列選択ゲートによりセ
ンスアンプ１ａおよび／またはセンスアンプ１ｂの保持
データが読出される。データ書込時においては、センス
アンプ１ａおよび／またはセンスアンプ１ｂのラッチす
るデータ（センスノードＮＡ、ＮＢおよび／またはＮ
Ｃ、ＮＤの信号電位）が書込データに対応する値に設定
される（図示しない書込手段を介して）。

【００１４】次に、図５４に示すように、制御信号φ１
およびφ５が“Ｈ”とされ、接続ゲートＴＧ１およびＴ
Ｇ５が導通状態となり、ビット線ＢＬがセンスアンプ１
ａのセンスノードＮＡに接続され、ビット線ＢＬ２がセ
ンスアンプ１ｂのセンスノードＮＣに接続される。これ
により、ビット線ＢＬ１およびＢＬ２上の選択メモリセ
ルに対するリストア動作（またはデータ書込動作）が実
行される。

【００１５】この後、選択ワード線ＷＬ３ｎの電位が
“Ｌ”に立下り、センスアンプ１ａおよび１ｂが非活性
状態とされ、次いで制御信号φ１〜φ６が“Ｈ”となっ
てビット線ＢＬ１〜ＢＬ３がそれぞれ対応のセンスノー
ドＮＡ〜ＮＢに接続され、その後、図示しないプリチャ
ージ／イコライズ手段により所定のプリチャージ電位に
プリチャージ／イコライズされる。

【００１６】（ii）ワード線ＷＬ（３ｎ＋１）の選択
時：ワード線ＷＬ（３ｎ＋１）が選択されるとき、同時
に選択される２つのメモリセルＭＣのデータはビット線
ＢＬ２およびＢＬ３へそれぞれ伝達される。ビット線Ｂ
Ｌ１は所定のプリチャージ電位を維持する。

【００１７】したがって、ワード線ＷＬ（３ｎ＋１）が
選択されるときには、図５５に示すように、制御信号φ
１、φ２、φ４およびφ６が“Ｈ”とされ、制御信号φ
３およびφ５が“Ｌ”に設定される。それにより、ビッ
ト線ＢＬ１はセンスアンプ１ａのセンスノードＮＡおよ
びセンスアンプ１ｂのセンスノードＮＣに接続され、ビ
ット線ＢＬ２がセンスアンプ１ａのセンスノードＮＢに
接続され、ビット線ＢＬ３がセンスアンプ１ｂのセンス
ノードＮＤに接続される。

【００１８】次いで、選択ワード線ＷＬ（３ｎ＋１）の
電位が立上り、ビット線ＢＬ２およびＢＬ３にメモリセ
ルのデータが伝達される。

【００１９】センスアンプ１ａのセンスノードＮＢおよ
びセンスアンプ１ｂのセンスノードＮＤの電位が十分な
大きさになると、図５６に示すように、制御信号φ１〜
φ６がすべて“Ｌ”に設定される。センスアンプ１ａに
おいては、センスノードＮＡはプリチャージ電位を維持
しており、センスノードＮＢがビット線ＢＬ２上のメモ
リセルのデータに従ってその電位が変化している。セン
スアンプ１ｂにおいては、センスノードＮＣはプリチャ
ージ電位を維持しており、センスノードＮＤはビット線
ＢＬ３上のメモリセルＭＣの記憶データに従ってその電
位が変化している。この状態でセンスアンプ１ａおよび
１ｂが活性化され、センスアンプ１ａのセンスノードＮ
Ｂおよびセンスアンプ１ｂのセンスノードＮＤが伝達さ
れたメモリセルデータに応じて“Ｈ”または“Ｌ”に充
電または放電されて、その電位がラッチされる。

【００２０】データの書込ないし読出が行なわれると
（書込時にはセンスアンプ１ａおよび／または１ｂのラ
ッチする信号電位が書込データに対応する電位に設定さ
れる）、図５７に示すように、制御信号φ２およびφ６
が“Ｈ”に設定され、ビット線ＢＬ２およびＢＬ３が、
それぞれセンスアンプ１ａのセンスノードＮＢおよびセ
ンスアンプ１ｂのセンスノードＮＤに接続される。これ
によりビット線ＢＬ２およびＢＬ３上の選択メモリセル
に対する、データのリストア（または書込）が実行され
る。

【００２１】この後選択ワード線ＷＬ（３ｎ＋１）の電
位が“Ｌ”に立下り、センスアンプ１ａおよび１ｂが不
活性化されるとともに、制御信号φ１〜φ６が“Ｈ”に
設定され、ビット線ＢＬ１〜ＢＬ３がそれぞれ対応のセ
ンスノードに接続されて、また図示しないプリチャージ
／イコライズ手段により所定電位にプリチャージ／イコ
ライズされる。

【００２２】（iii ）ワード線ＷＬ（３ｎ＋２）の選択
時：ワード線ＷＬ（３ｎ＋２）が選択される場合には、
図５８に示すように、ビット線ＢＬ１およびＢＬ３にメ
モリセルのデータが伝達される。したがってこの場合に
は、図５８に示すように、制御信号φ１、φ２、φ５お
よびφ６が“Ｈ”に設定され、制御信号φ３およびφ４
が“Ｌ”に設定される。これによりビット線ＢＬ１がセ
ンスアンプ１ａのセンスノードＮＡに接続され、ビット
線ＢＬ２がセンスアンプ１ａのセンスノードＮＢおよび
センスアンプ１ｂのセンスノードＮＣに接続され、ビッ
ト線ＢＬ３がセンスアンプ１ｂのセンスノードＮＤに接
続される。ワード線ＷＬ（３ｎ＋２）の電位が“Ｈ”に
立上ると、ビット線ＢＬ１およびＢＬ３の電位がその選
択メモリセルの記憶データに応じて変化し、応じてセン
スノードＮＡおよびＮＢの電位もプリチャージ電位から
対応の選択メモリセルの記憶データに応じて変化する。

【００２３】センスノードＮＡおよびＮＢの電位変化量
が十分な大きさになると、図５９に示すように、制御信
号φ１〜φ６がすべて“Ｌ”に設定され、ビット線ＢＬ
１〜ＢＬ３がセンスアンプ１ａおよび１ｂから切り離さ
れる。この状態においてセンスアンプ１ａおよび１ｂが
活性化されてセンス動作を実行する。このセンスアンプ
１ａおよび１ｂのセンス動作により、センスノードＮＡ
およびＮＤの電位が選択メモリセルの記憶データに応じ
て“Ｈ”または“Ｌ”に設定される。データの書込／読
出が実行される（データ書込に際してはただセンスアン
プ１ａおよび／またはセンスアンプ１ｂに対してデータ
の書込が行なわれているだけである）。

【００２４】この後、図６０に示すように、制御信号φ
１およびφ６が“Ｈ”となり、ビット線ＢＬ１およびＢ
Ｌ３がセンスノードＮＡおよびＮＤにそれぞれ接続さ
れ、ビット線ＢＬ１およびＢＬ３上のそれぞれのメモリ
セルのデータのリストア（または書込）が実行される。

【００２５】この後、選択ワード線ＷＬ（３ｎ＋２）の
電位が“Ｌ”に立下り、センスアンプ１ａおよび１ｂが
不活性化される。次いで制御信号φ１〜φ６が“Ｈ”と
なり、ビット線ＢＬ１〜ＢＬ３のイコライズ／プリチャ
ージが実行される。

【００２６】上述のようなメモリセルの配置の場合、ワ
ード線ＷＬとビット線ＢＬの交差部３個あたり２つのメ
モリセルを配置することができ、１本のワード線とビッ
ト線対の１本のビット線との交差部にメモリセルが配置
され、したがって２つの交差部あたり１つのメモリセル
が配置される通常の「折返しビット線配置」に比べてよ
り高密度でメモリセルをアレイ内に配置することが可能
である。

【００２７】また、１つのセンスアンプに接続される２
つのビット線は、互いに平行にかつ隣接して配置されて
おり、かつ一方のビット線にメモリセルのデータが伝達
され、他方は基準電位（プリチャージ電位）に保持され
ており、同相ノイズはセンスアンプにより相殺されてメ
モリセルのデータの検知および増幅を行なうことができ
るという「折返しビット線配置」の利点を保持してい
る。

【００２８】

【発明が解決しようとする課題】図６１は、接続ゲート
の動作を制御する制御信号を発生するための構成を示す
図である。図６１において、制御信号発生系は、外部か
ら与えられるロウアドレスストローブ信号／ＲＡＳを受
けて内部ロウアドレスストローブ信号φＲＡＳを発生す
るＲＡＳバッファ９００と、ＲＡＳバッファ９００から
の内部ロウアドレスストローブ信号φＲＡＳに応答して
センスアンプ活性化信号を発生するセンスアンプ活性化
信号発生回路９０２と、センスアンプ活性化信号発生回
路９０２からのセンスアンプ活性化信号に応答してリス
トア動作を開始させるための信号を発生するリストア活
性化信号発生回路９０４と、ＲＡＳバッファ９００から
の内部ロウアドレスストローブ信号φＲＡＳに応答し
て、外部から与えられるアドレス信号（ｎビット）を取
込んで内部ロウアドレス信号を発生するロウアドレスバ
ッファ９０６と、ロウアドレスバッファ９０６からの内
部ロウアドレス信号をデコードして、選択ワード線が３
つのワード線グループのうちのいずれに含まれるかを示
すワード線グループ指定信号を発生する３ウェイデコー
ダ９０８と、３ウェイデコーダ９０８からのワード線グ
ループ指定信号に従って接続制御信号φ１〜φ６を発生
する接続制御信号発生回路９１０を含む。

【００２９】この接続制御信号発生回路９１０は、また
ＲＡＳバッファ９００からの内部ロウアドレスストロー
ブ信号φＲＡＳとセンスアンプ活性化信号発生回路９０
２からのセンスアンプ活性化信号とリストア活性化信号
発生回路９０４からのリストア動作開始を示すリストア
活性化信号とに従って制御信号φ１〜φ６の状態を設定
する。この接続制御信号発生回路９１０および３ウェイ
デコーダ９０８の構成については後に詳細に説明する。

【００３０】ロウアドレスバッファ９０６からの内部ロ
ウアドレス信号はまたロウデコーダ９１２に与えられ
る。ロウデコーダ９１２は、ＲＡＳバッファ９００から
の内部ロウアドレスストローブ信号φＲＡＳに応答して
活性化されて、与えられた内部ロウアドレス信号をデコ
ードして１つのワード線を選択する信号を発生する。

【００３１】ワードドライバ９１４は、ロウデコーダ９
１２からのワード線選択信号に従って、選択されたワー
ド線（ロウアドレス信号の指定するワード線）上へワー
ド線駆動信号を伝達し、選択されたワード線ＷＬを選択
状態とする（電位を“Ｈ”に立上げる）。

【００３２】図６２に、選択ワード線グループと接続制
御信号発生回路が発生する制御信号の論理との対応関係
を一欄にして示す。図６２においては、選択メモリセル
（選択されたワード線に接続されるメモリセル）のデー
タをセンスアンプへ伝達する動作（メモリセル選択動
作）およびリストア動作時における制御信号φ１〜φ６
の論理を各ワード線グループごとに一欄にして示す。ス
タンバイ時においては、制御信号φ１〜φ６はすべて
“Ｈ”である。センスアンプが伝達されたメモリセルデ
ータの検知および増幅を行なうセンス動作時において
は、制御信号φ１〜φ６は“Ｌ”である。

【００３３】メモリセル選択動作時の制御信号φ１〜φ
６の状態は、図６１に示すＲＡＳバッファ９００からの
内部ロウアドレスストローブ信号φＲＡＳと３ウェイデ
コーダ９０８からのワード線グループ指定信号に従って
設定される。センス動作時における制御信号φ１〜φ６
の状態はセンスアンプ活性化信号発生回路９０２からの
センスアンプ活性化信号に従って決定される。リストア
動作時の制御信号φ１〜φ６の状態は、図６１に示すリ
ストア活性化信号発生回路９０４からのリストア活性化
信号とワード線グループ指定信号とに従って設定され
る。接続制御信号発生回路９１０の最も単純に考えられ
る構成は、ワード線グループそれぞれに対応して制御信
号φ１〜φ６を発生する回路を設け、ワード線グループ
指定信号に従ってこれらの制御信号発生回路の１つのみ
を活性状態とする構成である。非活性状態の制御信号発
生回路は出力ハイインピーダンス状態としておけば、こ
れらの制御信号発生回路の出力をワイヤードＯＲ接続す
ることによりワード線グループ指定信号に従って変化す
る制御信号φ１〜φ６を発生することができる。

【００３４】ワード線グループの数は３である。ロウア
ドレス信号のビットＡｉは“０”および“１”のいずれ
かの値を取り、ワード線を特定するロウアドレスは２進
数で表現される。２進数で表現される数値を通常のモジ
ュール３で分類するのは困難である。したがって、通
常、ワード線グループ指定信号を発生するためには、図
６１に示すロウアドレスバッファ９０６からの内部ロウ
アドレス信号の全ビットの値を調べる必要がある。

【００３５】図６３に、内部ロウアドレス信号が４ビッ
トの場合のロウアドレスとワード線グループ指定信号と
の対応関係を一覧にして示す。図６３において、ワード
線グループ指定信号は、ワード線ＷＬ３ｎのグループを
指定する信号Ｔ１と、ワード線ＷＬ（３ｎ＋１）のグル
ープを指定する信号Ｔ２と、ワード線ＷＬ（３ｎ＋２）
のグループを指定する信号Ｔ３を含む。ロウアドレスバ
ッファ９０６から内部ロウアドレス信号が与えられたと
き３ウェイデコーダ９０８から３つのグループ指定信号
Ｔ１〜Ｔ３のうちの１つが活性状態（“１”）に設定さ
れる。

【００３６】図６３に見られるように、ロウアドレスの
ビットパターンと対応して発生されるグループ指定信号
との間には明確な関連性は存在しない。したがって、３
ウェイデコーダ９０８は、この図６３に示す関係を満足
するようにロウアドレスの全ビットをデコードしてワー
ド線グループ指定信号を発生する必要がある。

【００３７】図６４に、図６３に示すロウアドレスとワ
ード線グループ指定信号の対応関係を実現するための３
ウェイデコーダの構成を示す。図６４においては、ワー
ド線グループ指定信号Ｔ３を発生する部分は示していな
い。ワード線グループ指定信号Ｔ１およびＴ２に対して
用いられた構成と同様の構成を拡張することによりワー
ド線グループ指定信号Ｔ３を発生する部分は形成するこ
とができる。

【００３８】図６４に示す３ウェイデコーダの構成は、
図６３に示すロウアドレス（ビットＡ３〜Ａ０）とワー
ド線グループ指定信号Ｔ１〜Ｔ３の対応関係を、変更を
加えずに論理回路で表現している。ロウアドレス各々に
対するワード線グループ指定信号は、初段のＡＮＤゲー
トグループＡＧ１における２つのＡＮＤゲートＧ０およ
びＧ１と、これら２つのＡＮＤゲートＧ０およびＧ１の
出力を受ける次段のＡＮＤゲートグループＡＧ２に含ま
れるＡＮＤゲートＧ２により発生される。たとえばロウ
アドレス（００００）に対するワード線グループ指定信
号は、反転アドレスビット／Ａ３および／Ａ２を受ける
ＡＮＤゲートＧ０および反転アドレスビット／Ａ１およ
び／Ａ０を受けるＡＮＤゲートＧ１ならびにこれら２つ
のＡＮＤゲートＧ０およびＧ１の出力を受けるＡＮＤゲ
ートＧ２により生成される。ワード線グループ指定信号
Ｔ１は、次段のＡＮＤゲートグループＡＧ２に含まれる
６個のＡＮＤゲートＧ２の出力を受ける６入力ＯＲ回路
ＯＲ１により生成される。ワード線グループ指定信号Ｔ
２は、次段のＡＮＤゲートグループＡＧ２に含まれる５
つのＡＮＤゲートＧ２の出力を受ける５入力ＯＲ回路Ｏ
Ｒ２により生成される。

【００３９】図６１に示すロウアドレスバッファ９０６
から内部ロウアドレス信号が与えられたとき、３ウェイ
デコーダ９０８はこの与えられたロウアドレス信号に従
ってデコード動作を行なってグループ指定信号Ｔ１〜Ｔ
３の１つを活性状態とする。３ウェイデコーダ９０８に
おいて、２入力ＡＮＤゲートが用いられているのは、Ａ
ＮＤゲートの入力の数が増加すると占有面積が増大する
とともにその構成要素であるトランジスタの数が増加
し、出力信号線に付随する寄生容量が増大し、高速動作
が行なうことができなくなるためである。また、特に、
ＡＮＤゲートの場合、出力信号線に直列にトランジスタ
が接続される。入力の数が増加すると直列トランジスタ
の数が増加して、これらのトランジスタのオン抵抗によ
り出力信号線の高速充電を行なうことができなくなり、
高速でワード線グループ指定信号を発生することができ
なくなる。このため、ＡＮＤゲートの入力の数は少なく
している。これは、またＯＲ回路においても同様であ
り、高速でグループ指定信号Ｔ１〜Ｔ３を発生するため
には、複数段のＯＲゲートが用いられる。

【００４０】内部ロウアドレスストローブ信号φＲＡＳ
が活性状態となり、内部ロウアドレス信号が確定してか
ら複数段のゲート遅延による時間が経過した後にワード
線グループ指定信号が確定する。これは、以下に述べる
ように高速アクセスに対する大きな障害となる。

【００４１】今、比較のためにロウデコーダの構成の一
例を図６５に示す。図６５においては、８ビットの内部
ロウアドレス信号Ａ０〜Ａ７をデコードして１本のワー
ド線を選択状態とする構成を示す。

【００４２】図６５において、ロウデコーダ９１２は、
各々が、２ビットの内部ロウアドレス信号をプリデコー
ドするプリデコーダ９２０、９２２、９２４、および９
２６と、プリデコーダ９２２、９２４および９２６の出
力を受ける３入力ＡＮＤ回路９２１ａおよび９２１ｂと
を含む。プリデコーダ２２０、２２２、２２４および２
２６の各々は、出力信号線２２０ａ〜２２０ｄ、２２２
ａ〜２２２ｄ、２２４ａ〜２２４ｄおよび２２６ａ〜２
２６ｄを含み、デコード結果に従って１本の出力信号線
に活性状態（“Ｈ”）の信号を出力する。ＡＮＤ回路９
２１ａおよび９２１ｂは、それぞれ、プリデコーダ９２
２、９２４および９２６各々から１ビットの出力を受け
る。たとえば、ＡＮＤ回路９２１ａは、プリデコーダ９
２２の出力信号線９２２ａ上の信号と、プリデコーダ９
２４の出力信号線９２４ａ上の信号とプリデコーダ９２
６の出力信号線９２６ａ上の信号とを受ける。ＡＮＤ回
路９２１ａおよび９２１ｂは、選択時（与えられた入力
信号がすべて“Ｈ”のとき）、４つのワード線を同時に
選択状態とする信号を発生する。

【００４３】ロウデコーダ９１２は、さらに、プリデコ
ーダ９２４の出力とＡＮＤ回路９２１ａおよび９２１ｂ
の出力に従って１本のワード線を選択状態とする信号を
発生するゲート回路９３０を含む。ゲート回路９３０は
ワード線ＷＬ０〜ＷＬ７各々に対応して設けられるゲー
ト９３０ａ〜９３０ｈを含む。ＡＮＤ回路９２１ａに対
してはゲート９３０ａ〜９３０ｄが設けられ、ＡＮＤ回
路９２１ｂに対してはゲート９３０ｅ〜９３０ｈが設け
られる。ゲート９３０ａ〜９３０ｄは、ＡＮＤ回路９２
１ａの出力が“Ｈ”のときに導通し、プリデコーダ９２
４の出力信号線９２０ａ、９２０ｂ、９２０ｃ、および
９２０ｄ上の信号をワードドライバ（図示せず）へ伝達
する。ゲート９３０ｅ〜９３０ｈも、ＡＮＤ回路９２１
ｂの出力が“Ｈ”のときにプリデコーダ９２０の出力を
ワードドライバへ伝達する。

【００４４】プリデコーダ９２０は、内部ロウアドレス
信号Ａ０〜Ａ１をデコードし、その出力信号線９２０ａ
〜９２０ｄのうちの１本の出力信号線上に“Ｈ”の信号
を出力する。プリデコーダ９２２は、内部ロウアドレス
信号Ａ２およびＡ３をプリデコードし、その出力信号線
９２２ａ〜９２２ｄの１本の出力信号線に“Ｈ”の信号
を出力する。プリデコーダ９２４は、内部ロウアドレス
信号Ａ４およびＡ５をプリデコードして、その出力信号
線９２２ａ〜９２２ｄのうちの１本の出力信号線上に
“Ｈ”の信号を出力する。プリデコーダ９２６は、内部
ロウアドレス信号Ａ６およびＡ７をプリデコードし、そ
の出力信号線９２６ａおよび９２６ｄのうちの１本の出
力信号線に“Ｈ”の信号を出力する。すなわち、プリデ
コーダ９２２、９２４、および９２６ならびにＡＮＤ回
路９２１ａおよび９２１ｂにより、４本のワード線を選
択する信号が出力され、プリデコーダ９２０により、４
本のワード線のうち１本のワード線を選択する信号が出
力される。

【００４５】プリデコーダ９２０、９２２、９２４およ
び９２６は、４本の出力信号線それぞれに対応して設け
られるＡＮＤ回路（またはＮＡＮＤ回路）を含む。した
がってプリデコーダ９２０、９２２、９２４および９２
６における信号遅延は１段のゲート遅延である。したが
って、このロウデコーダ９１２における信号の伝搬遅延
時間は、２段のゲートによる遅延時間と見ることができ
る。

【００４６】一方、ワード線グループ指定信号を発生す
るための３ウェイデコーダ９０８においては、８ビット
のアドレス信号をデコードする場合、図６４に示す構成
よりもさらにゲートの段数が増加する。したがって３ウ
ェイデコーダにおける遅延時間は、図６４に示す構成の
場合よりもさらに大きくなる。したがって、この３ウェ
イデコーダの遅延時間によりワード線選択タイミングお
よびセンスアンプ活性化タイミングが決定されることに
なり、高速でアクセスすることができなくなるという問
題が生じる。

【００４７】今、図６６に示す動作波形図を参照して、
このアクセス時間について説明する。図６６に示すよう
に、時刻ｔ０においてロウアドレスストローブ信号／Ｒ
ＡＳが“Ｌ”に立下ると、ロウアドレスバッファが動作
して内部ロウアドレス信号が確定状態とされる。３ウェ
イデコーダから発生されるワード線グループ指定信号Ｔ
１〜Ｔ３は時刻ｔ２で確定状態とされ、一方、ロウデコ
ーダの出力は、この時刻ｔ２より早い時刻ｔ１において
確定状態となる。ワード線グループ指定信号Ｔ１〜Ｔ３
が時刻ｔ２において確定状態となると、制御信号φ１〜
φ６がとるべき状態が決定され、センスアンプとビット
線の接続が確立される。この制御信号φ１〜φ６の状態
確定後、ワード線ＷＬの電位を立上げる必要がある。し
たがって、ロウデコーダの出力が時刻ｔ１において確定
しており、この直後にワード線ＷＬの電位を立上げて選
択状態とすることができるにもかかわらず、ワード線Ｗ
Ｌの電位の立上げは、制御信号φ１〜φ６の状態が確定
する時刻ｔ２以降の時刻ｔ３において行なう必要があ
る。ワード線ＷＬの電位が立上がった後、時刻ｔ４にお
いてセンスアンプ活性化信号が活性状態（図４６におい
て“Ｈ”として示す）とされ、センス動作が行なわれ
る。したがって、ワード線ＷＬの電位の立上げタイミン
グを時刻ｔ２よりも早くすることができず、センス動作
開始までに長時間を要することになり、アクセス時間が
長くなる。

【００４８】上述のような３ウェイデコーダにおける遅
延の影響をできる限り排除するために、図６７に示すよ
うにロウアドレスストローブ信号／ＲＡＳの活性化（立
下り）に応答して一旦制御信号φ１〜φ６をすべて
“Ｌ”として、すべてのビット線とセンスアンプとを切
り離すことが考えられる。この場合、図６７に示すよう
に、ロウデコーダの出力が時刻ｔａにおいて確定した後
すぐに、選択ワード線ＷＬの電位を“Ｈ”に立上げるこ
とができる。しかしながら、ビット線上の電位が十分変
化した後にセンスアンプを活性化する前に、一旦制御信
号φ１〜φ６を３ウェイデコーダの出力に従って所望の
状態に設定する必要がある。この制御信号φ１〜φ６の
状態確定により、センスアンプのセンスノードの電位が
安定してからセンスアンプ活性化信号を時刻ｔｃにおい
て活性状態とする。したがって、この場合においても、
３ウェイデコーダの出力が確定し、所定時間が経過した
後でなければセンスアンプ活性化信号を確定状態とする
ことができず、センスタイミングを早くすることができ
ず、アクセス時間が長くなる。

【００４９】また、３ウェイデコーダは、ロウアドレス
信号をすべてデコードする必要があり、そのハードウェ
ア量はロウデコーダよりも大きくなり（少なくともワー
ド線グループ指定信号を発生するＯＲ回路の占有面積分
はロウデコーダの面積よりも大きくなる）、装置規模を
小さくすることができなくなるという問題が生じる。

【００５０】それゆえ、この発明の目的は、高密度メモ
リセル配置の利点を損なうことなく高速アクセスを実現
する半導体記憶装置を提供することである。

【００５１】この発明の他の目的は、高密度メモリセル
配置および小装置規模を維持する高速アクセス可能な半
導体記憶装置を提供することである。

【００５２】この発明のさらに他の目的は、小占有面積
かつ簡易な回路構成でワード線グループ指定信号を発生
することのできる高密度メモリセル配置を有する半導体
記憶装置を提供することである。

【００５３】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行方向に沿って配置される複数のワード線
と、列方向に沿って配置される複数のビット線と、これ
ら複数のビット線と複数のワード線の交差部に対応して
配置される複数のメモリセルを含む。複数のビット線
は、３本の連続して隣接するビット線が組をなすように
配置される。複数のメモリセルは、ワード線とビット線
の３つの交差部あたり２つのメモリセルが配置されるよ
うに配置される。

【００５４】請求項１に係る半導体記憶装置はさらに、
ビット線の組各々に対して２つのセンスアンプが配置さ
れかつ各々が対応の組の２本のビット線の信号を差動的
に増幅する複数のセンスアンプと、ビット線の各々に対
応して設けられ、センス動作時に対応のビット線を対応
のセンスアンプに接続するビット線接続手段を含む。ビ
ット線接続手段は、ビット線の各組において特定の１本
のビット線を対応の２つのセンスアンプに接続する手段
を含む。

【００５５】請求項１に係る半導体記憶装置は、さら
に、メモリセル選択動作時、１つのセンスアンプに接続
される２つのビット線の長さを異ならせるための手段を
備える。

【００５６】請求項２に係る半導体記憶装置は、行方向
に沿って配置されるとともに３つのグループにグループ
化される複数のワード線と、列方向に沿って配置される
複数のビット線と、行および列方向両方向において３交
差部あたり２つのメモリセルが配置されるように前記複
数のワード線と複数のビット線の交差部に対応して配置
される複数のメモリセルと、複数のビット線の両側に対
向して配置される複数のセンスアンプとを含む。これら
複数のセンスアンプは、ビット線の両側各々において、
３本のビット線の組あたり２つのセンスアンプが配置さ
れ、かつ各センスアンプは対応の３本のビット線の組に
おける２本のビット線の信号を差動的に増幅する。

【００５７】請求項２に係る半導体記憶装置は、さら
に、各ビット線の両側それぞれにおいて設けられ、対応
のビット線を対応のセンスアンプに接続するための接続
手段を含む。この接続手段は、各ビット線の組におい
て、特定の１本のビット線を対応の２つのセンスアンプ
に接続する特定接続手段を含む。

【００５８】請求項２に係る半導体記憶装置は、さら
に、メモリセル選択動作時、選択されたワード線を含む
第１のワード線グループを指定するワード線位置特定信
号に応答して各ビット線を両側に設けられたセンスアン
プのうち一方の側のセンスアンプから切り離すように接
続手段を制御する手段と、リストア動作時に選択ワード
線を含む第２のワード線グループを指定するワード線グ
ループ指定信号に応答して各組のビット線を対応の２つ
のセンスアンプに選択的に接続するように特定接続手段
を制御する手段と、メモリセル選択動作時、各ビット線
の組各々において特定のビット線と残りのビット線の容
量を異ならせるための手段を含む。ワード線グループ指
定信号は３つのワード線グループのうちの１つのグルー
プを指定し、ワード線位置特定信号は、いずれの側のセ
ンスアンプによりビット線の電位を検知増幅すべきかを
指定する。

【００５９】請求項３に係る半導体記憶装置は、請求項
１または２の半導体記憶装置において、センスアンプが
活性化されてセンス動作を行なうとき、各活性化された
センスアンプと各ビット線とを切り離すように接続手段
を制御する手段をさらに備える。

【００６０】請求項４に係る半導体記憶装置は、列方向
に配列されかつ３本の連続して隣接するビット線が組を
なすように配置される複数のビット線と、行方向に配置
されるとともに３つのグループにグループ化される複数
のワード線と、これら複数のワード線と複数のビット線
の交差部に対応して配置される複数のメモリセルを含
む。これら複数のメモリセルは、ビット線の各組におい
て２本のビット線と１本のワード線の交差部の各々に対
応してメモリセルを配置されるとともに、異なるグルー
プのワード線は、各ビット線の組において異なるビット
線との交差部に配置されるメモリセルを接続する。

【００６１】請求項４に係る半導体記憶装置は、さら
に、ワード線の３つのグループ各々に対応して配置され
る第１ないし第３の信号線と、複数のワード線各々に対
応して設けられ、対応のワード線上の信号電位に応答し
て対応の信号線を所定電位に設定するための手段と、こ
れら第１ないし第３の信号線上の信号電位に応答して、
ワード線の３つのグループのうちの１つのグループを特
定するワード線グループ指定信号を発生する信号発生手
段と、ビット線の各組においてビット線の一方側に３本
のビット線あたり２つのセンスアンプが配置されるとと
もに対応の組における２つのビット線の信号電位を差動
的に増幅するための複数のセンスアンプと、センスアン
プのセンス動作時、各ビット線の組において各ビット線
を対応のセンスアンプに接続する接続手段とを含む。こ
の接続手段は、各ビット線の組において特定のビット線
を対応の２つのセンスアンプに同時に接続するとともに
リストア動作時ワード線グループ指定信号に従って各組
のビット線を対応のセンスアンプに接続する手段を含
む。

【００６２】請求項４に係る半導体記憶装置は、さら
に、メモリセル選択動作時、ビット線の各組において特
定のビット線のメモリセルデータが伝達されるべき部分
の長さを残りのビット線のメモリセルデータが伝達され
るべき部分の長さとを異ならせるようにビット線を分割
する手段を備える。

【００６３】請求項５に係る半導体記憶装置は、請求項
４に係る半導体記憶装置においてセンスアンプが各ビッ
ト線の両側に配置され、かつ選択ワード線がビット線分
割手段による分割ビット線のいずれと交差するかを示す
ワード線位置特定信号に応答して各ビット線の組におい
て、選択ワード線と交差する分割ワード線を対応のセン
スアンプに接続するとともに残りの分割ビット線に対し
て設けられたセンスアンプと残りの分割ビット線および
特定のビット線を切り離す手段をさらに備える。

【００６４】請求項６に係る半導体記憶装置は、行方向
に沿って配置されかつ３つのグループに分割される複数
のワード線と、列方向に沿って、３本のビット線が組を
なすように配置される複数のビット線と、複数のワード
線と複数のビット線との交差部に対応して配置される複
数のメモリセルとを含む。

【００６５】請求項６に係る半導体記憶装置は、さら
に、ビット線の組それぞれに２つのセンスアンプが配置
される複数のセンスアンプと、複数のワード線のグルー
プそれぞれに対応して配置される３本の信号線と、複数
のワード線各々に対応して配置され、対応のワード線の
選択時に該対応のワード線に対応して設けられた信号線
を所定の電位へ駆動する複数のトランジスタ素子とを備
える。

【００６６】請求項７に係る半導体記憶装置は、請求項
６に記載された複数のトランジスタ素子が、対応のワー
ド線上の電位に応答して対応の信号線を所定電位に駆動
する。

【００６７】請求項８に係る半導体記憶装置において
は、請求項６に記載の複数のトランジスタ素子の各々
が、ロウアドレス信号をデコードしてワード線選択信号
を発生するロウデコーダの出力信号に応答して対応の信
号線を所定電位に駆動する。

【００６８】請求項９に係る半導体記憶装置は、請求項
６の複数のトランジスタ素子が、各対応のワード線の端
部に設けられる。

【００６９】請求項１０に係る半導体記憶装置において
は、請求項６記載の複数のトランジスタ素子が、ワード
線シャント領域に配置される。

【００７０】請求項１１に係る半導体記憶装置は、請求
項６の構成に加えて、さらに、ビット線の組それぞれに
２つのセンスアンプが配置される複数のセンスアンプ
と、複数のワード線のグループそれぞれに対応して配置
される３本の信号線と、複数のワード線各々に対応して
配置され、対応のワード線の選択時に該対応のワード線
に対応して設けられた信号線を所定の電位へ駆動する複
数のトランジスタ素子と、これら３本の信号線上の信号
電位をワード線グループ特定信号として、各ビット線の
組において対応の２つのセンスアンプ各々へメモリセル
データが伝達されたビット線と基準ビット線との異なる
対を接続する信号を発生する接続制御手段と、各前記ビ
ット線各々に対応して設けられ、前記接続制御手段の出
力信号に応答して対応のビット線を対応のセンスアンプ
へ接続するスイッチング素子とを備える。

【００７１】

【作用】請求項１の半導体記憶装置においては、ビット
線の各組において２つのセンスアンプにより対応のビッ
ト線の信号の検知および増幅が行なわれる。１つのセン
スアンプに接続される２本のビット線の長さが異ならさ
れているため、これら２本のビット線上にメモリセルデ
ータが伝達されても、これら２本のビット線上の信号電
位が異なっており、センスアンプにより確実に２つのメ
モリセルのデータの検知および増幅を行なうことができ
る。センス動作時におけるビット線とセンスアンプとの
接続にはワード線グループを特定する信号は利用されな
いため、速いタイミングで選択ワード線電位の立上げお
よびセンスアンプの活性化を行なうことができる。

【００７２】請求項２に係る半導体記憶装置において
は、ビット線の両側各々において３本のビット線あたり
２つのセンスアンプが配置される。ワード線位置特定信
号により、各ビット線の一方側のセンスアンプから切り
離される。このワード線位置特定信号はワード線が２つ
のグループのいずれに属するかを指定することが要求さ
れるだけであり、ロウアドレス信号の上位ビットにより
高速で容易に発生することができる。

【００７３】また各ビット線の組においては、３本のビ
ット線はいずれも対応のセンスアンプに接続されるた
め、センス動作時におけるビット線とセンスアンプとの
接続のためには３つのワード線グループの１つを特定す
るための信号は必要とされないため、センスアンプ活性
化タイミングを速くすることができる。またビット線の
容量を異ならせる手段により、１つのセンスアンプに接
続される２本のビット線各々に同じ論理のメモリセルの
データが伝達されても、これら２本のビット線の電位の
変化量は異なるため、確実にメモリセルデータの検知増
幅を行なうことができる。

【００７４】またリストア動作時には３つのワード線の
１つを特定する信号によりセンスアンプには各々メモリ
セルデータが伝達されたビット線が接続される。これに
より、メモリセルデータが伝達されたビット線をセンス
アンプに接続してリストアを行なうことができる。メモ
リサイクルが始まってからリストア動作開始までには十
分な時間的余裕があり、この３つのワード線グループを
特定する信号はリストア動作前に確定状態とすることが
でき、リストアタイミングを遅くする必要はない。

【００７５】請求項３に係る半導体記憶装置において
は、センスアンプの活性化時にセンスアンプとビット線
とは切り離されており、センスノードの寄生容量が小さ
くかつバランスしており、高速でセンス動作を行なうこ
とができる。

【００７６】請求項４に係る半導体記憶装置において
は、ワード線の３つのグループ各々に対応して第１ない
し第３の信号線が配置されており、選択ワード線の電位
に従ってこれら第１ないし第３の信号線のうちの１つの
信号線が所定電位に設定される。したがって、これら３
本の信号線の電位の検出によりワード線のグループを特
定することができ、複雑なデコード動作を行なう必要が
なく、簡易な回路構成でワード線電位の立上げ後、高速
でワード線グループ指定信号を発生することができる。

【００７７】請求項５に係る半導体記憶装置において
は、切離し手段により一方側のセンスアンプのみが駆動
されるためセンス動作時の消費電流を低減することがで
きる。

【００７８】請求項６の半導体記憶装置においては、複
雑なデコード動作を行なうことなく、コード線を３つの
グループに分割して、分割されたワード線グループのう
ちの選択ワード線を特定できる。

【００７９】請求項７の半導体記憶装置においては、複
数のトランジスタ素子の各々は対応のワード線上の電位
に応答して対応の信号線を所定電位に駆動しており、メ
モリセルのトランジスタと同じトランジスタでこれらの
トランジスタ素子を構成することができ、メモリセルア
レイのメモリセルのレイアウトパターンの周期性を乱す
ことなくトランジスタ素子を配置することができる。

【００８０】請求項８の半導体記憶装置においては、ト
ランジスタ素子はロウデコーダの出力信号に応答してお
り、選択ワード線の電位立上げとほぼ同時に信号線の電
位を所定電位に駆動することができ、高速でワード線グ
ループを特定することが可能となる。

【００８１】請求項９の半導体記憶装置においては、ト
ランジスタ素子はワード線の端部に設けられており、メ
モリアレイ部のメモリセルのレイアウトに何ら悪影響を
及ぼすことはない。

【００８２】請求項１０の半導体記憶装置においては、
複数のトランジスタ素子がワード線シャント領域に形成
されており、これらのトランジスタ素子によるアレイ占
有面積の増大が防止される。

【００８３】請求項１１の半導体記憶装置においては、
複数のトランジスタ素子が、対応のワード線が選択され
たとき、その選択されたワード線が含まれるグループに
対応して駆動する。選択されたワード線のグループは、
この信号線の所定電位により容易に特定される。接続制
御手段がこの信号線上の信号電位に従って、すなわち特
定されたワード線のグループに従ってビット線とセンス
アンプとの接続態様を決定する。スイッチング素子がこ
の接続制御の出力信号に従って、メモリセルデータが読
出された一方のビット線とメモリセルデータの読出しが
されていない基準ビット線とを一方のセンスアンプに接
続し、メモリセルデータが読出された他方のビット線と
基準ビット線とを他方のセンスアンプに接続する。した
がって、複雑な３ウェイデコード処理を行なうことな
く、ワード線選択信号のみに基づいて選択ワード線のグ
ループを特定することができ、選択ワード線の電位立上
げ後、即座に選択ワード線グループに従ってビット線と
センスアンプとを接続することができ、センス開始タイ
ミングを早くすることができる。

【００８４】

【実施例】

［第１の実施例］図１はこの発明の第１の実施例である
半導体記憶装置のメモリアレイ部の構成を概略的に示す
図である。図１においては、３本のビット線に関連する
部分の構成を示す。

【００８５】図１においては、ビット線ＢＬ１〜ＢＬ３
（符号は示さず）は、分離ゲートＤＧ１〜ＤＧ３それぞ
れにより２分割される。すなわち、ビット線ＢＬ１は、
分離ゲートＤＧ１により分割ビット線ＢＬ１ＬおよびＢ
Ｌ１Ｒに分割され、ビット線ＢＬ２は、分離ゲートＤＧ
２により分割ビット線ＢＬ２ＬおよびＢＬ２Ｒに分割さ
れ、ビット線ＢＬ３は、分離ゲートＤＧ３により分割ビ
ット線ＢＬ３ＬおよびＢＬ３Ｒに分割される。分離ゲー
トＤＧ１およびＤＧ３のゲートには分離制御信号φＤが
与えられる。分離ゲートＤＧ２のゲートにはたとえば電
源電位Ｖｃｃレベルである一定の基準電位が与えられ
る。この分離ゲートＤＧ２は常時導通状態にある。常時
導通状態となる分離ゲートＤＧ２を設けているのは、ビ
ット線ＢＬ１（ＢＬ１Ｌ、ＢＬ１Ｒ：以下分割ビット線
をまとめて説明する場合には添字ＬおよびＲを省略した
名称を用いる）およびＢＬ３とビット線ＢＬ２のレイア
ウトパターンを等しくするためである。

【００８６】ビット線ＢＬ１ないしＢＬ３の両側にセン
スアンプ１０Ｌおよび１２Ｌならびに１０Ｒおよび１２
Ｒが設けられる。センスアンプ１０Ｌは、センスノード
ＮＡが接続ゲートＴＧ１Ｌを介して分割ビット線ＢＬ１
Ｌに接続され、そのセンスノードＮＢが接続ゲートＴＧ
２Ｌを介して分割ビット線ＢＬ２Ｌに接続される。セン
スアンプ１２Ｌは、そのセンスノードＮＡが接続ゲート
ＴＧ３Ｌを介して分割ビット線ＢＬ２Ｌに接続され、そ
のセンスノードＮＢが接続ゲートＴＧ４Ｌを介して分割
ビット線ＢＬ３Ｌに接続される。センスアンプ１０Ｒ
は、そのセンスノードＮＡが接続ゲートＴＧ１Ｒを介し
て分割ビット線ＢＬ１Ｒに接続され、そのセンスノード
が接続ゲートＴＧ２Ｒを介して分割ビット線ＢＬ２Ｒに
接続される。センスアンプ１２Ｒは、そのセンスノード
ＮＡが分割ビット線ＢＬ２Ｒに接続され、そのセンスノ
ードＮＢが分割ビット線ＢＬ３Ｒに接続される。センス
アンプ１０Ｌおよび１２Ｌはセンスアンプ活性化信号φ
ＳＬに応答して活性化され、センスアンプ１０Ｒおよび
１２Ｒはセンスアンプ活性化信号φＳＲに応答して活性
化される。

【００８７】メモリセルＭＣは、先の従来の技術におい
て説明したものと同様、１本のワード線ＷＬと３本のビ
ット線のうちの２本のビット線の交差部に対応して載置
される。すなわちメモリセルＭＣは、３交差部あたり２
つ配置される。図１においては、分割ビット線ＢＬ１Ｌ
〜ＢＬ３Ｌと交差するように配置される５本のワード線
ＷＬ０Ｌ〜ＷＬ５Ｌに接続されるメモリセルＭＣの配置
と、また分割ビット線ＢＬ１Ｒ〜ＢＬ３Ｒと交差するよ
うに配置される５本のワード線ＷＬ０Ｒ〜ＷＬ５Ｒに接
続されるメモリセルＭＣの配置を代表的に示す。メモリ
セルＭＣは、図１において破線枠内に示すように、情報
を記憶するためのメモリセルキャパシタＭＱとワード線
ＷＬ上の信号電位に応答して導通し、ビット線ＢＬとメ
モリセルキャパシタＭＱを接続するアクセストランジス
タＭＴを含む。

【００８８】接続ゲートＴＧ２ＬおよびＴＧ３Ｌのそれ
ぞれのゲートへは接続制御信号φＡＬおよびφＢＬが与
えられ、接続ゲートＴＧ１ＬおよびＴＧ４Ｌのゲートへ
は接続制御信号φＣＬが与えられる。接続ゲートＴＧ１
ＲおよびＴＧ４Ｒのゲートへは接続制御信号φＣＲが与
えられ、接続ゲートＴＧ２ＲおよびＴＧ３Ｒのそれぞれ
のゲートへは接続制御信号φＡＲおよびφＢＲが与えら
れる。これらの接続制御信号を発生するための構成につ
いて後に詳細に説明する。

【００８９】ワード線は、その接続するメモリセルの配
置位置に応じて３つのグループにグループ化される。す
なわち、選択時にメモリセルデータがビット線ＢＬ１お
よびＢＬ２に伝達されるワード線ＷＬ３ｎのグループ
と、選択時メモリセルデータがビット線ＢＬ２およびＢ
Ｌ３に伝達されるワード線ＷＬ（３ｎ＋１）のグルー
プ、および選択時にメモリセルのデータがビット線ＢＬ
１およびＢＬ３に伝達されるワード線ＷＬ（３ｎ＋２）
のグループである。ワード線ＷＬは、さらに、分離ゲー
トＤＧ１〜ＤＧ３に対して図の右側および左側のいずれ
にあるかにしたがって２つのグループに分割される。選
択ワード線が分割ビット線ＢＬ１Ｌ、ＢＬ１Ｌ、および
ＢＬ３Ｌと交差する場合には、センスアンプ１０Ｌおよ
び１２Ｌが活性化される。選択ワード線ＷＬが分割ビッ
ト線ＢＬ１Ｒ、ＢＬ２Ｒ、およびＢＬ３Ｒと交差する場
合には、センスアンプ１０Ｒおよび１２Ｒが活性化され
る。そのセンスアンプ１０Ｌ、１２Ｌとセンスアンプ１
０Ｒおよび１２Ｒのいずれが活性化されるかは、ロウア
ドレス信号の最上位ビットの値により決定することがで
きる。この選択ワード線が分離ゲートＤＧ１〜ＤＧ３の
左および右のいずれにあるかに従って制御信号φＡＬ、
φＢＬ、φＣＬと制御信号φＡＲ、φＢＲおよびφＣＲ
の一方は非活性状態とされ、他方が活性状態とされる。
次に動作について説明する。

【００９０】図２に示すように、スタンバイ時において
は、制御信号φＡＬ、φＢＬ、φＣＬ、φＡＲ、φＢ
Ｒ、およびφＣＲはすべて“Ｈ”にあり、また、分離ゲ
ートＤＧ１、ＤＧ３、ならびに接続ゲートＴＧ１Ｌ、Ｔ
Ｇ２Ｌ、ＴＧ３Ｌ、ＴＧ４Ｌ、ＴＧ１Ｒ、ＴＧ２Ｒ、Ｔ
Ｇ３Ｒ、およびＴＧ４Ｒはすべて導通状態にあり、ビッ
ト線ＢＬ１、ＢＬ２およびＢＬ３はセンスアンプ１０
Ｌ、１２Ｌ、１０Ｒ、および１２Ｒのセンスノードに接
続されている。スタンバイ時においてはビット線ＢＬ１
〜ＢＬ３はそれぞれ図示しないプリチャージ／イコライ
ズ手段により所定の電位（中間電位Ｖｃｃ／２）にプリ
チャージされている。

【００９１】ロウアドレスストローブ信号／ＲＡＳ（図
示せず）が“Ｌ”となると、メモリサイクルが始まる。
図３に示すように、このロウアドレスストローブ信号／
ＲＡＳの活性化（“Ｌ”）に応答して、ビット線ＢＬ１
〜ＢＬ３のプリチャージ／イコライズ動作が完了すると
ともに、分離制御信号φＤが“Ｌ”となり、分離ゲート
ＤＧ１およびＤＧ３がオフ状態となる。これによりビッ
ト線ＢＬ１が分割ビット線ＢＬ１ＬおよびＢＬ１Ｒに分
割され、ビット線ＢＬ３が分割ビット線ＢＬ３Ｌおよび
ＢＬ３Ｒに分割される。接続制御信号φＡＬ、φＢＬ、
φＣＬ、φＡＲ、φＢＲ、およびφＣＲは依然“Ｈ”の
状態を維持しており、センスアンプ１０Ｌ、１２Ｌ、１
０Ｒ、および１２Ｒにはそれぞれ対応のビット線が接続
されている。

【００９２】次いで、ロウアドレスストローブ信号／Ｒ
ＡＳの活性化に応答して取り込まれたロウアドレス信号
がデコードされ、選択ワード線ＷＬの電位が“Ｈ”に立
上がる。そのとき、また取り込まれたロウアドレス信号
のたとえば最上位ビットに従って選択ワード線ＷＬがい
ずれの分割ビット線と交差しているかが識別される。
今、選択ワード線ＷＬが分割ビット線ＢＬ１ＬおよびＢ
Ｌ３Ｌと交差しているため、図４に示すように、制御信
号φＡＲ、φＢＲ、φＣＲが“Ｌ”に設定される。これ
により、分割ビット線ＢＬ１ＲおよびＢＬ３Ｒがセンス
アンプ１０Ｒおよび１２Ｒから切り離され、ビット線Ｂ
Ｌ２がセンスアンプ１０Ｒおよび１２Ｒから切り離され
る。

【００９３】制御信号φＡＲ、φＢＲ、φＣＲを“Ｌ”
とし、分割ビット線ＢＬ１Ｒ、ＢＬ３Ｒおよびビット線
ＢＬ２とセンスアンプ１０Ｒおよび１２Ｒとを切り離す
のは、シェアードセンスアンプ構成において、センスア
ンプ１０Ｒおよび１２Ｒを隣接メモリセルブロック（図
示せず）のメモリセルデータの検知増幅用に利用する構
成に拡張するためである。

【００９４】センスアンプ１０Ｌおよび１２Ｌに対して
は、接続制御信号φＡＬ、φＢＬ、φＣＬが“Ｈ”であ
り、分割ビット線ＢＬ１Ｌ、およびＢＬ３Ｌがセンスア
ンプ１０Ｌおよび１２ＬのセンスノードＮＡおよびＮＢ
にそれぞれ接続されており、ビット線ＢＬ２がセンスア
ンプ１０Ｌおよび１２ＬのセンスノードＮＢおよびＮＡ
にそれぞれ接続されている。ビット線ＢＬ２と分割ビッ
ト線ＢＬ１ＬおよびＢＬ３Ｌの長さが異なっており、し
たがって分割ビット線ＢＬ１ＬおよびＢＬ３Ｌとビット
線ＢＬ２がその寄生容量が異なっている。したがって、
ビット線ＢＬ２にメモリセルデータが伝達される場合と
分割ビット線ＢＬ１ＬおよびＢＬ３Ｌにメモリセルデー
タが伝達される場合においてはその電位変化量が異な
る。この構成により、後に詳細に説明するように、選択
ワード線ＷＬが、３つのワード線のグループＷＬ３ｎ、
ＷＬ（３ｎ＋１）およびＷＬ（３ｎ＋２）のいずれに含
まれているかを特定することなくセンス動作を行なうこ
とができる。

【００９５】今、図５に示すように、選択ワード線ＷＬ
がワード線ＷＬ３ｎの場合を考える。この場合、ワード
線ＷＬ３ｎと分割ビット線ＢＬ１Ｌおよびビット線ＢＬ
２の交差部に配置されたメモリセルＭＣ１およびＭＣ２
が選択される。センスアンプ１０Ｌにおいては、センス
ノードＮＡにメモリセルＭＣ１のデータが伝達され、そ
のセンスノードＮＢにメモリセルＭＣ２のデータが伝達
される。センスアンプ１２Ｌにおいては、センスノード
ＮＡにメモリセルＭＣ２のデータが伝達され、そのセン
スノードＮＢは基準電位を維持する。センスアンプ１２
Ｌにより、メモリセルＭＣ２のデータは確実に検知増幅
される。一方センスアンプ１０Ｌにおいては、センスノ
ードＮＢの電位を基準として、センスノードＮＡにメモ
リセルＭＣ１が記憶するデータが伝達される。

【００９６】たとえば、図６に示すように、メモリセル
ＭＣ１およびＭＣ２がともに“Ｈ”のデータを保持して
いる場合を考える。ビット線ＢＬ２の容量Ｃ（ＢＬ２）
は、分割ビット線ＢＬ１Ｌの容量Ｃ（ＢＬ１）の約２倍
である。メモリセルキャパシタＭＱ（図１参照）の容量
をＣｓとし、ビット線容量をＣｂとすると、ビット線に
メモリセルデータが読出されたときにビット線上に現れ
る電位変化量ΔＶは、Ｃｓ／Ｃｂにほぼ比例する。した
がって、ビット線ＢＬ１Ｌ上の電位変化量はビット線Ｂ
Ｌ２Ｌ上の電位変化量ΔＶの２倍となる。センスアンプ
１０ＬはセンスノードＮＡおよびＮＢの電位を差動的に
増幅している。したがって、センスアンプ１０Ｌは確実
にメモリセルＭＣ１の記憶データを検出し増幅すること
ができる。

【００９７】メモリセルＭＣ１およびＭＣ２の記憶デー
タが異なっている場合には、センスアンプ１０Ｌのセン
スノードＮＡおよびＮＢの電位がプリチャージ電位から
互いに逆方向に変化するため、この場合においても、セ
ンスアンプ１０Ｌは確実にメモリセルＭＣ１の記憶デー
タを検知し増幅することができる。メモリセルＭＣ１お
よびＭＣ２がともに“Ｌ”のデータを保持している場合
でも、図６に示す関係から明らかなように、センスアン
プ１０ＬはメモリセルＭＣ１の記憶データを検知し増幅
することができる。

【００９８】センスアンプ１０Ｌおよび１２Ｌのセンス
ノードＮＡおよびＮＢへのメモリセルデータの伝達動作
時においては、選択ワード線ＷＬがワード線ＷＬ３ｎの
グループに含まれているか否かの判別は何ら行なわれて
いない。したがって、高速でメモリセルデータを読出し
てセンス動作を行なうことができる。センス動作は以下
のように行なわれる。

【００９９】すなわち、図７に示すように、センスアン
プ１０Ｌおよび１２ＬのセンスノードＮＡおよびＮＢに
メモリセルデータが伝達されてその電位変化量が十分な
大きさとなったとき、接続制御信号φＡＬ、φＢＬ、お
よびφＣＬが“Ｌ”に設定される。これにより、センス
アンプ１０Ｌおよび１２ＬのセンスノードＮＡおよびＮ
Ｂは分割ビット線ＢＬ１ＬおよびＢＬ３Ｌならびにビッ
ト線ＢＬ２から切り離される。次いでセンスアンプ活性
化信号φＳＬが活性化され、センスアンプ１０Ｌおよび
１２Ｌがセンス動作を実行する。このように、センスア
ンプ１０Ｌおよび１２ＬをセンスノードＮＡおよびＮＢ
と対応のビット線と分離してセンス動作を行なうことに
より、センスノードＮＡおよびＮＢに付随する寄生容量
を低減するとともに容量のバランスをとることができ、
高速でかつ正確にセンス動作を行なうことができる。

【０１００】センス動作が完了すると、センスアンプ１
０ＬのセンスノードＮＡおよびＮＢが、メモリセルＭＣ
１の記憶データに応じた電位に設定されかつラッチさ
れ、一方センスアンプ１２ＬのセンスノードＮＡおよび
ＮＢは、メモリセルＭＣ２の記憶データに対応する電位
を保持している。この状態でデータの読出または書込が
行なわれる（書込時にはセンスアンプ１０Ｌおよび１２
Ｌの保持電位が書込データに対応して設定される）。

【０１０１】次いで図８に示すように、センスアンプ１
０Ｌおよび１２Ｌを分割ビット線ＢＬ１Ｌおよびビット
線ＢＬ２と接続してリストア動作（またはデータの書
込）が行なわれる。この場合に、センスアンプ１０Ｌの
センスノードＮＡはメモリセルＭＣ１が保持すべきデー
タに対応する電位に設定されており、一方センスアンプ
１２ＬはそのセンスノードＮＡがメモリセルＭＣ２が保
持すべきデータに対応する電位に設定されている。接続
制御信号φＡＬが“Ｌ”に設定され、接続制御信号φＢ
ＬおよびφＣＬがともに“Ｈ”に設定される。これによ
り、メモリセルＭＣ１およびＭＣ２のリストア動作（ま
たはデータ書込動作）を確実に行なうことができる。

【０１０２】ビット線ＢＬ２をセンスアンプ１０Ｌのセ
ンスノードＮＢに接続すべきかセンスアンプ１２Ｌのセ
ンスノードＮＡに接続すべきかは、選択ワード線ＷＬが
３つのワード線グループＷＬ３ｎ、ＷＬ３ｎ＋１）およ
びＷＬ（３ｎ＋２）のいずれに属するかを識別すること
により決定する必要がある。メモリサイクルが始まって
からリストア動作を行なうまでに十分な時間的余裕があ
る。したがって、先に説明した３ウェイデコーダを利用
してワード線グループ指定信号を発生し、このワード線
グループ指定信号に基づいて制御信号φＡＬおよびφＢ
Ｌの状態を決定する構成が用いられても、十分に時間的
余裕をもって正確に制御φＡＬおよびφＢＬを所定の状
態に設定することができる。接続制御信号φＣＬは、選
択されたワード線がグループのいずれであってもリスト
ア動作時に“Ｈ”に設定されればよい。

【０１０３】このリストア動作の完了後、選択ワード線
ＷＬ３ｎの電位は“Ｌ”に立下り、センスアンプ活性化
信号φＳＬが非活性状態とされる。接続制御信号φＡ
Ｌ、φＢＬ、φＣＬ、φＡＲ、φＢＲ、φＣＲが“Ｌ”
となり、また分離制御信号φＤが“Ｈ”となり、図２に
示す状態に復帰する。この後、図示しないイコライズ／
プリチャージ手段により各ビット線ＢＬ１、ＢＬ２およ
びＢＬ３の電位がプリチャージ／イコライズが実行され
る。

【０１０４】図９に、選択ワード線ＷＬがワード線ＷＬ
（３ｎ＋１）である場合のセンスアンプ１０Ｌおよび１
２Ｌと各ビット線の接続を示す。このワード線ＷＬ（３
ｎ＋１）が選択された場合には、接続制御信号φＡＬ、
φＢＬ、およびφＣＬはすべて“Ｈ”になる。ビット線
ＢＬ２上のメモリセルＭＣ１の保持するデータはセンス
アンプ１０Ｌにより検知増幅される。分割ビット線ＢＬ
３Ｌ上のメモリセルＭＣ２の保持するデータはセンスア
ンプ１２Ｌにより検知増幅される。したがってワード線
ＷＬ（３ｎ＋１）が選択された場合においても、３ウェ
イデコーダによるワード線グループ指定信号を用いるこ
となくセンス動作を行なうことができ、高速でデータの
読出（または書込）を行なうことができる。

【０１０５】図１０は、ワード線ＷＬ（３ｎ＋１）が選
択されたときのリストア動作時におけるセンスアンプ１
０Ｌおよび１２Ｌと外部ビット線との接続を示す図であ
る。図１０に示すように、ワード線ＷＬ（３ｎ＋１）が
選択された場合には、接続制御信号φＡＬおよびφＣＬ
が“Ｈ”に設定され、接続制御信号φＢＬは“Ｌ”に設
定される。ビット線ＢＬ２がセンスアンプ１０Ｌのセン
スノードＮＢに接続される。センスアンプ１０Ｌのセン
スノードＮＢには、先に図９を参照して説明したよう
に、メモリセルＭＣ１が保持すべきデータに対応する電
位が保持されている。またセンスアンプ１２Ｌのセンス
ノードＮＢには、メモリセルＭＣ２が格納すべき信号電
位が保持されている。したがって、このリストア動作時
の接続制御信号に従ってメモリセルＭＣ１およびＭＣ２
に対するリストア動作（またはデータ書込動作）を確実
に行なうことができる。この場合においても、すでにワ
ード線グループ指定信号（３つのワード線グループのい
ずれかを指定する信号）が確定状態とされており、リス
トアタイミングを遅らせることなくリストア動作を行な
うことができる。

【０１０６】図１１は、ワード線ＷＬ（３ｎ＋２）が選
択されたときのセンスアンプ１０Ｌおよび１２Ｌと対応
のビット線との接続態様を示す図である。ワード線ＷＬ
（３ｎ＋２）が選択された場合においても、メモリセル
データの読出時（メモリセルデータのセンスアンプへの
伝達時）においては、接続制御信号φＡＬ、φＢＬおよ
びφＣＬはすべて“Ｈ”に保持される。分割ビット線Ｂ
Ｌ１Ｌ上のメモリセルＭＣ１の保持データはセンスアン
プ１０Ｌにより検知増幅される。分割ビット線ＢＬ３Ｌ
のメモリセルＭＣ２の記憶するデータはセンスアンプ１
２Ｌにより検知増幅される。したがってこのワード線Ｗ
Ｌ（３ｎ＋２）が選択された場合においても、２つのメ
モリセルＭＣ１およびＭＣ２の含むデータを検知増幅す
ることができる。このセンス動作時においては、選択さ
れたワード線ＷＬがワード線ＷＬ（３ｎ＋２）であるか
否かを識別する必要がなく、高速でセンス動作を行なう
ことができる。

【０１０７】図１２にワード線ＷＬ（３ｎ＋２）が選択
された時のリストア動作時におけるセンスアンプとビッ
ト線との接続態様を示す。図１２に示すように、ワード
線ＷＬ（３ｎ＋２）が選択された時のリストア動作時に
は、制御信号φＣＬが“Ｈ”に設定され、接続制御信号
φＡＬおよびφＢＬは“Ｌ”に設定される。センスアン
プ１０Ｌは、センスノードＮＡに、分割ビット線ＢＬ１
Ｌ上のメモリセルＭＣ１が記憶すべきデータに対応する
信号電位を保持している。センスアンプ１２Ｌは、分割
ビット線ＢＬ３Ｌ上のメモリセルＭＣ２が記憶すべきデ
ータに対応する信号電位を保持している。したがって確
実にメモリセルＭＣ１およびＭＣ２に対するリストア動
作を実行することができる。このときには、ワード線グ
ループ指定信号が利用されるが、すでにワード線グルー
プ指定信号が確定状態とされており、リストア動作タイ
ミングを特に遅らせる必要はない。

【０１０８】以上のように、３本のビット線の組に対応
してセンスアンプを両側に２つづつ設け、メモリセルデ
ータの読出時（メモリセルデータにセンスアンプ伝達
時）において特定のビット線（ＢＬ２）と残りのビット
線ＢＬ１およびＢＬ３の長さ（または容量）を異ならせ
ることにより、以下に示すように選択されたワード線が
３つのグループのいずれに含まれるかを特定する必要な
く高速でワード線の電位の立上げおよびセンス動作を実
行することができ、高速アクセスを実現することができ
る。

【０１０９】すなわち、図１３に示すように、ロウアド
レスストローブ信号／ＲＡＳが活性状態の“Ｌ”となる
と、この活性状態から、ロウアドレスストローブ信号に
従ってワード線の選択、接続制御信号φＡ、φＢ、およ
びφＣの非活性化（“Ｌ”）およびセンスアンプ活性化
信号φＳの活性化をワード線グループ指定信号Ｔ１〜Ｔ
３を用いることなく実行することができ、図６２の動作
シーケンスに比べて高速でデータの書込および読出を行
なうことができる。図１３においては時刻ｔｂにおいて
はワード線グループ指定信号Ｔ１〜Ｔ３が確定状態とな
り、時刻ｔｃにおいては接続制御信号φＡ、φＢおよび
φＣの状態が設定されてリストア動作が実行される。ロ
ウアドレスストローブ信号／ＲＡＳが活性状態となる時
刻ｔａからリストア動作が開始される時刻ｔｃまでは十
分時間的余裕があり、その時刻ｔｃ以前にワード線グル
ープ指定信号Ｔ１〜Ｔ３を確定状態とすることができる
（時刻ｔｂ）。

【０１１０】なお、図１３においては、制御信号φＡ、
φＢ、およびφＣならびにセンスアンプ活性化信号φＳ
はそれぞれの添字“Ｒ”および“Ｌ”を省略している。
これは単に選択ワード線が分離トランジスタの左右いず
れの側にあるかに従って一方のセンスアンプ活性化信号
および接続制御信号の活性化されるだけであり、活性化
される信号は同じ波形を有するためである。

【０１１１】図１４は、接続制御信号の発生に関連する
部分の構成を示すブロック図である。図１４において、
接続制御信号発生系は、ロウアドレスストローブ信号／
ＲＡＳを受けて内部ロウアドレスストローブ信号φＲＡ
Ｓを発生するＲＡＳバッファ２０と、ＲＡＳバッファ２
０からの内部ロウアドレスストローブ信号φＲＡＳに応
答してセンス開始指示信号φＳＩを発生するセンス開始
指示回路２２と、センス開始指示回路２２からのセンス
開始指示信号φＳＩに応答してセンスアンプ活性化信号
φＳを発生するセンスアンプ活性化信号発生回路２４
と、センスアンプ活性化信号発生回路２４からのセンス
アンプ活性化信号φＳに応答してリストア開始指示信号
φＲＩを発生するリストア開始指示回路２６を含む。

【０１１２】センス開始指示回路２２は、内部ロウアド
レスストローブ信号φＲＡＳが活性状態の“Ｈ”となっ
てから所定時間経過後にセンス開始指示信号φＳＩを活
性状態（“Ｈ”）とする。センスアンプ活性化信号発生
回路２４は、センス開始指示信号φＳＩが活性状態とな
るとセンスアンプ活性化信号φＳを活性状態とする。セ
ンスアンプは交差結合された１対のｐチャネルトランジ
スタで構成され、対応のビット線対のうち高電位のビッ
ト線を電源電位レベルに駆動するためのｐチャネルセン
スアンプ部分と、交差結合されたｎチャネルＭＯＳトラ
ンジスタで構成され、対応のビット線対のうち低電位の
ビット線を接地電位レベルへ駆動するｎチャネルセンス
アンプ部分を含む。これらのｐチャネルセンスアンプ部
分およびｎチャネルセンスアンプ部分へは別々のセンス
アンプ活性化信号（ｐチャネルセンスアンプ部分へは
“Ｌ”の信号、またｎチャネルセンスアンプ部分には
“Ｈ”の信号）が与えられるが、これらはセンスアンプ
活性化信号φＳにより示されている。リストア開始指示
回路２６は、このセンスアンプ活性化信号φＳが活性状
態となってから所定の時間経過後リストア開始指示信号
φＲＩを活性状態とする。

【０１１３】接続制御信号発生系は、さらに、ＲＡＳバ
ッファ２０からの内部ロウアドレスストローブ信号φＲ
ＡＳに応答して外部から与えられたアドレス信号を取込
み内部ロウアドレス信号を発生するロウアドレスバッフ
ァ２８と、ＲＡＳバッファ２０からのロウアドレススト
ローブ信号φＲＡＳに応答して活性化され、ロウアドレ
スバッファ２８からの内部ロウアドレス信号をデコード
し、３つのワード線グループのうちのいずれかを特定す
るワード線グループ指定信号（Ｔ１〜Ｔ３）を発生する
３ウェイデコーダ３０と、内部ロウアドレスストローブ
信号に応答して活性化され（この経路は示さず）、ロウ
アドレスバッファ２８からの所定数（図１４においては
１ビット）の上位ビットのロウアドレス信号（Ａｎ）を
デコードし、選択ワード線が分離ゲートに関して右のグ
ループに含まれるか左のグループに含まれるかを判定す
るＬ／Ｒ判定回路３２と、３ウェイデコーダ３０からの
ワード線グループ指定信号、Ｌ／Ｒ判定回路３２からの
ワード線グループ指定信号φＧ、センス開始指示回路２
２からのセンス開始指示信号φＳＩおよびリストア開始
指示回路２６からのリストア開始指示信号φＲＩを受け
て接続制御信号φＡＬ、φＡＲ、φＢＬ、φＢＲ、φＣ
Ｌ、およびφＣＲを発生する制御信号発生回路３４を含
む。

【０１１４】３ウェイデコーダ３０の構成は、図６２に
示す構成と同様であり、ロウアドレスバッファ２８から
与えられるロウアドレス信号の全ビットをデコードして
３つのワード線グループ指定信号Ｔ１、Ｔ２およびＴ３
のうちのいずれかを活性状態とする。Ｌ／Ｒ判定回路３
２は、１ビットのロウアドレス信号（メモリセルアレイ
が２分割のとき）Ａｎの“Ｈ”および“Ｌ”に従ってワ
ード線位置特定信号φＧを発生する。制御信号発生回路
３４の構成については後に詳細に説明するが、各種内部
制御信号に従って各接続制御信号の活性／非活性を制御
する。

【０１１５】ロウデコーダ３６は、内部ロウアドレスス
トローブ信号φＲＡＳに応答して（この経路は図示せ
ず）、ロウアドレスバッファ２８からの内部ロウアドレ
ス信号をデコードし、選択されたワード線を指定する信
号を発生する。ワードドライバ３８は、このロウデコー
ダ３６からのワード線指定信号に従って選択されたワー
ド線を選択状態（“Ｈ”）へ駆動する。ワードドライバ
３８は、リストア開始指示回路２６からのリストア開始
指示信号φＲＩに従って、リストア動作時にこの選択ワ
ード線の電位を電源電位Ｖｃｃよりもさらに昇圧しても
よい。

【０１１６】図１５は、接続制御信号の発生態様を示す
図である。図１５において、センス動作時（信号φＳＩ
が“Ｈ”のとき）、接続制御信号φＡ、φＢ、およびφ
Ｃはすべて“Ｌ”である。ここで、接続制御信号φＡ、
φＢ、およびφＣは、先の動作波形図１３と同様、添字
“Ｒ”および“Ｌ”は省略している。リストア動作時
（信号φＲＩが“Ｈ”のとき）、接続制御信号φＡ、φ
Ｂ、φＣはワード線グループ指定信号Ｔ１〜Ｔ３に従っ
て選択的に活性状態とされる。ワード線グループ指定信
号Ｔ１が“Ｈ”のときには、接続制御信号φＢ、および
φＣが“Ｈ”となり、接続制御信号φＡは“Ｌ”とな
る。ワード線グループ指定信号Ｔ２が“Ｈ”のときに
は、接続制御信号φＡ、およびφＣが“Ｈ”となり、接
続制御信号φＢが“Ｌ”となる。ワード線グループ指定
信号Ｔ３が“Ｈ”のときには、接続制御信号φＣが
“Ｈ”となり、接続制御信号φＡ、およびφＢが“Ｌ”
となる。スタンバイ時およびワード線選択時（センス動
作前）の期間においては、接続制御信号φＡ、φＢ、お
よびφＣはすべて“Ｈ”である。

【０１１７】図１６は、図１４に示す制御信号発生回路
の構成の一例を示す図である。図１６において、制御信
号発生回路３４は、リストア開始指示信号φＲＩとワー
ド線グループ指定信号Ｔ２を受けるＡＮＤ回路４２と、
リストア開始指示信号φＲＩとワード線グループ指定信
号Ｔ１を受けるＡＮＤ回路４４と、センス開始指示信号
φＳＩとＡＮＤ回路４２の出力とを受ける２入力ＥＸＮ
ＯＲ回路４５と、センス開始指示信号φＳＩとＡＮＤ回
路４４の出力を受ける２入力ＥＸＮＯＲ回路３７と、セ
ンス開始指示信号φＳＩとリストア開始指示信号φＲＩ
を受ける２入力ＥＸＮＯＲ回路４９を含む。

【０１１８】ＡＮＤ回路４２は、リストア開始指示信号
φＲＩおよびワード線グループ指定信号Ｔ２がともに
“Ｈ”のときに“Ｈ”の信号を出力する。ＡＮＤ回路４
４は、リストア開始指示信号φＲＩおよびワード線グル
ープ指定信号Ｔ１がともに“Ｈ”のときに“Ｈ”の信号
を出力する。ＥＸＮＯＲ回路４５、４７および４９の各
々は、その両入力に与えられた信号の論理が一致したと
きに“Ｈ”の信号を出力する。ＡＮＤ回路４２および４
４のそれぞれの出力は、リストア開始指示信号φＲＩが
“Ｈ”となるとワード線グループ指定信号Ｔ１およびＴ
２に従って“Ｈ”または“Ｌ”となる。センス開始指示
信号φＳＩはリストア開始指示信号φＲＩよりも先に活
性状態にされる。したがって、センス開始指示信号φＳ
Ｉが“Ｈ”となると、ＥＸＮＯＲ回路４５、４７および
４９の出力φＡ、φＢ、およびφＣはすべて“Ｌ”とな
る。リストア開始指示信号φＲＩが“Ｈ”となると、こ
のときにはセンス開始指示信号φＳＩも“Ｈ”であり、
ＥＸＮＯＲ回路４９の出力φＣが“Ｈ”となる。接続制
御信号φＡおよびφＢはワード線グループ指定信号Ｔ２
およびＴ１の状態に従ってその電位レベルが決定され
る。スタンバイ時においては、センス開始指示信号φＳ
Ｉおよびリストア開始指示信号φＲＩはともに“Ｌ”で
あり、接続制御信号φＡ、φＢ、およびφＣはすべて
“Ｈ”となる。この図１６に示す構成により、図１５に
示す接続制御信号の論理を実現することができる。

【０１１９】制御ゲート回路５０は、接続制御信号φ
Ａ、φＢおよびφＣを受け、ワード線位置特定信号φＧ
に従って、選択されたワード線グループ（分離ゲートに
関してのグループ）に対する接続制御信号を発生する。

【０１２０】図１７は、図１６に示す制御ゲート回路の
構成の一例を示す図である。図１７においては、接続制
御信号φＡＬおよびφＡＲを発生する部分の構成を示
す。残りの接続制御信号φＢＬ、φＢＲ、φＣＬ、およ
びφＣＲの発生する部分もこの図１７に示す構成と同じ
構成を有する。図１７においては、また図１４に示すＬ
／Ｒ判定回路の構成の一例をあわせて示す。

【０１２１】図１７において、Ｌ／Ｒ判定回路３２は、
内部ロウアドレスストローブ信号φＲＡＳに応答して導
通して１ビットの内部ロウアドレス信号Ａｎを通過させ
る転送ゲート６１と、ロウアドレスストローブ信号φＲ
ＡＳの非活性時に導通し、その出力ノードを電源電位Ｖ
ｃｃレベルにプリチャージするプリチャージトランジス
タ６２を含む。図１７において、転送ゲート６１は、ｎ
チャネルＭＯＳトランジスタで構成され、かつプリチャ
ージトランジスタ６２は、ｐチャネルＭＯＳトランジス
タで構成される。スタンバイ時には内部ロウアドレスス
トローブ信号φＲＡＳは“Ｌ”であり、転送ゲート６１
がオフ状態、プリチャージトランジスタ６２がオン状態
であり、そのＬ／Ｒ判定回路４２の出力ノードが電源電
位レベルの“Ｈ”にプリチャージされる。

【０１２２】メモリセル選択動作時において、内部ロウ
アドレスストローブ信号φＲＡＳは“Ｈ”となり、転送
ゲート６１がオン状態、プリチャージトランジスタ６２
がオフ状態となる。Ｌ／Ｒ判定回路の出力ノードには、
内部ロウアドレス信号Ａｎが伝達される。このＬ／Ｒ判
定回路３２の出力ノードにはワード線位置特定信号φＧ
が発生される。

【０１２３】制御ゲート回路５０は、Ｌ／Ｒ判定回路３
２の出力するワード線位置特定信号φＧと接続制御信号
φＡを受ける２入力ＡＮＤ回路６４と、ワード線位置特
定信号φＧを反転するインバータ回路６３と、インバー
タ回路６３の出力と接続制御信号φＡを受ける２入力Ａ
ＮＤ回路６５を含む。スタンバイ時においては、信号φ
ＧおよびφＡはともに“Ｈ”であり、接続制御信号φＡ
ＬおよびφＡＲはともに“Ｈ”である。メモリセル選択
動作時においては、ＡＮＤ回路６４および６５の一方が
ワード線位置特定信号φＧに従ってイネーブルされる。
接続制御信号φＡが“Ｈ”であれば、接続制御信号φＡ
ＬおよびφＡＲの一方が活性状態とされる。

【０１２４】センスアンプ活性化信号φＳＬおよびφＳ
Ｒは、図１４に示すセンスアンプ活性化信号発生回路２
４からのセンスアンプ活性化信号φＳに従って、図１７
に示す制御ゲート回路５０と同様の構成を用いて発生さ
れる。

【０１２５】図１８は、この発明に従う半導体記憶装置
のデータ入出力に関連する部分の構成を示す図である。
図１８においては、１ビット単位でデータの入出力が行
なわれる構成が示される。この図１８に示す構成は、多
ビットの入出力を同時に行なう構成に容易に拡張するこ
とができる。また、図１８においては、データ入出力は
同じピン端子を介して行なわれるように示される。デー
タ入力とデータ出力がそれぞれ別々にピン端子を介して
行なわれる構成であってもよい。

【０１２６】図１８において、メモリセルアレイ１００
は、図１に示すメモリセルの配置を有する。すなわちビ
ット線ＢＬ１〜ＢＬ３（図１８には示さず）が組をなし
て配置される。

【０１２７】メモリセルアレイ６の両側各々において、
３本のビット線の組に１つのセンスアンプ１０（１０
Ｌ、１０Ｒ）および１２（１２Ｌ、１２Ｒ）が配置され
るように複数のセンスアンプが整列して配置される。セ
ンスアンプ各々に対応して、列選択信号Ｙ（ＹＬ，Ｙ
Ｒ）に応答して導通し、センスアンプのセンスノードを
内部データ線ＩＯ（ＩＯＬ、ＩＯＲ）および／ＩＯ（／
ＩＯＬ、／ＩＯＲ）に接続する列選択ゲートＳＧ（ＳＧ
Ｌ、ＳＧＲ）が設けられる。すなわち、センスアンプ１
０Ｌおよび１２Ｌに対しては列選択ゲートＳＧＬ１およ
びＳＧＬ２が設けられ、センスアンプ１０Ｒおよび１２
Ｒに対しては列選択ゲートＳＧＲ１およびＳＧＲ２が設
けられる。図１８においては、メモリセルアレイ１００
の両側それぞれにおいて２・ｍ個の列選択ゲートが設け
られた場合が一例として示される。列選択ゲートＳＧＬ
１およびＳＧＬ２は、導通時にはセンスアンプ１０Ｌお
よび１２Ｌのセンスノードを入力データ線ＩＯＬおよび
／ＩＯＬに接続する。列選択ゲートＳＧＲ１およびＳＧ
Ｒ２は、導通時には、センスアンプ１０Ｒおよび１２Ｒ
のセンスノードを入力データ線ＩＯＲおよび／ＩＯＲに
接続する。列選択ゲートＳＧＬ（ＳＧＬ１、ＳＧＬ２）
へは列選択信号ＹＬ（ＹＬ１〜ＹＬ２ｍ）が与えられ、
列選択ゲートＳＧＲ（ＳＧＲ１、ＳＧＲ２）へは列選択
信号ＹＲ（ＹＲ１〜ＹＲ２ｍ）が与えられる。２つのセ
ンスアンプ１０Ｌおよび１２Ｌと対応の列選択ゲートＳ
ＧＬ１およびＳＧＬ２は、３本のビット線の組に対応し
て設けられる。図１８においては、この３本のビット線
の組に対応して設けられるセンスアンプおよび列選択ゲ
ートの構成を列選択単位ＣＳＬとして示す。同様、セン
スアンプ１０Ｒおよび１２Ｒならびに対応の列選択ゲー
トＳＧＲ１およびＳＧＲ２を列選択単位ＣＳＲとして示
す。メモリセルアレイ１００の両側それぞれにおいてｍ
個の列選択単位が設けられているため、メモリセルアレ
イ１００においては、ｍ・３のビット線が設けられる。

【０１２８】内部データ線ＩＯＬ、／ＩＯＬおよびＩＯ
Ｒ、／ＩＯＲの一方にメモリセルデータが読出されるか
または書込データが伝達される。この内部データ線の選
択はＩＯ選択回路７０により行なわれる。ＩＯ選択回路
７０は、ワード線位置特定信号φＧに従って内部データ
線ＩＯＬ、／ＩＯＬおよびＩＯＲ、／ＩＯＲの一方を選
択し、入出力回路７２に接続する。入出力回路７２は、
このＩＯ選択回路７０により選択された内部データ線と
データの授受を行なう。

【０１２９】列選択信号を発生するために、ＣＡＳバッ
ファ８０と、コラムアドレスバッファ８２と、コラムデ
コーダ８４とが設けられる。ＣＡＳバッファ８０は、内
部ロウアドレスストローブ信号φＲＡＳ（図１４に示す
ＲＡＳバッファ２０から発生される）に応答して活性化
され、コラムアドレスストローブ信号／ＣＡＳから内部
コラムアドレスストローブ信号φＣＡＳを発生する。コ
ラムアドレスバッファ８２は、内部コラムアドレススト
ローブ信号φＣＡＳに応答して活性化され、外部アドレ
ス信号から内部コラムアドレス信号を発生する。コラム
デコーダ８４は、内部コラムアドレスストローブ信号φ
ＣＡＳに応答して活性化され、コラムアドレスバッファ
８２からの内部コラムアドレス信号をデコードする。こ
のコラムデコーダ８４は、ワード線位置特定信号φＧに
従って、列選択信号ＹＬ（ＹＬ１〜ＹＬ２ｍ）およびＹ
Ｒ（ＹＲ１〜ＹＲ２ｍ）の一方の列選択信号を発生す
る。

【０１３０】図１に示すように、１つのビット線の組
（３本のビット線）においては同時に２つのメモリセル
が選択される。３つのワード線グループのいずれが選択
されかにかかわらず同時に選択された２つのメモリセル
のうち、図１において上側に位置するメモリセルのデー
タはセンスアンプ１０Ｌ（または１０Ｒ）により検知、
増幅およびラッチされ、下側に位置するメモリセルのデ
ータはセンスアンプ１２Ｌ（または１２Ｒ）により検
知、増幅、およびラッチされる。したがって、列選択信
号ＹＬ（またはＹＲ）により１つの列選択ゲートを導通
状態として対応のセンスアンプのセンスノードを内部デ
ータ線に接続することにより、正確にアドレス指定され
たメモリセルのデータの読出および書込を行なうことが
できる。すなわち、センスアンプの数が２ｍ個であり、
メモリセルアレイ１００に含まれるビット線の数は３・
ｍである。２ｍ個のセンスアンプのうちの１つのセンス
アンプを選択することにより、３ｍ本のビット線のうち
の所望のメモリセルのデータが伝達されたビット線を容
易に選択することができ、正確にデータの入出力を行な
うことができる。

【０１３１】なお図１８に示す構成においては、コラム
デコーダ８４は、ワード線位置特定信号φＧに従って列
選択信号ＹＬおよびＹＲの一方を選択状態としている。
コラムデコーダ８４は、コラムアドレスバッファ８２か
らの内部コラムアドレス信号をデコードして列選択信号
ＹＬｉおよびＹＲｉを同時に発生する構成とされてもよ
い。この場合、メモリセルアレイ１００の両側に設けら
れた列選択ゲートに対し同じ列選択信号を伝達するた
め、別々の列選択信号を発生する構成に比べて回路規模
を低減することができる。

【０１３２】［ワード線グループ指定信号発生の代替構
成］図１９は、ワード線グループ指定信号を発生するた
めの代替構成を示す図である。図１９において、３つの
ワード線グループそれぞれに対応して設けられる３本の
信号線１６２、１６４および１６６と、ワード線ＷＬそ
れぞれに対応して設けられ、対応のワード線の信号電位
に応答して導通し、対応のワード線の属するグループに
対応して設けられた信号線の電位を所定電位レベルへ駆
動するグループ特定トランジスタＤＴを含む。図１９に
おいては、ワード線ＷＬ０〜ＷＬｐが設けられおり、ワ
ード線ＷＬ０〜ＷＬｐそれぞれに対応してグループ特定
トランジスタＤＴ０〜ＤＴｐが設けられている場合が一
例として示される。第１のワード線グループＷＬ３ｎ
（ｎは０ないしｐの任意の整数）に対して設けられたグ
ループ特定トランジスタＤＴ３ｎは、信号線１６２に一
方導通端子が接続され、そのゲートが対応ワード線ＷＬ
３ｎに接続され、その他方導通端子が接地電位に接続さ
れるｎチャネルＭＯＳトランジスタで構成される。第２
のグループのワード線ＷＬ（３ｎ＋１）に対して設けら
れるグループ特定トランジスタＤＴ（３ｎ＋１）は、そ
の一方導通端子が信号線１６４に接続され、そのゲート
が対応のワード線ＷＬ（３ｎ＋１）に接続され、その他
方導通端子が接地電位に接続されるｎチャネルＭＯＳト
ランジスタで構成される。第３のグループのワード線Ｗ
Ｌ（３ｎ＋２）に対して設けられたグループ特定トラン
ジスタＤＴ（３ｎ＋２）は、その一方導通端子が信号線
１６６に接続され、そのゲートが対応のワード線ＷＬ
（３ｎ＋２）に接続され、その他方導通端子が接地電位
に接続されるｎチャネルＭＯＳトランジスタで構成され
る。図１９においては、ｐ＝３ｎ＋２の関係を満たし、
ワード線ＷＬｐに対して設けられたワード線グループ特
定トランジスタＤＴｐが信号線１６６をワード線ＷＬｐ
の選択時に接地電位に放電するように示される。

【０１３３】第１のグループのワード線ＷＬ３ｎに対応
して設けられたグループ特定トランジスタＤＴ３ｎは信
号線１６２にワイヤードＯＲ接続され、第２のグループ
のワード線ＷＬ（３ｎ＋１）に対して設けられたワード
線グループ特定トランジスタＤＴ（３ｎ＋１）は信号線
１６４にワイヤードＯＲ接続され、第３のグループのワ
ード線ＷＬ（３ｎ＋２）に対して設けられたワード線グ
ループ特定トランジスタＤＴ（３ｎ＋２）は信号線１６
６にワイヤードＯＲ接続される。

【０１３４】回路ブロック１５０はさらに、信号線１６
２、１６４および１６６上の信号電位に従ってワード線
グループ指定信号Ｔ１、Ｔ２およびＴ３を発生するグル
ープ指定信号発生回路１７０を含む。

【０１３５】メモリセルアレイ１００では、先に説明し
たものと同様、行方向（ワード線延在方向）および列方
向（ビット線延在方向）いずれの方向においても３交差
点あたり２つのメモリセルＭＣが配置される。メモリセ
ルＭＣは、メモリキャパシタＭＱおよびアクセストラン
ジスタＭＴを備える。図１９においては、メモリセルア
レイ１００の一方側に設けられた列選択単位ＣＳＬ１、
ＣＳＬ２のみを例示的に示す。このメモリセルアレイ１
００の両側には、図１８に示す構成と同様、列選択単位
ＣＳＬおよびＣＳＲがそれぞれ３本のビット線の組に対
応して配置される。次に動作について簡単に説明する。

【０１３６】スタンバイ時において、信号線１６２、１
６４および１６６は、たとえば電源電位Ｖｃｃレベルの
基準電位レベルにプリチャージされている。後に詳細構
成は説明するが、グループ指定信号発生回路１６０から
発生されるワード線グループ指定信号Ｔ１、Ｔ２、およ
びＴ３はすべて“Ｌ”になる。

【０１３７】ワード線選択動作時においては、ワードド
ライバ３８により、ロウデコーダ（図示せず）の出力に
より選択されたワード線の電位が“Ｈ”に立上り、残り
のワード線（非選択ワード線）は接地電位レベルを維持
する。今、ワード線ＷＬ０が選択されたと想定する。こ
の場合、ワード線ＷＬ０に接続されるメモリセルＭＣの
データが対応のビット線ＢＬに読出される。このメモリ
セルデータの読出と並行してワード線ＷＬ０に対して設
けられたグループ特定トランジスタＤＴ０がオン状態と
なり、信号線１６２の電位がプリチャージ電位レベルか
ら接地電位レベルへと放電される。残りのワード線グル
ープ特定トランジスタＤＴ１〜ＤＴｐはオフ状態を維持
している。したがって信号線１６４および１６６はプリ
チャージ時の基準電位を維持している。グループ指定信
号発生回路１７０は、この信号線１６２の電位低下を検
出し、グループ指定信号Ｔ１を“Ｈ”とする。

【０１３８】ワード線ＷＬ１が選択されたときには、ワ
ード線グループ特定トランジスタＤＴ１がオン状態とな
り、信号線１６４の電位が低下する。ワード線ＷＬ２が
選択されたときには、信号線１６６はワード線グループ
特定トランジスタＤＴ２により放電され、その電位が低
下する。グループ指定信号発生回路１７０は、この信号
線１６２、１６４、および１６６のいずれの信号電位が
低下しているかを識別してワード線グループ指定信号Ｔ
１、Ｔ２、およびＴ３を発生する。

【０１３９】図１９に示す構成の場合、先に説明した３
ウェイデコーダのような複雑なデコード動作は行なう必
要がない。選択されたワード線が属するグループに対応
する信号線の電位が低下するだけであり、容易に選択さ
れたワード線のグループを識別してワード線グループ指
定信号Ｔ１〜Ｔ３を発生することができる。また信号線
１６２、１６４および１６６の長さはビット線ＢＬ（Ｂ
Ｌ１〜ＢＬｑ）とほぼ同じ長さであり、その配線抵抗お
よび寄生容量はビット線以下とすることができ（信号線
１６２、１６４および１６６各々に接続されるワード線
グループ特定トランジスタの数はビット線に接続される
メモリセルトランジスタの数よりも少ない）、高速で信
号線１６２、１６４および１６６を放電することができ
る。

【０１４０】図２０は、図１９に示すグループ指定信号
発生回路の構成の一例を示す図である。図２０において
は、信号線１６２、１６４および１６６それぞれにワイ
ヤードＯＲ接続されるグループ特定トランジスタは、信
号線１６２、１６４および１６６各々に対して１つのト
ランジスタＤＴ３ｎ、ＤＴ（３ｎ＋１）およびＤＴ（３
ｎ＋２）で代表的に示す。トランジスタＤＴ３ｎ、ＤＴ
（３ｎ＋１）およびＤＴ（３ｎ＋２）各々のゲートがワ
ード線ＷＬ３ｎ、ＷＬ（３ｎ＋１）およびＷＬ（３ｎ＋
２）に接続される。

【０１４１】グループ指定信号発生回路１７０は、信号
線１６２、１６４および１６６上の信号電位を反転する
インバータＩＶ１、ＩＶ２、およびＩＶ３と、内部ロウ
アドレスストローブ信号φＲＡＳの非活性時（“Ｌ”の
とき）導通して信号線１６２、１６４、および１６６を
電源電位Ｖｃｃレベルに充電するｐチャネルＭＯＳトラ
ンジスタＰＴ１、ＰＴ２およびＰＴ３を含む。インバー
タＩＶ１からワード線グループ指定信号Ｔ１が発生さ
れ、インバータＩＶ２からワード線グループ指定信号Ｔ
２が出力され、インバータＩＶ３からワード線グループ
指定信号Ｔ３が出力される。次に図２０に示す回路の動
作を、その動作波形図である図２１を参照して説明す
る。

【０１４２】スタンバイ時においては、ロウアドレスス
トローブ信号／ＲＡＳは“Ｈ”であり、内部ロウアドレ
スストローブ信号φＲＡＳは“Ｌ”である。この状態に
おいては、ワード線ＷＬの電位は“Ｌ”であり、グルー
プ特定トランジスタＤＴ３ｎ、ＤＴ（３ｎ＋１）および
ＤＴ（３ｎ＋２）はすべてオフ状態にされる。トランジ
スタＰＴ１、ＰＴ２およびＰＴ３は“Ｌ”のロウアドレ
スストローブ信号φＲＡＳによりオン状態となり、信号
線１６２、１６４および１６６は電源電位Ｖｃｃレベル
に充電する。したがって、インバータＩＶ１〜ＩＶ３か
らのワード線グループ指定信号Ｔ１〜Ｔ３が“Ｌ”にな
る。

【０１４３】ロウアドレスストローブ信号／ＲＡＳが
“Ｌ”に立下ると、内部ロウアドレスストローブ信号φ
ＲＡＳが“Ｈ”に立上がり、メモリセル選択動作が開始
される。この内部ロウアドレスストローブ信号φＲＡＳ
の立上りに応答して、ロウデコーダの動作が開始され、
ロウアドレス信号により指定されたワード線ＷＬの電位
が“Ｈ”に立上る。この選択ワード線ＷＬの電位が
“Ｈ”に立上ると、対応のグループ特定トランジスタＤ
Ｔ（ＤＴ３ｎ、またはＤＴ（３ｎ＋１）またはＤＴ（３
ｎ＋２））がオン状態となり、対応の信号線が接地電位
レベルへと放電される。このとき、すでにトランジスタ
ＰＴ１、ＰＴ２およびＰＴ３は“Ｈ”の内部ロウアドレ
スストローブ信号φＲＡＳによりオフ状態となってお
り、選択ワード線のグループに従って、信号線１６２、
１６４および１６６のいずれかの電位が接地電位へと低
下する。信号線１６２、１６４および１６６のいずれか
の信号電位がインバータＩＶ１、ＩＶ２およびＩＶ３の
入力論理しきい値よりも低くなると対応のワード線グル
ープ指定信号が“Ｈ”となる。これにより、選択された
ワード線がいずれのグループに属するかを識別すること
ができる。

【０１４４】メモリサイクルが完了すると、ロウアドレ
スストローブ信号／ＲＡＳが“Ｈ”となり、内部ロウア
ドレスストローブ信号φＲＡＳが“Ｌ”となり、選択ワ
ード線ＷＬの電位が“Ｌ”となる。これにより、導通状
態にあったワード線グループ特定トランジスタＤＴがオ
フ状態となり、信号線１６２、１６４および１６６はオ
ン状態となったトランジスタＰＴ１、ＰＴ２およびＰＴ
３により電源電位Ｖｃｃレベルに充電される。“Ｈ”に
あったワード線グループ指定信号が“Ｌ”となる。

【０１４５】以上のように、この図１９および２０に示
すグループ指定信号発生回路ブロックを利用することに
より、小占有面積で高速に選択ワード線が属するワード
線グループを特定するワード線グループ指定信号を容易
に発生することができる。

【０１４６】なお、図２０に示すグループ指定信号発生
回路の構成において、プリチャージ用のｐチャネルＭＯ
ＳトランジスタＰＴ１〜ＰＴ３は、高抵抗の負荷抵抗
（プルアップ抵抗）で置換えられてもよい。また、イン
バータＩＶ１〜ＩＶ３の入力論理しきい値を十分高い値
に設定すれば、信号線１６２、１６４および１６６の電
位がその入力論理しきい値よりも低くなったときにイン
バータＩＶ１〜ＩＶ３の出力の論理が反転するため、よ
り高速でワード線グループ指定信号を発生することがで
きる。この場合には、グループ特定トランジスタＤＴ３
ｎ、ＤＴ３（ｎ＋１）およびＤＴ（３ｎ＋２）として、
メモリセルアレイ１００に含まれるメモリセルトランジ
スタＭＴと同一サイズのトランジスタを利用しても、た
とえその電流駆動力が小さくても、高速でワード線グル
ープ指定信号Ｔ１〜Ｔ３を確定状態に設定することがで
きる。

【０１４７】また、ワード線グループ特定トランジスタ
ＤＴ０〜ＤＴｐとして、メモリセルトランジスタＭＴと
同一サイズおよび同一パターンのトランジスタを利用す
れば、何ら追加の製造工程を付加することなくグループ
特定トランジスタを作成することができる。またこの場
合には、小占有面積でワード線グループ特定トランジス
タを配置することができる。

【０１４８】また、図２０に示すグループ指定信号発生
回路の構成に代えて、ＲＯＭ（リード・オンリー・メモ
リ）においてデータ読出のために用いられているよう
な、信号線に電流が流れるか否かを検出することにより
データを読出す電流センス型センスアンプの構成を利用
することもできる。この電流センス型センスアンプの構
成の場合、電流の流れる信号線に対応するグループ指定
信号を“Ｈ”とする。

【０１４９】図２２は、図１９に示すグループ指定信号
発生ブロックを用いた際の接続制御信号を発生するため
の構成を例示的に示すブロック図である。図２２におい
て、図１４に示す接続制御信号を発生するための構成と
対応する部分には同一の参照番号を付す。図２２に示す
構成においては、ワードドライバ３８からのワード線駆
動信号ＷＬはメモリセルアレイ１００のワード線（図示
せず）へ与えられる。メモリセルアレイ１００における
各ワード線の電位がグループ指定信号発生ブロック１５
０により検出され、選択されたワード線が属するグルー
プを示すグループ指定信号が発生されて制御信号発生回
路３４へ与えられる。制御信号発生回路３４へは、Ｌ／
Ｒ判定回路３２からのワード線位置特定信号φＧが与え
られる。図２２においては図１４に示す３ウェイデコー
ダは用いられていない。グループ指定信号発生回路ブロ
ック１５０は論理ゲート回路としては、インバータ回路
を含んでいるだけである。したがってこのグループ指定
信号発生回路ブロック１５０の占有面積は、図１４に示
す３ウェイデコーダ３０の占有面積よりも大幅に低減す
ることができる（３ウェイデコーダには、各ワード線に
対応して複数の論理ゲートが必要とされる）。またグル
ープ指定信号発生回路ブロック１５０における信号伝搬
遅延は、出力部のインバータ段の遅延時間および信号線
１６２、１６４および１６６の放電に有する時間のみで
あり、高速でワード線グループ指定信号Ｔ１、Ｔ２およ
びＴ３を発生することができる。これにより、高密度高
集積化に適した構造を備える高速動作する半導体記憶装
置を実現することができる。

【０１５０】［第２の実施例］図２３はこの発明の第２
の実施例である半導体記憶装置のメモリセルアレイ部の
構成を示す図である。図２３に示す構成においては、ビ
ット線ＢＬ１およびＢＬ３の中央部に設けられた分離ト
ランジスタＤＧ１およびＤＧ３のゲートへは電源電位Ｖ
ｃｃレベルの一定の定電圧が与えられ、これらの分離ト
ランジスタＤＧ１およびＤＧ３は常時導通状態となる。
一方、ビット線ＢＬ２の中央に設けられた分離トランジ
スタＤＧ２は、分離制御信号φＤを受け、メモリセル選
択動作時にはビット線ＢＬ２は分割ビット線ＢＬ２Ｌお
よびＢＬ２Ｒに分割される。他の構成は図１に示す構成
と同様である。ビット線の分割が図１に示す構成と図２
３に示す構成とは異なっているため、この図２３に示す
構成において、ビット線とセンスアンプの接続態様も異
なる。以下に動作について説明する。

【０１５１】図２４に示すように、スタンバイ時におい
ては、接続制御信号φＡＬ、φＢＬ、φＣＬ、φＡＲ、
φＢＲ、およびφＣＲはすべて“Ｈ”にあり、また分離
制御信号φＤも“Ｈ”にある。ビット線ＢＬ１、ＢＬ２
およびＢＬ３はそれぞれ所定の基準電位（中間電位Ｖｃ
ｃ／２）にプリチャージ／イコライズされている。また
ビット線ＢＬ１はセンスアンプ１０Ｌおよび１０Ｒのセ
ンスノードＮＡに接続されており、またビット線ＢＬ２
はセンスアンプ１０Ｌおよび１０ＲのセンスノードＮＢ
に接続されかつセンスアンプ１２Ｌおよび１２Ｒのセン
スノードＮＡに接続されている。ビット線ＢＬ３はセン
スアンプ１２Ｌおよび１２ＲのセンスノードＮＢに接続
されている。

【０１５２】ロウアドレスストローブ信号／ＲＡＳ（図
示せず）が“Ｌ”に立下ると、メモリサイクルが始ま
る。このロウアドレスストローブ信号／ＲＡＳの立下り
に応答して内部ロウアドレスストローブ信号φＲＡＳが
発生され、図２５に示すように分離制御信号φＤが
“Ｌ”となる。これによりビット線ＢＬ２は分割ビット
線ＢＬ２ＬおよびＢＬ２Ｒに分割される。接続制御信号
φＡＬ、φＢＬ、φＣＬ、φＡＲ、φＢＲ、およびφＣ
Ｒはすべて“Ｈ”にある。内部ロウアドレスストローブ
信号φＲＡＳの立上りに応答して、ロウアドレス信号の
取込およびデコードが行なわれ、対応のワード線が選択
されて選択ワード線の電位が“Ｈ”に立上がる。ワード
線ＷＬ０が選択されたときには、ビット線ＢＬ１および
分割ビット線ＢＬ２Ｌにメモリセルのデータが伝達され
る。ワード線ＷＬ１が選択されたときには、分割ビット
線ＢＬ２Ｌおよびビット線ＢＬ３にメモリセルのデータ
が伝達される。ワード線ＷＬ２が選択されたときにはビ
ット線ＢＬ１およびＢＬ３にメモリセルのデータが伝達
される。

【０１５３】次に、図２６に示すように、接続制御信号
φＡＬ、φＢＬ、φＣＬ、φＡＲ、φＢＲおよびφＣＲ
をすべて“Ｌ”とし、センスアンプ１０Ｌ、１２Ｌ、１
０Ｒおよび１２Ｒをビット線ＢＬ１、ＢＬ２およびＢＬ
３から切り離す。この状態でセンスアンプ活性化信号φ
ＳＬおよびφＳＲを活性状態とする。図２６において
は、センスアンプ活性化信号の活性状態を“Ｈ”で示
す。この状態でデータの書込または読出が実行される。
センス動作の完了後、リストア動作が実行される。リス
トア動作時においては、ビット線とセンスアンプの接続
態様が異なる。以下、選択されたワード線のグループそ
れぞれについてリストア時のビット線とセンスアンプの
接続について説明する。

【０１５４】（ｉ）ワード線ＷＬ３ｎが選択されたと
き：図２７に示すように、接続制御信号φＡＬおよびφ
ＢＬは“Ｈ”とし、接続制御信号φＣＬは“Ｌ”とす
る。接続制御信号φＣＲを“Ｈ”にし、接続制御信号φ
ＡＲおよびφＢＲを“Ｌ”とする。分割ビット線ＢＬ２
Ｌがセンスアンプ１０ＬのセンスノードＮＢおよびセン
スアンプ１２ＬのセンスノードＮＡに接続される。セン
スアンプ１０ＲのセンスノードＮＡはビット線ＢＬ１に
接続される。センスアンプ１２ＲのセンスノードＮＢは
ビット線ＢＬ３に接続される。分割ビット線ＢＬ２Ｌの
容量はビット線ＢＬ１およびＢＬ３の容量よりも小さ
い。したがって、分割ビット線ＢＬ２Ｌ上に現れた読出
電圧（ワード線選択時に分割ビット線に現れる電位変化
量）はビット線ＢＬ１に現れる読出電圧よりも大きい。
したがって、センスアンプ１０ＬのセンスノードＮＢお
よびセンスアンプ１２ＬのセンスノードＮＡにはメモリ
セルＭＣ２の保持データに対応する信号電位が現れてお
り、接続制御信号φＡＬおよびφＢＬを“Ｈ”とするこ
とにより、センスアンプ１０ＬのセンスノードＮＢおよ
びセンスアンプ１２ＬのセンスノードＮＡが分割ビット
線ＢＬ２Ｌに接続され、メモリセルＭＣ２に対するリス
トア動作が実行される。

【０１５５】一方、ビット線ＢＬ１上のメモリセルＭＣ
１の保持データはセンスアンプ１０ＲのセンスノードＮ
Ａにより検知増幅されている。したがって、接続制御信
号φＣＲを“Ｈ”とすることにより、センスアンプ１０
ＲのセンスノードＮＡに保持されていたメモリセルＭＣ
１のデータがメモリセルＭＣ１へ書込まれることにな
り、メモリセルＭＣ１に対するリストア動作が実行され
る。ビット線ＢＬ３については、分割ビット線ＢＬ２Ｒ
にはメモリセルデータは伝達されていなかったため、セ
ンスアンプ１２Ｒがセンス動作をしても、ビット線ＢＬ
３には選択メモリセルは存在しないため、誤動作は生じ
ない。

【０１５６】（ii）ワード線ＷＬ（３ｎ＋１）が選択さ
れたとき：ワード線ＷＬ（３ｎ＋１）が選択された場合
には、図２８に示すように、接続制御信号φＡＬ、φＢ
Ｌ、およびφＣＲが“Ｈ”に設定され、接続制御信号φ
ＣＬ、φＡＲ、およびφＢＲが“Ｌ”に設定される。こ
の接続状態は図２７に示すワード線ＷＬ３ｎが選択され
たときの接続状態と同じである。この状態においても、
ビット線ＢＬ２Ｌ上のメモリセルＭＣ１およびビット線
ＢＬ３上のメモリセルＭＣ２に対するリストア動作が正
確に行なわれる。すなわち、分割ビット線ＢＬ２Ｌ上の
メモリセルＭＣ１に対してはセンスアンプ１０Ｌおよび
１２Ｌによりリストアが行なわれ、ビット線ＢＬ３上の
メモリセルＭＣ２に対してはセンスアンプ１２Ｒにより
リストアが実行される。この図２８に示す構成において
も、分割ビット線ＢＬ２Ｌの容量がビット線ＢＬ３のそ
れよりも小さいことを利用している。

【０１５７】（iii ）ワード線ＷＬ（３ｎ＋２）が選択
されたとき：この場合には、図２９に示すように、接続
制御信号φＣＬが“Ｈ”に設定され、残りの接続制御信
号φＡＬ、φＢＬ、φＡＲ、φＢＲ、およびφＣＲはす
べて“Ｌ”に設定される。ビット線ＢＬ１がセンスアン
プ１０ＬのセンスノードＮＡに接続され、ビット線ＢＬ
３がセンスアンプ１２ＬのセンスノードＮＢに接続され
る。したがってこの場合においても、ビット線ＢＬ１上
のメモリセルＭＣ１およびビット線ＢＬ３上のメモリセ
ルＭＣ２に対するリストア動作を確実に実行することが
できる。

【０１５８】図３０は、接続制御信号の動作時における
論理を示す図である。センス動作時には接続制御信号φ
ＡＬ〜φＣＬはすべて“Ｌ”である。ワード線ＷＬ３ｎ
の選択時にはリストア時接続制御信号φＡＬ、φＢＬお
よびφＣＲが“Ｈ”である。ワード線ＷＬ（３ｎ＋１）
の選択時においても、接続制御信号φＡＬ、φＢＬおよ
びφＣＲが“Ｈ”である。ワード線ＷＬ（３ｎ＋２）の
選択時には接続制御信号φＣＬが“Ｈ”である。

【０１５９】図３０に示す接続制御信号の論理は、図２
３に示す分離トランジスタＤＧ１〜ＤＧ３について左側
のワード線が接続されたときのものである。図２３に示
す分離トランジスタＤＧ１〜ＤＧ３に対して右側のワー
ド線が選択された場合には接続制御信号φＡＬ〜φＣＬ
と接続制御信号φＡＲ〜φＣＲの各動作における論理が
入れ代わる。選択ワード線がこの図２３に示す論理トラ
ンジスタＤＧ１〜ＤＧ３の右側に存在するか左側に存在
するかは、内部ロウアドレス信号のたとえば最上位ビッ
トＡｎの値により識別することができる。スタンバイ時
においては、接続制御信号φＡＬ〜φＣＬ、φＡＲ〜φ
ＣＲがすべて“Ｈ”である。

【０１６０】図３１は、図３０に示す論理を実現するた
めの回路構成の一例を示す図である。図３１において、
センス開始指示信号φＳＩおよびリストア開始指示信号
φＲＩは図２２に示す制御信号と同じである。図３１に
おいて、接続制御信号発生系は、センス開始指示信号φ
ＳＩおよびリストア開始指示信号φＲＩを受ける２入力
ＥＸＮＯＲ回路２０２と、ワード線グループ指定信号Ｔ
１およびＴ２を受ける２入力ＯＲ回路２０４と、ＥＸＮ
ＯＲ回路２０２の出力とＯＲ回路２０４の出力を受ける
ＡＮＤ回路２０６と、ＥＸＮＯＲ回路２０２の出力とワ
ード線グループ指定信号Ｔ３を受けるＡＮＤ回路２０８
を含む。ＥＸＮＯＲ回路２０２は、リストア開始時すな
わちセンス開始指示信号φＳＩおよびリストア開始指示
信号φＲＩがともに“Ｈ”となったときに“Ｈ”の信号
を出力する。ＯＲ回路２０４は、ワード線グループ指定
信号Ｔ１およびＴ２の一方が“Ｈ”となったとき“Ｈ”
の信号を出力する。したがって、ＡＮＤ回路２０６から
は、センス動作時には“Ｌ”の信号が出力され、リスト
ア動作時においてワード線グループ指定信号Ｔ１および
Ｔ２の一方が“Ｈ”となると“Ｈ”の信号が出力され
る。ＡＮＤ回路２０８からは、リストア動作時において
ワード線グループ指定信号Ｔ３が“Ｈ”となったときに
“Ｈ”の信号が出力される。

【０１６１】接続制御信号発生系はさらに、内部ロウア
ドレス信号の最上位ビットＡｎとＡＮＤ回路２０６の出
力を受けるＡＮＤ回路２１０と、ＡＮＤ回路２０６の出
力と内部ロウアドレス信号の最上位ビットＡｎを反転し
て受けるＡＮＤ回路２１２と、ＡＮＤ回路２０８の出力
とロウアドレス信号最上位ビットＡｎを受けるＥＸＮＯ
Ｒ回路２１４と、ＡＮＤ回路２０８の出力とロウアドレ
ス信号の最上位ビットＡｎを受けるＥＸＯＲ回路２１６
と、内部ロウアドレスストローブ信号φＲＡＳの反転信
号／φＲＡＳとＡＮＤ回路２１０の出力を受けるＯＲ回
路２１８と、反転内部ロウアドレスストローブ信号／φ
ＲＡＳとＡＮＤ回路２１２の出力を受けるＯＲ回路２２
０と、ＥＸＮＯＲ回路２１４の出力と反転内部ロウアド
レスストローブ信号／φＲＡＳを受けるＯＲ回路２２２
と、反転内部ロウアドレスストローブ信号／φＲＡＳと
ＥＸＯＲ回路２１６の出力を受けるＯＲ回路２２４を含
む。ＯＲ回路２１８から接続制御信号φＡＬおよびφＢ
Ｌが出力される。

【０１６２】ＯＲ回路２２０から接続制御信号φＡＲお
よびφＤＲが出力される。ＯＲ回路２２２から接続制御
信号φＣＲが出力される。ＯＲ回路２２４から接続制御
信号φＣＬが出力される。

【０１６３】図３０に示す接続制御信号の論理はロウア
ドレスの最上位ビットＡｎが“Ｈ”のときに実現され
る。最上位ビットＡｎが“Ｈ”のときには、ＡＮＤ回路
２１０はバッファ回路として機能し、ＡＮＤ回路２１２
は“Ｌ”の信号を出力する。ＥＸＮＯＲ回路２１４は、
最上位ビットＡｎが“Ｈ”のときにはバッファ回路とし
て機能し、最上位ビットＡｎが“Ｌ”のときにはインバ
ータとして機能する。ＥＸＯＲ回路２１６は最上位ビッ
トＡｎが“Ｈ”のときにはインバータとして機能し、最
上位ビットＡｎが“Ｌ”のときにはバッファとして機能
する。したがって、ＥＸＮＯＲ回路２１４の出力とＥＸ
ＯＲ回路２１６の出力は常時論理が反転する。ＯＲ回路
２１８、２２０、２２２および２２４は反転内部ロウア
ドレスストローブ信号／ＲＡＳが“Ｌ”のときにはバッ
ファとして機能し、この反転内部ロウアドレスストロー
ブ信号／ＲＡＳが“Ｈ”のときにはＯＲ回路２１８、２
２０、２２２、および２２４は“Ｈ”の信号を出力す
る。これにより、スタンバイ時には“Ｈ”となり、セン
ス動作時には“Ｌ”となり、リストア動作時には選択的
に“Ｈ”または“Ｌ”となる接続制御信号が発生され
る。

【０１６４】図３２は、１ビットのデータの入出力を行
なう部分の構成を示す図である。図３２においては、４
つのセンスアンプ１０Ｌ、１２Ｌ、１０Ｒおよび１２Ｒ
を代表的に示す。データ読出系は、センスアンプ１０Ｌ
に対応して設けられた内部データ線ＩＯｂおよび／ＩＯ
ｂと、センスアンプ１２Ｌに対応して設けられる内部デ
ータ線ＩＯａおよび／ＩＯａと、センスアンプ１０Ｒに
対応して設けられる内部データ線ＩＯｃおよび／ＩＯｃ
と、センスアンプ１２Ｒに対応して設けられるメインデ
ータ線ＩＯｄおよび／ＩＯｄを含む。センスアンプ１０
Ｌ、１２Ｌ、１０Ｒおよび１２Ｒは、列選択信号Ｙに従
って対応の内部データ線に接続される。この列選択信号
はコラムデコーダ４２から出力される。ＩＯ選択回路２
３０は、ワード線グループ指定信号Ｔ１、Ｔ２およびＴ
３と、最下位コラムアドレス信号ビットＣＡ０と最上位
ロウアドレス信号ビットＡｎに従って４対の内部データ
線から１対の内部データ線を選択して入出力回路２３２
に接続する。

【０１６５】列選択信号Ｙは内部コラムアドレス信号の
うち最下位ビットＣＡ０を除く残りの上位コラムアドレ
ス信号ビットをデコードして発生されて４つのセンスア
ンプ１０Ｌ、１２Ｌ、１０Ｒおよび１２Ｒを対応の内部
データ線に接続する。コラムアドレスストローブ信号φ
ＣＡＳに応答してコラムアドレスバッファ２４１が内部
コラムアドレス信号を生成し、その最下位ビットＣＡ０
がＩＯ選択回路２３０へ与えられる。残りの内部コラム
アドレス信号はコラムデコーダ２４２によりデコードさ
れて列選択信号Ｙが生成される。

【０１６６】図３３に、ＩＯ選択回路２３０の選択動作
を示す。最上位ロウアドレス信号ビットＡｎが“Ｈ”の
とき（図２３に示す左側の分割メモリセルアレイ内に選
択ワード線が存在するとき）、最下位コラムアドレス信
号ビットＣＡの値およびワード線グループ指定信号Ｔ１
〜Ｔ３の値に従って選択される内部データ線の種類が決
定される。

【０１６７】（ｉ）ＣＡ＝０のとき：２つのメモリセル
のうち上側のメモリセルを指定 この状態においては、ワード線ＷＬ３ｎが選択された場
合には、内部データ線ＩＯｃ、および／ＩＯｃが選択さ
れる（図２７参照）。ワード線ＷＬ（３ｎ＋１）が選択
された場合には、内部データ線ＩＯａ、／ＩＯａが選択
される（図２８参照）。ワード線ＷＬ（３ｎ＋２）が選
択された場合には、内部データ線ＩＯｂ、および／ＩＯ
ｂが選択される（図２９参照）。

【０１６８】（ii）ＣＡ＝１のとき：２つのメモリセル
のうち下側のメモリセルを指定 この場合には、ワード線ＷＬ３ｎが選択された場合に
は、内部データ線ＩＯｂ、および／ＩＯｂが選択される
（図２７参照）。ワード線ＷＬ（３ｎ＋１）が選択され
た場合には、内部データ線ＩＯｄ、／ＩＯｄが選択され
る（図２８参照）。ワード線ＷＬ（３ｎ＋２）が選択さ
れた場合には、内部データ線ＩＯａ、および／ＩＯａが
選択される（図２９参照）。

【０１６９】［Ａｎ＝０のとき］この状態は、図２３に
示す右側の分割アレイにおいて選択ワード線が存在する
状態を示す。この場合においても、最下位コラムアドレ
ス信号ビットＣＡ０の値に従って異なる内部データ線が
選択される。

【０１７０】（ｉ）ＣＡ＝０のとき：ワード線ＷＬ３ｎ
が選択された場合には、内部データ線ＩＯｂ、／ＩＯｂ
が選択される。ワード線ＷＬ（３ｎ＋１）が選択された
場合には、内部データ線ＩＯｄ、／ＩＯｄが選択され
る。ワード線ＷＬ（３ｎ＋２）が選択された場合には、
内部データ線ＩＯｃ、および／ＩＯｃが選択される。

【０１７１】（ii）ＣＡ＝１のとき：ワード線ＷＬ３ｎ
が選択された場合には、内部データ線ＩＯｃおよび／Ｉ
Ｏｃが選択される。ワード線ＷＬ（３ｎ＋１）が選択さ
れた場合には、内部データ線ＩＯａおよび／ＩＯａが選
択される。ワード線ＷＬ（３ｎ＋２）が選択された場合
には、内部データ線ＩＯｄ、および／ＩＯｄが選択され
る。

【０１７２】図３３に示す制御動作は、通常のマルチプ
レクサを用いて容易に実現することができる。３つの信
号ＡｎおよびＣＡ０およびワード線グループ指定信号Ｔ
ｉ（ｉ＝１〜３）を組合せて対応の内部データ線を選択
する構成を利用すればよい。

【０１７３】上述の構成を用いることにより、複雑な内
部デコード動作を行なうことなく容易に１ビットのデー
タの入出力を正確に行なうことができる。なお、ワード
線グループ指定信号については、３ウェイデコーダが用
いられてもよく、また図１９に示す回路ブロック１５０
の構成が利用されてもよい。

【０１７４】以上のように、この第２の実施例に従え
ば、センス動作までに３つのワード線グループのうちの
１つを選択する動作を完了する必要がなく、速いタイミ
ングでセンス動作を行なうことができ、高速でデータの
入出力を行なうことができる。また、ワード線およびビ
ット線の３つの交差点の中で２つのメモリセルが配置さ
れるため、高密度でメモリセルを配置することができ
る。

【０１７５】［第３の実施例］図３４は、この発明の第
３の実施例である半導体記憶装置のメモリセルアレイ部
の構成を示す図である。図３４においては、１組のビッ
ト線（３本のビット線）に対する構成を示す。

【０１７６】図３４において、メモリセルアレイは、列
方向（ビット線延在方向）に沿って４つのメモリブロッ
クＭＧ０〜ＭＧ３に分割される。ビット線ＢＬ１は、分
離トランジスタＤＴ１０、ＤＴ１１、およびＤＴ１２に
より、４つのメモリブロックに対応して４つの分割ビッ
ト線ＢＬ１０、ＢＬ１１、ＢＬ１２およびＢＬ１３に分
割される。分割ビット線ＢＬ１０にはメモリブロックＭ
Ｇ０に含まれるメモリセルＭＣが接続される。分割ビッ
ト線ＢＬ１１には、メモリブロックＭＧ１に含まれるメ
モリセルが接続される。分割ビット線ＢＬ１２にはメモ
リブロックＭＧ２に含まれるメモリセルが接続される。
分割ビット線ＢＬ１３にはメモリブロックＭＧ３に含ま
れるメモリセルが接続される。分離トランジスタＤＴ１
０、ＤＴ１１、およびＤＴ１２のゲートへは、それぞれ
分離制御信号φＤ１、φＤ２、およびφＤ４が与えられ
る。これらの分離制御信号φＤ１、φＤ２、およびφＤ
４は、後にその構成は説明するが、選択されたワード線
が含まれるメモリブロックに応じて選択的に活性／非活
性化される。

【０１７７】ビット線ＢＬ２は、分離トランジスタＤＴ
ａにより２つの分割ビット線ＢＬ２ＬおよびＢＬ２Ｒに
分割される。分割ビット線ＢＬ２Ｌにはメモリブロック
ＭＧ０およびＭＧ１に含まれるメモリセルが接続され、
分割ビット線ＢＬ２ＲにはメモリブロックＭＧ２および
ＭＧ３に含まれるメモリセルが接続される。分離トラン
ジスタＤＴａのゲートへは分離制御信号φＤ３が与えら
れる。

【０１７８】ビット線ＢＬ３は、分離トランジスタＤＴ
３０、ＤＴ３１およびＤＴ３２により、４つの分割ビッ
ト線ＢＬ３１、ＢＬ３２、ＢＬ３３に分割される。分割
ビット線ＢＬ３０には、メモリブロックＭＧ０に含まれ
るメモリセルが接続され、分割ビット線ＢＬ３１にはメ
モリブロックＭＧ１に含まれるメモリセルが接続され
る。分割ビット線ＢＬ３２には、メモリブロックＭＧ２
に含まれるメモリセルが接続され、分割ＢＬ３３にはメ
モリブロックＭＧ３に含まれるメモリセルが接続され
る。分離トランジスタＤＴ３０、ＤＴ３１およびＤＴ３
２のゲートへは、分離制御信号φＤ１、φＤ２およびφ
Ｄ４が与えられる。

【０１７９】分割ビット線ＢＬ１０ＨＡ続ゲートＴＧ１
Ｌを介してセンスアンプ１０Ｌの一方のセンスノードに
接続される。分割ビット線ＢＬ２Ｌは、接続ゲートＴＧ
２Ｌを介してセンスアンプ１０Ｌの他方のセンスノード
に接続され、かつ接続ゲートＴＧ３Ｌを介してセンスア
ンプ１２Ｌの一方のセンスノードに接続される。分割ビ
ット線ＢＬ３０は、接続ゲートＴＧ４Ｌを介してセンス
アンプ１２Ｌの他方のセンスノードに接続される。接続
ゲートＴＧ１Ｌのゲートには接続制御信号φＣが与えら
れる。接続ゲートＴＧ２Ｌのゲートへは接続制御信号φ
ＡＬに与えられ、接続ゲートＴＧ３Ｌのゲートへは接続
制御信号φＢＬが与えられる。接続ゲートＴＧ４Ｌのゲ
ートへは接続制御信号φＣＬが与えられる。

【０１８０】分割ビット線ＢＬ１３は接続ゲートＴＧ１
Ｒを介してセンスアンプ１０Ｒの一方のセンスノードに
接続される。分割ビット線ＢＬ２Ｒは接続ゲートＴＧ２
Ｒを介してセンスアンプ１０Ｒの他方のセンスノードに
接続され、かつ接続ゲートＴＧ３Ｒを介してセンスアン
プ１２Ｒの一方のセンスノードに接続される。分割ビッ
ト線ＢＬ１３は、接続ゲートＴＧ４Ｒを介してセンスア
ンプ１２Ｒの他方のセンスノードに接続される。接続ゲ
ートＴＧ１Ｒのゲートへは接続制御信号φＣＲが与えら
れ、接続ゲートＴＧ２Ｒのゲートへは接続制御信号φＡ
Ｒが与えられ、接続ゲートＴＧ３Ｒのゲートへは接続制
御信号φＢＲが与えられる。接続ゲートＴＧ４Ｒのゲー
トへは接続制御信号φＣＲが与えられる。

【０１８１】４つのメモリブロックＭＧ０〜ＭＧ３は、
２ビットの内部ロウアドレス信号により識別される。図
３４においては、一例として、ロウアドレス信号の最上
位２ビットＡｎおよびＡｎ_-1によりメモリブロックＭＧ
０〜ＭＧ３が指定される場合が示される。

【０１８２】メモリセルＭＣは、列方向および行方向い
ずれの方向においても、ワード線とビット線の３つの交
差点あたり２個のメモリセルが配置される。次に動作に
ついて説明する。

【０１８３】スタンバイ時においては、図３５に示すよ
うに、分離制御信号および接続制御信号はすべて“Ｈ”
にあり、ビット線ＢＬ１はセンスアンプ１０Ｌおよび１
０ＲのセンスノードＮＡに接続され、ビット線ＢＬ２は
センスアンプ１０Ｌおよび１０ＲのセンスノードＮＢに
接続されるとともにセンスアンプ１２Ｌおよび１２Ｒの
センスノードＮＡに接続される。ビット線ＢＬ３はセン
スアンプ１２Ｌおよび１２ＲのセンスノードＮＢに接続
される。これらのビット線ＢＬ１、ＢＬ２、およびＢＬ
３はすべて所定の電位（中間電位）にプリチャージされ
かつイコライズされている。

【０１８４】メモリセル選択動作が始まると、ロウアド
レスストローブ信号／ＲＡＳが“Ｌ”に立下り、内部ロ
ウアドレスストローブ信号が“Ｈ”となる。この内部ロ
ウアドレスストローブ信号の立上りに応答して、内部ロ
ウアドレス信号が取り込まれ、内部ロウアドレス信号が
発生される。この内部ロウアドレス信号の最上位２ビッ
トの値に従って、分離制御信号が選択的に非活性化され
る。

【０１８５】今、図３６に示すように、メモリブロック
ＭＧ０に含まれるワード線ＷＬ０が指定された状態を考
える。この場合には、分離制御信号φＤ１およびφＤ３
が“Ｌ”となり、分離ゲートＤＴ１０がオフ状態とな
り、分割ビット線ＢＬ１Ｌのみがセンスアンプ１０Ｌの
センスノードＮＡに接続される。同様に分離ゲートＤＴ
ａがオフ状態となり、分割ビット線ＢＬ２Ｌがセンスア
ンプ１０ＬのセンスノードＮＢおよびセンスアンプ１２
ＬのセンスノードＮＡに接続される。またセンスアンプ
１２ＬのセンスノードＮＢには分割ビット線ＢＬ３Ｌが
接続される（分離ゲートＤＴ３０は分離制御信号φＤ１
によりオフ状態になる）。このときまた接続制御信号φ
ＡＲ、φＢＲ、およびφＣＲは“Ｌ”に設定される。

【０１８６】この図３６に示す構成において、選択ワー
ド線ＷＬ０の電位が“Ｈ”に立上ると、センスアンプ１
０ＬのセンスノードＮＡに分割ビット線ＢＬ１０上のメ
モリセルＭＣのデータが伝達され、センスアンプ１０Ｌ
のセンスノードＮＢおよびセンスアンプ１２Ｌのセンス
ノードＮＡには分割ビット線ＢＬ２Ｌ上のメモリセルの
データが伝達される。分割ビット線ＢＬ２Ｌの長さ（容
量）は分割ビット線ＢＬ１Ｌのそれよりも十分大きい。
したがって、センスアンプ１０ＬのセンスノードＮＡに
は、センスアンプ１０ＬのセンスノードＮＢの電位変化
よりも大きい電位変化が生じる。

【０１８７】次いで、図３７に示すように、接続制御信
号φＡＬ、φＢＬ、φＣＬをすべて“Ｌ”とし、分割ビ
ット線ＢＬ１Ｌ、ＢＬ２Ｌ、およびＢＬ３Ｌをセンスア
ンプ１０Ｌおよび１２Ｌから分離する。次いでセンスア
ンプ活性化信号φＳＬを活性状態とし、センスアンプ１
０Ｌおよび１２Ｌによりそれらのセンスノード上の信号
電位を差動的に増幅する。センスアンプ１０Ｌのセンス
ノードＮＡには分割ビット線ＢＬ１Ｌ上のメモリセルの
データが保持されており、センスアンプ１２Ｌのセンス
ノードＮＡには分割ビット線ＢＬ２Ｌ上のメモリセルの
データが保持されている。

【０１８８】リストア動作時においては、図３８に示す
ように、接続制御信号φＢＬ、φＣＬを“Ｈ”とし、接
続制御信号φＡＬを“Ｌ”とする。これにより、センス
アンプ１０ＬのセンスノードＮＡが分割ビット線ＢＬ１
Ｌに接続され、センスアンプ１２ＬのセンスノードＮＡ
が分割ビット線ＢＬ２Ｌに接続される。残りの接続制御
信号および分離制御信号はセンス動作時の状態を保持し
ている。

【０１８９】これにより、分割ビット線ＢＬ１Ｌおよび
ＢＬ２Ｌ上の選択されたメモリセルへのリストア動作が
完了する。

【０１９０】メモリブロックＭＧ０に含まれるワード線
が選択された場合、センス動作完了までは、図３６およ
び図３７に示す動作と同じ動作が実行される。選択され
たワード線が属するグループに従ってリストア動作時に
おけるセンスアンプと分割ビット線の接続態様が異な
る。

【０１９１】図３９（Ａ）に示すように、メモリブロッ
クＭＧ０においてワード線ＷＬ１が選択された場合に
は、リストア動作時には、接続制御信号φＡＬおよびφ
ＣＬが“Ｈ”に設定され、接続制御信号φＢＬが“Ｌ”
に設定される。これにより、センスアンプ１０Ｌのセン
スノードＮＢは分割ビット線ＢＬ２Ｌに接続され、セン
スアンプ１２ＬのセンスノードＮＢは分割ビット線ＢＬ
３０に接続される。分割ビット線ＢＬ２Ｌの容量（長
さ）は分割ビット線ＢＬ３０の容量（長さ）よりも大き
い。したがって、センスアンプ１０ＬのセンスノードＮ
Ｂには分割ビット線ＢＬ２Ｌ上のメモリセルへ書込むべ
き信号電位が保持されており、センスアンプ１２Ｌのセ
ンスノードＮＢには分割ビット線ＢＬ３０上のメモリセ
ルが保持すべき信号電位が保持されている。したがっ
て、図３９（Ａ）に示すように、接続制御信号φＡＬお
よびφＣＬを“Ｈ”にすることによって選択されたメモ
リセルに対し正確にリストア動作を実行することができ
る。

【０１９２】メモリブロックＭＧ０においてワード線Ｗ
Ｌ２が選択された場合には、リストア動作時には接続制
御信号φＣＬが“Ｈ”に設定され、接続制御信号φＡＬ
およびφＢＬは“Ｌ”に設定される。これにより、分割
ビット線ＢＬ１０はセンスアンプ１０Ｌのセンスノード
ＮＡに接続され、分割ビット線ＢＬ３０はセンスアンプ
１２ＬのセンスノードＮＢに接続される。これにより、
分割されたメモリセルに対し正確にリストア動作を実行
することができる。

【０１９３】メモリブロックＭＧ１に含まれるワード線
が選択された場合には、分離制御信号φＤ２が“Ｌ”に
設定され、分離制御信号φＤ３が“Ｈ”に設定される。
この設定は、先に説明したように、メモリ選択動作開始
時において与えられるロウアドレス信号の最上位２ビッ
トの値により実現される。接続制御信号φＡＬ、φＢ
Ｌ、およびφＣＬは“Ｈ”に設定され、接続制御信号φ
ＡＬ、φＢＬおよびφＣＬは“Ｌ”に設定される。分割
ビット線ＢＬ１０およびＢＬ１１がセンスアンプ１０Ｌ
のセンスノードＮＡに接続され、ビット線ＢＬ２（ＢＬ
２ＬおよびＢＬ２Ｒ）がセンスアンプ１０Ｌのセンスノ
ードＮＢおよびセンスアンプ１２ＬのセンスノードＮＡ
に接続される。センスアンプ１２ＬのセンスノードＮＢ
には、分割ビット線ＢＬ３０およびＢＬ３１が接続され
る。

【０１９４】この接続形態は、分割ビット線ＢＬ１０お
よびＢＬ１１を分割ビット線ＢＬ１Ｌとし、かつ分割ビ
ット線ＢＬ３０およびＢＬ３１を分割ビット線ＢＬ３Ｌ
とすれば、図１に示す第１の実施例の分割ビット線とセ
ンスアンプの接続形態と同じである。したがって、この
メモリブロックＭＧ１に含まれるワード線が選択された
場合には、第１の実施例の場合と同様にして、センスお
よびリストア動作が実行される。すなわち、センス動作
時においては、図３７に示すように、接続制御信号φＡ
Ｌおよび、φＢＬおよびφＣＬが“Ｌ”に設定され、セ
ンスアンプ１０Ｌおよび１２Ｌは、分割ビット線ＢＬ１
Ｌ、ＢＬ３Ｌおよびビット線ＢＬ２から切り離されてセ
ンス動作が実行される。リストア動作時においては、メ
モリブロックＭＧ１に含まれるワード線が属するグルー
プに従って接続形態が異なる。このリストア動作時の接
続形態は図３８、図３９（Ａ）および図３９（Ｂ）にそ
れぞれ示すものと同じである。単に分離制御信号の状態
が異なっているだけである。したがってその説明は省略
する。

【０１９５】メモリブロックＭＧ２のワード線ＷＬが選
択された場合には、図４１に示すように、分離制御信号
φＤ１、φＤ３、およびφＤ４が“Ｈ”を維持し、分離
制御信号φＤ２が“Ｌ”に設定される。接続制御信号に
ついては、接続制御信号φＡＬ、φＢＬ、φＣＬが
“Ｌ”に設定され、接続制御信号φＡＲ、φＢＲ、およ
びφＣＲが“Ｈ”に設定される。分割ビット線ＢＬ１Ｒ
がセンスアンプ１０ＲのセンスノードＮＡに接続され
る。ビット線ＢＬ２がセンスアンプ１０Ｒのセンスノー
ドＮＢおよびセンスアンプ１２ＲのセンスノードＮＡに
接続される。分割ＢＬ３Ｒはセンスアンプ１２Ｒのセン
スノードＮＢに接続される。

【０１９６】この後、センスアンプ１０Ｒおよび１２Ｒ
によるセンス動作およびリストア動作が実行される。こ
のセンス動作およびリストア動作は第１の実施例におけ
る場合と同様である。メモリブロックＭＧ２において選
択されたワード線ＷＬが含まれるグループ（ＷＬ３ｎ、
ＷＬ（３ｎ＋１）およびＷＬ（３ｎ＋２））に従ってリ
ストア動作時の接続形態が決定される。このリストア動
作時の接続形態は第１の実施例の場合と同様である。

【０１９７】図４２に、メモリブロックＭＧ３のメモリ
セルが選択されたときのセンスアンプとビット線の接続
態様を示す。メモリブロックＭＧ３に含まれるワード線
（またはメモリセル）が選択された場合には、分離制御
信号φＤ３およびφＤ４が“Ｌ”に設定される。分離制
御信号φＤ１およびφＤ２は“Ｈ”を維持する。接続制
御信号φＡＲ、φＢＲ、およびφＣＲが“Ｈ”となり、
接続制御信号φＡＬ、φＢＬおよびφＣＬは“Ｌ”に設
定される。分割ビット線ＢＬ１はセンスアンプ１０Ｒの
センスノードＮＡに接続されて分割ビット線ＢＬ２Ｒは
センスアンプ１０ＲのセンスノードＮＢおよびセンスア
ンプ１２ＲのセンスノードＮＡに接続される。分割ビッ
ト線ＢＬ３３はセンスアンプ１２ＲのセンスノードＮＢ
に接続される。分割ビット線ＢＬ１３と分割ビット線Ｂ
Ｌ１０〜ＢＬ１２は分離され、分割ビット線ＢＬ３３は
分割ビット線ＢＬ３０〜ＢＬ３２と分離される。この接
続態様においても、分割ビット線ＢＬ２Ｒの容量（長
さ）は分割ビット線ＢＬ１３およびＢＬ３３のそれより
も大きいため、センスアンプ１０Ｒおよび１２Ｒにより
正確にセンスおよびリストア動作を実行することができ
る。リストア動作時におけるセンスアンプ１０Ｒ、およ
び１２Ｒと分割ビット線ＢＬ１３、ＢＬ２ＲおよびＢＬ
３３の接続は、図３１および図３９（Ａ）および（Ｂ）
に示す接続制御信号φＡＬ、φＢＬ、およびφＣＬをそ
れぞれ接続制御信号φＡＲ、φＢＲ、およびφＣＲに置
換えることにより実現される。

【０１９８】接続制御信号φＡＬ、φＢＬ、およびφＣ
Ｌ、φＡＲ、φＢＲおよびφＣＲの状態は、分割された
メモリセル（ワード線）がメモリブロックＭＧ０および
ＭＧ１、ならびにメモリブロックＭＧ２およびＭＧ３の
いずれのブロックに含まれるかにより決定される。この
構成は、ロウアドレス信号の最下位ビットを用いて実現
することができ、第１の実施例における接続制御信号発
生回路（図１５および図１６参照）を利用することがで
きる。

【０１９９】またデータの入出力の構成も図１８を参照
して説明した第１の実施例の構成を利用することができ
る。

【０２００】図４３に、分離制御信号の論理および分離
制御信号発生回路の構成の一例を示す。図４３（Ａ）に
示すように、上位２ビットのアドレス信号Ａｎ、Ａｎ_-1
の値に従って、分離制御信号φＤ１〜φＤ４が選択的に
活性化／非活性化される。上位２ビットのアドレス信号
が（１，１）のときにはメモリブロックＭＧ０が指定さ
れる。このときに、分離制御信号φＤ１およびφＤ３が
“Ｌ”となる。上位２ビットのアドレス信号Ａｎ、およ
びＡｎ_-1が（１，０）および（０，１）であり、メモリ
ブロックＭＧ１およびＭＧ２が指定された場合には、分
離制御信号φＤ２が“Ｌ”となる。２ビットアドレス信
号ＡｎおよびＡｎ_-1が（０，０）の場合には、メモリブ
ロックＭＢ３が選択されており、この場合には、論理制
御信号φＤ３およびφＤ４が“Ｌ”となる。

【０２０１】図４３（Ｂ）に示すように、分離制御信号
発生回路は、アドレス信号ビットＡｎおよびＡｎ_-1を受
けるＮＯＲ回路３０２と、アドレス信号ビットＡｎおよ
びＡｎ_-1を受ける２入力ＥＸＮＯＲ回路３０４と、アド
レス信号ビットＡｎおよびＡｎ−１を受ける２入力ＮＡ
ＮＤ回路３０６と、ＥＸＮＯＲ回路３０４の出力を反転
するインバータ回路３０８と、ＮＯＲ回路３０２の出力
と反転内部ロウアドレスストローブ信号／φＲＡＳを受
ける２入力ＯＲ回路３０５と、インバータ回路３０８の
出力と反転内部ロウアドレスストローブ信号／φＲＡＳ
を受ける２入力ＯＲ回路３１２と、ＥＸＮＯＲ回路３０
４の出力と反転内部ロウアドレスストローブ信号／φＲ
ＡＳを受ける２入力ＯＲ回路３１４と、反転内部ロウア
ドレスストローブ信号／φＲＡＳとＮＡＮＤ回路３０６
の出力を受けるＯＲ回路３１６を含む。

【０２０２】ＯＲ回路３１０から分離制御信号φＤ４が
出力される。ＯＲ回路３１２から分離制御信号φＤ３が
出力される。ＯＲ回路３１４から分離制御信号φＤ２が
出力される。ＯＲ回路３１６から分離制御信号φＤ１が
出力される。ＯＲ回路３１０、３１２および３１６のそ
れぞれの一方入力に反転内部ロウアドレスストローブ信
号／φＲＡＳを与えているのは、スタンバイ時において
分離制御信号φＤ１〜φＤ４をすべて“Ｈ”に設定する
ためである。

【０２０３】［実施例４］図４４は、この発明の第４の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図４４において、メモリセルアレイは図５６に示す
従来の半導体記憶装置と同様の構成を備える。すなわ
ち、３本のビット線が組をなすように配置され、１つの
ビット線の組において１本のワード線と２つのビット線
の交差部にメモリセルＭＣが配置される。図４４におい
ては、４本のワード線ＷＬ０〜ＷＬ３と、３本のビット
線ＢＬ１〜ＢＬ３を代表的に示す。ワード線ＷＬ０とビ
ット線ＢＬ１およびＢＬ２との交差部にそれぞれメモリ
セルＭＣが配置される。ワード線ＷＬ１とビット線ＢＬ
２およびＢＬ３の交差部にそれぞれメモリセルＭＣが配
置される。ワード線ＷＬ２とビット線ＢＬ１およびＢＬ
３の交差部にメモリセルＭＣが配置される。ワード線Ｗ
Ｌ３は、ワード線ＷＬ０と同じメモリセル配置を備え
る。すなわち、ワード線も同様に３つのグループに分割
される。

【０２０４】ワード線ＷＬ０〜ＷＬ３それぞれに対応し
て、与えられたアドレス信号Ｘｉ，ｊ，ｋ（Ｘｉ，Ｘｊ
およびＸｋのプリデコード信号）に従ってワード線選択
信号を発生する単位ロウデコーダＲＤ０〜ＲＤ３と、単
位ロウデコーダＲＤ０〜ＲＤ３それぞれに対応して設け
られ、対応の単位ロウデコーダの出力信号に応答して対
応のワード線ＷＬ０〜ＷＬ３へワード線駆動信号を伝達
するワード線ドライブ回路ＷＤ０〜ＷＤ３が設けられ
る。

【０２０５】単位ロウデコーダＲＤ０〜ＲＤ３の各々
は、アドレス信号（プリデコード信号）Ｘｉ，Ｘｊおよ
びＸｋを受けるＮＡＮＤゲート３００と、ＮＡＮＤゲー
ト３００の出力信号を受けるインバータ３０１と、イン
バータ３０１の出力信号を受けるインバータ３０２を含
む。ワード線ドライブ回路ＷＤ０〜ＷＤ３の各々は、ｐ
チャネルＭＯＳトランジスタＰＱとｎチャネルＭＯＳト
ランジスタＮＱとから構成されるインバータで構成され
る。ｐチャネルＭＯＳトランジスタＰＱのソースへは高
電圧Ｖｐｐが印加される。これにより、選択ワード線へ
は高電圧Ｖｐｐ（電源電圧Ｖｃｃよりも高い電圧レベ
ル）のワード線駆動信号が伝達される。この高電圧Ｖｐ
ｐをワード線駆動信号として伝達する構成の場合、ワー
ドドライバＷＤ０〜ＷＤ３の各々が、いわゆる「ハーフ
ラッチ」の構成を有し、対応のワード線上の電圧が接地
電位レベルのときに導通して高電圧Ｖｐｐをワード線ド
ライブ回路の入力部へ伝達するｐチャネルＭＯＳトラン
ジスタが設けられてもよい。またこれに代えて、単位ロ
ウデコーダＲＤ０〜ＲＤ３の各々が、高電圧Ｖｐｐを一
方動作電源電圧として動作する構成が利用されてもよ
い。

【０２０６】ワード線ＷＬ０〜ＷＬ３のそれぞれのグル
ープに対応して３本の信号線ＳＧ０〜ＳＧ２が設けられ
る。信号線ＳＧ０〜ＳＧ２上の信号Ｔ０〜Ｔ２により、
いずれのグループのワード線が選択されたかを識別す
る。この選択ワード線グループを識別するために、ワー
ド線ＷＬ０〜ＷＬ３それぞれに対応してグループ検出用
のトランジスタ素子ＤＴ０〜ＤＴ３が設けられる。トラ
ンジスタ素子ＤＴ０〜ＤＴ３の各々は、ｎチャネルＭＯ
Ｓトランジスタで構成され、対応の単位ロウデコーダに
含まれるインバータ３０１の出力信号をそのゲートに受
け、対応のワード線が属するグループに対応する信号線
を接地電位レベルへ放電する。すなわちトランジスタ素
子ＤＴ０は、導通時、信号線ＳＧ０を接地電位レベルへ
放電し、トランジスタ素子ＤＴ１は、導通時、信号線Ｓ
Ｇ１を接地電位レベルへ放電し、トランジスタ素子ＤＴ
２は、信号線ＳＧ２を接地電位レベルへ放電し、トラン
ジスタ素子ＤＴ３は、信号線ＳＧ０を接地電位レベルへ
放電する。

【０２０７】単位ロウデコーダＲＤ０〜ＲＤ３において
は、対応のワード線が指定されたとき、ＮＡＮＤゲート
３００の出力信号がＬレベルとされ、インバータ３０１
の出力信号がＨレベルとなる。したがって、選択された
ワード線に対応して設けられたトランジスタ素子ＤＴ
（ＤＴ０〜ＤＴ３）が導通し、対応の信号線ＳＧ（ＳＧ
０〜ＳＧ２）の電位が接地電位レベルへ放電される。

【０２０８】信号線ＳＧ０〜ＳＧ２が、選択時に接地電
位レベルへ放電されるのを可能とするために、信号線Ｓ
Ｇ０〜ＳＧ２それぞれに対し、プリチャージ信号ＣＲに
応答して導通し、電源電圧Ｖｃｃを対応の信号線ＳＧ０
〜ＳＧ２へ伝達するｐチャネルＭＯＳトランジスタＰＲ
Ｔ０〜ＰＲＴ２が設けられる。プリチャージ信号ＣＲ
は、スタンバイサイクル時においてＬレベルとされ、ト
ランジスタＰＲＴ０〜ＰＲＴ２をオン状態とする。次に
動作について、その動作波形図である図４５を参照して
説明する。

【０２０９】外部ロウアドレスストローブ信号／ＲＡＳ
がＨレベルのスタンバイ時においては、プリチャージ信
号ＣＲはＬレベルにあり、トランジスタＰＲＴ０〜ＰＲ
Ｔ２がオン状態にあり、信号線ＳＧ０〜ＳＧ２上の信号
Ｔ０〜Ｔ２はすべてＨレベルにある。

【０２１０】単位ロウデコーダＲＤ０〜ＲＤ３は、スタ
ンバイ時においては、Ｈレベルの信号をワード線ドライ
ブ回路ＷＤ０〜ＷＤ３へ与える。すなわち、インバータ
３０１の出力信号はＬレベルであり、トランジスタ素子
ＤＴ０〜ＤＴ３はすべてオフ状態にある。

【０２１１】メモリサイクルが始まると、外部ロウアド
レスストローブ信号／ＲＡＳが活性状態の“Ｌ”とな
り、応じてプリチャージ信号ＣＲが非活性状態のＨレベ
ルへ立上がる。これにより、トランジスタＰＲＴ０〜Ｐ
ＲＴ２がすべてオフ状態となり、信号線ＳＧ０〜ＳＧ２
は電源電圧Ｖｃｃレベルのフローティング状態とされ
る。

【０２１２】図示しないロウアドレスバッファから（プ
リデコーダを介して）内部アドレス信号（プリデコード
信号）Ｘｉ、ＸｊおよびＸｋが単位ロウデコーダＲＤ０
〜ＲＤ３へ与えられ、デコード動作が行なわれる。今、
ワード線ＷＬ０が選択されたと仮定する。このときに
は、単位ロウデコーダＲＤ０の出力信号がＬレベルとな
り、ワード線ドライブ回路ＷＤ０のｐチャネルＭＯＳト
ランジスタＰＱがオン状態となり、ワード線ＷＬ０上に
は高電圧Ｖｐｐレベルのワード線駆動信号が伝達され
る。このワード線電位立上げ動作と並行して、単位ロウ
デコーダＲＤ０のインバータ３０１の出力信号により、
トランジスタ素子ＤＴ０がオン状態となり、信号線ＳＧ
０を接地電位レベルへ放電し、ワード線グループ特定信
号Ｔ０が活性状態のＬレベルとされる。

【０２１３】残りの単位ロウデコーダＲＤ１〜ＲＤ３に
おいては、インバータ３０１の出力信号はＬレベルであ
り、トランジスタ素子ＤＴ１〜ＤＴ３はオフ状態であ
り、またワード線ドライブ回路ＷＤ１〜ＷＤ３では、Ｈ
レベルの信号を受けてｎチャネルＭＯＳトランジスタＮ
Ｑがオン状態となり、ワード線ＷＬ１〜ＷＬ３の電位は
接地電位レベルにある。

【０２１４】この信号線ＳＧ０上の信号Ｔ０に従って、
図５６に示す制御信号φ１〜φ６が発生される。ワード
線選択動作と並行して選択ワード線グループが特定され
るため、センスアンプとビット線との接続タイミングを
早くすることができ、応じてセンス動作開始タイミング
を早くすることができる。このセンスアンプとビット線
（図４４には示さず）とビット線ＢＬ１〜ＢＬ３との接
続は、図５６に参照して説明した動作と同じである。セ
ンスアンプへ、選択されたメモリセルのデータを伝達し
た後、センスアンプとビット線とを切離してセンス動作
が行なわれる。

【０２１５】リストア動作時において、図示しない３ウ
ェイデコーダの出力信号により、ビット線とセンスアン
プとが接続される。またデータ入出力のための列選択の
３ウェイデコーダの出力信号に従って行なわれる。３ウ
ェイデコーダは、アドレス信号をデコードして、ワード
線グループを特定する。この場合、３ウェイデコーダの
出力信号が用いられるのは、センス動作が完了した後の
データの書込／読出を行なう時またはリストア動作時で
あり、十分な時間的余裕があり、３ウェイデコーダを用
いても、何らアクセス時間に悪影響をもたらすことなく
データの書込／読出を行なうことができる。この３ウェ
イデコーダに従ってデータの書込／読出を行なう構成
は、先に図５６を参照して説明したものと同様である。
このとき、３ウェイデコーダの出力信号を用いることな
く、単に信号線ＳＧ０〜ＳＧ２上のワード線グループ特
定信号Ｔ０〜Ｔ２に従ってリストア動作時およびデータ
書込／読出時のビット線とセンスアンプの接続態様が決
定される構成が利用されてもよい。

【０２１６】以上のように、この第４の実施例の構成に
従えば、ワード線のグループそれぞれに対応して信号線
を設け、単位ロウデコーダの出力信号に従って選択ワー
ド線に対応する信号線の電位を所定電位レベルに駆動し
ているため、何ら複雑なデコード動作を必要とすること
なく高速で選択ワード線のグループを特定することがで
き、ビット線とセンスアンプの接続を速いタイミングで
行なうことができ、高速アクセスを実現することができ
る。

【０２１７】［変更例１］図４６は、この発明の第４の
実施例の第１の変更例の要部の構成を示す図である。図
４６に示す構成においては、ワード線ドライブ回路ＷＤ
０〜ＷＤ３に近接して信号線ＳＧ０〜ＳＧ２が配設さ
れ、またワード線ドライブ回路ＷＤ０〜ＷＤ３に近接し
てトランジスタ素子ＤＴ０〜ＤＴ３が配設される。トラ
ンジスタ素子ＤＴ０〜ＤＴ３は、対応のワード線ＷＬ０
〜ＷＬ３上の電位に応答して導通し、各対応のワード線
のグループに対応する信号線を接地電位レベルへと放電
する。単位ロウデコーダＲＤ０〜ＲＤ３およびワード線
ドライブ回路ＷＤ０〜ＷＤ３の構成は図４４に示す構成
と同じである。

【０２１８】図４６においては、さらに、ビット線ＢＬ
１〜ＢＬ３に対して設けられるセンスアンプＳＡおよび
ゲート回路ＴＧを示す。ゲート回路ＴＧは、図５６に示
すトランジスタＴＧ１〜ＴＧ３に対応し、制御信号φ１
〜φ３に応答して関連の３本のビット線ＢＬ１〜ＢＬ３
のうち、１本のメモリセルデータが伝達されるビット線
と１本の基準ビット線とを選択してセンスアンプＳＡに
接続する。この制御信号φ１〜φ３は、センス動作時に
おいては、信号線ＳＧ０〜ＳＧ２上の信号Ｔ０〜Ｔ２に
従って発生される。信号線ＳＧ０〜ＳＧ２に対してはそ
れぞれプリチャージ信号ＣＲに応答して電源電圧Ｖｃｃ
を伝達するプリチャージ用のトランジスタＰＲＴ０〜Ｐ
ＲＴ２が設けられる。

【０２１９】この図４６に示す構成において、その動作
は図４４に示す構成と同じである。単に、トランジスタ
素子ＤＴ０〜ＤＴ３のゲート（制御電極）が単位ロウデ
コーダの出力信号を受けるかわりに対応のワード線上の
電位を受ける点が異なっているだけである。この図４６
に示す構成においても、ワード線ドライブ回路ＷＤ０〜
ＷＤ３に近接してトランジスタ素子ＤＴ０〜ＤＴ３が配
設されており、高速で選択ワード線に対応して設けられ
たトランジスタ素子ＤＴ（ＤＴ０〜ＤＴ３）をオン状態
とすることができ、応じて高速でワード線グループ特定
信号Ｔ（Ｔ０〜Ｔ２）を活性状態（Ｌレベル）に設定す
ることができる。

【０２２０】またこの図４６に示す構成の場合、トラン
ジスタ素子ＤＴ０〜ＤＴ３はメモリセルＭＣに含まれる
アクセストランジスタと同じトランジスタを用いて構成
することができ、メモリアレイにおけるメモリセルのト
ランジスタと同じレイアウトパターンを繰返して形成す
ることができる。

【０２２１】また、信号線ＳＧ０〜ＳＧ２とはビット線
ＢＬ１〜ＢＬ３と同じレベルの配線層を用いて形成する
ことができ、何ら余分の製造工程をもたらすことはな
い。

【０２２２】［変更例２］図４７は、この発明の第４の
実施例の第２の変更例を示す図である。この図４７に示
す構成においては、トランジスタ素子ＤＴ０〜ＤＴ３
は、ワード線ＷＬ０〜ＷＬ３の終端部に配置される。こ
れに合わせて、また信号線ＳＧ０〜ＳＧ２もメモリアレ
イ３４０の外部に配置される。他の構成は、図４６に示
すものと同じであり、対応する部分には同じ参照番号を
付す。

【０２２３】この図４７に示す構成の動作は、図４６に
示す構成の動作と同じである。トランジスタ素子ＤＴ０
〜ＤＴ３および信号線ＳＧ０〜ＳＧ２をメモリセルアレ
イ３４０の外部に配置することにより、メモリセルアレ
イ３４０内におけるレイアウトパターンに対する影響が
抑制される。またメモリセルアレイ３４０の外部に信号
線ＳＧ０〜ＳＧ２を配置するため、この信号線ＳＧ０〜
ＳＧ２のレイアウトの自由度を大きくでき、信号線ＳＧ
０〜ＳＧ２のレイアウトが容易となり、応じてトランジ
スタＰＲＴ０〜ＰＲＴ２のレイアウトも容易となる。

【０２２４】［変更例３］図４８は、この発明の第４の
実施例の第３の変更例の構成を示す図である。図４８に
示す構成においては、信号線ＳＧ０〜ＳＧ２およびトラ
ンジスタ素子ＤＴ０〜ＤＴ３は、メモリセルアレイ３４
０に含まれるワード線シャント領域ＷＳＲ内に配置され
る。他の構成は図４６の構成と同じである。ワード線シ
ャント領域ＷＳＲ内においては、低抵抗導体であり、ワ
ード線ドライブ回路ＷＤ０〜ＷＤ３からのワード線駆動
信号を伝達する上層の導電層と、メモリセルのアクセス
トランジスタのゲートを構成するたとえばポリシリコン
で構成されるゲート電極とがコンタクトにより接続され
る（図４８においてはこのコンタクト領域は示さず）。
上層の低抵抗配線層と下層のゲート電極層とがコンタク
トされる領域においては、メモリセルは存在しない。こ
のワード線シャント領域ＷＳＲにトランジスタ素子ＤＴ
０〜ＤＴ３を配置することにより、メモリセルアレイ３
４０の占有面積の増加を抑制することができる。

【０２２５】またこのとき、ワード線シャント領域ＷＳ
Ｒにおいて、トランジスタ素子ＤＴ０〜ＤＴ３のゲート
電極層および上層の低抵抗導体層両者を接続するように
構成すると、トランジスタ素子ＤＴ０〜ＤＴ３形成領域
とワード線シャント構造を実現するためのコンタクト領
域を共有することができ、このワード線シャント領域Ｗ
ＳＲにより、トランジスタ素子ＤＴ０〜ＤＴ３を配設し
ても、ワード線シャント領域ＷＳＲの占有面積の増大を
抑制することができる。

【０２２６】［全体の構成］図４９は、この発明の第４
の実施例に従う半導体記憶装置の全体の構成を概略的に
示す図である。この図４９に示す構成においては、図６
１に示す従来の半導体記憶装置の構成が利用される。対
応する部分には同じ参照番号を付す。

【０２２７】図４９において、グループ特定回路３４５
は、信号線ＳＧ０〜ＳＧ２、トランジスタ素子ＤＴ０〜
ＤＴ３およびトランジスタ素子ＰＲＴ０〜ＰＲＴ２に対
応し、メモリアレイ３４０に含まれる選択ワード線のグ
ループを特定する信号Ｔ０〜Ｔ２を発生して接続制御信
号発生回路３６０へ与える。

【０２２８】接続制御信号発生回路３６０は、センス動
作時においては、このグループ特定回路３４５からのワ
ード線グループ特定信号Ｔ０〜Ｔ２に従って接続制御信
号φ１〜φ６を選択的に活性状態とする。リストア動作
時およびデータの書込動作時においては、接続制御信号
発生回路３６０は、３ウェイデコーダ９０８からのデコ
ード信号（ワード線グループ特定信号）に従って制御信
号φ１〜φ６を発生する。３ウェイデコーダ９０８は、
従来と同様、ロウアドレスバッファ９０６からの内部ロ
ウアドレス信号をデコードし、選択されたワード線が含
まれるグループを特定する信号を発生する。この３ウェ
イデコーダ９０８の構成は、図６１以降に示す従来の３
ウェイデコーダと同じである。３ウェイデコーダ９０８
の出力信号が確定状態となるタイミングが遅くても、グ
ループ特定回路３４５からのワード線グループ特定信号
Ｔ０〜Ｔ２に従ってセンス動作が行なわれており、３ウ
ェイデコーダ９０８の出力信号は、リストア動作時また
はデータ書込動作時に利用可能となることが要求される
だけである。したがって、この３ウェイデコーダ９０８
のデコード動作がアクセス時間に悪影響を及ぼすことは
ない。

【０２２９】この３ウェイデコーダ９０８の出力するワ
ード線グループ特定信号は、また列選択回路３５４へ与
えられる。列選択回路３５４は、コラムアドレスバッフ
ァ３５０の出力する内部コラムアドレス信号をデコード
して列選択信号を発生するコラムデコーダ３５２からの
列選択信号をまた受ける。列選択回路３５４は、この３
ウェイデコーダ９０８の出力するワード線グループ特定
信号とコラムデコーダ３５２からの列選択信号に従っ
て、一方のセンスアンプを介して３本のビット線の組の
うち２本のビット線を内部データバス（図示せず）に接
続し、選択されたメモリセルのデータを入出力回路３５
６へ伝達する。列選択回路３５４が活性状態とされるの
は、メモリアレイ３４０においてセンス動作が完了した
後である。したがって、３ウェイデコーダ９０８の信号
を用いて２つのセンスアンプのうち一方を選択しても、
余裕を持ってビット線の内部データバスへの接続を行な
うことができる。

【０２３０】なお、図４９に示す構成において、グルー
プ特定回路３４５はメモリアレイ３４０の選択ワード線
上の信号電位に従ってグループ特定信号Ｔ０〜Ｔ２を発
生するように示されているが、図４９に示す破線で表わ
されるように、ロウデコーダ９１２の出力信号に従って
ワード線グループ特定信号Ｔ０〜Ｔ２を発生する構成が
利用されてもよい（図４４に示す実施例に対応）。

【０２３１】以上のように、この第４の実施例に従え
ば、ワード線のグループそれぞれに対応して信号線を設
け、これらの信号線を選択されたワード線に従って所定
の電位に駆動するように構成しているため、従来の２進
数デコーダの構成を用いて高速で３ウェイデコード動作
を行なってセンス動作前にワード線グループ特定信号を
発生することができる半導体記憶装置を実現することが
できる。

【０２３２】なお、また図４９に示す構成において、３
ウェイデコーダ９０８が用いられず、グループ特定回路
３４５のワード線グループ特定信号Ｔ０〜Ｔ２のみに基
づいて接続制御信号φ１〜φ６が発生される構成が利用
されてもよい。

【０２３３】この場合には、３ウェイデコーダ９０８が
不要となり、装置規模および面積を低減することができ
る。また、列選択回路３５４は３ウェイデコード信号
（ワード線グループ特定信号）を用いずに、２ビットの
メモリセルを同時に選択するように構成されてもよい。

【０２３４】なお、第１および第４の実施例において
は、特に示していないが、センスアンプが２つのメモリ
セルアレイに共用されるシェアードセンスアンプ構成に
も本発明は適用することができる（両側のセンスアンプ
をともに活性化する構成を利用すればよい）。

【０２３５】

【発明の効果】以上のように、この発明に従えば、３本
のビット線を組とし、各ビット線の一方側において、ビ
ット線の各組あたり２つのセンスアンプを配置し、２つ
のセンスアンプ各々と対応のビット線対とを接続すると
ともに１つのセンスアンプに接続されるビット線対のビ
ット線の長さまたは容量を異ならせたため、ビット線と
センスアンプの接続のために、選択メモリセルの位置を
識別するための複雑なデコード動作が必要なく、速いタ
イミングでセンス動作を行なうことが可能となる。

【０２３６】また、この発明に従えば、ワード線のグル
ープそれぞれに対応して信号線を設け、選択されたワー
ド線に従ってこの選択ワード線が含まれるグループに対
応する信号線の電位を所定電位に駆動するように構成し
ているため、３ウェイデコーダを必要とすることなく、
高速でワード線グループを特定することができる。

【０２３７】すなわち、請求項１に係る半導体記憶装置
に従えば、３本のビット線を組とし、ビット線の各組に
おいて２つのセンスアンプにより対応のビット線の信号
の検知および増幅が行なわれる。１つのセンスアンプに
接続される２本のビット線の長さは異なるため、２つの
センスアンプは確実に２つのメモリセルのデータを検知
し増幅することができる。センス動作時にビット線とセ
ンスアンプの接続には、ワード線グループを特定するた
めの信号は利用されないため、速いタイミングで選択ワ
ード線の電位の立上げおよびセンスアンプの活性化を行
なうことができ、高速でアクセスすることのできる半導
体記憶装置を実現することができる。

【０２３８】請求項２に係る半導体記憶装置に従えば、
ビット線の両側各々において、３本のビット線あたり２
つのセンスアンプが配置される。各ビット線は、ワード
線グループ指定信号に従って一方側のセンスアンプから
切り離される。このワード線のグループ特定信号は、ビ
ット線をその両側に設けられたセンスアンプのいずれに
接続するかを指定することが要求されるだけであり、ロ
ウアドレス信号の所定数のビットを用いて高速で容易に
作成することができる。また、各ビット線の組において
３本のビット線はいずれも対応のセンスアンプに接続さ
れるため、センス動作時にビット線とセンスアンプの接
続のために選択メモリセル位置を特定するための信号は
必要とされないため、センスアンプ活性化タイミングを
速くすることができる。また、センスアンプに接続する
ビット線はその容量が異ならされており、１つのセンス
アンプに接続する２つのビット線各々に同じ論理のメモ
リセルデータが伝達されても、これらの２本のビット線
の電位変化量は異なるため、確実にセンスアンプにより
メモリセルデータの検知および増幅を行なうことがで
き、高速で動作する半導体記憶装置を実現することがで
きる。

【０２３９】また、リストア動作時には、３つのワード
線のグループの１つを指定するワード線グループ指定信
号によりセンスアンプには各々１本のビット線が接続さ
れる。これにより、メモリセルのデータが伝達されたビ
ット線を正確にこの対応のメモリセルのデータを検知し
増幅したセンスアンプに接続してリストア動作を行なう
ことができる。リストア動作までにはメモリサイクルが
始まってから十分な時間的長さがあり、選択されたメモ
リセル位置を特定するための３つのワード線グループの
うちの１つを指定するワード線グループ指定信号をこの
リストア動作時までには確実に確定状態とすることがで
き、リストアタイミングを遅くする必要はなく、高速で
動作する高密度半導体記憶装置を実現することができ
る。

【０２４０】請求項３に係る半導体記憶装置において
は、センスアンプの活性化時にセンスアンプとビット線
とをすべて切り離すように構成したため、センスアンプ
のセンスノードの寄生容量は小さくかつバランスしてお
り、高速でセンス動作を行なうことができる。

【０２４１】請求項４に係る発明に従えば、選択された
メモリセル位置を特定する３つのワード線グループ各々
に対応して第１ないし第３の信号線が配設されており、
選択ワード線の電位に従ってこれら第１ないし第３の信
号線のうちの１本の電位が所定電位に設定される。した
がって、これら第１ないし第３の信号線の電位を検出す
ることにより３つのワード線グループのうちの選択ワー
ド線が含まれるグループを容易に特定することができ、
複雑なデコード動作を行なうことなくワード線の電位の
立上げ後高速でワード線グループ指定信号を発生するこ
とができる。また、ワード線グループ指定信号の発生の
ためには、多数の論理ゲートを含むデコード回路が必要
とされず、小占有面積でワード線グループ指定信号を発
生することができ、装置規模を低減することができる。

【０２４２】請求項５に係る発明においては、ビット線
の一方側に設けられたセンスアンプのみが駆動されるた
め、センス動作時において動作するセンスアンプの数を
低減することができ、センス動作時における消費電流を
低減することができる。

【０２４３】請求項６に係る発明に従えば、複数のワー
ド線のグループそれぞれに対応して信号線を設け、また
複数のワード線それぞれに対応して対応のワード線の選
択時に該対応のワード線が含まれるグループに対応する
信号線を所定電位へ駆動する複数のトランジスタ素子と
を設けたため、高速でワード線グループ特定信号を発生
することができ、応じてセンス開始タイミングを速くす
ることができ、高速アクセスが可能となる。また、単に
各ワード線に対応してトランジスタ素子を設けているだ
けであり、何ら複雑な構成を用いることなく容易にワー
ド線グループ特定信号を発生することができる。

【０２４４】請求項７に係る発明に従えば、請求項６の
複数のトランジスタ素子のそれぞれを、対応のワード線
上の電位に応答して導通するように構成しているため、
これらの複数のトランジスタ素子をメモリセルとトラン
ジスタと同じトランジスタで構成することかでき、余分
な製造工程が必要とされず、またメモリアレイのメモリ
セルトランジスタのレイアウトパターンの規則性が失わ
れることもない。

【０２４５】請求項８に係る発明に従えば、請求項６の
複数のトランジスタ素子の各々を、ロウデコーダの出力
信号に応答して導通させるように構成しているため、選
択ワード線の電位立上がりとほぼ同じタイミングでワー
ド線グループ特定信号を確定状態とすることができる。

【０２４６】請求項９に係る発明に従えば、請求項６の
複数のトランジスタ素子をワード線の端部に配置してい
るため、メモリセルアレイのレイアウトに何ら影響を及
ぼすことなく、ワード線グループ特定用のトランジスタ
素子を配置することができる。

【０２４７】請求項１０に係る発明に従えば、請求項６
の複数のトランジスタ素子をワード線シャント領域に配
置したため、このワード線グループ特定用のトランジス
タ素子の配置によるアレイ占有面積の増大を抑制するこ
とができる。

【０２４８】請求項１１に係る発明に従えば、複数のワ
ード線のグループそれぞれに対応して信号線を設け、ま
た複数のワード線それぞれに対応して対応のワード線の
選択時に該対応のワード線が含まれるグループに対応す
る信号線を所定電位へ駆動する複数のトランジスタ素子
とを設け、この信号線上の信号電位に従ってビット線の
各組においてセンスアンプとビット線とを選択的に接続
するように構成しているため、高速でワード線グループ
特定信号を発生することができ、応じてセンス開始タイ
ミングを速くすることができ、高速アクセスが可能とな
る。また、単に各ワード線に対応してトランジスタ素子
を設けているだけであり、何ら複雑な構成を用いること
なく容易にワード線グループ特定信号を発生することが
できる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例による半導体記憶装
置のメモリセルアレイ部の構成を概略的に示す図であ
る。

【図２】 この発明の第１の実施例による半導体記憶装
置の動作を説明するための図である。

【図３】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図４】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図５】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図６】 センスアンプに接続されるビット線の長さ
（容量）を異ならせたときのビット線上に現れる読出電
圧を例示的に示す図である。

【図７】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図８】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図９】 この発明の第１の実施例である半導体記憶装
置の動作を説明するための図である。

【図１０】 この発明の第１の実施例である半導体記憶
装置の動作を説明するための図である。

【図１１】 この発明の第１の実施例である半導体記憶
装置の動作を説明するための図である。

【図１２】 この発明の第１の実施例である半導体記憶
装置の動作を説明するための図である。

【図１３】 この発明の第１の実施例である半導体記憶
装置の動作を示す波形図である。

【図１４】 この発明の第１の実施例である半導体記憶
装置における制御信号を発生するための周辺回路の構成
を概略的に示すブロック図である。

【図１５】 この発明の第１の実施例において用いられ
る接続制御信号の論理を示す図である。

【図１６】 図１４に示す制御信号発生回路の構成の一
例を示す図である。

【図１７】 図１６に示す制御ゲート回路の構成を示す
図である。

【図１８】 この発明の第１の実施例である半導体記憶
装置のデータ入出力に関連する部分の構成を概略的に示
す図である。

【図１９】 この発明の第２の実施例である半導体記憶
装置の要部の構成を概略的に示す図である。

【図２０】 図１９に示すワード線グループ指定信号を
発生するための回路ブロックの構成を示す図である。

【図２１】 図２０に示す回路ブロックの動作を示す信
号波形図である。

【図２２】 この発明の第２の実施例である半導体記憶
装置の制御信号を発生するための周辺回路の構成を概略
的に示すブロック図である。

【図２３】 この発明の第２の実施例である半導体記憶
装置のメモリセルアレイ部の構成を示す図である。

【図２４】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図２５】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図２６】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図２７】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図２８】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図２９】 この発明の第２の実施例である半導体記憶
装置の動作を説明するための図である。

【図３０】 この発明の第２の実施例である半導体記憶
装置における接続制御信号の論理を示す図である。

【図３１】 図３０に示す接続制御信号を発生するため
の回路構成を示す図である。

【図３２】 この発明の第２の実施例である半導体記憶
装置におけるデータ入出力部の構成を概略的に示す図で
ある。

【図３３】 図３２に示すＩＯ選択回路の動作を示す図
である。

【図３４】 この発明の第３の実施例である半導体記憶
装置のメモリセルアレイ部の構成を概略的に示す図であ
る。

【図３５】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図３６】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図３７】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図３８】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図３９】 （Ａ）および（Ｂ）はこの発明の第３の実
施例である半導体記憶装置の動作を説明するための図で
ある。

【図４０】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図４１】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図４２】 この発明の第３の実施例である半導体記憶
装置の動作を説明するための図である。

【図４３】 （Ａ）はこの発明の第３の実施例である半
導体記憶装置における接続制御信号の論理を一覧にして
示した図であり、（Ｂ）は（Ａ）に示す論理を実現する
ための回路構成を示す図である。

【図４４】 この発明の第４の実施例である半導体記憶
装置の要部の構成を示す図である。

【図４５】 図４４に示す半導体記憶装置の動作を示す
信号波形図である。

【図４６】 この発明の第４の実施例の第１の変更例の
構成を示す図である。

【図４７】 この発明の第４の実施例の第２の変更例の
構成を示す図である。

【図４８】 この発明の第４の実施例の第３の変更例の
構成を示す図である。

【図４９】 この発明の第４の実施例の半導体記憶装置
の全体の構成を概略的に示す図である。

【図５０】 従来の半導体記憶装置のメモリセルアレイ
部の構成を示す図である。

【図５１】 従来の半導体記憶装置におけるセンスアン
プおよびビット線の接続態様を示す図である。

【図５２】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５３】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５４】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５５】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５６】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５７】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５８】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図５９】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図６０】 従来の半導体記憶装置の動作を説明するた
めの図である。

【図６１】 従来の半導体記憶装置の制御信号を発生す
るための周辺回路の構成を概略的に示すブロック図であ
る。

【図６２】 従来の半導体記憶装置における接続制御信
号の論理を示す図である。

【図６３】 図６１に示す３ウェイデコーダの動作を示
すための図である。

【図６４】 図６１に示す３ウェイデコーダの構成の一
例を示す図である。

【図６５】 図６１に示すロウデコーダの構成の一例を
示す図である。

【図６６】 従来の半導体記憶装置の動作を示す信号波
形図である。

【図６７】 従来の半導体記憶装置における別の動作シ
ーケンスを示す信号波形図である。

【符号の説明】

１０Ｌ、１０Ｒ センスアンプ、１２Ｌ、１２Ｒ セン
スアンプ、ＭＣ メモリセル、ＢＬ１、ＢＬ２、ＢＬ３
ビット線、２０ ＲＡＳバッファ、２２ センス開始
指示回路、２４ センスアンプ活性化信号発生回路、２
６ リストア開始指示回路、２８ ロウアドレスバッフ
ァ、３０ ３ウェイデコーダ、３４ 制御信号発生回
路、３２ Ｌ／Ｒ判定回路、３６ ロウデコーダ、３８
ワードドライバ、５０ 接続ゲート回路、７０ ＩＯ
選択回路、７２ 入出力回路、８０ＣＡＳバッファ、８
２ コラムアドレスバッファ、８４ コラムデコーダ、
１５０ 回路ブロック、１７０ グループ指定信号発生
回路、ＤＴ０〜ＤＴｐ グループ指定信号発生のための
グループ特定トランジスタ、１６２、１６４、１６６
信号線、２３０ ＩＯ選択回路、２３２ 入出力回路、
２４０ メモリセルアレイ、２４１ コラムアドレスバ
ッファ、２４２ コラムデコーダ、ＲＤ０〜ＲＤ３ 単
位ロウデコーダ、ＷＤ０〜ＷＤ３ ワード線駆動回路、
ＳＧ０〜ＳＧ３ 信号線、ＷＳＲ ワード線シャント領
域、３４０ メモリアレイ、３４５グループ特定回路、
３６０ 接続制御信号発生回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行方向に沿って配置される複数のワード
   線と、 列方向に沿って配置されかつ３本の連続して隣接するビ
   ット線が組をなすように配置される複数のビット線と、 ３つの交差部あたり２つのメモリセルが配置されるよう
   に前記複数のワード線と前記複数のビット線の交差部に
   対応して配置される複数のメモリセルと、 前記ビット線の組各々に対して２つのセンスアンプが配
   置されかつ各々が対応のビット線の組の２本のビット線
   の信号を差動的に増幅するための複数のセンスアンプ
   と、 前記ビット線の各々に対応して設けられ、センス時に対
   応のビット線を対応のセンスアンプに接続するためのビ
   ット線接続手段とを備え、前記ビット線接続手段は各ビ
   ット線の組において１本の特定のビット線を対応の２つ
   のセンスアンプに接続する手段を含み、 メモリセル選択動作時、１つのセンスアンプに接続され
   る２つのビット線の長さを異ならせるための手段を備え
   る、半導体記憶装置。
2. 【請求項２】 行方向に沿って配置されるとともに３つ
   のグループにグループ化される複数のワード線と、 列方向に沿って配置される複数のビット線と、 行および列方向両方向において３つの交差部あたり２つ
   のメモリセルが配置されるように前記複数のワード線と
   前記複数のビット線の交差部に対応して配置される複数
   のメモリセルと、 前記複数のビット線の両側に対向して配置される複数の
   センスアンプとを備え、前記ビット線の両側各々におい
   て３本の連続して隣接するビット線からなる組あたり２
   つのセンスアンプが配置されかつ各前記センスアンプは
   対応の３本の連続して隣接するビット線からなる組にお
   ける２つのビット線の信号を差動的に増幅し、 各前記ビット線の両側各々において設けられ、対応のビ
   ット線を対応のセンスアンプに接続するための接続手段
   を備え、前記接続手段は各前記ビット線の組において、
   特定のビット線を一方側の対応の２つのセンスアンプに
   接続する特定接続手段を含み、 メモリセル選択動作時、選択されたワード線を含む第１
   のワード線グループを指定するワード線位置特定信号に
   応答して各前記ビット線を前記両側のうちの一方の側の
   センスアンプから切り離すように前記特定接続手段を制
   御する手段と、 リストア動作時、前記選択ワード線を含む第２のワード
   線グループを指定するワード線グループ指定信号に応答
   して各前記組のビット線を対応のセンスアンプに接続す
   るように前記特定接続手段を制御する手段と、 メモリセル選択動作時、前記ビット線の組各々において
   前記特定のビット線と残りのビット線の容量とを異なら
   せるための手段を備え、前記ワード線グループ指定信号
   は前記ワード線の３つのグループのうちの１つのグルー
   プを指定し、前記３つのグループにおいて異なるグルー
   プのワード線は各ビット線の組において異なる２本のビ
   ット線との交差部に配置されるメモリセルを接続し、 前記ワード線位置特定信号は行アドレス信号に従って発
   生されて関連するメモリセルデータが前記両側のいずれ
   の側のセンスアンプにより増幅されるべきかを指定す
   る、半導体記憶装置。
3. 【請求項３】 前記センスアンプの活性化時、活性化さ
   れるべきセンスアンプと対応のビット線とを切り離すよ
   うに前記特定接続手段を制御する手段をさらに備える、
   請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 列方向に沿って、３本の連続して隣接す
   るビット線が組をなすように配置される複数のビット線
   と、 行方向に沿って配置される複数のワード線と、 前記複数のワード線と前記複数のビット線との交差部に
   対応して配置される複数のメモリセルとを備え、前記複
   数のメモリセルは、ワード線選択時、各ビット線の組に
   おいて同時に２つのメモリセルが選択されるように配置
   され、異なるグループのワード線は各ビット線の組にお
   いて異なるビット線との交差部に配置されるメモリセル
   を接続するように３つのグループに分割され、 各前記ワード線の３つのグループ各々に対応して設けら
   れる第１ないし第３の信号伝達線と、 前記複数のワード線各々に対して設けられ、対応のワー
   ド線上の電位に応答して対応の信号伝達線を所定電位に
   設定するための手段と、 前記第１ないし第３の信号伝達線上の信号電位に応答し
   て前記３つのグループのうちの１つのワード線グループ
   を特定するワード線グループ特定信号を発生する信号発
   生手段と、 各ビット線の組に対して２つのセンスアンプが配置され
   るように前記ビット線の一方側に配置される複数のセン
   スアンプと、 前記センスアンプの動作時、各ビット線の組において各
   ビット線を対応のセンスアンプに接続する接続手段とを
   備え、前記接続手段は各ビット線の組において特定のビ
   ット線を対応の２つのセンスアンプに同時に接続すると
   ともにリストア動作時前記ワード線グループ特定信号に
   従って各前記組のビット線を対応の２つのセンスアンプ
   に選択的に接続する手段を含み、 メモリセル選択動作時、各前記ビット線の組において前
   記特定のビット線のメモリセルデータが伝達されるべき
   部分の長さを残りのビット線のメモリセルデータが伝達
   されるべき部分の長さと異ならせるようにビット線を分
   割するビット線分割手段を備える、半導体記憶装置。
5. 【請求項５】 各前記ビット線の他方側に前記複数のセ
   ンスアンプと対向して配置される複数のセンスアンプを
   さらに備え、 前記選択ワード線が前記ビット線分割手段による分割ビ
   ット線のいずれと交差するかを示すワード線位置特定信
   号に応答して、各ビット線の組において、選択ワード線
   と交差する分割ビット線を対応のセンスアンプに接続し
   かつ残りの分割ビット線に対して設けられたセンスアン
   プと前記残りの分割ビット線および前記特定のビット線
   を切り離す手段をさらに備える、請求項４記載の半導体
   記憶装置。
6. 【請求項６】 行方向に沿って配置されかつ３つのグル
   ープに分割される複数のワード線、 列方向に沿って、３本のビット線が組をなすように配置
   される複数のビット線と、 前記ビット線の組各々に２つのセンスアンプが配置さ
   れ、動作時対応のビット線の組のビット線の電位を差動
   的に増幅する複数のセンスアンプと、 前記複数のワード線のグループ各々に対応して配置され
   る３本の信号線と、 前記複数のワード線各々に対応して配置され、対応のワ
   ード線の選択時に該対応のワード線のグループに対応し
   て設けられた前記３本の信号線のうちの対応の信号線を
   所定電位へ駆動する複数のトランジスタ素子とを備え
   る、半導体記憶装置。
7. 【請求項７】 前記複数のトランジスタ素子の各々は、
   対応のワード線上の電位に応答して該対応の信号線を前
   記所定電位へ駆動する、請求項６記載の半導体記憶装
   置。
8. 【請求項８】 前記複数のトランジスタ素子の各々は、
   ロウアドレス信号をデコードしてワード線選択信号を発
   生するロウデコーダの出力信号に応答して対応の信号線
   を前記所定電位に駆動する、請求項６記載の半導体記憶
   装置。
9. 【請求項９】 前記複数のトランジスタ素子の各々は、
   対応のワード線の端部に設けられる、請求項６記載の半
   導体記憶装置。
10. 【請求項１０】 前記複数のトランジスタ素子は、ワー
    ド線シャント領域に配置される、請求項６記載の半導体
    記憶装置。
11. 【請求項１１】 行方向に沿って配置されかつ３つのグ
    ループに分割される複数のワード線、 列方向に沿って、３本のビット線が組をなすように配置
    される複数のビット線と、 １つのビット線の組において、異なるグループのワード
    線は異なるビット線に接続するメモリセルを接続しかつ
    １つのワード線には２つのメモリセルが接続するよう
    に、前記複数のワード線と前記複数のビット線との交差
    部に対応して配置される複数のメモリセルと、 前記ビット線の組各々に２つのセンスアンプが配置さ
    れ、動作時対応のビット線の組のビット線の電位を差動
    的に増幅する複数のセンスアンプと、 前記複数のワード線のグループ各々に対応して配置され
    る３本の信号線と、 前記複数のワード線各々に対応して配置され、対応のワ
    ード線の選択時に該対応のワード線のグループに対応し
    て設けられた前記３本の信号線のうちの対応の信号線を
    所定電位へ駆動する複数のトランジスタ素子と、 前記３本の信号線上の信号電位をワード線グループ特定
    信号として、各ビット線の組において対応の２つのセン
    スアンプ各々へメモリセルデータが伝達されたビット線
    と基準ビット線の異なる対を接続する信号を発生する接
    続制御手段と、 前記複数のビット線各々に対応して設けられ、前記接続
    制御手段の出力信号に応答して対応のビット線を対応の
    センスアンプへ接続するスイッチング素子とを備える、
    半導体記憶装置。