JPH08339687A - マルチバンク形の半導体メモリ装置 - Google Patents
マルチバンク形の半導体メモリ装置Info
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- JPH08339687A JPH08339687A JP8117565A JP11756596A JPH08339687A JP H08339687 A JPH08339687 A JP H08339687A JP 8117565 A JP8117565 A JP 8117565A JP 11756596 A JP11756596 A JP 11756596A JP H08339687 A JPH08339687 A JP H08339687A
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 従来よりもチップサイズを小さくすることが
可能で且つ不要な電流消費を抑制したマルチバンク構造
の半導体メモリ装置を提供する。 【解決手段】 列選択トランジスタＣＳＴ１，２を介し
接続されるビットラインＢＬ，ＢＬＢ及び入出力ライン
ＳＩＯ，ＳＩＯＢを各バンクＢ０〜ｎに有する半導体メ
モリ装置において、バンク共通の列デコーダ２０と、こ
の列デコーダから伸張したバンク共通のグローバル列選
択ラインＧＣＳＬ０〜Ｋと、列選択トランジスタのゲー
トに接続されるローカル列選択ラインＬＣＳＬ０１〜ｎ
Ｋと、バンク選択用の信号ＢＣＡ０〜ｎ，ＢＣＡ０〜ｎ
Ｂに応じてグローバル列選択ラインとローカル列選択ラ
インとを接続するトランジスタ１３，１５と、を備える
ようにする。一度の列アクセスサイクルで活性化される
グローバル列選択ラインに対応してバンク選択信号が活
性化されるので、２以上のビットラインと入出力ライン
が接続されず不要な電流消費がなく、余計なプリチャー
ジ動作も必要ない。
可能で且つ不要な電流消費を抑制したマルチバンク構造
の半導体メモリ装置を提供する。 【解決手段】 列選択トランジスタＣＳＴ１，２を介し
接続されるビットラインＢＬ，ＢＬＢ及び入出力ライン
ＳＩＯ，ＳＩＯＢを各バンクＢ０〜ｎに有する半導体メ
モリ装置において、バンク共通の列デコーダ２０と、こ
の列デコーダから伸張したバンク共通のグローバル列選
択ラインＧＣＳＬ０〜Ｋと、列選択トランジスタのゲー
トに接続されるローカル列選択ラインＬＣＳＬ０１〜ｎ
Ｋと、バンク選択用の信号ＢＣＡ０〜ｎ，ＢＣＡ０〜ｎ
Ｂに応じてグローバル列選択ラインとローカル列選択ラ
インとを接続するトランジスタ１３，１５と、を備える
ようにする。一度の列アクセスサイクルで活性化される
グローバル列選択ラインに対応してバンク選択信号が活
性化されるので、２以上のビットラインと入出力ライン
が接続されず不要な電流消費がなく、余計なプリチャー
ジ動作も必要ない。
Description
【０００１】
【発明の属する技術分野】本発明は多数のバンクからな
るメモリアレイを有する半導体メモリ装置に関し、特
に、ビットラインと入出力ラインを接続する列選択ライ
ンの構造に関するものである。
るメモリアレイを有する半導体メモリ装置に関し、特
に、ビットラインと入出力ラインを接続する列選択ライ
ンの構造に関するものである。
【０００２】
【従来の技術】高集積・大容量の半導体メモリ装置で
は、高速化の要請に応じて、提供されるシステムクロッ
クに同期して動作すると共に、メモリセルアレイを多数
のバンクに分割（マルチバンク）してその各バンクで独
立的なデータアクセス動作を遂行し、ストローブ信号に
応じる待ち時間を克服する技術が提示されている。１９
９５年２月刊行のＩＳＳＣＣにある論文の半導体メモリ
装置“８−bank synchronous ＤＲＡＭ”では、各バン
クに独立した行デコーダ、列デコーダ、データバスを備
え、各バンクに提供されたグローバル入出力ラインが主
入出力ラインに接続される構造が提案されている。各バ
ンクにおけるグローバル入出力ラインはサブ入出力ライ
ンと接続されている。図１に、この論文に提示の半導体
メモリ装置における１バンク内の列選択ライン構造を示
す。
は、高速化の要請に応じて、提供されるシステムクロッ
クに同期して動作すると共に、メモリセルアレイを多数
のバンクに分割（マルチバンク）してその各バンクで独
立的なデータアクセス動作を遂行し、ストローブ信号に
応じる待ち時間を克服する技術が提示されている。１９
９５年２月刊行のＩＳＳＣＣにある論文の半導体メモリ
装置“８−bank synchronous ＤＲＡＭ”では、各バン
クに独立した行デコーダ、列デコーダ、データバスを備
え、各バンクに提供されたグローバル入出力ラインが主
入出力ラインに接続される構造が提案されている。各バ
ンクにおけるグローバル入出力ラインはサブ入出力ライ
ンと接続されている。図１に、この論文に提示の半導体
メモリ装置における１バンク内の列選択ライン構造を示
す。
【０００３】同図に示すように、ビットライン対ＢＬ，
ＢＬＢ（この場合の末尾の“Ｂ”は反転の意味）とサブ
入出力ライン対ＳＩＯ，ＳＩＯＢとを接続する列選択ト
ランジスタ対ＣＳＴ１，ＣＳＴ２を制御する列選択ライ
ンＣＳＬ０〜ＣＳＬｎのそれぞれは、多数のメモリブロ
ックＭＢ０，ＭＢ１，…，ＭＢｎに共有とされている。
また、サブ入出力ライン対ＳＩＯ，ＳＩＯＢに設けられ
たプリチャージ回路（又は負荷回路）ＰＲＴは、高集積
半導体メモリ装置では低レベルの電源電圧（例えば２５
６ＭｂＤＲＡＭでは１．５Ｖ程度の内部電源電圧）を使
うので、微小電圧感知動作を遂行するためにサブ入出力
ライン対ＳＩＯ，ＳＩＯＢへ所定レベルのプリチャージ
電圧を供給する。
ＢＬＢ（この場合の末尾の“Ｂ”は反転の意味）とサブ
入出力ライン対ＳＩＯ，ＳＩＯＢとを接続する列選択ト
ランジスタ対ＣＳＴ１，ＣＳＴ２を制御する列選択ライ
ンＣＳＬ０〜ＣＳＬｎのそれぞれは、多数のメモリブロ
ックＭＢ０，ＭＢ１，…，ＭＢｎに共有とされている。
また、サブ入出力ライン対ＳＩＯ，ＳＩＯＢに設けられ
たプリチャージ回路（又は負荷回路）ＰＲＴは、高集積
半導体メモリ装置では低レベルの電源電圧（例えば２５
６ＭｂＤＲＡＭでは１．５Ｖ程度の内部電源電圧）を使
うので、微小電圧感知動作を遂行するためにサブ入出力
ライン対ＳＩＯ，ＳＩＯＢへ所定レベルのプリチャージ
電圧を供給する。
【０００４】この構成で例えば、メモリブロックＭＢ０
において１つのワードラインが選択されて該当するビッ
トラインセンスアンプＳＡが活性化され、そして列選択
ラインＣＳＬ０が活性化されたと仮定すれば、センスア
ンプＳＡによって増幅された１ビットのデータが列選択
トランジスタ対ＣＳＴ１，ＣＳＴ２を通じてサブ入出力
ラインＳＩＯ０，ＳＩＯ０Ｂに伝送される。このとき他
のメモリブロックＭＢ１〜ＭＢｎでは、ビットライン対
及びサブ入出力ライン対が同じＶｃｃ／２のレベルにプ
リチャージされたままなので、ビットライン対とサブ入
出力ライン対が列選択トランジスタ対を通じてつながれ
てもサブ入出力ラインでの電位変化は生じないようにな
っている。
において１つのワードラインが選択されて該当するビッ
トラインセンスアンプＳＡが活性化され、そして列選択
ラインＣＳＬ０が活性化されたと仮定すれば、センスア
ンプＳＡによって増幅された１ビットのデータが列選択
トランジスタ対ＣＳＴ１，ＣＳＴ２を通じてサブ入出力
ラインＳＩＯ０，ＳＩＯ０Ｂに伝送される。このとき他
のメモリブロックＭＢ１〜ＭＢｎでは、ビットライン対
及びサブ入出力ライン対が同じＶｃｃ／２のレベルにプ
リチャージされたままなので、ビットライン対とサブ入
出力ライン対が列選択トランジスタ対を通じてつながれ
てもサブ入出力ラインでの電位変化は生じないようにな
っている。
【０００５】
【発明が解決しようとする課題】このメモリの構造にお
いては、非選択のビットラインとサブ入出力ラインも選
択された１列選択ラインによって接続されるので、プリ
チャージ回路ＰＲＴでサブ入出力ラインへ供給される電
圧により、非選択のビットラインに接続されたセンスア
ンプＳＡへ不必要な電流が流れる。即ち、消費電力を抑
制する余地が未だ残されている。
いては、非選択のビットラインとサブ入出力ラインも選
択された１列選択ラインによって接続されるので、プリ
チャージ回路ＰＲＴでサブ入出力ラインへ供給される電
圧により、非選択のビットラインに接続されたセンスア
ンプＳＡへ不必要な電流が流れる。即ち、消費電力を抑
制する余地が未だ残されている。
【０００６】また、１つの列選択ラインに接続されたメ
モリブロックのうち２つ以上のメモリブロックでワード
ライン及びセンスアンプが活性化される場合には、該当
するすべてのビットラインとサブ入出力ラインが一時に
接続されるので、非選択メモリブロックでダミーデータ
(dummy data)がサブ入出力ラインへ伝送される現象が発
生する。従って、このような場合には以後のデータ伝送
に備えるため、列選択ラインの列選択信号のレベルが遷
移する前に必ずサブ入出力ラインをプリチャージしなけ
ればならないという負担がある。
モリブロックのうち２つ以上のメモリブロックでワード
ライン及びセンスアンプが活性化される場合には、該当
するすべてのビットラインとサブ入出力ラインが一時に
接続されるので、非選択メモリブロックでダミーデータ
(dummy data)がサブ入出力ラインへ伝送される現象が発
生する。従って、このような場合には以後のデータ伝送
に備えるため、列選択ラインの列選択信号のレベルが遷
移する前に必ずサブ入出力ラインをプリチャージしなけ
ればならないという負担がある。
【０００７】更に、各バンクごとに独立的な列デコーダ
及びデータバスを有するので、マルチバンク設計におい
てチップサイズの増加が避けられない。或いは、列デコ
ーダの出力を送る列選択ラインの１つ１つが多数のメモ
リブロックに共有されているので、列選択信号のレベル
遷移前におけるサブ入出力ラインのプリチャージが必須
で、従って直流電流の消費量が多くなる傾向にある。そ
して、少なくとも３〜４ｎｓのパルス周期でサブ入出力
ラインのプリチャージ動作を行わなければならないが、
データライン（入出力ライン等）の数が非常に多い２５
６Ｍｂ以上の大容量半導体メモリ装置ではそのような動
作を正確に調整し難く、システムクロックに同期する動
作方式においてはシステムクロックの最大周波数を制限
する要因となっている。
及びデータバスを有するので、マルチバンク設計におい
てチップサイズの増加が避けられない。或いは、列デコ
ーダの出力を送る列選択ラインの１つ１つが多数のメモ
リブロックに共有されているので、列選択信号のレベル
遷移前におけるサブ入出力ラインのプリチャージが必須
で、従って直流電流の消費量が多くなる傾向にある。そ
して、少なくとも３〜４ｎｓのパルス周期でサブ入出力
ラインのプリチャージ動作を行わなければならないが、
データライン（入出力ライン等）の数が非常に多い２５
６Ｍｂ以上の大容量半導体メモリ装置ではそのような動
作を正確に調整し難く、システムクロックに同期する動
作方式においてはシステムクロックの最大周波数を制限
する要因となっている。
【０００８】そこで本発明では、従来に比べてより小さ
いチップサイズで高速動作が可能な半導体メモリ装置を
提供する。また、従来に比べてより小さいチップサイズ
で構成し得るマルチバンク構造の半導体メモリ装置を提
供する。更に、入出力ライン等のデータラインを不要に
プリチャージせずともすむマルチバンク構造の半導体メ
モリ装置を提供する。或いは、微小電圧感知動作を遂行
する半導体メモリ装置について列選択ラインの動作に伴
う不要電流を抑制することを可能とする。
いチップサイズで高速動作が可能な半導体メモリ装置を
提供する。また、従来に比べてより小さいチップサイズ
で構成し得るマルチバンク構造の半導体メモリ装置を提
供する。更に、入出力ライン等のデータラインを不要に
プリチャージせずともすむマルチバンク構造の半導体メ
モリ装置を提供する。或いは、微小電圧感知動作を遂行
する半導体メモリ装置について列選択ラインの動作に伴
う不要電流を抑制することを可能とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリアレイが多数のバンクに分割
され、列選択トランジスタを介し接続される多数のビッ
トライン及び入出力ラインを各バンクに有する半導体メ
モリ装置において、バンク共通の列デコーダと、この列
デコーダから伸張してバンク共通とされた多数のグロー
バル列選択ラインと、前記列選択トランジスタのゲート
に接続される多数のローカル列選択ラインと、バンク選
択用の信号に応じて前記グローバル列選択ラインと前記
ローカル列選択ラインとを接続する手段と、を備えるこ
とを特徴とする。
るために本発明は、メモリアレイが多数のバンクに分割
され、列選択トランジスタを介し接続される多数のビッ
トライン及び入出力ラインを各バンクに有する半導体メ
モリ装置において、バンク共通の列デコーダと、この列
デコーダから伸張してバンク共通とされた多数のグロー
バル列選択ラインと、前記列選択トランジスタのゲート
に接続される多数のローカル列選択ラインと、バンク選
択用の信号に応じて前記グローバル列選択ラインと前記
ローカル列選択ラインとを接続する手段と、を備えるこ
とを特徴とする。
【００１０】グローバル列選択ラインとローカル列選択
ラインとを接続する手段としては、前記グローバル列選
択ラインと前記ローカル列選択ラインとの間に接続さ
れ、ゲートにバンク選択用の信号を受けるトランジスタ
と、前記ローカル列選択ラインと接地電圧との間に設け
られ、ゲートに前記バンク選択用の信号の反転信号を受
けるトランジスタと、を用いて構成することができる。
また、このときのバンク選択用の信号としては、列アド
レス信号を用いておけばよい。
ラインとを接続する手段としては、前記グローバル列選
択ラインと前記ローカル列選択ラインとの間に接続さ
れ、ゲートにバンク選択用の信号を受けるトランジスタ
と、前記ローカル列選択ラインと接地電圧との間に設け
られ、ゲートに前記バンク選択用の信号の反転信号を受
けるトランジスタと、を用いて構成することができる。
また、このときのバンク選択用の信号としては、列アド
レス信号を用いておけばよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１２】図２に、この実施形態におけるアレイ内部
構造を示す。この半導体メモリ装置のメモリアレイはｎ
（ｎは自然数）個のバンクＢ０〜Ｂｎに分割されてい
る。そして、列デコーダ２０は、図１のように各バンク
ごとに提供されるのではなく、すべてのバンクに共有さ
れるものにしてある。列デコーダ２０から引出されビッ
トライン方向に伸張するｋ（ｋは自然数）個のグローバ
ル列選択ラインＧＣＳＬ０〜ＧＣＳＬＫは、すべてのバ
ンクにかけて共通にされている。
構造を示す。この半導体メモリ装置のメモリアレイはｎ
（ｎは自然数）個のバンクＢ０〜Ｂｎに分割されてい
る。そして、列デコーダ２０は、図１のように各バンク
ごとに提供されるのではなく、すべてのバンクに共有さ
れるものにしてある。列デコーダ２０から引出されビッ
トライン方向に伸張するｋ（ｋは自然数）個のグローバ
ル列選択ラインＧＣＳＬ０〜ＧＣＳＬＫは、すべてのバ
ンクにかけて共通にされている。
【００１３】各バンク内では、ビットライン対ＢＬ，Ｂ
ＬＢに接続されたｋ個の単位メモリセルアレイＭＣＡ
（この場合の“ ”は一連の配列順を示すための数字表
記の位置である）が配列されている。各ビットライン対
にはセンスアンプＳＡが接続されており、ビットライン
対ＢＬ，ＢＬＢと該当するサブ入出力ライン対ＳＩＯ ，
ＳＩＯ Ｂとの間には列選択トランジスタ対ＣＳＴ１，
ＣＳＴ２が設けられている。１つのバンクで１つのサブ
入出力ライン対が共有され、各サブ入出力ライン対には
微小電圧感知動作のためのプリチャージ回路（又は負荷
回路）ＰＲＴが接続されている。また、図２では省略し
てあるが、各バンクに提供されたサブ入出力ライン対は
グローバル入出力ライン対に共通に接続され得る。
ＬＢに接続されたｋ個の単位メモリセルアレイＭＣＡ
（この場合の“ ”は一連の配列順を示すための数字表
記の位置である）が配列されている。各ビットライン対
にはセンスアンプＳＡが接続されており、ビットライン
対ＢＬ，ＢＬＢと該当するサブ入出力ライン対ＳＩＯ ，
ＳＩＯ Ｂとの間には列選択トランジスタ対ＣＳＴ１，
ＣＳＴ２が設けられている。１つのバンクで１つのサブ
入出力ライン対が共有され、各サブ入出力ライン対には
微小電圧感知動作のためのプリチャージ回路（又は負荷
回路）ＰＲＴが接続されている。また、図２では省略し
てあるが、各バンクに提供されたサブ入出力ライン対は
グローバル入出力ライン対に共通に接続され得る。
【００１４】ビットライン対とサブ入出力ライン対とを
選択接続する列選択トランジスタ対ＣＳＴ１，ＣＳＴ２
のゲートはローカル列選択ラインＬＣＳＬ に接続され
る。ローカル列選択ラインＬＣＳＬ はビットライン方
向に伸張し、各バンクにおいて単位メモリセルアレイＭ
ＣＡ の数（ｋ個）と同数配列されている。そして、１
つのグローバル列選択ラインＧＣＳＬ と１つのローカ
ル列選択ラインＬＣＳＬ とは、それぞれバンク選択信
号ＢＣＡ ，ＢＣＡ Ｂによって制御される列選択スイ
ッチ１０を介し接続されている。１つのグローバル列選
択ラインには、バンク数に匹敵するローカル列選択ライ
ンが同数の列選択スイッチ１０により接続される。
選択接続する列選択トランジスタ対ＣＳＴ１，ＣＳＴ２
のゲートはローカル列選択ラインＬＣＳＬ に接続され
る。ローカル列選択ラインＬＣＳＬ はビットライン方
向に伸張し、各バンクにおいて単位メモリセルアレイＭ
ＣＡ の数（ｋ個）と同数配列されている。そして、１
つのグローバル列選択ラインＧＣＳＬ と１つのローカ
ル列選択ラインＬＣＳＬ とは、それぞれバンク選択信
号ＢＣＡ ，ＢＣＡ Ｂによって制御される列選択スイ
ッチ１０を介し接続されている。１つのグローバル列選
択ラインには、バンク数に匹敵するローカル列選択ライ
ンが同数の列選択スイッチ１０により接続される。
【００１５】列選択スイッチ１０は、グローバル列選択
ラインとローカル列選択ラインとの間にチャネルが設け
られ、バンク選択用の列アドレスによるバンク選択信号
ＢＣＡ をゲートに受けるＮＭＯＳトランジスタ１３
と、ローカル列選択ラインと接地電圧Ｖｓｓとの間にチ
ャネルが設けられ、バンク選択信号ＢＣＡ Ｂをゲート
に受けるＮＭＯＳトランジスタ１５と、を用いて構成さ
れる。バンク選択用の列アドレス信号は、１回の列アク
セスサイクルごとに１つずつ活性化される。
ラインとローカル列選択ラインとの間にチャネルが設け
られ、バンク選択用の列アドレスによるバンク選択信号
ＢＣＡ をゲートに受けるＮＭＯＳトランジスタ１３
と、ローカル列選択ラインと接地電圧Ｖｓｓとの間にチ
ャネルが設けられ、バンク選択信号ＢＣＡ Ｂをゲート
に受けるＮＭＯＳトランジスタ１５と、を用いて構成さ
れる。バンク選択用の列アドレス信号は、１回の列アク
セスサイクルごとに１つずつ活性化される。
【００１６】バンクＢ０〜ＢｎのうちバンクＢ０の単位
メモリセルアレイＭＣＡ０１でワードライン及びセンス
アンプが活性化されてビットライン対ＢＬ，ＢＬＢにデ
ータが伝送されたとした場合、グローバル列選択ライン
ＧＣＳＬ０〜ＧＣＳＬＫのうちグローバル列選択ライン
ＧＣＳＬ０が活性化され（ＧＣＳＬ０の列選択信号が
“ハイ”レベル）、バンク選択信号ＢＣＡ０〜ＢＣＡｎ
のうち信号ＢＣＡ０，ＢＣＡ０Ｂが活性化される（ＢＣ
Ａ０は“ハイ”レベル、ＢＣＡ０Ｂは“ロウ”レベ
ル）。これにより、グローバル列選択ラインＧＣＳＬ０
の“ハイ”レベル列選択信号が、“ハイ”レベルのバン
ク選択信号ＢＣＡ０によって導通したスイッチ用のＮＭ
ＯＳトランジスタ１３を通してローカル列選択ラインＬ
ＣＳＬ０１へ伝送される。このとき、接地スイッチ用の
ＮＭＯＳトランジスタ１５は“ロウ”レベルのバンク選
択信号ＢＣＡ０Ｂによって非導通状態にある。この結
果、列選択トランジスタ対ＣＳＴ１，ＣＳＴ２のゲート
に“ハイ”レベルの列選択信号が印加されるので導通
し、ビットライン対ＢＬ，ＢＬＢはサブ入出力ライン対
ＳＩＯ０，ＳＩＯ０Ｂと接続される。従って、バンクＢ
０の単位メモリセルアレイＭＣＡ０１から読出されたデ
ータがサブ入出力ラインＳＩＯ０，ＳＩＯ０Ｂからグロ
ーバル入出力ライン（図示せず）を通じて出力される。
メモリセルアレイＭＣＡ０１でワードライン及びセンス
アンプが活性化されてビットライン対ＢＬ，ＢＬＢにデ
ータが伝送されたとした場合、グローバル列選択ライン
ＧＣＳＬ０〜ＧＣＳＬＫのうちグローバル列選択ライン
ＧＣＳＬ０が活性化され（ＧＣＳＬ０の列選択信号が
“ハイ”レベル）、バンク選択信号ＢＣＡ０〜ＢＣＡｎ
のうち信号ＢＣＡ０，ＢＣＡ０Ｂが活性化される（ＢＣ
Ａ０は“ハイ”レベル、ＢＣＡ０Ｂは“ロウ”レベ
ル）。これにより、グローバル列選択ラインＧＣＳＬ０
の“ハイ”レベル列選択信号が、“ハイ”レベルのバン
ク選択信号ＢＣＡ０によって導通したスイッチ用のＮＭ
ＯＳトランジスタ１３を通してローカル列選択ラインＬ
ＣＳＬ０１へ伝送される。このとき、接地スイッチ用の
ＮＭＯＳトランジスタ１５は“ロウ”レベルのバンク選
択信号ＢＣＡ０Ｂによって非導通状態にある。この結
果、列選択トランジスタ対ＣＳＴ１，ＣＳＴ２のゲート
に“ハイ”レベルの列選択信号が印加されるので導通
し、ビットライン対ＢＬ，ＢＬＢはサブ入出力ライン対
ＳＩＯ０，ＳＩＯ０Ｂと接続される。従って、バンクＢ
０の単位メモリセルアレイＭＣＡ０１から読出されたデ
ータがサブ入出力ラインＳＩＯ０，ＳＩＯ０Ｂからグロ
ーバル入出力ライン（図示せず）を通じて出力される。
【００１７】この実施形態によれば、一度の列アクセス
サイクルで活性化されるグローバル列選択ラインに対応
してバンク選択信号が活性化されるので、上述の従来例
のように２以上のビットラインとサブ入出力ラインが接
続されることによる、不要な電流消費がなく、また余計
なプリチャージ動作も必要ないことが分かる。例えば、
バンクＢ０の単位メモリセルアレイＭＣＡ０１とバンク
Ｂ１の単位メモリセルアレイＭＣＡ１１で同時にワード
ライン及びセンスアンプが活性化された場合であって
も、バンク選択信号ＢＣＡ０のみが“ハイ”レベル（Ｂ
ＣＡ０Ｂは“ロウ”レベル）に活性化され、残りのバン
ク選択信号ＢＣＡ１〜ＢＣＡｎは“ロウ”レベル（ＢＣ
Ａ１Ｂ〜ＢＣＡｎＢは“ハイ”レベル）に非活性化され
ることにより、ローカル列選択ラインＬＣＳＬ０１を除
いた他のローカル列選択ラインＬＣＳＬ１１〜ＬＣＳＬ
ｎ１がグローバル列選択ラインＧＣＳＬ０に接続される
ことはない。従って、サブ入出力ライン対ＳＩＯ０，Ｓ
ＩＯ０Ｂ以外のサブ入出力ライン対ＳＩＯ１，ＳＩＯ１
Ｂ〜ＳＩＯｎ，ＳＩＯｎＢは対応するビットライン対に
接続されないようになっている。即ち、バンク選択用列
アドレス信号の状態に応じて、非選択バンクにおける列
選択スイッチ１０では接地スイッチ用のＮＭＯＳトラン
ジスタ１５が導通し、グローバル列選択ラインに対する
スイッチ用のＮＭＯＳトランジスタ１３が非導通にな
り、これに対応するローカル列選択ラインの電位は接地
電圧になる。
サイクルで活性化されるグローバル列選択ラインに対応
してバンク選択信号が活性化されるので、上述の従来例
のように２以上のビットラインとサブ入出力ラインが接
続されることによる、不要な電流消費がなく、また余計
なプリチャージ動作も必要ないことが分かる。例えば、
バンクＢ０の単位メモリセルアレイＭＣＡ０１とバンク
Ｂ１の単位メモリセルアレイＭＣＡ１１で同時にワード
ライン及びセンスアンプが活性化された場合であって
も、バンク選択信号ＢＣＡ０のみが“ハイ”レベル（Ｂ
ＣＡ０Ｂは“ロウ”レベル）に活性化され、残りのバン
ク選択信号ＢＣＡ１〜ＢＣＡｎは“ロウ”レベル（ＢＣ
Ａ１Ｂ〜ＢＣＡｎＢは“ハイ”レベル）に非活性化され
ることにより、ローカル列選択ラインＬＣＳＬ０１を除
いた他のローカル列選択ラインＬＣＳＬ１１〜ＬＣＳＬ
ｎ１がグローバル列選択ラインＧＣＳＬ０に接続される
ことはない。従って、サブ入出力ライン対ＳＩＯ０，Ｓ
ＩＯ０Ｂ以外のサブ入出力ライン対ＳＩＯ１，ＳＩＯ１
Ｂ〜ＳＩＯｎ，ＳＩＯｎＢは対応するビットライン対に
接続されないようになっている。即ち、バンク選択用列
アドレス信号の状態に応じて、非選択バンクにおける列
選択スイッチ１０では接地スイッチ用のＮＭＯＳトラン
ジスタ１５が導通し、グローバル列選択ラインに対する
スイッチ用のＮＭＯＳトランジスタ１３が非導通にな
り、これに対応するローカル列選択ラインの電位は接地
電圧になる。
【００１８】本発明の列選択スイッチの回路構成は図２
に示す実施形態に限定されるものではなく、他の形態で
も可能である。例えば、列選択ライン上の信号伝送によ
る固有の問題を解決するための補助手段を付加する等の
改良が可能である。
に示す実施形態に限定されるものではなく、他の形態で
も可能である。例えば、列選択ライン上の信号伝送によ
る固有の問題を解決するための補助手段を付加する等の
改良が可能である。
【００１９】
【発明の効果】以上述べてきたように本発明によれば、
バンク選択用の信号を用いたスイッチにより、選択対象
外のサブ入出力ラインにはダミーデータが伝送される現
象が発生しなくなるので、次の列アクセスサイクルに備
えてプリチャージを遂行する必要がない。また、不要に
ビットライン接続されるサブ入出力ラインが存在しない
ので、プリチャージ回路からビットラインセンスアンプ
へ流れる直流電流が抑止される。更に、１つの列デコー
ダをもってすべてのバンクの列アクセス動作を統制でき
るので、チップサイズを抑えて効率的なマルチバンク構
造とした半導体メモリ装置を提供できる。
バンク選択用の信号を用いたスイッチにより、選択対象
外のサブ入出力ラインにはダミーデータが伝送される現
象が発生しなくなるので、次の列アクセスサイクルに備
えてプリチャージを遂行する必要がない。また、不要に
ビットライン接続されるサブ入出力ラインが存在しない
ので、プリチャージ回路からビットラインセンスアンプ
へ流れる直流電流が抑止される。更に、１つの列デコー
ダをもってすべてのバンクの列アクセス動作を統制でき
るので、チップサイズを抑えて効率的なマルチバンク構
造とした半導体メモリ装置を提供できる。
【図１】従来の半導体メモリ装置における列選択ライン
構造を示す回路図。
構造を示す回路図。
【図２】本発明による列選択ライン構造を示す回路図。
１０ 列選択スイッチ ２０ 列デコーダ ＭＣＡ 単位メモリセルアレイ Ｂ０〜Ｂｎ メモリバンク ＰＲＴ プリチャージ回路 ＣＳＴ１，ＣＳＴ２ 列選択トランジスタ ＳＩＯ０，ＳＩＯ０Ｂ〜ＳＩＯｎ，ＳＩＯｎＢ サブ入
出力ライン ＬＣＳＬ０１〜ＬＣＳＬｎｋ ローカル列選択ライン ＧＣＳＬ０〜ＧＣＳＬｋ グローバル列選択ライン ＢＣＡ０，ＢＣＡ０Ｂ〜ＢＣＡｎ，ＢＣＡｎＢ バンク
選択信号
出力ライン ＬＣＳＬ０１〜ＬＣＳＬｎｋ ローカル列選択ライン ＧＣＳＬ０〜ＧＣＳＬｋ グローバル列選択ライン ＢＣＡ０，ＢＣＡ０Ｂ〜ＢＣＡｎ，ＢＣＡｎＢ バンク
選択信号
Claims (3)
- 【請求項１】 メモリアレイが多数のバンクに分割さ
れ、列選択トランジスタを介し接続される多数のビット
ライン及び入出力ラインを各バンクに有する半導体メモ
リ装置において、 バンク共通の列デコーダと、この列デコーダから伸張し
てバンク共通とされた多数のグローバル列選択ライン
と、前記列選択トランジスタのゲートに接続される多数
のローカル列選択ラインと、バンク選択用の信号に応じ
て前記グローバル列選択ラインと前記ローカル列選択ラ
インとを接続する手段と、を備えることを特徴とする半
導体メモリ装置。 - 【請求項２】 グローバル列選択ラインとローカル列選
択ラインとを接続する手段は、前記グローバル列選択ラ
インと前記ローカル列選択ラインとの間に接続され、ゲ
ートにバンク選択用の信号を受けるトランジスタと、前
記ローカル列選択ラインと接地電圧との間に設けられ、
ゲートに前記バンク選択用の信号の反転信号を受けるト
ランジスタと、を用いて構成される請求項１記載の半導
体メモリ装置。 - 【請求項３】 バンク選択用の信号が列アドレス信号で
ある請求項１又は請求項２記載の半導体メモリ装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011749A KR0142962B1 (ko) | 1995-05-12 | 1995-05-12 | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 |
| KR1995P11749 | 1995-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339687A true JPH08339687A (ja) | 1996-12-24 |
Family
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|---|---|---|---|
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| GB9609788D0 (en) | 1996-07-17 |
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