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Die Erfindung bezieht sich auf eine
Halbleiterspeichervorrichtung mit einer Vielzahl von Bänken und
besonders auf eine Halbleiterspeichervorrichtung mit einem Speicherfeld
und einer Spaltenauswahlleitungsstruktur, bei der eine Vielzahl
von Bitleitungen mit einer Vielzahl von Eingangs-/Ausgangsleitungspaaren
verbunden ist.
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Eine Halbleiterspeichervorrichtung
mit hoher Dichte und großer
Kapazität
erfordert einen Hochgeschwindigkeitsbetrieb, bei dem der Halbleiterspeicher
zu einem Systemtakt synchron betrieben wird, der von außen zugeführt wird,
um einen internen Vorgang durchzuführen, und bei dem ein Speicherzellenfeld
in eine Vielzahl von Bänke
(im folgenden als "Multi-Bank" bezeichnet) unterteilt
ist, um einen individuellen Datenzugriff für jede Bank durchzuführen, so
daß Verzögerungen
bezüglich
eines Strobe-Signals überwunden
werden können.
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Eine in der im Feb. 1995 veröffentlichten.
ISSCC beschriebene Halbleiterspeichervorrichtung von HYUNDAI Inc.
hat in jeder Bank unabhängige Reihen-
und Spaltendekoder und einen Datenpfad und weist globale, für jede Bank
vorgesehene Eingangs-/Ausgangsleitungen
auf, die mit den Haupteingangs-/-ausgangsleitungen gekoppelt sind.
Die globalen Eingangs-/Ausgangsleitungen sind mit Untereingangs-/-ausgangsleitungen
innerhalb jeder Bank gekoppelt.
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Die Spaltenauswahlleitungsstruktur
der oben erwähnten
Halbleiterspeichervorrichtung innerhalb einer einzelnen Bank wird
in 1. gezeigt.
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Wie in 1 gezeigt,
wird jede der Spaltenauswahlleitungen CSL0 bis CSLn, die ein Paar
von Spaltenauswahltransistoren CST1 und CST2 steuern, welche ein
Paar von Bitleitungen BL und BLB mit einem Paar von Untereingangs-/-ausgangsleitungen SIO
und SIOB verbinden, gemeinsam innerhalb einer Vielzahl von Speicherblöcken MB0
bis MBn benutzt. Ein Vorladeschaltkreis (Ladeschaltkreis) PRT, der
mit den Untereingangs-/-ausgangsleitungen
SIO und SIOB verbunden ist, benutzt einen niedrigen Pegel ("low") der Stromversorgungsspannung
(z.B. einer inneren Stromversorgungsspannung von 1,5 V in einem
256 Mb dynamischen Speicher mit wahlfreiem Zugriff) in einer Halbleiterspeichervorrichtung
hoher Dichte, so daß der
Vorladeschaltkreis eine Leseoperation mit geringer Spannung verwirklichen
kann. Deshalb wird ein vorbestimmter Pegel der Vorladespannung jedem
Paar von Untereingangs-/-ausgangsleitungen SIO und SOB zugeführt.
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Unter der Annahme, daß eine einzelne
Wortleitung innerhalb des Speicherblocks MBO ausgewählt ist,
wird ein korrespondierender Bitleitungsleseverstärker SA aktiviert; außerdem wird
eine Spaltenauswahlleitung CSL0 aktiviert und ein 1-Bit-Datum, das
durch den Leseverstärker
SA verstärkt
wird, auf die Untereingangs-/-ausgangsleitungen SIO0 und SIO0B mittels
des Spaltenauswahltransistorpaars CST1 und CST2 übertragen. Da zu diesem Zeitpunkt
das gegenwärtige
Bitleitungspaar bzw. Untereingangs-/-ausgangsleitungspaar auf einen ½·Vcc-Pegel
der Spannung innerhalb der anderen Speicherblöcke vorgeladen ist, wird eine
Potentialänderung
an den Untereingangs-/-ausgangsleitungen nicht
auftreten, obgleich sie über
das eingeschaltete Spaltenauswahltransistorpaar CST1 und CST2 gekoppelt
sind.
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Da jedoch nichtausgewählte Bitleitungen und
Untereingangs-/-ausgangsleitungen miteinander über eine ausgewählte Spaltenauswahlleitung
gekoppelt sind, erlaubt eine von dem Vorladeschaltkreis PRT zugeführte Spannung,
daß ein
unerwünschter Gleichstrom
von den Untereingangs-/-ausgangsleitungen zu dem Leseverstärker SA
fließt,
der mit den nichtausgewählten
Bitleitungen verbunden ist. Dies führt zu einem unnotwendigerweise
erhöhten
Stromverbrauch.
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Nach der Struktur von 1 können Falschdaten aus nichtausgewählten Speicherblöcken zu den
Untereingangs-/-ausgangsleitungen in dem Fall übertragen werden, in dem die
Wortleitungen und Leseverstärker
innerhalb von zwei oder mehr Speicherblöcken unter den Speicherblöcken, die
mit einer einzelnen Spaltenauswahlleitung CSL verbunden sind, aktiviert
sind, da alle korrespondierenden Untereingangs-/-ausgangsleitungen
und Bitleitungen zur selben Zeit verbunden sind. In diesem Fall
besteht der Nachteil, daß die
Untereingangs-/-ausgangsleitungen notwendigerweise für die Vorbereitung
der nächstfolgenden
Datenübertragung
vorgeladen sein sollten, bevor ein Spaltenauswahlsignalzustand auf der
Spaltenauswahlleitung CSL geändert
wird.
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Da jeder Speicherblock seinen individuellen Spaltendekoder
und Datenpfad hat, ist darüber
hinaus die Chipgröße bei Wahl
des Multi-Bank-Designs entsprechend vergrößert; und da eine vom Spaltendekoder
ausgehende Spaltenauswahlleitung mit einer Vielzahl von Speicherblöcken verbunden
ist, wird der Vorladevorgang an den Untereingangs-/-ausgangsleitungen
notwendig sein, bevor der Spaltenauswahlsignalzustand geändert wird,
was zu einem weitgehenden Gleichstromverbrauch führt. Der Vorladevorgang muß sich mindestens
auf Impulsdauern von 3 bis 4 ns erstrecken. In einer Halbleiterspeichervorrichtung
mit einer großen
Kapazität
von 256 Mb oder mehr, in der zahlreiche Datenleitungen (Eingangs-/Ausgangsleitungen)
vorgesehen werden, kann ein solcher Vorladevorgang jedoch nicht
genau justiert werden und führt
auch zu einer Begrenzung der maximalen Frequenz eines Systemtakts
in einem zu betreibenden System, das synchron zum Systemtakt läuft.
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Der Artikel IEEE Journal of Solid-State
Circuits, Vol. 23, No. 5, Oktober 1988, S. 107––1084 beschreibt einen statischen
SRAM-Speicher, dessen Speicherfeld in 32 Abschnitte unterteilt ist,
die jeweils 64 Bit breit sind und von denen jeweils nur ein Abschnitt
aktiviert ist. Der Speicher verfügt über eine Blockauswahlleitung
sowie über
Zeilen- und Spaltenauswahlleitungen, die über Logikgatter mit der Blockauswahlleitung
verknüpft
sind und so Wortleitungssignale sowie Schreib- und Lesesignale erzeugen. Darüber hinaus
verfügt
der Speicherbaustein über getrennte
Datenbusse zum Schreiben und Lesen.
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Die
US
5 068 828 beschreibt eine Halbleiterspeichervorrichtung
mit einer Vielzahl von Speicherfeldern, in denen statische Speicherzellen
angeordnet sind. Die Vielzahl von Speicherfeldern ist in "mats" aufgeteilt, wobei
jedes Speicherfeld über
einen eigenen Spaltenadressdekoder verfügt.
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Der Erfindung liegt die Aufgabe zugrunde, eine
Halbleiterspeichervorrichtung anzugeben, die zum Betrieb bei hohen
Arbeitsfrequenzen geeignet ist.
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Diese Aufgabe wird durch den Gegenstand des
Patentanspruchs 1 gelöst.
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Weitere Ausführungen ergeben sich aus den Unteransprüchen.
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Es ist ein Vorteil der Erfindung,
daß die
Datenleitungen, wie z.B. die Eingangs-/Ausgangsleitungen, nicht vorgeladen
zu werden brauchen.
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Es ist ein weiterer Vorteil der Erfindung,
daß der
durch einen Betrieb der Spaltenauswahlleitungen verursachte, unnötige Gleichstromverbrauch
vermieden wird.
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Eine Erläuterung der Erfindung erfolgt
in Verbindung mit den Figuren, in denen:
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1 eine
Schaltung mit einer Spaltenauswahlleitungsstruktur in einer herkömmlichen
Halbleiterspeichervorrichtung und
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2 eine
Schaltung mit einer erfindungsgemäßen Spaltenauswahlleitungsstruktur
zeigen.
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In der folgenden Erläuterung
der Erfindung bezeichnet ein Bezugszeichen "B",
z.B. ein Bankauswahlspaltenadressensignal "BCA0B" oder eine Bitleitung "BLB", ein logisch inverses
Signal für
ein korrespondierendes Signal oder eine komplementäre Leitung
für eine
korrespondierende Leitung.
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Wie in 2 gezeigt,
ist das Speicherfeld innerhalb der Halbleiterspeichervorrichtung
nach der Erfindung in eine Vielzahl von Bänken B0 bis Bn aufgeteilt (wobei
n eine natürliche
Zahl ist). Ein Spaltendekoder 20 ist allen Bänken B0
bis Bn gemeinsam und nicht für
jede Bank vorgesehen, wie in 1 gezeigt.
Ein Anzahl k von globalen Spaltenauswahlleitungen GCSL0 bis GCSLk
(wobei k eine natürliche Zahl
ist), die vom Spaltendekoder 20 ausgehen, erstrecken sich
in Richtung der Bitleitungen durch alle Bänke. Eine Anzahl k von Speicherzellenfeldern MCA_k
(wobei "_" arabische Ziffern
gemäß der Anordnungsreihenfolge
bezeichnet), die mit einem Paar von Bitleitungen BL und BLB gekoppelt
sind, werden jeweils in jeder Bank angeordnet. Jeder der Leseverstärker SA
ist mit dem Paar der Bitleitungen verbunden, und jeder einer Vielzahl
von Spaltenauswahltransistorpaaren CST1 und CST2 ist zwischen die Bitleitungspaare
BL und BLB und die korrespondierenden Untereingangs-/-ausgangsleitungspaare SIO_
und SIO_B geschaltet. Jede Bank schließt ein Paar von Untereingangs-/-ausgangsleitungen
ein, die mit einem Vorladeschaltkreis (Ladeschaltkreis) PRT für einen
genauen Spannungslesevorgang verbunden sind. Obwohl in 2 nicht gezeigt, ist jedes der
Paare der Untereingangs-/-ausgangsleitungen gemeinsam mit einem
Paar von globalen Eingangs-/Ausgangsleitungen verbunden.
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Das Paar der Spaltenauswahltransistoren CST1
und CST2, das das Paar der Bitleitungen BL und BLB und das Paar
der Untereingangs-/-ausgangsleitungen miteinander verbindet, haben
ihre Gate-Anschlüsse
mit lokalen Spaltenauswahlleitungen LCSL_ verbunden. Die lokalen
Spaltenauswahlleitungen LCSL_ sind so angeordnet, daß sie dieselbe
Nummer wie das Speicherzellenfeld MCA_k haben, und erstrecken sich
in der Bitleitungsrichtung innerhalb jeder Bank. Jeder einer Vielzahl
von Spaltenauswahlschaltern 10, die durch die Bankauswahlspaltenadressensignale
BCA_ und BCA_B gesteuert werden, verbindet eine globale Spaltenauswahlleitung
GCSL_ mit einer lokalen Spaltenauswahlleitung LCSL_.
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Der Spaltenauswahlschalter 10 schließt einen
NMOS-Transistor 13, dessen Kanal zwischen die globale Spaltenauswahlleitung
und die Vokale Spaltenauswahlleitung geschaltet und dessen Gate-Anschluß mit dem
Bankauswahlspaltenadressensignal BCA verbunden ist, und einen NMOS-Transistor 15 ein,
dessen Kanal zwischen die lokale Spaltenauswahlleitung und Massepotential geschaltet
und dessen Gate-Anschluß mit
dem Bankauswahlspaltenadressensignal BCA_B verbunden ist. Deshalb
ist eine globale Spaltenauswahlleitung mit derselben Anzahl von
lokalen Spaltenauswahlleitungen verbunden, wie das Speicherzellenfeld mit
Spaltenauswahlschaltern 10. Die Bankauswahlspaltenadressensignale
werden während
jedes Spaltenzugriffszyklus aktiviert.
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Für
den Fall, daß die
Wortleitungen und die Leseverstärker
SA im Speicherzellenfeld MCA01 der Bank B0 aktiviert und Daten auf
das Bitleitungspaar BL und BLB übertragen
werden, wird der hohe Pegel des Spaltenauswahlsignals, das der globalen
Spaltenauswahlleitung GCSL0 zugeführt wird, auf die lokale Spaltenauswahlleitung
LCSL01 mittels des durch den hohen Pegel des Bankauswahlspaltenadressensignals
BCA0 eingeschalteten NMOS-Transistors 13 übertragen,
falls auch die globale Spaltenauswahlleitung GCSL0 unter den globalen
Spaltenauswahlleitungen GCSL0 bis GCSLk (wobei das an die GCSL0
geführte
Spaltenauswahlsignal auf einen logisch hohen Pegel geht) und die
Bankauswahlspaltenadressensignale BCA0 und BCA0B aktiviert werden
(wobei das Signal BCA0 auf einen logisch hohen Pegel und das Signal
BCA0B auf einen logisch niedrigen Pegel geht). Dazu ist der NMOS-Transistor 15, der
mit dem Massepotential verbunden ist, durch den niedrigen Pegel
des Bankauswahlspaltenadressensignals BCA0B ausgeschaltet. Da der
hohe Pegel des Spaltenauswahlsignals den Gate-Anschlüssen der
Spaltenauswahltransistoren CST1 und CST2 zugeführt wird, ist das Bitleitungspaar
BL und BLB mit den Untereingangs-/-ausgangsleitungspaaren SIO0 und
SIO0B über
den Einschaltzustand der Spaltenauswahltransistoren CST1 und CST2
verbunden. Das aus dem Speicherzellenfeld MCA01 der Bank B0 ausgelesenen
Datum wird an das Äußere des
Chips über
die Untereingangs-/-ausgangsleitung
SIO0 und die globale Eingangs-/Ausgangsleitung ausgegeben.
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Im Gegensatz zu 1 werden die Bankauswahlspaltenadressensignale
zusammen mit den globalen, in einem Spaltenzugriffszyklus aktivierten Auswahlleitung
aktiviert, was verhindert, daß ein oder
mehrere Bitleitungen und Untereingangs-/-ausgangsleitungen miteinander
verbunden werden, so daß ein
unnötiger
Gleichstromverbrauch sowie Vorladevorgänge vermieden werden können. Obgleich
die Wortleitungen und Leseverstärker
beispielsweise in dem Speicherzellenfeld MCA01 der Bank B0 und die des
Speicherzellenfelds MCA11 der Bank B1 gleichzeitig aktiviert werden,
wird keine der lokalen Spaltenauswahlleitungen LCSL11 bis LCSLn1
außer
der lokalen Spaltenauswahlleitung LCSL01 mit der globalen Spaltenauswahlleitung
GCSL0 verbunden, da nur das Bankauswahlspaltenadressensignal BCA0 auf
einen logisch hohen Pegel (aber das Bankauswahlspaltenadressensignal
BCA0B auf einem logisch niedrigen Pegel) und die übrigen Bankauswahlspaltenadressensignale
BCA1 bis BCAn auf einen logisch niedrigen Pegel gehen. Folglich
ist der Rest der Untereingangs-/-ausgangsleitungspaare SIO1 und SIO1B
bis SIOn und SIOnB mit Ausnahme des Untereingangs-/-ausgangs leitungspaares
SIO0 und SIO0B nicht mit dem entsprechenden Bitleitungspaar verbunden.
In dem Spaltenauswahlschalter 10 innerhalb der entsprechend
dem Zustand der Bankauswahlspaltenadressensignale nicht ausgewählten Bänke ist
das Potential der korrespondierenden lokalen Spaltenauswahlleitungen
gleich dem Massepotential, da der mit Massepotential verbundene NMOS-Transistor 15 eingeschaltet
und der mit der globalen Spaltenauswahlleitung verbundene NMOS-Transistor 13 ausgeschaltet
ist.
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Wie oben dargelegt wurde, besteht
keine Notwendigkeit für
den Vorladevorgang zur Vorbereitung auf den nächsten Spaltenzugriffszyklus,
da keine Falschdaten auf die Untereingangs-/-ausgangsleitungen übertragen
werden, die nicht dem zusammen mit der globalen Spaltenauswahlleitung
aktivierten Bankauswahlspaltenadressensignal zugeordnet sind. Darüber hinaus
wird der von dem Vorladeschaltkreis PRT zu den Leseverstärkern der
Bitleitungen fließende
Gleichstrom nicht erzeugt, da die mit den Bitleitungen unnötigerweise
verbundenen Untereingangs-/-ausgangsleitungen nicht existieren.
Da ein Spaltendekoder den Spaltenzugriftsvorgang für alle Bänke steuert,
kann zusätzlich
eine Halbleiterspeichervorrichtung mit einer effektiven Multi-Bank-Struktur verwirklicht
werden, während
die Chipgröße verringert
ist.