DE10228561A1

DE10228561A1 - Halbleiterspeichervorrichtung, die eine hochdichte Struktur oder eine hohe Leistung ermöglicht

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Publication number: DE10228561A1
Application number: DE10228561A
Authority: DE
Inventors: Tsutomu Nagasawa; Hideki Yonetani; Kozo Ishida; Shinichi Jinbo; Makoto Suwa; Tadaaki Yamauchi; Junko Matsumoto; Zengcheng Tian; Takeo Okamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-26
Filing date: 2002-06-26
Publication date: 2003-05-15
Also published as: US20030081490A1; JP2003132674A; US6724679B2; TW563135B; CN1414564A; KR20030035805A

Abstract

Eine Halbleiterspeichervorrichtung (100) der Erfindung enthält die Bänke (10-13), die Vordecodierer (14 und 15), eine Zwischenspeicherschaltung (16), einen Zähler (17), eine Sicherung (18) und die Puffer (19 und 20). Die Bank (10-13) enthält u. a. mehrere in Zeilen und Spalten angeordnete Speicherzellen. Die Vordecodierer (14 und 15) sind in einem Mittelabschnitt der Halbleiterspeichervorrichtung (100) angeordnet. Der Vordecodierer (14) erzeugt ein Vordecodierungssignal zum Auswählen jeder der Bänke (12 und 13) anhand einer von dem Puffer (20) empfangenen Bankadresse (BA0 und BA1) und gibt das Vordecodierungssignal an die Bänke (12 und 13) aus. Der Vordecodierer (15) erzeugt anhand der Bankadresse (BA0 und BA1) das Vordecodierungssignal zum Auswählen jeder der Bänke (10 und 11) und gibt das Vordecodierungssignal an die Bänke (10 und 11) aus. Folglich kann die Anzahl der Verdrahtungen im Mittelabschnitt verringert sein.

Description

Die Erfindung betrifft das Gebiet der Halbleiterspeichervorrichtungen und insbesondere eine Halbleiterspeichervorrichtung, in der die Anzahl der Verdrahtungen zwischen mehreren Bänken verringert ist, in der die Zeiteinstellung der Eingabe/Ausgabe von Daten in mehrere Bänke und aus mehreren Bänken eingestellt wird, in der ein Burn-in-Test unter Verwendung mehrerer Stromversorgungsspannungen auf verschiedenen Pegeln ausgeführt werden kann und/oder in der eine interne Spannung, die die Wortleitungen aktiviert, stabil zugeführt werden kann.
Wie in Fig. 45 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 1000 wie etwa ein DRAM (dynamischer Schreib-Lese- Speicher) die Bänke 1010-1013 und die Vordecodierer 1014-1017.
Jede der Bänke 1010-1013 enthält mehrere Speicherzellen, die in Zeilen und Spalten angeordnet sind, mehrere Bitleitungspaare, mehrere Wortleitungen, einen Spaltendecodierer, einen Zeilendecodierer und einen Leseverstärker.
Die Vordecodierer 1014-1017 sind jeweils entsprechend den Bänken 1010-1013 angeordnet. Die Vordecodierer 1014 und 1016 sind zwischen den Bänken 1010 und 1012 angeordnet, während die Vordecodierer 1015 und 1017 zwischen den Bänken 1011 und 1013 angeordnet sind. Die Vordecodierer 1014-1017 erzeugen anhand der jeweils über Adressenanschlüsse eingegebenen Adresse Vordecodierungssignale zur Auswahl der Bänke 1010-1013 und geben die auf diese Weise erzeugten Vordecodierungssignale jeweils an die Bänke 1010-1013 aus. Ferner empfangen die Vordecodierer 1014-1017 die Adressen AYA<3:0>, AYB<3:0>, AYC<3:0> und AYD<3:0> und geben diese jeweils an die entsprechenden Bänke 1010-1013 aus.
Die Bänke 1010-1013 werden durch die von den Vordecodierern 1014-1017 angelegten Vordecodierungssignale ausgewählt. In der ausgewählten Bank (einer der Bänke 1010-1013) werden in die durch die von einem entsprechenden Vordecodierer 1014-1017 empfangenen Adressen angegebenen Speicherzellen Daten eingegeben oder aus ihnen ausgegeben.
Wie oben beschrieben wurde, ist die Halbleiterspeichervorrichtung mit mehreren Vordecodierern versehen, die jeweils den mehreren Bänken entsprechen. Die mehreren Vordecodierer sind konzentriert an einer Stelle angeordnet.
Wie in Fig. 46 gezeigt ist, enthält eine Halbleiterspeichervorrichtung 1100 wie etwa ein SDRAM (synchroner DRAM), bei dem Daten synchron zu einem Takt in die Speicherzellen eingegeben bzw. aus ihnen ausgegeben werden, die Bänke 1010-1013, einen Treiber 1018 und eihen Zwischenregenerator 1019. Die Bänke 1010-1013 sind die gleichen, wie sie bereits beschrieben wurden.
Der Treiber 1018 empfängt von einem externen Anschluß einen Takt CLK und erzeugt aus ihm einen zur Ausgabe von Daten verwendeten Takt CLKQ. Der Treiber 1018 gibt den auf diese Weise erzeugten Takt CLKQ an den Zwischenregenerator 1019 aus.
Der Zwischenregenerator 1019 liegt an einer zentralen Stelle der Halbleiterspeichervorrichtung 1100. Der Zwischenregenerator 1019 führt den von dem Treiber 1018 empfangenen Takt CLKQ den Bänken 1010-1013 zu. In diesem Fall führt der Zwischenregenerator 1019 den Bänken 1010-1013 den Takt CLKQ über Wege mit im wesentlichen der gleichen Länge zu. Dadurch kann jede der Bänke 1010-1013 die Daten im wesentlichen in Übereinstimmung mit der gleichen Zeiteinstellung wie die anderen Bänke ausgeben.
Die Bänke 1010-1013 geben die von den Speicherzellen gelesenen Daten synchron zu dem von dem Zwischenregenerator 1019 empfangenen Takt CLKQ an die (nicht gezeigten) Eingangs/Ausgangs-Anschlüsse aus.
Wie oben beschrieben worden ist, wird die Zeiteinstellung der von den mehreren Bänken ausgegebenen Daten in der Halbleiterspeichervorrichtung dadurch gesteuert, daß den jeweiligen Bänken über einen Zwischenregenerator ein von einem Treiber erzeugter Takt zugeführt wird.
Zu Ein- oder Ausgabe von Daten in jede oder aus jeder der mehreren in Zeilen und Spalten angeordneten Speicherzellen muß die in Zeilenrichtung angeordnete Wortleitung aktiviert werden, wobei für diese Aktivierung der Wortleitung eine intern verstärkte Spannung verwendet wird, die durch Verstärken der Stromversorgungsspannung erzeugt wird. Zum Verstärken der Stromversorgungsspannung auf die intern verstärkte Spannung wird ein Pumpkondensator verwendet.
Fig. 47 ist eine Draufsicht eines Pumpkondensators, die vergrößert ein Gebiet A des Pumpkondensators zeigt. Unter den Aluminiumverdrahtungen 1020 und 1021 in einer zweiten Schicht sind in einer ersten Schicht die Aluminiumverdrahtungen 1022-1027 angeordnet. Die (nicht gezeigten) Bitleitungen BL sind unter den Aluminiumverdrahtungen 1022-1027 in der ersten Schicht angeordnet, während unter den Bitleitungen BL die (nicht gezeigten) Transfergatter TG angeordnet sind. Ferner ist unter den Transfergattern TG eine (nicht gezeigte) Felddiffusionsschicht FL angeordnet. Zwischen den Aluminiumverdrahtungen 1020 und 1021 und den Aluminiumverdrahtungen 1022-1027, zwischen den Aluminiumverdrahtungen 1022-1027 und den Bitleitungen BL, zwischen den Bitleitungen BL und den Transfergattern TG und zwischen den Transfergattern TG und der Felddiffusionsschicht FL sind Isolierschichten angeordnet.
Die Bitleitungen BL sind über Kontaktlöcher mit den Transfergattern TG verbunden, während die Felddiffusionsschicht FL und die Aluminiumverdrahtungen 1022-1028 in der ersten Schicht über die Kontaktlöcher 1029, 1030, 1033, 1034, 1035, 1038, 1039, 1042 und 1043 mit den Bitleitungen BL verbunden sind. Die Aluminiumverdrahtung 1020 in der zweiten Schicht ist über die Kontaktlöcher 1036 mit der Aluminiumverdrahtung 1026 in der ersten Schicht verbunden. Die Aluminiumverdrahtung 1021 in der zweiten Schicht ist über die Kontaktlöcher 1031, 1032, 1040 und 1041 mit den Aluminiumverdrahtungen 1024, 1025, 1027 und 1028 in der ersten Schicht verbunden.
Dementsprechend ist die Aluminiumverdrahtung 1020 in der zweiten Schicht mit dem Transfergatter TG verbunden, das eine der zwei Elektroden bildet, die den Pumpkondensator bilden, während die Aluminiumverdrahtung 1021 in der zweiten Schicht mit der Felddiffusionsschicht FL verbunden ist, die die andere Elektrode des Pumpkondensators bildet. Dadurch wird die durch den Pumpkondensator intern verstärkte Spannung über die Aluminiumverdrahtungen 1020 und 1021 in der zweiten Schicht den (nicht gezeigten) Wortleitungstreibern zugeführt, während der Wortleitungstreiber die intern verstärkte Spannung der durch eine von einem Zeilendecodierer angelegte Zeilenadresse angegebenen Wortleitung zuführt, so daß die durch die Zeilenadresse angegebene Wortleitung aktiviert wird.
Fig. 48 ist eine Draufsicht eines von mehreren Pumpkondensatoren. Auf einem Transfergatter 1045 ist eine Bitleitung 1051 angeordnet, wobei eine (nicht gezeigte) Isolierschicht dazwischenliegt, und wobei die Bitleitung 1051 über 18 Kontaktlöcher 1046 mit dem Transfergatter 1045 verbunden ist. Um die Bitleitung 1051 mit der (nicht gezeigten) Aluminiumverdrahtung zu verbinden, die sich in der ersten Schicht befindet und die auf der Bitleitung 1051 ausgebildet ist, sind zwölf Kontaktlöcher 1047 vorgesehen, wobei die (nicht gezeigte) Isolierschicht dazwischenliegt.
Über dem Transfergatter 1045 ist die Felddiffusionsschicht 1044 ausgebildet, wobei über einem Abschnitt der Felddiffusionsschicht, der sich mit dem Transfergatter 1045 nicht überlappt, die Bitleitungen 1049, 1050, 1054 und 1055 angeordnet sind. Jede der Bitleitungen 1049 und 1050 ist über 14 Kontaktlöcher 1053 mit der Felddiffusionsschicht 1044 verbunden, während jede der Bitleitungen 1054 und 1055 über 14 Kontaktlöcher 1057 mit der Felddiffusionsschicht 1044 verbunden ist. Es sind 20 Kontaktlöcher 1052 vorgesehen, die die Bitleitungen 1049 und 1050 mit den (nicht gezeigten) Aluminiumverdrahtungen verbinden, die sich in der ersten Schicht befinden und die auf den Bitleitungen 1049 und 1050 ausgebildet sind, wobei die (nicht gezeigte) Isolierschicht dazwischenliegt. Zum Verbinden der Bitleitungen 1054 und 1055 mit (nicht gezeigten) Aluminiumverdrahtungen sind 20 Kontaktlöcher 1056 vorgesehen, die sich in der ersten Schicht befinden und die auf den Bitleitungen 1054 und 1055 ausgebildet sind, wobei die (nicht gezeigte) Isolierschicht dazwischenliegt.
Mit Bezug auf Fig. 49 enthalten die Halbleiterspeichervorrichtungen 1000 und 1100 die Schaltungen 1060-1065 zum Erzeugen einer internen Spannung, die Anschlüsse 1066-1077, die Schalter 1078-1083, eine Steuerschaltung 1084 und eine Schalt-Schaltung 1085.
Die Schaltungen 1060-1062 zum Erzeugen einer internen Spannung senken die Stromversorgungsspannung und erzeugen jeweils die internen Spannungen VREFS, VREFP und VREFD. Die Schaltung 1063 zum Erzeugen einer internen Spannung senkt die Stromversorgungsspannung und erzeugt die interne Spannung VBL zum Vorladen des Bitleitungspaars. Die Schaltung 1064 zum Erzeugen einer internen Spannung senkt die Stromversorgungsspannung und erzeugt eine interne Spannung VCP, d. h. eine Zellenplattenspannung. Die Schaltung 1065 zum Erzeugen einer internen Spannung verstärkt die Stromversorgungsspannung und erzeugt die interne Spannung VPP zum Aktivieren der Wortleitung.
Im Normalbetrieb ist der Schalter 1078 in Übereinstimmung mit einem von einer Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1066 verbunden, wobei er der internen Schaltung die durch die Schaltung 1060 zum Erzeugen einer internen Spannung erzeugte interne Spannung VREFS zuführt. In einem Burn-in-Test ist der Schalter 1078 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1067 verbunden, wobei er der internen Schaltung eine von dem Anschluß zum Empfang eines Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Im Normalbetrieb ist der Schalter 1079 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1068 verbunden, wobei er der internen Schaltung die durch die Schaltung 1061 zum Erzeugen einer internen Spannung erzeugte interne Spannung VREFP zuführt. Im Burn-in- Test ist der Schalter 1079 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1069 verbunden, wobei er der internen Schaltung die von dem Anschluß zum Empfang des Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Im Normalbetrieb ist der Schalter 1080 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1070 verbunden, wobei er der internen Schaltung die durch die Schaltung 1062 zum Erzeugen einer internen Spannung erzeugte interne Spannung VREFD zuführt. Im Burn-in- Test ist der Schalter 1080 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1071 verbunden, wobei er der internen Schaltung die von dem Anschluß zum Empfang des Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Im Normalbetrieb ist der Schalter 1081 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1072 verbunden, wobei er der internen Schaltung die durch die Schaltung 1063 zum Erzeugen einer internen Spannung erzeugte interne Spannung VBL zuführt. Im Burn-in- Test ist der Schalter 1081 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1073 verbunden, wobei er der internen Schaltung die von dem Anschluß zum Empfang des Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Im Normalbetrieb ist der Schalter 1082 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1074 verbunden, wobei er der internen Schaltung die durch die Schaltung 1064 zum Erzeugen einer internen Spannung erzeugte interne Spannung VCP zuführt. Im Burn-in- Test ist der Schalter 1082 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1075 verbunden, wobei er der internen Schaltung die von dem Anschluß zum Empfang des Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Im Normalbetrieb ist der Schalter 1083 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1076 verbunden, wobei er der internen Schaltung die durch die Schaltung 1065 zum Erzeugen einer internen Spannung erzeugte interne Spannung VPP zuführt. Im Burn-in- Test ist der Schalter 1083 in Übereinstimmung mit dem von der Schalt-Schaltung 1085 angelegten Schaltsignal mit dem Anschluß 1077 verbunden, wobei er der internen Schaltung die von dem Anschluß zum Empfang des Datenmaskensignals DQM0 empfangene externe Spannung zuführt.
Wie in Fig. 50 gezeigt ist, enthält die Steuerschaltung 1084 die Betriebsartsignal-Erzeugungsschaltungen 1086-1089 und ein UND-Gatter 1090. Wenn eine von außen angelegte Adresse eine VREF-Erzwingungsbetriebsart angibt, erzeugt die Betriebsartsignal-Erzeugungsschaltung 1086 ein Testbetriebsartsignal für den Übergang in die VREF-Erzwingungsbetriebsart, wobei sie das erzeugte Testbetriebsartsignal an das UND-Gatter 1090 und an die interne Schaltung ausgibt.
Wenn die von außen angelegte Adresse eine VPP-Erzwingungsbetriebsart angibt, erzeugt die Betriebsartsignal-Erzeugungsschaltung 1087 ein Testbetriebsaftsignal für den Übergang in die VPP-Erzwingungsbetriebsart, wobei sie das erzeugte Testbetriebsartsignal an das UND-Gatter 1090 und an die interne Schaltung ausgibt.
Wenn die von außen angelegte Adresse eine Mehrbittest-Betriebsart angibt, erzeugt die Signalerzeugungsschaltung 1088 ein Testbetriebsartsignal für den Übergang in die Mehrbittest-Betriebsart, wobei sie das erzeugte Testbetriebsartsignal an das UND-Gatter 1090 und an die interne Schaltung ausgibt.
Wenn die von außen angelegte Adresse eine Alle-Bänke-Test- Betriebsart angibt, erzeugt die Betriebsartsignal-Erzeugungsschaltung 1089 ein Testbetriebsartsignal für den Übergang in die Alle-Bänke-Test-Betriebsart, wobei sie das erzeugte Testbetriebsartsignal an das UND-Gatter 1090 und an die interne Schaltung ausgibt.
Das UND-Gatter 1090 empfängt von den Betriebsartsignal-Erzeugungsschaltungen 1086-1089 die Testbetriebsartsignale und gibt das Burn-in-Test-Betriebsartsignal auf dem H-Pegel (hohen Logikpegel) an die Schalt-Schaltung 1085 aus, wenn alle empfangenen Testbetriebsartsignale auf dem H-Pegel sind. Somit erzeugt die Steuerschaltung 1084 das Burn-in-Test-Betriebsartsignal, nachdem der Betrieb in die VREF-Erzwingungsbetriebsart, in die VPP-Erzwingungsbetriebsart, in die Mehrbittest-Betriebsart und in die Alle-Bänke-Test-Betriebsart übergegangen ist.
Die VREF-Erzwingungsbetriebsart, die VPP-Erzwingungsbetriebsart, die Mehrbittest-Betriebsart und die Alle-Bänke-Test-Betriebsart werden als verschiedene Testbetriebsarten verwendet, in denen die Halbleiterspeichervorrichtung arbeiten kann. In der VREF-Erzwingungsbetriebsart wird der Test durch Ändern einer an die internen Schaltungen der Halbleiterspeichervorrichtung wie etwa an eine Speicherzellenmatrix, an einen Spaltendecodierer, an einen Zeilendecodierer und an einen Leseverstärker angelegten Referenzspannung ausgeführt.
In der VPP-Erzwingungsbetriebsart wird der Test durch Ändern einer zum Aktivieren der Wortleitung verwendeten Spannung ausgeführt. In der Mehrbittest-Betriebsart wird der Test gleichzeitig bei der Eingabe/Ausgabe von Daten der mehreren Bits vorgenommen. In der Alle-Bänke-Test-Betriebsart wird der Test gleichzeitig an allen Bänken vorgenommen. In der Burnin-Test-Betriebsart wird der Test mit einer Spannung und mit einer Temperatur ausgeführt, die höher als jene im Normalbetrieb sind.
Wenn die Schalt-Schaltung 1085 wieder mit Bezug auf Fig. 49 von der Steuerschaltung 1084 das Burn-in-Test-Betriebsartsignal auf dem H-Pegel empfängt, gibt die Schalt-Schaltung 1085 die Schaltsignale an die Schalter 1078-1083 aus, um die Schalter 1078-1083 jeweils mit den Anschlüssen 1067, 1069, 1071, 1073, 1075 und 1077 zu verbinden. Wenn die Schalt- Schaltung 1085 von der Steuerschaltung 1084 das Burn-in-Test- Betriebsartsignal auf dem L-Pegel (tiefen Logikpegel) empfängt, gibt die Schalt-Schaltung 1085 die Schaltsignale an die Schalter 1078-1083 aus, um die Schalter 1078-1083 jeweils mit den Anschlüssen 1066, 1068, 1070, 1072, 1074 und 1076 zu verbinden.
Dementsprechend tritt die Halbleiterspeichervorrichtung nach dem Betrieb in der VREF-Erzwingungsbetriebsart, in der VPP- Erzwingungsbetriebsart, in der Mehrbittest-Betriebsart und in der Alle-Bänke-Test-Betriebsart in die Burn-in-Test-Betriebsart ein, wobei ihr von einem für den Empfang des Datenmaskensignals DQM0 vorgesehenen Anschluß eine externe Spannung zugeführt wird, um den Burn-in-Test durchzuführen.
Mit Bezug auf Fig. 51 enthält jede Halbleiterspeichervorrichtung 1000 und 1100 eine Pumpschaltung 1200. Die Pumpschaltung 1200 verstärkt die Stromversorgungsspannung und erzeugt die intern verstärkte Spannung VPP zum Aktivieren der Wortleitungen. Die Pumpschaltung 1200 enthält einen Ringoszillator 1201, die Puffer 1202 und 1207, die Verzögerungsschaltungen 1203 und 1208, die Pumpkondensatoren 1204 und 1209, die N-Kanal-MOS-Transistoren 1205 und 1210, eine Stromversorgungsverdrahtung 1212 und eine Gate-Steuerschaltung 1214.
Der Ringoszillator 1201 gibt an die Puffer 1202 und 1207 die um 180° gegeneinander phasenverschobenen Impulssignale A bzw. /A aus. Die Impulssignale A und /A besitzen Spannungspegel, die zwischen einer Massespannung GND und einer Stromversorgungsspannung VDD periodisch schwanken. Der Puffer 1202 zwischenspeichert das Impulssignal A und gibt es an die Verzögerungsschaltung 1203 und an eine der Elektroden des Pumpkondensators 1204 aus. Die Verzögerungsschaltung 1203 verzögert das vom Puffer 1102 empfangene Impulssignal um einen vorgegebenen Betrag und gibt es an die andere Elektrode des Pumpkondensators 1204 aus. Der Pumpkondensator 1204 verstärkt die Stromversorgungsspannung VDD anhand des vom Puffer 1202 angelegten Impulssignals und des von der Verzögerungsschaltung 1203 angelegten Impulssignals auf die intern verstärkte Spannung VPP und gibt sie an einen Source-Anschluß des N-Kanal- MOS-Transistors 1205 aus. Der N-Kanal-MOS-Transistor 1205 empfängt an seinem Gate-Anschluß ein Signal g von der Gate- Steuerschaltung 1214, und der N-Kanal-MOS-Transistor 1205 führt die durch den Pumpkondensator 1204 verstärkte intern verstärkte Spannung VPP der Stromversorgungsverdrahtung 1212 zu, wenn das Signal g auf dem H-Pegel ist.
Der Puffer 1207, die Verzögerungsschaltung 1208, der Pumpkondensator 1209 und der N-Kanal-MOS-Transistor 1210 führen die gleichen Operationen wie der Puffer 1202, die Verzögerungsschaltung 1203, der Pumpkondensator 1204 und der N-Kanal-MOS- Transistor 1205 aus. Der N-Kanal-MOS-Transistor 1210 empfängt an seinem Gate-Anschluß ein Signal /g von der Gate-Steuerschaltung 1214.
Die Gate-Steuerschaltung 1214 erzeugt die Signale g und /g, die anhand eines von einer (nicht gezeigten) Steuerschaltung angelegten Steuersignals die Zeiteinstellung der Zufuhr der intern verstärkten Spannung VPP an die Stromversorgungsverdrahtung 1212 bestimmen, und führt sie den Gate-Anschlüssen der N-Kanal-MOS-Transistoren 1205 bzw. 1210 zu. Die Kondensatoren 1206, 1211 und 1213 sind parasitäre Kondensatoren.
Mit Bezug auf Fig. 52 wird nun der Betrieb der Pumpschaltung 1200 beschrieben. Der Ringoszillator 1201 erzeugt die Impulssignale A und /A, deren Phasen um 180° gegeneinander verschoben sind, und gibt sie an die Puffer 1202 bzw. 1207 aus. Der Puffer 1202 zwischenspeichert das Impulssignal A und gibt es aus, und die Verzögerungsschaltung 1203 verzögert das von dem Puffer 1202 angelegte Impulssignal um einen vorgegebenen Betrag und gibt das verzögerte Signal als ein Signal a0 an die andere Elektrode des Pumpkondensators 1204 aus. Dadurch wird das Signal durch eine Bootstrap-Wirkung der Verzögerungsschaltung 1203 und des Pumpkondensators 1204 auf einen maximalen Pegel VPP (> VDD) verstärkt. Wenn der N-Kanal-MOS-Transistor 1205 das Signal g von der Gate-Steuerschaltung 1214 empfängt, wird der N-Kanal-MOS-Transistor 1205 eingeschaltet, um die intern verstärkte Spannung VPP der Stromversorgungsverdrahtung 1212 nur zuzuführen, wenn das Signal g auf dem H-Pegel ist.
Der Puffer 1207, die Verzögerungsschaltung 1208 und der Pumpkondensator 1209 führen jeweils die gleichen Operationen wie der Puffer 1202, die Verzögerungsschaltung 1203 und der Pumpkondensator 1204 aus und arbeiten genauer in der Weise, daß sie die Stromversorgungsspannung VDD des Impulssignals /A auf die intern verstärkte Spannung VPP verstärken und einem Source-Anschluß des N-Kanal-MOS-Transistors 1210 das Signal /a zuführen. Wenn der N-Kanal-MOS-Transistor 1210 das Signal /g von der Gate-Steuerschaltung 1214 empfängt, wird er eingeschaltet, um die intern verstärkte Spannung VPP der Stromversorgungsverdrahtung 1212 nur zuzuführen, während das Signal /g auf dem H-Pegel ist. Im Ergebnis wird der Stromversorgungsverdrahtung 1212 die aus einer Signalform eines Signals p gebildete intern verstärkte Spannung zugeführt.
Gemäß einer neueren Technologie bestehen nebeneinander Halbleiterspeichervorrichtungen, die eine Stromversorgungsspannung von 2,5 V nutzen, und Halbleiterspeichervorrichtungen, die eine Stromversorgungsspannung von 3,3 V nutzen. Außerdem bestehen nebeneinander Halbleiterspeichervorrichtungen, die Wortstrukturen mit 8 Bits, 16 Bits und 32 Bits verwenden. Dementsprechend werden in Übereinstimmung mit den Anwenderanforderungen verschiedene Halbleiterspeichervorrichtungen hergestellt, die verschiedene Stromversorgungsspannungen und/oder verschiedene Wortstrukturen verwenden.
In den beschriebenen Halbleiterspeichervorrichtungen sind aber mehrere Vordecodierer für mehrere Bänke vorgesehen, die ferner in einem Mittelabschnitt der Halbleiterspeichervorrichtung konzentriert sind. Außerdem ist der Mittelabschnitt der beschriebenen Halbleiterspeichervorrichtung für jede der mehreren Bänke mit einem Zwischenregenerator versehen, der einen von einem Treiber empfangenen Takt zuführt. Diese Strukturen erhöhen nachteilig die Anzahl der im Mittelabschnitt der Halbleiterspeichervorrichtung angeordneten Verdrahtungen.
In den beschriebenen Halbleitervorrichtungen werden die Halbleiterspeichervorrichtungen, die die Stromversorgungsspannung von 2,5 V verwenden, unabhängig von den Halbleiterspeichervorrichtungen, die die Stromversorgungsspannung von 3,3 V verwenden, hergestellt. Somit gibt es keine Halbleiterspeichervorrichtung, die ohne Änderung des Typs an die mehreren Stromversorgungsspannungen angepaßt werden kann.
Wenn aus mehreren aufeinandergestapelten Schichten ein Pumpkondensator zum Verstärken der Stromversorgungsspannung gebildet wird, müssen ferner in vielen Abschnitten Kontaktlöcher zum Verbinden dieser Schichten ausgebildet werden, um einen Kontaktwiderstand zu verringern. Ferner müssen die Kontaktabschnitte der zwei Schichten, die in Kontakt miteinander sind, breit oder groß sein, um einen ausreichenden Umfang der Zufuhr elektrischer Ladungen sicherzustellen. Aus diesen zwei Gründen muß eine Breite der Aluminiumverdrahtung, die die von dem Pumpkondensator zugeführte verstärkte Spannung der internen Spannung zuführt, erhöht werden. Das führt zu einem Problem, daß ein leeres Gebiet, das von den Aluminiumverdrahtungen nicht belegt ist, zu klein ist, um darin andere Verdrahtungen anzuordnen.
Wenn in der beschriebenen Halbleiterspeichervorrichtung der Burn-in-Test durchgeführt wird, wird anstelle mehrerer interner Spannungen auf verschiedenen Spannungspegeln eine einzige Spannung von außen zugeführt. Somit besteht die Gefahr, daß eine defekte Halbleiterspeichervorrichtung als nicht defekte Halbleiterspeichervorrichtung bestimmt wird und umgekehrt, so daß eine richtige Bestimmung unmöglich ist.
Ferner kann die beschriebene Halbleiterspeichervorrichtung erst in die Burn-in-Test-Betriebsart eintreten, nachdem sie die VREF-Erzwingungsbetriebsart, die VPP-Erzwingungsbetriebsart, die Mehrbittest-Betriebsart und die Alle-Bänke-Test-Betriebsart durchlaufen hat. Somit tritt in diesem Fall ein Nachteil auf, daß es verschiedene Typen gibt, die verschiedene Spezifikationen verwenden, obgleich diese Typen in Übereinstimmung mit der Typentwicklung erzeugt werden, indem an einem einzigen Kerntyp oder in Übereinstimmung mit einer Master-Schnittumgebung oder dergleichen kleine Änderungen vorgenommen werden, wobei sie somit ähnlich zueinander sind. Der obige Nachteil besteht darin, daß defekte Betriebsarten, deren Anzahl gleich der der Typen ist, unter den üblichen Burnin-Testbedingungen nicht bestimmt werden können.
Außerdem kann in der beschriebenen Halbleiterspeichervorrichtung der Pumpkondensator zum Erzeugen der intern verstärkten Spannung, die zum Aktivieren der Wortleitung verwendet wird, aus einer Einwortstruktur ausgebildet sein, ohne daß dies zu einem Problem in bezug auf die Kapazität führt. Um den Pumpkondensator in der an Mehrwortstrukturen anpaßbaren Halbleiterspeichervorrichtung zu verwenden, besitzt der in Übereinstimmung lediglich mit einer Einwortstruktur unter den mehreren Wortstrukturen konstruierte Pumpkondensator allerdings eine Kapazität, die beim Schalten auf eine andere Wortstruktur übermäßig groß oder klein werden kann.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die die in einem Mittelabschnitt angeordneten Verdrahtungen verringern kann.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung nach einem der Ansprüche 1, 10 oder 14. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Ein Merkmal der Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, die die Anpassung eines einzigen Typs an mehrere Stromversorgungsspannungen ermöglicht.
Ein anderes Merkmal der Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, die die Anpassung eines einzigen Typs an mehrere Wortstrukturen ermöglicht.
Ein weiteres Merkmal der. Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, bei der in einem Gebiet, das einen Pumpkondensator enthält, der eine intern verstärkte Spannung erzeugt, viele Verdrahtungen angeordnet sein können.
Ein weiteres Merkmal der Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, bei der ein Burn-in-Test mit mehreren Spannungen auf verschiedenen Spannungspegeln durchgeführt werden kann.
Ein weiteres Merkmal der Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, bei der ein Burn-in-Test unter einer Vielzahl von Bedingungen ausgeführt werden kann.
Ein weiteres Merkmal der Erfindung besteht in der Schaffung einer Halbleiterspeichervorrichtung, bei der eine Kapazität eines Pumpkondensators in Übereinstimmung mit einer Wortstruktur geschaltet werden kann.
Gemäß einem Aspekt der Erfindung enthält eine Halbleiterspeichervorrichtung Bänke, deren Anzahl n (wobei n eine natürliche Zahl ist) beträgt und die jeweils mehrere Speicherzellen enthalten; und Vordecodierer, deren Anzahl m beträgt (wobei m eine natürliche Zahl mit m < n ist), zum Erzeugen eines Auswahlsignals zum Auswählen jeder der n Bänke, wobei jeder der m Vordecodierer das Auswahlsignal an die Bänke, deren Anzahl k beträgt (wobei k eine natürliche Zahl mit n = k.m ist) unter den n Bänken ausgibt.
Die Halbleiterspeichervorrichtung gemäß der Erfindung verwendet eine kleinere Anzahl von Vordecodierern als Bänke. Somit kann die Anzahl der Verdrahtungen für die Bänke gemäß der Erfindung verringert werden.
Gemäß einem weiteren Aspekt der Erfindung enthält eine Halbleiterspeichervorrichtung, die synchron zu einem Takt betrieben wird, indem sie mit einer ersten Stromversorgungsspannung mit einem ersten Spannungspegel oder mit einer zweiten Stromversorgungsspannung mit einem zweiten Spannungspegel, der tiefer als der erste Spannungspegel ist, angesteuert wird, eine Speicherzellenmatrix, die mehrere Speicherzellen zum Ein- und Ausgeben von Daten enthält; eine Peripherieschaltung zum Ein- und Ausgeben der Daten in die und aus den Speicherzellen synchron zu dem Takt; eine Schaltung zum Erzeugen einer internen Spannung anhand der ersten oder der zweiten Stromversorgungsspannung und um die erzeugte interne Spannung der Speicherzellenmatrix und der Peripherieschaltung zuzuführen; und eine Spannungserzeugungsschaltung zum Erzeugen der ersten und der zweiten Stromversorgungsspannung anhand einer externen Stromversorgungsspannung, zum Auswählen der erzeugten ersten oder zweiten Stromversorgungsspannung anhand eines Spannungsschaltsignals und um die ausgewählte erste oder zweite Stromversorgungsspannung der Schaltung zum Erzeugen einer internen Spannung zuzuführen.
Gemäß der Halbleiterspeichervorrichtung der Erfindung wird die interne Spannung anhand der zugeführten Stromversorgungsspannung selbst dann erzeugt, um die Daten in die Speicherzelle einzugeben oder aus ihr auszugeben, wenn der Spannungspegel der Stromversorgungsspannung geschaltet wird. Somit kann gemäß der Erfindung eine einzige Art einer Halbleiterspeichervorrichtung an die zwei Stromversorgungsspannungen auf verschiedenen Spannungspegeln angepaßt werden.
Gemäß einem nochmals weiteren Aspekt der Erfindung enthält eine Halbleiterspeichervorrichtung zum Ein- und Ausgeben von Daten in eine und aus einer Speicherzelle durch Auswahl einer Wortstruktur aus mehreren Wortstrukturen eine Speicherzellenmatrix, die mehrere Speicherzellen enthält; eine Peripherieschaltung zum Ein- und Ausgeben der Daten in die und aus der Speicherzelle; und eine Steuerschaltung zum Erzeugen eines Wortstruktur-Auswahlsignals und zum Ausgeben des Wortstruktur-Auswahlsignals an die Peripherieschaltung zum Auswählen der einen Wortstruktur aus den mehreren Wortstrukturen, wobei die Peripherieschaltung die eine Wortstruktur in Übereinstimmung mit dem Wortstruktur-Auswahlsignal auswählt und die Eingabe/Ausgabe der Daten in die und aus der Speicherzelle in Übereinstimmung mit der ausgewählten Wortstruktur ausführt.
Gemäß der Halbleiterspeichervorrichtung der Erfindung werden die Daten in Übereinstimmung mit der aus den mehreren Wortstrukturen ausgewählten einen Wortstruktur in die Speicherzelle eingeben oder aus ihr ausgegeben. Somit kann gemäß der Erfindung die Halbleiterspeichervorrichtung erzeugt werden, die die Anpassung eines einzigen Typs an mehrere Wortstrukturen ermöglicht.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer ersten Ausführungsform der Erfindung;
Fig. 2 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer zweiten Ausführungsform;
Fig. 3 einen Stromlaufplan eines in Fig. 2 gezeigten Zwischenregenerators;
Fig. 4 einen Stromlaufplan eines weiteren in Fig. 2 gezeigten Zwischenregenerators;
Fig. 5 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer dritten Ausführungsform;
Fig. 6 einen Stromlaufplan einer in Fig. 5 gezeigten Stromversorgungsspannungs-Schalt-Schaltung;
Fig. 7 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer vierten Ausführungsform;
Fig. 8 einen Stromlaufplan einer in Fig. 7 gezeigten Zeitablaufsteuerschaltung;
Fig. 9 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer fünften Ausführungsform;
Fig. 10 einen Stromlaufplan einer in Fig. 9 gezeigten Spannungserzeugungsschaltung;
Fig. 11 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung der sechsten bis achten Ausführungsform;
Fig. 12 einen Stromlaufplan einer in einer in Fig. 11 gezeigten Zeilenadressen-Steuerschaltung enthaltenen Signalerzeugungsschaltung;
Fig. 13 einen schematischen Blockschaltplan einer in Fig. 11 gezeigten Speicherzellenmatrix;
Fig. 14 einen Stromlaufplan einer in dem in Fig. 13 gezeigten Zeilendecodierer enthaltenen Zwischenspeicherschaltung;
Fig. 15 eine Struktur einer in Fig. 13 gezeigten Bank;
Fig. 16 einen Stromlaufplan eines in einer in Fig. 11 gezeigten Zeilenadressen-Steuerschaltung enthaltenen und in der achten Ausführungsform enthaltenen Adressenzählers;
Fig. 17 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer neunten Ausführungsform;
Fig. 18 einen Querschnitt eines Gebietes, das einen Pumpkondensator enthält;
Fig. 19 eine Draufsicht des Gebietes, das den Pumpkondensator enthält;
Fig. 20 einen vergrößerten Teil des in Fig. 19 gezeigten Gebietes;
Fig. 21 eine Draufsicht eines Pumpkondensators;
Fig. 22 eine Draufsicht eines aus mehreren Kondensatoren ausgebildeten Pumpkondensators;
Fig. 23 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer zehnten Ausführungsform;
Fig. 24 einen schematischen Blockschaltplan einer Steuerschaltung und einer in Fig. 23 gezeigten Spannungserzeugungsschaltung;
Fig. 25 einen schematischen Blockschaltplan der in Fig. 24 gezeigten Steuerschaltung;
Fig. 26 einen Blockschaltplan einer in Fig. 25 gezeigten Betriebsartsignal-Erzeugungsschaltung;
Fig. 27 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer elften Ausführungsform;
Fig. 28 einen schematischen Blockschaltplan einer Steuerschaltung und einer in Fig. 27 gezeigten Spannungserzeugungsschaltung;
Fig. 29 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer zwölften Ausführungsform;
Fig. 30 einen schematischen Blockschaltplan einer Steuerschaltung und einer in Fig. 29 gezeigten Spannungserzeugungsschaltung;
Fig. 31 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer dreizehnten Ausführungsform;
Fig. 32 einen Stromlaufplan einer in Fig. 31 gezeigten Spannungserzeugungsschaltung;
Fig. 33 einen Zeitablaufplan von Signalen zur Darstellung eines Betriebs der Erzeugung einer internen Spannung durch die in Fig. 32 gezeigte Spannungserzeugungsschaltung;
Fig. 34 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer vierzehnten Ausführungsform;
Fig. 35 einen Stromlaufplan einer in Fig. 34 gezeigten Spannungserzeugungsschaltung;
Fig. 36 einen Blockschaltplan eines in Fig. 35 gezeigten Ringoszillators;
Fig. 37 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer fünfzehnten Ausführungsform;
Fig. 38 einen Stromlaufplan einer in Fig. 37 gezeigten Spannungserzeugungsschaltung;
Fig. 39 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer sechzehnten Ausführungsform;
Fig. 40 einen Stromlaufplan einer in Fig. 39 gezeigten Spannungserzeugungsschaltung;
Fig. 41 einen Zeitablaufplan der von den in Fig. 40 gezeigten Ringoszillatoren erzeugten Impulssignale;
Fig. 42 einen schematischen Blockschaltplan einer Halbleiterspeichervorrichtung einer siebzehnten Ausführungsform;
Fig. 43 einen Stromlaufplan einer in Fig. 42 gezeigten Spannungserzeugungsschaltung;
Fig. 44 eine Struktur eines in Fig. 43 gezeigten Pumpkondensators;
Fig. 45 den bereits erwähnten schematischen Blockschaltplan einer Halbleiterspeichervorrichtung;
Fig. 46 den bereits erwähnten schematischen Blockschaltplan einer weiteren Halbleiterspeichervorrichtung;
Fig. 47 die bereits erwähnte Draufsicht eines Gebietes in der Halbleiterspeichervorrichtung, das einen Pumpkondensator enthält;
Fig. 48 die bereits erwähnte Draufsicht eines bestimmten Pumpkondensators;
Fig. 49 den bereits erwähnten schematischen Blockschaltplan einer Schaltung zum Erzeugen einer internen Spannung und einer Steuerschaltung in der Halbleiterspeichervorrichtung;
Fig. 50 den bereits erwähnten schematischen Blockschaltplan einer in Fig. 49 gezeigten Steuerschaltung;
Fig. 51 den bereits erwähnten Stromlaufplan einer Pumpschaltung in der Halbleiterspeichervorrichtung, die eine Stromversorgungsspannung verstärkt; und
Fig. 52 einen Zeitablaufplan der Signale zur Darstellung eines Betriebs der Erzeugung einer internen Spannung durch die in Fig. 51 gezeigte Pumpschaltung.
Mit Bezug auf die Zeichnung werden nun Ausführungsformen der Erfindung beschrieben. In den Figuren tragen gleiche oder einander entsprechende Teile die gleichen Bezugszeichen, wobei ihre Beschreibung nicht wiederholt wird.

Erste Ausführungsform

Mit Bezug auf Fig. 1 enthält eine Halbleiterspeichervorrichtung 100 gemäß einer ersten Ausführungsform der Erfindung die Bänke 10-13, die Vordecodierer 14 und 15, eine Zwischenspeicherschaltung 16, einen Zähler 17, eine Sicherung 18 und die Puffer 19 und 20.
Jede der Bänke 10-13 enthält mehrere in Zeilen und Spalten angeordnete Speicherzellen, mehrere Bitleitungspaare, mehrere Wortleitungen, einen Spaltendecodierer, einen Zeilendecodierer und einen Leseverstärker.
Die Vordecodierer 14 und 15 sind in einem Mittelabschnitt der Halbleiterspeichervorrichtung 100 angeordnet. Der Vordecodierer 14 erzeugt anhand der vom Puffer 20 angelegten Bankadresse BA0, BA1 die Vordecodierungssignale zur Auswahl jeder der Bänke 12 und 13 und gibt die auf diese Weise erzeugten Vordecodierungssignale an die Bänke 12 und 13 aus. Der Vordecodierer 15 erzeugt anhand der vom Puffer 20 angelegten Bankadresse BA0, BA1 die Vordecodierungssignale zur Auswahl jeder der Bänke 10 und 11 und gibt die auf diese Weise erzeugten Vordecodierungssignale an die Bänke 10 und 11 aus.
Die Vordecodierer 14 und 15 empfangen von der Zwischenspeicherschaltung 16 eine Adresse A0-An (wobei n eine natürliche Zahl ist) und legen sie an die Bänke 12 und 13 sowie an die Bänke 10 und 11 an.
Die Vordecodierer 14 und 15 behandeln die Bankadresse BA0, BA1 als Daten (BA0, BA1) mit 2 Bits und erzeugen in Übereinstimmung mit einer Kombination von Werten der Bankadresse BA0, BA1 die Vordecodierungssignale zur Auswahl einer der Bänke 10-13. Im Fall von (BA1, BA0) = (1, 0) erzeugt der Vordecodierer 14 das Vordecodierungssignal auf dem H-Pegel zur Auswahl der Bank 12 und das Vordecodierungssignal auf dem L-Pegel zur Nichtauswahl der Bank 13, wobei er das Vordecodiefungssignal auf dem H-Pegel und das Vordecodierungssignal auf dem L-Pegel an die Bänke 12 bzw. 13 ausgibt. Im Fall von (BA1, BA0) = (1, 1) erzeugt der Vordecodierer 14 das Vordecodierungssignal auf dem H-Pegel zur Auswahl der Bank 13 und das Vordecodierungssignal auf dem L-Pegel zur Nichtauswahl der Bank 12, wobei er das Vordecodierungssignal auf dem H-Pegel und das Vordecodierungssignal auf dem L-Pegel an die Bänke 13 bzw. 12 ausgibt.
Im Fall von (BA1, BA0) = (0, 0) erzeugt der Vordecodierer 15 das Vordecodierungssignal auf dem H-Pegel zur Auswahl der Bank 10 und das Vordecodierungssignal auf dem L-Pegel zur Nichtauswahl der Bank 11, wobei er das Vordecodierungssignal auf dem H-Pegel und das Vordecodierungssignal auf dem L-Pegel an die Bänke 10 bzw. 11 ausgibt. Im Fall von (BA1, BA0) = (0,1) erzeugt der Vordecodierer 15 das Vordecodierungssignal auf dem H-Pegel zur Auswahl der Bank 11 und das Vordecodierungssignal auf dem L-Pegel zur Nichtauswahl der Bank 10, wobei er das Vordecodierungssignal auf dem H-Pegel und das Vordecodierungssignal auf dem L-Pegel an die Bänke 11 bzw. 10 ausgibt.
Wenn wie oben beschrieben die Bankadresse BA1, d. h. das höhere Bit, "1" ist, erzeugt der Vordecodierer 14 das Vordecodierungssignal zur Auswahl der Bank 12 oder 13 sowie das Vordecodierungssignal zur Nichtauswahl der Bank 13 oder 12, wobei er diese Vordecodierungssignale an die Bänke 12 und 13 ausgibt. Dementsprechend wird der Vordecodierer 14 aktiv, wenn die Bankadresse BA1, d. h. das höhere Bit, "1" ist. Wenn die Bankadresse BA1, d. h. das höhere Bit, "0" ist, erzeugt der Vordecodierer 15 das Vordecodierungssignal zur Auswahl der Bank 10 oder 11 sowie das Vordecodierungssignal zur Nichtauswahl der Bank 11 oder 10, wobei er diese Vordecodierungssignale an die Bänke 10 und 11 ausgibt. Dementsprechend wird der Vordecodierer 15 aktiv, wenn die Bankadresse BA1, d. h. das höhere Bit, "0" ist.
Die Zwischenspeicherschaltung 16 zwischenspeichert die von außen angelegte Adresse, das Ausgangssignal des Zählers 17 und das Ausgangssignal der Sicherung 18 und gibt sie an die Vordecodierer 14 und 15 aus. Der Zähler 17 zählt anhand der vom Puffer 19 angelegten Adresse A0-An eine Bündellänge. Genauer zählt der Zähler 17 die minimale Adresse unter den mehreren Adressen, die den mehreren Speicherzellen entsprechen, die gleichzeitig zur Eingabe/Ausgabe von Daten verwendet werden, und gibt die gezählte Adresse an die Zwischenspeicherschaltung 16 aus. Die Sicherung 18 speichert eine Adresse einer defekten Speicherzelle und eine Adresse einer Ersatzspeicherzelle zur Verwendung anstelle der defekten Speicherzelle unter den Adressen der in den Bänken 10-13 enthaltenen Speicherzellen. Wenn die vom Puffer 19 eingegebene Adresse A0-An mit der Adresse der defekten Speicherzelle übereinstimmt, wird die Adresse der anstelle der defekten Speicherzelle zu verwendenden Ersatzspeicherzelle an die Zwischenspeicherschaltung 16 ausgegeben.
Der Puffer 19 empfängt und zwischenspeichert die Adresse A0-An von den Adressenanschlüssen zur Ausgabe der zwischengespeicherten Adresse A0-An an die Zwischenspeicherschaltung 16, an den Zähler 17 und an die Sicherung 18. Der Puffer 20 empfängt und zwischenspeichert die von den Adressenanschlüssen angelegte Bankadresse BA0, BA1 zur Ausgabe der zwischengespeicherten Bankadresse BA0, BA1 an die Vordecodierer 14 und 15.
Die Zwischenspeicherschaltung 16, der Zähler 17 und die Sicherung 18 sind in der Nähe der Vordecodierer 14 und 15 zusammengestellt. Wie oben beschrieben wurde, sind die Schaltungen wie etwa die Vordecodierer 14 und 15 zur Auswahl und Nichtauswahl jeder der Bänke 10-13, der Zähler 17 zum Zählen der Bündellänge und die Sicherung 18 zum Speichern der Adresse der anstelle einer defekten Speicherzelle zu verwendenden Ersatzspeicherzelle im Mittelabschnitt der Halbleiterspeichervorrichtung 100 angeordnet und sind allgemeiner die Schaltungen zur Verarbeitung der für die Bänke 10-13 gemeinsamen Signale und Daten im Mittelabschnitt der Halbleiterspeichervorrichtung 100 angeordnet. Dadurch kann die Anzahl der Verdrahtungen zwischen den Bänken 10 und 11 sowie die Anzahl der Verdrahtungen zwischen den Bänken 12 und 13verringert werden. Im Ergebnis kann eine von jeder der Bänke 10-13 belegte Fläche erhöht werden.
Es wird nun der Betrieb der Halbleiterspeichervorrichtung 100 beschrieben. Wenn von den Adressenanschlüssen eine Bankadresse BA0, BA1 mit ((BA1, BA0) = (0, 0)) an den Puffer 20 eingegeben wird, zwischenspeichert der Puffer 20 die Bankadresse (BA1, BA0) = (0, 0) und gibt sie an die Vordecodierer 14 und 15 aus.
Da das höhere Bit der vom Puffer 20 eingegebenen Bankadresse (BA1, BA0) = (0, 0) gleich "0" ist, wird der Vordecodierer 14 inaktiv und der Vordecodierer 15 aktiv. Anhand der Tatsache, daß das untere Bit der Bankadresse (BA1, BA0) = (0, 0) gleich "0" ist, erzeugt der Vordecodierer 15 das Vordecodierungssignal auf dem H-Pegel zur Auswahl der Bank 10 sowie das Vordecodierungssignal auf dem L-Pegel zur Nichtauswahl der Bank 11, wobei er diese Vordecodierungssignale auf dem H- und auf dem L-Pegel an die Bänke 10 bzw. 11 ausgibt. Dadurch wird lediglich die Bank 10 ausgewählt.
Wenn der Puffer 19 nach der obigen Operation von den Adressenanschlüssen die Adresse A0-An empfängt, zwischenspeichert er die Adresse A0-An und gibt sie an die Zwischenspeicherschaltung 16, an den Zähler 17 und an die Sicherung 18 aus. Wie bereits beschrieben wurde, zählt der Zähler 17 die Bündellänge und gibt sie an die Zwischenspeicherschaltung 16 aus. Wenn die Eingangsadresse A0-An die Adresse der defekten Speicherzelle angibt, gibt die Sicherung 18 die Adresse der für die defekte Speicherzelle zu verwendenden Ersatzspeicherzelle an die Zwischenspeicherschaltung 16 aus. Die Zwischenspeicherschaltung 16 zwischenspeichert die Adressen A0-An, die Bündellänge und die Adresse der Ersatzspeicherzelle und gibt sie an die Vordecodierer 14 und 15 aus. Da der Vordecodierer 14 inaktiv ist, gibt er die empfangene Adresse A0-An, die Bündellänge und die Adresse der Ersatzspeicherzelle nicht an die Bänke 12 und 13 aus.
Der Vordecodierer 15 gibt die von der Zwischenspeicherschaltung 16 angelegte Adresse A0-An, die Bündellänge und die Adresse der Ersatzspeicherzelle an die ausgewählte Bank 10 aus. In der Bank 10 arbeiten der Zeilendecodierer, der Spaltendecodierer und der Leseverstärker in der Weise, daß sie die Daten anhand der Adresse A0-An, der Bündellänge und der Adresse der Ersatzspeicherzelle, die an sie angelegt werden, in die mehreren Speicherzellen ein- und aus ihnen ausgeben.
Selbst wenn eine von (BA1, BA0) = (0, 0) verschiedene Bankadresse BA0, BA1 eingegeben wird, wird durch die obenbeschriebenen Operationen eine der Bänke 11-13 ausgewählt und eine Eingabe/Ausgabe der Daten in die Speicherzellen in der ausgewählten Bank 11, 12 oder 13 oder aus ihnen ausgeführt.
In dieser ersten Ausführungsform beträgt die Anzahl der im Mittelabschnitt der Halbleiterspeichervorrichtung 100 angeordneten Vordecodierer zwei. Dies hat folgenden Grund. Zur Verringerung der Anzahl der Verdrahtungen im Mittelabschnitt der Halbleiterspeichervorrichtung 100 ist vorzugsweise nur ein Vordecodierer angeordnet. Allerdings gehen in einer Struktur, die nur einen Vordecodierer verwendet, von dem einen Vordecodierer eine Vielzahl von Verdrahtungen zu den vier Bänken 10-13 aus, so daß die Entfernung zwischen dem Vordecodierer und jeder der Bänke 10-13 länger ist als in der Struktur, die zwei Vordecodierer verwendet. Im Ergebnis werden von dem Vordecodierer an die Bänke 10-13 angelegte Signale verzögert und schnelle Operationen als Ganzes unmöglich. Dementsprechend werden zwei Vordecodierer verwendet, um die Anzahl der Verdrahtungen im Mittelabschnitt der Halbleiterspeichervorrichtung zu verringern und dennoch schnelle Operationen sicherzustellen.
Natürlich kann die Anzahl der Vordecodierer mehr als zwei betragen, wenn sich die Anzahl der Bänke ändert. Somit wird die Anzahl der Vordecodierer in Übereinstimmung mit der Anzahl der Bänke bestimmt, so daß die Anzahl der Verdrahtungen im Mittelabschnitt der Halbleiterspeichervorrichtung verringert werden kann und ein schneller Betrieb erreicht werden kann.
Die Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform enthält zwei Vordecodierer zur Auswahl und Nichtauswahl von zwei Bänken unter den vier Bänken. Somit kann die Anzahl der Vordecodierer kleiner als in der in der Einleitung erwähnten Halbleiterspeichervorrichtung sein, wobei die Verdrahtungen im Mittelabschnitt der Halbleiterspeichervorrichtungen verringert werden können.
Da die für die mehreren Bänke gemeinsamen Schaltungen zur Verarbeitung der Signale und Daten im Mittelabschnitt der Halbleiterspeichervorrichtung angeordnet sind, kann die Anzahl der Verdrahtungen zwischen den Bänken verringert werden. Folglich kann eine von jeder Bank belegte Fläche erhöht werden.

Zweite Ausführungsform

Mit Bezug auf Fig. 2 enthält eine Halbleiterspeichervorrichtung 110 einer zweiten Ausführungsform die Bänke 10-13, einen Treiber 21 und die Zwischenregeneratoren 22 und 23. Die Bänke 10 bis 13 sind die gleichen wie in der bereits beschriebenen ersten Ausführungsform.
Der Treiber 21 erzeugt anhand eines von außen zugeführten Takts CLK einen Ausgabetakt CLKQ (d. h. einen Takt für die Ausgabe) zur Bestimmung der Zeiteinstellung, gemäß der die aus der Speicherzelle gelesenen Daten an den (nicht gezeigten) Eingangs/Ausgangs-Anschluß ausgegeben werden, und gibt den auf diese Weise erzeugten Takt CLKQ an die Zwischenregeneratoren 22 und 23 aus.
Der Zwischenregenerator 22 gibt den vom Treiber 21 empfangenen Takt CLKQ an die Bänke 10 und 12 aus. Der Zwischenregenerator 23 empfängt die Signale EXTMS1 und MCL1 und verzögert den vom Treiber 21 empfangenen Takt CLKQ auf folgende Weise. Der verzögerte Takt CLKQ wird vom Treiber 21 an die Bänke 11 und 13 ausgegeben. In diesem Fall verzögert der Zwischenregenerator 23 den Takt CLKQ um die gleiche Verzögerung, die im Takt CLKQ zwischen dem Treiber 21 und dem Zwischenregenerator 22 verursacht wird.
Die Zwischenregeneratoren 22 und 23 sind so angeordnet, daß eine Entfernung vom Zwischenregenerator 22 zu den Bänken 10 und 12 gleich der Entfernung vom Zwischenregenerator 23 zu den Bänken 11 und 13 ist, wobei sie sich jeweils in der Nähe der Bänke befinden, von denen sie den Takt CLKQ empfangen.
Die Bänke 10-13, die den Takt CLKQ von den Zwischenregeneratoren 22 und 23 empfangen, geben die aus den Speicherzellen gelesenen Daten synchron zum Takt CLKQ an den (nicht gezeigten) Eingangs/Ausgangs-Anschluß ein.
Mit Bezug auf Fig. 3 enthält der Zwischenregenerator 22 einen P-Kanal-MOS-Transistor 221 und einen N-Kanal-MOS-Transistor 222. Der P-Kanal-MOS-Transistor 221 und der N-Kanal-MOS-Transistor 222 sind zwischen einem Stromversorgungsknoten 223 und einem Masseknoten 224 in Serie geschaltet. Dem Stromversorgungsknoten 223 wird eine Stromversorgungsspannung VDD zugeführt. Wenn der Zwischenregenerator 22 einen Takt CLKQ auf dem L-Pegel empfängt, gibt er den Takt CLKQ auf dem von der Stromversorgungsspannung VDD gebildeten H-Pegel aus. Wenn der Zwischenregenerator 22 den Takt CLKQ auf dem H-Pegel empfängt, gibt er den Takt CLKQ auf dem von der Massespannung GND gebildeten L-Pegel aus. Dementsprechend kann der Zwischenregenerator 22, selbst wenn eine Amplitude des vom Treiber 21 ausgegebenen Takts CLKQ gedämpft ist, den wahlweise aus der Massespannung GND und aus der Stromversorgungsspannung VDD gebildeten Takt CLKQ an die Bänke 10 und 12 ausgeben.
Mit Bezug auf Fig. 4 enthält der Zwischenregenerator 23 die Verzögerungsschaltungen 231-233, die Inverter 234, 235, 241 und 242, die N-Kanal-MOS-Transistoren 236, 237, 243, 244 und 248 und die P-Kanal-MOS-Transistoren 238, 239 und 245-247.
Wenn die Halbleiterspeichervorrichtung 110 mit einer Stromversorgungsspannung von 2,5 V angesteuert wird, verzögert die Verzögerungsschaltung 231 den vom Treiber 21 empfangenen Takt CLKQ um einen Verzögerungsbetrag T1, so daß der Takt CLKQ in Übereinstimmung mit der gleichen Zeiteinstellung wie der des Zwischenregenerators 22 ausgegeben werden kann. Wenn die Halbleiterspeichervorrichtung 110 mit einer Stromversorgungsspannung von 3,3 V angesteuert wird, verzögert die Verzögerungsschaltung 232 den vom Treiber 21 empfangenen Takt CLKQ um einen Verzögerungsbetrag T2, so daß der Takt CLKQ in Übereinstimmung mit der gleichen Zeiteinstellung wie der des Zwischenregenerators 22 ausgegeben werden kann. Bei der Bestimmung eines Verzögerungsbetrags vom Absenken eines Spaltenadressen-Freigabesignals /CAS auf den L-Pegel bis zur Ausgabe der Lesedaten verzögert die Verzögerungsschaltung 233 den vom Treiber 21 empfangenen Takt CLKQ um einen Verzögerungsbetrag T3.
Der Inverter 234 invertiert ein von außen angelegtes Signal EXTMS1 und gibt das invertierte Signal an den Gate-Anschluß des P-Kanal-MOS-Transistors 238 aus. Der Inverter 235invertiert das Signal EXTMS1 und gibt es an einen Gate-Anschluß des N-Kanal-MOS-Transistors 237 aus.
Der N- und der P-Kanal-MOS-Transistor 236 und 238 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 236 empfängt an seinem Gate-Anschluß das Signal EXTMS1. Der P-Kanal-MOS-Transistor 238 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 234. Somit werden der N- und der P-Kanal- MOS-Transistor 236 und 238 eingeschaltet, um den von der Verzögerungsschaltung 231 empfangenen Takt CLKQ an die Source- Anschlüsse des N- und des P-Kanal-MOS-Transistors 243 und 245 auszugeben, wenn der Zwischenregenerator 23 das Signal EXTMS1 auf dem H-Pegel empfängt. Wenn der Zwischenregenerator 23 das Signal EXTMS1 auf dem L-Pegel empfängt, sind der N- und der P-Kanal-MOS-Transistor 236 und 238 ausgeschaltet, wobei sie keinen von der Verzögerungsschaltung 231 angelegten Takt CLKQ an die Source-Anschlüsse des N- und des P-Kanal-MOS-Transistors 243 und 245 ausgeben.
Der N- und der P-Kanal-MOS-Transistor 237 und 239 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 237 empfängt an seinem Gate-Anschluß ein Ausgangssignal des Inverters 235. Der P-Kanal-MOS-Transistor 239 empfängt an seinem Gate-Anschluß das Signal EXTMS1. Somit werden der N- und der P-Kanal-MOS-Transistor 237 und 239 eingeschaltet, um den von der Verzögerungsschaltung 232 empfangenen Takt CLKQ an die Source-Anschlüsse des N- und des P-Kanal-MOS-Transistors 243 und 245 auszugeben, wenn der Zwischenregenerator 23 das Signal EXTMS1 auf dem L-Pegel empfängt. Wenn der Zwischenregenerator 23 das Signal EXTMS1 auf dem H-Pegel empfängt, sind der N- und der P-Kanal-MOS-Transistor 237 und 239 ausgeschaltet, wobei sie keinen von der Verzögerungsschaltung 232 empfangenen Takt CLKQ an die Source-Anschlüsse des N- und des P-Kanal-MOS-Transistors 243 und 245 ausgeben.
Wie oben beschrieben wurde, wird das aus dem N- und dem P- Kanal-MOS-Transistor 236 und 238 gebildete Transfergatter in Übereinstimmung mit dem Logikpegel des Signals EXTMS1 komplementär zu dem aus dem N- und dem P-Kanal-MOS-Transistor 237 und 239 gebildeten Transfergatter geöffnet. Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, wird in den Zwischenregenerator 23 das Signal EXTMS1 auf dem H-Pegel eingegeben. Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, wird in den Zwischenregenerator 23 das Signal EXTMS1 auf dem L-Pegel eingegeben. Dementsprechend wird, wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, der durch die Verzögerungsschaltung 231 verzögerte Takt CLKQ an die Source-Anschlüsse des N- und des P-Kanal-MOS- Transistors 243 und 245 ausgegeben. Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, wird der durch die Verzögerungsschaltung 232 verzögerte Takt CLKQ an die Source-Anschlüsse des N- und des P-Kanal-MOS-Transistors 243 und 245 ausgegeben.
Der Inverter 241 invertiert das Signal MCL1 und gibt es an den Gate-Anschluß des N-Kanal-MOS-Transistors 243 aus. Der N- und der P-Kanal-MOS-Transistor 243 und 245 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 243 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 241. Der P- Kanal-MOS-Transistors 245 empfängt an seinem Gate-Anschluß das Signal MChl. Dementsprechend sind der N- und der P-Kanal- MOS-Transistor 243 und 245 eingeschaltet, um den von der Verzögerungsschaltung 231 oder 232 empfangenen Takt CLKQ an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 auszugeben, wenn der Zwischenregenerator 23 das Signal MCL1 auf dem L-Pegel empfängt. Wenn der Zwischenregenerator 23 das Signal MCL1 auf dem H-Pegel empfängt, sind der N- und der P-Kanal-MOS-Transistor 243 und 245 ausgeschaltet, wobei sie keinen von der Verzögerungsschaltung 231 oder 232 empfangenen Takt CLKQ an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 ausgeben.
Der Inverter 242 invertiert das Signal MCL1 und gibt es an den Gate-Anschluß des P-Kanal-MOS-Transistors 246 aus. Der N- und der P-Kanal-MOS-Transistor 244 und 246 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 244 empfängt an seinem Gate-Anschluß das Signal MCL1. Der P-Kanal-MOS-Transistor 246 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 242. Somit werden der N- und der P-Kanal-MOS-Transistor 244 und 246 eingeschaltet, um den von der Verzögerungsschaltung 233 empfangenen Takt CLKQ an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 auszugeben, wenn der Zwischenregenerator 23 das Signal MCL1 auf dem H-Pegel empfängt. Wenn der Zwischenregenerator 23 das Signal MCL1 auf dem L-Pegel empfängt, sind der N- und der P- Kanal-MOS-Transistor 244 und 246 ausgeschaltet, wobei sie keinen von der Verzögerungsschaltung 233 empfangenen Takt CLKQ an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 ausgeben.
Das Signal MCL1 wird auf dem H-Pegel gehalten, wenn es eine Verzögerungszeit von einer Operation des Anweisens des Lesens von Daten aus der Speicherzelle zu einer tatsächlichen Ausgabe der Lesedaten (d. h. eine CAS-Latenzzeit) definiert. Andernfalls wird das Signal MCL1 auf dem L-Pegel gehalten. Somit werden der N- und der P-Kanal-MOS-Transistor 244 und 246 ausgeschaltet und der N- und der P-Kanal-MOS-Transistor 243 und 245 eingeschaltet, wenn der Zwischenregenerator 23 . das Signal MChl auf dem L-Pegel empfängt. Der von der Verzögerungsschaltung 231 oder 232 angelegte Takt CLKQ wird an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 ausgegeben. Wenn der Zwischenregenerator 23 das Signal MCL1 auf dem H-Pegel empfängt, sind der N- und der P- Kanal-MOS-Transistor 243 und 245 ausgeschaltet und der N- und der P-Kanal-MOS-Transistor 244 und 246 eingeschaltet. Der von der Verzögerungsschaltung 233 angelegte Takt CLKQ wird an die Gate-Anschlüsse des P- und des N-Kanal-MOS-Transistors 247 und 248 ausgegeben.
Die P-Kanal-MOS-Transistoren 247 und 248 sind zwischen einem Stromversorgungsknoten 249 und einem Masseknoten 251 in Serie geschaltet. Dem Stromversorgungsknoten 249 wird die Stromversorgungsspannung VDD zugeführt, während dem Masseknoten 251 die Massespannung GND zugeführt wird. Ein aus dem P- und dem N-Kanal-MOS-Transistor 247 und 248 gebildeter Inverter gibt den Takt CLKQ auf dem H-Pegel aus, der von der Stromversorgungsspannung VDD gebildet wird, wenn er den Takt CLKQ auf dem L-Pegel empfängt. Wenn der aus dem P- und dem N-Kanal- MOS-Transistor 247 und 248 gebildete Inverter den Takt CLKQ auf dem H-Pegel empfängt, gibt er den Takt CLKQ auf dem von der Massespannung GND gebildeten L-Pegel aus.
Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 2,5 V angesteuert wird und die CAS-Latenzzeit nicht definiert ist, werden das Signal EXTMS1 auf dem H-Pegel und das Signal MCL1 auf dem L-Pegel in den Zwischenregenerator 23 eingegeben. Dadurch werden die N-Kanal- MOS-Transistoren 237 und 244 sowie die P-Kanal-MOS-Transistoren 239 und 246 ausgeschaltet, während die N-Kanal-MOS-Transistoren 236 und 243 sowie die P-Kanal-MOS-Transistoren 238 und 245 eingeschaltet werden. Der P- und der N-Kanal-MOS- Transistor 247 und 248 geben anhand des durch die Verzögerungsschaltung 231 verzögerten Takts CLKQ den von der Stromversorgungsspannung VDD und der Massespannung GND gebildeten Takt CLKQ aus.
Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 2,5 V angesteuert wird und die CAS-Latenzzeit definiert ist, werden in den Zwischenregenerator 23 das Signal EXTMSl auf dem H-Pegel und das Signal MCL1 auf dem H-Pegel eingegeben. Dadurch werden die N-Kanal-MOS-Transistoren 237 und 243 sowie die P-Kanal-MOS-Transistoren 239 und 245 ausgeschaltet, während die N-Kanal-MOS-Transistoren 236 und 244 sowie die P-Kanal-MOS-Transistoren 238 und 246 eingeschaltet werden. Der P- und der N-Kanal-MOS-Transistor 247 und 248 geben anhand des durch die Verzögerungsschaltung 233 verzögerten Takts CLKQ den aus der Stromversorgungsspannung VDD und der Massespannung GND gebildeten Takt CLKQ aus.
Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 3,3 V angesteuert wird und die CAS-Latenzzeit nicht definiert ist, empfängt der Zwischenregenerator 23 das Signal EXTMS1 auf dem L-Pegel und das Signal MCL1 auf dem L-Pegel. Dadurch werden die N-Kanal-MOS-Transistoren 236 und 244 sowie die P-Kanal-MOS-Transistoren 238 und 246 ausgeschaltet, während die N-Kanal-MOS-Transistoren 237 und 243 sowie die P-Kanal-MOS-Transistoren 239 und 245 eingeschaltet werden. Der P- und der N-Kanal-MOS-Transistor 247 und 248 geben anhand des durch die Verzögerungsschaltung 232 verzögerten Takts CLKQ den von der Stromversorgungsspannung VDD und von der Massespannung GND gebildeten Takt CLKQ aus.
Wenn die Halbleiterspeichervorrichtung 110 mit der Stromversorgungsspannung von 3,3 V angesteuert wird und die CAS-Latenzzeit definiert ist, werden in den Zwischenregenerator 23 das Signal EXTMS1 auf dem L-Pegel und das Signal MCL1 auf dem H-Pegel eingegeben. Dadurch werden die N-Kanal-MOS-Transistoren 236 und 243 sowie die P-Kanal-MOS-Transistoren 238 und 245 ausgeschaltet, während die N-Kanal-MOS-Transistoren 237 und 244 sowie die P-Kanal-MOS-Transistoren 239 und 246 eingeschaltet werden. Der P- und der N-Kanal-MOS-Transistor 247 und 248 geben anhand des durch die Verzögerungsschaltung 233 verzögerten Takts CLKQ den von der Stromversorgungsspannung VDD und von der Massespannung GND gebildeten Takt CLKQ aus.
Die Verzögerungsbeträge T1-T3 des Takts CLKQ in den Verzögerungsschaltungen 231-233 stehen in seiner solchen Beziehungen, daß der Verzögerungsbetrag T2 1,57-mal größer als der Verzögerungsbetrag T1 ist, während der Verzögerungsbetrag T3 2,29-mal größer als der Verzögerungsbetrag T1 ist.
Wie oben beschrieben wurde, steuert der Zwischenregenerator 23 die Phase des an die Bänke 11 und 13 angelegten Takts CLKQ oder stellt sie so ein, daß sie mit der Phase des an die Bänke 10 und 12 angelegten Takts CLKQ übereinstimmt, wobei er den auf diese Weise eingestellten Takt CLKQ an die Bänke 11 und 13 ausgibt, wenn er mit der Stromversorgungsspannung von 2,5 V oder 3,3 V angesteuert wird und die CAS-Latenzzeit definiert ist.
Dadurch wird die zwischen dem Treiber 21 und dem Zwischenregenerator 22 verursachte Verzögerung in bezug auf den Takt CLKQ entfernt, wobei die Bänke 10-13 den Takt CLKQ mit den gleichen Phasen empfangen und die Lesedaten synchron zu dem empfangenen Takt CLKQ an die Eingangs/Ausgangs-Anschlüsse ausgeben.
Die Halbleiterspeichervorrichtung der zweiten Ausführungsform kann durch Anwendung der Halbleiterspeichervorrichtung 100 der ersten Ausführungsform auf die Halbleiterspeichervorrichtung 110 erzeugt werden.
Die Halbleiterspeichervorrichtung der zweiten Ausführungsform ist lediglich erforderlich, um die mehreren Zwischenregeneratoren an den Stellen mit der gleichen Entfernung von den Bänken anzuordnen.
Da gemäß der zweiten Ausführungsform die Halbleiterspeichervorrichtung mit den mehreren Zwischenregeneratoren versehen ist, die sich in der gleichen Entfernung von den Bänken befinden, kann der Betrag der zwischen jedem Zwischenregenerator und jeder entsprechenden Bank verursachten Verzögerung des Takts der gleiche wie bei den anderen sein.
Da sich die mehreren Zwischenregeneratoren in der Nähe der Bänke befinden, kann der Betrag der zwischen dem Zwischenregenerator und der Bank verursachten Verzögerung verringert werden.
Ferner führt der Zwischenregenerator, der sich in der Nähe des Treibers befindet, der Bank den empfangenen Takt nach Anpassung ihrer Phase an die Phase des von dem anderen Zwischenregenerator angelegten Takts zu. Somit kann die Ausgabezeiteinstellung der Lesedaten in jeder Bank im wesentlichen die gleiche wie in den anderen Bänken sein.
Wenn sich die Stromversorgungsspannung der Halbleiterspeichervorrichtung ändert und die CAS-Latenzzeit definiert ist, führt der Zwischenregenerator in einer kurzen Entfernung vom Treiber der Bank den empfangenen Takt nach Anpassen der Phase des Takts an die des von dem anderen Zwischenregenerator ausgegebenen zu. Somit kann die Ausgabezeiteinstellung der Lesedaten in jeder Bank im wesentlichen die gleiche wie in den anderen Bänken sein, wenn sich die Stromversorgungsspannung der Halbleiterspeichervorrichtung ändert und die CAS-Latenzzeit definiert ist.

Dritte Ausführungsform

Mit Bezug auf Fig. 5 enthält eine Halbleiterspeichervorrichtung 120 einer dritten Ausführungsform die Puffer 24-26, eine Zeilenadressen-Steuerschaltung 27, eine Spaltenadressen-Steuerschaltung 28, eine Schreibsteuerschaltung 29, einen Zeilenadressenpuffer 30, einen Spaltenadressenpuffer 31, einen Spaltendecodierer 32, einen Zeilendecodierer 33, einen Leseverstärker 34, eine Speicherzellenmatrix 35, einen Vorverstärker 36, einen Ausgangspuffer 37, einen Eingangspuffer 38, einen Schreibtreiber 39, eine Spannungserzeugungsschaltung 40, eine Stromversorgungsspannungs-Schalt-Schaltung 41, eine Anschlußfläche 42 und die Anschlüsse 43 und 44.
Der Puffer 24 zwischenspeichert ein Zeilenadressen-Freigabesignal /RAS und gibt es an die Zeilenadressen-Steuerschaltung 27 aus. Der Puffer 25 zwischenspeichert ein Spaltenadressen- Freigabesignal /CAS und gibt es an die Spaltenadressen-Steuerschaltung 28 aus. Der Puffer 26 zwischenspeichert ein Schreibfreigabesignal /WE und gibt es an die Schreibsteuerschaltung 29 aus.
Wenn die Zeilenadressen-Steuerschaltung 27 in Übereinstimmung mit der gleichen Zeiteinstellung wie das Schalten des vom Puffer 24 angelegten Zeilenadressen-Freigabesignals /RAS vom H-Pegel auf den L-Pegel eine Adresse von dem Zeilenadressenpuffer 30 empfängt, gibt die Adressensteuerschaltung 27 die empfangene Adresse als Zeilenadresse an den Zeilendecodierer 33 aus.
Wenn die Spaltenadressen-Steuerschaltung 28 in Übereinstimmung mit der gleichen Zeiteinstellung wie das Schalten des vom Puffer 25 angelegten Spaltenadressen-Freigabesignals /CAS vom H-Pegel auf den L-Pegel eine Adresse vom Spaltenadressenpuffer 31 empfängt, gibt die Spaltenadressen-Steuerschaltung 28 die empfangene Adresse als Spaltenadresse an den Spaltendecodierer 32 aus.
Wenn die Schreibsteuerschaltung 29 vom Puffer 26 das Schreibfreigabesignal /WE auf dem L-Pegel empfängt, steuert sie den Schreibtreiber 39 zum Schreiben der Schreibdaten in die Speicherzelle. Der Zeilenadressenpuffer 30 zwischenspeichert die empfangene Adresse und gibt sie an die Zeilenadressen-Steuerschaltung 27 aus. Der Spaltenadressenpuffer 31 zwischenspeichert die empfangene Adresse und gibt sie an die Spaltenadressen-Steuerschaltung 28 aus.
Der Spaltendecodierer 32 decodiert die von der Spaltenadressen-Steuerschaltung 28 empfangene Spaltenadresse und aktiviert das durch die decodierte Spaltenadresse angegebene Bitleitungspaar. Der Zeilendecodierer 33 decodiert die von der Zeilenadressen-Steuerschaltung 27 empfangene Zeilenadresse und aktiviert die durch die decodierte Zeilenadresse angegebene Wortleitung.
Der Leseverstärker 34 verstärkt die von dem durch den Spaltendecodierer 32 aktivierten Bitleitungspaar gelesenen Lesedaten und gibt die verstärkten Lesedaten über eine E/A-Leitung an den Vorverstärker 36 aus. Der Leseverstärker 34 schreibt die Schreibdaten, die durch den Schreibtreiber 39 auf die E/A-Leitung geschrieben werden, auf das durch den Spaltendecodierer 32 aktivierte Bitleitungspaar. Die Speicherzellenmatrix 35 enthält mehrere in Zeilen und Spalten angeordnete Speicherzellen, mehrere in Spaltenrichtung angeordnete Bitleitungspaare BLm und /BLm, mehrere entsprechend den mehreren Bitleitungspaaren BLm und /BLm angeordnete Entzerrschaltungen und mehrere in Zeilenrichtung angeordnete Wortleitungen Wn.
Der Vorverstärker 36 verstärkt die von der E/A-Leitung empfangenen Lesedaten und gibt sie an den Ausgangspuffer 37 aus. Der Ausgangspuffer 37 zwischenspeichert die vom Vorverstärker 36 angelegten Lesedaten und gibt sie an einen Eingangs/Ausgangs-Anschluß DQ aus. Der Eingangspuffer 38 zwischenspeichert die von dem Eingangs/Ausgangs-Anschluß DQ angelegten Schreibdaten und gibt sie an den Schreibtreiber 39aus. Der Schreibtreiber 39 schreibt die vom Eingangspuffer 38 angelegten Schreibdaten auf die E/A-Leitung.
Die Spannungserzeugungsschaltung 40 erzeugt anhand der von der Stromversorgungsspannungs-Schalt-Schaltung 41 angelegten Stromversorgungsspannung die internen Spannungen VPP, VCP und VBL. Die interne Spannung VPP wird an den Zeilendecodierer 33 ausgegeben. Die interne Spannung VCP wird an die Zellenplattenelektrode jedes der mehreren in der Speicherzellenmatrix 35 enthaltenden Speicherzellen angelegt. Die interne Spannung VBL wird an jede der mehreren in der Speicherzellenmatrix enthaltenden Entzerrschaltungen ausgegeben.
Die interne Spannung VPP ist eine Spannung zur Aktivierung jeder der in der Speicherzellenmatrix 35 enthaltenen mehreren Wortleitungen Wn und wird mit einem höheren Spannungspegel als die Stromversorgungsspannung VDD gebildet. Im allgemeinen aktiviert ein Wortleitungstreiber die Wortleitung. Allerdings wird angenommen, daß der Zeilendecodierer 33 auch als Wortleitungstreiber dient, wobei der Wortleitungstreiber aus Einfachheitsgründen in Fig. 5 nicht gezeigt ist. Somit erzeugt die Spannungserzeugungsschaltung 40 die interne Spannung VPP und führt sie dem Zeilendecodierer 33 zu. Die interne Spannung VCP ist eine Zellenplattenspannung, die einer Zellenplattenelektrode, d. h. einer der Elektroden eines Kondensators, der die Speicherzelle bildet, zugeführt wird, um die in die Speicherzelle geschriebenen Daten zu halten. Ferner ist die interne Spannung VBL eine Vorladespannung, die zum Entzerren der mehreren Bitleitungspaare vor der Eingabe/Ausgabe von Daten in und aus den Speicherzellen verwendet wird. Üblicherweise wird die interne Spannung VBL auf die Hälfte der Stromversorgungsspannung VDD (= VDD/2) eingestellt.
Die Stromversorgungsspannungs-Schalt-Schaltung 41 empfängt das Signal EXTMS1 von der Anschlußfläche 42, empfängt die Stromversorgungsspannung VDD vom Anschluß 44, schaltet den Spannungspegel der Stromversorgungsspannung VDD in Übereinstimmung mit dem Spannungspegel des Signals EXTMS1 und führt die Stromversorgungsspannung VDD auf dem geschalteten Spannungspegel der Spannungserzeugungsschaltung 40 und verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 zu. Die Stromversorgungsspannungs-Schalt-Schaltung 41 schaltet den Spannungspegel auf eine später beschriebene Weise. Das Signal EXTMS1 wird von einer Spannung auf einem hohen oder tiefen Spannungspegel gebildet. In der folgenden Beschreibung wird angenommen, daß das Signal EXTMS1 auf dem L-Pegel eingegeben wird, wenn die Stromversorgungsspannung auf einem hohen Spannungspegel ist, während das Signal EXTMS1 auf dem H-Pegel eingegeben wird, wenn die Stromversorgungsspannung auf einem tiefen Spannungspegel ist.
Die Anschlußfläche 42 gibt das vom Anschluß 43 angelegte Signal EXTMS1 an die Stromversorgungsspannungs-Schalt-Schaltung 41 aus. Wenn die Halbleiterspeichervorrichtung 120 mit einer Stromversorgungsspannung VDD von 2,5 V angesteuert wird, wird vom Anschluß 43 das Signal EXTMS1 auf dem H-Pegel in die Halbleiterspeichervorrichtung 120 eingegeben. Wenn die Halbleiterspeichervorrichtung 120 mit einer Stromversorgungsspannung VDD von 3,3 V angesteuert wird, wird das Signal EXTMS1 auf dem L-Pegel vom Anschluß 43 in die Halbleiterspeichervorrichtung 120 eingegeben.
Mit Bezug auf Fig. 6 enthält die Stromversorgungsspannungs- Schalt-Schaltung 41 einen Spannungsabwärtsumsetzer 411, einen N-Kanal-MOS-Transistor 412 und einen P-Kanal-MOS-Transistor 413. Der Spannungsabwärtsumsetzer 411 erzeugt durch Absenken der vom Anschluß 44 zugeführten Stromversorgungsspannung VDD von 3,3 V eine Stromversorgungsspannung VDD von 2,5 V und gibt die auf diese Weise erzeugte Stromversorgungsspannung VDD von 2,5 V an den Source-Anschluß des N-Kanal-MOS-Transi- stors 412 aus. Der N-Kanal-MOS-Transistor 412 empfängt an seinem Gate-Anschluß das Signal EXTMS1 und führt die vom Spannungsabwärtsumsetzer 411 angelegte Stromversorgungsspannung VDD von 2,5 V, wenn das Signal EXTMS1 auf dem H-Pegel ist, der Spannungserzeugungsschaltung 40 und verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 zu. Der P- Kanal-MOS-Transistor 413 empfängt an seinem Source-Anschluß die vom Anschluß 44 angelegte Stromversorgungsspannung VDD, während er an seinem Gate-Anschluß das Signal EXTMS1 empfängt. Wenn der P-Kanal-MOS-Transistor 413 an seinem Gate- Anschluß das Signal EXTMS1 auf dem L-Pegel empfängt, führt er der Spannungserzeugungsschaltung 40 und verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 die Stromversorgungsspannung VDD von 3,3 V zu.
Dementsprechend empfängt die Stromversorgungsspannungs- Schalt-Schaltung 41 das Signal EXTMS1 auf dem L-Pegel und die Stromversorgungsspannung VDD von 3,3 V, wenn die Halbleiterspeichervorrichtung 120 mit der Stromversorgungsspannung von 3,3 V angesteuert wird. Dadurch wird der N-Kanal-MOS-Transistor 412 ausgeschaltet, während der P-Kanal-MOS-Transistor 413 eingeschaltet wird. Die Stromversorgungsspannungs-Schalt- Schaltung 41 führt der Spannungserzeugungsschaltung 40 und den verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 die vom Anschluß 44 zugeführte Stromversorgungsspannung VDD von 3,3 V zu.
Wenn die Halbleiterspeichervorrichtung 120 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, empfängt die Stromversorgungsspannungs-Schalt-Schaltung 41 das Signal EXTMS1 auf dem H-Pegel und die Stromversorgungsspannung VDD von 3,3 V. Dadurch wird der N-Kanal-MOS-Transistor 412 eingeschaltet, während der P-Kanal-MOS-Transistor 413 ausgeschaltet wird. Der Spannungsabwärtsumsetzer 411 erzeugt durch Absenken der Stromversorgungsspannung VDD von 3,3 V die Stromversorgungsspannung VDD von 2,5 V und gibt die erzeugte Stromversorgungsspannung VDD von 2,5 V an den Source-Anschluß des N-Kanal-MOS-Transistors 412 aus. Der N-Kanal-MOS-Transistor 412 führt die an seinem Source-Anschluß empfangene Stromversorgungsspannung VDD von 2,5 V der Spannungserzeugungsschaltung 40 und den verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 zu.
In der wie obenbeschriebenen Halbleiterspeichervorrichtung 120 wird der Spannungspegel der Stromversorgungsspannung VDD in Übereinstimmung mit dem Spannungspegel-Bildungssignal EXTMS1 geschaltet, wobei die Stromversorgungsspannung VDD auf dem geschalteten Spannungspegel der Spannungserzeugungsschaltung 40 und den verschiedenen Abschnitten der Halbleiterspeichervorrichtung 120 zugeführt wird. Die Spannungserzeugungsschaltung 40 erzeugt anhand der von der Stromversorgungsspannungs-Schalt-Schaltung 41 zugeführten Stromversorgungsspannung VDD die internen Spannungen VPP, VCP und VBL und führt sie dem Zeilendecodierer 33, der Zellenplattenelektrode der Speicherzelle bzw. der Entzerrschaltung zu. In die Halbleiterspeichervorrichtung 120 werden das Zeilenadressen-Freigabesignal /RAS, das Spaltenadressen-Freigabesignal /CAS, das Schreibfreigabesignal /WE und die Adresse eingegeben, wobei die Daten in Übereinstimmung mit dem Normalbetrieb in jede der mehreren in der Speicherzellenmatrix 35 enthaltenden Speicherzellen eingegeben und aus ihnen ausgegeben werden.
Durch den Empfang des Signals EXTMS1 kann die Halbleiterspeichervorrichtung 120 somit als Halbleiterspeichervorrichtung, die mit der Stromversorgungsspannung von 2,5 V angesteuert wird, oder als Halbleiterspeichervorrichtung, die mit der Scromversorgungsspannung von 3,3 V angesteuert wird, arbeiten. Somit ist die Halbleiterspeichervorrichtung 120 so konfiguriert, daß sie die Anpassung eines Typs der Halbleiterspeichervorrichtung an zwei Stromversorgungsspannungen mit verschiedenen Spannungspegeln ermöglicht.
Es wurden Halbleiterspeichervorrichtungen beschrieben, die jeweils an die zwei Stromversorgungsspannungen mit verschiedenen Spannungspegeln angepaßt werden können. Allerdings kann die Erfindung auf eine Halbleiterspeichervorrichtung angewendet werden, die an mehrere Stromversorgungsspannungen mit verschiedenen Spannungspegeln anpaßbar ist.
Gemäß der dritten Ausführungsform enthält die Halbleiterspeichervorrichtung die Stromversorgungsspannungs-Schalt-Schaltung, die in Übereinstimmung mit dem Spannungspegel des von außen angelegten Signals den Spannungspegel der von außen zugeführten Stromversorgungsspannung zwischen den mehreren verschiedenen Spannungspegeln schaltet und die Stromversorgungsspannung auf dem geschalteten Spannungspegel der Spannungserzeugungsschaltung zuführt, die die interne Spannung erzeugt. Somit kann ein Typ der Halbleiterspeichervorrichtung an mehrere Stromversorgungsspannungen auf verschiedenen Spannungspegeln angepaßt werden.

Vierte Ausführungsform

Mit Bezug auf Fig. 7 ist eine Halbleiterspeichervorrichtung 130 einer vierten Ausführungsform mit Ausnahme dessen, daß ein Puffer 46 und eine Zeiteinstellungs-Steuerschaltung 47 hinzugefügt sind und daß anstelle des Spaltendecodierers 32, des Zeilendecodierers 33, des Leseverstärkers 34 und der Speicherzellenmatrix 35 eine Speicherzellenmatrix 45 verwendet wird, die gleiche wie die Halbleiterspeichervorrichtung 120. Dementsprechend enthält die Speicherzellenmatrix 45 mehrere Speicherzellen, mehrere Bitleitungspaare, mehrere Wortleitungen, mehrere Entzerrschaltungen, einen Spaltendecodierer, einen Zeilendecodierer, einen Wortleitungstreiber und einen Leseverstärker.
Der Puffer 46 zwischenspeichert den von außen eingegebenen Takt CLK, das Signal EXTMS1 und ein Signal RDETG und gibt sie an die Zeiteinstellungs-Steuerschaltung 47 aus. Der Puffer 46 gibt den zwischengespeicherten Takt CLK an die Zeilenadressen-Steuerschaltung 27, an die Spaltenadressen-Steuerschaltung 28, an die Schreibsteuerschaltung 29, an den Eingangspuffer 38 und an den Schreibtreiber 39 aus. Dadurch werden die Daten synchron zum Takt CLK in jede der mehreren in der Speicherzellenmatrix 45 enthaltenen Speicherzellen eingegeben und aus ihnen ausgegeben.
Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, arbeiten die Transistoren schneller als jene in der Halbleiterspeichervorrichtung, die mit der Stromversorgungsspannung von 2,5 V angesteuert wird, so daß die Zeiteinstellung der Ausgabe der Lesedaten von der Speicherzelle möglicherweise nicht mit der Zeiteinstellung der mit der Stromversorgungsspannung von 2,5 V ausgeführten Lesedaten-Ausgabeoperation übereinstimmt. Um diese Fehlanpassung zu vermeiden, stellt die Zeiteinstellungs-Steuerschaltung 47 die Phase des Takts CLKQ für die Ausgabe der Lesedaten und die Phase des Signals RDETG, das die Ausgabezeiteinstellung der Lesedaten definiert, ein bzw. steuert sie diese entsprechend und gibt sie den auf diese Weise gesteuerten Takt CLKQ und das auf diese Weise gesteuerte Signal RDETG an den Ausgangspuffer 37 aus, so daß der Ausgangspuffer 37 die Lesedaten in beiden Fällen, wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird und wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, in Übereinstimmung mit der gleichen Zeiteinstellung an den Eingangs/Ausgangs-Anschluß DQ ausgeben kann. Der Ausgangspuffer 37 gibt die vom Vorverstärker 36 empfangenen Lesedaten in Übereinstimmung mit der Zeiteinstellung des von der Zeiteinstellungs-Steuerschaltung 47 angelegten Signals RDETG und synchron zum Takt CLKQ an den Eingangs/Ausgangs-Anschluß DQ aus.
Mit Bezug auf Fig. 8 enthält die Zeiteinstellungs-Steuerschaltung 47 eine Signalsteuerschaltung 471 und eine Taktsteuerschaltung 472. Die Signalsteuerschaltung 471 enthält die Inverter 4711-4715 und 4720, die UND-Gatter 4716 und 4718 und ein NOR-Gatter 4719.
Die Inverter 4711 und 4712 verzögern ein Signal RDETG_pre, das auf dem Signal RDETG beruht und vom Puffer 46 angelegt wird, um einen vorgegebenen Betrag und geben es an einen der Anschlüsse des UND-Gatters 4718 aus. In diesem Fall verzögern die Inverter 4711 und 4712 die Phase des Signals RDETG_pre, so daß sie in beiden Fällen, wenn die Stromversorgungsspannung 2,5 V beträgt und wenn die Stromversorgungsspannung 3,3 V beträgt, konstant ist. Das UND-Gatter 4716 empfängt an einem seiner Anschlüsse das Signal RDETG_pre und am anderen ein Signal auf dem gleichen Logikpegel wie das Signal EXTMS1. Das UND-Gatter 4716 führt ein logisches UND zwischen den beiden an es angelegten Signalen aus und gibt ein Ergebnis der Operation an einen der Anschlüsse des NOR-Gatters 4719 aus. Das UND-Gatter 4718 empfängt an einem Anschluß das um einen vorgegebenen Betrag verzögerte Signal RDETG_pre und am anderen das Signal EXTMS1, dessen Logikpegel invertiert ist. Das UND-Gatter 4718 führt ein logisches UND zwischen den beiden an es angelegten Signalen aus und gibt ein Ergebnis der Operation an den anderen Anschluß des NOR-Gatters 4719 aus.
Das NOR-Gatter 4719 führt ein logisches ODER zwischen den Ausgangssignalen der UND-Gatter 4716 und 4718 aus und invertiert ein Ergebnis der Operation zur Ausgabe an den Inverter 4720. Der Inverter 4720 invertiert das Ausgangssignal des NOR-Gatters 4719 und gibt das Signal RDETG an den Ausgangspuffer 37 aus.
Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, wird das Signal EXTMS1 auf dem H-Pegel eingegeben. Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, wird das Signal EXTMS1 auf dem L-Pegel eingegeben. Somit empfängt das UND-Gatter 4718 vom Inverter 4715 das Signal auf dem L-Pegel und gibt somit unabhängig vom Logikpegel des Ausgangssignals des Inverters 4712 das Signal auf dem L-Pegel an den anderen Anschluß des NOR-Gatters 4719 aus, wenn die Halbleitervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird. Da das UND-Gatter 4716 vom Inverter 4714 das Signal auf dem H-Pegel empfängt, gibt es an einen der Anschlüsse des NCR-Gatters 4719 das Signal auf dem Logikpegel aus, der sich in Übereinstimmung mit dem Logikpegel des Signals RDETG_pre ändert. Das NOR-Gatter 4719 gibt an den Inverter 4720 das durch Invertieren eines Ergebnisses des logischen ODER zwischen den Ausgangssignalen der UND-Gatter 4716 und 4718 erzeugte Signal aus, so daß das Signal durch Invertieren des Signals, dessen Logikpegel sich in Übereinstimmung mit dem Logikpegel des Signals RDETG_pre ändert, erzeugt wird. Der Inverter 4720 gibt das durch Invertieren des Ausgangssignals des NOR-Gatters 4719 erzeugte Signal, d. h. das Signal mit dem Logikpegel, der sich in Übereinstimmung mit dem Logikpegel des Signals RDETO_pre ändert, als Signal RDETG an den Ausgangspuffer 37 aus. Dementsprechend gibt die Signalsteuerschaltung 471, wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, das Signal RDETG_pre, das die Zeiteinstellung des Datenlesens bestimmt, ohne Verzögerung an den Ausgangspuffer 37 aus.
Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, empfängt das UND-Gatter 4716 vom Inverter 4714 das Signal auf dem L-Pegel und gibt somit das Signal auf dem L-Pegel unabhängig vom Logikpegel des Signals RDETG_pre an einen der Anschlüsse des NOR-Gatters 4719 aus. Da das UND-Gatter 4718 vom Inverter 4715 das Signal auf dem H-Pegel empfängt, gibt es an den anderen Anschluß des NOR-Gatters 4719 das Signal mit dem Logikpegel, der sich in Übereinstimmung mit dem Logikpegel des durch Verzögerung des Signals RDETG_pre um einen vorgegebenen Betrag erzeugten Signals ändert, aus. Das NOR-Gatter 4719 gibt an den Inverter 4720 das durch Invertieren eines Ergebnisses des logischen ODER zwischen den Ausgangssignalen der UND-Gatter 4716 und 4718 erzeugte Signal, d. h. das Signal mit dem Logikpegel, der sich in Übereinstimmung mit dem Logikpegel des durch Verzögern des Signals RDETG_pre um einen vorgegebenen Betrag erzeugten Signals ändert, aus. Der Inverter 4720 gibt an den Ausgangspuffer 37 als Signal RDETG ein durch Invertieren des Ausgangssignals des NOR-Gatters 4719 erzeugtes Signal, d. h. ein Signal mit dem Logikpegel, der sich in Übereinstimmung mit dem Logikpegel des durch Verzögern des Signals RDETG_pre um einen vorgegebenen Betrag erzeugten Signals ändert, aus. Dementsprechend verzögert die Signalsteuerschaltung 471 das Signal RDETG_pre, das die Ausgabezeiteinstellung der Lesedaten bestimmt, um einen vorgegebenen Betrag und gibt es an den Ausgangspuffer 37 aus, wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird.
Die Taktsteuerschaltung 472 enthält die Inverter 4721-4728, 4731-4733, einen N-Kanal-MOS-Transistor 4729 und einen P-Kanal-MOS-Transistor 4730. Der Inverter 4732 ist ein getakteter Inverter. Jeder der Inverter 4721-4723 invertiert das Eingangssignal und gibt das Ausgangssignal aus. Der Inverter 4724 invertiert das Ausgangssignal des Inverters 4723 und gibt es an den Gate-Anschluß des N-Kanal-MOS-Transistors 4729 aus. Der Inverter 4731 invertiert das Ausgangssignal des Inverters 4723 und gibt es an den Taktanschluß des Inverters 4732 aus.
Der Inverter 4725 invertiert anhand des vom Puffer 46 angelegten Takts CLK einen Takt CLKQ_pre. Die Inverter 4726-4728 verzögern das Ausgangssignal des Inverters 4725 um einen vorgegebenen Betrag und geben es an den Inverter 4732 aus. In dieser Operation verzögern die Inverter 4726-4728 in beiden Fällen, wenn die Stromversorgungsspannung 2,5 V beträgt und wenn die Stromversorgungsspannung 3,3 V beträgt, die Phase des invertierten Signals des Takts CLKQ_pre, so daß die Phase des Takts CLKQ konstant sein kann. Der N- und der P-Kanal- MOS-Transistor 4729 und 4730 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 4729 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 4724, während er an seinem Source-Anschluß das Ausgangssignal des Inverters 4725 empfängt. Der P-Kanal-MOS-Transistor 4730 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 4723, während er an seinem Source-Anschluß das Ausgangssignal des Inverters 4725 empfängt. Der Inverter 4732 empfängt als Takte das invertierte Signal des Ausgangssignals des Inverters 4731 und das Ausgangssignal des Inverters 4723.
Der Inverter 4733 invertiert das Ausgangssignal des Inverters 4732 oder die Ausgangssignale des N- und des P-Kanal-MOS- Transistors 4729 und 4730 und gibt den Takt CLKQ an den Ausgangspuffer 37 aus.
Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, empfängt sie das Signal EXTMS1 auf dem H-Pegel, so daß der N-Kanal-MOS-Transistor 4729 an seinem Gate-Anschluß das vom Inverter 4724 angelegte Signal auf dem H-Pegel empfängt, während der P-Kanal- MOS-Transistors 4730 an seinem Gate-Anschluß das vom Inverter 4723 angelegte Signal auf dem L-Pegel empfängt. Außerdem empfängt der Inverter 4732 das vom Inverter 4723 angelegte Signal auf dem L-Pegel und das vom Inverter 4731 angelegte Signal auf dem H-Pegel. Dadurch wird der Inverter 4732 deaktiviert, so daß der N- und der P-Kanal-MOS-Transistor 4729 und 4730 eingeschaltet werden. Der N- und der P-Kanal-MOS-Transi- Stor 4729 und 4730 empfangen das durch Invertieren des Takts CLKQ_pre vom Inverter 4725 erzeugte Signal und geben das empfangene Signal an den Inverter 4733 aus. Der Inverter 4733 invertiert das empfangene Signal zur Ausgabe des Takts CLKQ an den Ausgangspuffer 37. Somit gibt die Taktsteuerschaltung 472 den von außen zugeführten Takt ohne Verzögerung seiner Phase an den Ausgangspuffer 37 aus, wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 2,5 V angesteuert wird.
Wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird, empfängt sie das Signal EXTMS1 auf dem L-Pegel, so daß der N-Kanal-MOS-Transistor 4729 an seinem Gate-Anschluß vom Inverter 4724 das Signal auf dem L-Pegel empfängt, der P-Kanal-MOS-Transistor 4730 an seinem Gate-Anschluß vom Inverter 4723 das Signal auf dem H-Pegel empfängt und der Inverter 4732 das vom Inverter 4723 angelegte Signal auf dem H-Pegel und das vom Inverter 4731 angelegte Signal auf dem L-Pegel empfängt. Dadurch werden der N- und der P-Kanal-MOS-Transistor 4729 und 4730 ausgeschaltet, während der Inverter 4732 aktiviert wird. Der Inverter 4732 invertiert das durch Verzögern des Takts CLKQ_pre um einen vorgegebenen Betrag erzeugte Signal und gibt es an den Inverter 4733 aus. Der Inverter 4733 invertiert das Ausgangssignal des Inverters 4732 und gibt es an den Ausgangspuffer 37 aus. Somit verzögert die Taktsteuerschaltung 472 die Phase des von außen angelegten Takts um einen vorgegebenen Betrag, um ihn an den Ausgangspuffer 37 auszugeben, wenn die Halbleiterspeichervorrichtung 130 mit der Stromversorgungsspannung von 3,3 V angesteuert wird.
Wie oben beschrieben wurde, gibt die Zeiteinstellungs-Steuerschaltung 47 das Signal RDETG, das die Zeiteinstellung der Ausgabe der Lesedaten definiert, ohne dessen Phase durch die Signalsteuerschaltung 471 zu verzögern an den Ausgangspuffer 37 aus, wenn die Stromversorgungsspannung 2,5 V beträgt. Wenn die Stromversorgungsspannung 3,3 V beträgt, gibt die Zeiteinstellungs-Steuerschaltung 47 das Signal RDETG, das die Zeiteinstellung der Ausgabe der Lesedaten definiert, an den Ausgangspuffer 37 aus, nachdem die Signalsteuerschaltung 471 die Phase des Signals RDETG um einen vorgegebenen Betrag verzögert hat.
Wenn die Stromversorgungsspannung 2,5 V beträgt, gibt die Zeiteinstellungs-Steuerschaltung 47 den Takt CLKQ an den Ausgangspuffer 37 aus, ohne die Phase des Takts CLKQ durch die Taktsteuerschaltung 472 zu verzögern. Wenn die Stromversorgungsspannung 3,3 V beträgt, gibt die Zeiteinstellungs-Steuerschaltung 47 den Takt CLKQ an den Ausgangspuffer 37 aus, nachdem die Taktsteuerschaltung 472 die Phase des Takts CLKQ um einen vorgegebenen Betrag verzögert hat.
Der Ausgangspuffer 37 gibt die vom Vorverstärker 36 angelegten Lesedaten in Übereinstimmung mit der gleichen Zeiteinstellung wie das von der Zeiteinstellungssteuerschaltung 47 angelegte Signal RDETG und synchron zum Takt CLKQ an den Eingangs/Ausgangs-Anschluß DQ aus. Dadurch können die Lesedaten selbst dann, wenn eine Änderung in bezug auf den Spannungspegel der Stromversorgungsspannung, die die Halbleiterspeichervorrichtung 130 ansteuert, auftritt, in Übereinstimmung mit der gleichen Zeiteinstellung an den Eingangs/Ausgangs-Anschluß DQ angelegt werden.
Es ist beschrieben worden, daß die Anzahl der Inverter zum Verzögern des Signals RDETG_pre zwei beträgt. Entsprechend der Erfindung ist die Anzahl dieser Inverter aber nicht auf zwei beschränkt und kann allgemein eine beliebige gerade Zahl sein. Außerdem ist beschrieben worden, daß die Anzahl der Inverter zum Verzögern des Takts CLKQ_pre drei beträgt. Gemäß der Erfindung ist die Anzahl dieser Inverter aber nicht auf drei beschränkt und kann allgemein eine ungerade Anzahl sein.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der dritten Ausführungsform.
Gemäß der vierten Ausführungsform ist die Halbleiterspeichervorrichtung angesichts der Änderungen der Betriebsgeschwindigkeit der Transistoren, die wegen der Änderungen in bezug auf den Spannungspegel der Stromversorgungsspannung stattfinden, mit einer Zeiteinstellungs-Steuerschaltung zum Steuern oder Einstellen der Ausgabezeiteinstellung der Lesedaten und der Phase des Takts versehen. Somit können die Lesedaten, selbst wenn sich der Spannungspegel der Stromversorgungsspannung ändert, in Übereinstimmung mit einer konstanten Zeiteinstellung ausgegeben werden.

Fünfte Ausführungsform

Mit Bezug auf Fig. 9 unterscheidet sich eine Halbleiterspeichervorrichtung 140 einer fünften Ausführungsform von der Halbleiterspeichervorrichtung 130 dadurch, daß die Spannungserzeugungsschaltung 40 durch eine Spannungserzeugungsschaltung 48 ersetzt ist, während die Anschlußfläche 42 durch eine Anschlußfläche 50 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 130.
Die Anschlußfläche 50 gibt das vom Anschluß 43 an die Stromversorgungsspannungs-Schalt-Schaltung 41 und an die Spannungserzeugungsschaltung 48 angelegte Signal EXTMS1 aus. Die Spannungserzeugungsschaltung 48 erzeugt die interne Spannung VEB durch Verstärken der von der Stromversorgungsspannungs- Schalt-Schaltung 41 zugeführten Stromversorgungsspannung VDD und führt die auf diese Weise erzeugte interne Spannung VPP dem in der Speicherzellenmatrix 45 enthaltenen Wortleitungstreiber zu. Die Spannungserzeugungsschaltung 48 führt die dadurch erzeugte interne Spannung VPP der Zeiteinstellungssteuerschaltung 47 nur dann zu, wenn die Halbleiterspeichervorrichtung 140 mit der Stromversorgungsspannung von 2,5 V angesteuert wird.
Mit Bezug auf Fig. 10 enthält die Spannungserzeugungsschaltung 48 eine VPP-Erzeugungsschaltung 481 und einen N-Kanal- MOS-Transistor 482. Die VPP-Erzeugungsschaltung 481 erzeugt durch Verstärken der von der Stromversorgungsspannungs- Schalt-Schaltung 41 zugeführten Stromversorgungsspannung VDD die interne Spannung VPP und führt die auf diese Weise erzeugte interne Spannung VPP dem Wortleitungstreiber und dem Source-Anschluß des N-Kanal-MOS-Transistors 482 zu. Der N- Kanal-MOS-Transistor 482 empfängt an seinem Gate-Anschluß das Signal EXTMS1, während er an seinem Source-Anschluß die von der VPP-Erzeugungsschaltung 481 angelegte interne Spannung VPP empfängt. Wenn der N-Kanal-MOS-Transistor 482 an seinem Gate-Anschluß das Signal EXTMSl auf dem H-Pegel empfängt, führt er die an seinem Source-Anschluß empfangene interne Spannung VPP dem Inverter 4724 (siehe Fig. 8) der Zeiteinstellungssteuerschaltung 47 zu.
Wenn die Halbleiterspeichervorrichtung 140 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, gibt der Inverter 4724 der Zeiteinstellungssteuerschaltung 47 ein Signal auf dem H-Pegel an den Gate-Anschluß des N-Kanal-MOS-Transistors 4729 aus. Somit gibt der Inverter 4724 ein Signal zum Einschalten des N-Kanal-MOS-Transistors 4729 aus, der das invertierte Signal des Takts CLKQ_pre an den Inverter 4733ausgibt, ohne die Phase des invertierten Signals zu verzögern, wenn die Halbleiterspeichervorrichtung 140 mit der Stromversorgungsspannung von 2,5 V angesteuert wird. Dadurch empfängt der Inverter 4724 an seinem Stromversorgungsknoten die interne Spannung VPP mit einem höheren Spannungspegel als die Stromversorgungsspannung VDD von der Spannungserzeugungsschaltung 48, wobei er ein aus der internen Spannung VPP gebildetes Signal auf dem H-Pegel an den Gate-Anschluß des N- Kanal-MOS-Transistors 4729 ausgibt, so daß der N-Kanal-MOS- Transistor 4729 das Ausgangssignal des Inverters 4725, ohne es zu verzögern, an den Inverter 4733 ausgibt.
Dementsprechend kann die Verzögerung des Takts CLKQ, wenn die Halbleiterspeichervorrichtung 140 mit der Stromversorgungsspannung von 2,5 V angesteuert wird, verhindert werden.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der vierten Ausführungsform.
Gemäß der fünften Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, die während des Ansteuerns mit der Stromversorgungsspannung auf den niedrigen Spannungspegel in der Schaltung zur Auswahl des Takts die auf dem Spannungspegel, der höher als die Stromversorgungsspannung ist, gebildete interne Spannung zuführt. Dadurch kann eine Verzögerung des Takts während des Ansteuerns mit der niedrigen Stromversorgungsspannung verhindert werden.

Sechste Ausführungsform

Mit Bezug auf Fig. 11 enthält eine Halbleiterspeichervorrichtung 150 gemäß einer sechsten Ausführungsform der Erfindung die Puffer 24A, 25 und 26, die Zeilenadressen-Steuerschaltung 27A, die Spaltenadressen-Steuerschaltung 28, die Schreibsteuerschaltung 29, den Zeilenadressenpuffer 30, den Spaltenadressenpuffer 31, den Vorverstärker 36, den Ausgangspuffer 37, den Eingangspuffer 38, den Schreibtreiber 39 und eine Speicherzellenmatrix 53.
Die Puffer 25 und 26, die Spaltenadressen-Steuerschaltung 28, die Schreibsteuerschaltung 29, der Zeilenadressenpuffer 30, der Spaltenadressenpuffer 31, der Vorverstärker 36, der Ausgangspuffer 37, der Eingangspuffer 38 und der Schreibtreiber 39 sind die gleichen wie jene, die bereits mit Bezug auf Fig. 5 beschrieben wurden.
Der Puffer 24A zwischenspeichert ein Signal MX32, das Zeilenadressen-Freigabesignal /RAS und das Auffrischsignal REF, die an ihn angelegt werden, und gibt sie an die Zeilenadressen- Steuerschaltung 27A aus.
Die Zeilenadressen-Steuerschaltung 27A gibt in Übereinstimmung mit der Zeiteinstellung des Schaltens des vom Puffer 24A angelegten Zeilenadressen-Freigabesignals /RAS vom H-Pegel auf dem L-Pegel die vom Zeilenadressenpuffer 30 empfangenen Adressen A0-A11 als Zeilenadresse an den in der Speicherzellenmatrix 53 enthaltenen Zeilendecodierer aus. Die Zeilenadressen-Steuerschaltung 27A erzeugt, wenn eine (nicht gezeigte) Steuerschaltung das Lesen der Daten von der in der Speicherzellenmatrix 53 enthaltenen Speicherzelle anweist, ein Signal RADenable auf dem H-Pegel und gibt es an den in der Speicherzellenmatrix 53 enthaltenen Zeilendecodierer aus. Ferner erzeugt die Zeilenadressen-Steuerschaltung 27A auf später beschriebene Weise anhand des Signals MX32 und des vom Puffer 24A angelegten Auffrischsignals REF ein Signal MX32Row und gibt es an den in der Speicherzellenmatrix 53 enthaltenen Zeilendecodierer aus.
Mit Bezug auf Fig. 12 enthält die Zeilenadressen-Steuerschaltung 27A eine Signalerzeugungsschaltung 271. Die Signalerzeugungsschaltung 271 enthält einen Inverter 2711 und ein NOR- Gatter 2712. Der Inverter 2711 invertiert das vom Puffer 24A angelegte Signal MX32 und legt es an einen der Anschlüsse des NOR-Gatters 2712 an. Das NOR-Gatter 2712 führt ein logisches ODER zwischen dem Ausgangssignal des Inverters 2711 und dem vom Puffer 24A angelegten Auffrischsignal REF aus und invertiert ein Ergebnis der Operation zur Ausgabe des Signals MX32Row an den Zeilendecodierer.
Mit Bezug auf Fig. 13 enthält die Speicherzellenmatrix 53 eine Bank 531, einen Spaltendecodierer 532, einen Leseverstärker 533, einen Zeilendecodierer 534 und einen Wortleitungstreiber 535. Üblicherweise enthält die Speicherzellenmatrix 53 mehrere Bänke, wobei aber Fig. 13 für Erläuterungszwecke lediglich eine Bank sowie die zur Eingabe/Ausgabe von Daten in die bzw. aus den in dieser Bank enthaltenen Speicherzellen benötigten Schaltungen zeigt.
Die Bank 531 enthält mehrere in Zeilen und Spalten angeordnete Speicherzellen, mehrere Bitleitungspaare und mehrere Wortleitungen. Die mehreren Speicherzellen sind in vier unterteilten Gebieten angeordnet. Von jedem der vier Gebiete können 8 Bits an Daten ausgegeben werden. Der Spaltendecodierer 532 decodiert die von der Spaltenadressen-Steuerschaltung 28 eingegebene Spaltenadresse und aktiviert das durch die decodierte Spaltenadresse angegebene Bitleitungspaar. Beim Lesen von Daten verstärkt der Leseverstärker 533 die Lesedaten, die von dem durch den Spaltendecodierer 532 aktivierten Bitleitungspaar gelesen werden, und gibt sie über die E/A- Leitung an den Vorverstärker 36 aus. Beim Schreiben von Daten schreibt der Leseverstärker 533 die auf der E/A-Leitung transportierten Schreibdaten auf das durch den Spaltendecodierer 532 aktivierte Bitleitungspaar.
Der Zeilendecodierer 534 decodiert die von der Zeilenadressen-Steuerschaltung 27A angelegte Zeilenadresse und gibt die decodierte Zeilenadresse an den Wortleitungstreiber 535 aus. Der Zeilendecodierer 534 erzeugt anhand des Signals MX32Row, eines höchsten Bits RA<11> der Zeilenadresse und des von der Zeilenadressen-Steuerschaltung 27A angelegten Signals RADenable die Signale RAD<11> und /RAD<11> zur Auswahl eines der vier Gebiete, die die Bank 531 bilden, und gibt die erzeugten Signale RAD<11> und /RAD<11> an den Wortleitungstreiber 535 aus.
Der Wortleitungstreiber 535 aktiviert die durch die Zeilenadresse in dem durch die von dem Zeilendecodierer 534 angelegten Signale RAD<11> und /RAD<11> ausgewählten Gebiet angegebene Wortleitung.
Mit Bezug auf Fig. 14 enthält der Zeilendecodierer 534 eine Zwischenspeicherschaltung 5340. Die Zwischenspeicherschaltung 5340 enthält die Inverter 5341, 5345, 5346, 5349 und 5351, einen N-Kanal-MOS-Transistor 5342, einen P-Kanal-MOS-Transistor 5343 und die NAND-Gatter 5344, 5347, 5348 und 5350.
Der Inverter 5341 invertiert das von der Zeilenadressen-Steuerschaltung 27A angelegte Signal MX32Row und legt das invertierte Signal an einen Gate-Anschluß des N-Kanal-MOS-Transistors 5342 und an einen der Anschlüsse des NAND-Gatters 5344 an. Der N- und der P-Kanal-MOS-Transistor 5342 und 5343 bilden ein Transfergatter. Der N-Kanal-MOS-Transistor 5342 empfängt an seinem Gate-Anschluß das Ausgangssignal des Inverters 5341 und an seinem Source-Anschluß das höchste Bit RA<11> der von der Zeilenadressen-Steuerschaltung 27A angelegten Zeilenadresse. Der P-Kanal-MOS-Transistor 5343 empfängt an seinem Gate-Anschluß das Signal MX32Row und an seinem Source-Anschluß das höchste Bit RA<11> der Zeilenadresse.
Der Inverter 5345 invertiert das Ausgangssignal des N- und des P-Kanal-MOS-Transistors 5342 und 5343, d. h. das höchste Bit RA<11> der Zeilenadresse, und legt es an den anderen Anschluß des NAND-Gatters 5344 an. Das NAND-Gatter 5344 führt das logische UND zwischen den Ausgangssignalen der Inverter 5341 und 5345 aus und gibt an einen der Anschlüsse jedes der NAND-Gatter 5347 und 5348 ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal aus.
Der Inverter 5346 invertiert das Signal MX32Row und gibt es an den anderen Anschluß des NAND-Gatters 5347 aus. Das NAND- Gatter 5347 führt ein logisches UND zwischen den Ausgangssignalen der NAND-Gatter 5344 und des Inverters 5346 aus und gibt an einen der Anschlüsse des NAND-Gatters 5350 ein durch Invertieren eines Ergebnisses der UND-Operation erzeugtes Signal aus. Das NAND-Gatter 5348 führt ein logisches UND zwischen dem von der Zeilenadressen-Steuerschaltung 27A angelegten Signal RADenable auf dem H-Pegel und dem Ausgangssignal des N- und des P-Kanal-MOS-Transistors 5342 und 5343 aus und gibt an den Inverter 5351 ein durch Invertieren eines Ergebnisses der UND-Operation erzeugtes Signal aus.
Der Inverter 5349 invertiert das Ausgangssignal des NAND-Gatters 5348 und gibt an den Wortleitungstreiber 535 das Signal RAD<11> aus. Der Inverter 5351 invertiert das Ausgangssignal des NAND-Gatters 5350 und gibt an den Wortleitungstreiber 535 das Signal /RAD<11> aus.
Mit Bezug auf Fig. 15 enthält die Bank 531 die Gebiete 54-57. Die Gebiete 54 und 55 bilden niedere Bytes, während die Gebiete 56 und 57 höhere Bytes bilden. In jedes der Gebiete 54-57 bzw. aus jedem der Gebiete werden acht Bits an Daten ein- bzw. ausgegeben. Die Gebiete 54 und 56 werden in Übereinstimmung mit dem Logikpegel des Signals /RAD<11> ausgewählt, während die Gebiete 55 und 57 in Übereinstimmung mit dem Logikpegel des Signals RAD<11> ausgewählt werden.
Die Halbleiterspeichervorrichtung 150 arbeitet als Halbleiterspeichervorrichtung mit einer Wortstruktur "x16" oder "x32". Für den Betrieb der Halbleiterspeichervorrichtung 150 als die Vorrichtung mit der Wortstruktur "x16" wird an die Halbleiterspeichervorrichtung 150 das Signal MX32 auf dem L- Pegel angelegt. Für den Betrieb der Halbleiterspeichervorrichtung 150 als die Vorrichtung mit der Wortstruktur "x32" wird an die Halbleiterspeichervorrichtung 150 das Signal MX32 auf dem H-Pegel angelegt. Wenn die Speicherzellen nicht aufzufrischen sind, ist das Auffrischsignal REF auf dem L-Pegel.
Wieder mit Bezug auf Fig. 12 empfängt die Signalerzeugungsschaltung 271 das Signal MX32 auf dem L-Pegel und das Auffrischsignal REF auf dem L-Pegel, während der Inverter 2711 an einen der Anschlüsse des NOR-Gatters 2712 das Signal auf dem H-Pegel ausgibt, wenn die Halbleiterspeichervorrichtung 150 als Vorrichtung mit der Wortstruktur "x16" betrieben werden soll. Das NOR-Gatter 2712 führt das logische ODER zwischen dem vom Inverter 2711 angelegten Signal auf dem H-Pegel und dem Auffrischsignal auf dem L-Pegel aus und gibt das durch Invertieren eines Ergebnisses der ODER-Operation erzeugte Signal MX32Row auf dem L-Pegel an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 aus.
Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, empfängt die Signalerzeugungsschaltung 271 das Signal MX32 auf dem H-Pegel und das Auffrischsignal REF auf dem L-Pegel, wobei der Inverter 2711 an einen der Anschlüsse des NOR-Gatters 2712 das Signal auf dem L-Pegel ausgibt. Das NOR-Gatter 2712 führt das logische ODER zwischen dem vom Inverter 2711 angelegten Signal auf dem L-Pegel und dem Auffrischsignal auf dem L-Pegel aus und gibt das durch Invertieren eines Ergebnisses der Operation erzeugte Signal MX32Row auf dem H-Pegel an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 aus.
Die Zeilenadressen-Steuerschaltung 27A gibt die Zeilenadresse und das Signal RADenable auf dem H-Pegel an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 aus.
Wenn die Halbleiterspeichervorrichtung 150 mit Bezug auf Fig. 14 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll, empfängt die Zwischenspeicherschaltung 5340 das Signal MX32Row auf dem L-Pegel, das Signal RADenable auf dem H-Pegel und das höchste Bit RA<11> der Zeilenadresse von der Zeilenadressen-Steuerschaltung 27A.
Dadurch legt der Inverter 5341 das durch Invertieren des Signals MX32Row auf dem L-Pegel erzeugte Signal auf dem H-Pegel an den Gate-Anschluß des N-Kanal-MOS-Transistors 5342 und an einen der Anschlüsse der NAND-Gatter 5344 an. Ferner empfängt der P-Kanal-MOS-Transistor 5343 an seinem Gate-Anschluß das Signal MX32Row auf dem L-Pegel. Somit werden der N- und der P-Kanal-MOS-Transistor 5342 und 5343 eingeschaltet, um das höchste Bit RA<11> der Zeilenadresse an einen der Anschlüsse jedes der NAND-Gatter 5347 und 5348 anzulegen.
Es wird nun der Fall beschrieben, daß das höchste Bit RA<11> der Zeilenadresse auf dem L-Pegel ist. In diesem Fall invertiert der Inverter 5345 ein Signal auf dem L-Pegel, wobei er an den anderen Anschluß des NAND-Gatters 5344 ein Signal auf dem H-Pegel ausgibt. Das NAND-Gatter 5344 führt das logische UND zwischen dem vom Inverter 5341 angelegten Signal auf dem H-Pegel und dem vom Inverter 5345 angelegten Signal auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der UND-Operation erzeugtes Signal auf dem L-Pegel an einen der Anschlüsse jedes der NAND-Gatter 5347 und 5348 aus.
Der Inverter 5346 invertiert das Signal MX32Row auf dem L- Pegel und gibt ein Signal auf dem H-Pegel an den anderen Anschluß des NAND-Gatters 5347 aus. Das NAND-Gatter 5347 führt das logische UND zwischen dem von dem N- und dem P-Kanal-MOS- Transistor 5342 und 5343 und dem NAND-Gatter 5344 angelegten Signal auf dem L-Pegel und dem vom Inverter 5346 angelegten Signal auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem H- Pegel an einen der Anschlüsse des NAND-Gatters 5350 aus.
Das NAND-Gatter 5348 führt das logische UND zwischen dem von dem N- und dem P-Kanal-MOS-Transistor 5342 und 5343 und dem NAND-Gatter 5344 angelegten Signal auf dem L-Pegel und dem von der Zeilenadressen-Steuerschaltung 27A angelegten Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem H- Pegel an den Inverter 5349 aus. Der Inverter 5349 gibt das durch Invertieren des Signals auf dem H-Pegel erzeugte Signal RAD<11> auf dem L-Pegel an den Wortleitungstreiber 535 aus.
Das NAND-Gatter 5350 führt das logische UND zwischen dem vom NAND-Gatter 5347 angelegten Signal auf dem H-Pegel und dem Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem L-Pegel an den Inverter 5351 aus. Der Inverter 5351 gibt das durch Invertieren des Signals auf dem L-Pegel erzeugte Signal /RAD<11> auf dem H-Pegel an den Wortleitungstreiber 535 aus.
Dementsprechend werdendas Signal RAD<11> auf dem L-Pegel und das Signal /RAD<11> auf dem H-Pegel an den Wortleitungstreiber 535 ausgegeben, wenn das höchstwertige Bit RA<11> der Zeilenadresse auf dem L-Pegel ist.
Im folgenden wird der Fall beschrieben, daß das höchste Bit RA<11> der Zeilenadresse auf dem H-Pegel ist. In diesem Fall invertiert der Inverter 5345 das Signal auf dem H-Pegel, wobei er an den anderen Anschluß des NAND-Gatters 5344 ein Signal auf dem L-Pegel ausgibt. Das NAND-Gatter 5344 führt das logische UND zwischen dem Inverter 5341 angelegten Signal auf dem H-Pegel und dem vom Inverter 5345 angelegten Signal auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem H-Pegel an einen der Anschlüsse jedes der NAND-Gatter 5347 und 5348 aus.
Der Inverter 5346 invertiert das Signal MX32Row auf dem L- Pegel und gibt ein Signal auf dem H-Pegel an den anderen Anschluß des NAND-Gatters 5347 aus. Das NAND-Gatter 5347 führt das logische UND zwischen dem von dem N- und dem P-Kanal-MOS- Transistor 5342 und 5343 und dem NAND-Gatter 5344 angelegten Signal auf dem H-Pegel und dem vom Inverter 5346 angelegten Signal auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem L- Pegel an einen der Anschlüsse des NAND-Gatters 5350 aus.
Das NAND-Gatter 5348 führt das logische UND zwischen dem von dem N- und dem P-Kanal-MOS-Transistor 5342 und 5343 und dem NAND-Gatter 5344 angelegten Signal auf dem H-Pegel und dem von der Zeilenadressen-Steuerschaltung 27A angelegten Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem L- Pegel an den Inverter 5349 aus. Der Inverter 5349 invertiert das Signal auf dem L-Pegel und gibt das Signal RAD<11> auf dem H-Pegel an den Wortleitungstreiber 535 aus.
Das NAND-Gatter 5350 führt das logische UND zwischen dem vom NAND-Gatter 5347 angelegten Signal auf dem L-Pegel und dem Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem H-Pegel an den Inverter 5351 aus. Der Inverter 5351 invertiert das Signal auf dem H-Pegel und gibt das Signal /RAD<11> auf dem L-Pegel an den Wortleitungstreiber 535 aus.
Dementsprechend werden das Signal RAD<11> auf dem H-Pegel und das Signal /RAD<11> auf dem L-Pegel an den Wortleitungstreiber 535 ausgegeben, wenn das höchste Bit RA<11> der Zeilenadressen auf dem H-Pegei ist.
Der Wortleitungstreiber 535 wählt in Übereinstimmung mit dem Signal RAD<11> auf dem H-Pegel und dem Signal JRAD<11> auf dem L-Pegel die Gebiete 55 und 57 in der Bank 531 aus und aktiviert in jedem der Gebiete 55 und 57 die durch die vom Zeilendecodierer 534 angelegte Zeilenadresse angegebene Wortleitung. Dadurch werden Daten mit 8 Bits als höheres Byte in das Gebiet 57 eingegeben oder aus ihm ausgegeben und werden Daten mit 8 Bits als niederes Byte in das Gebiet 55 eingegeben oder aus ihm ausgegeben, so daß insgesamt Daten mit 16 Bits ein- bzw. ausgegeben werden.
Der Wortleitungstreiber 535 wählt in Übereinstimmung mit dem Signal RAD<11> auf dem L-Pegel und mit dem Signal /RAD<11> auf dem H-Pegel die Gebiete 54 und 56 in der Bank 531 aus und aktiviert in jedem der Gebiete 54 und 56 die durch die vom Zeilendecodierer 534 angelegte Zeilenadresse angegebene Wortleitung. Dadurch werden Daten mit 8 Bits als höheres Byte in das Gebiet 56 eingegeben oder aus ihm ausgegeben und werden Daten mit 8 Bits als niederes Byte in das Gebiet 54 eingegeben oder aus ihm ausgegeben, so daß insgesamt Daten mit 16 Bits ein- bzw. ausgegeben werden.
Wie oben beschrieben wurde, wird zur Eingabe/Ausgabe der Daten mit 16 Bits die Umschaltung durch das höchste Bit RA<11> der Zeilenadresse zur Auswahl der Gebiete 54 und 56 oder der Gebiete 55 und 57 in der Bank 531 ausgeführt, wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll.
Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, empfängt die Zwischenspeicherschaltung 5340 das Signal MX32Row auf dem H-Pegel, das Signal RADenable auf dem H-Pegel und das höchste Bit RA<11> der Zeilenadresse von der Zeilenadressen-Steuerschaltung 27A.
Dadurch invertiert der Inverter 5341 das Signal MX32Row auf dem H-Pegel, wobei er das Signal auf dem L-Pegel an den Gate- Anschluß des N-Kanal-MOS-Transistors 5342 und an einen der Anschlüsse des NAND-Gatters 5344 anlegt. Der P-Kanal-MOS- Transistor 5343 empfängt an seinem Gate-Anschluß das Signal MX32Row auf dem H-Pegel. Somit werden der N- und der P-Kanal- MOS-Transistor 5342 und 5343 ausgeschaltet, wobei das höchste Bit RA<11> der Zeilenadresse nicht durch die Zwischenspeicherschaltung 5340 zwischengespeichert wird.
Das NAND-Gatter 5344 gibt anhand des vom Inverter 5341 angelegten Signals auf dem L-Pegel notwendig das Signal auf dem H-Pegel an einen der Anschlüsse jedes der NAND-Gatter 5347 und 5348 aus. Der Inverter 5346 invertiert das Signal MX32Row auf dem H-Pegel und gibt ein Signal auf dem L-Pegel an den anderen Anschluß des NAND-Gatters 5347 aus. Das NAND-Gatter 5347 führt das logische UND zwischen dem vom NAND-Gatter 5344 angelegten Signal auf dem H-Pegel und dem vom Inverter 5346 angelegten Signal auf dem L-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem H-Pegel an einen der Anschlüsse des NAND-Gatters 5350 aus.
Das NAND-Gatter 5348 führt das logische UND zwischen dem vom NAND-Gatter 5344 angelegten Signal auf dem H-Pegel und dem von der Zeilenadressen-Steuerschaltung 27A angelegten Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem L- Pegel an den Inverter 5349 aus. Der Inverter 5349 invertiert das Signal auf dem L-Pegel und gibt das Signal RAD<11> auf dem H-Pegel an den Wortleitungstreiber 535 aus.
Das NAND-Gatter 5350 führt das logische UND zwischen dem vom NAND-Gatter 5347 angelegten Signal auf dem H-Pegel und dem Signal RADenable auf dem H-Pegel aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal auf dem L-Pegel an den Inverter 5351 aus. Der Inverter 5351 invertiert das Signal auf dem L-Pegel und gibt das Signal /RAD<11> auf dem H-Pegel an den Wortleitungstreiber 535 aus.
Der Wortleitungstreiber 535 wählt in Übereinstimmung mit den Signalen RAD<11> und /RAD<11> auf dem H-Pegel alle Gebiete 54-57 in der Bank 531 aus und aktiviert in jedem der Gebiete 54-57 die durch die vom Zeilendecodierer 534 angelegte Zeilenadresse angegebene Wortleitung. Dadurch werden Daten mit 16 Bits als höheres Byte in die Gebiete 56 und 57 eingegeben und aus ihnen ausgegeben und werden Daten mit 16 Bits als niederes Byte in die Gebiete 54 und 55 eingegeben und aus ihnen ausgegeben, so daß insgesamt Daten mit 32 Bits ein- bzw. ausgegeben werden.
Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, werden wie oben beschrieben alle Gebiete 54-57 in der Bank 531 zur Eingabe/Ausgabe von Daten mit 32 Bits ausgewählt.
Es wurde der Betrieb in einer Bank zur Ein- und Ausgabe von Daten mit 16 Bits und von Daten mit 32 Bits in Übereinstimmung mit der Wortstruktur der zwischen "x16" und "x32" geschalteten Halbleiterspeichervorrichtung 150 beschrieben. In den anderen Bänken werden zur Ein- und Ausgabe von Daten mit 16 Bits und von Daten mit 32 Bits in Übereinstimmung mit der ausgewählten Wortstruktur ähnliche Operationen wie die bereits beschriebenen ausgeführt.
Die auszuwählende Wortstruktur ist nicht auf "x16" und "x32" beschränkt, wobei andere Wortstrukturen verwendet werden können. Ferner ist die Anzahl der auszuwählenden Wortstrukturen nicht auf zwei beschränkt und kann drei oder mehr betragen.
Gemäß der sechsten Ausführungsform enthält die Halbleiterspeichervorrichtung die Zwischenspeicherschaltung, die in Übereinstimmung mit der Wortstruktur die Signale zur Auswahl der vier Gebiete, die die Bank bilden, erzeugt. Somit können Daten der Bits, deren Anzahl der ausgewählten Wortstruktur entspricht, ein- und ausgegeben werden. Im Ergebnis kann die Halbleiterspeichervorrichtung erzeugt werden, die die Anpassung lediglich einer Art von mehreren Wortstrukturen ermöglicht.

Siebente Ausführungsform

Eine Halbleiterspeichervorrichtung einer siebenten Ausführungsform ist die gleiche wie die bereits beschriebene Halbleiterspeichervorrichtung 150. Die siebente Ausführungsform bezieht sich auf eine Auffrischoperation, falls die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll.
Zur Ausführung der Auffrischoperation in der Halbleiterspeichervorrichtung 150, die als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" wirkt, werden in die Halbleiterspeichervorrichtung 150 das Signal MX32 auf dem H-Pegel und das Auffrischsignal REF auf dem H-Pegel eingegeben.
Dadurch gibt die in der Zeilenadressen-Steuerschaltung 27A enthaltene Signalerzeugungsschaltung 271 anhand des Signals MX32 auf dem H-Pegel und des Auffrischsignals REF auf dem H- Pegel das Signal MX32Row auf dem L-Pegel an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 aus.
Die Zeilenadressen-Steuerschaltung 27A gibt das Signal RADenable auf dem H-Pegel und das höchste Bit RA<11> der Zeilenadresse an die Zwischenspeicherschaltung 5340 aus und gibt die Zeilenadresse an den Zeilendecodierer 534 aus.
Die Zwischenspeicherschaltung 5340 zwischenspeichert anhand des Signals MX32Row auf dem L-Pegel und des Signals RADenable auf dem H-Pegel wie bereits beschrieben das höchste Bit RA<11> der Zeilenadresse und gibt in Übereinstimmung mit dem Logikpegel des höchsten Bits RA<11> wahlweise eine Kombination des Signals RAD<11> auf dem H-Pegel und des Signals /RAD<11> auf dem L-Pegel oder eine Kombination des Signals RAD<11> auf dem L-Pegel und des Signals /RAD<11> auf dem H- Pegel an den Wortleitungstreiber 535 aus.
Wie bereits beschrieben wurde, wählt der Wortleitungstreiber 535 dadurch die Gebiete 54 und 56 oder die Gebiete 55 oder 57 in der Bank 531 aus, wobei er die zwei Wortleitungen in den ausgewählten zwei Gebieten aktiviert.
Dementsprechend wird die Auffrischoperation ausgeführt, während die Halbleiterspeichervorrichtung 150 als eine Halbleiterspeichervorrichtung mit einer Wortstruktur "x16" behandelt wird, wenn die Halbleiterspeichervorrichtung 150 mit der Wortstruktur "x32" aufgefrischt werden soll. Dies liegt daran, daß die Spezifikationen der Halbleiterspeichervorrichtung mit der Wortstruktur "x32" definieren, daß ähnlich dem Fall der Wortstruktur "x16" in der Auffrischoperation zwei Wortleitungen freizugeben sind.
Gemäß der siebenten Ausführungsform enthält die Halbleiterspeichervorrichtung die Zwischenspeicherschaltung, die in der Auffrischoperation der Halbleiterspeichervorrichtung mit der Wortstruktur "x32" ein Signal zur Auswahl zweier Gebiete aus den vier Gebieten, die die Bank bilden, erzeugt. In der Auffrischoperation kann die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" wirken.

Achte Ausführungsform

Eine Halbleiterspeichervorrichtung gemäß einer achten Ausführungsform kann durch den gleichen Blockschaltplan wie die Halbleiterspeichervorrichtung 150 dargestellt werden. In der achten Ausführungsform enthält die Zeilenadressen-Steuerschaltung 27A ferner einen wie in Fig. 16 gezeigten Adressenzähler 272.
Wie in Fig. 16 gezeigt ist, enthält der Adressenzähler 272 die Inverter 2721, 2725 und 2729, ein NAND-Gatter 2722, einen Auffrischzähler 2723, eine Adressenzwischenspeicherschaltung 2724, die UND-Gatter 2726 und 2727 und ein NOR-Gatter 2728.
Der Inverter 2721 invertiert den Logikpegel der höchsten Adresse A11 unter den vom Zeilenadressenpuffer 30 angelegten Adressen A0-A11 und gibt ihn an einen der Anschlüsse des NAND-Gatters 2722 aus. Das NAND-Gatter 2722 führt das logische UND zwischen einem durch Invertieren des Ausgangssignals des Inverters 2721 erzeugten Signal und einem durch Invertieren des Signals MX32 erzeugten Signal aus und gibt es an die Adressenzwischenspeicherschaltung 2724 aus. Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll, wird das Signal MX32 auf dem L-Pegel eingegeben, so daß das NAND- Gatter 2722 die in den Inverter 2721 eingegebene Adresse A11 so, wie sie ist, an die Adressenzwischenspeicherschaltung 2724 ausgibt. Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, wird das Signal MX32 auf dem H-Pegel angelegt, so daß das NAND-Gatter 2722 unabhängig von dem Logikpegel der an den Inverter 2721 angelegten Adresse A11 die Adresse A11 auf dem L-Pegel an die Adressenzwischenspeicherschaltung 2724 ausgibt.
Dies geschieht aus folgendem Grund. Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll, müssen die vier Gebiete 54-57 in Übereinstimmung mit dem Logikpegel der höchsten Adresse A11 (die in der obigen Beschreibung mit "RA<11>" bezeichnet ist) unter den Adressen A0-A11 in eine Gruppe von Gebieten 54 und 56 und in eine Gruppe von Gebieten 55 und 57 geteilt werden, um die Gebietsgruppen wie bereits beschrieben wahlweise zu aktivieren. Somit muß die Zeilenadressen-Steuerschaltung 27A die Ausgangsadresse A11 an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 ausgeben, während sie den Logikpegel der von außen angelegten Adresse A11 hält.
Wenn die Halbleiterspeichervorrichtung 150 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, werden unabhängig von dem Logikpegel der (in der obigen Beschreibung mit "RA<11>" bezeichneten) höchsten Adresse A11 unter den Adressen A0-A11 wie bereits beschrieben alle vier Gebiete 54-57 ausgewählt. Somit kann die Zeilenadressen-Steuerschaltung 27A die von außen angelegte Adresse A11 an die Zwischenspeicherschaltung 5340 des Zeilendecodierers 534 ausgeben, ohne den Logikpegel der Adresse A11 zu halten.
Die Adressenzwischenspeicherschaltung 2724 zwischenspeichert die Adressen A0-A11, d. h. eine Summe der von dem Zeilenadressenpuffer 30 angelegten Adressen A0-A10 und der von dem NAND-Gatter 2722 angelegten Adresse A11, und gibt die zwischengespeicherten Adressen A0-A11 an einen der Anschlüsse des UND-Gatters 2726 aus.
Der Auffrischzähler 2723 zählt in der Auffrischoperation der Halbleiterspeichervorrichtung 150 die Adresse und gibt die auf diese Weise gezählten Adressen /QAD0-/QAD11 an einen der Anschlüsse des UND-Gatters 2727 aus.
Der Inverter 2725 invertiert das Auffrischsignal REF und gibt es an den anderen Anschluß des UND-Gatters 2726 aus. Das UND- Gatter 2726 führt das logische UND zwischen den von der Adressenzwischenspeicherschaltung 2724 angelegten Adressen A0-A11 und dem Ausgangssignal des Inverters 2725 aus und gibt ein Ergebnis der Operation an einen der Anschlüsse des NOR- Gatters 2728 aus. Das UND-Gatter 2727 führt das logische UND zwischen den vom Auffrischzähler 2723 angelegten Adressen /QAD0-/QAD11 und dem Auffrischsignal REF aus und gibt ein Ergebnis der Operation an den anderen Anschluß des NOR-Gatters 2728 aus.
Das NOR-Gatter 2728 führt das logische ODER zwischen den Ausgangssignalen der UND-Gatter 2726 und 2727 aus und gibt ein durch Invertieren eines Ergebnisses der Operation erzeugtes Signal an den Inverter 2729 aus. Der Inverter 2729 invertiert das Ausgangssignal des NOR-Gatters 2728 und gibt die Zeilenadresse RA0-RA11 an den Zeilendecodierer 534 aus.
Im Normalbetrieb der Halbleiterspeichervorrichtung 150 wird das Auffrischsignal REF auf dem L-Pegel angelegt, so daß das UND-Gatter 2727 unabhängig vom Logikpegel der Adressen /QAD0-/QAD11 ein Signal auf dem L-Pegel an den anderen Anschluß des NOR-Gatters 2728 ausgibt.
Da das UND-Gatter 2726 vom Inverter 2725 das Signal auf dem H-Pegel empfängt, gibt das UND-Gatter 2726 an einen der Anschlüsse des NOR-Gatters 2728 die von der Adressenzwischenspeicherschaltung 2724 angelegten Adressen A0-A11 aus. Dadurch gibt das NOR-Gatter 2728 an den Inverter 2729 die durch Invertieren der vom UND-Gatter 2726 angelegten Adressen A0-A11 erzeugten Ausgangssignale /A0-/A11 aus, während der Inverter 2729 an den Zeilendecodierer 534 die durch Invertieren der Signale /A0-/A11 erzeugten Ausgangsadressen A0-A11 als Zeilenadresse RA0-RA11 ausgibt.
In der Auffrischoperation der Halbleiterspeichervorrichtung 150 wird das Auffrischsignal REF auf dem H-Pegel angelegt, so daß das UND-Gatter 2726 vom Inverter 2725 ein Signal auf dem L-Pegel empfängt. Dadurch gibt das UND-Gatter 2726 unabhängig vom Logikpegel der vom Adressenzwischenspeicher 2724 angelegten Adressen A0-A11 an einen der Anschlüsse des NOR-Gatters 2728 das Signal auf dem L-Pegel aus.
Das UND-Gatter 2727 empfängt an dem anderen Anschluß das Auffrischsignal REF auf dem H-Pegel, so daß es an den anderen Anschluß des NOR-Gatters 2728 die vom Auffrischzähler 2723 empfangenen Adressen /QAD0-/QAD11 ausgibt. Das NOR-Gatter 2728 invertiert die vom UND-Gatter 2727 angelegten Adressen /QAD0-/QAD11 und gibt die auf diese Weise erzeugten Signale QAD0-QAD11 an den Inverter 2729 aus. Der Inverter 2729 invertiert die Signale QAD0-QAD11 in die Ausgangsadressen /QAD0- /QAD11 als die Zeilenadresse RA0-RA11 für den Zeilendecodierer 534.
Somit gibt der Adressenzähler 272 im Normalbetrieb die von außen angelegten Adressen A0-A11 als Zeilenadresse RA0-RA11 an den Zeilendecodierer 534 aus, während er im Auffrischbetrieb die durch den Auffrischzähler 2723 gezählten Auffrischadressen /QAD0-/QAD11 als Zeilenadressen RA0-RA11 an den Zeilendecodierer 534 ausgibt. Im Ergebnis kann der Auffrischzähler 2723 als gemeinsamer Zähler für die Wortstruktur "x16" und für die Wortstruktur "x32" verwendet werden.
In der obigen Beschreibung ist die höchste Adresse als Adresse RA11 dargestellt. Dies ist beispielhaft. Falls ein- Zeilenadressenraum der Halbleiterspeichervorrichtung zunimmt, wird zum Ausführen der obenbeschriebenen Steuerung die höchste Adresse der erhöhten Zeilenadresse verwendet.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der sechsten und siebenten Ausführungsform.
Gemäß der achten Ausführungsform enthält die Halbleiterspeichervorrichtung den Adressenzähler, der in der Auffrischoperation der Halbleiterspeichervorrichtung mit der Wortstruktur "x16" und in der Auffrischoperation der Halbleiterspeichervorrichtung mit der Wortstruktur "x32" die durch eine Zähler gezählte Adresse als Zeilenadresse ausgibt. Somit kann jeweils für die Fälle unter Verwendung verschiedener Wortstrukturen ein Zähler gemeinsam verwendet werden.

Neunte Ausführungsform

Mit Bezug auf Fig. 17 enthält eine Halbleiterspeichervorrichtung 160 einer neunten Ausführungsform die Puffer 24-26, die Zeilenadressen-Steuerschaltung. 27, die Spaltenadressen-Steuerschaltung 28, den Zeilenadressenpuffer 30, den Spaltenadressenpuffer 31, die Schreibsteuerschaltung 29, den Vorverstärker 36, den Ausgangspuffer 37, den Eingangspuffer 38, den Schreibtreiber 39, eine Speicherzellenmatrix 58, einen Spaltendecodierer 59, einen Leseverstärker 60, einen Spaltendecodierer 61, einen Wortleitungstreiber 62, eine Spannungserzeugungsschaltung 63 und einen Anschluß 64.
Die Puffer 24-26, die Zeilenadressen-Steuerschaltung 27, die Spaltenadressen-Steuerschaltung 28, der Zeilenadressenpuffer 30, der Spaltenadressenpuffer 31, die Schreibsteuerschaltung 29, der Vorverstärker 36, der Ausgangspuffer 37, der Eingangspuffer 38 und der Schreibtreiber 39 sind die gleichen, wie sie bereits beschrieben wurden.
Die Speicherzellenmatrix 58 enthält mehrere in Zeilen und Spalten angeordnete Speicherzellen, mehrere Bitleitungspaare BLm und /BLm, mehrere jeweils entsprechend den mehreren Bitleitungspaaren BLm und /BLm angeordnete Entzerrschaltungen und mehrere Wortleitungen Wn.
Der Spaltendecodierer 59 decodiert die von der Spaltenadressen-Steuerschaltung 28 angelegte Spaltenadresse und aktiviert das durch die auf diese Weise decodierte Spaltenadresse angegebene Bitleitungspaar. Der Leseverstärker 60 schreibt Schreibdaten auf das durch den Spaltendecodierer 59 aktivierte Bitleitungspaar oder gibt Lesedaten von dem durch den Spaltendecodierer 59 aktivierten Bitleitungspaar über die E/A-Leitung an den Vorverstärker 36 aus.
Der Zeilendecodierer 61 decodiert die von der Zeilenadressen- Steuerschaltung 27 angelegte Zeilenadresse und gibt die decodierte Zeilenadresse an den Wortleitungstreiber 62 aus. Der Wortleitungstreiber 62 gibt die interne Spannung VPP, die der durch die vom Zeilendecodierer 61 angelegte Zeilenadresse angegebenen Wortleitung von der Spannungserzeugungsschaltung 63 zugeführt wird, aus und aktiviert dadurch die durch die Zeilenadresse angegebene Wortleitung.
Die Spannungserzeugungsschaltung 63 verstärkt die vom Anschluß 64 zugeführte Stromversorgungsspannung VDD, erzeugt die interne Spannung VPP und führt sie dem Wortleitungstreiber 62 zu. Die Spannungserzeugungsschaltung 63 enthält einen Pumpkondensator zum Verstärken der Stromversorgungsspannung VDD auf die interne Spannung VPP.
Mit Bezug auf Fig. 18 wird nun der in der Spannungserzeugungsschaltung 63 enthaltene Pumpkondensator beschrieben. Fig. 18 zeigt eine Schntttstruktur eines Abschnitts, der die Spannungserzeugungsschaltung 63 der Halbleiterspeichervorrichtung 160 enthält. Die Spannungserzeugungsschaltung 63 enthält eine Felddiffusionsschicht 74, eine Isolierschicht 73, ein Transfergatter 72, eine Isolierschicht 71, die Bitleitungen 69A und 69B, eine Isolierschicht 68, die Aluminiumverdrahtungen 67A und 67B der ersten Schicht, eine Isolierschicht 66 und die Aluminiumverdrahtungen 65A und 65B der zweiten Schicht, die in dieser Reihenfolge geschichtet sind, so daß sich die Felddiffusionsschicht 74 in der untersten Schicht befindet, während sich die Aluminiumverdrahtungen 65A und 55B in der obersten Schicht befinden.
Die Aluminiumverdrahtung 65A ist über ein Kontaktloch 75A mit der Aluminiumverdrahtung 67A verbunden. Die Aluminiumverdrahtung 65B ist über ein Kontaktloch 75B mit der Aluminiumverdrahtung 67B verbunden. Die Aluminiumverdrahtung 67A ist über ein Kontaktloch 70A mit der Bitleitung 69A verbunden. Die Aluminiumverdrahtung 67B ist über ein Kontaktloch 70B mit der Bitleitung 69B verbunden. Die Bitleitung 69A ist über ein Kontaktloch 76 mit dem Transfergatter 72 verbunden. Die Bitleitung 69B ist über ein Durchgangsloch 77 mit der Felddiffusionsschicht 74 verbunden.
Das Transfergatter 72, die Isolierschicht 73 und die Felddiffusionsschicht 74 bilden einen Pumpkondensator. Somit wird über die entgegengesetzten Elektroden des Pumpkondensators die durch eine Bootstrap-Wirkung der Verzögerungsschaltung und des Pumpkondensators verstärkte interne Spannung VPP erzeugt und die auf diese Weise erzeugte interne Spannung VPP über das Kontaktloch 76, das Durchgangsloch 77, die Bitleitungen 69A und 69B, die Kontaktlöcher 70A und 70B, die Aluminiumverdrahtungen 67A und 67B und die Kontaktlöcher 75A und 75B zu den Aluminiumverdrahtungen 65A und 65B übertragen und von diesen dem Wortleitungstreiber 62 zugeführt.
Fig. 19 ist eine Draufsicht des Gebiets, das den Pumpkondensator enthält, von der Seite der Aluminiumverdrahtungen in der zweiten Schicht aus gesehen. Die Aluminiumverdrahtungen 671-674 in der ersten Schicht sind als mit der Felddiffusionsschicht 74 verbundene Verdrahtungen ausgebildet und durch eine vorgegebene Entfernung L1 voneinander beabstandet. Die Aluminiumverdrahtungen 675 und 676 in der ersten Schicht sind als mit dem Transfergatter 72 verbundene Verdrahtungen ausgebildet. Die Aluminiumverdrahtungen 651 und 652 in der zweiten Schicht sind senkrecht zu den Aluminiumverdrahtungen 671-676 in der ersten Schicht ausgebildet.
Somit ist der Pumpkondensator in der neunten Ausführungsform in der Weise ausgebildet, daß die längere Seite des Pumpkondensators parallel zu den Aluminiumverdrahtungen 651 und 652 in der zweiten Schicht ist. Dementsprechend sind die mit der Felddiffusionsschicht 74 verbundenen Aluminiumverdrahtungen 671-674 durch eine weitere Entfernung L1 als in einer in der Einleitung geschilderten Struktur voneinander beabstandet, so daß die Anzahl der anderen angeordneten Verdrahtungen z. B. zwischen den Aluminiumverdrahtungen 671 und 672 und zwischen den Aluminiumverdrahtungen 672 und 673 erhöht werden kann.
Fig. 20 zeigt vergrößert ein Gebiet 677 in Fig. 19. Die Aluminiumverdrahtungen 671 und 672 in der ersten Schicht sind über die Kontaktlöcher 679 und 680 mit der Bitleitung verbunden und sind über die Kontaktlöcher 681 und 682 mit der Aluminiumverdrahtung 651 in der zweiten Schicht verbunden.
Die Aluminiumverdrahtung 675 in der ersten Schicht ist über die Kontaktlöcher 678 und 684 mit den Bitleitungen verbunden ist über die Kontaktlöcher 683 mit der Aluminiumverdrahtung 652 in der zweiten Schicht verbunden.
Durch Verringern der Breiten der Aluminiumverdrahtungen 671, 672 und 675 in der ersten Schicht können deren Widerstände steigen. Durch Vergrößern der Kontaktlöcher 678-680 und 684 kann aber das obige Steigen des Widerstands wegen der Verringerung der Verdrahtungsbreite unterdrückt werden. Dementsprechend erhöht die Verringerung der Breiten der Aluminiumverdrahtungen 671, 672 und 675 in der ersten Schicht den Widerstand nicht signifikant, wobei der durch Erhöhen der Kontaktlöcher erreichte Vorteil gegenüber dem Nachteil wegen der Verringerung der Breite überwiegt. Im Ergebnis steigen die Widerstände der Aluminiumverdrahtungen 671, 672 und 675 selbst dann nicht signifikant, wenn die Verdrahtungsbreiten der Aluminiumverdrahtungen 671, 672 und 675 in der ersten Schicht in einem Umfang verringert werden, der die Ausbildung der gleichen Anzahl von Kontaktlöchern 678-684 wie in der in der Einleitung geschilderten Struktur ermöglicht, so daß im wesentlichen der Vorteil erreicht werden kann, daß der Zwischenraum Ll zwischen den Aluminiumverdrahtungen 671 und 672 weiter erhöht werden kann.
Wie oben beschrieben wurde, ist die Anzahl der Kontaktlöcher 678-684 selbst dann, wenn die Entfernung L1 zwischen den Aluminiumverdrahtungen 671 und 672 in der ersten Schicht breiter als in der in der Einleitung geschilderten Struktur ist, die gleiche wie in der in der Einleitung geschilderten Struktur (siehe Fig. 47), so daß zwischen den Aluminiumverdrahtungen 671-676 mehr Verdrahtungen als in der in der Einleitung geschilderten Struktur angeordnet werden können, während die Zunahme des Widerstands der Aluminiumverdrahtungen 671, 672 und 675 unterdrückt wird.
Fig. 21 zeigt einen der Pumpkondensatoren. Das Transfergatter 72 und die Felddiffusionsschicht 74 überlappen sich teilweise, wobei auf der Felddiffusionsschicht 74 die Bitleitung 691 ausgebildet ist und auf dem Transfergatter 72 die Bitleitung 692 ausgebildet ist. Obgleich die längere Seite des Pumpkondensators in dieser Erfindung parallel zu den Aluminiumverdrahtungen in der zweiten Schicht ist, ist die Anzahl der Kontaktlöcher 693-696 ungeändert (siehe Fig. 48).
Der Pumpkondensator in der neunten Ausführungsform kann aus mehreren parallelgeschalteten Kondensatoren ausgebildet sein. Wie in Fig. 22 gezeigt ist, ist ein Pumpkondensator aus den Kondensatoren 81-8n ausgebildet. Jeder der Kondensatoren 81-8n enthält die Aluminiumverdrahtungen 781-784 in der ersten Schicht. Die Aluminiumverdrahtungen 781 und 784 sind mit dem Transfergatter 72 verbunden, während die Aluminiumverdrahtungen 782 und 783 mit der Felddiffusionsschicht 74 verbunden sind.
Da der Pumpkondensator aus den mehreren Kondensatoren 81-8n ausgebildet ist, kann die Größe des Pumpkondensators stufenweise eingestellt werden. Allerdings ist die Anzahl der Kondensatoren im wesentlichen dadurch bestimmt, daß keine Situation entstehen darf, bei der der Zwischenraum zwischen den Aluminiumverdrahtungen 781-784 wegen der Zunahme der Anzahl der in der ersten Schicht 1 vorgesehenen Aluminiumverdrahtungen 781 und 784 zum Zuführen des Potentials an das Transfergatter 72 schmaler als in der in der Einleitung geschilderten Struktur ist.
Der Pumpkondensator gemäß der neunten Ausführungsform, der durch Verstärken der Stromversorgungsspannung VDD die interne Spannung VPP erzeugt, ist so angeordnet, daß seine längere Seite parallel zu den Aluminiumverdrahtungen in der zweiten Schicht ist. Somit kann der Zwischenraum zwischen den Aluminiumverdrahtungen in der ersten Schicht breiter als in der in der Einleitung geschilderten Struktur sein. Folglich kann die Anzahl der weiteren Verdrahtungen, die in den leeren Gebieten angeordnet sind, die nicht durch die Aluminiumverdrahtungen in der ersten Schicht belegt sind, erhöht werden.
Da der Pumpkondensator gemäß der neunten Ausführungsform der Erfindung aus mehreren parallelgeschalteten Kondensatoren ausgebildet ist, kann die Größe des Pumpkondensators stufenweise eingestellt werden. Da die Anzahl der Aluminiumverdrahtungen in der ersten Schicht höher als in der Einleitung ist, können die Wege der Aluminiumverdrahtungen in der zweiten Schicht leicht geändert werden.

Zehnte Ausführungsform

Mit Bezug auf Fig. 23 unterscheidet sich eine Halbleiterspeichervorrichtung 170 einer zehnten Ausführungsform von der Halbleiterspeichervorrichtung 130 dadurch, daß die Puffer 46 und die Zeiteinstellungssteuerschaltung 47 der Halbleiterspeichervorrichtung 130 durch eine Betriebsartschaltung 78 ersetzt sind, daß die Spannungserzeugungsschaltung 40 durch eine Spannungserzeugungsschaltung 79 ersetzt ist und daß die Stromversorgungsspannungs-Schalt-Schaltung 41 und die Anschlußfläche 42 weggelassen sind. Abgesehen davon sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 130. Die Betriebsartschaltung 78 erzeugt anhand einer von außen angelegten Adresse das VREF-Erzwingungs-Betriebsartsignal, das VPP-Erzwingungs-Betriebsartsignal, das Mehrbittest-Betriebsartsignal, das Alle-Bänke-Test-Betriebsartsignal und das Burn-in-Test-Betriebsartsignal. Wenn das Burnin-Test-Betriebsartsignal erzeugt wird, gibt die Betriebsartschaltung 78 ein Schaltsignal EXC an die Spannungserzeugungsschaltung 79 aus.
Die Spannungserzeugungsschaltung 79 erzeugt anhand der von außen zugeführten Stromversorgungsspannung VDD die internen Spannungen VPP, VBL, VCP, VREFS, VREFP und VREFD. Wenn das von der Betriebsartschaltung 78 angelegte Schaltsignal EXC auf dem L-Pegel ist, führt die Spannungserzeugungsschaltung 79 die dadurch erzeugte interne Spannung VPP dem in der Speicherzellenmatrix 45 enthaltenen Wortleitungstreiber zu, führt sie die dadurch erzeugte interne Spannung VBL den mehreren in der Speicherzellenmatrix 45 enthaltenen Entzerrschaltungen zu, führt sie die dadurch erzeugte interne Schaltung VCP den Zellenplattenelektroden der mehreren in der Speicherzellenmatrix 45 enthaltenen Speicherzellen zu und führt sie die dadurch erzeugten internen Spannungen VREFS, VREFP und VREF'D den internen Schaltungen, die Referenzspannungen benötigen, zu.
Wenn die Spannungserzeugungsschaltung 79 von der Betriebsartschaltung 78 das Schaltsignal EXC auf dem H-Pegel empfängt, führt sie den internen Schaltungen wie etwa einem Wortleitungstreiber anstelle der dadurch erzeugten internen Spannungen VPP, VBL, VREFS, VREFP und VREFD die von den Anschlüssen für die Datenmaskensignale DQM0 und DQM1 zugeführten Spannungen zu.
Mit Bezug auf Fig. 24 enthält die Betriebsartschaltung 78 eine Steuerschaltung 781 und eine Schalt-Schaltung 782. Die Steuerschaltung 781 erzeugt anhand der von außen angelegten Adresse auf später beschriebene Weise unabhängig voneinander das VREF-Erzwingungs-Betriebsartsignal, das VPP-Erzwingungs- Betriebsartsignal, das Mehrbittest-Betriebsartsignal, das Alle-Bänke-Test-Betriebsartsignal und das Burn-in-Test-Betriebsartsignal und gibt das erzeugte Burn-in-Test-Betriebsartsignal an die Schalt-Schaltung 782 aus. Die Steuerschaltung 781 gibt die von dem Burn-in-Test-Betriebsartsignal verschiedenen Betriebsartsignale an verschiedene Abschnitte in der Halbleiterspeichervorrichtung 170 aus.
Wenn das Burn-in-Test-Betriebsartsignal auf dem H-Pegel ist, empfängt die Schalt-Schaltung 782 von der Steuerschaltung 781 das Burn-in-Test-Betriebsartsignal und erzeugt sie das Schaltsignal EXC auf dem H-Pegel. Wenn das Burn-in-Test-Betriebsartsignal auf dem L-Pegel ist, erzeugt die Schalt- Schaltung 782 das Schaltsignal EXC auf dem L-Pegel. Die Schalt-Schaltung 782 gibt das auf diese Weise erzeugte Schaltsignal EXC an die Spannungserzeugungsschaltung 79 aus.
Die Spannungserzeugungsschaltung 79 enthält die Schaltungen 791-796 zum Erzeugen einer internen Spannung, die Anschlüsse 797-799 und 801-809 und die Schalter S1-S6. Die Schaltungen 791-796 zum Erzeugen einer internen Spannung erzeugen die internen Spannungen VREFS, VREFP, VPP, VREFD, VBL und VCP und geben sie jeweils an die Anschlüsse 797, 799, 802, 804, 806 und 808 aus. Den Anschlüssen 798, 801 und 803 wird eine Spannung von dem Anschluß für das Datenmaskensignal DQM0 zugeführt, während den Anschlüssen 805, 807 und 809 eine Spannung von dem Anschluß für das Datenmaskensignal DQM1 zugeführt wird.
Wenn die Schalter S1-S6 von der Schalt-Schaltung 782 das Schaltsignal EXC auf dem L-Pegel empfangen, werden diese Schalter S1-S6 jeweils mit den Anschlüssen 797, 799, 802, 804, 806 und 808 verbunden. Wenn die Schalter S1-S6 das Schaltsignal EXC auf dem H-Pegel empfangen, werden diese Schalter S1-S6 jeweils mit den Anschlüssen 798, 801, 803, 805, 807 und 809 verbunden.
Mit Bezug auf Fig. 25 enthält die Steuerschaltung 781 die Betriebsartsignal-Erzeugungsschaltungen 7811-7815. Die Betriebsartsignal-Erzeugungsschaltungen 7811-7815 erzeugen anhand der von außen angelegten Adresse jeweils das VREF- Erzwingungs-Betriebsartsignal, das VPP-Erzwingungs-Betriebsartsignal, das Mehrbittest-Betriebsartsignal, das Alle-Bänke- Test-Betriebsartsignal und das Burn-in-Test-Betriebsartsignal.
Mit Bezug auf Fig. 26 enthält jede Betriebsartsignal-Erzeugungsschaltung 7811-7815 einen Inverter 7816, ein UND-Gatter 7817, eine Zustandshalteschaltung 7818 und einen Ausgangspuffer 7819. Das UND-Gatter 7817 empfängt beliebig eine Adresse unter den von außen angelegten Adressen über den Inverter 7816, während es die anderen Adressen direkt empfängt. Das UND-Gatter 7817 führt das logische UND an den empfangenen Adressen aus und gibt ein Ergebnis an die Zustandshalteschaltung 7818 aus.
Die Zustandshalteschaltung 7818 hält das vom UND-Gatter 7817 angelegte Signal bis zur Eingabe eines Rücksetzsignals und gibt das dadurch gehaltene Signal an den Ausgangspuffer 7819 aus. Der Ausgangspuffer 7819 zwischenspeichert das von der Zustandshalteschaltung 7818 angelegte Signal und gibt entweder das VREF-Erzwingungs-Betriebsartsignal oder das VPP- Erzwingungs-Betriebsartsignal oder das Mehrbittest-Betriebsartsignal oder das Alle-Bänke-Test-Betriebsartsignal oder das Burn-in-Test-Betriebsartsignal aus.
Zum Erzeugen der verschiedenen Betriebsartsignale werden über den Inverter 7816 verschiedene Adressen in das UND-Gatter 7817 eingegeben. Unter der Annahme, daß die Betriebsartsignal-Erzeugungsschaltungen 7811-7815 jeweils die Adressen A0-A4 empfangen, wird die Adresse A0 über den Inverter 7816 in die Betriebsartsignal-Erzeugungsschaltung 7811 eingegeben und wird die Adresse A1 über den Inverter 7816 in die Betriebsartsignal-Erzeugungsschaltung 7812 eingegeben. Außerdem wird die Adresse A2 über den Inverter 7816 in die Betriebsartsignal-Erzeugungsschaltung 7813 eingegeben, wird die Adresse A3 über den Inverter 7816 in die Betriebsartsignal-Erzeugungsschaltung 7814 eingegeben und wird die Adresse A4 über den Inverter 7816 in die Betriebsartsignal-Erzeugungsschaltung 7815 eingegeben.
Unter den jeweils an die Betriebsartsignal-Erzeugungsschaltungen 7811-7815 angelegten Adressen A0-A4 ist lediglich die an den Inverter 7816 angelegte Adresse auf dem L-Pegel, während die anderen Adressen auf dem H-Pegel sind. Genauer ist, wenn das VREF-Erzwingungs-Betriebsartsignal erzeugt werden soll, die Adresse A0 auf dem L-Pegel, während die Adressen A1-A4 jeweils auf dem H-Pegel in die Betriebsartsignal-Erzeugungsschaltungen 7811-7815 eingegeben werden. Dadurch erzeugt das UND-Gatter 7817 der Betriebsartsignal-Erzeugungsschaltung 7811 ein Signal auf dem H-Pegel und gibt es an die Zustandshalteschaltung 7818 aus. Die Betriebsartsignal-Erzeugungsschaltung 7811 erzeugt das VREF-Erzwingungs-Betriebsartsignal auf dem H-Pegel. Das UND-Gatter 7817 in jeder der Betriebsartsignal-Erzeugungsschaltungen 7812-7815 erzeugt ein Signal auf dem L-Pegel und legt es an die Zustandshalteschaltung 7818 an. Jede der Betriebsartsignal-Erzeugungsschaltungen 7812-7815 erzeugt das VPP-Erzwingungs-Betriebsartsignal auf dem L-Pegel, das Mehrbittest-Betriebsartsignal auf dem L-Pegel, das Alle-Bänke-Test-Betriebsartsignal auf dem L-Pegel und das Burn-in-Test-Betriebsartsignal auf dem L-Pegel.
Wenn das VPP-Erzwingungs-Betriebsartsignal oder das Mehrbittest-Betriebsartsignal oder das Alle-Bänke-Test-Betriebsartsignal oder das Burn-in-Test-Betriebsartsignal aktiviert werden soll, wird eine ähnliche wie die bereits beschriebene Operation zur Aktivierung des beabsichtigten Betriebsartsignals unter dem VPP-Erzwingungs-Betriebsartsignal, dem Mehrbittest-Betriebsartsignal, dem Alle-Bänke-Test-Betriebsartsignal und dem Burn-in-Test-Betriebsartsignal ausgeführt.
Wenn die Steuerschaltung 781 wieder mit Bezug auf Fig. 24 auf die obenbeschriebene Weise das Burn-in-Test-Betriebsartsignal auf dem H-Pegel erzeugt, erzeugt die Schalt-Schaltung 782 in Übereinstimmung mit dem Burn-in-Test-Betriebsartsignal auf dem H-Pegel das Schaltsignal EXC auf dem H-Pegel und gibt sie das erzeugte Schaltsignal EXC auf dem H-Pegel an die Schalter S1-S6 der Spannungserzeugungsschaltung 79 aus. Dadurch werden die Schalter S1-S6 jeweils mit den Anschlüssen 798, 801, 803, 805, 807 und 809 verbunden. Die Schalter S1-S3 führen die von dem Anschluß für das Datenmaskensignal DQM0 zugeführte Spannung den internen Schaltungen zu, während die Schalter S4-S6 die von dem Anschluß für das Datenmaskensignal DQM1 zugeführte Spannung den internen Schaltungen zuführen.
Wenn die Steuerschaltung 781 das Burn-in-Test-Betriebsartsignal auf dem L-Pegel erzeugt, erzeugt die Schalt-Schaltung 782 in Übereinstimmung mit dem Burn-in-Test-Betriebsartsignal auf dem L-Pegel das Schaltsignal EXC auf dem L-Pegel, wobei sie es an die Schalter S1-S6 der Spannungserzeugungsschaltung 79 ausgibt. Dadurch werden die Schalter S1-S6 mit den Anschlüssen 797, 799, 802, 804, 806 und 808 verbunden, wobei sie den internen Schaltungen jeweils die internen Spannungen VREFS, VREFP, VPP, VREFD, VBL und VCP zuführen.
In der Burn-in-Test-Betriebsart empfängt die Spannungserzeugungsschaltung 79 von der Schalt-Schaltung 782 das Schaltsignal EXC auf dem H-Pegel, wobei sie den internen Schaltungen anstelle der internen Spannungen VREFS, VREFP und VPP die von dem Anschluß für das Datenmaskensignal DQM0 angelegte Spannung zuführt. Außerdem führt sie den internen Schaltungen anstelle der internen Spannungen VREFD, VBL und VCP die von dem Anschluß für das Datenmaskensignal DQM1 angelegte Spannung zu. Dementsprechend kann die Halbleiterspeichervorrichtung 170 den Burn-in-Test dadurch ausführen, daß sie in der Burn-in-Test-Betriebsart von außen die zwei Spannungen auf verschiedenen Spannungspegeln anlegt. Im Ergebnis kann die Bestimmung nichtdefekter und defekter Produkte genau ausgeführt werden.
Gemäß der zehnten Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, um den internen Schaltungen in der Burn-in-Testbetriebsart die über die zwei Anschlüsse für die zwei Datenmaskensignale empfangenen Spannungen zuzuführen. Somit kann der Burn-in-Test in der Burn-in-Testbetriebsart unter verschiedenen Bedingungen ausgeführt werden. Folglich kann die Bestimmung nichtdefekter und defekter Produkte genau ausgeführt werden.

Elfte Ausführungsform

Mit Bezug auf Fig. 27 unterscheidet sich eine Halbleiterspeichervorrichtung 180 gemäß einer elften Ausführungsform von der Halbleiterspeichervorrichtung 170 dadurch, daß die Spannungserzeugungsschaltung 79 durch eine Spannungserzeugungsschaltung 80 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 170. In der Halbleiterspeichervorrichtung 180 werden anstelle der Datenmaskensignale DQM0 und DQM1 vier Datenmaskensignale DQM0-DQM3 eingegeben.
Mit Bezug auf Fig. 28 enthält die Spannungserzeugungsschaltung 80 die gleichen Komponenten wie die Spannungserzeugungsschaltung 79. Die Spannungserzeugungsschaltung 80 unterscheidet sich von der Spannungserzeugungsschaltung 79 dadurch, daß dem Anschluß 798 eine von einem Anschluß für das Datenmaskensignal DQM0 angelegte Spannung zugeführt wird, daß den Anschlüssen 801 und 803 eine von einem Anschluß für das Datenmaskensignal DQM1 angelegte Spannung zugeführt wird, daß einem Anschluß 805 eine von einem Anschluß für das Datenmaskensignal DQM2 angelegte Spannung zugeführt wird und daß den Anschlüssen 807 und 809 eine von einem Anschluß für das Datenmaskensignal DQM3 angelegte Spannung zugeführt wird.
Dementsprechend werden die Schalter S1-S6 jeweils mit den Anschlüssen 798, 801, 803, 805, 807 und 809 verbunden, wenn die Spannungserzeugungsschaltung 80 in der Burn-in-Test-Betriebsart von der Schalt-Schaltung 782 das Schaltsignal EXC auf dem H-Pegel empfängt, wobei die von außen angelegten vier Spannungen den internen Schaltungen zugeführt werden.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der zehnten Ausführungsform.
Gemäß der elften Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, um die von den vier Anschlüssen für die vier Datenmaskensignale angelegten Spannungen in der Burn-in-Test-Betriebsart den internen Schaltungen zuzuführen. Somit kann der Burn-in-Test in der Burn-in-Test-Betriebsart unter noch verschiedeneren Bedingungen ausgeführt werden. Im Ergebnis können defekte und nichtdefekte Produkte weiter genau bestimmt werden.

Zwölfte Ausführungsform

Mit Bezug auf Fig. 29 unterscheidet sich eine Halbleiterspeichervorrichtung 190 gemäß einer zwölften Ausführungsform von der Halbleiterspeichervorrichtung 180 dadurch, daß die Spannungserzeugungsschaltung 80 durch eine Spannungserzeugungsschaltung 81 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 180.
Mit Bezug auf Fig. 30 unterscheidet sich die Spannungserzeugungsschaltung 81 von der Spannungserzeugungsschaltung 80 dadurch, daß außerdem die durch Aluminium zu verbindenden bzw. zu trennenden Abschnitte A, B und C ausgebildet sind. Die Anzahl der Anschlüsse für die Datenmaskensignale DQM hängt von der Wortstruktur der Halbleiterspeichervorrichtung 190 ab. Wenn die Wortstruktur "x8" ist, gibt es 1 Datenmaskensignal. Wenn die Wortstruktur "x16" ist, gibt es 2 Datenmaskensignale. Wenn die Wortstruktur "x32" ist, gibt es 4 Datenmaskensignale.
Dementsprechend wird für die Wortstruktur "x8" in jedem Abschnitt "A" eine Verbindung aus Aluminium ausgebildet. Für die Wortstruktur "x16" wird in jedem Abschnitt "B" eine Verbindung aus Aluminium ausgebildet. Für die Wortstruktur "x32" wird in jedem Abschnitt "C" eine Verbindung aus Aluminium ausgebildet. Dadurch kann die Spannung von den Datenmaskensignalanschlüssen, deren Anzahl von der bestimmten Wortstruktur abhängt, in der Burn-in-Testbetriebsart an die internen Schaltungen angelegt werden.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der elften Ausführungsform.
Gemäß der elften Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, die die Anzahl der von den Datenmaskensignalanschlüssen angelegten Spannungen in der Burn-in-Test-Betriebsart je nach Wortstruktur schaltet, wobei sie die von den Datenmaskensignalanschlüssen angelegten Spannungen den internen Schaltungen zuführt. Dadurch kann die Anzahl der den internen Schaltungen zugeführten Spannungen in der Burn-in-Testbetriebsart in Übereinstimmung mit der aus den mehreren Wortstrukturen ausgewählten Wortstruktur geändert werden.

Dreizehnte Ausführungsform

Mit Bezug auf Fig. 31 unterscheidet sich eine Halbleiterspeichervorrichtung 200 gemäß einer dreizehnten Ausführungsform von der Halbleiterspeichervorrichtung 190 dadurch, daß die Betriebsartschaltung 78 nicht verwendet wird, während die Spannungserzeugungsschaltung 81 durch eine Spannungserzeugungsschaltung 83 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 190.
Die Spannungserzeugungsschaltung 83 verstärkt die von außen zugeführte Stromversorgungsspannung VDD zum Erzeugen der internen Spannung VPP und führt die auf diese Weise erzeugte interne Spannung VPP dem in der Speicherzellenmatrix 45 enthaltenen Wortleitungstreiber zu.
Mit Bezug auf Fig. 32 enthält die Spannungserzeugungsschaltung 83 einen Ringoszillator 831, die Puffer 832, 837, 842 und 847, die Verzögerungsschaltungen 833, 838, 843 und 848, die Pumpkondensatoren 834, 839, 844 und 849, die N-Kanal-MOS- Transistoren 835, 840, 845 und 850 und eine Gate-Steuerschaltung 852.
Der Ringoszillator 831 erzeugt vier Impulssignale A, /A, B und /B, deren Phasen um 90° gegeneinander verschoben sind, und gibt diese Signale jeweils an die Puffer 832, 837, 842 und 847 aus. Die Amplituden der vier Impulssignale A, /A, B und /B ändern sich periodisch zwischen der Massespannung GND und der Stromversorgungsspannung VDD.
Der Puffer 832 zwischenspeichert das Impulssignal A und gibt es an die Verzögerungsschaltung 833 und an einen der Anschlüsse des Pumpkondensators 834 aus. Die Verzögerungsschaltung 833 verzögert das vom Puffer 832 empfangene Impulssignal um einen vorgegebenen Betrag und gibt es an die andere Elektrode des Pumpkondensators 834 aus. Der Pumpkondensator 834 verstärkt anhand des vom Puffer 832 angelegten Impulssignals und des von der Verzögerungsschaltung 833 angelegten Impulssignals die Stromversorgungsspannung VDD, erzeugt die interne Spannung VPP und gibt sie an einen Source-Anschluß des N-Kanal-MOS-Transistors 835 aus. Der N-Kanal-MOS-Transistor 835 empfängt an seinem Gate-Anschluß ein Signal g von der Gate- Steuerschaltung 852 und führt die durch den Pumpkondensator 834 verstärkte interne Spannung VPP einer Stromversorgungsverdrahtung 854 zu, wenn das Signal g auf dem H-Pegel ist.
Die Puffer 837, 842 und 847, die Verzögerungsschaltungen 838, 843 und 848, die Pumpkondensatoren 839, 844 und 849 und die N-Kanal-MOS-Transistoren 840, 845 und 850 dienen jeweils den gleichen Funktionen wie der Puffer 832, die Verzögerungsschaltung 833, der Pumpkondensator 834 und der N-Kanal-MOS- Transistor 835. Die N-Kanal-MOS-Transistoren 840, 845 und 850 empfangen an ihren Gate-Anschlüssen jeweils die Signale /g, f und /f von der Gate-Steuerschaltung 852.
Die Gate-Steuerschaltung 852 erzeugt anhand eines von einer (nicht gezeigten) Steuerschaltung angelegten Steuersignals die Signale g, /g, f und /f, die die Zeiteinstellung der Zufuhr der internen Spannung VPP zu der Stromversorgungsverdrahtung 854 einstellen, und gibt das Signal g an den Gate- Anschluß des N-Kanal-MOS-Transistors 835 aus. Außerdem gibt die Gate-Steuerschaltung 852 die Signale /g, f und /f jeweils an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 840, 845 und 850 aus. Die Kondensatoren 836, 841, 846, 851 und 853 sind parasitäre Kondensatoren.
Mit Bezug auf Fig. 33 wird nun der Betrieb der Spannungserzeugungsschaltungen 83 beschrieben. Der Ringoszillator 831 erzeugt die Impulssignale A, /A, B und /B mit den um 90° gegeneinander verschobenen Phasen und gibt sie jeweils an die Puffer 832, 837, 842 und 847 aus. Der Puffer 832 zwischenspeichert das Impulssignal A und gibt es aus, während die Verzögerungsschaltung 833 das vom Puffer 832 angelegte Impulssignal um einen vorgegebenen Betrag verzögert und ein Signal a0 an die andere Elektrode des Pumpkondensators 834 ausgibt. Dadurch wird ein Signal wegen der Bootstrap-Wirkung durch die Verzögerungsschaltung 833 und den Pumpkondensator 834 bis auf einen Pegel VPP (> VDD) heraufgezogen. Wenn der N-Kanal-MOS-Transistor 835 das Signal g von der Gate-Steuerschaltung 852 empfängt, wird der N-Kanal-MOS-Transistor 835 eingeschaltet, um der Stromversorgungsverdrahtung 854 die interne Spannung VPP nur dann zuzuführen, wenn das Signal g auf dem H-Pegel ist.
Der Puffer 837, die Verzögerungsschaltung 838 und der Pumpkondensator 839 führen die gleichen Operationen zum Verstärken der Stromversorgungsspannung VDD des Impulssignals /A auf die interne Spannung VPP und zum Zuführen des Signals /A an den Source-Anschluß des N-Kanal-MOS-Transistors 840 wie der Puffer 832, die Verzögerungsschaltung 833 und der Pumpkondensator 834 aus. Wenn der N-Kanal-MOS-Transistor 840 das Signal /g von der Gate-Steuerschaltung 852 empfängt, wird der N-Kanal-MOS-Transistor 840 eingeschaltet, um der Stromversorgungsverdrahtung 854 die interne Spannung VPP nur dann zuzuführen, wenn das Signal /g auf dem H-Pegel ist.
Der Puffer 842, die Verzögerungsschaltung 843 und der Pumpkondensator 844 führen die gleichen Operationen zum Verstärken der Stromversorgungsspannung VDD des Impulssignals B auf die interne Spannung VPP und zum Zuführen des Signals b an den Source-Anschluß des N-Kanal-MOS-Transistors 845 wie der Puffer 832, die Verzögerungsschaltung 833 und der Pumpkondensator 834 aus. Wenn der N-Kanal-MOS-Transistor 845 das Signal f von der Gate-Steuerschaltung 852 empfängt, wird er nur dann eingeschaltet, um der Stromversorgungsverdrahtung 854 die interne Spannung VPP zuzuführen, wenn das Signal f auf dem H- Pegel ist.
Der Puffer 847, die Verzögerungsschaltung 848 und der Pumpkondensator 849 führen die gleichen Operationen zum Verstärken der Stromversorgungsspannung VDD des Impulssignals /B auf die interne Spannung VPP und zum Zuführen des Signals /b an den Source-Anschluß des N-Kanal-MOS-Transistors 850 wie der Puffer 832, die Verzögerungsschaltung 833 und der Pumpkondensator 834 aus. Wenn der N-Kanal-MOS-Transistor 850 das Signal /f von der Gate-Steuerschaltung 852 empfängt, wird der N-Kanal-MOS-Transistor 850 eingeschaltet, um der Stromversorgungsverdrahtung 854 die interne Spannung VPP nur dann zuzuführen, wenn das Signal /f auf dem H-Pegel ist.
Im Ergebnis wird der Stromversorgungsverdrahtung 854 die mit einer Signalform des Signals p gebildete interne Spannung VPP zugeführt.
Wie oben beschrieben wurde, führt die Spannungserzeugungsschaltung 83 der Stromversorgungsverdrahtung 854 die interne Spannung VPP in Übereinstimmung mit jeder Änderung der Phase um 90° zu. Somit kann der Spannungspegel der internen Spannung VPP stabil sein.
Die Spannungserzeugungsschaltung 83 enthält die Verzögerungsschaltungen und die Pumpkondensatoren, die die Stromversorgungsspannung durch die Bootstrap-Wirkung verstärken, wobei die Verzögerungsschaltung und der Pumpkondensator entsprechend jeder der vier Impulssignale, deren Phasen um 90° gegeneinander verschoben sind, angeordnet sind. Die Spannungserzeugungsschaltung 83 mit den obigen Strukturen ist für die Halbleiterspeichervorrichtung beispielsweise mit der Wortstruktur "x32" geeignet. Wenn die interne Spannung VPP in der Halbleiterspeichervorrichtung mit der Wortstruktur "x32" in Übereinstimmung mit der Eingabe/Ausgabe der Daten der durch den Wortleitungstreiber aktivierten Wortleitung zugeführt wird, wird das Potential auf der Stromversorgungsverdrahtung 854, die dem Wortleitungstreiber die interne Spannung VPP zuführt, abgesenkt. Allerdings führt die Spannungserzeugungsschaltung 83 die interne Spannung VPP, wie in Fig. 33 gezeigt ist, der Stromversorgungsverdrahtung 854 oft zu, so daß die Absenkung des Potentials auf der Stromversorgungsverdrahtung 854, die durch die Zufuhr der internen Spannung VPP an die Wortleitung durch den Wortleitungstreiber verursacht werden kann, unterdrückt werden kann.
In der obigen Beschreibung führt die Spannungserzeugungsschaltung die interne Spannung VPP durch Verstärken der vier Impulssignale mit den um 90° gegeneinander verschobenen Phasen zu. Gemäß der Erfindung ist die Anzahl der Impulssignale mit verschiedenen Phasen aber nicht auf vier beschränkt und kann von vier verschieden sein. Genauer kann die Anzahl der Impulssignale mit verschiedenen Phasen in Übereinstimmung mit einer Rate oder einem Grad bestimmt werden, mit der das Potential auf der Stromversorgungsverdrahtung wegen der Zufuhr der internen Spannung VPP durch den Wortleitungstreiber an die Wortleitung sinkt.
Gemäß der dreizehnten Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, die die mehreren Impulssignale mit den gegeneinander verschobenen Phasen, deren Amplituden sich, zwischen der Massespannung und der Stromversorgungsspannung ändern, jeweils durch die entsprechenden Pumpkondensatoren verstärkt und dadurch, daß sie sie der Stromversorgungsverdrahtung zuführt, die interne Spannung erzeugt. Somit kann die erzeugte interne Spannung der Stromversorgungsverdrahtung häufig zugeführt werden. Im Ergebnis können Änderungen in bezug auf das Potential auf der Stromversorgungsverdrahtung, die die interne Spannung zuführt, unterdrückt werden.

Vierzehnte Ausführungsform

Mit Bezug auf Fig. 34 unterscheidet sich eine Halbleiterspeichervorrichtung 210 gemäß einer vierzehnten Ausführungsform von der Halbleiterspeichervorrichtung 200 dadurch, daß die Spannungserzeugungsschaltung 83 durch die Spannungserzeugungsschaltung 84 ersetzt ist, und daß außerdem die Steuerschaltung 82 verwendet wird. Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der Halbleiterspeichervorrichtung 200.
Die Steuerschaltung 82 erzeugt in Übereinstimmung mit der durch ein Wortstruktur-Bestimmungssignal WDE angegebenen Wortstruktur ein Steuersignal GSN und ein Aktivierungssignal ATV und gibt das auf diese Weise erzeugte Steuersignal GSN und das auf diese Weise erzeugte Aktivierungssignal ATV an die Spannungserzeugungsschaltung 84 aus.
Mit Bezug auf Fig. 35 unterscheidet sich die Spannungserzeugungsschaltung 84 von der Spannungserzeugungsschaltung 83 dadurch, daß der Ringoszillator 831 durch die Ringoszillatoren 821-824 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie die der Spannungserzeugungsschaltung 83. Entsprechend den Ringoszillatoren 821-824 sind jeweils die Puffer 832, 837, 842 und 847 vorgesehen. Die Ringoszillatoren 821-824 erzeugen die Impulssignale, deren Phasen um 90° gegeneinander verschoben sind, und geben die erzeugten Impulssignale jeweils an die entsprechenden Puffer 832, 837, 842 und 847 aus. Genauer erzeugt der Ringoszillator 821 das Impulssignal A (siehe Fig. 33), erzeugt der Ringoszillator 822 das Impulssignal /A (siehe Fig. 33), erzeugt der Ringoszillator 823 das Impulssignal B (siehe Fig. 33) und erzeugt der Ringoszillator 824 das Impulssignal /B (siehe Fig. 33).
Das von der Steuerschaltung 82 angelegte Aktivierungssignal ATV wird von den Aktivierungssignalen ATV1-ATV4 gebildet, wobei die Ringoszillatoren 821-824 jeweils die Aktivierungssignale ATV1-ATV4 empfangen. Die Gate-Steuerschaltung 852 empfängt von der Steuerschaltung 82 das Steuersignal GSN und erzeugt in Übereinstimmung mit diesem die Signale g, /g, f und /f auf dem H- oder L-Pegel, um die erzeugten Signale g, /g, f und /f jeweils an die Gate-Anschlüsse der N-Kanal-MOS- Transistoren 835, 840, 845 und 850 auszugeben.
Mit Bezug auf Fig. 36 enthält jeder Ringoszillator 821-824 den getakteten Inverter 8410 und die Inverter 8409 und 8411-841n. Der Inverter 8409 invertiert ein entsprechendes der Aktivierungssignale ATV-ATV4 und gibt es an einen Taktanschluß des getakteten Inverters 8410 aus. Der getaktete Inverter 8410 empfängt ein entsprechendes der Aktivierungssignale ATV1-ATV4 sowie ein invertiertes Signal (/ATV1-/ATV4) des Aktivierungssignals und wird dadurch aktiviert oder deaktiviert. Genauer wird jeder getaktete Inverter 8410 deaktiviert, wobei er das vom Inverter 841n an den Inverter 8411 angelegte Ausgangssignal nicht ausgibt, wenn die Ringoszillatoren 821-824 die Aktivierungssignale ATV1-ATV4 auf dem L- Pegel empfangen. Somit halten die Ringoszillatoren 821-824 an. Wenn die Ringoszillatoren 821-824 jeweils die Aktivierungssignale ATV1-ATV4 auf dem H-Pegel empfangen, wird jeder getaktete Inverter 8410 aktiviert, so daß er das vom Inverter 841n angelegte Ausgangssignal invertiert und an den Inverter 8411 ausgibt.
Die Inverter 8411-841n bilden eine ungerade Anzahl von Stufen von Oszillatorschaltungen und erzeugen das Impulssignal A (/A, B oder /B) mit einer Amplitude, die sich zwischen der Massespannung GND und der Stromversorgungsspannung VDD ändert. Wenn der getaktete Inverter 8410 aktiv ist, invertiert der Inverter 8411 in der ersten Stufe das Ausgangssignal des getakteten Inverters 8410 und gibt es an den Inverter 8412 in der folgenden Stufe aus. Die Inverter 8412-841n-1 invertieren die Ausgangssignale der Inverter in den vorausgehenden Stufen und geben jeweils die invertierten Signale an die Inverter in den folgenden Stufen aus. Das Ausgangssignal des Inverters 841n in der Endstufe wird an den getakteten Inverter 8410 und an die entsprechenden Puffer 832, 837, 842 oder 847 angelegt.
In dieser vierzehnten Ausführungsform ändert sich die Anzahl der zu aktivierenden Ringoszillatoren in Übereinstimmung mit der Wortstruktur der Halbleiterspeichervorrichtung 210. Genauer halten die Ringoszillatoren 821, 823 und 824 an, wenn die Halbleiterspeichervorrichtung 210 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x8" dienen soll. Wenn die Halbleiterspeichervorrichtung 210 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" dienen soll, halten die Ringoszillatoren 823 und 824 an. Wenn die Halbleiterspeichervorrichtung 210 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" dienen soll, werden alle Ringoszillatoren 821-824 aktiviert.
Dementsprechend erzeugt die Steuerschaltung 82 die Aktivierungssignale ATV1, ATV3 und ATV4 auf dem L-Pegel sowie das Aktivierungssignal ATV2 auf dem H-Pegel und das Steuersignal GSN, um die Signale g, f und /f auf dem L-Pegel und das Signal /g auf dem H-Pegel zu erzeugen, und gibt sie diese an die Spannungserzeugungsschaltung 84 aus, wenn die Steuerschaltung 82 ein Wortstruktur-Bestimmungssignal WDE empfängt, das die Wortstruktur "x8" angibt. Wenn die Steuerschaltung 82 das Wortstruktur-Bestimmungssignal WDE empfängt, das die Wortstruktur "x16" angibt, erzeugt die Steuerschaltung 82 die Aktivierungssignale ATV3 und ATV4 auf dem L-Pegel, die Aktivierungssignale ATV1 und ATV2 auf dem-H-Pegel und das Steuersignal GSN zur Erzeugung der Signale f und /f auf dem L-Pegel und der Signale g und /g auf dem H-Pegel und gibt sie an die Spannungserzeugungsschaltung 84 aus. Wenn die Steuerschaltung 82 das Wortstruktur-Bestimmungssignal WDE empfängt, das die Wortstruktur "x32" angibt, erzeugt die Steuerschaltung 82 die Aktivierungssignale ATV1-ATV4 auf dem H-Pegel und das Steuersignal GSN zur Erzeugung der Signale g, /g, f und /f auf dem H-Pegel, wobei sie diese an die Spannungserzeugungsschaltung 84 ausgibt.
Wenn die Spannungserzeugungsschaltung 84 die Aktivierungssignale ATV1, ATV3 und ATV4 auf dem L-Pegel, das Aktivierungssignal ATV2 auf dem H-Pegel und das Steuersignal GSN zur Erzeugung der Signale g, f und /f auf dem L-Pegel und das Signal /g auf dem H-Pegel empfängt, werden die Ringoszillatoren 821, 823 und 824 angehalten und wird der Ringoszillator 822 zur Ausgabe des Impulssignals /A an den Puffer 837 aktiviert. Außerdem erzeugt die Gate-Steuerschaltung 852 die Signale g, f und /f auf dem L-Pegel und das Signal /g auf dem H-Pegel, wobei sie die Signale g, f und /f auf dem L-Pegel jeweils an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 835, 845 und 850 ausgibt. Das auf diese Weise erzeugte Signal /g auf dem H-Pegel wird an den Gate-Anschluß des N-Kanal-MOS-Transistors 840 ausgegeben.
Dadurch verstärken die Verzögerungsschaltung 838 und der Pumpkondensator 839 die Stromversorgungsspannung VDD durch die Bootstrap-Wirkung zur Ausgabe eines Signals /a an den Source-Anschluß des N-Kanal-MOS-Transistors 840. Der N-Kanal- MOS-Transistor 840 führt der Stromversorgungsverdrahtung 854 die verstärkte interne Spannung VPP nur dann zu, wenn das Signal /g auf dem H-Pegel ist.
Dementsprechend steuert die Spannungserzeugungsschaltung 84 lediglich den Ringoszillator 822, um die durch Verstärken der Stromversorgungsspannung VDD erzeugte interne Spannung VPP der Stromversorgungsverdrahtung 854 zuzuführen, wenn die Halbleiterspeichervorrichtung 210 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x8" betrieben werden soll.
Wenn die Spannungserzeugungsschaltung 84 die Aktivierungssignale ATV3 und ATV4 auf dem L-Pegel, die Aktivierungssignale ATV1 und ATV2 auf dem H-Pegel und von der Steuerschaltung 82 das Steuersignal GSN zur Erzeugung der Signale f und /f auf dem L-Pegel und die Signale g und /g auf dem H-Pegel empfängt, werden die Ringoszillatoren 823 und 814 angehalten, während die Ringoszillatoren 821 und 822 aktiviert werden. Der Ringoszillator 821 gibt das Impulssignal A an den Puffer 832 aus, während der Ringoszillator 822 das Impulssignal /A an den Puffer 837 ausgibt. Die Gate-Steuerschaltung 852 erzeugt die Signale f und /f auf dem L-Pegel und die Signale g und /g auf dem H-Pegel und gibt die Signale f und /f auf dem L-Pegel an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 845 und 850 aus. Außerdem gibt die Gate-Steuerschaltung 852 die Signale g und /g auf dem H-Pegel an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 835 und 840 aus.
Dadurch verstärken die Verzögerungsschaltung 833 und der Pumpkondensator 834 die Stromversorgungsspannung VDD durch die Bootstrap-Wirkung, wobei sie das Signal a an den Source- Anschluß des N-Kanal-MOS-Transistors 835 ausgeben. Der N-Kanal-MOS-Transistor 835 führt der Stromversorgungsverdrahtung 854 die verstärkte interne Spannung VPP nur dann zu, wenn das Signal g auf dem H-Pegel ist. Die Verzögerungsschaltung 838 und der Pumpkondensator 839 verstärken die Stromversorgungsspannung VDD durch die Bootstrap-Wirkung und geben das Signal /a an den Source-Anschluß des N-Kanal-MOS-Transistors 840aus. Der N-Kanal-MOS-Transistor 840 führt der Stromversorgungsverdrahtung 854 die verstärkte interne Spannung VPP nur dann zu, wenn das Signal /g auf dem H-Pegel ist.
Dementsprechend steuert die Spannungserzeugungsschaltung 84 die Ringoszillatoren 821 und 822 an, um der Stromversorgungsverdrahtung 854 die durch Verstärken der Stromversorgungsspannung VDD erzeugte interne Spannung VPP zuzuführen, wenn die Halbleiterspeichervorrichtung 210 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll.
Wenn die Spannungserzeugungsschaltung 84 die Aktivierungssignale ATV1-ATV4 auf dem H-Pegel und von der Steuerschaltung 82 das Steuersignal GSN zum Erzeugen der Signale g, /g, f und /f auf dem H-Pegel empfängt, werden die Ringoszillatoren 821-824 aktiviert. Die Gate-Steuerschaltung 852 erzeugt die Signale g, /g, f und /f auf dem H-Pegel und gibt sie jeweils an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 835, 840, 845 und 850 aus.
Anschließend erzeugt die Spannungserzeugungsschaltung 84, wie bereits in Verbindung mit der dreizehnten Ausführungsform beschrieben wurde, anhand der jeweils um 90° gegeneinander phasenverschobenen Impulssignale A, /A, B und /B die interne Spannung VPP und führt sie die auf diese Weise erzeugte interne Spannung VPP der Stromversorgungsverdrahtung 854 zu.
Wie oben beschrieben wurde, aktiviert die Spannungserzeugungsschaltung 84 die Ringoszillatoren, deren Anzahl der Wortstruktur der Halbleiterspeichervorrichtung 210 entspricht. Die Spannungserzeugungsschaltung 84 erzeugt anhand der durch die auf diese Weise aktivierten Ringoszillatoren erzeugten Impulssignale die interne Spannung VPP und gibt sie an die Stromversorgungsverdrahtung 854 aus. Außerdem hält die Spannungserzeugungsschaltung 84 die von den aktivierten Ringoszillatoren verschiedenen Ringoszillatoren an. Somit können Änderungen des Potentials in der Stromversorgungsverdrahtung 854, die die interne Spannung VPP zuführt, selbst dann unterdrückt werden, wenn sich die Wortstruktur ändert, wobei der Leistungsverbrauch gesenkt werden kann.
In der obigen Beschreibung erzeugen die vier Ringoszillatoren 841-844 die jeweils um 90° gegeneinander phasenverschobenen Impulssignale A, /A, B und /B, wobei jeder der Ringoszillatoren 821-824 unabhängig von den anderen aktiviert und deaktiviert wird. Allerdings ist die Anzahl der Ringoszillatoren nicht auf vier beschränkt und kann eins, zwei oder drei betragen. Wenn eins, zwei oder drei Ringoszillatoren vorhanden sind, muß einer der Ringoszillatoren wenigstens zwei Impulssignale mit verschiedenen Phasen erzeugen, wobei die auf diese Weise erzeugten Impulssignale dem Puffer unabhängig voneinander zugeführt werden müssen. Hierfür kann eine Struktur verwendet werden, bei der an der Ausgangsseite des Ringoszillators eine Gatterschaltung angeordnet ist, die durch ein von der Steuerschaltung 82 angelegtes Aktivierungssignal ein- oder ausgeschaltet wird.
Gemäß der vierzehnten Ausführungsform wird die durch Verstärken der Stromversorgungsspannung erzeugte interne Spannung anhand des durch die Ringoszillatoren, deren Anzahl der Wortstruktur der Halbleiterspeichervorrichtung entspricht, erzeugten Impulssignals erzeugt und der Stromversorgungsverdrahtung zugeführt. Somit kann der Stromversorgungsverdrahtung die interne Spannung selbst dann stabil zugeführt werden, wenn sich die Wortstruktur der Halbleiterspeichervorrichtung ändert. Ferner werden die von den Ringoszillatoren, die das Impulssignal erzeugen, verschiedenen Ringoszillatoren angehalten, so daß der Leistungsverbrauch gesenkt werden kann.

Fünfzehnte Ausführungsform

Mit Bezug auf Fig. 37 unterscheidet sich eine Halbleiterspeichervorrichtung 220 einer fünfzehnten Ausführungsform von der Halbleiterspeichervorrichtung 210 dadurch, daß die Spannungserzeugungsschaltung 84 durch eine Spannungserzeugungsschaltung 85 ersetzt ist. Die anderen Strukturen sind die gleichen wie in der Halbleiterspeichervorrichtung 210.
Mit Bezug auf Fig. 38 ist die Spannungserzeugungsschaltung 85 mit Ausnahme dessen, daß anstelle der Kondensatoren 844 und 849 die Kondensatoren 855 und 856 verwendet werden, die gleiche wie die Spannungserzeugungsschaltung 84.
Wenn die Halbleiterspeichervorrichtung 220 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll, werden die Ringoszillatoren 823 und 824 wie bereits beschrieben angehalten. Somit werden die Pumpkondensatoren 844 und 849, die die Impulssignale B und /B nicht empfangen, von den Verzögerungsschaltungen 843 und 848 getrennt, wobei die Pumpkondensatoren 844 und 849 jeweils durch die von der Stromversorgungsverdrahtung 854 entkoppelten Kondensatoren 855 und 856 ersetzt werden. In diesem Fall ist jeder der Kondensatoren 855 und 856 zwischen die Stromversorgungsverdrahtung 854 und einen Masseknoten 890 geschaltet.
Dies unterdrückt Änderungen des Potentials auf der Stormversorgungsverdrahtung 854 weiter.
Fig. 38 zeigt den Fall der Verwendung der Wortstruktur "x16". Im Fall der Verwendung der Wortstruktur "x8" wird der Ringoszillator 821 ebenfalls angehalten und somit der Pumpkondensator 834 durch einen von der Stromversorgungsverdrahtung 854 entkoppelten Kondensator ersetzt.
In der obigen Beschreibung werden die Pumpkondensatoren 844 und 849 von der Stromversorgungsverdrahtung, die die interne Spannung VPP zuführt, entkoppelt. Alternativ können die Pumpkondensatoren 844 und 849 von der Stromversorgungsverdrahtung, die die Stromversorgungsspannung VDD zuführt, oder von einer Stromversorgungsverdrahtung, die eine andere Stromversorgungsspannung zuführt, entkoppelt werden.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der vierzehnten Ausführungsform.
Gemäß der fünfzehnten Ausführungsform enthält die Halbleiterspeichervorrichtung die mehreren Pumpkondensatoren, die durch Verstärken der Stromversorgungsspannung anhand der mehreren Impulssignale mit verschiedenen Spannungen die interne Spannung erzeugen, und enthält sie außerdem die Spannungserzeugungsschaltung, die die Impulssignale erzeugt, deren Anzahl der Wortstruktur der Halbleiterspeichervorrichtung entspricht, um der Stromversorgungsverdrahtung die interne Spannung zuzuführen. Unter den Pumpkondensatoren werden als die von der Stromversorgungsverdrahtung entkoppelten Kondensatoren diejenigen Pumpkondensatoren verwendet, die die durch Verstärken der Stromversorgungsspannung erzeugte interne Spannung nicht erzeugen. Somit kann die interne Spannung der Stromversorgungsverdrahtung weiter stabil zugeführt werden.

Sechzehnte Ausführungsform

Mit Bezug auf Fig. 39 unterscheidet sich eine Halbleiterspeichervorrichtung 230 einer sechzehnten Ausführungsform von der Halbleiterspeichervorrichtung 200 dadurch, daß außerdem eine Steuerschaltung 82 verwendet wird und daß die Spannungserzeugungsschaltung 83 durch eine Spannungserzeugungsschaltung 86 ersetzt ist. Abgesehen von den obenstehenden sind die Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 200.
Wenn die Halbleiterspeichervorrichtung 230 angesteuert wird, erzeugt die Steuerschaltung 82 das Steuersignal GSN, wobei sie es an die Spannungserzeugungsschaltung 86 ausgibt.
Mit Bezug auf Fig. 40 enthält die Spannungserzeugungsschaltung 86 die Pumpschaltungen 86A und 86B. Die Pumpschaltung 86A ist die gleiche wie die Spannungserzeugungsschaltung 83. Die Pumpschaltung 86B enthält den Ringoszillator 861, die Puffer 862, 867, 872 und 877, die Verzögerungsschaltungen 863, 868, 873 und 878, die Pumpkondensatoren 864, 869, 874 und 879, die N-Kanal-MOS-Transistoren 865, 870, 875 und 880 und eine Gate-Steuerschaltung 882.
Der Ringoszillator 861, die Puffer 862, 867, 872 und 877, die Verzögerungsschaltungen 863, 868, 873 und 878, die Pumpkondensatoren 864, 869, 874 und 879, die N-Kanal-MOS-Transistoren 865, 870, 875 und 880 und die Gate-Steuerschaltung 882 entsprechen dem Ringoszillator 831, den Puffern 832, 837, 842 und 847, den Verzögerungsschaltungen 833, 838, 843 und 848, den Pumpkondensatoren 834, 839, 844 und 849, den N-Kanal-MOS- Transistoren 835, 840, 845 und 850 und der Gate-Steuerschaltung 852 in der Pumpschaltung 86A, wobei sie jeweils die gleichen Funktionen wie diese ausführen.
Der Ringoszillator 831 erzeugt die Impulssignale A1, /A1, B1 und /B1, während der Ringoszillator 861 die Impulssignale A2, /A2, B2 und /B2 erzeugt. Die Impulssignale A1, /A1, B1, /B1, A2, /A2, B2 und /B2 zeigen die in Fig. 41 gezeigten gegenseitigen Beziehungen.
Genauer besitzen die Impulssignale A1, /A1, B1, /B1, A2, /A2, B2 und /B2 in der Reihenfolge des Impulssignals A1, des Impulssignals B1, des Impulssignals A2, des Impulssignals B2, des Impulssignals /Als des Impulssignals /B1, des Impulssignals /A2 und des Impulssignals 82 die aufeinanderfolgend um 45° gegeneinander verschobenen Phasen.
Wegen der obenbeschriebenen Phasenbeziehung können die durch den Ringoszillator 831 erzeugten Phasen, d. h. die Phase A, die Phase /A, die Phase B und die Phase /B, in der Weise bestimmt werden, daß sie jeweils nicht mit den durch den Ringoszillator 861 erzeugten Phasen, d. h. mit der Phase A, mit der Phase /A, mit der Phase B und mit der Phase /B, übereinstimmen.
Die Gate-Steuerschaltungen 852 und 882 empfangen von der Steuerschaltung 82 das Steuersignal GSN und erzeugen während Zeitdauern, die so gesteuert werden, daß die durch den Ringoszillator 831 erzeugten Phasen, d. h. die Phase A, die Phase /A, die Phase B und die Phase /B, nicht mit den durch den Ringoszillator 861 erzeugten Phasen, d. h. der Phase A, der Phase /A, der Phase B und der Phase /B, übereinstimmen können, die Signale g1, /g1, f1, /f1, g2, /g2, f2 und /f2, die auf dem H-Pegel gehalten werden. Die auf diese Weise erzeugten Signale g1, /g1, f1, /f1, g2, /g2, f2 und /f2 werden jeweils an die Gate-Anschlüsse der N-Kanal-MOS-Transistoren 835, 840, 845, 850, 865, 870, 875 und 880 ausgegeben.
Die Pumpschaltungen 86A und 86B verstärken auf die gleiche Weise wie die Operationen in der dreizehnten Ausführungsform die Stromversorgungsspannung VDD auf die interne Spannung VPP, wobei sie die verstärkte interne Spannung VPP der Stromversorgungsverdrahtung 883 zuführen.
Wie oben beschrieben wurde, werden die beiden Ringoszillatoren, die die vier Impulssignale mit verschiedenen Phasen erzeugen, zum Verstärken der Stromversorgungsspannung VDD auf die interne Spannung VPP verwendet, wobei die verstärkte interne Spannung VPP der Stromversorgungsverdrahtung 883 zugeführt wird. Dadurch können die Betriebszeiten, in denen die internen Spannungen VPP den Stromversorgungsverdrahtungen 883 zugeführt werden, erhöht werden und Änderungen des Potentials auf der Stromversorgungsverdrahtung 883 weiter unterdrückt werden.
Die Kondensatoren 866, 871, 876, 881 und 884 sind parasitäre Kondensatoren. In der obigen Beschreibung enthält die Spannungserzeugungsschaltung 86 die zwei Ringoszillatoren. Sie kann jedoch drei oder mehr Ringoszillatoren enthalten.
Abgesehen von den obenstehenden sind die Strukturen und Operationen die gleichen wie in der dreizehnten Ausführungsform.
Gemäß der sechzehnten Ausführungsform enthält die Halbleiterspeichervorrichtung die Spannungserzeugungsschaltung, in der die mehreren Ringoszillatoren, die die mehreren Impulssignale mit verschiedenen Phasen erzeugen, verwendet werden, um die mehreren Impulssignale mit den Phasen zu erzeugen, die aufeinanderfolgend um einen vorgegebenen Betrag gegeneinander verschoben sind, wobei die interne Spannung durch Verstärken der anhand der auf den so erzeugten Impulssignalen beruhenden Stromversorgungsspannung erzeugt wird und der Stromversorgungsverdrahtung zugeführt wird. Somit können die Betriebszeiten, in denen die verstärkte interne Spannung der Stromversorgungsverdrahtung zugeführt wird, erhöht werden. Folglich können Änderungen des Potentials auf der Stromversorgungsverdrahtung unterdrückt werden.

Siebzehnte Ausführungsform

Mit Bezug auf Fig. 42 unterscheidet sich eine Halbleiterspeichervorrichtung 240 einer siebzehnten Ausführungsform von der Halbleiterspeichervorrichtung 200 dadurch, daß die Spannungserzeugungsschaltung 83 durch eine Spannungserzeugungsschaltung 87 ersetzt ist, während die anderen Strukturen die gleichen wie in der Halbleiterspeichervorrichtung 200 sind.
Mit Bezug auf Fig. 43 unterscheidet sich die Spannungserzeugungsschaltung 87 von der Spannungserzeugungsschaltung 83 dadurch, daß anstelle der Pumpkondensatoren 834, 839, 844 und 849 in der Spannungserzeugungsschaltung 83 die Pumpkondensatoren 871A-874A verwendet werden. Die anderen Strukturen sind die gleichen wie in der Spannungserzeugungsschaltung 83.
Mit Bezug auf Fig. 44 enthält jeder Pumpkondensator 871A-874A vier parallelgeschaltete Kondensatoren 875A-878A. Wenn die Halbleiterspeichervorrichtung 240 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x16" betrieben werden soll, wird jeder Pumpkondensator 871A-874A aus zwei parallelgeschalteten Kondensatoren 875A und 876A gebildet. Die Kondensatoren 877A und 878A, die die Pumpkondensatoren 871A-874A nicht bilden, sind zwischen der Stromversorgungsverdrahtung 879, die die interne Spannung VPP zuführt, und dem Masseknoten 890 parallelgeschaltet und werden als Entkopplungskondensatoren verwendet.
Wenn die Halbleiterspeichervorrichtung 240 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x8" betrieben werden soll, wird jeder Pumpkondensator 871A-874A von einem Kondensator 875A gebildet, wobei die Kondensatoren 876A-878A, die die Pumpkondensatoren 871A-874A nicht bilden, zwischen der Stromversorgungsverdrahtung 879, die die interne Spannung VPP zuführt, und dem Masseknoten 890 parallelgeschaltet sind und als Entkopplungskondensatoren verwendet werden.
Wenn die Halbleiterspeichervorrichtung 240 als die Halbleiterspeichervorrichtung mit der Wortstruktur "x32" betrieben werden soll, wird jeder der Pumpkondensatoren 871A-874A von vier parallelgeschalteten Kondensatoren 875A-878A gebildet.
Wie oben beschrieben wurde, werden die Größen der Pumpkondensatoren 871A-874A gemäß der siebzehnten Ausführungsform in Übereinstimmung mit der Wortstruktur der Halbleiterspeichervorrichtung 240 geschaltet. Dadurch kann der Stromversorgungsverdrahtung die interne Spannung VPP, deren Spannungspegel der Wortstruktur "x8", "x16" oder "x32" entspricht, zugeführt werden, wobei die in der Einleitung geschilderte Situation, daß die Pumpkondensatoren bei Verwendung der Wortstruktur "x8" oder "x16" übermäßige Kapazitäten haben, verhindert werden kann.
Das Schalten der Größen der Pumpkondensatoren 871A-874A wird durch Schalten der Aluminiumverdrahtungen ausgeführt.
In der obigen Beschreibung wird der Pumpkondensator von bis zu vier parallelgeschalteten Kondensatoren gebildet. Zur feineren Einstellung der Größe des Pumpkondensators kann der Pumpkondensator aber aus fünf oder mehr parallelgeschalteten Kondensatoren gebildet werden. Zur gröberen Einstellung der Größe des Pumpkondensators kann der Pumpkondensator aus drei oder zwei parallelgeschalteten Kondensatoren gebildet werden. Somit kann die Anzahl der Kondensatoren, die den Pumpkondensator bilden, je nach beabsichtigter Genauigkeit der Größeneinstellung des Pumpkondensators bestimmt werden.
Gemäß der siebzehnten Ausführungsform enthält die Halbleiterspeichervorrichtung die Pumpkondensatoren, die jeweils aus mehreren Kondensatoren gebildet werden, die parallelgeschaltet werden können, wobei die Anzahl der Kondensatoren, die den Pumpkondensator bilden, von der Wortstruktur der Halbleiterspeichervorrichtung abhängt. Außerdem werden die Kondensatoren, die den Pumpkondensator nicht bilden, von der Stromversorgungsverdrahtung entkoppelt. Somit kann der Stromversorgungsverdrahtung die interne Spannung mit dem Spannungspegel, der der Wortstruktur entspricht, zugeführt werden, wobei die Änderungen des Potentials auf der Stromversorgungsverdrahtung unterdrückt werden können.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt ist.

Claims

1. Halbleiterspeichervorrichtung, mit:
n Bänken (10-13), die jeweils mehrere Speicherzellen enthalten, wobei n eine natürliche Zahl ist; und
m Vordecodierern (14, 15), die ein Auswahlsignal zum Auswählen jeder der n Bänke (10-13) erzeugen, wobei m eine natürliche Zahl kleiner als n ist,
wobei jeder der m Vordecodierer (14, 15) das erzeugte Auswahlsignal an k Bänke (10, 11 oder 12, 13) der n Bänke (10-13) ausgibt, wobei k eine natürliche Zahl ist, die n = k.m erfüllt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die m Vordecodierer (14, 15) in einem Gebiet angeordnet sind, das von den n Bänken (10-13) umgeben ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, gekennzeichnet durch
eine Peripherieschaltung (17, 18), die für die n Bänke (10-13) gemeinsame Daten speichert oder zählt und die Daten gegebenenfalls an die m Vordecodierer ausgibt, wobei
die Peripherieschaltung (17, 18) zu den m Vordecodierern (14, 15) benachbart ist.

4. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß jeder der m Vordecodierer (14, 15) ein Nichtauswahlsignal zur Nichtauswahl der von der ausgewählten Bank bzw. von den ausgewählten Bänken verschiedenen Bank bzw. Bänke ausgibt.

5. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch
eine Pumpschaltung zum Verstärken einer Stromversorgungsspannung auf eine Wortleitungs-Aktivierungsspannung; und
eine Stromversorgungsverdrahtung zum Zuführen der Wortleitungs-Aktivierungsspannung an jede der mehreren Bänke (10-13), wobei
jede der n Bänke (10-13) enthält:
mehrere in Zeilen und Spalten angeordnete Speicherzellen,
mehrere in Zeilenrichtung angeordnete Wortleitungen,
mehrere in Spaltenrichtung angeordnete Bitleitungspaare, und
einen Wortleitungstreiber zum Aktivieren der durch eine Adresse angegebenen Wortleitung unter den mehreren Wortleitungen mit der Wortleitungs-Aktivierungsspannung;
wobei die Pumpschaltung enthält:
einen Pumpkondensator (72-74) zum Verstärken der Strom- Versorgungsspannung auf die Wortleitungs-Aktivierungsspannung, und
eine Verdrahtung (651, 652), die die aus einer Spannung zwischen den gegenüberliegenden Enden des Pumpkondensators (72-74) gebildete Wortleitungs-Aktivierungsspannung der Stromversorgungsverdrahtung zuführt; und
wobei eine Längsrichtung des Pumpkondensators (72-74) gleich der Richtung der Verdrahtung (651, 652) ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Pumpkondensator (72-74) aus mehreren in Längsrichtung angeordneten Kondensatoren (81-8n) gebildet ist.

7. Halbleiterspeichervorrichtung nach einem vorangehenden Anspruch, gekennzeichnet durch
p Zwischenregeneratoren (22, 23), die den n Bänken (10-13) jeweils einen Takt zuführen, wobei p eine natürliche Zahl kleiner als n ist, wobei
jeder der p Zwischenregeneratoren (22, 23) s Bänken (10, 12 oder 11, 13) von den n Bänken (10-13) den Takt zuführt, wobei s eine natürliche Zahl ist, die n = s.p erfüllt, und
jeder der p Zwischenregeneratoren (22, 23) in der Nähe der entsprechenden Bank (10, 12 oder 11, 13) liegt.

8. Halbleiterspeichervorrichtung nach Anspruch 7, gekennzeichnet durch
einen Treiber (21), der den p Zwischenregeneratoren (22, 23) den Takt zuführt, wobei
die p-1 Zwischenregeneratoren (23), die von dem in der größten Entfernung von dem Treiber (21) liegenden Zwischenregenerator (22) verschieden sind, eine Phase des von dem Treiber zugeführten Takts in der Weise einstellen, daß sie mit einer Phase des Takts übereinstimmt, der der entsprechenden Bank (10, 11) von dem in der größten Entfernung von dem Treiber (21) liegenden Zwischenregenerator (22) zuzuführen ist, und der entsprechenden Bank (11, 13) den Takt mit der eingestellten Phase zuführen.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß jeder der p-1 Zwischenregeneratoren (23) k Bänken (11, 13) entweder einen ersten verzögerten Takt zuführt, der gegenüber dem Takt um einen ersten Verzögerungsbetrag verzögert ist, oder einen zweiten verzögerten Takt zuführt, der gegenüber dem Takt um einen zweiten Verzögerungsbetrag verzögert ist, der größer als der erste Verzögerungsbetrag ist, wenn die Halbleiterspeichervorrichtung mit einer ersten Stromversorgungsspannung mit einem ersten Spannungspegel angesteuert wird, während sie den k Bänken (11, 13) entweder den zweiten verzögerten Takt oder einen dritten verzögerten Takt, der gegenüber dem Takt um einen dritten Verzögerungsbetrag, der kleiner als der erste Verzögerungsbetrag ist, verzögert ist, zuführt, wenn die Halbleiterspeichervorrichtung mit einer zweiten Stromversorgungsspannung mit einem zweiten Spannungspegel, der tiefer als der erste Spannungspegel ist, angesteuert wird.

10. Halbleiterspeichervorrichtung (120, 130, 140), die synchron zu einem Takt betrieben wird, indem sie mit einer ersten Stromversorgungsspannung mit einem ersten Spannungspegel oder mit einer zweiten Stromversorgungsspannung mit einem zweiten Spannungspegel, der tiefer als der erste Spannungspegel ist, angesteuert wird, mit:
einer Speicherzellenmatrix (35, 45), die mehrere Speicherzellen zum Ein- und Ausgeben von Daten enthält;
einer Peripherieschaltung (32-34, 36-39) zum Ein- und Ausgeben der Daten in die und aus den Speicherzellen synchron zu dem Takt;
einer Schaltung (40, 48), die eine interne Spannung anhand der ersten oder der zweiten Stromversorgungsspannung erzeugt und die erzeugte interne Spannung der Speicherzellenmatrix und der Peripherieschaltung (32-34, 36-39) zuführt; und
einer Spannungserzeugungsschaltung (41) zum Erzeugen der ersten und der zweiten Stromversorgungsspannung anhand einer externen Stromversorgungsspannung, zum Auswählen der erzeugten ersten oder zweiten Stromversorgungsspannung anhand eines Spannungsschaltsignals und zum Zuführen der ausgewählten ersten oder zweiten Stromversorgungsspannung an die Schaltung (40, 48) zum Erzeugen einer internen Spannung.

11. Halbleiterspeichervorrichtung nach Anspruch 10, gekennzeichnet durch
eine Anschlußfläche (42, 50) zum Empfang des von außen angelegten Spannungsschaltsignals, wobei
die Spannungserzeugungsschaltung (41) über die Anschlußfläche (42, 50) das Spannungsschaltsignal empfängt und der Schaltung (40, 48) zum Erzeugen einer internen Spannung die erste Stromversorgungsspannung zuführt, wenn das Spannungsschaltsignal mit einem ersten Logikpegel erzeugt wird, während sie der Schaltung (40, 48) zum Erzeugen einer internen Spannung die zweite Stromversorgungsspannung zuführt, wenn das Spannungsschaltsignal mit einem zweiten Logikpegel erzeugt wird.

12. Halbleiterspeichervorrichtung nach Anspruch 10 oder 11, gekennzeichnet durch
einen Eingangs/Ausgangs-Anschluß (DQ) zum Ein- bzw. Ausgeben von Daten;
einen externen Anschluß zum Empfangen eines Zeiteinstellungssignals, das die Ausgabezeiteinstellung zur Ausgabe der von der Speicherzelle gelesenen Daten an den Eingangs/Ausgangs-Anschluß bestimmt;
einen Taktanschluß zum Empfangen des von außen angelegten Takts;
eine Ausgabeschaltung (37) zum Ausgeben der von der Peripherieschaltung (32-34, 36) eingegebenen Lesedaten an den Eingangs/Ausgangs-Anschluß (DQ); und
eine Zeiteinstellungssteuerschaltung (47) zum Ausgeben des von dem externen Anschluß empfangenen Zeiteinstellungssignals und des von dem Taktanschluß empfangenen Takts an die Ausgabeschaltung (37), wenn sie durch die zweite Stromversorgungsspannung angesteuert wird, und zum Ausgeben des von dem externen Anschluß empfangenen Zeiteinstellungssignals und des von dem Taktanschluß empfangenen Takts an die Ausgabeschaltung (37) nach Verzögerung des Zeiteinstellungssignals und des Takts um einen vorgegebenen Betrag, wenn sie mit der ersten Stromversorgungsspannung angesteuert wird, wobei
die Ausgabeschaltung (37) die Lesedaten in Übereinstimmung mit der Zeiteinstellung, die mit der durch das von der Zeiteinstellungssteuerschaltung (47) eingegebene Zeiteinstellungssignal bestimmten Ausgabezeiteinstellung übereinstimmt, und synchron zu dem von der Zeiteinstellungssteuerschaltung (47) eingegebenen Takt an den Eingangs/Ausgangs-Anschluß (DQ) ausgibt.

13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Zeiteinstellungssteuerschaltung (47) umfaßt:
eine erste Steuerschaltung (471) zum Ausgeben des Zeiteinstellungssignals an die Ausgabeschaltung nach Verzögern des Zeiteinstellungssignals um einen vorgegebenen Betrag, wenn das Spannungsschaltsignal auf einem ersten Logikpegel ist, und zum Ausgeben des Zeiteinstellungssignals an die Ausgabeschaltung so, wie es ist, wenn das Spannungsschaltsignal auf einem zweiten Spannungspegel ist, und
eine zweite Steuerschaltung (472) zum Ausgeben des Takts an die Ausgabeschaltung nach Verzögern des Takts um einen vorgegebenen Betrag, wenn das Spannungsschaltsignal auf dem ersten Logikpegel ist, und zum Ausgeben des Takts an die Ausgabeschaltung so, wie er ist, wenn das Spannungsschaltsignal auf dem zweiten Logikpegel ist;
wobei die zweite Steuerschaltung (472) umfaßt:
einen Verzögerungsabschnitt (4726-4728) zum Verzögern des Takts um einen vorgegebenen Betrag, und
eine Gatterschaltung (4724, 4729, 4730-4732) zum Ausgeben des von dem Verzögerungsabschnitt (4726-4728) empfangenen Takts an die Ausgabeschaltung (37), wenn die Gatterschaltung das aus dem ersten Logikpegel gebildete Spannungsschaltsignal empfängt, und zum Ausgeben des von dem Taktanschluß empfangenen Takts an die Ausgabeschaltung (37), wenn die Gatterschaltung das aus dem zweiten Logikpegel gebildete Spannungsschaltsignal empfängt;
wobei die Schaltung (40, 48) zum Erzeugen einer internen Spannung die zweite Stromversorgungsspannung verstärkt, um eine intern verstärkte Spannung zu erzeugen und an die Gatterschaltung (4724, 4729, 4730-4732) auszugeben, wenn die Schaltung (40, 48) zum Erzeugen einer internen Spannung das aus dem zweiten Logikpegel gebildete Spannungsschaltsignal empfängt; und
die Gatterschaltung (4724, 4729, 4730-4732) den Takt über einen MOS-Transistor (4729), der durch die intern verstärkte Spannung einzuschalten ist, an die Ausgabeschaltung (37) ausgibt.

14. Halbleiterspeichervorrichtung (150, 170, 180, 190, 200, 210, 220, 230, 240) zum Ein- und Ausgeben von Daten in eine bzw. aus einer Speicherzelle durch Auswählen einer Wortstruktur aus mehreren Wortstrukturen, mit:
einer Speicherzellenmatrix (45, 53), die mehrere Speicherzellen enthält;
einer Peripherieschaltung (36-39, 532-535) zum Ein- und Ausgeben der Daten in die bzw. aus der Speicherzelle; und
einer Steuerschaltung (82) zum Erzeugen eines Wortstruktur-Auswahlsignals und zum Ausgeben dieses Wortstruktur-Auswahlsignals an die Peripherieschaltung (36-39, 532-535) zum Auswählen der einen Wortstruktur aus den mehreren Wortstrukturen, wobei
die Peripherieschaltung (36-39, 532-535) die eine Wortstruktur in Übereinstimmung mit dem Wortstruktur-Auswahlsignal auswählt und die Eingabe/Ausgabe der Daten in die und aus der Speicherzelle in Übereinstimmung mit der ausgewählten Wortstruktur ausführt.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß
die mehreren Wortstrukturen aus einer ersten Wortstruktur und aus einer zweiten Wortstruktur, die größer als die erste Wortstruktur ist, gebildet sind, und
die Steuerschaltung (82) das Wortstruktur-Auswahlsignal zur Auswahl der ersten Wortstruktur erzeugt, wenn die zweite Wortstruktur ausgewählt ist und die Speicherzelle aufzufrischen ist.

16. Halbleiterspeichervorrichtung nach Anspruch 15, gekennzeichnet durch
einen Zähler (272), der eine Adresse zur Angabe jeder der mehreren Speicherzellen in der Auffrischoperation zählt, wobei
der Zähler (272) die Adresse der Peripherieschaltung (534) zählt und ausgibt, wenn die erste und die zweite Wortstruktur ausgewählt sind.

17. Halbleiterspeichervorrichtung nach einem der Ansprüche 14 bis 16, gekennzeichnet durch
eine Verstärkerschaltung (83-86) zum Erzeugen mehrerer Impulsspannungen anhand mehrerer Impulssignale, deren Spannungspegel sich zwischen einer Massespannung und einer Stromversorgungsspannung ändern und die um einen vorgegebenen Betrag gegeneinander phasenverschoben sind, durch Verstärken der Stromversorgungsspannung auf eine intern verstärkte Spannung zum Aktivieren einer in der Speicherzellenmatrix (45, 53) enthaltenen Wortleitung in Übereinstimmung mit jedem der Impulssignale, wobei
die Verstärkerschaltung (83-86) aus den mehreren erzeugten Impulsspannungen die Impulsspannungen auswählt, deren Anzahl der ausgewählten Wortstruktur entspricht, und die ausgewählte Impulsspannung der Peripherieschaltung (535) zuführt.

18. Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß
die Verstärkerschaltung (83-86) enthält:
eine Oszillatorschaltung (821-824, 831, 861) zum Erzeugen der mehreren Impulssignale und
mehrere Pumpschaltungen, die jeweils entsprechend den mehreren Impulssignalen angeordnet sind;
wobei jede der mehreren Pumpschaltungen enthält:
eine Verzögerungsschaltung (833, 838, 843, 863, 868, 873, 878, 871A-874A) zum Empfangen des entsprechenden Impulssignals von der Oszillatorschaltung und zum Verzögern des empfangenen Impulssignals um einem vorgegebenen Betrag, und
einen Pumpkondensator (834, 839, 844, 849, 864, 869, 874, 879, 871A-874A) zum Erzeugen der Impulsspannung aus dem durch die Verzögerungsschaltung verzögerten Impulssignal und aus dem von der Oszillatorschaltung angelegten Impulssignal;
wobei der Pumpkondensator (855, 856), der in der von der Pumpschaltung, die der Peripherieschaltung die Impulsspannung zuführt, verschiedenen Pumpschaltung enthalten ist, mit einer Stromversorgungsverdrahtung verbunden ist, um die Stromversorgungsspannung zuzuführen.

19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß
der Pumpkondensator (871A-874A) mehrere Kondensatoren (875A-878A) enthält, die parallelgeschaltet sind und deren Anzahl den mehreren Wortstrukturen entspricht,
der Pumpkondensator (871A-874A), der in der Pumpschaltung enthalten ist, die der Peripherieschaltung (535) die Impulsspannung zuführt, mit den Kondensatoren (875A, 876A) gebildet ist, die parallelgeschaltet sind und deren Anzahl von der ausgewählten Wortstruktur abhängt, und
derjenige Kondensator (877A, 878A), der von den in dem Pumpkondensator (871A-874A) enthaltenen Kondensatoren verschieden ist, an die Stromversorgungsverdrahtung angeschlossen ist.

20. Halbleiterspeichervorrichtung nach einem der Ansprüche 14 bis 19, gekennzeichnet durch
mehrere Schaltungen (791-796) zum Erzeugen einer internen Spannung, die jeweils anhand der Stromversorgungsspannung eine interne Spannung erzeugen;
mehrere externe Anschlüsse (DQM0-DQM3), die entsprechend der Anzahl der mehreren Wortstrukturen vorgesehen sind;
eine Auswahlschaltung (S1-S6, 782) zum Auswählen der mehreren durch die mehreren Schaltungen (791-796) zum Erzeugen einer internen Spannung erzeugten internen Spannungen oder mehrerer von den mehreren externen Anschlüssen (DQM0-DQM3) zugeführter externer Spannungen und um die ausgewählten Spannungen der Speicherzellenmatrix (45, 53) und der Peripherieschaltung (36-39, 532-535) zuzuführen; und
eine Betriebsartschaltung (78) zum unabhängigen Erzeugen mehrerer Betriebsartänderungssignale, die jeweils mehreren Betriebsarten entsprechen, wobei
die Betriebsartschaltung (78) in Übereinstimmung mit einer Anforderung zum Übergang in eine Burn-in-Test-Betriebsart zum Ausführen eines Burn-in-Tests der mehreren Speicherzellen ein Burn-in-Test-Änderungssignal erzeugt, und
die Auswahlschaltung (S1-S6, 782) die mehreren externen Spannungen in Übereinstimmung mit dem Burn-in-Test-Änderungssignal auswählt.