KR100931023B1

KR100931023B1 - 반도체 메모리 장치

Info

Publication number: KR100931023B1
Application number: KR1020070111615A
Authority: KR
Inventors: 하성주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-11-02
Filing date: 2007-11-02
Publication date: 2009-12-10
Also published as: KR20090045674A; US8289794B2; TW200943308A; US7940586B2; US20110110167A1; US20090116300A1; TWI400711B

Abstract

본 발명은 본 발명은 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트함에 있어 테스트 제어 신호를 전달하기 위한 별도의 배선 영역을 줄여 전체 크기를 줄일 수 있는 방법과 구성을 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 읽기 혹은 쓰기 동작 시 코어 영역과 주변 영역 사이 데이터를 전달하기 위한 글로벌 입출력 라인 및 테스트 동작 시 글로벌 입출력 라인을 통해 테스트 모드 신호를 전달하기 위한 테스트 회로를 포함하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치는 영역별 기능별 다양한 테스트를 수행하기 위해 테스트 모드 신호를 전달하는 별도의 테스트 신호 전달 라인을 없앨 수 있어 반도체 메모리 장치의 고집적화할 수 있고 다수개의 데이터 라인을 설치할 수 있는 설계 마진을 확보할 수 있다.

반도체, 글로벌 입출력 라인(GIO), 테스트 모드 드라이버, 칩 면적, 메모리 장치, 테스트 모드

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대용량의 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트함에 있어 테스트 동작에 요구되는 부가적 회로를 줄이기 위한 내부 구성과 방법에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 최근에도 더 많은 데이터를 저장하고 더 빨리 읽기와 쓰기 동작을 실행할 수 있는 반도체 메모리 장치의 요구는 계속 되고 있다. 이로 인해 반도체 메모리 장치의 설계와 제조는 더욱 복잡해졌으며, 아울러 제조된 반도체 메모리 장치를 테스트하는 과정도 복잡하고 어려워졌다.

도 1은 일반적인 반도체 메모리 장치 내 테스트 동작 관련 회로를 설명하기 위한 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 명령 주소 블록(120), 테스트 모드 디코더(140), 다수의 래치(160_1 ~ 160_6), 및 다수의 테스트 제어 회로(180_1 ~ 180_6)를 포함한다. 여기서, 다수의 테스트 제어 회로(180_1 ~ 180_6)는 반도체 메모리 장치 내 테스트가 수행될 임의의 영역에서 수행될 다양한 테스트를 제어하기 위한 회로이다. 여기서 테스트가 수행될 임의의 영역은 레이아웃에 따라 분류할 경우 주변 영역 및 코어 영역으로, 기능별로 분류할 경우 뱅크, 입출력 주변 회로, 및 내부 전압 회로 등으로, 혹은 반도체 메모리 장치의 내부 동작별로 분류할 경우 읽기 혹은 쓰기 동작관련 영역 및 프리차지 동작관련 영역 등으로 나누어질 수 있다.

반도체 메모리 장치 내 여러 영역들의 불량 여부를 판단하기 위해서 다양한 테스트 모드가 존재한다. 이러한 테스트 모드들은 명령 주소 블록(120)으로 입력되는 명령어(CMD)와 주소(ADD)의 조합에 대응하여 결정된다. 명령 주소 블록(120)은 입력되는 명령어(CMD)와 주소(ADD)를 디코딩하여 여러 테스트 모드 중 선택된 것을 나타내는 테스트 코드(TMCODE), 테스트 모드의 진입을 나타내는 테스트 진입 신호(TM_SET), 및 테스트 모드의 리셋을 나타내는 테스트 리셋 신호(TM_RESET)를 출력한다. 테스트 코드(TMCODE) 및 테스트 진입 신호(TM_SET)를 입력받는 테스트 모드 디코더(140)는 디코딩 결과에 따라 해당하는 영역을 테스트하기 위한 테스트 모드 신호(TM_A ~ TM_F)를 활성화한다. 테스트 모드 신호(TM_A ~ TM_F)는 테스트 리셋 신호(TM_RESET)에 대응하여 다수의 래치(160_1 ~ 160_6)에 래치되고 반도체 메모리 장치 내 다수의 테스트 제어 회로(180_1 ~ 180_6)를 통해 각종 테스트를 수행할 수 있도록 테스트 정보를 포함하고 있다.

이러한 테스트 모드 신호(TM_A ~ TM_F)는 다수의 테스트 제어 회로(180_1 ~ 180_6)로 보내져 반도체 메모리 장치 내 여러 회로의 동작 방식 또는 동작 시점 등을 테스트하고 변경하게 되는데, 복수의 테스트 모드가 중복하여 적용될 수 있도록 테스트 모드 신호(TM_A ~ TM_F)마다 각각의 대응되는 래치(160_1 ~ 160_6)에 저장하며, 명령 주소 블록(120)으로부터 테스트 리셋 신호(TM_RESET)가 입력되면 각각의 래치(160_1 ~ 160_6)를 리셋한다. 이때, 테스트 리셋 신호(TM_RESET)는 명령어(CMD)와 주소(ADD)를 디코딩한 결과에 따라서 발생할 수도 있고 모드 레지스터 세트(MRS)의 명령을 통해 생성될 수도 있다.

전술한 바와 같이, 다양한 테스트 모드들이 병렬적으로 혹은 중복하여 수행될 수 있기 때문에 각각의 래치에 저장된 다수의 테스트 모드 신호(TM_A ~ TM_F)를 각각의 테스트 제어 회로(180_1 ~ 180_6)로 전달하기 위해서는 각각의 테스트 모드 신호(TM_A ~ TM_F)를 전달하기 위한 다수의 테스트 신호 전달 라인(TM_A' ~ TM_F')이 존재해야 한다. 만약 반도체 메모리 장치 내에서 테스트 모드 디코더(140) 및 래치(160_1 ~ 160_6)와 테스트 제어 회로(180_1 ~ 180_6) 사이 상당한 거리가 떨어져 있을 경우 테스트 신호 전달 라인은 글로벌 데이터 라인(GIO)과 같이 그 길이가 길어진다.

더욱 많은 데이터를 저장하고 더욱 빨리 데이터를 입출력하며 그 과정에서 전력 소모를 줄이기 위한 최근의 반도체 메모리 장치는 그 내부 회로의 복잡도가 높아지면서 테스트의 종류 및 범위가 다양해지고 있다. 또한, 반도체 메모리 장치의 개발시간을 줄여 생산성을 높이기 위한 노력이 계속되고 있는데 이로 인해 반도체 메모리 장치의 테스트 방법 또한 다양해지고 있으며 동작 환경이나 주변 환경에 따라 테스트 모드가 달라지기도 하여 각각에 대응하는 테스트 모드 신호(TM_A ~ TM_B)의 수는 점점 늘어가고 있다. 이러한 테스트를 수행하기 위한 테스트 모드 신호(TM_A ~ TM_B)의 수가 늘어나면서 테스트 신호 전달 라인(TM_A' ~ TM_F')의 수 역시 늘어나게 된다.

도 2는 일반적인 반도체 메모리 장치 내 코어 영역과 주변 영역 간 데이터 전달을 위한 구조를 설명하기 위한 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 데이터를 저장하기 위한 단위셀을 포함하는 코어 영역과 외부와 코어 영역 간 데이터를 전달하기 위한 주변 영역을 연결하기 위한 글로벌 입출력 라인(GIO_A ~ GIO_C)을 포함한다. 구체적으로, 각각의 글로벌 입출력 라인(GIO_A ~ GIO_C)은 코어 영역의 입출력 감지 증폭부(IOSA) 및 쓰기 드라이버(WT_DRV)와 주변 영역의 출력 멀티플렉서(DQ_MUX) 및 패드 감지 증폭부(DIN_IOSA) 사이 데이터를 전달한다. 읽기 동작시에는 단위셀에서 출력된 데이터가 입출력 감지 증폭부(IOSA)를 거쳐 출력 멀티플렉서(DQ_MUX)로 전달된 후 외부로 출력되는 반면, 쓰기 동작시에는 외부에서 핀을 통해 입력되는 데이터를 패드 감지증폭부(DIN_IOSA)에서 감지하여 내부의 쓰기 드라이버(WT_DRV)로 전달된 후 단위셀에 저장된다.

반도체 메모리 장치의 동작 속도가 빨라지면서 내부적으로 한번에 처리(읽기 혹은 쓰기)해야 하는 데이터의 비트 수가 증가하고 이에 따라 데이터를 전달하는 글로벌 입출력 라인의 수도 급격히 증가한다. 예를 들어, 한번에 입출력되는 데이터의 비트 수가 16비트인 경우(X16 기준), DDR 반도체 메모리 장치의 경우 32개, DDR2 반도체 메모리 장치의 경우는 64개, DDR3 반도체 메모리 장치의 경우 128개의 글로벌 입출력 라인이 필요하다.

도 3은 도 2에 도시된 반도체 메모리 장치 내 구조를 설명하기 위한 회로도이다.

도시된 바와 같이, 글로벌 입출력 라인(GIO)를 통해 연결된 입출력 감지 증폭부(IOSA) 및 쓰기 드라이버(WT_DRV)와 출력 멀티플렉서(DQ_MUX) 및 패드 감지 증폭부(DIN_IOSA) 모두는 읽기 및 쓰기 동작 중 해당 동작을 수행할 경우만 데이터를 전달하고 그 외의 경우에는 연결을 차단한다.

구체적으로 살펴보면, 입출력 감지 증폭부(IOSA)와 패드 감지 증폭부(DIN_IOSA)는 모두 피모스(PMOS) 트랜지스터와 앤모스(NMOS) 트랜지스터로 구성된 구동부를 포함하고 있다. 읽기 동작시에는 내부의 단위셀로부터 출력되는 데이터에 대응하는 신호(RD_H_B, RD_L)에 따라 입출력 감지 증폭부(IOSA) 내 피모스 혹은 앤모스 트랜지스터가 턴온되어 구동 전압 혹은 접지 전압이 글로벌 데이터 라인(GIO)에 인가되지만, 읽기 동작이 수행되지 않을 경우에는 피모스 혹은 앤모스 트랜지스터 모두 턴오프되어 글로벌 입출력 라인(GIO)와 입출력 감지 증폭부(IOSA)는 연결이 끊어진 플로팅(floating) 상태로 유지된다. 입출력 감지 증폭부(IOSA)와 유사하게 피모스 트랜지스터와 앤모스 트랜지스터로 구성된 구동부를 포함하는 패드 감지 증폭부(DIN_IOSA)는 쓰기 동작시 인가되는 데이터에 대응하는 신호(WT_H_B, WT_L)에 의해 구동 전압 혹은 접지 전압을 글로벌 데이터 라인(GIO)에 인가한다. 그러나 쓰기 동작이 아닌 경우, 패드 감지 증폭부(DIN_IOSA) 내 피모스 트랜지스터 및 앤모스 트랜지스터 모두 턴오프되어 글로벌 입출력 라인은 플로팅 상태로 유지된다.

또한, 쓰기 드라이버(WT_DRV)와 출력 멀티플렉서(DQ_MUX)는 피모스 트랜지스터와 앤모스 트랜지스터로 구성된 구동부가 아닌 피모스 트랜지스터와 앤모스 트랜지스터로 구성된 전송 게이트를 포함하고 있다. 글로벌 입출력 라인(GIO)은 읽기 동작의 경우만 읽기 인에이블 신호(RD_EN_b, RD_EN)에 대응하여 출력 멀티플렉서(DQ_MUX)와 연결되며, 쓰기 동작의 경우만 쓰기 인에이블 신호(WT_EN_b, WT_EN)에 대응하여 쓰기 드라이버(WT_DRV)와 연결된다. 반대로, 해당하는 읽기 혹은 쓰기 동작이 수행되지 않을 경우 쓰기 드라이버(WT_DRV) 혹은 출력 멀티플렉서(DQ_MUX)와 글로벌 입출력 라인(GIO)은 연결이 끊어지고 플로팅 상태가 된다.

최근 반도체 메모리 장치 내 글로벌 입출력 라인의 수가 증가하면서 글로벌 입출력 라인이 설치되는 배선 영역이 반도체 메모리 장치의 전체 칩 크기에 큰 영향을 미치는 요소가 되었으며, 특히 글로벌 입출력 라인뿐만 아니라 테스트 모드 신호를 전달하기 위한 테스트 신호 전달 라인 역시 증가하고 있어 반도체 메모리 장치 내 글로벌 입출력 라인과 테스트 신호 전달 라인을 설치하기 위한 배선 영역이 더욱 커지고 있다. 이는 반도체 메모리 장치의 고집적화에 큰 부담으로 작용하고 있다.

본 발명의 목적은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 메모리 장치 제조 후 반도체 메모리 장치의 동작을 테스트하기 위한 방법과 내부 구성에 있어 읽기 및 쓰기 동작이 수행되지 않는 경우 사용되지 않는 글로벌 입출력 라인을 테스트시 테스트 정보를 가진 테스트 모드 신호를 전달하기 위해 사용할 수 있도록 함으로써, 테스트 제어 신호를 전달하기 위한 별도의 배선 영역을 줄여 전체 크기를 줄일 수 있는 고집적 반도체 메모리 장치를 제공하는 데 그 특징이 있다.

본 발명은 읽기 혹은 쓰기 동작 시 코어 영역과 주변 영역 사이 데이터를 전달하기 위한 글로벌 입출력 라인 및 테스트 동작 시 글로벌 입출력 라인을 통해 모드 신호를 전달하기 위한 테스트 회로를 포함하는 반도체 메모리 장치를 제공한다.

또한, 본 발명은 테스트시 테스트 모드 신호를 테스트 진입 신호 및 테스트 리셋 신호에 대응하여 글로벌 입출력 라인을 통해 전달하기 위한 테스트 모드 드라이버, 테스트 진입 신호 및 테스트 리셋 신호에 대응하여 상기 글로벌 입출력 라인을 통해 전달된 테스트 모드 신호를 래치하기 위한 테스트 모드 래치, 및 읽기 혹은 쓰기 동작 시 글로벌 입출력 라인을 통해 코어 영역과 주변 영역 사이 데이터를 전달하기 위한 데이터 송수신 회로를 포함하는 테스트 제어 회로를 제공한다.

반도체 메모리 장치의 제조 후 동작 테스트를 진행하기 위한 별도의 회로 및 신호 전달 라인은 정상적인 반도체 메모리 장치의 동작을 수행하기 위한 회로들과 같이 반도체 메모리 장치에 포함되는데, 본 발명에 따른 반도체 메모리 장치는 테스트 모드 신호를 전달하기 위한 별도의 신호 전달 라인 없이 정상 동작 시 읽기 혹은 쓰기 과정에서 데이터를 전달하기 위한 글로벌 입출력 라인에 테스트시 테스트 모드 신호를 전달할 수 있도록 하여 반도체 메모리 장치 내 테스트를 위한 구성 요소를 줄이고 고집적화를 가능하게 하는 테스트 장치 및 방법을 제공한다. 이로 인해, 테스트를 위한 부가적인 구성 요소를 줄일 수 있어 정상 동작을 위한 반도체 메모리 장치 내 다수의 데이터 라인의 설계상의 마진을 충분히 확보할 수 있다.

본 발명에 따른 반도체 메모리 장치는 영역별 기능별 다양한 테스트를 수행하기 위해 테스트 모드 신호를 전달하는 별도의 테스트 신호 전달 라인을 없애고 정상 동작시 데이터를 전달하는 데이터 라인을 사용함으로써 테스트를 위한 구성 요소를 줄일 수 있어 반도체 메모리 장치의 고집적화가 가능해 졌다.

구체적으로, 반도체 메모리 장치 내 필요로 하는 다수개의 테스트 신호 전달 라인을 없애고 글로벌 데이터 라인을 활용함으로써, 기존의 다수의 테스트 신호 전 달 라인과 다수의 글로벌 데이터 라인으로 인한 회로 설계상의 제한과 공정상의 제한 등의 고집적화를 어렵게 하는 단점을 극복할 수 있고, 아울러 대용량의 데이터를 저장하고 빠른 속도로 데이터를 입출력하기 위한 다수개의 데이터 라인을 설치할 수 있는 설계 마진이 확보되는 장점이 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 코어 영역과 주변 영역 간 데이터 전달을 위한 구조를 설명하기 위한 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 테스트 동작 시 글로벌 입출력 라인(GIO)을 통해 테스트 모드 신호를 전달하기 위한 테스트 회로 및 읽기 혹은 쓰기 동작 시 글로벌 입출력 라인(GIO)을 통해 코어 영역과 주변 영역 사이 데이터를 전달하기 위한 데이터 송수신 회로를 포함한다. 일반적인 반도체 메모리 장치와는 달리 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 데이터 송수신 회로뿐만 아니라 테스트 회로도 테스트시 글로벌 입출력 라인(GIO)을 사용하여 테스트 모드 신호를 전달하므로, 글로벌 입출력 라인(GIO)은 읽기 혹은 쓰기 동작시에는 코어 영역과 주변 영역 사이 데이터를 전달하고 테스트시에는 테스트 정보를 포함하는 테스트 모드 신호(TM_A)를 전달한다. 여기서, 코어 영역은 데이터를 저장하기 위한 다수개의 단위셀 및 비트 라인 센스 앰프 등을 포함하는 영역을 의미하고 주변 영역은 다수개의 입출력 패드를 포함하며 신호 및 데이터를 코어 영역과 반도체 메모리 장치 외부 간 전달하기 위한 회로 및 배선을 포함하는 영역을 의미한다. 또한, 반도체 메모리 장치는 다수개의 글로벌 입출력 라인(GIO)을 포함하고 있으며, 각각의 글로벌 입출력 라인(GIO)을 통해 복수의 데이터뿐만 아니라 서로 다른 테스트 모드 신호를 전달할 수 있다.

구체적으로, 테스트 회로는 테스트 모드 신호(TM_A)를 테스트 진입 신호(TM_SET) 및 테스트 리셋 신호(TM_RESET)에 대응하여 글로벌 입출력 라인(GIO)을 통해 전달하기 위한 테스트 모드 드라이버(410)와 테스트 진입 신호(TM_SET) 및 테스트 리셋 신호(TM_RESET)에 대응하여 글로벌 입출력 라인(GIO)을 통해 전달된 테스트 모드 신호(TM_A)를 래치하기 위한 테스트 모드 래치(420)를 포함한다. 아울러, 테스트 회로는 테스트 모드 래치(420)에 임시 저장된 정보에 대응하여 테스트의 진행을 제어하기 위한 테스트 제어 회로(430)를 더 포함한다.

또한, 데이터 송수신 회로는 읽기 동작시 상기 코어 영역으로부터 출력되는 데이터를 감지 증폭하여 글로벌 입출력 라인(GIO)으로 전달하기 위한 입출력 감지 증폭부(440), 읽기 동작시 글로벌 입출력 라인(GIO)을 통해 전달된 데이터를 외부로 출력하기 위한 입출력 멀티플렉서(450), 쓰기 동작시 외부로부터 입력된 데이터를 감지 증폭하여 글로벌 입출력 라인(GIO)을 통해 전달하기 위한 패드 감지 증폭부(460), 및 쓰기 동작시 글로벌 입출력 라인(GIO)을 통해 전달된 데이터를 코어영역으로 전달하기 위한 쓰기 드라이버(470)를 포함한다.

도 5는 도 4에 도시된 테스트 모드 드라이버(410)를 설명하기 위한 회로도이다.

도시된 바와 같이, 테스트 모드 드라이버(410)는 테스트 리셋 신호(TM_RESET)가 비활성화되면 테스트 모드 신호(TM_A)를 반전 출력하고 테스트 리셋 신호(TM_RESET)가 활성화되면 테스트 모드 신호(TM_A)와 상관없이 논리 하이 레벨인 비활성화 신호를 출력하기 위한 제 1 래치부(412), 테스트 진입 신호(TM_SET)가 활성화되면 제 1 래치부(412)의 출력을 전달하기 위한 논리부(414), 및 논리부(414)의 출력에 따라 테스트 모드 신호(TM_A)에 대응하는 논리 레벨을 글로벌 입출력 라인(GIO)으로 인가하기 위한 구동부(416)를 포함한다.

구체적으로, 제 1 래치부(412)는 입력단과 출력단이 서로 교차 연결된 두 개의 부정 논리합(NOR) 게이트로 구성되어 있다. 제 1 래치부(412)의 출력을 입력받는 논리부(414)는 제 1 래치부(412)의 출력을 반전하기 위한 제 1 인버터, 테스트 진입 신호(TM_SET)가 논리 하이 레벨로 활성화되면 상기 제 1 인버터의 출력을 반전하여 출력하고 테스트 진입 신호(TM_SET)가 비활성화되면 논리 하이 레벨 신호를 출력하기 위한 제 1 논리 게이트, 테스트 진입 신호(TM_SET)가 활성화되면 논리부(414)의 출력을 반전하여 출력하고 테스트 진입 신호(TM_SET)가 비활성화되면 논리 하이 레벨 신호를 출력하기 위한 제 2 논리 게이트, 및 제 2 논리 게이트의 출력을 반전하기 위한 제 2 인버터를 포함한다. 마지막으로, 구동부(416)는 제 1 논리 게이트의 출력에 대응하여 논리 하이 레벨을 상기 글로벌 입출력 라인으로 인가하기 위한 제 1 모스(MOS) 트랜지스터 및 제 2 인버터의 출력에 대응하여 논리 로 우 레벨을 상기 글로벌 입출력 라인으로 인가하기 위한 제 2 모스 트랜지스터를 포함한다.

테스트 진입 신호(TM_SET)가 활성화되고 테스트 리셋 신호(TM_RESET)가 비활성화된 경우 테스트 모드 드라이버(410)는 테스트 명령이 입력되면 테스트 모드 신호(TM_A)를 글로벌 데이터 라인(GIO)으로 출력한다. 즉, 테스트 명령을 디코딩하는 디코더로부터 출력된 테스트 모드 신호(TM_A)는 테스트 리셋 신호(TM_RESET)가 비활성화된 경우 제 1 래치부(412)에 저장되고 테스트 진입 신호(TM_SET)가 활성화되면 전달된다. 또한, 테스트 리셋 신호(TM_RESET)가 활성화되면 제 1 래치부(412)는 리셋된다. 이때, 테스트 모드 드라이버(410)는 내부에 포함된 제 1 래치부(412)를 통해 테스트 모드 신호(TM_A)를 저장하는데 이는 복수의 테스트 모드를 동시에 혹은 병렬로 적용할 수 있도록 하기 위한 것이다. 즉, 본 발명에 따른 반도체 메모리 장치는 다수개의 글로벌 입출력 라인(GIO)을 통해 서로 다른 복수의 테스트 모드에 대한 정보를 동시에 혹은 병렬로 전달할 수 있다. 또한, 글로벌 입출력 라인(GIO)이 테스트 명령 입력시에만 테스트 동작에 사용되므로 모드 레지스터 세트(Mode Register Set, MRS)를 통해 생성되는 테스트 리셋 신호(TM_RESET)를 통해 제 1 래치부(412)를 리셋함으로써 테스트 모드에 대한 정보 전달을 종료할 수 있다.

도 6은 도 4에 도시된 테스트 모드 래치(420)를 설명하기 위한 회로도이다.

도시된 바와 같이, 테스트 모드 래치(420)는 테스트 진입 신호(TM_SET)에 대응하여 글로벌 입출력 라인(GIO)을 통해 입력되는 테스트 모드 신호(TM_A)를 전달하기 위한 전달 게이트(422), 테스트 리셋 신호(TM_RESET)가 비활성화되면 테스트 모드 신호(TM_A)를 반전 출력하고 테스트 리셋 신호(TM_RESET)가 활성화되면 논리 하이 레벨인 비활성화 신호를 출력하기 위한 제 2 래치부(424), 및 제 2 래치부(424)의 출력을 반전 신호를 출력하기 위한 인버터(426)를 포함한다.

동작을 살펴보면, 테스트 진입 신호(TM_SET)가 활성화된 때 글로벌 입출력 라인(GIO)을 통해 테스트 모드 드라이버(410)로부터 전달된 테스트 모드 신호(TM_A)는 전송 게이트(422)를 통과하여 제 2 래치부(424)에 저장된다. 제 2 래치부(424)는 제 1 래치부(424)와 마찬가지로 모드 레지스터 세트(MRS)를 통해 생성되는 테스트 리셋 신호(TM_RESET)를 통해 리셋된다.

도 7은 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

도시된 바와 같이, 모드 레지스터 세트(MRS)에서 출력된 명령을 통해 활성화된 테스트 리셋 신호(TM_RESET)에 의해 테스트 회로는 모두 초기화되고, 액티브 명령(ACT)에 따라 반도체 메모리 장치는 쓰기(WT) 혹은 읽기(RD) 동작을 진행한 후 프리차지 동작(PCG)을 수행한다. 이후, 테스트 명령(TMRS)이 입력되면 테스트 진입 신호(TM_SET)가 활성화되고 테스트 명령(TMRS)과 함께 입력된 테스트 모드(TEST MODE A, B ENTRY)에 대응하는 테스트 모드 신호가 활성화되어 반도체 메모리 장치 내부의 테스트 제어 회로로 전달된다.

이때 테스트는 그 목적과 동작 환경에 따라 입력되는 테스트 모드에 따라 각각 개별적으로 테스트가 이루어질 수도 있고, 도시된 바와 같이 복수의 테스트 모드에서 동시에 테스트가 이루어질 수도 있다. 이때, 다수개의 글로벌 입출력 라인(GIO)을 통해 각각의 테스트 모드에 대응하는 테스트 모드 신호(TM SIGNAL A & B)가 전달된다. 도 7은 첫 번째 테스트 명령(TMRS)과 함께 인가된 테스트 모드(TEST MODE A ENTRY)에 대한 정보를 담은 테스트 모드 신호(TM SIGNAL A)를 글로벌 입출력 라인(GIO)을 통해 전달하고, 이후 두 번째 테스트 명령(TMRS)과 함께 인가된 테스트 모드 (TEST MODE B ENTRY)에 대한 정보를 담은 테스트 모드 신호(TM SIGNAL B)를 다른 글로벌 입출력 라인(GIO)을 통해 전달함과 동시에 래치되어 있던 테스트 모드 신호(TM SIGNAL A) 역시 계속 전달되고 있음을 보여준다. 한편 테스트 진입 신호(TM_SET)가 비활성화된 후 액티브 명령(ACT)에 의한 쓰기(WT) 및 읽기(RD) 동작에서 글로벌 입출력 라인(GIO)은 쓰기(WT) 및 읽기(RD) 동작에 대응하는 쓰기 데이터(WT DATA) 및 읽기 데이터(RD DATA)를 전달한다. 마지막으로, 모드 레지스터 세트(MRS)에서 출력된 명령을 통해 활성화된 테스트 리셋 신호(TM_RESET)에 의해 테스트 모드는 종료된다.

최근 반도체 메모리 장치는 저장 용량이 증가하고 및 동작 속도가 빨라짐에 따라 불량분석을 용이하게 하고 나아가 개발기간을 단축하기 위해 새로 적용되는 테스트의 종류의 수가 늘어나는 만큼 각각의 테스트에 대응하는 다양한 테스트 모드에 관한 정보를 전달하기 위한 배선의 수 및 데이터가 입출력되는 속도가 빨라지면서 데이터를 전달하는 글로벌 입출력 라인의 수가 더 많이 요구되지만, 본 발명에 따른 반도체 메모리 장치에서는 테스트 모드 신호와 데이터를 글로벌 입출력 라인을 통해 전달할 수 있도록 한다.

예를 들어, 반도체 메모리 장치의 동작 속도가 빨라지면서, X16으로 동작하는 DDR 반도체 메모리 장치의 경우 글로벌 입출력 라인(GIO)의 수가 32개이지만 DDR2 반도체 메모리 장치의 경우는 64개, DDR3 반도체 메모리 장치의 경우는 128개의 글로벌 입출력 라인(GIO)이 요구되고 있는데, 기하급수적으로 늘어나는 글로벌 입출력 라인(GIO)을 통해 테스트 모드 신호를 전달할 수 있도록 함으로써 테스트 모드 신호만을 전달하기 위한 배선의 수를 줄일 수 있게 되었다. 이로 인하여, 반도체 메모리 장치 내 글로벌 입출력 라인을 배치하기 위한 면적에 설계 마진이 확보되고 전체 칩 사이즈를 줄일 수 있게 된다. 결과적으로, 반도체 메모리 장치의 동작 환경 및 성능에 의해 결정되어 있는 글로벌 입출력 라인을 통해 전달되는 테스트 모드 신호가 늘어날수록 테스트 모드 신호를 전달하기 위한 배선의 수를 줄일 수 있고 반도체 메모리 장치의 전체 크기도 줄어들 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 5는 도 4에 도시된 테스트 모드 드라이버를 설명하기 위한 회로도이다.

도 6은 도 4에 도시된 테스트 모드 래치를 설명하기 위한 회로도이다.

Claims

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테스트시 테스트 모드 신호를 테스트 진입 신호 및 테스트 리셋 신호에 대응하여 글로벌 입출력 라인을 통해 전달하기 위한 테스트 모드 드라이버;

상기 테스트 진입 신호 및 상기 테스트 리셋 신호에 대응하여 상기 글로벌 입출력 라인을 통해 전달된 상기 테스트 모드 신호를 래치하기 위한 테스트 모드 래치; 및

읽기 혹은 쓰기 동작 시 상기 글로벌 입출력 라인을 통해 코어 영역과 주변 영역 사이 데이터를 전달하기 위한 데이터 송수신 회로를 포함하며,

상기 테스트 모드 드라이버는,

상기 테스트 리셋 신호가 비활성화되면 상기 테스트 모드 신호를 반전 출력하고 상기 테스트 리셋 신호가 활성화되면 논리 하이 레벨인 비활성화 신호를 출력하기 위한 제 1 래치부;

상기 테스트 진입 신호가 활성화되면 상기 제 1 래치부의 출력을 전달하기 위한 논리부; 및

상기 논리부의 출력에 따라 상기 테스트 모드 신호에 대응하는 논리 레벨을 상기 글로벌 입출력 라인으로 인가하기 위한 구동부를 포함하는 반도체 메모리 장치.
제 12항에 있어서,

상기 제 1 래치부는 입력단과 출력단이 서로 교차 연결된 두 개의 부정 논리합(NOR) 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치.
제 12항에 있어서,

상기 논리부는

상기 제 1 래치부의 출력을 반전하기 위한 제 1 인버터;

상기 테스트 진입 신호가 활성화되면 상기 제 1 인버터의 출력을 반전하여 출력하고 상기 테스트 진입 신호가 비활성화되면 논리 하이 레벨 신호를 출력하기 위한 제 1 논리 게이트;

상기 테스트 진입 신호가 활성화되면 상기 논리부의 출력을 반전하여 출력하고 상기 테스트 진입 신호가 비활성화되면 논리 하이 레벨 신호를 출력하기 위한 제 2 논리 게이트; 및

상기 제 2 논리 게이트의 출력을 반전하기 위한 제 2 인버터를 포함하는 반도체 메모리 장치.
제 14항에 있어서,

상기 구동부는

상기 제 1 논리 게이트의 출력에 대응하여 논리 하이 레벨을 상기 글로벌 입출력 라인으로 인가하기 위한 제 1 모스(MOS) 트랜지스터; 및

상기 제 2 인버터의 출력에 대응하여 논리 로우 레벨을 상기 글로벌 입출력 라인으로 인가하기 위한 제 2 모스 트랜지스터를 포함하는 반도체 메모리 장치.
제 12항에 있어서,

상기 테스트 모드 래치는

상기 테스트 진입 신호에 대응하여 상기 글로벌 입출력 라인을 통해 입력되는 상기 테스트 모드 신호를 전달하기 위한 전달 게이트;

상기 테스트 리셋 신호가 비활성화되면 상기 테스트 모드 신호를 반전 출력하고 상기 테스트 리셋 신호가 활성화되면 논리 하이 레벨인 비활성화 신호를 출력하기 위한 제 2 래치부; 및

상기 제 2 래치부의 출력을 반전 신호를 출력하기 위한 인버터를 포함하는 반도체 메모리 장치.
제 16항에 있어서,

상기 제 2 래치부는 입력단과 출력단이 서로 교차 연결된 두 개의 부정 논리합(NOR) 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치.
제 12항에 있어서,

각각의 글로벌 입출력 라인을 통해 서로 다른 복수의 테스트 모드 신호가 전달되어 상기 복수의 테스트 모드 신호에 대응하는 테스트가 동시에 혹은 병렬로 수행될 수 있는 것을 특징으로 하는 반도체 메모리 장치.
제 12항에 있어서,

상기 데이터 송수신 회로는

상기 읽기 동작시 상기 코어 영역으로부터 출력되는 데이터를 감지 증폭하여 상기 글로벌 입출력 라인으로 전달하기 위한 입출력 감지 증폭부;

상기 읽기 동작시 상기 글로벌 입출력 라인을 통해 전달된 데이터를 외부로 출력하기 위한 입출력 멀티플렉서;

상기 쓰기 동작시 외부로부터 입력된 데이터를 감지 증폭하여 상기 글로벌 입출력 라인을 통해 전달하기 위한 패드 감지 증폭부; 및

상기 쓰기 동작시 상기 글로벌 입출력 라인을 통해 전달된 데이터를 상기 코어영역으로 전달하기 위한 쓰기 드라이버를 포함하는 반도체 메모리 장치.