JP2003208799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003208799A JP2003208799A JP2002004628A JP2002004628A JP2003208799A JP 2003208799 A JP2003208799 A JP 2003208799A JP 2002004628 A JP2002004628 A JP 2002004628A JP 2002004628 A JP2002004628 A JP 2002004628A JP 2003208799 A JP2003208799 A JP 2003208799A
- Authority
- JP
- Japan
- Prior art keywords
- column
- signal
- data line
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 相補内部データ線間の電圧ストレス加速試験
に要する時間を短縮する。 【解決手段】 列系制御回路（４）と、制御回路（８）
からのテストモード信号（ＴＭ）の活性化時、列系回路
（６）に含まれる相補内部データ線に持続的に電圧スト
レスを印加するように、列系回路（６）の動作を制御す
る。具体的に、データ線を駆動するライトドライバを強
制的に非活性状態に維持して、センスアンプを内部デー
タ線に接続する、列選択動作を禁止して、内部データ線
をライトドライバに従って強制的に持続的に駆動する、
または内部データ線に電圧設定回路を接続し、テスト時
この内部データ線に電圧設定回路からに従って内部デー
タ線の電圧ストレスを加速する。繰返しデータ書込動作
を行なう必要がなく、連続的に内部データ線に相補デー
タ線間電圧ストレスを印加することができ、相補データ
線間電圧ストレス試験に要する時間を短縮することがで
きる。
に要する時間を短縮する。 【解決手段】 列系制御回路（４）と、制御回路（８）
からのテストモード信号（ＴＭ）の活性化時、列系回路
（６）に含まれる相補内部データ線に持続的に電圧スト
レスを印加するように、列系回路（６）の動作を制御す
る。具体的に、データ線を駆動するライトドライバを強
制的に非活性状態に維持して、センスアンプを内部デー
タ線に接続する、列選択動作を禁止して、内部データ線
をライトドライバに従って強制的に持続的に駆動する、
または内部データ線に電圧設定回路を接続し、テスト時
この内部データ線に電圧設定回路からに従って内部デー
タ線の電圧ストレスを加速する。繰返しデータ書込動作
を行なう必要がなく、連続的に内部データ線に相補デー
タ線間電圧ストレスを印加することができ、相補データ
線間電圧ストレス試験に要する時間を短縮することがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、内部データ線を駆動するための回路の構
成に関する。より特定的には、この発明は、相補内部デ
ータ線間のストレスを加速するための構成に関する。
に関し、特に、内部データ線を駆動するための回路の構
成に関する。より特定的には、この発明は、相補内部デ
ータ線間のストレスを加速するための構成に関する。
【０００２】
【従来の技術】図２６は、従来の半導体記憶装置の要部
の構成を概略的に示す図である。図２６において、メモ
リアレイＭＡは、複数のメモリサブブロックＭＳＢに分
割される。これらのメモリサブブロックＭＳＢは、行お
よび列方向に整列して配置される。行方向に整列して配
置されるメモリサブブロックが行ブロックＲＢＫを構成
し、図２６においては、メモリアレイＭＡは、列方向に
沿って、行ブロックＲＢＫ０−ＲＢＫｍに分割される。
また、列方向に整列して配置されるメモリサブブロック
ＭＳＢが列ブロックＣＢＫを構成し、図２６において
は、メモリアレイＭＡが、列ブロックＣＢＫ０−ＣＢＫ
ｎに分割される。
の構成を概略的に示す図である。図２６において、メモ
リアレイＭＡは、複数のメモリサブブロックＭＳＢに分
割される。これらのメモリサブブロックＭＳＢは、行お
よび列方向に整列して配置される。行方向に整列して配
置されるメモリサブブロックが行ブロックＲＢＫを構成
し、図２６においては、メモリアレイＭＡは、列方向に
沿って、行ブロックＲＢＫ０−ＲＢＫｍに分割される。
また、列方向に整列して配置されるメモリサブブロック
ＭＳＢが列ブロックＣＢＫを構成し、図２６において
は、メモリアレイＭＡが、列ブロックＣＢＫ０−ＣＢＫ
ｎに分割される。
【０００３】列ブロックＣＢＫ０−ＣＢＫｎそれぞれに
対応して、内部データの書込／読出を行なうための書込
／読出回路ＰＷ０−ＰＷｎが配置される。これらの書込
／読出回路ＰＷ０−ＰＷｎは、複数ビットの幅を有する
データバスＤＢＳを介して入出力回路ＩＯＫに結合され
る。
対応して、内部データの書込／読出を行なうための書込
／読出回路ＰＷ０−ＰＷｎが配置される。これらの書込
／読出回路ＰＷ０−ＰＷｎは、複数ビットの幅を有する
データバスＤＢＳを介して入出力回路ＩＯＫに結合され
る。
【０００４】この図２６に示す半導体記憶装置におい
て、列ブロック単位でデータのアクセスが行なわれる。
列ブロックＣＢＫ０−ＣＢＫｎのうち、１または複数の
所定数の列ブロックが同時に選択され、選択列ブロック
に対して配置される書込／読出回路が選択的に活性化さ
れて、内部データの書込／読出が行なわれる。
て、列ブロック単位でデータのアクセスが行なわれる。
列ブロックＣＢＫ０−ＣＢＫｎのうち、１または複数の
所定数の列ブロックが同時に選択され、選択列ブロック
に対して配置される書込／読出回路が選択的に活性化さ
れて、内部データの書込／読出が行なわれる。
【０００５】一方、行選択時においては、行ブロック単
位でメモリセル行の選択が行なわれる。この行選択時に
おいても、行ブロックＲＢＫ０−ＲＢＫｍのうち、１ま
たは複数の行ブロックが活性化される。
位でメモリセル行の選択が行なわれる。この行選択時に
おいても、行ブロックＲＢＫ０−ＲＢＫｍのうち、１ま
たは複数の行ブロックが活性化される。
【０００６】図２７は、１つのメモリサブアレイＭＳＢ
と対応の内部データ線の構成を概略的に示す図である。
図２７においては、２ビットの内部データを伝達する内
部データ線に関連する部分の構成を一例として示す。こ
の内部データ線のバス幅は、任意である。
と対応の内部データ線の構成を概略的に示す図である。
図２７においては、２ビットの内部データを伝達する内
部データ線に関連する部分の構成を一例として示す。こ
の内部データ線のバス幅は、任意である。
【０００７】図２７において、メモリサブアレイＭＳＢ
は、行列状に配列される複数のメモリセルＭＣと、メモ
リセル列それぞれに対応して配置され、各々に対応の列
のメモリセルが接続する複数のビット線ＢＬおよび／Ｂ
Ｌと、メモリセル行それぞれに対応して配置され、各々
に対応の行のメモリセルが接続するワード線ＷＬを含
む。ビット線ＢＬおよび／ＢＬは、対を成して配設さ
れ、相補データを転送する。図２７においては、２行２
列に配列されるメモリセルＭＣと、２行のメモリセルに
対応して配置されるワード線ＷＬａおよびＷＬｂと、２
列のメモリセルに対応して配置されるビット線対ＢＬ
ａ，ＺＢＬａおよびＢＬｂ，ＺＢＬｂを代表的に示す。
は、行列状に配列される複数のメモリセルＭＣと、メモ
リセル列それぞれに対応して配置され、各々に対応の列
のメモリセルが接続する複数のビット線ＢＬおよび／Ｂ
Ｌと、メモリセル行それぞれに対応して配置され、各々
に対応の行のメモリセルが接続するワード線ＷＬを含
む。ビット線ＢＬおよび／ＢＬは、対を成して配設さ
れ、相補データを転送する。図２７においては、２行２
列に配列されるメモリセルＭＣと、２行のメモリセルに
対応して配置されるワード線ＷＬａおよびＷＬｂと、２
列のメモリセルに対応して配置されるビット線対ＢＬ
ａ，ＺＢＬａおよびＢＬｂ，ＺＢＬｂを代表的に示す。
【０００８】メモリセルＭＣは、ビット線ＢＬおよびＺ
ＢＬの対の一方とワード線ＷＬの交差部に対応して配置
される。図２７において、ワード線ＷＬａとビット線Ｂ
ＬａおよびＢＬｂの交差部に対応してメモリセルＭＣが
配置され、ワード線ＷＬｂとビット線ＺＢＬａおよびＺ
ＢＬｂの交差部に対応してメモリセルＭＣが配置され
る。
ＢＬの対の一方とワード線ＷＬの交差部に対応して配置
される。図２７において、ワード線ＷＬａとビット線Ｂ
ＬａおよびＢＬｂの交差部に対応してメモリセルＭＣが
配置され、ワード線ＷＬｂとビット線ＺＢＬａおよびＺ
ＢＬｂの交差部に対応してメモリセルＭＣが配置され
る。
【０００９】メモリセルＭＣは、情報を記憶するキャパ
シタＭＱと、対応のワード線ＷＬ（ワード線を総称的に
示す）上の信号に従って対応のキャパシタＭＱを対応の
ビット線ＢＬまたはＺＢＬに接続するアクセストランジ
スタＮＴを含む。ここで、ビット線ＢＬおよびＺＢＬ
は、図示されるビット線ＢＬａ，ＢＬｂおよびＺＢＬ
ａ、ＺＢＬｂを総称的に示す。アクセストランジスタＭ
Ｔは、ＮチャネルＭＯＳ（絶縁ゲート型電界効果）トラ
ンジスタで構成される。
シタＭＱと、対応のワード線ＷＬ（ワード線を総称的に
示す）上の信号に従って対応のキャパシタＭＱを対応の
ビット線ＢＬまたはＺＢＬに接続するアクセストランジ
スタＮＴを含む。ここで、ビット線ＢＬおよびＺＢＬ
は、図示されるビット線ＢＬａ，ＢＬｂおよびＺＢＬ
ａ、ＺＢＬｂを総称的に示す。アクセストランジスタＭ
Ｔは、ＮチャネルＭＯＳ（絶縁ゲート型電界効果）トラ
ンジスタで構成される。
【００１０】ビット線対ＢＬおよびＺＢＬに対応してセ
ンスアンプＳＡが配置される。センスアンプＳＡは、セ
ンスアンプ活性化信号ＳＡＥの活性化時活性化され、対
応のビット線対ＢＬおよびＺＢＬの電位を差動的に増幅
しかつラッチする。センスアンプＳＡは、通常、交差結
合されるＰチャネルＭＯＳトランジスタで構成されるＰ
センスアンプと、交差結合されるＮチャネルＭＯＳトラ
ンジスタで構成されるＮセンスアンプを含む。センスア
ンプ活性化信号ＳＡＥは、したがって、Ｐセンスアンプ
を活性化する信号と、Ｎセンスアンプを活性化する信号
とを含む。
ンスアンプＳＡが配置される。センスアンプＳＡは、セ
ンスアンプ活性化信号ＳＡＥの活性化時活性化され、対
応のビット線対ＢＬおよびＺＢＬの電位を差動的に増幅
しかつラッチする。センスアンプＳＡは、通常、交差結
合されるＰチャネルＭＯＳトランジスタで構成されるＰ
センスアンプと、交差結合されるＮチャネルＭＯＳトラ
ンジスタで構成されるＮセンスアンプを含む。センスア
ンプ活性化信号ＳＡＥは、したがって、Ｐセンスアンプ
を活性化する信号と、Ｎセンスアンプを活性化する信号
とを含む。
【００１１】ビット線対ＢＬａおよびＺＢＬａに対し
て、列選択信号ＣＳＬに従ってビット線ＢＬａおよびＺ
ＢＬａをローカルデータ線ＬＩＯ０およびＺＬＩＯ０に
接続する列選択ゲートＣＳＧａが配置される。また、ビ
ット線ＢＬｂおよびＺＢＬｂに対し、同様、列選択信号
ＣＳＬに従って導通し、導通時、ビット線ＢＬｂおよび
ＺＢＬｂをローカルデータ線ＬＩＯ１およびＺＬＩＯ１
に接続する列選択ゲートＣＳＧｂが配置される。
て、列選択信号ＣＳＬに従ってビット線ＢＬａおよびＺ
ＢＬａをローカルデータ線ＬＩＯ０およびＺＬＩＯ０に
接続する列選択ゲートＣＳＧａが配置される。また、ビ
ット線ＢＬｂおよびＺＢＬｂに対し、同様、列選択信号
ＣＳＬに従って導通し、導通時、ビット線ＢＬｂおよび
ＺＢＬｂをローカルデータ線ＬＩＯ１およびＺＬＩＯ１
に接続する列選択ゲートＣＳＧｂが配置される。
【００１２】ローカルデータ線ＬＩＯ０，ＺＬＩＯ０，
ＬＩＯ１およびＺＬＩＯ１は、列ブロック単位で各メモ
リサブブロック単位で配置される。ローカルデータ線Ｌ
ＩＯおよびＺＬＩＯ（ＬＩＯ０，ＬＩＯ１およびＺＬＩ
Ｏ０，ＺＬＩＯ１を総称的に示す）は、行ブロック選択
時において、この選択行ブロック内のメモリサブブロッ
クに対して配置されたローカルデータ線ＬＩＯおよびＺ
ＬＩＯが、後に説明する対応のグローバルデータ線に結
合される。
ＬＩＯ１およびＺＬＩＯ１は、列ブロック単位で各メモ
リサブブロック単位で配置される。ローカルデータ線Ｌ
ＩＯおよびＺＬＩＯ（ＬＩＯ０，ＬＩＯ１およびＺＬＩ
Ｏ０，ＺＬＩＯ１を総称的に示す）は、行ブロック選択
時において、この選択行ブロック内のメモリサブブロッ
クに対して配置されたローカルデータ線ＬＩＯおよびＺ
ＬＩＯが、後に説明する対応のグローバルデータ線に結
合される。
【００１３】ローカルデータ線ＬＩＯ０およびＺＬＩＯ
０に対して、ローカルデータ線イコライズ指示信号ＬＩ
ＯＥＱに応答するイコライズトランジスタＬＱ０が配置
され、ローカルデータ線ＬＩＯ１およびＺＬＩＯ１に対
し、同様、ローカルデータ線イコライズ指示信号ＬＩＯ
ＥＱに応答するイコライズトランジスタＬＱ１が配置さ
れる。イコライズトランジスタＬＱ０は、導通時、ロー
カルデータ線ＬＩＯ０およびＺＬＩＯ０を電気的に短絡
し、イコライズトランジスタＬＱ１は、ローカルデータ
線ＬＩＯ１およびＺＬＩＯ１を、導通時、電気的に短絡
する。
０に対して、ローカルデータ線イコライズ指示信号ＬＩ
ＯＥＱに応答するイコライズトランジスタＬＱ０が配置
され、ローカルデータ線ＬＩＯ１およびＺＬＩＯ１に対
し、同様、ローカルデータ線イコライズ指示信号ＬＩＯ
ＥＱに応答するイコライズトランジスタＬＱ１が配置さ
れる。イコライズトランジスタＬＱ０は、導通時、ロー
カルデータ線ＬＩＯ０およびＺＬＩＯ０を電気的に短絡
し、イコライズトランジスタＬＱ１は、ローカルデータ
線ＬＩＯ１およびＺＬＩＯ１を、導通時、電気的に短絡
する。
【００１４】ローカルデータ線ＬＩＯ０，ＺＬＩＯ０お
よびＬＩＯ１，ＺＬＩＯ１は、ＩＯ選択ゲートＩＯＧ０
およびＩＯＧ１を介してグローバルデータ線ＧＩＯ０，
ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１に電気的に結合
される。このＩＯ選択ゲートＩＯＧ０およびＩＯＧ１
は、選択行ブロックに対して活性化されるＩＯ選択信号
ＩＯＳＥＬの活性化時導通し、これらのローカルデータ
線ＬＩＯ０，ＺＬＩＯ０およびＬＩＯ１，ＺＬＩＯ１
を、それぞれ、グローバルデータ線ＧＩＯ０，ＺＧＩＯ
０およびＧＩＯ１，ＺＧＩＯ１に接続する。
よびＬＩＯ１，ＺＬＩＯ１は、ＩＯ選択ゲートＩＯＧ０
およびＩＯＧ１を介してグローバルデータ線ＧＩＯ０，
ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１に電気的に結合
される。このＩＯ選択ゲートＩＯＧ０およびＩＯＧ１
は、選択行ブロックに対して活性化されるＩＯ選択信号
ＩＯＳＥＬの活性化時導通し、これらのローカルデータ
線ＬＩＯ０，ＺＬＩＯ０およびＬＩＯ１，ＺＬＩＯ１
を、それぞれ、グローバルデータ線ＧＩＯ０，ＺＧＩＯ
０およびＧＩＯ１，ＺＧＩＯ１に接続する。
【００１５】グローバルデータ線ＧＩＯ０，ＺＧＩＯ０
およびＧＩＯ１，ＺＧＩＯ１は、列ブロックに含まれる
メモリサブブロックに共通に配置される。対応の列ブロ
ックにおいて、このグローバルデータ線ＧＩＯ０，ＺＧ
ＩＯ０，ＧＩＯ１およびＺＧＩＯ１に対し１つのメモリ
行ブロックが選択されて、対応の行ブロックに含まれる
メモリサブブロックに対して設けられるローカルデータ
線がグローバルデータ線に電気的に接続される。
およびＧＩＯ１，ＺＧＩＯ１は、列ブロックに含まれる
メモリサブブロックに共通に配置される。対応の列ブロ
ックにおいて、このグローバルデータ線ＧＩＯ０，ＺＧ
ＩＯ０，ＧＩＯ１およびＺＧＩＯ１に対し１つのメモリ
行ブロックが選択されて、対応の行ブロックに含まれる
メモリサブブロックに対して設けられるローカルデータ
線がグローバルデータ線に電気的に接続される。
【００１６】このグローバルデータ線ＧＩＯ０およびＺ
ＧＩＯ０に対して、グローバルデータ線ＧＩＯ０，ＺＧ
ＩＯ０を電気的にイコライズするためのイコライズトラ
ンジスタＧＱ０と、データ読出時、グローバルデータ線
ＧＩＯ０およびＺＧＩＯ０の電位をプルアップするため
のプルアップ回路ＰＵＧ０が設けられる。同様、グロー
バルデータ線ＧＩＯ１およびＺＧＩＯ１に対し、イコラ
イズトランジスタＧＱ１およびプルアップ回路ＰＵＧ１
が配置される。
ＧＩＯ０に対して、グローバルデータ線ＧＩＯ０，ＺＧ
ＩＯ０を電気的にイコライズするためのイコライズトラ
ンジスタＧＱ０と、データ読出時、グローバルデータ線
ＧＩＯ０およびＺＧＩＯ０の電位をプルアップするため
のプルアップ回路ＰＵＧ０が設けられる。同様、グロー
バルデータ線ＧＩＯ１およびＺＧＩＯ１に対し、イコラ
イズトランジスタＧＱ１およびプルアップ回路ＰＵＧ１
が配置される。
【００１７】これらのイコライズトランジスタＧＱ０お
よびＧＱ１は、グローバルデータ線イコライズ指示信号
ＧＩＯＥＱの活性化時導通状態となる。プルアップ回路
ＰＵＧ０およびＰＵＧ１は、列ブロック選択信号ＣＢＳ
が、活性状態のとき活性化され、グローバルデータ線Ｇ
ＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１を、電
源電圧レベルにその電位をプルアップし、データ読出時
のグローバルデータ線ＧＩＯ０，ＺＧＩＯ０およびＧＩ
Ｏ１，ＺＧＩＯ１の電圧振幅を小さくし、小振幅の読出
信号を伝達し、高速のデータ読出を実現する。
よびＧＱ１は、グローバルデータ線イコライズ指示信号
ＧＩＯＥＱの活性化時導通状態となる。プルアップ回路
ＰＵＧ０およびＰＵＧ１は、列ブロック選択信号ＣＢＳ
が、活性状態のとき活性化され、グローバルデータ線Ｇ
ＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１を、電
源電圧レベルにその電位をプルアップし、データ読出時
のグローバルデータ線ＧＩＯ０，ＺＧＩＯ０およびＧＩ
Ｏ１，ＺＧＩＯ１の電圧振幅を小さくし、小振幅の読出
信号を伝達し、高速のデータ読出を実現する。
【００１８】データ書込時においては、この列ブロック
選択信号ＣＢＳは、選択列ブロックに対しては、非活性
状態に維持され、書込データに従って、グローバルデー
タ線ＧＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１
は、電源電圧レベルおよび接地電圧レベルに駆動され
る。
選択信号ＣＢＳは、選択列ブロックに対しては、非活性
状態に維持され、書込データに従って、グローバルデー
タ線ＧＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１
は、電源電圧レベルおよび接地電圧レベルに駆動され
る。
【００１９】これらのグローバルデータ線ＧＩＯ０，Ｚ
ＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１の書込データに応
じた駆動は、それぞれ、ライトドライバＷＲＤ０および
ＷＲＤ１により行なわれる。これらのライトドライバＷ
ＲＤ０およびＷＲＤ１は、ライトドライバイネーブル信
号ＷＤＥの活性化時、データバスＤＢＳのデータバス線
ＤＢ０およびＤＢ１上に伝達されるデータに従って相補
書込データを生成し、それぞれ、グローバルデータ線Ｇ
ＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１を駆動
する。このライトドライバイネーブル信号ＷＤＥは、選
択列ブロックに対してのみ活性化される。
ＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１の書込データに応
じた駆動は、それぞれ、ライトドライバＷＲＤ０および
ＷＲＤ１により行なわれる。これらのライトドライバＷ
ＲＤ０およびＷＲＤ１は、ライトドライバイネーブル信
号ＷＤＥの活性化時、データバスＤＢＳのデータバス線
ＤＢ０およびＤＢ１上に伝達されるデータに従って相補
書込データを生成し、それぞれ、グローバルデータ線Ｇ
ＩＯ０，ＺＧＩＯ０およびＧＩＯ１，ＺＧＩＯ１を駆動
する。このライトドライバイネーブル信号ＷＤＥは、選
択列ブロックに対してのみ活性化される。
【００２０】図２８は、図２７に示す半導体記憶装置の
データ書込時の動作を示す信号波形図である。以下、図
２８を参照して、図２７に示す半導体記憶装置のデータ
書込時の動作について簡単に説明する。
データ書込時の動作を示す信号波形図である。以下、図
２８を参照して、図２７に示す半導体記憶装置のデータ
書込時の動作について簡単に説明する。
【００２１】外部からの行選択動作指示信号に従ってア
レイ活性化信号ＲＡＣＴが活性状態へ駆動され、この半
導体記憶装置において行選択動作が開始される。このア
レイ活性化信号ＲＡＣＴが活性化されると、外部から与
えられたアドレス信号に従ってメモリセル行の選択動作
が行なわれ、選択行ブロックにおいてアドレス指定され
た行に対応して配置されたワード線ＷＬが選択状態へ駆
動され、その電圧レベルが上昇する。
レイ活性化信号ＲＡＣＴが活性状態へ駆動され、この半
導体記憶装置において行選択動作が開始される。このア
レイ活性化信号ＲＡＣＴが活性化されると、外部から与
えられたアドレス信号に従ってメモリセル行の選択動作
が行なわれ、選択行ブロックにおいてアドレス指定され
た行に対応して配置されたワード線ＷＬが選択状態へ駆
動され、その電圧レベルが上昇する。
【００２２】選択ワード線ＷＬの電圧レベルが上昇する
と、選択ワード線ＷＬに接続されるメモリセルのアクセ
ストランジスタＭＴが導通し、対応のキャパシタＭＱに
格納されたデータが、対応のビット線ＢＬまたはＺＢＬ
に伝達される。ビット線ＢＬおよびＺＢＬは、スタンバ
イサイクル時においては図示しないビット線イコライズ
回路により、中間電圧レベルに維持されており、このア
レイ活性化信号ＲＡＣＴの活性化に従って、ビット線Ｂ
ＬおよびＺＢＬに対するイコライズ動作が停止される。
ビット線ＢＬおよびＺＢＬの一方にメモリセルの記憶デ
ータが読み出され、他方のビット線はプリチャージ電圧
レベルを維持する。したがって、ビット線ＢＬおよびＺ
ＢＬに、メモリセルの記憶データに応じた電位差が生じ
る。
と、選択ワード線ＷＬに接続されるメモリセルのアクセ
ストランジスタＭＴが導通し、対応のキャパシタＭＱに
格納されたデータが、対応のビット線ＢＬまたはＺＢＬ
に伝達される。ビット線ＢＬおよびＺＢＬは、スタンバ
イサイクル時においては図示しないビット線イコライズ
回路により、中間電圧レベルに維持されており、このア
レイ活性化信号ＲＡＣＴの活性化に従って、ビット線Ｂ
ＬおよびＺＢＬに対するイコライズ動作が停止される。
ビット線ＢＬおよびＺＢＬの一方にメモリセルの記憶デ
ータが読み出され、他方のビット線はプリチャージ電圧
レベルを維持する。したがって、ビット線ＢＬおよびＺ
ＢＬに、メモリセルの記憶データに応じた電位差が生じ
る。
【００２３】ビット線ＢＬおよびＺＢＬの電圧差が十分
に拡大されると、次いで、センスアンプ活性化信号ＳＡ
Ｅが活性化され、ビット線ＢＬおよびＺＢＬに生じた電
圧が、対応のセンスアンプＳＡにより差動増幅されて、
ビット線ＢＬおよびＺＢＬが読出データに応じて、電源
電圧Ｖｃｃｓおよび接地電圧レベルに駆動されてラッチ
される。
に拡大されると、次いで、センスアンプ活性化信号ＳＡ
Ｅが活性化され、ビット線ＢＬおよびＺＢＬに生じた電
圧が、対応のセンスアンプＳＡにより差動増幅されて、
ビット線ＢＬおよびＺＢＬが読出データに応じて、電源
電圧Ｖｃｃｓおよび接地電圧レベルに駆動されてラッチ
される。
【００２４】この行選択動作時においては、列選択およ
び内部データの書込／読出に関連する回路部分は、スタ
ンバイサイクルと同じプリチャージ状態を維持してい
る。
び内部データの書込／読出に関連する回路部分は、スタ
ンバイサイクルと同じプリチャージ状態を維持してい
る。
【００２５】通常のＤＲＡＭ（ダイナミック・ランダム
・アクセスメモリ）においては、行選択を行なうロウア
クセス指示と列選択およびデータの書込／読出を指示す
る列アクセス指示は、時分割的に与えられる。しかしな
がら、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）と互換性を有するインタフェイスを有するＤＲ
ＡＭにおいては、１つのアクセス指示により行アクセス
指示と列アクセス指示とが同時に与えられ、内部で時分
割的に行選択動作と列選択動作とが実行される。従っ
て、上述の動作説明においては、行アクセス指示と列ア
クセス指示とが同時に与えられ、内部で、行選択動作と
列選択動作が時分割的に行なわれる構成であっても良
い。
・アクセスメモリ）においては、行選択を行なうロウア
クセス指示と列選択およびデータの書込／読出を指示す
る列アクセス指示は、時分割的に与えられる。しかしな
がら、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）と互換性を有するインタフェイスを有するＤＲ
ＡＭにおいては、１つのアクセス指示により行アクセス
指示と列アクセス指示とが同時に与えられ、内部で時分
割的に行選択動作と列選択動作とが実行される。従っ
て、上述の動作説明においては、行アクセス指示と列ア
クセス指示とが同時に与えられ、内部で、行選択動作と
列選択動作が時分割的に行なわれる構成であっても良
い。
【００２６】センスアンプによるセンス動作が完了する
と、列アクセス指示に従って、列選択動作活性化信号Ｃ
ＡＣＴが活性化される。この列選択動作活性化信号ＣＡ
ＣＴが活性化されると、既に与えられている行アドレス
信号に従って選択された行ブロックに対応するＩＯ選択
信号ＩＯＳＥＬがＨレベルとなり、またローカルデータ
線イコライズ指示信号ＬＩＯＥＱがＬレベルとなる。こ
れにより、ローカルデータ線ＬＩＯ，ＺＬＩＯがグロー
バルデータ線ＧＩＯ，ＺＧＩＯに接続される。このとき
また、列ブロック選択信号ＣＢＳが、コラムアドレス信
号に含まれる列ブロック指定アドレス信号に従ってデー
タ書込時Ｌレベルとなり、プルアップ回路ＰＵＧ０およ
びＰＵＧ１のグローバルデータ線ＧＩＯ０，ＺＧＩＯ０
およびＧＩＯ１，ＺＧＩＯ１に対する電源電圧Ｖｃｃｓ
レベルへのプルアップ動作が停止される。
と、列アクセス指示に従って、列選択動作活性化信号Ｃ
ＡＣＴが活性化される。この列選択動作活性化信号ＣＡ
ＣＴが活性化されると、既に与えられている行アドレス
信号に従って選択された行ブロックに対応するＩＯ選択
信号ＩＯＳＥＬがＨレベルとなり、またローカルデータ
線イコライズ指示信号ＬＩＯＥＱがＬレベルとなる。こ
れにより、ローカルデータ線ＬＩＯ，ＺＬＩＯがグロー
バルデータ線ＧＩＯ，ＺＧＩＯに接続される。このとき
また、列ブロック選択信号ＣＢＳが、コラムアドレス信
号に含まれる列ブロック指定アドレス信号に従ってデー
タ書込時Ｌレベルとなり、プルアップ回路ＰＵＧ０およ
びＰＵＧ１のグローバルデータ線ＧＩＯ０，ＺＧＩＯ０
およびＧＩＯ１，ＺＧＩＯ１に対する電源電圧Ｖｃｃｓ
レベルへのプルアップ動作が停止される。
【００２７】次いで、選択列ブロックに対するライトド
ライバイネーブル信号ＷＤＥが活性化され、ライトドラ
イバＷＲＤ０およびＷＲＤ１が、データバス線ＤＢ０お
よびＤＢ１を介して与えられる書込データに従ってグロ
ーバルデータ線ＧＩＯ０，ＺＧＩＯ０およびＧＩＯ１，
ＺＧＩＯ１を電源電圧Ｖｃｃｓおよび接地電圧レベルに
駆動する。
ライバイネーブル信号ＷＤＥが活性化され、ライトドラ
イバＷＲＤ０およびＷＲＤ１が、データバス線ＤＢ０お
よびＤＢ１を介して与えられる書込データに従ってグロ
ーバルデータ線ＧＩＯ０，ＺＧＩＯ０およびＧＩＯ１，
ＺＧＩＯ１を電源電圧Ｖｃｃｓおよび接地電圧レベルに
駆動する。
【００２８】グローバルデータ線ＧＩＯ０，ＺＧＩＯ０
およびＧＩＯ１，ＺＧＩＯ１に与えられた書込データ
は、ＩＯ選択ゲートＩＯＧ０およびＩＯＧ１を介してロ
ーカルデータ線ＬＩＯ０，ＺＬＩＯ０およびＬＩＯ１，
ＺＬＩＯ１に伝達される。
およびＧＩＯ１，ＺＧＩＯ１に与えられた書込データ
は、ＩＯ選択ゲートＩＯＧ０およびＩＯＧ１を介してロ
ーカルデータ線ＬＩＯ０，ＺＬＩＯ０およびＬＩＯ１，
ＺＬＩＯ１に伝達される。
【００２９】次いで、ワンショットのパルスの形で、列
選択信号ＣＳＬが、コラムアドレス信号に従って選択状
態へ駆動され、列選択ゲートＣＳＧａおよびＣＳＧｂが
導通し、センスアンプＳＡのラッチデータが書込データ
に応じた電圧レベルに設定される。
選択信号ＣＳＬが、コラムアドレス信号に従って選択状
態へ駆動され、列選択ゲートＣＳＧａおよびＣＳＧｂが
導通し、センスアンプＳＡのラッチデータが書込データ
に応じた電圧レベルに設定される。
【００３０】所定時間が経過すると、これらの列系の制
御信号ＩＯＳＥＬ、ＬＩＯＥＱ、ＣＳＬ、ＣＢＳ、ＷＤ
ＥおよびＧＩＯＥＱが、それぞれ、元のプリチャージ状
態に復帰する。
御信号ＩＯＳＥＬ、ＬＩＯＥＱ、ＣＳＬ、ＣＢＳ、ＷＤ
ＥおよびＧＩＯＥＱが、それぞれ、元のプリチャージ状
態に復帰する。
【００３１】このデータ書込時においては、列アクセス
時に列選択動作活性化信号ＣＡＣＴが活性化されると、
たとえば４ないし５ｎｓ程度の短い期間のみ、列選択信
号ＣＳＬが活性化され、選択メモリセルに対するデータ
の書込が行なわれる。
時に列選択動作活性化信号ＣＡＣＴが活性化されると、
たとえば４ないし５ｎｓ程度の短い期間のみ、列選択信
号ＣＳＬが活性化され、選択メモリセルに対するデータ
の書込が行なわれる。
【００３２】データ読出時においては、ライトドライバ
イネーブル信号ＷＤＥに代えて、図示しないプリアンプ
回路を活性化するためのプリアンプイネーブル信号が活
性化される。データ読出時においては、列ブロック選択
信号ＣＢＳは、Ｈレベルを維持し、プルアップ回路ＰＵ
Ｇ０おびＰＵＧ１は、プルアップ動作を行ない、グロー
バルデータ線の信号振幅を小さくして、高速で、読出信
号を伝達する。
イネーブル信号ＷＤＥに代えて、図示しないプリアンプ
回路を活性化するためのプリアンプイネーブル信号が活
性化される。データ読出時においては、列ブロック選択
信号ＣＢＳは、Ｈレベルを維持し、プルアップ回路ＰＵ
Ｇ０おびＰＵＧ１は、プルアップ動作を行ない、グロー
バルデータ線の信号振幅を小さくして、高速で、読出信
号を伝達する。
【００３３】
【発明が解決しようとする課題】半導体記憶装置におい
ては、製品の信頼性を確保するために、バーンインテス
トと呼ばれストレス加速試験が行なわれる。このストレ
ス加速試験においては、通常動作時の使用条件よりも高
い電圧および温度条件下で半導体記憶装置を動作させ、
この半導体記憶装置に対する電圧ストレスおよび温度ス
トレスを加速して、潜在的な欠陥を顕在化させる。この
ようなストレス加速試験の対象としては、さまざまな部
分に対してストレスを加速することが行なわれる。この
ストレス加速試験の項目の１つに、データ線間ストレス
加速試験がある。
ては、製品の信頼性を確保するために、バーンインテス
トと呼ばれストレス加速試験が行なわれる。このストレ
ス加速試験においては、通常動作時の使用条件よりも高
い電圧および温度条件下で半導体記憶装置を動作させ、
この半導体記憶装置に対する電圧ストレスおよび温度ス
トレスを加速して、潜在的な欠陥を顕在化させる。この
ようなストレス加速試験の対象としては、さまざまな部
分に対してストレスを加速することが行なわれる。この
ストレス加速試験の項目の１つに、データ線間ストレス
加速試験がある。
【００３４】このデータ線ストレス加速試験時において
は、ローカルデータ線ＬＩＯおよびＺＬＩＯ間の電圧ス
トレスを加速し、またグローバルデータ線ＧＩＯおよび
ＺＧＩＯ間の電圧ストレスを加速する。これらの相補デ
ータ線間の電圧ストレスを加速することにより、相補デ
ータ線間の潜在的な短絡などを顕在化させる。したがっ
て、これらのローカルデータ線ＬＩＯおよびＺＬＩＯに
は、相補的に電源電圧および接地電圧を伝達し、また、
同様、グローバルデータ線ＧＩＯおよびＺＧＩＯの一方
に電源電圧、他方に接地電圧を伝達する必要がある。
は、ローカルデータ線ＬＩＯおよびＺＬＩＯ間の電圧ス
トレスを加速し、またグローバルデータ線ＧＩＯおよび
ＺＧＩＯ間の電圧ストレスを加速する。これらの相補デ
ータ線間の電圧ストレスを加速することにより、相補デ
ータ線間の潜在的な短絡などを顕在化させる。したがっ
て、これらのローカルデータ線ＬＩＯおよびＺＬＩＯに
は、相補的に電源電圧および接地電圧を伝達し、また、
同様、グローバルデータ線ＧＩＯおよびＺＧＩＯの一方
に電源電圧、他方に接地電圧を伝達する必要がある。
【００３５】このようなデータ線の電圧ストレス加速の
ためには、従来、ライトドライバにより、内部書込デー
タをグローバルデータ線ＧＩＯおよびＺＧＩＯ上に伝達
することにより、これらのグローバルデータ線およびロ
ーカルデータ線の相補データ線間ストレスの加速をする
ことが行なわれている。
ためには、従来、ライトドライバにより、内部書込デー
タをグローバルデータ線ＧＩＯおよびＺＧＩＯ上に伝達
することにより、これらのグローバルデータ線およびロ
ーカルデータ線の相補データ線間ストレスの加速をする
ことが行なわれている。
【００３６】しかしながら、このようなグローバルデー
タ線およびローカルデータ線の相補データ線間ストレス
加速時において、ライトドライバを駆動する場合、以下
のような問題が生じる。すなわち、ライトドライバＷＤ
Ｒ（ＷＤＲ０，ＷＤＲ１）は、ライトドライバイネーブ
ル信号ＷＤＥに従って活性化されるだけである。ライト
ドライバイネーブル信号ＷＤＥは、たとえば、３ないし
４ｎｓ程度の時間の間活性化されるだけである。したが
って、このグローバルデータ線およびローカルデータ線
の相補データ線間にストレスを十分に与えるためには、
繰返しデータ書込動作を行なう必要がある。
タ線およびローカルデータ線の相補データ線間ストレス
加速時において、ライトドライバを駆動する場合、以下
のような問題が生じる。すなわち、ライトドライバＷＤ
Ｒ（ＷＤＲ０，ＷＤＲ１）は、ライトドライバイネーブ
ル信号ＷＤＥに従って活性化されるだけである。ライト
ドライバイネーブル信号ＷＤＥは、たとえば、３ないし
４ｎｓ程度の時間の間活性化されるだけである。したが
って、このグローバルデータ線およびローカルデータ線
の相補データ線間にストレスを十分に与えるためには、
繰返しデータ書込動作を行なう必要がある。
【００３７】このような連続したデータの書込動作を行
なうためには、外部から連続してデータ書込指示を与え
る必要がある。この場合、ページモードなどの高速モー
ドでワード線を選択状態に維持した状態で連続的に列ア
クセス指示を与えることが考えられる。しかしながら、
通常、１回のデータ書込指示を与えた場合、いわゆるＣ
ＡＳプリチャージ時間と呼ばれる期間、次のデータ書込
を指示することはできない。また、データ書込指示にお
いて、アドレス信号および制御信号のセットアップ／ホ
ールド時間を確保する必要があり、このため、データ書
込サイクル時間は長く、十分な電圧ストレスを与えるた
めには、この書込動作を繰返す回数が多くなり、高速
で、ストレスを加速することができず、この相補データ
線間ストレス加速の試験時間が長くなるという問題が生
じる。
なうためには、外部から連続してデータ書込指示を与え
る必要がある。この場合、ページモードなどの高速モー
ドでワード線を選択状態に維持した状態で連続的に列ア
クセス指示を与えることが考えられる。しかしながら、
通常、１回のデータ書込指示を与えた場合、いわゆるＣ
ＡＳプリチャージ時間と呼ばれる期間、次のデータ書込
を指示することはできない。また、データ書込指示にお
いて、アドレス信号および制御信号のセットアップ／ホ
ールド時間を確保する必要があり、このため、データ書
込サイクル時間は長く、十分な電圧ストレスを与えるた
めには、この書込動作を繰返す回数が多くなり、高速
で、ストレスを加速することができず、この相補データ
線間ストレス加速の試験時間が長くなるという問題が生
じる。
【００３８】また、このライトドライバを利用して、相
補データ線間の電圧ストレス加速を行なう場合、相補内
部データ線は、電圧ストレス加速状態とプリチャージ状
態とが繰返されており、効率的に、相補内部データ線間
にストレスを印加することができず、さらに、相補デー
タ線間ストレス加速試験時間が長くなるという問題が生
じる。
補データ線間の電圧ストレス加速を行なう場合、相補内
部データ線は、電圧ストレス加速状態とプリチャージ状
態とが繰返されており、効率的に、相補内部データ線間
にストレスを印加することができず、さらに、相補デー
タ線間ストレス加速試験時間が長くなるという問題が生
じる。
【００３９】それゆえ、この発明の目的は、相補データ
線間ストレス加速試験に要する時間を大幅に短縮するこ
とのできる半導体記憶装置を提供することである。
線間ストレス加速試験に要する時間を大幅に短縮するこ
とのできる半導体記憶装置を提供することである。
【００４０】この発明の他の目的は、効率的に相補デー
タ線間にストレスを印加することのできる半導体記憶装
置を提供することである。
タ線間にストレスを印加することのできる半導体記憶装
置を提供することである。
【００４１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセル列に対応して配置され、活性化時対応の列のメ
モリセルのデータを検知し増幅する複数のセンスアンプ
と、テスト動作モード指示信号に従って、列選択指示信
号を活性状態に維持しかつテスト動作モード指示信号の
非活性化時の通常動作モード時においては列アクセス指
示信号に従ってワンショットのパルスの形態で列選択指
示信号を生成する列選択制御回路と、列選択指示信号に
応答して、選択列に対応して配置されたセンスアンプを
内部データ線に接続する列選択回路と、書込指示信号に
従って内部データ線を駆動する書込回路と、テスト動作
モード指示信号の活性化時、書込指示信号を非活性状態
に維持する書込制御回路とを含む。
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセル列に対応して配置され、活性化時対応の列のメ
モリセルのデータを検知し増幅する複数のセンスアンプ
と、テスト動作モード指示信号に従って、列選択指示信
号を活性状態に維持しかつテスト動作モード指示信号の
非活性化時の通常動作モード時においては列アクセス指
示信号に従ってワンショットのパルスの形態で列選択指
示信号を生成する列選択制御回路と、列選択指示信号に
応答して、選択列に対応して配置されたセンスアンプを
内部データ線に接続する列選択回路と、書込指示信号に
従って内部データ線を駆動する書込回路と、テスト動作
モード指示信号の活性化時、書込指示信号を非活性状態
に維持する書込制御回路とを含む。
【００４２】好ましくは、複数のメモリセルは複数の列
ブロックに分割される。内部データバスは、各列ブロッ
クに対応して配置される複数の内部データ線対を有す
る。列選択制御回路は、テスト動作モード指示信号の活
性化時には２以上の所定数の列ブロックにおいて列選択
を行い、かつテスト動作モード指示信号の非活性化時に
おいてはテスト動作モード時よりも少ない列ブロックに
おいて列選択を行うように列選択信号を生成する。
ブロックに分割される。内部データバスは、各列ブロッ
クに対応して配置される複数の内部データ線対を有す
る。列選択制御回路は、テスト動作モード指示信号の活
性化時には２以上の所定数の列ブロックにおいて列選択
を行い、かつテスト動作モード指示信号の非活性化時に
おいてはテスト動作モード時よりも少ない列ブロックに
おいて列選択を行うように列選択信号を生成する。
【００４３】また、好ましくは、列選択制御回路は、テ
スト動作モード時においては複数の列が同時選択されて
対応の内部データ線に接続されるように列選択信号を生
成する。
スト動作モード時においては複数の列が同時選択されて
対応の内部データ線に接続されるように列選択信号を生
成する。
【００４４】この発明の第２の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルと、これら
複数のメモリセルの選択メモリセルとデータの授受を行
なうための内部データ線と、書込指示信号に応答して内
部データ線を駆動する書込回路と、テスト動作モード指
示信号に従って書込指示信号を活性状態に維持し、かつ
テスト動作モード指示信号の非活性化時書込動作モード
指示信号に応答し、ワンショットのパルス信号の形態で
書込指示信号を活性化する書込制御回路と、メモリセル
列に対応して配置され、活性化時対応の列に読出された
メモリセルのデータを検知し増幅する複数のセンスアン
プと、これら複数のセンスアンプに対応して配置され、
列選択信号に従って選択列に対応して配置されたセンス
アンプを内部データバスに結合する列選択回路と、テス
ト動作モード指示信号に従って、列選択信号を非活性状
態に維持する列選択制御回路を含む。
置は、行列状に配列される複数のメモリセルと、これら
複数のメモリセルの選択メモリセルとデータの授受を行
なうための内部データ線と、書込指示信号に応答して内
部データ線を駆動する書込回路と、テスト動作モード指
示信号に従って書込指示信号を活性状態に維持し、かつ
テスト動作モード指示信号の非活性化時書込動作モード
指示信号に応答し、ワンショットのパルス信号の形態で
書込指示信号を活性化する書込制御回路と、メモリセル
列に対応して配置され、活性化時対応の列に読出された
メモリセルのデータを検知し増幅する複数のセンスアン
プと、これら複数のセンスアンプに対応して配置され、
列選択信号に従って選択列に対応して配置されたセンス
アンプを内部データバスに結合する列選択回路と、テス
ト動作モード指示信号に従って、列選択信号を非活性状
態に維持する列選択制御回路を含む。
【００４５】好ましくは、メモリセルは複数の列ブロッ
クに分割される。内部データバスは、列ブロックに対応
して配置される複数の内部データ線対を有する。書込回
路は、各内部データ線対に対応して配置される複数のラ
イトドライバを含む。書込制御回路は、テスト動作モー
ド指示信号の活性化時においてはテスト動作モード指示
信号の非活性化時よりも多くのライトドライバを活性化
する。
クに分割される。内部データバスは、列ブロックに対応
して配置される複数の内部データ線対を有する。書込回
路は、各内部データ線対に対応して配置される複数のラ
イトドライバを含む。書込制御回路は、テスト動作モー
ド指示信号の活性化時においてはテスト動作モード指示
信号の非活性化時よりも多くのライトドライバを活性化
する。
【００４６】この発明の第３の観点に係る半導体記憶装
置は、行列状に配列される複数のメモリセルと、これら
複数のメモリセルの選択メモリセルとデータの授受を行
なうための内部データバスと、テスト動作モード指示信
号に従って内部データ線を所定電圧レベルに保持する電
圧設定回路と、テスト動作モード指示信号の非活性化
時、選択メモリセルの選択を指示するアクセス指示信号
の非活性化時内部データ線を所定電圧レベルに保持する
電圧保持回路を含む。
置は、行列状に配列される複数のメモリセルと、これら
複数のメモリセルの選択メモリセルとデータの授受を行
なうための内部データバスと、テスト動作モード指示信
号に従って内部データ線を所定電圧レベルに保持する電
圧設定回路と、テスト動作モード指示信号の非活性化
時、選択メモリセルの選択を指示するアクセス指示信号
の非活性化時内部データ線を所定電圧レベルに保持する
電圧保持回路を含む。
【００４７】好ましくは、複数のメモリセルは複数の行
ブロックに分割され、内部データバスは複数の行ブロッ
クに共通に配置されるグローバルデータ線対を備える。
ブロックに分割され、内部データバスは複数の行ブロッ
クに共通に配置されるグローバルデータ線対を備える。
【００４８】好ましくは、テスト動作モード指示信号の
活性化時、列選択動作を禁止する列選択制御回路がさら
に設けられる。
活性化時、列選択動作を禁止する列選択制御回路がさら
に設けられる。
【００４９】好ましくは、内部データバスは相補データ
を伝達するデータ線対を含み、電圧保持回路は、活性化
時この相補データ線対のデータ線を互いに論理レベルの
異なる電圧レベルに設定する。
を伝達するデータ線対を含み、電圧保持回路は、活性化
時この相補データ線対のデータ線を互いに論理レベルの
異なる電圧レベルに設定する。
【００５０】好ましくは、複数のサブブロックに分割さ
れる。行方向に整列して配置されるサブブロックは行ブ
ロックを構成し、列方向に整列して配置されるサブブロ
ックは、列ブロックを構成する。内部データバスは、サ
ブブロックに対応して配置されるローカルデータ線対
と、列ブロックに対応して配置される複数のグローバル
データ線対とを含む。この構成において、さらに、ロー
カルデータ線対とグローバルデータ線対とを接続するブ
ロック選択回路と、行ブロック単位でローカルデータ線
対とグローバルデータ線対とを接続するようにブロック
選択信号を生成してブロック選択回路へ与えるブロック
選択回路が設けられる。
れる。行方向に整列して配置されるサブブロックは行ブ
ロックを構成し、列方向に整列して配置されるサブブロ
ックは、列ブロックを構成する。内部データバスは、サ
ブブロックに対応して配置されるローカルデータ線対
と、列ブロックに対応して配置される複数のグローバル
データ線対とを含む。この構成において、さらに、ロー
カルデータ線対とグローバルデータ線対とを接続するブ
ロック選択回路と、行ブロック単位でローカルデータ線
対とグローバルデータ線対とを接続するようにブロック
選択信号を生成してブロック選択回路へ与えるブロック
選択回路が設けられる。
【００５１】好ましくは、電圧設定回路は、複数の列ブ
ロックに対して配置されたグローバルデータ線対を同時
に相補電圧レベルに設定する。
ロックに対して配置されたグローバルデータ線対を同時
に相補電圧レベルに設定する。
【００５２】テスト動作モード時においてライトドライ
バを利用することなく、内部データ線に相補データを伝
達しており、連続的に相補データ線間に電圧ストレスを
印加することができ、効率的に電圧ストレスの加速を行
なうことができ、応じて相補データ線ストレス加速試験
の時間を短縮することができる。特に、連続してストレ
ス電圧が相補データ線に印加されており、書込動作を繰
返す必要がなく、また、電圧ストレスの印加／解除が繰
返されておらず、効率的に電圧ストレスが相補データ線
間に印加されており、大幅にストレス加速時間を短縮す
ることができる。
バを利用することなく、内部データ線に相補データを伝
達しており、連続的に相補データ線間に電圧ストレスを
印加することができ、効率的に電圧ストレスの加速を行
なうことができ、応じて相補データ線ストレス加速試験
の時間を短縮することができる。特に、連続してストレ
ス電圧が相補データ線に印加されており、書込動作を繰
返す必要がなく、また、電圧ストレスの印加／解除が繰
返されておらず、効率的に電圧ストレスが相補データ線
間に印加されており、大幅にストレス加速時間を短縮す
ることができる。
【００５３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、外部からの信号ＥＸＳＧをバッファ処理して内部制
御信号を生成する制御信号入力回路１と、外部からのア
ドレス信号ＥＸＤを取込み内部アドレス信号を生成する
アドレス入力回路２と、制御信号入力回路１からの内部
制御信号に従ってメモリアレイＭＡの行選択に関連する
動作を制御するための行系制御信号を生成する行系制御
回路３と、制御信号入力回路１からの内部制御信号に従
って、メモリアレイＭＡの列選択に関連する動作を制御
するための列系制御信号を生成する列系制御回路４と、
行系制御回路３からの行系制御信号とアドレス入力回路
２からの内部ロウアドレス信号ＲＡＸとに従ってメモリ
アレイＭＡのアドレス指定された行を選択するための行
系回路５と、列系制御回路４からの列系制御信号とアド
レス入力回路２からの内部列アドレス信号ＣＡＹとに従
ってメモリアレイＭＡの列を選択するとともに、選択列
へのデータの書込／読出を行なうための列系回路６と、
列系制御回路４からの列系制御信号に含まれる入出力制
御信号に従って選択的に活性化され、活性化時列系回路
６に含まれる書込／読出回路と内部データの授受を行な
うデータ入出力回路７と、制御信号入力回路１からの内
部制御信号に従って相補データ線間ストレス加速試験を
指定するテストモード指示信号ＴＥＭを生成し、またス
トレス加速時の電源電圧（図示せず）を制御するテスト
制御回路８を含む。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、外部からの信号ＥＸＳＧをバッファ処理して内部制
御信号を生成する制御信号入力回路１と、外部からのア
ドレス信号ＥＸＤを取込み内部アドレス信号を生成する
アドレス入力回路２と、制御信号入力回路１からの内部
制御信号に従ってメモリアレイＭＡの行選択に関連する
動作を制御するための行系制御信号を生成する行系制御
回路３と、制御信号入力回路１からの内部制御信号に従
って、メモリアレイＭＡの列選択に関連する動作を制御
するための列系制御信号を生成する列系制御回路４と、
行系制御回路３からの行系制御信号とアドレス入力回路
２からの内部ロウアドレス信号ＲＡＸとに従ってメモリ
アレイＭＡのアドレス指定された行を選択するための行
系回路５と、列系制御回路４からの列系制御信号とアド
レス入力回路２からの内部列アドレス信号ＣＡＹとに従
ってメモリアレイＭＡの列を選択するとともに、選択列
へのデータの書込／読出を行なうための列系回路６と、
列系制御回路４からの列系制御信号に含まれる入出力制
御信号に従って選択的に活性化され、活性化時列系回路
６に含まれる書込／読出回路と内部データの授受を行な
うデータ入出力回路７と、制御信号入力回路１からの内
部制御信号に従って相補データ線間ストレス加速試験を
指定するテストモード指示信号ＴＥＭを生成し、またス
トレス加速時の電源電圧（図示せず）を制御するテスト
制御回路８を含む。
【００５４】行系制御回路３へはまた、ブロックアドレ
ス信号ＲＡＺが与えられる。メモリアレイは、先に図２
６において示したように、行ブロックと列ブロックに分
割されており、このブロックアドレス信号ＲＡＺに従っ
て行ブロックが指定され、指定された行ブロックにおい
て行選択動作が実行される。
ス信号ＲＡＺが与えられる。メモリアレイは、先に図２
６において示したように、行ブロックと列ブロックに分
割されており、このブロックアドレス信号ＲＡＺに従っ
て行ブロックが指定され、指定された行ブロックにおい
て行選択動作が実行される。
【００５５】列系制御回路４に対しては、またアドレス
入力回路２からの列ブロックを指定する列ブロックアド
レス信号ＣＡＺが与えられる。この列系制御回路４は、
列ブロックアドレス信号ＣＡＺが指定する列ブロックに
対する列系動作制御信号を活性／非活性化する。
入力回路２からの列ブロックを指定する列ブロックアド
レス信号ＣＡＺが与えられる。この列系制御回路４は、
列ブロックアドレス信号ＣＡＺが指定する列ブロックに
対する列系動作制御信号を活性／非活性化する。
【００５６】また、図１においては、テスト制御回路８
に対して制御信号入力回路１からの内部制御信号が与え
られて、相補データ線間ストレス加速試験モードが指定
されている。しかしながら、このテスト制御回路８へ
は、アドレス入力回路２からの特定の内部アドレスビッ
トがさらに与えられ、特定のアドレス信号ビットと内部
制御信号との組合せに従って相補データ線間ストレス加
速試験モードが指定されてもよい。
に対して制御信号入力回路１からの内部制御信号が与え
られて、相補データ線間ストレス加速試験モードが指定
されている。しかしながら、このテスト制御回路８へ
は、アドレス入力回路２からの特定の内部アドレスビッ
トがさらに与えられ、特定のアドレス信号ビットと内部
制御信号との組合せに従って相補データ線間ストレス加
速試験モードが指定されてもよい。
【００５７】行系回路５は、内部行アドレス信号ＲＡＸ
をデコードしてワード線を選択する行デコード回路、セ
ンスアンプ回路、およびビット線プリチャージ／イコラ
イズ回路を含む。
をデコードしてワード線を選択する行デコード回路、セ
ンスアンプ回路、およびビット線プリチャージ／イコラ
イズ回路を含む。
【００５８】列系回路６は、内部列アドレス信号ＣＡＹ
をデコードするコラムデコード回路と、ローカルデータ
線およびグローバルデータ線に対するイコライズ回路
と、選択行ブロックに対して配置されたローカルデータ
線を対応のグローバルデータ線に接続するＩＯ選択ゲー
トと、データ読出時およびプリチャージ時においてグロ
ーバルデータ線を電源電圧レベルにプルアップするグロ
ーバルデータ線プルアップ回路と、内部データの書込／
読出を行なう書込／読出回路とを含む。
をデコードするコラムデコード回路と、ローカルデータ
線およびグローバルデータ線に対するイコライズ回路
と、選択行ブロックに対して配置されたローカルデータ
線を対応のグローバルデータ線に接続するＩＯ選択ゲー
トと、データ読出時およびプリチャージ時においてグロ
ーバルデータ線を電源電圧レベルにプルアップするグロ
ーバルデータ線プルアップ回路と、内部データの書込／
読出を行なう書込／読出回路とを含む。
【００５９】列系制御回路４は、このテストモード指示
信号ＴＥＭの活性化時、外部からの信号に従って列系回
路６の活性化期間を決定する。相補データ線間ストレス
加速時においては、列選択動作が行なわれ、選択列がロ
ーカルデータ線およびグローバルデータ線に接続された
状態で、アレイ電源電圧（センスアンプの電源電圧）Ｖ
ｃｃｓを加速する。センスアンプには、対応のビット線
に読み出されたメモリセルデータに応じた相補データが
ラッチされている。このセンスアンプの相補ラッチデー
タに従って、ローカルデータ線およびグローバルデータ
線の相補データ線間の電圧のストレスを加速する。この
ときには、列系回路６に含まれる書込回路は非活性状態
に維持する。
信号ＴＥＭの活性化時、外部からの信号に従って列系回
路６の活性化期間を決定する。相補データ線間ストレス
加速時においては、列選択動作が行なわれ、選択列がロ
ーカルデータ線およびグローバルデータ線に接続された
状態で、アレイ電源電圧（センスアンプの電源電圧）Ｖ
ｃｃｓを加速する。センスアンプには、対応のビット線
に読み出されたメモリセルデータに応じた相補データが
ラッチされている。このセンスアンプの相補ラッチデー
タに従って、ローカルデータ線およびグローバルデータ
線の相補データ線間の電圧のストレスを加速する。この
ときには、列系回路６に含まれる書込回路は非活性状態
に維持する。
【００６０】列系回路の活性化期間が外部信号により決
定されるため、ローカルデータ線およびグローバルデー
タ線の電圧ストレス加速時間を任意の時間に設定するこ
とができ、持続的に電圧ストレスを印加することができ
るため、繰返しデータ書込動作を行なう必要がなく、相
補データ線間電圧ストレス加速の試験に要する時間を大
幅に短縮することができる。
定されるため、ローカルデータ線およびグローバルデー
タ線の電圧ストレス加速時間を任意の時間に設定するこ
とができ、持続的に電圧ストレスを印加することができ
るため、繰返しデータ書込動作を行なう必要がなく、相
補データ線間電圧ストレス加速の試験に要する時間を大
幅に短縮することができる。
【００６１】図２は、図１に示す半導体記憶装置の列選
択に関連する部分の構成を概略的に示す図である。
択に関連する部分の構成を概略的に示す図である。
【００６２】図２において、メモリアレイＭＡは、複数
の列ブロックＣＢＫ０−ＣＢＫｎに分割される。通常動
作モード時においては、この列ブロックＣＢＫ０−ＣＢ
Ｋｎに対し、共通に行選択動作が行なわれ、列選択動作
が、列ブロック単位で実行される。しかしながら、これ
らの列ブロックＣＢＫ０−ＣＢＫｎが、それぞれメモリ
マットを構成し、行選択回路および列選択回路がメモリ
マットに対応して配置され、各メモリマットで個々に行
選択が行われても良い。個の場合においてもメモリマッ
トの選択は、列アドレスに従って行われ、選択メモリマ
ットがグローバルデータ線とデータの転送を行う。以下
の説明においては、図２６に示す構成と同様、行ブロッ
クＲＢＫ単位で行選択が行われ、選択行ブロックの選択
列ブロックに含まれるメモリサブブロックに対してデー
タのアクセスが行われる構成について説明する。従っ
て、ローカルデータ線対は、各メモリサブブロックに対
応して配置される。
の列ブロックＣＢＫ０−ＣＢＫｎに分割される。通常動
作モード時においては、この列ブロックＣＢＫ０−ＣＢ
Ｋｎに対し、共通に行選択動作が行なわれ、列選択動作
が、列ブロック単位で実行される。しかしながら、これ
らの列ブロックＣＢＫ０−ＣＢＫｎが、それぞれメモリ
マットを構成し、行選択回路および列選択回路がメモリ
マットに対応して配置され、各メモリマットで個々に行
選択が行われても良い。個の場合においてもメモリマッ
トの選択は、列アドレスに従って行われ、選択メモリマ
ットがグローバルデータ線とデータの転送を行う。以下
の説明においては、図２６に示す構成と同様、行ブロッ
クＲＢＫ単位で行選択が行われ、選択行ブロックの選択
列ブロックに含まれるメモリサブブロックに対してデー
タのアクセスが行われる構成について説明する。従っ
て、ローカルデータ線対は、各メモリサブブロックに対
応して配置される。
【００６３】列系回路６は、これらの列ブロックＣＢＫ
０−ＣＢＫｎそれぞれに対応して配置されるローカル列
系回路ＬＣＫ０−ＬＣＫｎを含む。これらのローカル列
系回路ＬＣＫ０−ＬＣＫｎは、図２７に示す列選択ゲー
ト、ローカルデータ線イコライズトランジスタ、グロー
バルデータ線イコライズトランジスタ、グローバルデー
タ線プルアップ回路、ライトドライバおよびプリアンプ
を含む。
０−ＣＢＫｎそれぞれに対応して配置されるローカル列
系回路ＬＣＫ０−ＬＣＫｎを含む。これらのローカル列
系回路ＬＣＫ０−ＬＣＫｎは、図２７に示す列選択ゲー
ト、ローカルデータ線イコライズトランジスタ、グロー
バルデータ線イコライズトランジスタ、グローバルデー
タ線プルアップ回路、ライトドライバおよびプリアンプ
を含む。
【００６４】列系制御回路４は、これらのローカル列系
回路ＬＣＫ０−ＬＣＫｎに対して共通に設けられるメイ
ン列系制御回路１４と、ローカル列系回路ＬＣＫ０−Ｌ
ＣＫｎそれぞれに対応して配置され、メイン列系制御回
路１４からのメイン列系制御信号と列ブロック指定信号
とに従って対応のローカル列系回路の動作を制御するロ
ーカル列系制御回路ＬＣＴＬ０−ＬＣＴＬｎを含む。
回路ＬＣＫ０−ＬＣＫｎに対して共通に設けられるメイ
ン列系制御回路１４と、ローカル列系回路ＬＣＫ０−Ｌ
ＣＫｎそれぞれに対応して配置され、メイン列系制御回
路１４からのメイン列系制御信号と列ブロック指定信号
とに従って対応のローカル列系回路の動作を制御するロ
ーカル列系制御回路ＬＣＴＬ０−ＬＣＴＬｎを含む。
【００６５】メイン列系制御回路１４は、図１に示す制
御信号入力回路１から与えられる列ブロックアドレス信
号を含む内部信号ＩＮＳＧに従って列アクセス指示が与
えられたときにメイン列系制御信号を生成する。メイン
列系制御信号と列ブロック指定信号とがローカル列系制
御回路へ与えられ、列ブロック指定信号が指定す列ブロ
ックに対応して配置されたローカル列制御回路が、ロー
カル列系制御信号を生成して対応の列ブロックに与え
る。
御信号入力回路１から与えられる列ブロックアドレス信
号を含む内部信号ＩＮＳＧに従って列アクセス指示が与
えられたときにメイン列系制御信号を生成する。メイン
列系制御信号と列ブロック指定信号とがローカル列系制
御回路へ与えられ、列ブロック指定信号が指定す列ブロ
ックに対応して配置されたローカル列制御回路が、ロー
カル列系制御信号を生成して対応の列ブロックに与え
る。
【００６６】なお、以下の説明においては、半導体記憶
装置として、メモリセル選択動作時において、外部か
ら、行選択を指示するロウアクセス指示と、列選択動作
を指示する列アクセス指示とが時分割的に与えられる半
導体記憶装置について説明する。このロウアクセス指示
とコラムアクセス指示が同時に与えられるＳＲＡＭイン
ターフェイスと互換性を有するＤＲＡＭであっても、本
発明は適用可能である。
装置として、メモリセル選択動作時において、外部か
ら、行選択を指示するロウアクセス指示と、列選択動作
を指示する列アクセス指示とが時分割的に与えられる半
導体記憶装置について説明する。このロウアクセス指示
とコラムアクセス指示が同時に与えられるＳＲＡＭイン
ターフェイスと互換性を有するＤＲＡＭであっても、本
発明は適用可能である。
【００６７】アドレス入力回路２は、メイン列系制御回
路１４からの列アドレスラッチ指示信号ＣＡＬに従って
内部列アドレス信号ＣＡＹと内部列ブロックアドレス信
号ＣＡＺを生成する列アドレスラッチ１２を含む。この
列アドレスラッチ指示信号ＣＡＬは、通常動作モード時
においては、所定期間活性状態に維持され、一方、相補
データ線間電圧ストレス加速試験時においては、列アド
レスラッチ指示信号ＣＡＬは、外部信号によりその活性
期間が設定される。
路１４からの列アドレスラッチ指示信号ＣＡＬに従って
内部列アドレス信号ＣＡＹと内部列ブロックアドレス信
号ＣＡＺを生成する列アドレスラッチ１２を含む。この
列アドレスラッチ指示信号ＣＡＬは、通常動作モード時
においては、所定期間活性状態に維持され、一方、相補
データ線間電圧ストレス加速試験時においては、列アド
レスラッチ指示信号ＣＡＬは、外部信号によりその活性
期間が設定される。
【００６８】テスト制御回路８は、図１に示す制御信号
入力回路１からの内部信号ＩＮＳＧに従って、相補デー
タ線間電圧ストレス加速試験が指定されたことを検出す
るテストモード検出回路１８と、内部信号ＩＮＳＧに従
って、電圧加速試験の完了が指定されたことを検出する
テストリセット回路１９とを含む。
入力回路１からの内部信号ＩＮＳＧに従って、相補デー
タ線間電圧ストレス加速試験が指定されたことを検出す
るテストモード検出回路１８と、内部信号ＩＮＳＧに従
って、電圧加速試験の完了が指定されたことを検出する
テストリセット回路１９とを含む。
【００６９】テストモード検出回路１８へ与えられる内
部信号ＩＮＳＧは、複数ビットの内部信号であり、所定
の状態に設定されたときに、テストモード信号ＴＭＯＤ
を活性状態に維持する。このテストモード検出回路１８
へは、また特定のアドレスビットが与えられてもよい。
この所定の状態としては、内部信号の複数の信号のタイ
ミング関係であっても良く、また、それらの論理レベル
の組合せであっても良く、また、ス−パＶｃｃ条件など
の電圧レベルであっても良く、またこれらの条件の組み
合わせであってもよい。このテストモード信号ＴＭＯＤ
の活性化時に、相補データ線間の電圧ストレスの加速が
可能となる。
部信号ＩＮＳＧは、複数ビットの内部信号であり、所定
の状態に設定されたときに、テストモード信号ＴＭＯＤ
を活性状態に維持する。このテストモード検出回路１８
へは、また特定のアドレスビットが与えられてもよい。
この所定の状態としては、内部信号の複数の信号のタイ
ミング関係であっても良く、また、それらの論理レベル
の組合せであっても良く、また、ス−パＶｃｃ条件など
の電圧レベルであっても良く、またこれらの条件の組み
合わせであってもよい。このテストモード信号ＴＭＯＤ
の活性化時に、相補データ線間の電圧ストレスの加速が
可能となる。
【００７０】テストリセット回路１９は、内部信号ＩＮ
ＳＧに含まれる１または複数の信号に従って、相補デー
タ線間電圧ストレス加速試験を終了させるためのテスト
リセット信号ＴＲＳＴを生成する。メイン列系制御回路
１４は、このテストモード信号ＴＭＯＤの活性化時、特
定の信号に従って、列選択動作を活性状態とし、このテ
ストリセット信号ＴＲＳＴが活性化されると列選択動作
を完了する。
ＳＧに含まれる１または複数の信号に従って、相補デー
タ線間電圧ストレス加速試験を終了させるためのテスト
リセット信号ＴＲＳＴを生成する。メイン列系制御回路
１４は、このテストモード信号ＴＭＯＤの活性化時、特
定の信号に従って、列選択動作を活性状態とし、このテ
ストリセット信号ＴＲＳＴが活性化されると列選択動作
を完了する。
【００７１】これらのテストモード信号ＴＭＯＤとテス
トリセット信号ＴＲＳＴが、図１に示すテストモード指
示信号ＴＥＭに対応する。
トリセット信号ＴＲＳＴが、図１に示すテストモード指
示信号ＴＥＭに対応する。
【００７２】図３は、図２に示すテストモード検出回路
１８の構成の一例を概略的に示す図である。図３におい
て、テストモード検出回路１８は、複数ビットの内部信
号ＩＮＳＧが所定の状態の組合せのときにテストモード
エントリ信号ＴＥＲＹを活性化するデコード回路１８ａ
と、内部信号ＩＮＳＧが、別の所定の状態の組合せのと
きにテストモードイグジット信号ＴＥＸＴを活性化する
デコード回路１８ｂと、デコード回路１８ａからのテス
トモードエントリ信号ＴＥＲＹの活性化に応答してセッ
トされかつデコード回路１８ｂからのテストモードユニ
ット信号ＴＥＸＴに従ってリセットされセット／リセッ
トフリップフロップ１８ｃを含む。このセット／リセッ
トフリップフロップ１８ｃの出力Ｑから、テストモード
信号ＴＭＯＤが出力される。次に、この図３に示すテス
トモード検出回路１８の動作を、図４に示すタイミング
図を参照して説明する。
１８の構成の一例を概略的に示す図である。図３におい
て、テストモード検出回路１８は、複数ビットの内部信
号ＩＮＳＧが所定の状態の組合せのときにテストモード
エントリ信号ＴＥＲＹを活性化するデコード回路１８ａ
と、内部信号ＩＮＳＧが、別の所定の状態の組合せのと
きにテストモードイグジット信号ＴＥＸＴを活性化する
デコード回路１８ｂと、デコード回路１８ａからのテス
トモードエントリ信号ＴＥＲＹの活性化に応答してセッ
トされかつデコード回路１８ｂからのテストモードユニ
ット信号ＴＥＸＴに従ってリセットされセット／リセッ
トフリップフロップ１８ｃを含む。このセット／リセッ
トフリップフロップ１８ｃの出力Ｑから、テストモード
信号ＴＭＯＤが出力される。次に、この図３に示すテス
トモード検出回路１８の動作を、図４に示すタイミング
図を参照して説明する。
【００７３】テストモードエントリ時においては、複数
ビットの内部信号ＩＮＳＧを所定の例えば論理レベルの
組合せの状態ＪＡに設定する。この状態ＪＡに従ってデ
コード回路１８ａがテストモードエントリ信号ＴＥＲＹ
を活性化し、応じて、セット／リセットフリップフロッ
プ１８ｃがセットされる。これにより、テストモード信
号ＴＭＯＤが活性化される。このテストモード信号ＴＭ
ＯＤの活性状態の間、ストレス加速試験が可能である。
実際の電圧ストレスの加速時においては、また別の動作
モード指示信号が用いられる。
ビットの内部信号ＩＮＳＧを所定の例えば論理レベルの
組合せの状態ＪＡに設定する。この状態ＪＡに従ってデ
コード回路１８ａがテストモードエントリ信号ＴＥＲＹ
を活性化し、応じて、セット／リセットフリップフロッ
プ１８ｃがセットされる。これにより、テストモード信
号ＴＭＯＤが活性化される。このテストモード信号ＴＭ
ＯＤの活性状態の間、ストレス加速試験が可能である。
実際の電圧ストレスの加速時においては、また別の動作
モード指示信号が用いられる。
【００７４】図５は、図２に示すテストリセット検出回
路１９の構成の一例を概略的に示す図である。図５にお
いて、テストリセット検出回路１９は、内部信号ＩＮＳ
Ｇが例えば所定の論理レベルの状態のときに活性化信号
を生成するデコード回路１９ａと、デコード回路１９ａ
の活性化信号に従ってテストリセット信号ＴＲＳＴを生
成するワンショットパルス発生回路１９ｂを含む。この
ワンショットパルス発生回路１９ｂは、テストリセット
信号ＴＲＳＴを図２に示すメイン列系制御回路１４に与
えるために、そのタイミング等を調整するために設けら
れる。
路１９の構成の一例を概略的に示す図である。図５にお
いて、テストリセット検出回路１９は、内部信号ＩＮＳ
Ｇが例えば所定の論理レベルの状態のときに活性化信号
を生成するデコード回路１９ａと、デコード回路１９ａ
の活性化信号に従ってテストリセット信号ＴＲＳＴを生
成するワンショットパルス発生回路１９ｂを含む。この
ワンショットパルス発生回路１９ｂは、テストリセット
信号ＴＲＳＴを図２に示すメイン列系制御回路１４に与
えるために、そのタイミング等を調整するために設けら
れる。
【００７５】この図５に示すテストリセット検出回路１
９においては、図６のタイミング図に示すように、内部
信号ＩＮＳＧが所定の状態ＪＣに設定された場合に、ワ
ンショットパルス発生回路１９ｂが、テストリセット信
号ＴＲＳＴを所定時間Ｈレベルの活性状態へ駆動する。
このテストリセット信号ＴＲＳＴが活性化されると、内
部で、列選択動作が停止され、センスアンプとローカル
データ線およびグローバルデータ線が分離され、ローカ
ルおよびグローバルデータ線の相補データ線間の電圧ス
トレス加速が停止される。
９においては、図６のタイミング図に示すように、内部
信号ＩＮＳＧが所定の状態ＪＣに設定された場合に、ワ
ンショットパルス発生回路１９ｂが、テストリセット信
号ＴＲＳＴを所定時間Ｈレベルの活性状態へ駆動する。
このテストリセット信号ＴＲＳＴが活性化されると、内
部で、列選択動作が停止され、センスアンプとローカル
データ線およびグローバルデータ線が分離され、ローカ
ルおよびグローバルデータ線の相補データ線間の電圧ス
トレス加速が停止される。
【００７６】このテストリセット信号ＴＲＳＴの発生時
（活性化時）においては、テストモード信号ＴＭＯＤは
既にＨレベルに設定されている。したがって、このワン
ショットパルス発生回路１９ｂは、テストモード信号Ｔ
ＭＯＤがＨレベルのときに、内部信号が所定の条件を満
たすときにテストリセット信号ＴＲＳＴを生成するよう
に構成されてもよい。
（活性化時）においては、テストモード信号ＴＭＯＤは
既にＨレベルに設定されている。したがって、このワン
ショットパルス発生回路１９ｂは、テストモード信号Ｔ
ＭＯＤがＨレベルのときに、内部信号が所定の条件を満
たすときにテストリセット信号ＴＲＳＴを生成するよう
に構成されてもよい。
【００７７】また、テストモードの設定／終了に用いら
れる内部信号ＩＮＳＧは、複数ビットの制御信号であっ
てもよく、また複数ビットの制御信号と特定のアドレス
信号との組合せであってもよく、また１つの制御信号で
あってもよい。テストモードの設定／終了のためには、
また、通常の電源電圧レベルよりも高い電圧レベルに設
定されるスーパーＶｃｃ条件が組合せて用いられてもよ
い。
れる内部信号ＩＮＳＧは、複数ビットの制御信号であっ
てもよく、また複数ビットの制御信号と特定のアドレス
信号との組合せであってもよく、また１つの制御信号で
あってもよい。テストモードの設定／終了のためには、
また、通常の電源電圧レベルよりも高い電圧レベルに設
定されるスーパーＶｃｃ条件が組合せて用いられてもよ
い。
【００７８】図７は、図２に示すメイン列系制御回路１
４の構成の一例を概略的に示す図である。図７におい
て、メイン列系制御回路１４は、内部信号ＩＮＳＧが、
列アクセスを指示するとき、所定の時間幅を有する列選
択動作活性化信号ＣＡＣＴを発生するパルス発生回路２
０と、パルス発生回路２０からの列選択動作活性化信号
ＣＡＣＴとテストモード信号ＴＭＯＤを受けるＡＮＤ回
路２１と、ＡＮＤ回路２１の出力信号の活性化（Ｈレベ
ル）に応答してセットされかつテストリセット信号ＴＲ
ＳＴに従ってリセットされるセット／リセットフリップ
フロップ２２と、列選択動作活性化信号ＣＡＣＴに従っ
て所定の時間幅を有するメイン列アドレスラッチ指示信
号ＭＣＡＬおよびメイン列アドレスデコード活性化信号
ＭＣＤＥを生成する列アドレス制御回路２３と、列選択
動作活性化信号ＣＡＣＴの活性化に従って、メイングロ
ーバルデータ線イコライズ指示信号ＭＧＩＯＥＱを生成
するＧＩＯイコライズ制御回路２４と、図示しない経路
から生成されるデータ書込を指示するライトイネーブル
信号ＷＥと、列選択動作活性化信号ＣＡＣＴに従ってメ
インワードドライバイネーブル信号ＭＷＤＥを生成する
ライトドライバ制御回路２５と、列選択動作活性化信号
ＣＡＣＴに従ってメインＩＯ線選択信号ＭＩＯＳＥＬを
生成するＩＯ接続制御回路２６と、列選択動作活性化信
号ＣＡＣＴの活性化に応答してメインローカルデータ線
イコライズ指示信号ＭＬＩＯＥＱを生成するＬＩＯイコ
ライズ制御回路２７を含む。
４の構成の一例を概略的に示す図である。図７におい
て、メイン列系制御回路１４は、内部信号ＩＮＳＧが、
列アクセスを指示するとき、所定の時間幅を有する列選
択動作活性化信号ＣＡＣＴを発生するパルス発生回路２
０と、パルス発生回路２０からの列選択動作活性化信号
ＣＡＣＴとテストモード信号ＴＭＯＤを受けるＡＮＤ回
路２１と、ＡＮＤ回路２１の出力信号の活性化（Ｈレベ
ル）に応答してセットされかつテストリセット信号ＴＲ
ＳＴに従ってリセットされるセット／リセットフリップ
フロップ２２と、列選択動作活性化信号ＣＡＣＴに従っ
て所定の時間幅を有するメイン列アドレスラッチ指示信
号ＭＣＡＬおよびメイン列アドレスデコード活性化信号
ＭＣＤＥを生成する列アドレス制御回路２３と、列選択
動作活性化信号ＣＡＣＴの活性化に従って、メイングロ
ーバルデータ線イコライズ指示信号ＭＧＩＯＥＱを生成
するＧＩＯイコライズ制御回路２４と、図示しない経路
から生成されるデータ書込を指示するライトイネーブル
信号ＷＥと、列選択動作活性化信号ＣＡＣＴに従ってメ
インワードドライバイネーブル信号ＭＷＤＥを生成する
ライトドライバ制御回路２５と、列選択動作活性化信号
ＣＡＣＴに従ってメインＩＯ線選択信号ＭＩＯＳＥＬを
生成するＩＯ接続制御回路２６と、列選択動作活性化信
号ＣＡＣＴの活性化に応答してメインローカルデータ線
イコライズ指示信号ＭＬＩＯＥＱを生成するＬＩＯイコ
ライズ制御回路２７を含む。
【００７９】セット／リセットフリップフロップ２２の
出力Ｑから、相補データ線間電圧ストレス期間を決定す
る電圧ストレス活性化信号ＴＤＢＩが出力される。
出力Ｑから、相補データ線間電圧ストレス期間を決定す
る電圧ストレス活性化信号ＴＤＢＩが出力される。
【００８０】このメイン列系制御回路１４において制御
回路２３−２７は、それぞれ互いに個々に対応のメイン
列系制御信号を生成している。しかしながら、この列ア
クセス活性化信号ＣＡＣＴの活性化をトリガとして、こ
れらの制御回路２３−２７が所定のシーケンスで順次対
応のメイン列系制御信号を活性／非活性化するように構
成されてもよい。この構成の場合においては、トリガと
なる列選択トリガ信号の活性／非活性を電圧ストレス活
性化信号ＴＤＢＩに従って制御する。
回路２３−２７は、それぞれ互いに個々に対応のメイン
列系制御信号を生成している。しかしながら、この列ア
クセス活性化信号ＣＡＣＴの活性化をトリガとして、こ
れらの制御回路２３−２７が所定のシーケンスで順次対
応のメイン列系制御信号を活性／非活性化するように構
成されてもよい。この構成の場合においては、トリガと
なる列選択トリガ信号の活性／非活性を電圧ストレス活
性化信号ＴＤＢＩに従って制御する。
【００８１】メイン列系制御回路１４は、さらに、セッ
ト／リセットフリップフロップ２２からの電圧ストレス
活性化信号ＴＤＢＩとメイン列アドレスラッチ指示信号
ＭＣＡＬを受けて列アドレスラッチ指示信号ＣＡＬを生
成するＯＲ回路３０と、メイン列アドレスデコードイネ
ーブル信号ＭＣＤＥと電圧ストレス活性化信号ＴＤＢＩ
を受けて列アドレスデコードイネーブル信号ＣＤＥを生
成するＯＲ回路３１と、メイングローバルデータ線イコ
ライズ指示信号ＭＧＩＯＥＱと電圧ストレス活性化信号
ＴＤＢＩとを受け、グローバルデータ線イコライズファ
ースト信号ＧＩＯＥＱＦを生成するゲート回路３２と、
メインワードドライバイネーブル信号ＭＷＤＥと電圧ス
トレス活性化信号ＴＤＢＩとを受けてライトドライバイ
ネーブルファースト信号ＷＤＥＦを生成するゲート回路
３３と、メインＩＯ線選択信号ＭＩＯＳＥＬと電圧スト
レス活性化信号ＴＤＢＩとを受け、ＩＯ線選択ファース
ト信号ＩＯＳＥＬＦを生成するＯＲ回路３４と、メイン
ローカルデータ線イコライズ指示信号ＭＬＩＯＥＱと電
圧ストレス活性化信号ＴＤＢＩとを受けてローカルデー
タ線イコライズファースト信号ＬＩＯＥＱＦを生成する
ゲート回路３５を含む。
ト／リセットフリップフロップ２２からの電圧ストレス
活性化信号ＴＤＢＩとメイン列アドレスラッチ指示信号
ＭＣＡＬを受けて列アドレスラッチ指示信号ＣＡＬを生
成するＯＲ回路３０と、メイン列アドレスデコードイネ
ーブル信号ＭＣＤＥと電圧ストレス活性化信号ＴＤＢＩ
を受けて列アドレスデコードイネーブル信号ＣＤＥを生
成するＯＲ回路３１と、メイングローバルデータ線イコ
ライズ指示信号ＭＧＩＯＥＱと電圧ストレス活性化信号
ＴＤＢＩとを受け、グローバルデータ線イコライズファ
ースト信号ＧＩＯＥＱＦを生成するゲート回路３２と、
メインワードドライバイネーブル信号ＭＷＤＥと電圧ス
トレス活性化信号ＴＤＢＩとを受けてライトドライバイ
ネーブルファースト信号ＷＤＥＦを生成するゲート回路
３３と、メインＩＯ線選択信号ＭＩＯＳＥＬと電圧スト
レス活性化信号ＴＤＢＩとを受け、ＩＯ線選択ファース
ト信号ＩＯＳＥＬＦを生成するＯＲ回路３４と、メイン
ローカルデータ線イコライズ指示信号ＭＬＩＯＥＱと電
圧ストレス活性化信号ＴＤＢＩとを受けてローカルデー
タ線イコライズファースト信号ＬＩＯＥＱＦを生成する
ゲート回路３５を含む。
【００８２】ゲート回路３２、３３および３５は、それ
ぞれ、電圧ストレス活性化信号ＴＤＢＩが活性状態（Ｈ
レベル）のときに、グローバルデータ線イコライズファ
ースト信号ＧＩＯＥＱＦ、ライトドライバイネーブルフ
ァースト信号ＷＤＥＦ、およびローカルデータ線イコラ
イズファースト信号ＬＩＯＥＱＦをＬレベルの非活性状
態に維持する。一方、ＯＲ回路３０、３１および３４
は、この電圧ストレス活性化信号ＴＤＢＩが活性状態の
とき（Ｈレベルのとき）、対応の列アドレスラッチ信号
ＣＡＬ、列アドレスデコードイネーブル信号ＣＤＥおよ
びＩＯ線選択ファースト信号ＩＯＳＥＬＦをＨレベルに
維持する。したがって、この電圧ストレス活性化信号Ｔ
ＤＢＩが活性状態の間、列選択動作が維持され、また選
択列がローカルデータ線およびグローバルデータ線に結
合される。
ぞれ、電圧ストレス活性化信号ＴＤＢＩが活性状態（Ｈ
レベル）のときに、グローバルデータ線イコライズファ
ースト信号ＧＩＯＥＱＦ、ライトドライバイネーブルフ
ァースト信号ＷＤＥＦ、およびローカルデータ線イコラ
イズファースト信号ＬＩＯＥＱＦをＬレベルの非活性状
態に維持する。一方、ＯＲ回路３０、３１および３４
は、この電圧ストレス活性化信号ＴＤＢＩが活性状態の
とき（Ｈレベルのとき）、対応の列アドレスラッチ信号
ＣＡＬ、列アドレスデコードイネーブル信号ＣＤＥおよ
びＩＯ線選択ファースト信号ＩＯＳＥＬＦをＨレベルに
維持する。したがって、この電圧ストレス活性化信号Ｔ
ＤＢＩが活性状態の間、列選択動作が維持され、また選
択列がローカルデータ線およびグローバルデータ線に結
合される。
【００８３】図８は、図７に示すメイン列系制御回路の
動作を示すタイミング図である。以下、図８を参照し
て、図７に示すメイン列系制御回路１４の動作について
簡単に説明する。
動作を示すタイミング図である。以下、図８を参照し
て、図７に示すメイン列系制御回路１４の動作について
簡単に説明する。
【００８４】相補データ線間電圧ストレス加速時におい
て、テストモード信号ＴＭＯＤは、Ｈレベルに設定され
ている。この状態で、外部から列アドレス信号ととも
に、列アクセス指示を与える。この列アクセス指示に従
って列選択動作活性化信号ＣＡＣＴが所定期間Ｈレベル
の活性状態へ駆動される。この列選択動作活性化信号Ｃ
ＡＣＴの活性化に従って、図７に示す制御回路２３−２
７が、それぞれ所定のタイミングで、それぞれ対応の列
系制御信号の活性／非活性化を行なう。また、この列選
択活性化信号ＣＡＣＴの活性化に従ってセット／リセッ
トフリップフロップ２２がセットされ、電圧ストレス活
性化信号ＴＤＢＩが活性化される。
て、テストモード信号ＴＭＯＤは、Ｈレベルに設定され
ている。この状態で、外部から列アドレス信号ととも
に、列アクセス指示を与える。この列アクセス指示に従
って列選択動作活性化信号ＣＡＣＴが所定期間Ｈレベル
の活性状態へ駆動される。この列選択動作活性化信号Ｃ
ＡＣＴの活性化に従って、図７に示す制御回路２３−２
７が、それぞれ所定のタイミングで、それぞれ対応の列
系制御信号の活性／非活性化を行なう。また、この列選
択活性化信号ＣＡＣＴの活性化に従ってセット／リセッ
トフリップフロップ２２がセットされ、電圧ストレス活
性化信号ＴＤＢＩが活性化される。
【００８５】この電圧ストレス活性化信号ＴＤＢＩの活
性化に従って、ＯＲ回路３０、３１および３４それぞれ
からの列アドレスラッチ指示信号ＣＡＬ、列アドレスデ
コードイネーブル信号ＣＤＥおよびＩＯ線選択ファース
ト信号ＩＯＳＥＬＦがＨレベルに保持され、またゲート
回路３２、３３および３５からのグローバルデータ線イ
コライズファースト信号ＧＩＯＥＱＦ、ライトドライバ
イネーブルファースト信号ＷＤＥＦおよびローカルデー
タ線イコライズファースト信号ＬＩＯＥＱＦが、それぞ
れＬレベルに保持される。
性化に従って、ＯＲ回路３０、３１および３４それぞれ
からの列アドレスラッチ指示信号ＣＡＬ、列アドレスデ
コードイネーブル信号ＣＤＥおよびＩＯ線選択ファース
ト信号ＩＯＳＥＬＦがＨレベルに保持され、またゲート
回路３２、３３および３５からのグローバルデータ線イ
コライズファースト信号ＧＩＯＥＱＦ、ライトドライバ
イネーブルファースト信号ＷＤＥＦおよびローカルデー
タ線イコライズファースト信号ＬＩＯＥＱＦが、それぞ
れＬレベルに保持される。
【００８６】したがって、この列アクセス指示が与えら
れたときの列アドレスに従って列選択動作が行なわれ、
既に行選択動作により活性化されたセンスアンプにより
ラッチされているデータが、ローカルデータ線およびグ
ローバルデータ線に伝達される。この列選択動作は、列
選択動作活性化信号ＣＡＣＴの活性化をトリガとして行
われる。
れたときの列アドレスに従って列選択動作が行なわれ、
既に行選択動作により活性化されたセンスアンプにより
ラッチされているデータが、ローカルデータ線およびグ
ローバルデータ線に伝達される。この列選択動作は、列
選択動作活性化信号ＣＡＣＴの活性化をトリガとして行
われる。
【００８７】制御回路２３−２７が、この列選択活性化
信号ＣＡＣＴが非活性化されて、それぞれの出力するメ
イン列系制御信号ＭＣＡＬおよびＭＣＢＥおよびＭＷＤ
Ｅが非活性状態となり、またメイングローバルイコライ
ズ指示信号ＭＧＩＯＥＱ、メインＩＯ線選択信号ＭＩＯ
ＳＥＬおよびメインローカルデータ線イコライズ指示信
号ＭＬＩＯＥＱが非活性状態に駆動されても、電圧スト
レス活性化信号ＴＤＢＩがＨレベルの活性状態にあるた
め、依然、内部においては、列選択状態が維持される。
信号ＣＡＣＴが非活性化されて、それぞれの出力するメ
イン列系制御信号ＭＣＡＬおよびＭＣＢＥおよびＭＷＤ
Ｅが非活性状態となり、またメイングローバルイコライ
ズ指示信号ＭＧＩＯＥＱ、メインＩＯ線選択信号ＭＩＯ
ＳＥＬおよびメインローカルデータ線イコライズ指示信
号ＭＬＩＯＥＱが非活性状態に駆動されても、電圧スト
レス活性化信号ＴＤＢＩがＨレベルの活性状態にあるた
め、依然、内部においては、列選択状態が維持される。
【００８８】この状態でセンスアンプに与えられるセン
ス電源電圧を上昇させる。センスアンプには相補データ
がラッチされており、この相補データのうちのＨレベル
のデータの電圧レベルはセンス電源電圧により決定され
る。センスアンプが、ローカルデータ線対およびグロー
バルデータ線対を駆動するため、これらのデータ線対に
伝達される相補データのうちのＨレベルのデータの電圧
レベルが上昇し、相補データ線間の電圧ストレスが加速
される。
ス電源電圧を上昇させる。センスアンプには相補データ
がラッチされており、この相補データのうちのＨレベル
のデータの電圧レベルはセンス電源電圧により決定され
る。センスアンプが、ローカルデータ線対およびグロー
バルデータ線対を駆動するため、これらのデータ線対に
伝達される相補データのうちのＨレベルのデータの電圧
レベルが上昇し、相補データ線間の電圧ストレスが加速
される。
【００８９】この電圧ストレス加速を終了させるため
に、外部から電圧ストレス加速終了指示が与えられる
と、テスト制御回路からのテストリセット信号ＴＲＳＴ
が活性化され、セット／リセットフリップフロップ２２
がリセットされ、電圧ストレス活性化信号ＴＤＢＩが非
活性化される（Ｌレベルへ駆動される）。既に、制御回
路２３−２７の出力信号は、所定期間活性化される列選
択動作活性化信号ＣＡＣＴの非活性化に従って非活性状
態となっている。したがって、電圧ストレス活性化信号
ＴＤＢＩが非活性化されると、列アドレスラッチ指示信
号ＣＡＬ、列アドレスデコードイネーブル信号ＣＤＥお
よびＩＯ線選択ファースト信号ＩＯＳＥＬＦがＬレベル
に駆動され、またグローバルデータ線イコライズファー
スト信号ＧＩＯＥＱＦおよびローカルデータ線イコライ
ズファースト信号ＬＩＯＥＱＦがＨレベルに駆動され
る。ライトドライバイネーブルファースト信号ＷＤＥＦ
は、メインライトドライバイネーブル信号ＭＷＤＥが非
活性状態にあるため、非活性状態を維持する。これによ
り、列系回路がプリチャージ状態に復帰し、センスアン
プによるグローバルデータ線およびローカルデータ線の
電圧ストレス加速が終了する。
に、外部から電圧ストレス加速終了指示が与えられる
と、テスト制御回路からのテストリセット信号ＴＲＳＴ
が活性化され、セット／リセットフリップフロップ２２
がリセットされ、電圧ストレス活性化信号ＴＤＢＩが非
活性化される（Ｌレベルへ駆動される）。既に、制御回
路２３−２７の出力信号は、所定期間活性化される列選
択動作活性化信号ＣＡＣＴの非活性化に従って非活性状
態となっている。したがって、電圧ストレス活性化信号
ＴＤＢＩが非活性化されると、列アドレスラッチ指示信
号ＣＡＬ、列アドレスデコードイネーブル信号ＣＤＥお
よびＩＯ線選択ファースト信号ＩＯＳＥＬＦがＬレベル
に駆動され、またグローバルデータ線イコライズファー
スト信号ＧＩＯＥＱＦおよびローカルデータ線イコライ
ズファースト信号ＬＩＯＥＱＦがＨレベルに駆動され
る。ライトドライバイネーブルファースト信号ＷＤＥＦ
は、メインライトドライバイネーブル信号ＭＷＤＥが非
活性状態にあるため、非活性状態を維持する。これによ
り、列系回路がプリチャージ状態に復帰し、センスアン
プによるグローバルデータ線およびローカルデータ線の
電圧ストレス加速が終了する。
【００９０】この図７に示すメイン列系制御回路１４の
構成においては、制御回路２３−２７が、それぞれ個々
に、列選択活性化信号ＣＡＣＴの活性化に従って対応の
メイン列系制御信号の活性／非活性化を行なっている。
この構成に代えて、これらの制御回路２３−２７が、シ
ーケンスコントローラと同様に構成され、列選択活性化
信号ＣＡＣＴの活性／非活性化に従って所定のシーケン
スでメイン列系制御信号を活性／非活性化する構成の場
合、電圧ストレス活性化信号ＴＤＢＩと列選択活性化信
号ＣＡＣＴのＯＲ信号が、これらの制御回路２３−２７
へ与えられれば、同様、外部からの制御信号に従って列
選択期間を所望の時間に設定することができる。
構成においては、制御回路２３−２７が、それぞれ個々
に、列選択活性化信号ＣＡＣＴの活性化に従って対応の
メイン列系制御信号の活性／非活性化を行なっている。
この構成に代えて、これらの制御回路２３−２７が、シ
ーケンスコントローラと同様に構成され、列選択活性化
信号ＣＡＣＴの活性／非活性化に従って所定のシーケン
スでメイン列系制御信号を活性／非活性化する構成の場
合、電圧ストレス活性化信号ＴＤＢＩと列選択活性化信
号ＣＡＣＴのＯＲ信号が、これらの制御回路２３−２７
へ与えられれば、同様、外部からの制御信号に従って列
選択期間を所望の時間に設定することができる。
【００９１】図９は、センス電源系の構成を概略的に示
す図である。図９において、センスアンプへは、センス
電源線４１を介してセンス電源回路４０からのセンス電
源電圧Ｖｃｃｓが伝達される。このセンス電源回路４０
は、外部電源電圧ＥＸＶＣＣからセンス電源電圧Ｖｃｃ
ｓを生成している。このセンス電源回路４０は、電圧ス
トレス加速指示信号ＴＥＢがテスト制御回路８から与え
られると外部電源電圧ＥＸＶＣＣをセンス電源線４１へ
伝達する。
す図である。図９において、センスアンプへは、センス
電源線４１を介してセンス電源回路４０からのセンス電
源電圧Ｖｃｃｓが伝達される。このセンス電源回路４０
は、外部電源電圧ＥＸＶＣＣからセンス電源電圧Ｖｃｃ
ｓを生成している。このセンス電源回路４０は、電圧ス
トレス加速指示信号ＴＥＢがテスト制御回路８から与え
られると外部電源電圧ＥＸＶＣＣをセンス電源線４１へ
伝達する。
【００９２】センス電源回路４０は、たとえば、内部降
圧回路で構成され、通常動作モード時には、外部電源電
圧ＥＸＶＣＣを降圧して、所定電圧レベルのセンス電源
電圧Ｖｃｃｓを生成する。電圧ストレス加速指示信号Ｔ
ＥＢが活性化されると、このセンス電源回路４０は、内
部降圧動作を停止し、外部電源電圧ＥＸＶＣＣをセンス
電源線４１上に伝達する。これにより、センス電源線４
１からセンスアンプおよび列選択ゲートを介してローカ
ルデータ線およびグローバルデータ線へ、外部電源電圧
ＥＸＶＣＣに従って電圧ストレスを与えることができ
る。この電圧ストレス加速時においては、ローカルデー
タ線およびグローバルデータ線の相補データ線間の電圧
ストレス加速に加えて、ビット線間電圧ストレス加速お
よびセンス電源線の電圧ストレスの加速をも併せて行な
うことができる。
圧回路で構成され、通常動作モード時には、外部電源電
圧ＥＸＶＣＣを降圧して、所定電圧レベルのセンス電源
電圧Ｖｃｃｓを生成する。電圧ストレス加速指示信号Ｔ
ＥＢが活性化されると、このセンス電源回路４０は、内
部降圧動作を停止し、外部電源電圧ＥＸＶＣＣをセンス
電源線４１上に伝達する。これにより、センス電源線４
１からセンスアンプおよび列選択ゲートを介してローカ
ルデータ線およびグローバルデータ線へ、外部電源電圧
ＥＸＶＣＣに従って電圧ストレスを与えることができ
る。この電圧ストレス加速時においては、ローカルデー
タ線およびグローバルデータ線の相補データ線間の電圧
ストレス加速に加えて、ビット線間電圧ストレス加速お
よびセンス電源線の電圧ストレスの加速をも併せて行な
うことができる。
【００９３】なお、電圧ストレス加速指示信号ＴＥＢ
は、テストモード信号ＴＭＯＤに従って生成されてもよ
く、また、図７に示すセット／リセットフリップフロッ
プ２２からの電圧ストレス活性化信号ＴＤＢＩに従って
生成されてもよく、また、電圧ストレス加速信号ＴＥＢ
として電圧ストレス活性化信号ＴＤＢＩが用いられても
よい。
は、テストモード信号ＴＭＯＤに従って生成されてもよ
く、また、図７に示すセット／リセットフリップフロッ
プ２２からの電圧ストレス活性化信号ＴＤＢＩに従って
生成されてもよく、また、電圧ストレス加速信号ＴＥＢ
として電圧ストレス活性化信号ＴＤＢＩが用いられても
よい。
【００９４】図１０は、図２に示すローカル列系制御回
路ＬＣＴＬ０−ＬＣＴＬｎの構成の一例を示す図であ
る。これらのローカル列系制御回路ＬＣＴＬ０−ＬＣＴ
Ｌｎは、同一構成を有するため、図１０においては、１
つのローカル列系制御回路ＬＣＴＬｉを代表的に示す。
路ＬＣＴＬ０−ＬＣＴＬｎの構成の一例を示す図であ
る。これらのローカル列系制御回路ＬＣＴＬ０−ＬＣＴ
Ｌｎは、同一構成を有するため、図１０においては、１
つのローカル列系制御回路ＬＣＴＬｉを代表的に示す。
【００９５】ローカル列系制御回路ＬＣＴＬｉに対して
は、メイン列系制御回路４に含まれる列ブロックアドレ
スデコード回路４４からの列ブロック指示ファースト信
号ＣＢＳＦｉが与えられる。この列ブロックアドレスデ
コード回路４４は、アドレス入力回路２に含まれる列ア
ドレスラッチ回路４２からの列ブロックアドレス信号Ｃ
ＡＺを、列アドレスデコードイネーブル信号ＣＤＥの活
性化時デコードして、列ブロック指示ファースト信号Ｃ
ＢＳＦｉを生成する。
は、メイン列系制御回路４に含まれる列ブロックアドレ
スデコード回路４４からの列ブロック指示ファースト信
号ＣＢＳＦｉが与えられる。この列ブロックアドレスデ
コード回路４４は、アドレス入力回路２に含まれる列ア
ドレスラッチ回路４２からの列ブロックアドレス信号Ｃ
ＡＺを、列アドレスデコードイネーブル信号ＣＤＥの活
性化時デコードして、列ブロック指示ファースト信号Ｃ
ＢＳＦｉを生成する。
【００９６】列アドレスラッチ回路４２は、このメイン
列系制御回路１４に含まれるＯＲ回路３０（図７参照）
からの列アドレスラッチ指示信号ＣＡＬに従って、外部
アドレスＥＸＡＤをラッチして内部列アドレス信号ＣＡ
Ｙと内部列ブロックアドレス信号ＣＡＺを生成する。列
アドレスラッチ回路４２は、列アドレスラッチ指示信号
ＣＡＬがＨレベルの間ラッチ状態を維持する。したがっ
て、電圧ストレス加速試験を行なう場合、電圧ストレス
加速動作期間中列アドレスラッチ回路４２をラッチ状態
に維持することができ、正確に、電圧ストレス加速の
間、選択列のセンスアンプを対応のローカルデータ線を
介してグローバルデータ線に結合することができる。
列系制御回路１４に含まれるＯＲ回路３０（図７参照）
からの列アドレスラッチ指示信号ＣＡＬに従って、外部
アドレスＥＸＡＤをラッチして内部列アドレス信号ＣＡ
Ｙと内部列ブロックアドレス信号ＣＡＺを生成する。列
アドレスラッチ回路４２は、列アドレスラッチ指示信号
ＣＡＬがＨレベルの間ラッチ状態を維持する。したがっ
て、電圧ストレス加速試験を行なう場合、電圧ストレス
加速動作期間中列アドレスラッチ回路４２をラッチ状態
に維持することができ、正確に、電圧ストレス加速の
間、選択列のセンスアンプを対応のローカルデータ線を
介してグローバルデータ線に結合することができる。
【００９７】ローカル列系制御回路ＬＣＴＬｉは、列ブ
ロックアドレスデコード回路４４からの列ブロック指示
ファースト信号ＣＢＳＦｉと列アドレスデコードイネー
ブル信号ＣＢＥを受けるＡＮＤ回路５０と、ＡＮＤ回路
５０の出力信号の活性化時活性化され、列アドレスラッ
チ回路４２からの内部列アドレス信号ＣＡＹをデコード
して列選択信号ＣＳＬを生成する列アドレスデコード回
路５１と、メイン列制御回路１４からのグローバルデー
タ線イコライズファースト信号ＧＩＯＥＱＦと列ブロッ
ク指示ファースト信号ＣＢＳＦｉとを受け、グローバル
データ線イコライズ指示信号ＧＩＯＥＱｉを出力するゲ
ート回路５２と、行系制御回路からの行ブロック選択信
号ＲＢｊとメイン列系制御回路からのローカルデータ線
イコライズファースト信号ＬＩＯＥＱＦとを受け、ロー
カルデータ線イコライズ指示信号ＬＩＯＥＱｊを出力す
るゲート回路５３と、行ブロック選択信号ＲＢｊとメイ
ン列系制御回路からのＩＯ線選択指示信号ＩＯＳＥＬと
を受け、ＩＯ線選択信号ＩＯＳＥＬｊを出力するＡＮＤ
回路５４と、列ブロック指示ファースト信号ＣＢＳＦｉ
とメイン列系制御回路からのライトドライバイネーブル
ファースト信号ＷＤＥＦと列ブロック指示ファースト信
号ＣＢＳＦｉを受けてライトドライバイネーブル信号Ｗ
ＤＥｉを出力するＡＮＤ回路５５と、列ブロック指示フ
ァースト信号ＣＢＳＦｉとライトドライバイネーブルフ
ァースト信号ＷＤＥＦとテストモード信号ＴＭＯＤとを
受けてプリチャージ用列ブロック選択信号ＣＢＳｉを出
力する複合ゲート５６を含む。
ロックアドレスデコード回路４４からの列ブロック指示
ファースト信号ＣＢＳＦｉと列アドレスデコードイネー
ブル信号ＣＢＥを受けるＡＮＤ回路５０と、ＡＮＤ回路
５０の出力信号の活性化時活性化され、列アドレスラッ
チ回路４２からの内部列アドレス信号ＣＡＹをデコード
して列選択信号ＣＳＬを生成する列アドレスデコード回
路５１と、メイン列制御回路１４からのグローバルデー
タ線イコライズファースト信号ＧＩＯＥＱＦと列ブロッ
ク指示ファースト信号ＣＢＳＦｉとを受け、グローバル
データ線イコライズ指示信号ＧＩＯＥＱｉを出力するゲ
ート回路５２と、行系制御回路からの行ブロック選択信
号ＲＢｊとメイン列系制御回路からのローカルデータ線
イコライズファースト信号ＬＩＯＥＱＦとを受け、ロー
カルデータ線イコライズ指示信号ＬＩＯＥＱｊを出力す
るゲート回路５３と、行ブロック選択信号ＲＢｊとメイ
ン列系制御回路からのＩＯ線選択指示信号ＩＯＳＥＬと
を受け、ＩＯ線選択信号ＩＯＳＥＬｊを出力するＡＮＤ
回路５４と、列ブロック指示ファースト信号ＣＢＳＦｉ
とメイン列系制御回路からのライトドライバイネーブル
ファースト信号ＷＤＥＦと列ブロック指示ファースト信
号ＣＢＳＦｉを受けてライトドライバイネーブル信号Ｗ
ＤＥｉを出力するＡＮＤ回路５５と、列ブロック指示フ
ァースト信号ＣＢＳＦｉとライトドライバイネーブルフ
ァースト信号ＷＤＥＦとテストモード信号ＴＭＯＤとを
受けてプリチャージ用列ブロック選択信号ＣＢＳｉを出
力する複合ゲート５６を含む。
【００９８】ゲート回路５２は、グローバルデータ線イ
コライズファースト信号ＧＩＯＥＱＦがＬレベルであり
かつ列ブロック指示ファースト信号ＣＢＳＦｉがＨレベ
ルのときにグローバルデータ線イコライズ信号ＧＩＯＥ
ＱｉをＬレベルに保持する。
コライズファースト信号ＧＩＯＥＱＦがＬレベルであり
かつ列ブロック指示ファースト信号ＣＢＳＦｉがＨレベ
ルのときにグローバルデータ線イコライズ信号ＧＩＯＥ
ＱｉをＬレベルに保持する。
【００９９】ゲート回路５３は、行ブロック選択信号Ｒ
ＢｊがＨレベルでありかつローカルデータ線イコライズ
ファースト信号ＬＩＯＥＱＦがＬレベルのときにローカ
ルデータ線イコライズ指示信号ＬＩＯＥＱｉをＬレベル
に駆動する。
ＢｊがＨレベルでありかつローカルデータ線イコライズ
ファースト信号ＬＩＯＥＱＦがＬレベルのときにローカ
ルデータ線イコライズ指示信号ＬＩＯＥＱｉをＬレベル
に駆動する。
【０１００】複合ゲート５６は、等価的に、ライトドラ
イバイネーブルファースト信号ＷＤＥＦとテストモード
信号ＴＭＯＤとを受けるＯＲゲートと、このＯＲゲート
の出力信号と列ブロック指示ファースト信号ＣＢＳＦｉ
とを受けて、プリチャージ用列ブロック選択信号ＣＢＳ
ｉを生成するＮＡＮＤゲートとを含む。テストモード信
号ＴＭＯＤが、Ｈレベルのときには、列ブロック指示フ
ァースト信号ＣＢＳＦｉにしたがって、プリチャージ用
列ブロック選択信号ＣＢＳｉが生成される。
イバイネーブルファースト信号ＷＤＥＦとテストモード
信号ＴＭＯＤとを受けるＯＲゲートと、このＯＲゲート
の出力信号と列ブロック指示ファースト信号ＣＢＳＦｉ
とを受けて、プリチャージ用列ブロック選択信号ＣＢＳ
ｉを生成するＮＡＮＤゲートとを含む。テストモード信
号ＴＭＯＤが、Ｈレベルのときには、列ブロック指示フ
ァースト信号ＣＢＳＦｉにしたがって、プリチャージ用
列ブロック選択信号ＣＢＳｉが生成される。
【０１０１】テストモード信号ＴＭＯＤがＬレベルのと
きには、ライトドライバイネーブルファースト信号ＷＤ
ＥＦと列ブロック指示ファースト信号ＣＢＳＦｉとに従
って、プリチャージ用の列ブロック選択信号ＣＢＳｉが
生成される。
きには、ライトドライバイネーブルファースト信号ＷＤ
ＥＦと列ブロック指示ファースト信号ＣＢＳＦｉとに従
って、プリチャージ用の列ブロック選択信号ＣＢＳｉが
生成される。
【０１０２】この図１０に示すローカル列系制御回路Ｌ
ＣＴＬｉの構成において、ゲート回路５３およびＡＮＤ
回路５４は、各行ブロックに対応して配置される。列ブ
ロック選択信号ＣＢＳＦｉは、これらのゲート回路５３
およびＡＮＤ回路５４には与えられていないため、この
選択行ブロックに含まれるメモリサブブロックそれぞれ
に対応して配置されるローカルデータ線が対応のグロー
バルデータ線に接続される。ローカルデータ線は、各列
ブロックごとに配置される。従って、選択行ブロックに
含まれるメモリサブブロックに対して、共通にローカル
データ線とグローバルデータ線との接続の制御が行われ
る。
ＣＴＬｉの構成において、ゲート回路５３およびＡＮＤ
回路５４は、各行ブロックに対応して配置される。列ブ
ロック選択信号ＣＢＳＦｉは、これらのゲート回路５３
およびＡＮＤ回路５４には与えられていないため、この
選択行ブロックに含まれるメモリサブブロックそれぞれ
に対応して配置されるローカルデータ線が対応のグロー
バルデータ線に接続される。ローカルデータ線は、各列
ブロックごとに配置される。従って、選択行ブロックに
含まれるメモリサブブロックに対して、共通にローカル
データ線とグローバルデータ線との接続の制御が行われ
る。
【０１０３】これに代えて、列ブロック単位でローカル
データ線とグローバルデータ線との接続の制御が行われ
ても良い。この構成の場合には、ゲート回路５３および
ＡＮＤ回路５４に対しさらに、列ブロック指示ファース
ト信号ＣＢＳｉを与える。
データ線とグローバルデータ線との接続の制御が行われ
ても良い。この構成の場合には、ゲート回路５３および
ＡＮＤ回路５４に対しさらに、列ブロック指示ファース
ト信号ＣＢＳｉを与える。
【０１０４】図１１は、行ブロック選択信号ＲＢｊを生
成する回路の部分を概略的に示す図である。図１１にお
いて、この行ブロック選択信号ＲＢｊは、行系制御回路
３に含まれる行ブロックアドレスデコード回路５８から
生成される。この行ブロックアドレスデコード回路５８
は、図１に示すアドレス入力回路２から与えられる行ブ
ロックアドレス信号ＲＡＺをデコードし、行ブロック選
択信号ＲＢｊを生成する。
成する回路の部分を概略的に示す図である。図１１にお
いて、この行ブロック選択信号ＲＢｊは、行系制御回路
３に含まれる行ブロックアドレスデコード回路５８から
生成される。この行ブロックアドレスデコード回路５８
は、図１に示すアドレス入力回路２から与えられる行ブ
ロックアドレス信号ＲＡＺをデコードし、行ブロック選
択信号ＲＢｊを生成する。
【０１０５】なお、センスアンプが、シェアードセンス
アンプ構成で配置され、２つの行ブロックにより、セン
スアンプが共有される場合、このセンスアンプを共有す
る行ブロックを指定する行ブロック選択信号のＯＲの信
号が、これらのゲート回路５３およびＡＮＤ回路５４へ
与えられる。
アンプ構成で配置され、２つの行ブロックにより、セン
スアンプが共有される場合、このセンスアンプを共有す
る行ブロックを指定する行ブロック選択信号のＯＲの信
号が、これらのゲート回路５３およびＡＮＤ回路５４へ
与えられる。
【０１０６】図１２は、図１０に示すローカルコラム系
制御回路ＬＣＴＬｉの動作を示すタイミング図である。
今、図１２を参照して、図１０に示すローカルコラム系
制御回路ＬＣＴＬｉの動作について説明する。
制御回路ＬＣＴＬｉの動作を示すタイミング図である。
今、図１２を参照して、図１０に示すローカルコラム系
制御回路ＬＣＴＬｉの動作について説明する。
【０１０７】列選択動作時においては、テストモード信
号ＴＭＯＤは、Ｈレベルに設定されている。また、行選
択動作が完了し、行ブロック選択信号ＲＢｊも、図１１
に示す行ブロックアドレスデコード回路５８により、選
択行ブロックに対して、選択状態へ駆動されている。ま
た、センスアンプによるセンス動作も完了している。
号ＴＭＯＤは、Ｈレベルに設定されている。また、行選
択動作が完了し、行ブロック選択信号ＲＢｊも、図１１
に示す行ブロックアドレスデコード回路５８により、選
択行ブロックに対して、選択状態へ駆動されている。ま
た、センスアンプによるセンス動作も完了している。
【０１０８】列選択動作を行うコラムアクセスが始まる
と、列選択活性化信号ＣＡＣＴが所定期間活性化され
る。この列選択活性化信号ＣＡＣＴの活性化に従って列
アドレスラッチ指示信号ＣＡＬおよび列アドレスデコー
ドイネーブル信号ＣＤＥが活性状態へ駆動され、図１０
に示す列アドレスラッチ回路４２および列ブロックアド
レスデコード回路４４の出力信号が確定する。
と、列選択活性化信号ＣＡＣＴが所定期間活性化され
る。この列選択活性化信号ＣＡＣＴの活性化に従って列
アドレスラッチ指示信号ＣＡＬおよび列アドレスデコー
ドイネーブル信号ＣＤＥが活性状態へ駆動され、図１０
に示す列アドレスラッチ回路４２および列ブロックアド
レスデコード回路４４の出力信号が確定する。
【０１０９】列ブロックアドレスデコード回路４４から
の列ブロック指示ファースト信号ＣＢＳＦｉが活性状態
へ駆動されると、ローカルコラム系制御回路ＬＣＴＬｉ
に対するローカル列系制御信号がプリチャージサイクル
時と異なる状態に設定される。すなわち、ゲート回路５
２からのグローバルデータ線イコライズ指示信号ＧＩＯ
ＥＱｉおよびゲート回路５３からのローカルデータ線イ
コライズ指示信号ＬＩＯＥＱｊがＬレベルとなり、また
ＡＮＤ回路５４からのＩＯ線選択信号ＩＯＳＥＬｊがＨ
レベルとなる。
の列ブロック指示ファースト信号ＣＢＳＦｉが活性状態
へ駆動されると、ローカルコラム系制御回路ＬＣＴＬｉ
に対するローカル列系制御信号がプリチャージサイクル
時と異なる状態に設定される。すなわち、ゲート回路５
２からのグローバルデータ線イコライズ指示信号ＧＩＯ
ＥＱｉおよびゲート回路５３からのローカルデータ線イ
コライズ指示信号ＬＩＯＥＱｊがＬレベルとなり、また
ＡＮＤ回路５４からのＩＯ線選択信号ＩＯＳＥＬｊがＨ
レベルとなる。
【０１１０】電圧ストレス加速試験時においては、ライ
トドライバイネーブルファースト信号ＷＤＥＦがＬレベ
ルであるため、ライトドライバイネーブル信号ＷＤＥｉ
はＬレベルの非活性状態を維持し、また、プリチャージ
用の列ブロック選択信号ＣＢＳｉも、テストモード信号
ＴＭＯＤがＨレベルのため、Ｌレベルとなる。
トドライバイネーブルファースト信号ＷＤＥＦがＬレベ
ルであるため、ライトドライバイネーブル信号ＷＤＥｉ
はＬレベルの非活性状態を維持し、また、プリチャージ
用の列ブロック選択信号ＣＢＳｉも、テストモード信号
ＴＭＯＤがＨレベルのため、Ｌレベルとなる。
【０１１１】列アドレスデコード回路５１が、ＡＮＤ回
路５０の出力信号に従って活性化され、列アドレス信号
ＣＡＹをデコードし、アドレス指定された列に対応する
列選択信号ＣＳＬ（ＣＳＬａ）が選択状態へ駆動され
る。このテストモード時においては、コラムアクセスが
行なわれて所定期間が経過しても、次いで、テストリセ
ット信号ＴＲＳＴが活性化されるまで、この状態を維持
する。
路５０の出力信号に従って活性化され、列アドレス信号
ＣＡＹをデコードし、アドレス指定された列に対応する
列選択信号ＣＳＬ（ＣＳＬａ）が選択状態へ駆動され
る。このテストモード時においては、コラムアクセスが
行なわれて所定期間が経過しても、次いで、テストリセ
ット信号ＴＲＳＴが活性化されるまで、この状態を維持
する。
【０１１２】テストリセット信号ＴＲＳＴが活性化され
ると、電圧ストレス加速完了が指示され、列選択動作が
完了し、列アドレスデコードイネーブル信号ＣＤＥおよ
び列アドレスラッチ指示信号ＣＡＬがＬレベルとなり、
応じて列ブロックアドレスデコード回路４４からの列ブ
ロック指示ファースト信号ＣＢＳＦｉがＬレベルとな
る。これにより、選択状態の列選択信号ＣＳＬ（ＣＳＬ
ａ）が、非選択状態へ駆動され、またグローバルデータ
線およびローカルデータ線もそれぞれイコライズされ
る。
ると、電圧ストレス加速完了が指示され、列選択動作が
完了し、列アドレスデコードイネーブル信号ＣＤＥおよ
び列アドレスラッチ指示信号ＣＡＬがＬレベルとなり、
応じて列ブロックアドレスデコード回路４４からの列ブ
ロック指示ファースト信号ＣＢＳＦｉがＬレベルとな
る。これにより、選択状態の列選択信号ＣＳＬ（ＣＳＬ
ａ）が、非選択状態へ駆動され、またグローバルデータ
線およびローカルデータ線もそれぞれイコライズされ
る。
【０１１３】また、行ブロック選択信号ＲＢｊがＨレベ
ルを維持していても（行アクセスの完了は、別のプリチ
ャージコマンドにより指定される）、ＩＯ線選択ファー
スト信号ＩＯＳＥＬＦが、Ｌレベルとなるため、同様、
ＩＯ線選択信号ＩＯＳＥＬｊもＬレベルとなり、ローカ
ルデータ線とグローバルデータ線が分離される。
ルを維持していても（行アクセスの完了は、別のプリチ
ャージコマンドにより指定される）、ＩＯ線選択ファー
スト信号ＩＯＳＥＬＦが、Ｌレベルとなるため、同様、
ＩＯ線選択信号ＩＯＳＥＬｊもＬレベルとなり、ローカ
ルデータ線とグローバルデータ線が分離される。
【０１１４】図１３は、１つの行ブロックＲＢＫｊにお
ける列ブロックと対応のローカル／グローバルデータ線
の接続を概略的に示す図である。図１３において、列ブ
ロックＣＢＫ０−ＣＢＫｎそれぞれにおいて、１つのビ
ット線対ＢＬＰとこのビット線対ＢＬＰに対応して配置
されるセンスアンプＳＡおよび列選択ゲートＣＳＧを代
表的に示す。
ける列ブロックと対応のローカル／グローバルデータ線
の接続を概略的に示す図である。図１３において、列ブ
ロックＣＢＫ０−ＣＢＫｎそれぞれにおいて、１つのビ
ット線対ＢＬＰとこのビット線対ＢＬＰに対応して配置
されるセンスアンプＳＡおよび列選択ゲートＣＳＧを代
表的に示す。
【０１１５】列ブロックＣＢＫ０においては、列選択ゲ
ートＣＳＧを介して、センスアンプＳＡが、ローカルデ
ータ線対ＬＩＯＰ０に結合される。このローカルデータ
線対ＬＩＯＰ０は、ＩＯ選択ゲートＩＯＧを介してグロ
ーバルデータ線対ＧＩＯＰ０に結合される。このグロー
バルデータ線対ＧＩＯＰ０に対してライトドライバＷＲ
Ｄが配置され、このライトドライバＷＲＤは、ライトド
ライバイネーブル信号ＷＤＥ０に応答して選択的に活性
化される。
ートＣＳＧを介して、センスアンプＳＡが、ローカルデ
ータ線対ＬＩＯＰ０に結合される。このローカルデータ
線対ＬＩＯＰ０は、ＩＯ選択ゲートＩＯＧを介してグロ
ーバルデータ線対ＧＩＯＰ０に結合される。このグロー
バルデータ線対ＧＩＯＰ０に対してライトドライバＷＲ
Ｄが配置され、このライトドライバＷＲＤは、ライトド
ライバイネーブル信号ＷＤＥ０に応答して選択的に活性
化される。
【０１１６】列ブロックＣＢＫｎにおいては、センスア
ンプＳＡが、列選択ゲートＣＳＧを介してローカルデー
タ線対ＬＩＯＰｎに結合される。このローカルデータ線
対ＬＩＯＰｎは、ＩＯ選択ゲートＩＯＧを介してグロー
バルデータ線対ＧＩＯＰｎに結合される。このグローバ
ルデータ線対ＧＩＯＰｎに対してライトドライバＷＲＤ
が配置され、このライトドライバＷＲＤへは、ライトド
ライバイネーブル信号ＷＤＥｎが与えられる。
ンプＳＡが、列選択ゲートＣＳＧを介してローカルデー
タ線対ＬＩＯＰｎに結合される。このローカルデータ線
対ＬＩＯＰｎは、ＩＯ選択ゲートＩＯＧを介してグロー
バルデータ線対ＧＩＯＰｎに結合される。このグローバ
ルデータ線対ＧＩＯＰｎに対してライトドライバＷＲＤ
が配置され、このライトドライバＷＲＤへは、ライトド
ライバイネーブル信号ＷＤＥｎが与えられる。
【０１１７】ＩＯ選択ゲートＩＯＧに対して共通にＩＯ
選択信号ＩＯＳＥＬｊが与えられる。列選択ブロックＣ
ＢＫ０の列選択ゲートＣＳＧには、列選択信号ＣＳＬ０
ａが与えられ、列ブロックＣＢＫｎの列選択ゲートＣＳ
Ｇに対しては、列選択信号ＣＳＬｎａが与えられる。
選択信号ＩＯＳＥＬｊが与えられる。列選択ブロックＣ
ＢＫ０の列選択ゲートＣＳＧには、列選択信号ＣＳＬ０
ａが与えられ、列ブロックＣＢＫｎの列選択ゲートＣＳ
Ｇに対しては、列選択信号ＣＳＬｎａが与えられる。
【０１１８】列選択動作時においては、列ブロックＣＢ
Ｋ０−ＣＢＫｎのうちの１つにおいて列選択信号が選択
される。たとえば、列ブロックＣＢＫ０が指定された場
合には、列選択信号ＣＳＬ０ａが、アドレス信号に従っ
て選択状態へ駆動され、センスアンプＳＡが、ローカル
データ線対ＬＩＯＰ０およびグローバルデータ線対ＧＩ
ＯＰ０に結合される。列ブロックＣＢＫｎにおいては、
列ブロック指示信号ＣＢＳｉに従って列選択動作が非活
性状態にあり、列選択信号ＣＳＬｎａは、非選択状態に
維持され、ローカルデータ線対ＬＩＯＰｎとセンスアン
プＳＡは分離される。
Ｋ０−ＣＢＫｎのうちの１つにおいて列選択信号が選択
される。たとえば、列ブロックＣＢＫ０が指定された場
合には、列選択信号ＣＳＬ０ａが、アドレス信号に従っ
て選択状態へ駆動され、センスアンプＳＡが、ローカル
データ線対ＬＩＯＰ０およびグローバルデータ線対ＧＩ
ＯＰ０に結合される。列ブロックＣＢＫｎにおいては、
列ブロック指示信号ＣＢＳｉに従って列選択動作が非活
性状態にあり、列選択信号ＣＳＬｎａは、非選択状態に
維持され、ローカルデータ線対ＬＩＯＰｎとセンスアン
プＳＡは分離される。
【０１１９】ローカルデータ線対ＬＩＯＰ０−ＬＩＯＰ
ｎそれぞれに対して設けられる図示しないローカルデー
タ線イコライズトランジスタに対しては、共通にローカ
ルデータ線イコライズ指示信号ＬＩＯＥＱｊが与えられ
る。グローバルデータ線対ＧＩＯＰ０の図示しないグロ
ーバルデータ線イコライズトランジスタおよびプルアッ
プ回路に対しては、グローバルデータ線イコライズ指示
信号ＧＩＯＥＱ０および列ブロック選択信号ＣＢＳ０が
与えられる。グローバルデータ線対ＧＩＯＰｎに対して
設けられるプルアップ回路およびイコライズトランジス
タに対しては、列ブロック選択信号ＣＢＳｎおよびグロ
ーバルデータ線イコライズ指示信号ＧＩＯＥＱｎがそれ
ぞれ与えられる。したがって、選択列ブロックにおい
て、ローカルデータ線対ＬＩＰおよびグローバルデータ
線対ＧＩＯＰの対応のセンスアンプＳＡのラッチデータ
に従って設定される。非選択列ブロックにおいては列選
択ゲートＣＳＧが非導通状態であり、単にローカルデー
タ線対ＬＩＯＰと対応のグローバルデータ線対ＧＩＯＰ
が接続されるだけである。したがって、特に問題は生じ
ない。
ｎそれぞれに対して設けられる図示しないローカルデー
タ線イコライズトランジスタに対しては、共通にローカ
ルデータ線イコライズ指示信号ＬＩＯＥＱｊが与えられ
る。グローバルデータ線対ＧＩＯＰ０の図示しないグロ
ーバルデータ線イコライズトランジスタおよびプルアッ
プ回路に対しては、グローバルデータ線イコライズ指示
信号ＧＩＯＥＱ０および列ブロック選択信号ＣＢＳ０が
与えられる。グローバルデータ線対ＧＩＯＰｎに対して
設けられるプルアップ回路およびイコライズトランジス
タに対しては、列ブロック選択信号ＣＢＳｎおよびグロ
ーバルデータ線イコライズ指示信号ＧＩＯＥＱｎがそれ
ぞれ与えられる。したがって、選択列ブロックにおい
て、ローカルデータ線対ＬＩＰおよびグローバルデータ
線対ＧＩＯＰの対応のセンスアンプＳＡのラッチデータ
に従って設定される。非選択列ブロックにおいては列選
択ゲートＣＳＧが非導通状態であり、単にローカルデー
タ線対ＬＩＯＰと対応のグローバルデータ線対ＧＩＯＰ
が接続されるだけである。したがって、特に問題は生じ
ない。
【０１２０】このグローバルデータ線対に対応して配置
されるプルアップ回路ＰＵＧが、センスアンプと同様の
センス電源電圧Ｖｃｃｓを受けている場合、非選択列ブ
ロックにおいて、センスアンプ電源電圧の加速に従って
グローバルデータ線対のプルアップ電圧レベルが上昇す
る。この場合、電圧ストレス加速時、テストモード信号
ＴＭＯＤに従って、強制的に、列ブロック選択信号ＣＢ
Ｓ０−ＣＢＳｎをＬレベルに設定し、グローバルデータ
線対ＧＩＯＰ０−ＧＩＯＰｎに対するプルアップ動作は
すべて対応の列ブロックの選択／非選択にかかわらず、
プルアップ動作を停止させてもよい。
されるプルアップ回路ＰＵＧが、センスアンプと同様の
センス電源電圧Ｖｃｃｓを受けている場合、非選択列ブ
ロックにおいて、センスアンプ電源電圧の加速に従って
グローバルデータ線対のプルアップ電圧レベルが上昇す
る。この場合、電圧ストレス加速時、テストモード信号
ＴＭＯＤに従って、強制的に、列ブロック選択信号ＣＢ
Ｓ０−ＣＢＳｎをＬレベルに設定し、グローバルデータ
線対ＧＩＯＰ０−ＧＩＯＰｎに対するプルアップ動作は
すべて対応の列ブロックの選択／非選択にかかわらず、
プルアップ動作を停止させてもよい。
【０１２１】これに代えて、センスアンプ電源とプルア
ップ回路の電源とを別の電源とし、このテスト時におい
ては、センス電源電圧の加速のみを行うように構成され
てもよい。例えば、グローバルデータ線プルアップ回路
に対する電源電圧を、この相補データ線間電圧ストレス
加速時においては、供給を遮断する。
ップ回路の電源とを別の電源とし、このテスト時におい
ては、センス電源電圧の加速のみを行うように構成され
てもよい。例えば、グローバルデータ線プルアップ回路
に対する電源電圧を、この相補データ線間電圧ストレス
加速時においては、供給を遮断する。
【０１２２】また、ローカルデータ線イコライズ指示信
号ＬＩＯＥＱおよびＩＯ線選択信号ＩＯＳＥＬｊは、そ
れぞれ列ブロック単位で、列ブロック選択ファースト信
号ＣＢＳＦｉに従って選択／非選択状態が設定されても
よい。この構成の場合、例えば、図１０に示すゲート回
路５３およびＡＮＤ回路５４へ、列ブロックアドレスデ
コード回路４４からの列ブロック指示ファースト信号Ｃ
ＢＳＦｉをさらに与える。これにより、列ブロック単位
でローカルデータ線とグローバルデータ線対の接続およ
びイコライズを制御することができる。
号ＬＩＯＥＱおよびＩＯ線選択信号ＩＯＳＥＬｊは、そ
れぞれ列ブロック単位で、列ブロック選択ファースト信
号ＣＢＳＦｉに従って選択／非選択状態が設定されても
よい。この構成の場合、例えば、図１０に示すゲート回
路５３およびＡＮＤ回路５４へ、列ブロックアドレスデ
コード回路４４からの列ブロック指示ファースト信号Ｃ
ＢＳＦｉをさらに与える。これにより、列ブロック単位
でローカルデータ線とグローバルデータ線対の接続およ
びイコライズを制御することができる。
【０１２３】また、複合ゲート５６へは、テストモード
信号ＴＭＯＤに変えて、電圧ストレス活性化信号ＴＤＢ
Ｉが与えられてもよい。
信号ＴＭＯＤに変えて、電圧ストレス活性化信号ＴＤＢ
Ｉが与えられてもよい。
【０１２４】また、この電圧ストレス加速試験は、デー
タ読出モードで行われ、図７に示すライトイネーブル信
号ＷＥは、このテスト動作モード時においてはＬレベル
に維持されてもよい。この場合、図７に示すゲート回路
３３は特に設ける必要は無い。図１０の複合ゲート５６
により、列ブロック指示ファースト信号ＣＢＳｉに従っ
て、選択列ブロックにおいてのみプルアップ回路ＰＵＧ
が非活性化される。
タ読出モードで行われ、図７に示すライトイネーブル信
号ＷＥは、このテスト動作モード時においてはＬレベル
に維持されてもよい。この場合、図７に示すゲート回路
３３は特に設ける必要は無い。図１０の複合ゲート５６
により、列ブロック指示ファースト信号ＣＢＳｉに従っ
て、選択列ブロックにおいてのみプルアップ回路ＰＵＧ
が非活性化される。
【０１２５】また、電圧ストレス加速試験時において
は、ライトイネーブル信号ＷＥがＨレベルに維持される
場合には、ライトドライバイネーブル信号ＷＤＥｉがテ
ストモード信号ＴＭＯＤに従ってＬレベルに維持されて
もよい。この場合には、複合ゲート５６は、ライトドラ
イバイネーブルファースト信号ＷＤＥＦと列ブロック指
示ファースト信号ＣＢＳＦｉとを受けるＮＡＮＤ回路で
構成される。
は、ライトイネーブル信号ＷＥがＨレベルに維持される
場合には、ライトドライバイネーブル信号ＷＤＥｉがテ
ストモード信号ＴＭＯＤに従ってＬレベルに維持されて
もよい。この場合には、複合ゲート５６は、ライトドラ
イバイネーブルファースト信号ＷＤＥＦと列ブロック指
示ファースト信号ＣＢＳＦｉとを受けるＮＡＮＤ回路で
構成される。
【０１２６】［変更例１］図１４は、この発明の実施の
形態１の変更例１の構成を概略的に示す図である。図１
４においては、列ブロックアドレスデコード回路４４の
出力する列ブロック指示ファースト信号ＣＢＳＦｉとテ
ストモード信号ＴＭＯＤを受けるＯＲ回路６０が設けら
れる。このＯＲ回路６０の出力信号が、列ブロック指示
ファースト信号ＣＢＳＦｉに代えて、ゲート回路５０、
および５２−５５にそれぞれ与えられる。
形態１の変更例１の構成を概略的に示す図である。図１
４においては、列ブロックアドレスデコード回路４４の
出力する列ブロック指示ファースト信号ＣＢＳＦｉとテ
ストモード信号ＴＭＯＤを受けるＯＲ回路６０が設けら
れる。このＯＲ回路６０の出力信号が、列ブロック指示
ファースト信号ＣＢＳＦｉに代えて、ゲート回路５０、
および５２−５５にそれぞれ与えられる。
【０１２７】また、テストモード信号ＴＭＯＤとライト
ドライバイネーブルファースト信号ＷＤＥＦとＯＲ回路
６０の出力信号とを受ける複合ゲート６１が設けられ
る。この複合ゲート６１から列ブロック選択信号ＣＢＳ
ｉが生成される。複合ゲート６１は、等価的に、ライト
ドライバイネーブルファースト信号ＷＤＥＦとＯＲ回路
６０の出力信号とを受けるＡＮＤゲートと、このＡＮＤ
ゲートの出力信号とテストモード指示信号ＴＭＯＤとを
受けて、列ブロック選択信号ＣＢＳｉを出力するＮＯＲ
ゲートを含む。したがって、テストモード指示信号ＴＭ
ＯＤがＨレベルのときには、列ブロック選択信号ＣＢＳ
ｉは、強制的にＬレベルに設定される。
ドライバイネーブルファースト信号ＷＤＥＦとＯＲ回路
６０の出力信号とを受ける複合ゲート６１が設けられ
る。この複合ゲート６１から列ブロック選択信号ＣＢＳ
ｉが生成される。複合ゲート６１は、等価的に、ライト
ドライバイネーブルファースト信号ＷＤＥＦとＯＲ回路
６０の出力信号とを受けるＡＮＤゲートと、このＡＮＤ
ゲートの出力信号とテストモード指示信号ＴＭＯＤとを
受けて、列ブロック選択信号ＣＢＳｉを出力するＮＯＲ
ゲートを含む。したがって、テストモード指示信号ＴＭ
ＯＤがＨレベルのときには、列ブロック選択信号ＣＢＳ
ｉは、強制的にＬレベルに設定される。
【０１２８】この図１４に示すローカル制御回路ＬＣＴ
Ｌｉの他の構成は、図１１に示す構成と同じであり、対
応する部分には同一参照番号を付し、その詳細説明は省
略する。
Ｌｉの他の構成は、図１１に示す構成と同じであり、対
応する部分には同一参照番号を付し、その詳細説明は省
略する。
【０１２９】この図１４に示す構成の場合、テストモー
ド信号ＴＭＯＤがＨレベルとなり、ＯＲ回路６０の出力
信号がＨレベルに設定される。したがって、列ブロック
ＣＢＫ０−ＣＢＫｎにおいて同時に列選択動作が行なわ
れ、センスアンプが、対応のローカルデータ線およびグ
ローバルデータ線に接続される。また、複合ゲート６１
の出力する列ブロック選択信号ＣＢＳｉが、Ｌレベルで
あり、全列ブロックにおいて、グローバルデータ線のプ
ルアップ動作が停止される。したがって、相補データ線
間の電圧ストレス加速を、すべての列ブロックにおいて
同時に行なうことができ、テスト時間をより短縮するこ
とができる。
ド信号ＴＭＯＤがＨレベルとなり、ＯＲ回路６０の出力
信号がＨレベルに設定される。したがって、列ブロック
ＣＢＫ０−ＣＢＫｎにおいて同時に列選択動作が行なわ
れ、センスアンプが、対応のローカルデータ線およびグ
ローバルデータ線に接続される。また、複合ゲート６１
の出力する列ブロック選択信号ＣＢＳｉが、Ｌレベルで
あり、全列ブロックにおいて、グローバルデータ線のプ
ルアップ動作が停止される。したがって、相補データ線
間の電圧ストレス加速を、すべての列ブロックにおいて
同時に行なうことができ、テスト時間をより短縮するこ
とができる。
【０１３０】なお、複合ゲート６１に対して、テストモ
ード信号ＴＭＯＤに変えて、電圧ストレス活性化信号Ｔ
ＤＢＩが与えられてもよい。
ード信号ＴＭＯＤに変えて、電圧ストレス活性化信号Ｔ
ＤＢＩが与えられてもよい。
【０１３１】［変更例２］図１５は、この発明の実施の
形態１の変更例２の構成を概略的に示す図である。図１
５において、行系制御回路３は、チップイネーブル信号
ＣＥの活性化に応答して一定の期間活性状態となるワー
ド線イネーブル信号ＷＥを発生する行選択活性化回路６
２と、行選択活性化回路６２からのワード線イネーブル
信号ＷＥＬと電圧ストレス活性化信号ＴＤＤＩを受ける
ＯＲ回路６３を含む。このＯＲ回路６３から、アレイ活
性化信号ＲＡＣＴが出力される。アレイ活性化信号ＲＡ
ＣＴの活性化に従って所定のシーケンスで、ビット線イ
コライズの停止、ワード線の選択、およびセンスアンプ
の活性化が実行される。
形態１の変更例２の構成を概略的に示す図である。図１
５において、行系制御回路３は、チップイネーブル信号
ＣＥの活性化に応答して一定の期間活性状態となるワー
ド線イネーブル信号ＷＥを発生する行選択活性化回路６
２と、行選択活性化回路６２からのワード線イネーブル
信号ＷＥＬと電圧ストレス活性化信号ＴＤＤＩを受ける
ＯＲ回路６３を含む。このＯＲ回路６３から、アレイ活
性化信号ＲＡＣＴが出力される。アレイ活性化信号ＲＡ
ＣＴの活性化に従って所定のシーケンスで、ビット線イ
コライズの停止、ワード線の選択、およびセンスアンプ
の活性化が実行される。
【０１３２】この図１５に示す構成においては、アクセ
ス指示は、チップイネーブルＣＥに従って行なわれる。
したがって、このチップイネーブルＣＥの活性化に従っ
て行アクセス指示と列アクセス指示が同時に与えられ、
図１６に示すように、このチップイネーブルＣＥの活性
化に従ってアレイ活性化信号ＲＡＣＴが活性化され、次
いで列選択活性化信号ＣＡＣＴが活性化される。列選択
活性化信号ＣＡＣＴが活性化されると、電圧ストレス活
性化信号ＴＤＢＩが活性化される。この電圧ストレス活
性化信号ＴＤＢＩは、外部からのリセット信号が与えら
れるまで、活性状態を維持する。したがって、センスア
ンプを利用して相補データ線の電圧ストレス加速を行な
う場合、確実に、所望の時間センスアンプを活性状態に
維持することができる。
ス指示は、チップイネーブルＣＥに従って行なわれる。
したがって、このチップイネーブルＣＥの活性化に従っ
て行アクセス指示と列アクセス指示が同時に与えられ、
図１６に示すように、このチップイネーブルＣＥの活性
化に従ってアレイ活性化信号ＲＡＣＴが活性化され、次
いで列選択活性化信号ＣＡＣＴが活性化される。列選択
活性化信号ＣＡＣＴが活性化されると、電圧ストレス活
性化信号ＴＤＢＩが活性化される。この電圧ストレス活
性化信号ＴＤＢＩは、外部からのリセット信号が与えら
れるまで、活性状態を維持する。したがって、センスア
ンプを利用して相補データ線の電圧ストレス加速を行な
う場合、確実に、所望の時間センスアンプを活性状態に
維持することができる。
【０１３３】このアレイ活性化信号ＲＡＣＴは通常動作
モード時には、図１６に破線で示すように、チップイネ
ーブルＣＥが活性状態へ駆動された後、所定期間が経過
すると非活性状態に駆動される。
モード時には、図１６に破線で示すように、チップイネ
ーブルＣＥが活性状態へ駆動された後、所定期間が経過
すると非活性状態に駆動される。
【０１３４】したがって、このようなＳＲＡＭと互換性
のあるインターフェイスを有するＳＲＡＭ代替メモリで
あっても、センスアンプのラッチデータを利用して、相
補データ線間電圧ストレスの加速を行なうことができ
る。
のあるインターフェイスを有するＳＲＡＭ代替メモリで
あっても、センスアンプのラッチデータを利用して、相
補データ線間電圧ストレスの加速を行なうことができ
る。
【０１３５】また、上述の説明においては、列ブロック
において１つのセンスアンプが列選択信号に従って選択
されて対応のローカルデータ線に接続されている。しか
しながら、この相補データ線電圧ストレス加速試験時に
おいては、予め列ブロックの１行のメモリセルに同一の
データを書込、列選択時において全てのセンスアンプを
選択して、同時に対応のローカルデータ線に接続する構
成が用いられても良い。複数のセンスアンプによりロー
カルデータ線およびグローバルデータ線が駆動されるた
め、確実にかつ高速でローカルデータ線およびグローバ
ルデータ線を所定電圧レベルに設定して電圧の加速を行
うことができる。
において１つのセンスアンプが列選択信号に従って選択
されて対応のローカルデータ線に接続されている。しか
しながら、この相補データ線電圧ストレス加速試験時に
おいては、予め列ブロックの１行のメモリセルに同一の
データを書込、列選択時において全てのセンスアンプを
選択して、同時に対応のローカルデータ線に接続する構
成が用いられても良い。複数のセンスアンプによりロー
カルデータ線およびグローバルデータ線が駆動されるた
め、確実にかつ高速でローカルデータ線およびグローバ
ルデータ線を所定電圧レベルに設定して電圧の加速を行
うことができる。
【０１３６】また、奇数および偶数の列アドレスに対
し、論理レベルの異なるデータを書込、奇数列のセンス
アンプによるローカル／グローバルデータ線の駆動と偶
数列のセンスアンプによるローカル／グローバルデータ
線の駆動を交互に行うように構成されてもよい。テスト
モード指示信号に従って列アドレス信号の最下位１ビッ
トを強制的に所定の論理レベルに設定することにより、
偶数列および奇数列の選択的指定を行うことができる。
し、論理レベルの異なるデータを書込、奇数列のセンス
アンプによるローカル／グローバルデータ線の駆動と偶
数列のセンスアンプによるローカル／グローバルデータ
線の駆動を交互に行うように構成されてもよい。テスト
モード指示信号に従って列アドレス信号の最下位１ビッ
トを強制的に所定の論理レベルに設定することにより、
偶数列および奇数列の選択的指定を行うことができる。
【０１３７】以上のように、この発明の実施の形態１に
従えば、センスアンプのラッチデータを利用して、相補
データ線間の電圧ストレスを加速しており、データ書込
動作を繰返し実行する必要がなく、持続的に相補データ
線間に電圧ストレスを与えることができ、相補データ線
間電圧ストレス加速試験の時間を大幅に短縮することが
できる。
従えば、センスアンプのラッチデータを利用して、相補
データ線間の電圧ストレスを加速しており、データ書込
動作を繰返し実行する必要がなく、持続的に相補データ
線間に電圧ストレスを与えることができ、相補データ線
間電圧ストレス加速試験の時間を大幅に短縮することが
できる。
【０１３８】［実施の形態２］図１７は、この発明の実
施の形態２に従う半導体記憶装置のメイン列系制御回路
１４の構成を概略的に示す図である。図１７に示すメイ
ン列系制御回路１４の構成は、図７に示すメイン列系制
御回路１４の構成と以下の点において異なっている。
施の形態２に従う半導体記憶装置のメイン列系制御回路
１４の構成を概略的に示す図である。図１７に示すメイ
ン列系制御回路１４の構成は、図７に示すメイン列系制
御回路１４の構成と以下の点において異なっている。
【０１３９】すなわち、ライトドライバ制御回路２５か
らのメインライトドライバイネーブル信号ＭＷＤＥを受
けるゲート回路３３に代えて、セット／リセットフリッ
プフロップ２２からの電圧ストレス加速信号ＴＤＢＩと
メインライトドライバイネーブル信号ＭＷＢＥを受ける
ＯＲ回路６７が設けられる。また、列選択活性化信号Ｃ
ＡＣＴの活性化に従って所定期間データ入力イネーブル
／ラッチファースト信号ＤＩＥＬＦを出力するデータ入
力制御回路６５と、このデータ入力イネーブル／ラッチ
ファースト信号ＤＩＥＬＦと電圧ストレス活性化信号Ｔ
ＤＢＩを受けてデータ入力イネーブル／ラッチ信号ＤＩ
ＥＬを出力するＯＲ回路６９が設けられる。
らのメインライトドライバイネーブル信号ＭＷＤＥを受
けるゲート回路３３に代えて、セット／リセットフリッ
プフロップ２２からの電圧ストレス加速信号ＴＤＢＩと
メインライトドライバイネーブル信号ＭＷＢＥを受ける
ＯＲ回路６７が設けられる。また、列選択活性化信号Ｃ
ＡＣＴの活性化に従って所定期間データ入力イネーブル
／ラッチファースト信号ＤＩＥＬＦを出力するデータ入
力制御回路６５と、このデータ入力イネーブル／ラッチ
ファースト信号ＤＩＥＬＦと電圧ストレス活性化信号Ｔ
ＤＢＩを受けてデータ入力イネーブル／ラッチ信号ＤＩ
ＥＬを出力するＯＲ回路６９が設けられる。
【０１４０】図１７に示すメイン列系制御回路１４の他
の構成は、図７に示すメイン列系制御回路の構成と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。
の構成は、図７に示すメイン列系制御回路の構成と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。
【０１４１】図１７に示すメイン列系制御回路１４の構
成において、電圧ストレス活性化信号ＴＤＢＩの活性化
期間中、ライトドライバイネーブルファースト信号ＷＤ
ＥＦが活性状態に維持される。また、データ入力イネー
ブル／ラッチ信号ＤＩＥＬも、活性状態に維持される。
後に詳細に説明するように、センスアンプとローカルデ
ータ線とは分離される。
成において、電圧ストレス活性化信号ＴＤＢＩの活性化
期間中、ライトドライバイネーブルファースト信号ＷＤ
ＥＦが活性状態に維持される。また、データ入力イネー
ブル／ラッチ信号ＤＩＥＬも、活性状態に維持される。
後に詳細に説明するように、センスアンプとローカルデ
ータ線とは分離される。
【０１４２】したがって、この電圧ストレス活性化信号
ＴＤＢＩの活性化期間中、ライトドライバに従って、グ
ローバルデータ線およびローカルデータ線が駆動され
る。このライトドライバの動作電源電圧を加速すること
により、ローカルおよびグローバルデータ線の相補デー
タ線間の電圧ストレスを加速する。この場合、外部から
のデータに従って、ライトドライバが内部書込データを
生成するため、同様、連続的に、グローバルデータ線お
よびローカルデータ線の相補データ線間に電圧ストレス
を印加することができる。
ＴＤＢＩの活性化期間中、ライトドライバに従って、グ
ローバルデータ線およびローカルデータ線が駆動され
る。このライトドライバの動作電源電圧を加速すること
により、ローカルおよびグローバルデータ線の相補デー
タ線間の電圧ストレスを加速する。この場合、外部から
のデータに従って、ライトドライバが内部書込データを
生成するため、同様、連続的に、グローバルデータ線お
よびローカルデータ線の相補データ線間に電圧ストレス
を印加することができる。
【０１４３】図１８は、この発明の実施の形態２に従う
ローカルコラム制御回路ＬＣＴＬｉの構成を概略的に示
す図である。この図１８に示すローカルコラム制御回路
ＬＣＴＬｉの構成は、図１０に示すローカル列系制御回
路ＬＣＴＬｉと以下の点において異なっている。
ローカルコラム制御回路ＬＣＴＬｉの構成を概略的に示
す図である。この図１８に示すローカルコラム制御回路
ＬＣＴＬｉの構成は、図１０に示すローカル列系制御回
路ＬＣＴＬｉと以下の点において異なっている。
【０１４４】すなわち、コラムデコードイネーブル信号
ＣＤＥを受けるＡＮＤ回路５０に代えて、テストモード
信号ＴＭＯＤと列ブロック指示ファースト信号ＣＢＳＦ
ｉとコラムデコードイネーブル信号ＣＤＥを受けるゲー
ト回路７０が設けられる。このゲート回路７０の出力信
号の活性化時、列アドレスデコード回路５１がデコード
動作を行なう。
ＣＤＥを受けるＡＮＤ回路５０に代えて、テストモード
信号ＴＭＯＤと列ブロック指示ファースト信号ＣＢＳＦ
ｉとコラムデコードイネーブル信号ＣＤＥを受けるゲー
ト回路７０が設けられる。このゲート回路７０の出力信
号の活性化時、列アドレスデコード回路５１がデコード
動作を行なう。
【０１４５】また、列ブロック選択信号ＣＢｉを生成す
るゲート回路５６に代えて、ライトドライバファースト
信号ＷＤＥＦと列ブロック指示ファースト信号ＣＢＳＦ
ｉを受けるＮＡＮＤ回路７１が設けられる。このＮＡＮ
Ｄ回路７１は、ライトドライバファースト信号ＷＤＥＦ
および列ブロック指示ファースト信号ＣＢＳＦｉがとも
にＨレベルのときに、列ブロック選択信号ＣＢｉをＬレ
ベルに設定する。選択ライトドライバに対応して配置さ
れたグローバルデータ線プルアップ回路が非活性化され
る。
るゲート回路５６に代えて、ライトドライバファースト
信号ＷＤＥＦと列ブロック指示ファースト信号ＣＢＳＦ
ｉを受けるＮＡＮＤ回路７１が設けられる。このＮＡＮ
Ｄ回路７１は、ライトドライバファースト信号ＷＤＥＦ
および列ブロック指示ファースト信号ＣＢＳＦｉがとも
にＨレベルのときに、列ブロック選択信号ＣＢｉをＬレ
ベルに設定する。選択ライトドライバに対応して配置さ
れたグローバルデータ線プルアップ回路が非活性化され
る。
【０１４６】ゲート回路７０は、テストモード信号ＴＭ
ＯＤがＨレベルのときには、その出力信号をＬレベルに
固定する。したがって、列アドレスデコード回路５１
は、このテストモード信号ＴＭＯＤの活性化期間中、列
選択動作が禁止される。これにより、センスアンプとロ
ーカルデータ線とを分離した状態で、ライトドライバに
よりローカルデータ線およびグローバルデータ線を駆動
する。
ＯＤがＨレベルのときには、その出力信号をＬレベルに
固定する。したがって、列アドレスデコード回路５１
は、このテストモード信号ＴＭＯＤの活性化期間中、列
選択動作が禁止される。これにより、センスアンプとロ
ーカルデータ線とを分離した状態で、ライトドライバに
よりローカルデータ線およびグローバルデータ線を駆動
する。
【０１４７】なお、列ブロックアドレスデコード回路４
４と列アドレスデコード回路５１とが異なる制御信号に
より活性／非活性が制御される場合には、メイン列系制
御回路において、列アドレスデコード回路に対するイネ
ーブル信号を電圧ストレス加速信号ＴＤＢＩの活性化時
に非活性状態に維持する構成が用いられてもよい。
４と列アドレスデコード回路５１とが異なる制御信号に
より活性／非活性が制御される場合には、メイン列系制
御回路において、列アドレスデコード回路に対するイネ
ーブル信号を電圧ストレス加速信号ＴＤＢＩの活性化時
に非活性状態に維持する構成が用いられてもよい。
【０１４８】図１９は、データ入出力回路７の構成を概
略的に示す図である。図１９において、データ入出力回
路７は、図１７に示すＯＲ回路６９からのデータ入力イ
ネーブル／ラッチ信号ＤＩＥＬの活性化時、外部からの
データＤＱを取込みかつラッチして内部書込データＤＩ
Ｎを生成する入力回路７２を含む。この入力回路７２か
らの内部書込データＤＩＮが、ライトドライバに与えら
れる。
略的に示す図である。図１９において、データ入出力回
路７は、図１７に示すＯＲ回路６９からのデータ入力イ
ネーブル／ラッチ信号ＤＩＥＬの活性化時、外部からの
データＤＱを取込みかつラッチして内部書込データＤＩ
Ｎを生成する入力回路７２を含む。この入力回路７２か
らの内部書込データＤＩＮが、ライトドライバに与えら
れる。
【０１４９】図２０は、図１７から図１９に示す回路の
動作を示すタイミング図である。以下、図２０を参照し
て、この発明の実施の形態２に従う電圧ストレス加速動
作について説明する。
動作を示すタイミング図である。以下、図２０を参照し
て、この発明の実施の形態２に従う電圧ストレス加速動
作について説明する。
【０１５０】テストモード信号ＴＭＯＤがＨレベルに設
定された状態で、コラムアクセスが開始され、列選択動
作活性化信号ＣＡＣＴが所定期間活性状態へ駆動され
る。この列選択活性化信号ＣＡＣＴの活性化に従って、
図１７に示すセット／リセットフリップフロップ２２が
セットされ、電圧ストレス加速信号ＴＤＢＩが活性状態
へ駆動される。一方、この列選択動作活性化信号ＣＡＣ
Ｔの活性化に応答して図１７に示す制御回路２３−２７
および６５が動作し、コラムアドレスラッチ指示信号Ｃ
ＡＬおよびコラムデコードイネーブル信号ＣＤＥが活性
状態へ駆動される。
定された状態で、コラムアクセスが開始され、列選択動
作活性化信号ＣＡＣＴが所定期間活性状態へ駆動され
る。この列選択活性化信号ＣＡＣＴの活性化に従って、
図１７に示すセット／リセットフリップフロップ２２が
セットされ、電圧ストレス加速信号ＴＤＢＩが活性状態
へ駆動される。一方、この列選択動作活性化信号ＣＡＣ
Ｔの活性化に応答して図１７に示す制御回路２３−２７
および６５が動作し、コラムアドレスラッチ指示信号Ｃ
ＡＬおよびコラムデコードイネーブル信号ＣＤＥが活性
状態へ駆動される。
【０１５１】同様、データ入力イネーブル／ラッチ指示
信号ＤＩＥＬも、活性状態へ駆動され、入力回路７２
が、外部データＤＱに従って内部データＤＩＮを生成す
る。
信号ＤＩＥＬも、活性状態へ駆動され、入力回路７２
が、外部データＤＱに従って内部データＤＩＮを生成す
る。
【０１５２】コラムデコードイネーブル信号ＣＤＥに従
って、図１８に示す列ブロックアドレスデコード回路４
４からの列ブロック指示ファースト信号ＣＢＳＦｉが選
択状態へ駆動され、グローバルデータ線イコライズ指示
信号ＧＩＯＥＱｉおよびローカルデータ線イコライズ指
示信号ＬＩＯＥＱｊがＬレベルとなる。一方、ＩＯ線選
択信号ＩＯＳＥＬｊが、Ｈレベルとなり、ローカルデー
タ線とグローバルデータ線とが接続される。
って、図１８に示す列ブロックアドレスデコード回路４
４からの列ブロック指示ファースト信号ＣＢＳＦｉが選
択状態へ駆動され、グローバルデータ線イコライズ指示
信号ＧＩＯＥＱｉおよびローカルデータ線イコライズ指
示信号ＬＩＯＥＱｊがＬレベルとなる。一方、ＩＯ線選
択信号ＩＯＳＥＬｊが、Ｈレベルとなり、ローカルデー
タ線とグローバルデータ線とが接続される。
【０１５３】このデータ入力イネーブル／ラッチ信号Ｄ
ＩＥＬの活性化後、列ブロック指示ファースト信号ＣＢ
ＳＦｉと列選択動作活性化信号ＣＡＣＴとに従って、ラ
イトドライバイネーブル信号ＷＤＥｉが活性化され、ラ
イトドライバが、内部データＤＩＮに従って対応のグロ
ーバルデータ線およびローカルデータ線を駆動する。
ＩＥＬの活性化後、列ブロック指示ファースト信号ＣＢ
ＳＦｉと列選択動作活性化信号ＣＡＣＴとに従って、ラ
イトドライバイネーブル信号ＷＤＥｉが活性化され、ラ
イトドライバが、内部データＤＩＮに従って対応のグロ
ーバルデータ線およびローカルデータ線を駆動する。
【０１５４】この状態においては、ＮＡＮＤ回路７１の
出力する列ブロック選択信号ＣＢＳｉは、Ｌレベルであ
り、グローバルデータ線ＧＩＯおよびＺＧＩＯに対する
プルアップ動作は停止されており、ライトドライバに従
って、グローバルデータ線ＧＩＯおよびＺＧＩＯを入力
データに従って電源電圧レベルおよび接地電圧レベルに
駆動することができる。
出力する列ブロック選択信号ＣＢＳｉは、Ｌレベルであ
り、グローバルデータ線ＧＩＯおよびＺＧＩＯに対する
プルアップ動作は停止されており、ライトドライバに従
って、グローバルデータ線ＧＩＯおよびＺＧＩＯを入力
データに従って電源電圧レベルおよび接地電圧レベルに
駆動することができる。
【０１５５】この電圧ストレス加速時において、テスト
モード信号ＴＭＯＤはＨレベルであり、図１８に示すゲ
ート回路７０の出力信号は、Ｌレベルであり、列アドレ
スデコード回路５１は非活性状態に維持され、列選択信
号ＣＳＬはＬレベルを維持する。したがって、センスア
ンプとローカルデータ線を分離した状態で、ライトドラ
イバの生成する相補内部データに従って相補ローカル／
グローバルデータ線間の電圧ストレスの加速が行われ
る。この加速動作時においては、ライトドライバへ与え
られる電源電圧が加速される（電圧レベルが上昇され
る）。
モード信号ＴＭＯＤはＨレベルであり、図１８に示すゲ
ート回路７０の出力信号は、Ｌレベルであり、列アドレ
スデコード回路５１は非活性状態に維持され、列選択信
号ＣＳＬはＬレベルを維持する。したがって、センスア
ンプとローカルデータ線を分離した状態で、ライトドラ
イバの生成する相補内部データに従って相補ローカル／
グローバルデータ線間の電圧ストレスの加速が行われ
る。この加速動作時においては、ライトドライバへ与え
られる電源電圧が加速される（電圧レベルが上昇され
る）。
【０１５６】所定期間が経過すると、電圧ストレス加速
終了指示が与えられ、テストリセット信号ＴＲＳＴが活
性化される。応じて、図１７に示すセット／リセットフ
リップフロップ２２がリセットされ、電圧ストレス加速
信号ＴＤＢＩがＬレベルの非活性状態となり、列アドレ
スのラッチ指示信号ＣＬおよびコラムデコードイネーブ
ル信号ＣＤＥが非活性状態となり、応じて列ブロック指
示ファースト信号ＣＢＳＦｉがＬレベルの非活性状態へ
駆動される。
終了指示が与えられ、テストリセット信号ＴＲＳＴが活
性化される。応じて、図１７に示すセット／リセットフ
リップフロップ２２がリセットされ、電圧ストレス加速
信号ＴＤＢＩがＬレベルの非活性状態となり、列アドレ
スのラッチ指示信号ＣＬおよびコラムデコードイネーブ
ル信号ＣＤＥが非活性状態となり、応じて列ブロック指
示ファースト信号ＣＢＳＦｉがＬレベルの非活性状態へ
駆動される。
【０１５７】また、この電圧ストレス加速信号ＴＤＢＩ
の非活性化に応答して、データ入力イネーブル／ラッチ
信号ＤＩＥＬが非活性状態となり、また、ライトドライ
バイネーブル信号ＷＤＥｉも非活性状態となり、内部デ
ータＤＩＬは、プリチャージ状態（Ｌレベル）に復帰す
る。
の非活性化に応答して、データ入力イネーブル／ラッチ
信号ＤＩＥＬが非活性状態となり、また、ライトドライ
バイネーブル信号ＷＤＥｉも非活性状態となり、内部デ
ータＤＩＬは、プリチャージ状態（Ｌレベル）に復帰す
る。
【０１５８】またグローバルデータ線イコライズ指示信
号ＧＩＯＥＱｉがＨレベルとなり、またローカルデータ
線イコライズ指示信号ＬＩＯＥＱｊがＨレベルとなり、
ローカルデータ線およびグローバルデータ線のイコライ
ズ動作が行なわれ、また、ＩＯ線選択信号ＩＯＳＥＬｊ
が非選択状態となり、ローカルデータ線とグローバルデ
ータ線とが分離される。
号ＧＩＯＥＱｉがＨレベルとなり、またローカルデータ
線イコライズ指示信号ＬＩＯＥＱｊがＨレベルとなり、
ローカルデータ線およびグローバルデータ線のイコライ
ズ動作が行なわれ、また、ＩＯ線選択信号ＩＯＳＥＬｊ
が非選択状態となり、ローカルデータ線とグローバルデ
ータ線とが分離される。
【０１５９】また、列ブロック選択信号ＣＢＳｉがＨレ
ベルとなり、グローバルデータ線ＧＩＯおよびＺＧＩＯ
が、プルアップ回路により所定電圧レベルにプルアップ
される。
ベルとなり、グローバルデータ線ＧＩＯおよびＺＧＩＯ
が、プルアップ回路により所定電圧レベルにプルアップ
される。
【０１６０】したがって、この図２０に示すように、ラ
イトドライバの動作電源電圧を加速することにより、こ
のライトドライバの出力信号に従って相補データ線間の
電圧ストレス加速を行なうことができる。ライトドライ
バはセンスアンプよりもその駆動力は十分に大きいた
め、高速でグローバル／ローカルデータ線を所定電圧レ
ベルに駆動して電圧ストレスの加速を行うことができ
る。
イトドライバの動作電源電圧を加速することにより、こ
のライトドライバの出力信号に従って相補データ線間の
電圧ストレス加速を行なうことができる。ライトドライ
バはセンスアンプよりもその駆動力は十分に大きいた
め、高速でグローバル／ローカルデータ線を所定電圧レ
ベルに駆動して電圧ストレスの加速を行うことができ
る。
【０１６１】なお、この発明の実施の形態２において
も、テストモード信号ＴＭＯＤに従って、列ブロック選
択信号ＣＢＳＦｉを常時Ｈレベルに設定してもよい。列
ブロックＣＢＫ０−ＣＢＫｎ全てにおいて、図１３に示
すライトドライバＷＲＤをすべて活性状態に駆動し、グ
ローバルデータ線対ＧＩＯＰ０−ＧＩＯＰｎおよびロー
カルデータ線対ＬＩＯＰ０−ＬＩＯＰｎに対し、同時
に、相補データ線間の電圧ストレス加速を行なうことが
できる。これにより、相補データ線間電圧ストレス加速
試験の時間をさらに短縮することができる。
も、テストモード信号ＴＭＯＤに従って、列ブロック選
択信号ＣＢＳＦｉを常時Ｈレベルに設定してもよい。列
ブロックＣＢＫ０−ＣＢＫｎ全てにおいて、図１３に示
すライトドライバＷＲＤをすべて活性状態に駆動し、グ
ローバルデータ線対ＧＩＯＰ０−ＧＩＯＰｎおよびロー
カルデータ線対ＬＩＯＰ０−ＬＩＯＰｎに対し、同時
に、相補データ線間の電圧ストレス加速を行なうことが
できる。これにより、相補データ線間電圧ストレス加速
試験の時間をさらに短縮することができる。
【０１６２】また、実施の形態１と同様、ロウアクセス
指示とコラムアクセス指示とが同時に与えられる場合に
は、行系回路に対し、テストモード時、電圧ストレス加
速信号ＴＤＢＩを与えることにより、同様、ライトドラ
イバに従って、相補データ線間電圧ストレスを加速する
ことができる。
指示とコラムアクセス指示とが同時に与えられる場合に
は、行系回路に対し、テストモード時、電圧ストレス加
速信号ＴＤＢＩを与えることにより、同様、ライトドラ
イバに従って、相補データ線間電圧ストレスを加速する
ことができる。
【０１６３】また、複数のローカルデータ線対を同時に
１つのグローバルデータ線対に接続してもよい。この電
圧ストレス加速試験時において、行ブロックアドレス信
号の所定のビットを縮退状態に設定することにより、所
定数の行ブロックを同時に選択状態とすることができ、
対応のローカルデータ線対を対応のグローバルデータ線
対に接続することができる。ただし、隣接行ブロックが
センスアンプを共有するシェアードセンスアンプの構成
の場合には、センスアンプを共有する行ブロックが同時
に選択状態に駆動されないようにする。しかしながら、
行選択は、単に行ブロックを特定するために必要なだけ
であり、メモリセルの記憶データの破壊が生じても問題
が無い場合には、任意の位置の複数の行ブロックを同時
に選択状態へ駆動してもよい。
１つのグローバルデータ線対に接続してもよい。この電
圧ストレス加速試験時において、行ブロックアドレス信
号の所定のビットを縮退状態に設定することにより、所
定数の行ブロックを同時に選択状態とすることができ、
対応のローカルデータ線対を対応のグローバルデータ線
対に接続することができる。ただし、隣接行ブロックが
センスアンプを共有するシェアードセンスアンプの構成
の場合には、センスアンプを共有する行ブロックが同時
に選択状態に駆動されないようにする。しかしながら、
行選択は、単に行ブロックを特定するために必要なだけ
であり、メモリセルの記憶データの破壊が生じても問題
が無い場合には、任意の位置の複数の行ブロックを同時
に選択状態へ駆動してもよい。
【０１６４】また、行アクセス指示と列アクセス指示と
が同時に与えられる半導体記憶装置の場合においても、
同様、列選択動作を禁止するだけで、同様の効果を得る
ことができる。
が同時に与えられる半導体記憶装置の場合においても、
同様、列選択動作を禁止するだけで、同様の効果を得る
ことができる。
【０１６５】以上のように、この発明の実施の形態２に
従えば、センスアンプとローカルデータ線とを分離し、
ライトドライバに従ってグローバル／ローカルデータ線
対の相補データ線間の電圧ストレス加速を行なってい
る。したがって、この場合においても、ライトドライバ
を持続的に活性状態に維持することができ、繰返しデー
タ書込を行なう必要がなく、相補データ線間の電圧スト
レス加速試験に要する時間を短縮することができる。
従えば、センスアンプとローカルデータ線とを分離し、
ライトドライバに従ってグローバル／ローカルデータ線
対の相補データ線間の電圧ストレス加速を行なってい
る。したがって、この場合においても、ライトドライバ
を持続的に活性状態に維持することができ、繰返しデー
タ書込を行なう必要がなく、相補データ線間の電圧スト
レス加速試験に要する時間を短縮することができる。
【０１６６】［実施の形態３］図２１は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２１において、グローバルデータ線
対ＧＩＯＰ０−ＧＩＯＰｎそれぞれに対し、電圧制御信
号ＧＩＯＨ，ＺＧＩＯＨ，ＧＩＯＬおよびＺＧＩＯＬに
従って対応のグローバルデータ線を電源電圧または接地
電圧レベル０の相補データの電圧レベルに設定する電圧
設定回路ＶＣＧ０−ＶＣＧｎが配置される。この図２１
に示す構成の他の構成は、図１３に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２１において、グローバルデータ線
対ＧＩＯＰ０−ＧＩＯＰｎそれぞれに対し、電圧制御信
号ＧＩＯＨ，ＺＧＩＯＨ，ＧＩＯＬおよびＺＧＩＯＬに
従って対応のグローバルデータ線を電源電圧または接地
電圧レベル０の相補データの電圧レベルに設定する電圧
設定回路ＶＣＧ０−ＶＣＧｎが配置される。この図２１
に示す構成の他の構成は、図１３に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。
【０１６７】この図２１に示す構成においては、電圧設
定回路ＶＣＧ０−ＶＣＧｎにより、並行して、グローバ
ルデータ線対ＧＩＯＰ０−ＧＩＯＰｎ各々においてグロ
ーバルデータ線が、それぞれ、互いに相補な電圧レベル
に設定される。これにより、複数のグローバルデータ線
対において同時に相補データ線間電圧ストレス印加を行
なうことができる。この電圧ストレス印加時において
は、全ての列選択ブロックにおいてＩＯ選択ゲートＩＯ
Ｇはすべて導通状態に設定され、また、列選択ゲートＣ
ＳＧは、実施の形態２と同様、全ての列ブロックにおい
て非導通状態に設定される。
定回路ＶＣＧ０−ＶＣＧｎにより、並行して、グローバ
ルデータ線対ＧＩＯＰ０−ＧＩＯＰｎ各々においてグロ
ーバルデータ線が、それぞれ、互いに相補な電圧レベル
に設定される。これにより、複数のグローバルデータ線
対において同時に相補データ線間電圧ストレス印加を行
なうことができる。この電圧ストレス印加時において
は、全ての列選択ブロックにおいてＩＯ選択ゲートＩＯ
Ｇはすべて導通状態に設定され、また、列選択ゲートＣ
ＳＧは、実施の形態２と同様、全ての列ブロックにおい
て非導通状態に設定される。
【０１６８】図２２は、図２１に示す電圧設定回路ＶＣ
Ｇ０−ＶＣＧｎの構成の１例を示す図である。これらの
電圧設定回路ＶＣＧ０−ＶＣＧｎは、同一構成を有する
ため、図２１においては、電圧設定回路ＶＣＧを代表的
に示す。
Ｇ０−ＶＣＧｎの構成の１例を示す図である。これらの
電圧設定回路ＶＣＧ０−ＶＣＧｎは、同一構成を有する
ため、図２１においては、電圧設定回路ＶＣＧを代表的
に示す。
【０１６９】図２２において、電圧設定回路ＶＣＧは、
電圧設定信号ＧＩＯＨがＬレベルのとき導通し、導通時
グローバルデータ線ＧＩＯに電源電圧Ｖｃｃを伝達する
ＰチャネルＭＯＳトランジスタ８０と、電圧設定信号Ｇ
ＩＯＬがＨレベルのとき導通し、導通時、グローバルデ
ータ線ＧＩＯを接地電圧レベルに駆動するＮチャネルＭ
ＯＳトランジスタ８２と、電圧設定信号ＺＧＩＯＨがＬ
レベルのとき導通し、導通時、補のグローバルデータ線
ＺＧＩＯへ電源電圧Ｖｃｃを伝達するＰチャネルＭＯＳ
トランジスタ８４と、電圧設定信号ＺＧＩＯＬがＨレベ
ルのとき導通し、導通時、補のグローバルデータ線ＺＧ
ＩＯを接地電圧レベルに設定するＮチャネルＭＯＳトラ
ンジスタ８６を含む。
電圧設定信号ＧＩＯＨがＬレベルのとき導通し、導通時
グローバルデータ線ＧＩＯに電源電圧Ｖｃｃを伝達する
ＰチャネルＭＯＳトランジスタ８０と、電圧設定信号Ｇ
ＩＯＬがＨレベルのとき導通し、導通時、グローバルデ
ータ線ＧＩＯを接地電圧レベルに駆動するＮチャネルＭ
ＯＳトランジスタ８２と、電圧設定信号ＺＧＩＯＨがＬ
レベルのとき導通し、導通時、補のグローバルデータ線
ＺＧＩＯへ電源電圧Ｖｃｃを伝達するＰチャネルＭＯＳ
トランジスタ８４と、電圧設定信号ＺＧＩＯＬがＨレベ
ルのとき導通し、導通時、補のグローバルデータ線ＺＧ
ＩＯを接地電圧レベルに設定するＮチャネルＭＯＳトラ
ンジスタ８６を含む。
【０１７０】図２３は、図２２に示す電圧設定回路の動
作を示すタイミング図である。以下、図２３を参照して
図２２に示す電圧設定回路の動作について簡単に説明す
る。
作を示すタイミング図である。以下、図２３を参照して
図２２に示す電圧設定回路の動作について簡単に説明す
る。
【０１７１】列選択前のスタンバイ状態時においては、
電圧設定信号ＧＩＯＨおよびＺＧＩＯＨがＨレベルにあ
り、電圧設定信号ＧＩＯＬおよびＺＧＩＯＬはともにＬ
レベルにある。したがって、ＭＯＳトランジスタ８０、
８２、８４および８６は、すべて非導通状態にある。こ
の状態において、グローバルデータ線ＧＩＯおよびＺＧ
ＩＯは、先のグローバルデータ線イコライズトランジス
タおよびプルアップ回路により、電源電圧レベルにプル
アップされかつイコライズされている。
電圧設定信号ＧＩＯＨおよびＺＧＩＯＨがＨレベルにあ
り、電圧設定信号ＧＩＯＬおよびＺＧＩＯＬはともにＬ
レベルにある。したがって、ＭＯＳトランジスタ８０、
８２、８４および８６は、すべて非導通状態にある。こ
の状態において、グローバルデータ線ＧＩＯおよびＺＧ
ＩＯは、先のグローバルデータ線イコライズトランジス
タおよびプルアップ回路により、電源電圧レベルにプル
アップされかつイコライズされている。
【０１７２】テスト動作時においては、２つのテスト期
間が準備されて実行される。テスト１の期間において
は、電圧設定信号ＧＩＯＨおよびＧＩＯＬがともにＬレ
ベルに設定され、電圧設定信号ＺＧＩＯＨおよびＺＧＩ
ＯＬがともにＨレベルに設定される。したがって、ＭＯ
Ｓトランジスタ８０および８６がオン状態、ＭＯＳトラ
ンジスタ８２および８４がオフ状態となり、グローバル
データ線ＧＩＯが、電源電圧Ｖｃｃレベル、補のグロー
バルデータ線ＺＧＩＯが接地電圧レベルとなる。この状
態で、電源電圧Ｖｃｃを加速する。
間が準備されて実行される。テスト１の期間において
は、電圧設定信号ＧＩＯＨおよびＧＩＯＬがともにＬレ
ベルに設定され、電圧設定信号ＺＧＩＯＨおよびＺＧＩ
ＯＬがともにＨレベルに設定される。したがって、ＭＯ
Ｓトランジスタ８０および８６がオン状態、ＭＯＳトラ
ンジスタ８２および８４がオフ状態となり、グローバル
データ線ＧＩＯが、電源電圧Ｖｃｃレベル、補のグロー
バルデータ線ＺＧＩＯが接地電圧レベルとなる。この状
態で、電源電圧Ｖｃｃを加速する。
【０１７３】テスト２の期間においては、電圧設定信号
ＧＩＯＨおよびＧＩＯＬがともにＨレベルに設定され、
電圧制御信号ＺＧＩＯＨおよびＺＧＩＯＬがともにＬレ
ベルに設定される。この状態において、ＭＯＳトランジ
スタ８２および８４がオン状態、ＭＯＳトランジスタ８
０および８６がオフ状態となる。したがって、グローバ
ルデータ線ＧＩＯは、ＭＯＳトランジスタ８２により、
接地電圧レベルに保持され、補のグローバルデータ線Ｚ
ＧＩＯが電源電圧Ｖｃｃレベルに設定される。
ＧＩＯＨおよびＧＩＯＬがともにＨレベルに設定され、
電圧制御信号ＺＧＩＯＨおよびＺＧＩＯＬがともにＬレ
ベルに設定される。この状態において、ＭＯＳトランジ
スタ８２および８４がオン状態、ＭＯＳトランジスタ８
０および８６がオフ状態となる。したがって、グローバ
ルデータ線ＧＩＯは、ＭＯＳトランジスタ８２により、
接地電圧レベルに保持され、補のグローバルデータ線Ｚ
ＧＩＯが電源電圧Ｖｃｃレベルに設定される。
【０１７４】これらの電圧設定信号ＧＩＯＨ、ＧＩＯ
Ｌ、ＺＧＩＯＨおよびＺＧＩＯＬにより、ＭＯＳトラン
ジスタ８０、８２、８４および８６を選択的にオン状態
とすることにより、これらのグローバルデータ線ＧＩＯ
およびＺＧＩＯに、相補データを伝達することができ
る。ＭＯＳトランジスタ８０、８２、８４および８６の
電流駆動力を十分大きくすることにより、グローバルデ
ータ線を所定電圧レベルに設定することができる。この
状態において、ＩＯ選択ゲートＩＯＧを行ブロック選択
信号に従って選択的に導通状態に設定して、このＭＯＳ
トランジスタ８０、８２、８４および８６により、選択
された行ブロックのローカルデータ線間の電圧ストレス
加速を行なう。
Ｌ、ＺＧＩＯＨおよびＺＧＩＯＬにより、ＭＯＳトラン
ジスタ８０、８２、８４および８６を選択的にオン状態
とすることにより、これらのグローバルデータ線ＧＩＯ
およびＺＧＩＯに、相補データを伝達することができ
る。ＭＯＳトランジスタ８０、８２、８４および８６の
電流駆動力を十分大きくすることにより、グローバルデ
ータ線を所定電圧レベルに設定することができる。この
状態において、ＩＯ選択ゲートＩＯＧを行ブロック選択
信号に従って選択的に導通状態に設定して、このＭＯＳ
トランジスタ８０、８２、８４および８６により、選択
された行ブロックのローカルデータ線間の電圧ストレス
加速を行なう。
【０１７５】図２４は、図２２に示す電圧設定信号を発
生する部分の構成の一例を概略的に示す図である。図２
４において、電圧設定信号発生回路は、所定の複数ビッ
トの信号ＳＩＧに従ってテストモード指示信号ＴＳＴ１
およびＴＳＴ２を選択的に活性化するテストモード検出
回路９０と、テストモード指示信号ＴＳＴ１を反転して
電圧設定信号ＧＩＯＨを出力するインバータ９１と、イ
ンバータ９１の出力信号を反転して電圧設定信号ＺＧＩ
ＯＬを生成するインバータ９２と、テストモード指示信
号ＴＳＴ２を反転して電圧設定信号ＺＧＩＯＨを生成す
るインバータ９３と、インバータ９３の出力信号を反転
して電圧設定信号ＧＩＯＬを生成するインバータ９４を
含む。
生する部分の構成の一例を概略的に示す図である。図２
４において、電圧設定信号発生回路は、所定の複数ビッ
トの信号ＳＩＧに従ってテストモード指示信号ＴＳＴ１
およびＴＳＴ２を選択的に活性化するテストモード検出
回路９０と、テストモード指示信号ＴＳＴ１を反転して
電圧設定信号ＧＩＯＨを出力するインバータ９１と、イ
ンバータ９１の出力信号を反転して電圧設定信号ＺＧＩ
ＯＬを生成するインバータ９２と、テストモード指示信
号ＴＳＴ２を反転して電圧設定信号ＺＧＩＯＨを生成す
るインバータ９３と、インバータ９３の出力信号を反転
して電圧設定信号ＧＩＯＬを生成するインバータ９４を
含む。
【０１７６】テストモード検出回路９０は、たとえば複
数ビットの信号ＳＩＧのタイミング関係、論理レベルの
組合せおよびスーパーＶｃｃ条件などに従ってテストモ
ード指示信号ＴＳＴ１およびＴＳＴ２を選択的に活性化
する。テストモード指示信号ＴＳＴ１およびＴＳＴ２の
活性化のためには、適当な条件が満たされればよい。
数ビットの信号ＳＩＧのタイミング関係、論理レベルの
組合せおよびスーパーＶｃｃ条件などに従ってテストモ
ード指示信号ＴＳＴ１およびＴＳＴ２を選択的に活性化
する。テストモード指示信号ＴＳＴ１およびＴＳＴ２の
活性化のためには、適当な条件が満たされればよい。
【０１７７】テストモード指示信号ＴＳＴ１がＨレベル
の活性状態のときには、テストモード指示信号ＴＳＴ２
は非活性状態にある。これらのテストモード指示信号Ｔ
ＳＴ１およびＴＳＴ２は、択一的に活性化される。テス
トモード指示信号ＴＳＴ１の活性化時、電圧設定信号Ｚ
ＧＩＯＬがＨレベルに設定される。テストモード指示信
号ＴＳＴ２はＬレベルであるため、電圧設定信号ＺＧＩ
ＯＨがまたＨレベルにある。また、電圧設定信号ＧＩＯ
ＨおよびＧＩＯＬはともにＬレベルにある。これによ
り、グローバルデータ線ＧＩＯをＨレベル、このグロー
バルデータ線ＺＧＩＯをＬレベルに設定することができ
る。
の活性状態のときには、テストモード指示信号ＴＳＴ２
は非活性状態にある。これらのテストモード指示信号Ｔ
ＳＴ１およびＴＳＴ２は、択一的に活性化される。テス
トモード指示信号ＴＳＴ１の活性化時、電圧設定信号Ｚ
ＧＩＯＬがＨレベルに設定される。テストモード指示信
号ＴＳＴ２はＬレベルであるため、電圧設定信号ＺＧＩ
ＯＨがまたＨレベルにある。また、電圧設定信号ＧＩＯ
ＨおよびＧＩＯＬはともにＬレベルにある。これによ
り、グローバルデータ線ＧＩＯをＨレベル、このグロー
バルデータ線ＺＧＩＯをＬレベルに設定することができ
る。
【０１７８】テストモード指示信号ＴＳＴ２がＨレベル
のときには、電圧設定信号ＺＧＩＯＨがＬレベル、電圧
設定信号ＧＩＯＬがＨレベルとなる。またテストモード
指示信号ＴＳＴ１がＬレベルであるため、電圧設定信号
ＧＩＯＨがＨレベル、電圧設定信号ＺＧＩＯＬがＬレベ
ルとなる。これにより、グローバルデータ線ＧＩＯをＬ
レベルに、補のグローバルデータ線ＺＧＩＯをＨレベル
に設定することができる。
のときには、電圧設定信号ＺＧＩＯＨがＬレベル、電圧
設定信号ＧＩＯＬがＨレベルとなる。またテストモード
指示信号ＴＳＴ１がＬレベルであるため、電圧設定信号
ＧＩＯＨがＨレベル、電圧設定信号ＺＧＩＯＬがＬレベ
ルとなる。これにより、グローバルデータ線ＧＩＯをＬ
レベルに、補のグローバルデータ線ＺＧＩＯをＨレベル
に設定することができる。
【０１７９】図２５は、この発明の実施の形態３に従う
メイン列系制御回路１４の構成を概略的に示す図であ
る。この図２５に示すメイン列系制御回路１４は、図７
に示すメイン列系制御回路１４の構成と以下の点が異な
っている。すなわち、メインコラム系制御信号を生成す
る制御回路２３−２７に対し、列選択動作活性化信号Ｃ
ＡＣＴとテストモード信号ＴＭＯＤを受けるゲート回路
１１０の出力信号が与えられる。このゲート回路１１０
は、テストモード信号ＴＭＯＤが活性状態のとき（Ｈレ
ベルのとき）にはＬレベルの信号を出力し、制御回路２
３−２７を、すべてプリチャージ状態に維持する。
メイン列系制御回路１４の構成を概略的に示す図であ
る。この図２５に示すメイン列系制御回路１４は、図７
に示すメイン列系制御回路１４の構成と以下の点が異な
っている。すなわち、メインコラム系制御信号を生成す
る制御回路２３−２７に対し、列選択動作活性化信号Ｃ
ＡＣＴとテストモード信号ＴＭＯＤを受けるゲート回路
１１０の出力信号が与えられる。このゲート回路１１０
は、テストモード信号ＴＭＯＤが活性状態のとき（Ｈレ
ベルのとき）にはＬレベルの信号を出力し、制御回路２
３−２７を、すべてプリチャージ状態に維持する。
【０１８０】さらに、このメイン列系制御回路１４にお
いては、テストモード指示信号ＴＳＴ１およびＴＳＴ２
を受けるＯＲ回路１００と、ＯＲ回路１００の出力信号
と列アドレス制御回路２３からのメインコラムアドレス
ラッチ指示信号ＭＣＡＬを受けてコラムアドレスラッチ
信号ＣＡＬを生成するゲート回路１０１と、ＯＲ回路１
００の出力信号と、メインコラムデコードイネーブル信
号ＭＣＤＥを受けて、コラムデコードイネーブル信号Ｃ
ＤＥを生成するゲート回路１０２が設けられる。図２５
に示すメイン列系制御回路１４の他の構成は、図７に示
すメイン列系制御回路の構成と同じであり、同一参照番
号を付し、その詳細説明は省略する。
いては、テストモード指示信号ＴＳＴ１およびＴＳＴ２
を受けるＯＲ回路１００と、ＯＲ回路１００の出力信号
と列アドレス制御回路２３からのメインコラムアドレス
ラッチ指示信号ＭＣＡＬを受けてコラムアドレスラッチ
信号ＣＡＬを生成するゲート回路１０１と、ＯＲ回路１
００の出力信号と、メインコラムデコードイネーブル信
号ＭＣＤＥを受けて、コラムデコードイネーブル信号Ｃ
ＤＥを生成するゲート回路１０２が設けられる。図２５
に示すメイン列系制御回路１４の他の構成は、図７に示
すメイン列系制御回路の構成と同じであり、同一参照番
号を付し、その詳細説明は省略する。
【０１８１】図２５に示すメイン列系制御回路１４にお
いて、相補データ線間電圧ストレス加速を行うテストモ
ード時においては、テストモード信号ＴＭＯＤがＨレベ
ルであり、制御回路２３−２７は、すべてプリチャージ
状態にある。
いて、相補データ線間電圧ストレス加速を行うテストモ
ード時においては、テストモード信号ＴＭＯＤがＨレベ
ルであり、制御回路２３−２７は、すべてプリチャージ
状態にある。
【０１８２】テストモードが指定され、テストモード指
示信号ＴＳＴ１およびＴＳＴの一方が活性化されると、
ＯＲ回路１００の出力信号がＨレベルとなる。応じてゲ
ート回路１０１および１０２が、それぞれコラムアドレ
スラッチ指示信号ＣＡＬおよびコラムデコードイネーブ
ル信号ＣＤＥをＬレベルに固定する。したがって、列選
択動作および列ブロック選択動作は行なわれない。ま
た、グローバルデータ線イコライズファースト信号ＧＩ
ＯＥＱＦ、ライトドライバイネーブルファースト信号Ｗ
ＤＥＦおよびローカルデータ線イコライズファースト信
号ＬＩＯＥＱＦが、また同様、Ｌレベルに駆動される。
ＩＯ線選択ファースト信号ＩＯＳＥＬＦが、Ｈレベルに
駆動される。
示信号ＴＳＴ１およびＴＳＴの一方が活性化されると、
ＯＲ回路１００の出力信号がＨレベルとなる。応じてゲ
ート回路１０１および１０２が、それぞれコラムアドレ
スラッチ指示信号ＣＡＬおよびコラムデコードイネーブ
ル信号ＣＤＥをＬレベルに固定する。したがって、列選
択動作および列ブロック選択動作は行なわれない。ま
た、グローバルデータ線イコライズファースト信号ＧＩ
ＯＥＱＦ、ライトドライバイネーブルファースト信号Ｗ
ＤＥＦおよびローカルデータ線イコライズファースト信
号ＬＩＯＥＱＦが、また同様、Ｌレベルに駆動される。
ＩＯ線選択ファースト信号ＩＯＳＥＬＦが、Ｈレベルに
駆動される。
【０１８３】したがって、この図１０に示すローカル列
系回路において、行ブロック選択信号ＲＢｊに従って選
択行ブロックに対応して配置されるＩＯ線選択信号ＩＯ
ＳＥＬＦｊがオン状態となり、この選択行ブロックに対
して設けられるローカルデータ線がすべて、それぞれ対
応のグローバルデータ線に結合される。また、各ローカ
ルデータ線のイコライズおよびグローバルデータ線のイ
コライズおよびプルアップ動作は停止される。この状態
で、図２４に示す回路から、電圧設定信号が生成され、
グローバルデータ線ＧＩＯおよびＺＧＩＯが所定電圧レ
ベルに設定される。
系回路において、行ブロック選択信号ＲＢｊに従って選
択行ブロックに対応して配置されるＩＯ線選択信号ＩＯ
ＳＥＬＦｊがオン状態となり、この選択行ブロックに対
して設けられるローカルデータ線がすべて、それぞれ対
応のグローバルデータ線に結合される。また、各ローカ
ルデータ線のイコライズおよびグローバルデータ線のイ
コライズおよびプルアップ動作は停止される。この状態
で、図２４に示す回路から、電圧設定信号が生成され、
グローバルデータ線ＧＩＯおよびＺＧＩＯが所定電圧レ
ベルに設定される。
【０１８４】ここで、ゲート回路１１０を用いているの
は、列選択動作を停止するためであり、行選択動作は、
行ブロック選択信号ＲＢｊを生成するために行なわれて
いる。全ての行ブロックを選択状態とする場合には、単
にＯＲ回路１００の出力信号に従って、行ブロック選択
信号ＲＢｊを選択状態へ駆動する構成を利用することに
より、すべての行ブロックを選択状態として、すべての
ローカルデータ線を対応のグローバルデータ線対に結合
することができる。
は、列選択動作を停止するためであり、行選択動作は、
行ブロック選択信号ＲＢｊを生成するために行なわれて
いる。全ての行ブロックを選択状態とする場合には、単
にＯＲ回路１００の出力信号に従って、行ブロック選択
信号ＲＢｊを選択状態へ駆動する構成を利用することに
より、すべての行ブロックを選択状態として、すべての
ローカルデータ線を対応のグローバルデータ線対に結合
することができる。
【０１８５】また、これに代えて、所定のロウアドレス
信号ビットを縮退状態として、複数の行ブロックを同時
に選択して、複数のローカルデータ線対を、１つのグロ
ーバルデータ線対に結合する構成が用いられてもよい。
信号ビットを縮退状態として、複数の行ブロックを同時
に選択して、複数のローカルデータ線対を、１つのグロ
ーバルデータ線対に結合する構成が用いられてもよい。
【０１８６】また、テストモード信号ＴＭＯＤの活性化
時には、単に行ブロック選択信号ＲＢｊを生成する動作
のみが行なわれ、行選択動作は停止される構成が用いら
れていもよい。通常のＤＲＡＭにおいて、ロウアドレス
ラッチ指示信号ＲＡＬおよびロウアドレスデコードイネ
ーブル信号ＲＡＤＥを活性化し、残りのワード線活性化
信号およびセンスアンプ活性化信号およびビット線イコ
ライズ指示信号は、すべてスタンバイ状態に維持する。
これにより、テストモード時において、単に外部からの
アドレスに従って行ブロックを指定し、図２２に示すト
ランジスタを用いてグローバルデータを一定電圧レベル
に駆動することができる。
時には、単に行ブロック選択信号ＲＢｊを生成する動作
のみが行なわれ、行選択動作は停止される構成が用いら
れていもよい。通常のＤＲＡＭにおいて、ロウアドレス
ラッチ指示信号ＲＡＬおよびロウアドレスデコードイネ
ーブル信号ＲＡＤＥを活性化し、残りのワード線活性化
信号およびセンスアンプ活性化信号およびビット線イコ
ライズ指示信号は、すべてスタンバイ状態に維持する。
これにより、テストモード時において、単に外部からの
アドレスに従って行ブロックを指定し、図２２に示すト
ランジスタを用いてグローバルデータを一定電圧レベル
に駆動することができる。
【０１８７】また、上述の構成においては、１つの行ブ
ロックに対応して配置されるローカルデータ線が同時
に、グローバルデータ線対に結合されて、電圧ストレス
加速が行なわれている。この電圧ストレス加速は、列ブ
ロック単位で実行されてもよい。この場合には、単に図
１８に示すローカル列系制御回路と同様の構成を利用
し、また電圧設定信号もそれぞれ列ブロック選択ファー
スト信号ＣＢＳＦｉとテストモード指示信号ＴＳＴ１お
よびＴＳＴ２とを組合せることにより、列ブロック単位
でのグローバルデータ線間電圧ストレス印加を行なうこ
とができる。また、半導体記憶装置としては行選択を行
うロウアクセス指示と列選択を行うコラムアクセス指示
とが同時に与えられてもよい。
ロックに対応して配置されるローカルデータ線が同時
に、グローバルデータ線対に結合されて、電圧ストレス
加速が行なわれている。この電圧ストレス加速は、列ブ
ロック単位で実行されてもよい。この場合には、単に図
１８に示すローカル列系制御回路と同様の構成を利用
し、また電圧設定信号もそれぞれ列ブロック選択ファー
スト信号ＣＢＳＦｉとテストモード指示信号ＴＳＴ１お
よびＴＳＴ２とを組合せることにより、列ブロック単位
でのグローバルデータ線間電圧ストレス印加を行なうこ
とができる。また、半導体記憶装置としては行選択を行
うロウアクセス指示と列選択を行うコラムアクセス指示
とが同時に与えられてもよい。
【０１８８】以上のように、この発明の実施の形態３に
従えば、グローバルデータ線対に設けられたトランジス
タを用いて、内部データ線（ローカル／グローバルデー
タ線）のデータ線間電圧ストレスを印加している。これ
により、持続的に、これらのローカル／グローバルデー
タ線の相補データ線間に電圧ストレスを印加することが
でき、相補データ線間の電圧ストレス加速試験時間を短
縮することができる。
従えば、グローバルデータ線対に設けられたトランジス
タを用いて、内部データ線（ローカル／グローバルデー
タ線）のデータ線間電圧ストレスを印加している。これ
により、持続的に、これらのローカル／グローバルデー
タ線の相補データ線間に電圧ストレスを印加することが
でき、相補データ線間の電圧ストレス加速試験時間を短
縮することができる。
【０１８９】なお、グローバルデータ線対などの電圧ス
トレスの加速を行なう場合には、ＩＯ線選択信号ＩＯＳ
ＬＥＬＦを常時このテストモード時非活性状態に維持す
ることにより、グローバルデータ線対の相補データ線間
電圧ストレス加速を行なうことができる。
トレスの加速を行なう場合には、ＩＯ線選択信号ＩＯＳ
ＬＥＬＦを常時このテストモード時非活性状態に維持す
ることにより、グローバルデータ線対の相補データ線間
電圧ストレス加速を行なうことができる。
【０１９０】［他の適用例］前述の説明において、ダイ
ナミック・ランダム・アクセス・メモリが示されてい
る。しかしながら、相補データ線を伝達する半導体記憶
装置であれば、実施の形態２および実施の形態３の構成
は適用可能である。
ナミック・ランダム・アクセス・メモリが示されてい
る。しかしながら、相補データ線を伝達する半導体記憶
装置であれば、実施の形態２および実施の形態３の構成
は適用可能である。
【０１９１】また、上述の実施の形態１から３において
は、内部データ線は、書込データと読出データを共通の
内部データ線を介して伝達している。しかしながら、書
込データと読出データとが別々の内部データ線を介して
伝達される半導体記憶装置であっても、本発明は適用可
能である。このＩＯ分離構成の場合、内部データ読出線
に対しては実施の形態１または３を適用し、内部データ
書込線に対しては実施の形態２または３を適用する。
は、内部データ線は、書込データと読出データを共通の
内部データ線を介して伝達している。しかしながら、書
込データと読出データとが別々の内部データ線を介して
伝達される半導体記憶装置であっても、本発明は適用可
能である。このＩＯ分離構成の場合、内部データ読出線
に対しては実施の形態１または３を適用し、内部データ
書込線に対しては実施の形態２または３を適用する。
【０１９２】
【発明の効果】以上のように、この発明に従えば、持続
的に内部データ線に電圧ストレスを印加するように構成
しており、相補データ線間電圧ストレス試験に要する時
間を短縮することができる。
的に内部データ線に電圧ストレスを印加するように構成
しており、相補データ線間電圧ストレス試験に要する時
間を短縮することができる。
【０１９３】すなわち、テスト動作モード時、列選択指
示信号の活性化期間を外部信号に従って設定しており、
また、ライトドライバを非活性状態に維持しており、セ
ンスアンプのラッチデータに従って内部データ線を駆動
して所望の時間の間電圧ストレスを印加することができ
る。したがって、持続的に相補データ線間に電圧ストレ
スを印加することができ、電圧ストレス加速試験時間を
短縮することができる。また、センスアンプと内部デー
タ線との接続時においてライトドライバを非活性状態に
維持しており、確実に内部データ線をセンスアンプのラ
ッチデータに従って駆動することができる。
示信号の活性化期間を外部信号に従って設定しており、
また、ライトドライバを非活性状態に維持しており、セ
ンスアンプのラッチデータに従って内部データ線を駆動
して所望の時間の間電圧ストレスを印加することができ
る。したがって、持続的に相補データ線間に電圧ストレ
スを印加することができ、電圧ストレス加速試験時間を
短縮することができる。また、センスアンプと内部デー
タ線との接続時においてライトドライバを非活性状態に
維持しており、確実に内部データ線をセンスアンプのラ
ッチデータに従って駆動することができる。
【０１９４】また、テスト動作時において、複数の列ブ
ロックにおいて同時に列選択動作を行なうことにより、
複数の内部データ線対に対して電圧ストレス加速を行な
うことができ、相補データ線間電圧ストレス加速試験に
要する時間をさらに短縮することができる。
ロックにおいて同時に列選択動作を行なうことにより、
複数の内部データ線対に対して電圧ストレス加速を行な
うことができ、相補データ線間電圧ストレス加速試験に
要する時間をさらに短縮することができる。
【０１９５】また、列ブロックにおいて複数列をテスト
動作時に同時に選択して内部データ線に接続することに
より、確実にセンスアンプのラッチデータに従って内部
データ線を駆動することができる。
動作時に同時に選択して内部データ線に接続することに
より、確実にセンスアンプのラッチデータに従って内部
データ線を駆動することができる。
【０１９６】また、センスアンプと内部データ線とを分
離した状態で書込回路を活性化することにより、この書
込回路に従って内部データ線対に相補データを書込ん
で、相補データ線間の電圧ストレス加速を行なうことが
でき、持続的に内部データ線に電圧ストレスを印加する
ことができ、相補データ線間の電圧ストレス加速試験に
要する時間を短縮することができる。
離した状態で書込回路を活性化することにより、この書
込回路に従って内部データ線対に相補データを書込ん
で、相補データ線間の電圧ストレス加速を行なうことが
でき、持続的に内部データ線に電圧ストレスを印加する
ことができ、相補データ線間の電圧ストレス加速試験に
要する時間を短縮することができる。
【０１９７】また、複数の列ブロックにおいて同時にラ
イトドライバを活性化して内部データ線を駆動してお
り、相補データ線電圧ストレス加速試験の時間をさらに
短縮することができる。
イトドライバを活性化して内部データ線を駆動してお
り、相補データ線電圧ストレス加速試験の時間をさらに
短縮することができる。
【０１９８】また、内部データ線に電圧保持回路を設
け、テスト動作時この電圧保持回路により内部データ線
を所定電圧レベルに設定することにより、持続的に内部
データ線に電圧ストレスを印加することができ、相補デ
ータ線間電圧ストレス加速試験に要する時間を短縮する
ことができる。
け、テスト動作時この電圧保持回路により内部データ線
を所定電圧レベルに設定することにより、持続的に内部
データ線に電圧ストレスを印加することができ、相補デ
ータ線間電圧ストレス加速試験に要する時間を短縮する
ことができる。
【０１９９】また、この内部データ線が複数の行ブロッ
クに共通に設けられるグローバルデータ線対の場合、回
路占有面積を増大させることなくグローバルデータ線対
を所定電圧レベルにして相補データ線間電圧ストレスの
加速を行なうことができる。
クに共通に設けられるグローバルデータ線対の場合、回
路占有面積を増大させることなくグローバルデータ線対
を所定電圧レベルにして相補データ線間電圧ストレスの
加速を行なうことができる。
【０２００】また、この場合、テスト動作時、列選択動
作を禁止することにより、確実に、センスアンプと内部
データ線とを分離した状態で、内部データ線対に対する
電圧ストレス加速を行なうことができる。
作を禁止することにより、確実に、センスアンプと内部
データ線とを分離した状態で、内部データ線対に対する
電圧ストレス加速を行なうことができる。
【０２０１】また、この内部データ線が相補データ線対
で構成されるとき、この相補データ線対のデータ線に論
理レベルの異なる電圧レベルに設定することにより、持
続的に、相補データ間電圧ストレス加速を行なうことが
できる。
で構成されるとき、この相補データ線対のデータ線に論
理レベルの異なる電圧レベルに設定することにより、持
続的に、相補データ間電圧ストレス加速を行なうことが
できる。
【０２０２】また、複数の列ブロックそれぞれに対して
配置されるグローバルデータ線対を各行ブロックに対応
して配置されるローカルデータ線対と接続することによ
り、複数の行および／または列ブロックにおいて同時に
相補データ線間電圧ストレス加速を行なうことができ、
電圧ストレス加速試験に要する時間を短縮することがで
きる。
配置されるグローバルデータ線対を各行ブロックに対応
して配置されるローカルデータ線対と接続することによ
り、複数の行および／または列ブロックにおいて同時に
相補データ線間電圧ストレス加速を行なうことができ、
電圧ストレス加速試験に要する時間を短縮することがで
きる。
【０２０３】また、このグローバルデータ線対を駆動す
る電圧設定回路を複数の列ブロックにおいて同時に活性
化することにより、相補データ線電圧ストレス加速試験
の時間をさらに短縮することができる。
る電圧設定回路を複数の列ブロックにおいて同時に活性
化することにより、相補データ線電圧ストレス加速試験
の時間をさらに短縮することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図３】 図２に示すテストモード検出回路の構成を概
略的に示す図である。
略的に示す図である。
【図４】 図３に示す回路の動作を示すタイミング図で
ある。
ある。
【図５】 図２に示すテストリセット検出回路の構成の
一例を概略的に示す図である。
一例を概略的に示す図である。
【図６】 図５に示す回路の動作を示すタイミング図で
ある。
ある。
【図７】 図２に示すメイン列系制御回路の構成の一例
を概略的に示す図である。
を概略的に示す図である。
【図８】 図７に示す回路の動作を示すタイミング図で
ある。
ある。
【図９】 この発明の実施の形態１におけるセンス電源
制御部の構成の一例を概略的に示す図である。
制御部の構成の一例を概略的に示す図である。
【図１０】 図２に示すローカル列系制御回路の構成の
一例を示す図である。
一例を示す図である。
【図１１】 図２に示す行系制御回路の要部の構成を概
略的に示す図である。
略的に示す図である。
【図１２】 図１０に示す回路の動作を示すタイミング
図である。
図である。
【図１３】 この発明の実施の形態１における内部デー
タ線の関連する部分の構成を概略的に示す図である。
タ線の関連する部分の構成を概略的に示す図である。
【図１４】 この発明の実施の形態１の変更例の構成を
示す図である。
示す図である。
【図１５】 この発明の実施の形態１の変更例２の構成
を概略的に示す図である。
を概略的に示す図である。
【図１６】 図１５に示す回路の動作を示すタイミング
図である。
図である。
【図１７】 この発明の実施の形態２に従うメイン列系
制御回路の構成の一例を示す図である。
制御回路の構成の一例を示す図である。
【図１８】 この発明の実施の形態２に従うローカル列
系制御回路の構成の一例を示す図である。
系制御回路の構成の一例を示す図である。
【図１９】 この発明の実施の形態２に従うデータ入出
力回路の要部の構成を概略的に示す図である。
力回路の要部の構成を概略的に示す図である。
【図２０】 図１７から図１９に示す回路の動作を示す
タイミング図である。
タイミング図である。
【図２１】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２２】 図２１に示す電圧設定回路の構成の一例を
示す図である。
示す図である。
【図２３】 図２２に示す電圧設定回路の動作を示すタ
イミング図である。
イミング図である。
【図２４】 図２２に示す電圧設定信号を発生する部分
の構成の一例を示す図である。
の構成の一例を示す図である。
【図２５】 この発明の実施の形態３に従うメイン列系
制御回路の構成の一例を示す図である。
制御回路の構成の一例を示す図である。
【図２６】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。
的に示す図である。
【図２７】 従来の半導体記憶装置の内部データ線に関
連する部分の構成を示す図である。
連する部分の構成を示す図である。
【図２８】 図２７に示す回路の動作を示すタイミング
図である。
図である。
１ 制御信号入力回路、２ アドレス入力回路、３ 行
系制御回路、４ 列系制御回路、５ 行系回路、６ 列
系回路、７ データ入出力回路、８ テスト制御回路、
１４ メイン列系制御回路、１８ テストモード検出回
路、１９ テストリセット検出回路、ＬＣＴＬ０−ＬＣ
ＴＬｎ ローカル列系制御回路、ＬＣＫ０−ＬＣＫｎ
ローカル列系回路、ＣＤＫ０−ＣＤＫｎ 列ブロック、
１２，４２ 列アドレスラッチ回路、４４ 列ブロック
アドレスデコード回路、５１ 列アドレスデコード回
路、ＷＲＤ ライトドライバ、ＩＯＧ ＩＯ選択ゲー
ト、ＣＳＧ 列選択ゲート、ＳＡ センスアンプ、ＶＣ
Ｇ０−ＶＣＧｎ 電圧設定回路、８０，８４ Ｐチャネ
ルＭＯＳトランジスタ、８２，８６ ＮチャネルＭＯＳ
トランジスタ。
系制御回路、４ 列系制御回路、５ 行系回路、６ 列
系回路、７ データ入出力回路、８ テスト制御回路、
１４ メイン列系制御回路、１８ テストモード検出回
路、１９ テストリセット検出回路、ＬＣＴＬ０−ＬＣ
ＴＬｎ ローカル列系制御回路、ＬＣＫ０−ＬＣＫｎ
ローカル列系回路、ＣＤＫ０−ＣＤＫｎ 列ブロック、
１２，４２ 列アドレスラッチ回路、４４ 列ブロック
アドレスデコード回路、５１ 列アドレスデコード回
路、ＷＲＤ ライトドライバ、ＩＯＧ ＩＯ選択ゲー
ト、ＣＳＧ 列選択ゲート、ＳＡ センスアンプ、ＶＣ
Ｇ０−ＶＣＧｎ 電圧設定回路、８０，８４ Ｐチャネ
ルＭＯＳトランジスタ、８２，８６ ＮチャネルＭＯＳ
トランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｂ
Claims (11)
- 【請求項１】 行列状に配列される複数のメモリセル、 前記メモリセル列に対応して配置され、活性化時対応の
列のメモリセルのデータを検知し増幅する複数のセンス
アンプ、 テスト動作モード指示信号に従って列選択指示信号を活
性状態に維持しかつ前記テスト動作モード指示信号の非
活性化時の通常動作モード時においては列アクセス指示
信号に従ってワンショットパルスの形態で前記列選択指
示信号を生成する列選択制御回路、 前記列選択指示信号に応答して、選択列に対応して配置
されたセンスアンプを内部データバスに接続する列選択
回路、 書込指示信号に従って前記内部データ線を駆動する書込
回路、および前記テスト動作モード指示信号の活性化
時、前記書込指示信号を非活性状態に維持する書込制御
回路を備える、半導体記憶装置。 - 【請求項２】 前記複数のメモリセルは各々が複数のメ
モリセルを有する複数の列ブロックに分割され、 前記内部データバスは、各前記列ブロックに対応して配
置される複数の内部データ線対を含み、 前記列選択制御回路は、前記テスト動作モード指示信号
の活性化時前記複数の列ブロックの２以上の所定数の列
ブロックにおいて列を選択する様に前記列選択信号を生
成し、かつ前記テスト動作モード指示信号の非活性化時
には前記列選択信号に従って、前記テスト動作モード時
よりも少ない数の列ブロックにおいて列を選択するよう
に前記列選択信号を生成する、請求項１記載の半導体記
憶装置。 - 【請求項３】 前記列選択制御回路は、前記テスト動作
モード指示信号の活性化時複数列を同時に選択して前記
内部データ線に選択列を接続するように前記列選択信号
を生成する、請求項１記載の半導体記憶装置。 - 【請求項４】 行列状に配列される複数のメモリセル、 前記複数のメモリセルの選択メモリセルとデータの授受
を行なうための内部データバス、 書込指示信号に応答して前記内部データ線を駆動する書
込回路、 テスト動作モード指示信号に従って前記書込指示信号を
活性状態に維持し、かつ前記テスト動作モード指示信号
の非活性化時書込動作モード指示信号に応答し、ワンシ
ョットのパルス信号の形態で前記書込指示信号を活性化
する書込制御回路、 前記メモリセル列に対応して配置され、活性化時対応の
列に読出されたメモリセルのデータを検知し増幅する複
数のセンスアンプ、 前記複数のセンスアンプに対応して配置され、列選択信
号に従って選択列に対応して配置されたセンスアンプを
前記内部データバスに結合する列選択回路、および前記
テスト動作モード指示信号に従って、前記列選択信号を
非活性状態に維持する列選択制御回路を備える、半導体
記憶装置。 - 【請求項５】 前記複数のメモリセルは、各々が複数の
メモリセルを有する複数の列ブロックに分割され、 前記内部データバスは、各前記列ブロックに対応して配
置される複数の内部データ線対を含み、 前記書込回路は、各前記内部データ線対に対応して配置
される複数のライトドライバを含み、 前記書込制御回路は、前記テスト動作モード指示信号の
活性化時には、前記テスト動作モード指示信号の非活性
化時よりも多くの列ブロックにおいて前記ライトドライ
バを活性化する、請求項４記載の半導体記憶装置。 - 【請求項６】 行列状に配列される複数のメモリセル、 前記複数のメモリセルの選択メモリセルとデータの授受
を行なうための内部データバス、 テスト動作モード指示信号に従って選択的に活性化さ
れ、活性化時、前記内部データバスを所定電圧レベルに
保持する電圧設定回路、および前記テスト動作モード指
示信号の非活性化時、前記選択メモリセルの選択を指示
するアクセス指示信号の非活性化時前記内部データバス
を所定電圧レベルに保持する電圧保持回路を備える、半
導体記憶装置。 - 【請求項７】 前記複数のメモリセルは、複数の行ブロ
ックに分割され、 前記内部データバスは、前記複数の行ブロックに共通に
配置されるグローバルデータ線対を備える、請求項６記
載の半導体記憶装置。 - 【請求項８】 前記テスト動作モード指示信号の活性化
時、メモリセルの列の選択動作を禁止する列選択制御回
路をさらに備える、請求項６または７記載の半導体記憶
装置。 - 【請求項９】 前記内部データバスは、相補データを伝
達するデータ線対を備え、 前記電圧保持回路は、活性化時前記相補データ線対のデ
ータ線を互いに論理レベルの異なる電圧レベルに設定す
る、請求項６記載の半導体記憶装置。 - 【請求項１０】 前記複数のメモリセルは、複数のサブ
ブロックに分割され、行方向に整列して配置されるサブ
ブロックは、行ブロックを構成し、かつ列方向に整列し
て配置されるサブブロックは列ブロックを構成し、 前記内部データバスは、前記サブブロックに対応して配
置される複数のローカルデータ線対と、前記列ブロック
に対応して配置されるグローバルデータ線対とを含み、 前記半導体記憶装置はさらに、前記ローカルデータ線対
と前記グローバルデータ線対とを接続するブロック選択
回路と前記テスト動作モード指示信号に応答して、行ブ
ロック単位で前記ローカルデータ線対と前記グローバル
データ線対を接続するようにブロック選択信号を生成し
て前記ブロック選択回路へ与えるブロック選択制御回路
を備える、請求項６記載の半導体記憶装置。 - 【請求項１１】 前記電圧設定回路は、 前記グローバルデータ線対に対応して配置される複数の
電圧設定素子を含み、前記テスト動作モード指示信号の
活性化時前記複数のグローバルデータ線対を同時に前記
相補電圧レベルに設定する、請求項１０記載の半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004628A JP2003208799A (ja) | 2002-01-11 | 2002-01-11 | 半導体記憶装置 |
| US10/247,324 US6741511B2 (en) | 2002-01-11 | 2002-09-20 | Semiconductor memory device |
| TW91123705A TW574704B (en) | 2002-01-11 | 2002-10-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004628A JP2003208799A (ja) | 2002-01-11 | 2002-01-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003208799A true JP2003208799A (ja) | 2003-07-25 |
Family
ID=19191018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002004628A Withdrawn JP2003208799A (ja) | 2002-01-11 | 2002-01-11 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6741511B2 (ja) |
| JP (1) | JP2003208799A (ja) |
| TW (1) | TW574704B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200529A (ja) * | 2006-01-24 | 2007-08-09 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621755B2 (en) * | 2001-08-30 | 2003-09-16 | Micron Technology, Inc. | Testmode to increase acceleration in burn-in |
| JP2003317468A (ja) * | 2002-04-15 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US20040117708A1 (en) * | 2002-12-16 | 2004-06-17 | Ellis David G. | Pre-announce signaling for interconnect built-in self test |
| KR100596436B1 (ko) * | 2004-07-29 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 테스트 방법 |
| KR100597791B1 (ko) * | 2004-12-08 | 2006-07-06 | 삼성전자주식회사 | 프리차아지 전압 변화시점이 지연되는 로컬 데이터라인쌍을 가지는 반도체 메모리 장치 |
| US20060129701A1 (en) * | 2004-12-15 | 2006-06-15 | Shekoufeh Qawami | Communicating an address to a memory device |
| KR100669546B1 (ko) | 2005-03-29 | 2007-01-15 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
| US7977966B2 (en) * | 2005-09-29 | 2011-07-12 | Hynix Semiconductor Inc. | Internal voltage generating circuit for preventing voltage drop of internal voltage |
| US7655973B2 (en) | 2005-10-31 | 2010-02-02 | Micron Technology, Inc. | Recessed channel negative differential resistance-based memory cell |
| KR100695435B1 (ko) * | 2006-04-13 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100761394B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100759781B1 (ko) * | 2006-07-06 | 2007-09-20 | 삼성전자주식회사 | 반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법 |
| KR100744090B1 (ko) * | 2006-08-31 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR100884343B1 (ko) * | 2007-08-23 | 2009-02-18 | 주식회사 하이닉스반도체 | 쓰기 구동 회로 |
| JP2009053130A (ja) * | 2007-08-29 | 2009-03-12 | Nec Electronics Corp | 半導体装置 |
| KR100931023B1 (ko) * | 2007-11-02 | 2009-12-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20100064103A (ko) * | 2008-12-04 | 2010-06-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| KR20100101959A (ko) * | 2009-03-10 | 2010-09-20 | 삼성전자주식회사 | 저장 장치 |
| KR20140071824A (ko) * | 2012-12-04 | 2014-06-12 | 에스케이하이닉스 주식회사 | 단선 불량 테스트 방법과 이를 이용한 반도체 메모리 장치 |
| US9514805B1 (en) * | 2016-03-28 | 2016-12-06 | Qualcomm Incorporated | Intelligent bit line precharge for improved dynamic power |
| US20190304516A1 (en) * | 2018-03-28 | 2019-10-03 | Micron Technology, Inc. | Apparatuses and methods for coupling data lines in memory devices |
| KR102555452B1 (ko) * | 2018-08-16 | 2023-07-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템 |
| CN116564376B (zh) * | 2023-07-12 | 2023-11-14 | 长鑫存储技术有限公司 | 读写转换电路、存储器以及读写控制方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275693A (ja) * | 1993-03-20 | 1994-09-30 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JP2001176296A (ja) | 1999-12-10 | 2001-06-29 | Fujitsu Ltd | ストレス試験を行うダイナミックメモリデバイス |
| JP2002208298A (ja) * | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2002
- 2002-01-11 JP JP2002004628A patent/JP2003208799A/ja not_active Withdrawn
- 2002-09-20 US US10/247,324 patent/US6741511B2/en not_active Expired - Fee Related
- 2002-10-15 TW TW91123705A patent/TW574704B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200529A (ja) * | 2006-01-24 | 2007-08-09 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6741511B2 (en) | 2004-05-25 |
| TW574704B (en) | 2004-02-01 |
| US20030133350A1 (en) | 2003-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003208799A (ja) | 半導体記憶装置 | |
| US5226009A (en) | Semiconductor memory device supporting cache and method of driving the same | |
| US6650583B2 (en) | Test circuit device capable of identifying error in stored data at memory cell level and semiconductor integrated circuit device including the same | |
| KR100383500B1 (ko) | 불량 메모리 셀 치환을 위한 테스트 회로를 탑재하는반도체 집적 회로 장치 | |
| US7697355B2 (en) | Semiconductor memory and system with matching characteristics of signal supplied to a dummy signal line and a real signal line | |
| JPH09288888A (ja) | 半導体記憶装置 | |
| US8488380B2 (en) | Word line driving circuit, semiconductor memory device including the same, and method for testing the semiconductor memory device | |
| US7764553B2 (en) | Semiconductor memory device and control method thereof | |
| US5619466A (en) | Low-power read circuit and method for controlling a sense amplifier | |
| JP2001155485A (ja) | 半導体記憶装置 | |
| US6480435B2 (en) | Semiconductor memory device with controllable operation timing of sense amplifier | |
| KR100323561B1 (ko) | 반도체 기억 장치 | |
| US6337820B1 (en) | Dynamic memory device performing stress testing | |
| JP2003109398A (ja) | 半導体記憶装置 | |
| KR910006111B1 (ko) | 활성서브어레이를 선택적으로 가지는 다이나믹 랜덤 액세스 메모리 | |
| US5883851A (en) | Semiconductor memory device and a reading method thereof | |
| US5691950A (en) | Device and method for isolating bit lines from a data line | |
| KR20080005809A (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
| KR101017812B1 (ko) | 리던던시 워드라인 리프레쉬 장치 | |
| US7274619B2 (en) | Wordline enable circuit in semiconductor memory device and method thereof | |
| US6415399B1 (en) | Semiconductor memory device requiring performance of plurality of tests for each of plurality of memory circuits and method for testing the same | |
| JP2003203496A (ja) | 半導体記憶装置 | |
| KR970005429B1 (ko) | 활성 레벨에 단속적으로 구동하는 워드 라인을 갖는 동적 랜덤 엑세스 메모리 장치 | |
| JP2000090694A (ja) | 半導体メモリ装置 | |
| JP3746469B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |