JP2007200529A - 半導体メモリ装置 - Google Patents

Abstract

【課題】個別リセットが可能なテストモード半導体メモリ装置を提供する。
【解決手段】外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、テスト信号に応答して外部から印加されるモード設定信号を入力し、モード設定信号が個別セット／リセットを指定する信号であれば第１セット／リセット信号を発生するセット／リセット信号発生部と、テスト信号に応答してモード設定信号を保存して出力するテストロジック部と、第１セット／リセット信号とテスト信号を印加して半導体メモリ装置の内部ブロックのテストモードを共通に制御するセット／リセットマスタ信号を出力するセット／リセットマスタ信号発生部と、テストロジック部から出力されるモード設定信号を組み合わせて複数個の制御信号を生成し、複数個の制御信号それぞれに応答してセット／リセットマスタ信号を複数個のテスト制御信号それぞれに発生させるテスト制御信号発生部とを具備する。
【選択図】 図６

Description

本発明は、半導体メモリ装置に関し、より詳しくは、Ｎ段階のテストモードにおいて各項目別に個別なリセットを可能にさせてテスト実行時間を低減し、テスト実行の便利性を図った個別リセットが可能なテストモード半導体メモリ装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）に関するものである。

一般的に、半導体メモリ装置における特殊な不良を検出するテストは、正常モードではなく、こうした不良を最もよく検出できる特殊なテストモードで行われる。そのため、半導体メモリ装置には、半導体メモリ装置のテストモードを設定するためのテストモードレジスタが内蔵される。

モードレジスタは、普通半導体メモリ装置に用いられる複数個のテストモードそれぞれに相当するＣＡＳレイテンシ（ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）ｌａｔｅｎｃｙ）、バーストタイプ（ｂｕｒｓｔ Ｔｙｐｅ）、バースト長さ（ｂｕｒｓｔ Ｌｅｎｇｔｈ）などの多様なオプションをプログラミングして保存する。これに外部から特定のテストモードを設定するための命令語が入力されると、入力された命令語に該当するテストモードを把握し、半導体メモリ装置が把握されたテストモードに設定できるようにするテストモード設定信号を発生する。

以下、添付した図面を参照して、従来技術による半導体メモリ装置を説明する。
図１は、従来技術によるテストモード半導体メモリ装置の全体ブロック図である。この半導体メモリ装置は、制御信号発生部１０、ラッチ部１１、コラムアドレスラッチ１３、ローアドレスラッチ１２、コラムデコーダ１４、ローデコーダ１５、メモリセルアレイ１６、センス増幅器１７、出力バッファ１８、パッド１９、セット／リセット信号発生部２０、テスト制御信号発生部３０、テストロジック部４０を具備する。

制御信号発生部１０は、外部から命令語を印加されてコラムデコーダ１４、ローデコーダ１５、テストロジック部４０に各種制御信号を出力する。ラッチ部１１は、アドレスバスを介して外部からモード設定信号を印加されセット／リセット信号発生部２０とテストロジック部４０に伝送する。コラムアドレスラッチ１３、ローアドレスラッチ１２は外部からモード設定信号Ａ［１２：０］を印加され、それぞれローデコーダ１５とコラムデコーダ１４に伝送する。コラムデコーダ１４とローデコーダ１５はそれぞれメモリセルアレイ１６に接続されて、メモリセルアレイ１６の出力は順次センス増幅器１７、出力バッファ１８、パッド１９に伝送される。

セット／リセット信号発生部２０は、ラッチ部１１からモード設定信号ＭＡ［１２：０］を印加されテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを出力する。テストロジック部４０は、ラッチ部１１からモード設定信号ＭＡ［１２：０］を印加されＮビットの各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を出力する。テスト制御信号発生部３０は、テストロジック部４０から各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を印加され、セット／リセット信号発生部２０からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを印加されて、テスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを出力し、項目別テストのために半導体メモリ内部のテスト対象すべてのブロックに印加する。

図１を参照して従来技術によるテストモード半導体メモリ装置の動作を次に説明する。
制御信号発生部１０は、外部から各種の命令語を印加されて、半導体メモリ内部動作を制御する信号（クロック信号ＣＬＫ、テスト信号ＴＭＲＳを含む）を出力する。ラッチ部１１は、外部からアドレスバスを介してモード設定信号ＭＡ［１２：０］を印加されて出力する。テストロジック部４０は、制御信号発生部１０からクロック信号ＣＬＫおよびテスト信号ＴＭＲＳと、ラッチ部１１からモード設定信号ＭＡ［１２：０］の組み合わせとを印加されてテストモードであることを把握し、第１ないし第Ｎ段階ＭＲＳのＮビットの各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を出力する。

また、セット／リセット信号発生部２０は、ラッチ部１１からモード設定信号ＭＡ［１２：０］を印加されて回路設計者が定義したモード設定信号の組み合わせによるテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを出力する。このとき、テスト制御信号発生部３０は、テストロジック部４０から第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）をそれぞれ印加され、デコーディングして特定のテストモードＭＲＳユニットを選択した後に、各項目別にテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを出力する。このテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭは、半導体メモリ内部の各ブロックであるローデコーダ１５、コラムデコーダ１４、センス増幅器１７、出力バッファ１８、パッド１９などに個別に印加され、テストＭＲＳセットまたはリセットの制御をすることになる。

図２は、従来技術による半導体メモリ装置のテスト制御信号発生部のブロック図であり、複数個のテストモードＭＲＳユニット３０−１、３０−２、・・・３０−Ｍで構成される。

各テストモードＭＲＳユニットの入力端には、テストロジック部から第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の組み合わせが印加され、制御端にはセット／リセット信号発生部からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴが印加されて、出力端にテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭが出力される。すなわち、テストモードＭＲＳ第１ユニット３０−１の入力端には第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の第０ビット１Ｓ［０］、２Ｓ［０］、・・・ＮＳ［０］の組み合わせが印加され、同様にテストモードＭＲＳ第Ｍユニット３０−Ｍの入力端には第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の第８ビット１Ｓ［８］、２Ｓ［８］、・・・ＮＳ［８］の組み合わせが印加される。

ここで、Ｍはテストモードに進入するためのセーフティキー用のビットＭＡ［７：４］を除いた９ビットのモード設定信号ＭＡ［１２：８］、ＭＡ［３：０］の組み合わせとして２の９乗の値である５１２種の場合の数となるが、回路設計者の必要によってはモード設定信号のビット数を増加させて２の累乗の場合の数を作ることもできる。

まず、テストモードＭＲＳ第１ユニット３０−１の制御端には、テストロジック部からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴが印加されて、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の第０ビット１Ｓ［０］、２Ｓ［０］、・・・ＮＳ［０］の組み合わせとテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴの制御によりテスト第１制御信号ＴＭＲＳ ＳＥＴ０が出力される。同様にテストモードＭＲＳ第２ないし第Ｍユニット３０−２、・・・３０−Ｍの制御端には共通にセット／リセット信号発生部からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴが印加され、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）のうち、第１ないし第８ビットの組み合わせとテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴの制御により、出力端にはテスト第２ないし第Ｍ制御信号ＴＭＲＳ ＳＥＴ１ないしＴＭＲＳ ＳＥＴＭが出力される。

図３は、従来技術によるＮ段階テストモードＭＲＳユニットの回路図であり、ＮＡＮＤゲートＮＡＮＤ、ＰＭＯＳトランジスタＰＭＯＳ、ＮＭＯＳトランジスタＮＭＯＳ、伝送ゲートＴＧ、４個のインバータＩＮＶ１・・・ＩＮＶ４で構成される。ＮＡＮＤゲートＮＡＮＤには第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）が印加され、ＰＭＯＳトランジスタＰＭＯＳのゲートには反転されたテストＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）リセット信号ＴＭＲＳ ＲＥＳＥＴが、ＮＭＯＳトランジスタＮＭＯＳのゲートには電源がそれぞれ印加される。

ＮＡＮＤゲートＮＡＮＤの出力は、伝送ゲートＴＧのＰＭＯＳトランジスタのゲートに印加され、反転された出力は伝送ゲートＴＧのＮＭＯＳトランジスタのゲートに印加される。ＮＭＯＳトランジスタのドレインは伝送ゲートＴＧの一端に印加されて、他端でその出力が反転されてテスト制御信号ＴＭＲＳ ＳＥＴとして出力される。一方、ＰＭＯＳトランジスタＰＭＯＳのソースには電源が印加され、ドレインには伝送ゲートＴＧの他端から出力されたテスト制御信号ＴＭＲＳ ＳＥＴが帰還されて反転された出力が接続される。

ここで、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）は、チップサイズの増加を防止するためのデコーディング信号である。これは、テストＭＲＳ項目が追加される際にテストＭＲＳユニットが各項目を選択すると、選択されたラインを実際使われる回路に接続するための連結配線の増加に伴いチップサイズが増加するためである。

図３を参照して従来のＮ段階テストモードＭＲＳユニット回路の動作を次に説明する。
図３において、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴはローレベルに印加され、第４インバータＩＮＶ４を経てハイレベルに反転されて、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加される。すると、ＰＭＯＳトランジスタＰＭＯＳがターンオフされてテスト制御信号ＴＭＲＳ ＳＥＴはローレベルを維持する。しかし、ＮＡＮＤゲートＮＡＮＤに印加される第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）すべてがハイレベルに入力されると、ＮＡＮＤゲートＮＡＮＤはローレベルに出力されて、ＮＭＯＳトランジスタＮＭＯＳを介する接地電源のローレベルが伝送ゲートＴＧを通過し、最終的にハイレベルでテスト制御信号ＴＭＲＳ ＳＥＴを出力する。これによってテストＭＲＳ項目が印加され、Ｎ個の入力信号のうち、１つの信号でもローレベルに印加されると、ＮＡＮＤゲートＮＡＮＤはハイレベルを出力して、ＮＭＯＳトランジスタを介するローレベルが伝送ゲートＴＧを通過することができず、テスト制御信号ＴＭＲＳ ＳＥＴが第３インバータＩＮＶ３を介して帰還された後、再び第２インバータＩＮＶ２を介して反転され、ハイレベルでテスト制御信号ＴＭＲＳ ＳＥＴを維持する。

一方、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがハイレベルで印加されると、第４インバータＩＮＶ４を経てローレベルに反転され、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加される。ＰＭＯＳトランジスタＰＭＯＳはターンオンされ、電源電圧ＶＤＤが通過して、第２インバータＩＮＶ２を経てローレベルでテスト制御信号ＴＭＲＳ ＳＥＴを出力することになる。

図４は、従来技術による半導体メモリ装置Ｎ段階テストモードのタイミング図であり、クロック信号ＣＬＫ、クロックイネーブル信号ＣＬＥ、／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ ｂａｒ）信号、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｂａｒ）信号、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｂａｒ）信号、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ ｂａｒ）信号、バンクアドレス信号／ＢＡ［１：０］、モード設定信号Ａ［１２：０］のタイミング図を示す。クロック信号ＣＬＫは順次“ロー”と“ハイ”を繰り返してトグル（ｔｏｇｇｌｅ）され、クロックイネーブルＣＬＥが“ハイ”、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＢＡ［１：０］信号が“ロー”を示すと、前記命令語とモード設定信号Ａ［１２：０］との組み合わせ、すなわち、Ａ［７：４］に“１０００”をセッティングし、Ａ［３：０］及びＡ［１２：８］に５サイクルにかけて所定のモード設定信号の値をロードすることによって、テストモードに進入する。ここで、Ａ［７：４］は通常頻繁に使われないビットであり、正常モードからテストモードに進入するためのセーフティキーとして“１０００”をセッティングすることは、容易に進入させないための一種のパスワードの役割を果たす。回路設計者は他のビットの組み合わせを用いることもできる。

図４において、すべての動作はクロック信号ＣＬＫがハイエッジされる時点から行われる。したがって、一番目のテストモードＭＲＳ項目の印加のために、モード設定信号Ａ［３：０］及びＡ［１２：８］は各第１段階の１Ｓ０〜１Ｓ８、各第２段階の２Ｓ０〜２Ｓ８、各第Ｎ段階のＮＳ０〜ＮＳ８のデータをロード（ｌｏａｄ）し、所定の時間が経過した後データをラッチし、その後ラッチサイクルから離脱する。次に、二番目のテストモードＭＲＳ項目の印加のために、モード設定信号Ａ［３：０］及びＡ［１２：８］は再び各第１段階の１Ｓ０〜１Ｓ８、各第２段階の２Ｓ０〜２Ｓ８、各第Ｎ段階のＮＳ０〜ＮＳ８のデータをロード（ｌｏａｄ）し、一番目のテストモードＭＲＳ項目の印加の時と同様にデータをラッチする。

このようなテストモード動作を続けている間、必要に応じてテストモードをリセットさせるためには、データシート（Ｄａｔａ Ｓｈｅｅｔ）などの明細表（Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｔａｂｌｅ）に決められたモードレジスタのセッティング、例えば、Ａ［７］の値を“０”にセッティングすることによって、テストモードをリセットすることができる。

しかしながら、このような方法で個別の項目に対してテストモードをリセットすることになると、すべてのテストモードＭＲＳ項目がリセットされ、任意の一項目に対して再実験のためのリセットが必要となった場合、やむをえず全体をリセットした後に再印加時のテストモード進入を再び行わなければならない。すなわち、従来のＮ段階テストモードのリセット信号は、すべてのテストＭＲＳセット単位により共有されているので、個別項目に対するリセットが不可能であり、テストモードレジスタのリセット信号は正常モードレジスタセットによって生成されるので、テストモードリセットの時にテストモード進入自体も解除されてしまう。

したがって、テストＭＲＳセットを用いたテストでは、１回の印加しかできないので、他のテスト項目の実験を行う時にはテストモード進入から再び実行しなければならず、同時印加が不可能であったり、複数個のテストモード項目の組み合わせが必要な実験をするためには“テストモード進入”、“テスト項目印加”、“テストモード解除”を限りなく繰り返さなければならない場合が発生する。そのため、テストＭＲＳセットの進入と個別項目の印加のために所定の進入時間が必要であり、これを毎回実験ごとに繰り返すということは、相当な時間の浪費を生じ得る。
韓国出願公報２００３−０５０７４４号

本発明の目的は、半導体メモリテストモードで項目ごとに個別にリセットができるようにしてテスト実行時間を短縮し、テストの便利性をはかるための半導体メモリ装置を提供することにある。

前記の目的を達成するために本発明の第１実施形態のテストモード半導体メモリ装置は、外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、テスト信号に応答して外部から印加されるモード設定信号を入力しモード設定信号が個別セット／リセットを指定する信号であると第１及び第２セット／リセット信号を発生するセット／リセット信号発生部と、テスト信号に応答してモード設定信号を保存し出力するテストロジック部と、第１及び第２セット／リセット信号とテスト信号とを印加して半導体メモリ装置内部ブロックのテストモードを共通に制御するセット／リセットマスタ信号を出力するセット／リセットマスタ信号発生部と、テストロジック部から出力される前記モード設定信号を組み合わせて複数個の制御信号を生成し複数個の制御信号それぞれに応答してセット／リセットマスタ信号を複数個のテスト制御信号それぞれに発生させるテスト制御信号発生部とを具備することを特徴とする。

前記の目的を達成するために本発明の第２実施形態のテストモード半導体メモリ装置は、外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、テスト信号に応答してモード設定信号を保存し出力するテストロジック部と、テストロジック部から出力される前記モード設定信号を組み合わせて複数個のセット信号とリセット信号とを生成し前記モード設定信号値の変化が検出されると状態が変更される複数個のテスト制御信号を発生するテスト制御信号発生部とを具備することを特徴とする。

本発明の半導体メモリ装置は、従来のＮ段階のテスト制御信号発生回路における若干の修正、またはモード設定信号のコーディングだけで、半導体メモリ装置内部各ブロックについて個別にテストモードＭＲＳリセットを行うことができる。したがって、再実験をするためにテストモードの複数段階における作業を繰り返すことなく持続的に半導体メモリ装置をテストすることができるので、テスト時間が短縮されると共にテスト実行の便利性が図られる。

以下、添付した図面を参照して本発明に係るテストモード半導体メモリ装置を説明する。
図５は、本発明に係る半導体メモリ装置内のテストモードにおけるモードレジスタの構成図である。モードレジスタの入力はアドレスピンに接続されていて、アドレスピンを介してモードレジスタにデータを入力することになる。一般のモードレジスタは、ＯＰ ＣＯＤＥ、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）レイテンシ、バーストタイプ（ｂｕｒｓｔ Ｔｙｐｅ）、バースト長さ（ｂｕｒｓｔ Ｌｅｎｇｔｈ）などの多様なオプションをプログラミングして保存する。しかし、テストモードにおいては、モードレジスタの入力がアドレスピンに接続されていてアドレスピンを介してデータを入力することは同様であるが、図４でのように、第１段階制御ないし第Ｎ段階制御のＮ段階テストモードそれぞれの９ビットコーディング値はＡ［３：０］、Ａ［１２：８］にロードされ、半導体メモリテストモード進入のためのデータ値である“１０００”はＡ［７：４］にロードされる。ここで、Ａ［７：４］は通常頻繁に使われないビットであり、正常モードからテストモードに進入するためのセーフティキーとしてこれらのビットを“１０００”にセッティングすることは、容易にテストモードに進入することができないようにする一種のパスワードの役割をするもので、回路設計者が他のビットの組み合わせを利用することもできる。

図６は、本発明に係る半導体メモリ装置の第１実施形態の全体ブロック図であり、制御信号発生部１００、ラッチ部１１０、コラムアドレスラッチ１３０、ローアドレスラッチ１２０、コラムデコーダ１４０、ローデコーダ１５０、メモリセルアレイ１６０、センス増幅器１７０、出力バッファ１８０、パッド１９０、セット／リセット信号発生部２００、テスト制御信号発生部４００、セット／リセットマスタ信号発生部３００、テストロジック部５００を具備する。テスト制御信号発生部４００は複数個のテストモードＭＲＳユニットで構成され、テストロジック部５００はテストモードイネーブル部、ＭＲＳイネーブルパルス発生部、及び複数段階のＭＲＳロジックで構成される。

制御信号発生部１００は外部から命令語を印加されてコラムデコーダ１４０、ローデコーダ１５０、テストロジック部５００に各種制御信号を出力する。ラッチ部１１０はアドレスバスを介して外部からモード設定信号を印加され、セット／リセット信号発生部２００とテストロジック部５００に伝送する。コラムアドレスラッチ１３０、ローアドレスラッチ１２０は、外部からアドレス信号を印加されてそれぞれローデコーダ１５０とコラムデコーダ１４０に伝送する。コラムデコーダ１４０及びローデコーダ１５０はそれぞれメモリセルアレイ１６０に接続され、メモリセルアレイ１６０の出力は順次センス増幅器１７０、出力バッファ１８０、パッド１９０に伝送される。

セット／リセット信号発生部２００は、制御信号発生部１００からテスト信号ＴＭＲＳを、ラッチ部１１０からモード設定信号ＭＡ［１２：０］をそれぞれ印加されて、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴ及びセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを出力する。テストロジック部５００はラッチ部１１０からモード設定信号ＭＡ［１２：０］を印加されてＮビットの各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を出力する。セット／リセットマスタ信号発生部３００は、テストロジック部５００から各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）とテストモードイネーブル信号ＴＭＥＮ、セット／リセット信号発生部２００からセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを印加されてセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴを出力する。

テスト制御信号発生部４００は、セット／リセットマスタ信号発生部３００からセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴ、テストロジック部５００から各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）、セット／リセット信号発生部２００からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを印加されてテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを出力し、項目別テストのために半導体メモリ内部のテスト対象各ブロックに印加する。

図６に示した本発明に係る半導体メモリ装置の第１実施形態における各ブロックの機能を次に説明する。
制御信号発生部１００は、外部から印加される命令信号を組み合わせてテスト信号ＴＭＲＳを発生し、ラッチ部１１０は外部からモード設定信号を印加されて半導体メモリ装置内部に伝送し、コラムアドレスラッチ１３０またはローアドレスラッチ１２０はコラムアドレスまたはローアドレスをラッチして内部アドレスを出力し、コラムデコーダ１４０とローデコーダ１５０は内部アドレスをデコーディングして複数のワード及びビットラインをアクセスするようにし、メモリセルアレイ１６０は複数個のワードラインと複数個のビットラインとの間に接続された複数個のメモリセルにデータをライトまたはリードさせる。センス増幅器１７０はビットラインでチャージ（Ｃｈａｒｇｅ）された小さい電圧信号を外部に伝送して駆動能力を持つように電源電圧ＶＤＤレベルに増幅し、出力バッファ１８０はビットラインの情報をパッド１９０によって半導体メモリ外部に伝送する。

セット／リセット信号発生部２００はテスト信号ＴＭＲＳに応答し、モード設定信号ＭＡ［１２：０］を組み合わせてテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴ及びセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを発生する。テストロジック部５００はテスト信号ＴＭＲＳに応答して順次印加されるモード設定信号ＭＡ［１２：０］を保存し、このモード設定信号ＭＡ［１２：０］の保存が完了すると保存されたモード設定信号ＭＡ［１２：０］を組み合わせて複数段階のセット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を発生する。セット／リセットマスタ信号発生部３００はテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴ及びセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯと前記モード設定信号ＭＡ［１２：０］を印加されて半導体メモリ装置内部ブロックのテストモードを共通に制御するセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴを出力する。テスト制御信号発生部４００はテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを印加され、初期条件として半導体メモリ内部ブロックのテストモードを全体的にリセットさせて初期化させた後に複数段階のセット信号ＬＳ［８：０］（Ｌは１〜Ｎ）それぞれに応答して前記セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴと前記テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを入力して、半導体メモリ内部の各ブロックの時間遅延マージンやデータ経路の自由度などをテストするために各項目別に複数個のテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを発生させる。

図６を参照して本発明に係るテストモード半導体メモリ装置の第１実施形態の動作を次に説明する。
制御信号発生部１００が外部から各種の命令語を印加されて半導体メモリ内部動作を制御する信号（クロック信号ＣＬＫ、テスト信号ＴＭＲＳを含む）を出力し、ラッチ部１１０が外部からアドレスバスを介してモード設定信号ＭＡ［１２：０］を印加されて出力すると、テストロジック部５００は制御信号発生部１００からクロック信号ＣＬＫとテスト信号ＴＭＲＳ、ラッチ部１１０からモード設定信号ＭＡ［１２：０］の組み合わせを印加されてテストモードであることを把握し、テストモードイネーブル信号ＴＭＥＮ、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴ、第１ないし第Ｎ段階ＭＲＳのＮビットの各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を出力する。

また、セット／リセット信号発生部２００はラッチ部１１０からモード設定信号ＭＡ［１２：０］を印加されて回路設計者が定義したモード設定信号ＭＡ［１２：０］の組み合わせによるセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを出力し、セット／リセットマスタ信号発生部３００はテストロジック部５００からＮビットの各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）、セット／リセット信号発生部２００からセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを印加されて第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の組み合わせに従って半導体メモリ内部各ブロックまたは複数個ブロックにおけるテストモード制御のためのセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴを出力する。

このとき、テスト制御信号発生部４００は、まずセット／リセット信号発生部２００からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴを印加され、初期条件として半導体メモリ内部ブロックのテストモードを全体的にリセットさせて初期化させる。その後、テストロジック部５００から第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）をそれぞれ印加され、デコーディングして特定テストモードＭＲＳユニットを選択した後に、セット／リセットマスタ信号発生部３００からセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴを印加されて、各項目別にテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを出力する。

このテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭは、半導体メモリ内部の各ブロックであるローデコーダ１５０、コラムデコーダ１４０、センス増幅器１７０、出力バッファ１８０、パッド１９０などに印加されて、各ブロックの時間遅延マージンやデータ経路の自由度などをテストするために各テスト項目別にテストＭＲＳリセットを個別的に実行させることができる。

図７は、本発明に係る半導体メモリ装置の第１実施形態におけるテストロジック部のブロック図であり、テストモードイネーブル部５２０と、ＭＲＳイネーブルパルス発生部５３０と、第１ないし第Ｎ段階ＭＲＳロジック５１０−１、５１０−２、・・・５１０−Ｎとを具備する。各段階ＭＲＳロジックは複数個のＤ−フリップフロップで構成される。テストモードイネーブル部５２０は、ラッチ部からモード設定信号ＭＡ［１２：８］、ＭＡ［３：０］、制御信号発生部１００からテスト信号ＴＭＲＳを印加されて、テストモードに進入するためのテストモードイネーブル信号ＴＭＥＮを出力する。ＭＲＳイネーブルパルス発生部５３０は、制御信号発生部１００からクロック信号ＣＬＫ、テストモードイネーブル部５２０からテストモードイネーブル信号ＴＭＥＮを印加されてテストＭＲＳイネーブルパルスＥＮＰを発生させる。

各段階ＭＲＳロジックは、ラッチ部からモード設定信号ＭＡ［１２：８］、ＭＡ［３：０］、ＭＲＳイネーブルパルス発生部５３０からテストＭＲＳイネーブルパルスＥＮＰ信号、テストモードイネーブル部５２０からテストモードイネーブル信号ＴＭＥＮを印加されて、それぞれ第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）を出力する。

図７を参照して本発明に係る第１実施形態のテストロジック部の動作を次に説明する。
テストモードイネーブル部５２０がラッチ部からモード設定信号ＭＡ［１２：８］、ＭＡ［３：０］、制御信号発生部からテスト信号ＴＭＲＳを印加されてテストモードイネーブル信号ＴＭＥＮを出力するとき、モード設定信号ＭＡ［１２：８］、ＭＡ［３：０］の組み合わせにより、各段階別に時間的な手順によってテストモードイネーブル信号ＴＭＥＮが出力される。このとき、ＭＲＳイネーブルパルス発生部５３０は、制御信号発生部からクロック信号ＣＬＫを印加されて、順次ハイレベルとされるテストモードイネーブル信号ＴＭＥＮに従って同期化して各段階別にテストＭＲＳイネーブルパルスＥＮＰを発生する。

第１段階ＭＲＳロジック５１０−１はテストモードイネーブル部５２０からテストモードイネーブル信号ＴＭＥＮを印加されてテストモードに進入し、第１段階ＭＲＳロジック５１０−１内の複数個のＤ−フリップフロップは、モード設定信号ＭＡ［１２：８］、ＭＡ［３：０］をそれぞれ印加され、第１テストＭＲＳイネーブルパルスＥＮＰを印加されて第１段階セット信号１Ｓ［１２：８］、１Ｓ［３：０］を出力する。

また、第２段階ＭＲＳロジック５１０−２はテストモードイネーブル部５２０からテストモードイネーブル信号ＴＭＥＮを印加されてテストモードに進入し、第２段階ＭＲＳロジック５１０−２内の複数個のＤ−フリップフロップは、モード設定信号ＭＡ［１２：８］、ＭＡ［３：０］をそれぞれ印加されて第１テストモード項目の印加時間経過後にハイレベルになる第２テストＭＲＳイネーブルパルスＥＮＰを印加されて第２段階セット信号２Ｓ［１２：８］、２Ｓ［３：０］を出力する。同様に、第Ｎ段階ＭＲＳロジック５１０−Ｎは第Ｎ段階テストＭＲＳイネーブルパルスＥＮＰを印加されて第Ｎ段階セット信号ＮＳ［１２：８］、ＮＳ［３：０］を出力する。

図８は、本発明に係る第１実施形態のセット／リセットマスタ信号発生部の回路図であり、ＰＭＯＳトランジスタＰＭＯＳ、伝送ゲートＴＧ、３つのインバータＩＮＶ１、ＩＮＶ４、ＩＮＶ５、ラッチ３１０を具備する。ラッチ３１０は２つのインバータＩＮＶ２、ＩＮＶ３で構成され、テストロジック部からテストモードイネーブル信号ＴＭＥＮが第１インバータＩＮＶ１に印加され、ＰＭＯＳトランジスタＰＭＯＳのゲートにはテストロジック部からテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴが第４インバータＩＮＶ４によって反転されて印加される。

テストモードイネーブル信号ＴＭＥＮは伝送ゲートＴＧのＮＭＯＳトランジスタのゲートに印加され、第１インバータＩＮＶ１によって反転された出力は伝送ゲートＴＧのＰＭＯＳトランジスタのゲートに印加される。図６のセット／リセット信号発生部２００からのセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯは、第５インバータＩＮＶ５によって反転された後に伝送ゲートＴＧの一端に印加され、他端でその出力が第２インバータＩＮＶ２によって反転されてセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴに出力される。一方、ＰＭＯＳトランジスタＰＭＯＳのソースには電源が印加され、ドレインには伝送ゲートＴＧの他端と出力されたセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴが帰還されて第３インバータＩＮＶ３によって反転された出力とが接続される。

図８を参照して本発明に係る第１実施形態のセット／リセットマスタ信号発生部の動作を次に説明する。
初期条件としてテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがハイレベルで印加されると、第４インバータＩＮＶ４を経てローレベルに反転され、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加されるので、ＰＭＯＳトランジスタＰＭＯＳがターンオンされ、電源電圧ＶＤＤが通過して第２インバータＩＮＶ２を経てローレベルでセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴを出力する。これによって、半導体メモリ内部ブロックのテストモードを全体的にリセットさせて初期化させる。

その後、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがローレベルに遷移されると、第４インバータＩＮＶ４を経てハイレベルに反転され、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加されるので、ＰＭＯＳトランジスタＰＭＯＳがターンオフされて、セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴは以前の値であるローレベルを維持する。しかし、テストモードイネーブル信号ＴＭＥＮは、ハイレベルで伝送ゲートＴＧのＮＭＯＳトランジスタのゲートに印加されると同時に第１インバータＩＮＶ１によって反転され、ローレベルで伝送ゲートＴＧのＰＭＯＳトランジスタのゲートに印加されることによって伝送ゲートＴＧが開かれる。その結果、セット／リセット情報信号Ｓ／Ｒ ＩＮＦＯの反転された値が伝送ゲートＴＧを通過し、第２インバータＩＮＶ２を経て再び反転された値が最終的にセット／リセットマスタ信号Ｓ／

図９は、本発明の第１実施形態に係る半導体メモリ装置のテスト制御信号発生部のブロック図である。図２の従来技術による半導体メモリ装置のテスト制御信号発生部とは、各テストモードＭＲＳユニットの入力端にテストロジック部から第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の組み合わせとセット／リセットマスタ信号発生部からセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴとが印加されるという点だけが異なるので、各構成要素との間の連結関係の説明は省略する。

図９を参照して本発明の第１実施形態に係る半導体メモリ装置のテスト制御信号発生部の動作を次に説明する。
テストモードＭＲＳ第１ユニット４１０−１の入力端に、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の第０ビット１Ｓ［０］、２Ｓ［０］、・・・ＮＳ［０］の組み合わせと、セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴと、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴとが印加されると、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の所定の値によってテストモードＭＲＳ第１ユニット４１０−１が選択される。ハイレベルに印加されたセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴはテスト第１制御信号ＴＭＲＳ ＳＥＴ０として出力されてハイレベルを維持し、該当の項目、例えば、ローデコーダの時間遅延マージンやデータ経路の自由度などのテストモードを維持する。あるいは、ローレベルに印加されたセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴがテスト第１制御信号ＴＭＲＳ ＳＥＴ０として出力されてローレベルに反転されると、該当の項目のテストモードＭＲＳをリセットさせることによって半導体メモリの選択されたテスト対象内部ブロックであるローデコーダの前記テストが終了される。

万が一、テストモードＭＲＳ第２ユニット４１０−２の入力端に第１ないし第Ｎ−１段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ−１）の第０ビット１Ｓ［０］、２Ｓ［０］、・・・Ｎ−１Ｓ［０］と第Ｎ段階セット信号ＮＳ［８：０］の第１ビットＮＳ［１］の組み合わせと、セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴと、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴとが印加された時に、各段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の所定の値によってテストモードＭＲＳ第２ユニット４１０−２が選択されたら、出力信号であるテスト第２制御信号ＴＭＲＳ ＳＥＴ１の値によって該当の項目、例えば、コラムデコーダの時間遅延マージンやデータ経路の自由度などのテストモードを維持するか、あるいはテストモードをリセットさせて前記テストを終了することになる。

同様に、テストモードＭＲＳ第Ｍユニット４１０−Ｍの入力端に第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の第８ビット１Ｓ［８］、２Ｓ［８］、・・・ＮＳ［８］の組み合わせと、セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴと、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴとが印加された時に、第１ないし第Ｎ段階セット信号ＬＳ［８：０］（Ｌは１〜Ｎ）の所定の値によってテストモードＭＲＳ第Ｍユニット４１０−Ｍが選択されたら、出力信号であるテスト第Ｍ制御信号ＴＭＲＳ ＳＥＴＭの値によって該当の項目、例えば、出力バッファの時間遅延マージンやデータ経路の自由度などのテストモードを維持するか、あるいはテストモードをリセットさせて前記テストを終了することになる。

図１０は、本発明の第１実施形態に係るテストモードＭＲＳユニットの回路図であり、図８のセット／リセットマスタ信号発生部の回路図との差は、第５インバータＩＮＶ５にセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯの代りにセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴが印加されるということ、テストロジック部からテストモードイネーブル信号ＴＭＥＮが直接伝送ゲートＴＧ制御端に印加される代わりに第１ないし第Ｎ段階セット信号がＮＡＮＤゲートＮＡＮＤに印加されて出力された後に伝送ゲートＴＧ制御端に印加されるということ、及び出力端子にセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴの代りにテスト制御信号ＴＭＲＳ ＳＥＴが出力されるということである。

図１０を参照して本発明の第１実施形態に係るテストモードＭＲＳユニットの動作を次に説明する。
初期条件として、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがハイレベルで印加されると、第４インバータＩＮＶ４を経てローレベルに反転され、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加される。ＰＭＯＳトランジスタＰＭＯＳはターンオンされ、電源電圧ＶＤＤが通過して、第２インバータＩＮＶ２を経てローレベルに反転されたテスト制御信号ＴＭＲＳ ＳＥＴが出力されて、テストＭＲＳ項目は印加されない。

その後、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがローレベルに遷移されると、第４インバータＩＮＶ４を経てハイレベルに反転され、ＰＭＯＳトランジスタＰＭＯＳのゲートに印加される。したがって、ＰＭＯＳトランジスタＰＭＯＳはターンオフされて、テスト制御信号ＴＭＲＳ ＳＥＴは以前の値であるローレベルを維持する。

続いて、該当テストモードＭＲＳユニットを選択するためにＮＡＮＤゲートＮＡＮＤに印加される第１ないし第Ｎ段階セット信号のすべてがハイレベルに入力されると、ＮＡＮＤゲートＮＡＮＤからはローレベルが出力されて、伝送ゲートＴＧのＰＭＯＳトランジスタのゲートに印加されると同時に、第１インバータＩＮＶ１によって反転されて、ハイレベルが伝送ゲートＴＧのＮＭＯＳトランジスタのゲートに印加される。これによって伝送ゲートＴＧが開かれ、セット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴの反転された値が伝送ゲートＴＧを通過して、第２インバータＩＮＶ２を経て再び反転された値が最終的にテスト制御信号ＴＭＲＳ ＳＥＴを出力することで、テストＭＲＳ項目が印加される。

もし第１ないし第Ｎ段階セット信号のうち、１つの信号でもローレベルが印加されると、ＮＡＮＤゲートＮＡＮＤはハイレベルを出力して伝送ゲートＴＧのＰＭＯＳトランジスタのゲートに印加されると同時に、第１インバータＩＮＶ１により反転されてローレベルが伝送ゲートＴＧのＮＭＯＳトランジスタのゲートに印加される。これにより、伝送ゲートＴＧは開かれず、したがってセット／リセットマスタ信号Ｓ／Ｒ ＭＡＳＴの反転された値は伝送ゲートＴＧを通過することができず、テスト制御信号ＴＭＲＳ ＳＥＴが第３インバータＩＮＶ３を介して帰還された後、再び第２インバータＩＮＶ２を介して反転されて、テスト制御信号ＴＭＲＳ ＳＥＴをハイレベルに維持する。

すなわち、本発明の第１実施形態では、持続的にテストモード項目のセット／リセットを行うために別途のセット／リセットマスタ信号を用いることになるが、すべてのテストモードＭＲＳユニットはセット／リセットマスタ信号を共有し、第１ないし第Ｎ段階デコーディンクによって特定テストモードＭＲＳユニットが選択された場合に、セット／リセットマスタ信号によって、半導体メモリ内部の個別ブロックの時間遅延マージンやデータ経路の自由度などのテストモードを維持するか、それともテストモードをリセットさせて前記テストを終了するかを決めることになる。

図１１は、本発明の半導体メモリ装置の第１実施形態に係るタイミング図であり、クロック信号ＣＬＫ、クロックイネーブル信号ＣＬＥ、／ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ ｂａｒ）信号、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｂａｒ）信号、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ ｂａｒ）信号、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ ｂａｒ）信号、モード設定信号Ａ［１２：０］、セット／リセット情報信号Ｓ／Ｒ ＩＮＦＯのタイミング図を示している。

テストモードへの進入過程と一番目のテストモードＭＲＳ項目の印加過程は、図４の従来の半導体メモリ装置におけるＮ段階テストモードのタイミング図と同様である。しかしながら、図４と異なり、本発明の半導体メモリ装置の第１実施形態では、その次に半導体メモリ装置内の二番目ブロックのテストモードＭＲＳ項目を印加するために、回路設計者はモード設定信号Ａ［１２：８］に所定のデータをロードして、半導体メモリ装置内部のすべてのブロックに対するテストモードＭＲＳのセットまたはリセット可否を決めるセット／リセット情報信号Ｓ／Ｒ ＩＮＦＯを出力する。また、この信号を利用すると各ブロックに対する個別項目のテストモードＭＲＳのリセットが可能となるので、二番目のテスト対象ブロックのテストモードＭＲＳをセットするために、モード設定信号Ａ［３：０］及びＡ［１２：８］は、再び各第１段階の１Ｓ０〜１Ｓ８、各第２段階の２Ｓ０〜２Ｓ８、同様に、第Ｎ段階のＮＳ０〜ＮＳ８のデータをロードし、一番目のテストモードＭＲＳ項目の印加の際と同様にデータをラッチし、ラッチサイクルから離脱する点が異なる。

このように、本発明の第１実施形態での個別項目に対するテスト制御信号の発生は、モード設定信号のセット／リセット情報、テストモードイネーブル信号、及び第１ないし第Ｎ段階セット信号のコーディング値との３つの組み合わせによって決められ、これを介して個別テストＭＲＳセット項目に対する持続的または複数個のテストＭＲＳセット／リセット実行が可能となる。これを実現するために、従来技術によるテストモードＭＲＳユニット回路に若干の修正が加えられ、テストモードイネーブル信号が活用され、セット／リセットマスタ信号の連結配線１ラインだけが必要とされる。したがって、従来技術から大きく修正されたり追加される部分なしに、テストＭＲＳセット実験の便利性及び効率を極大化することができる。

本発明の半導体メモリ装置の第２実施形態は、図１の従来技術によるテストモード半導体メモリ装置の全体ブロック図と同様であり、テスト制御信号発生部内のテストモードＭＲＳユニット内部の構成要素だけが異なるため、各ブロック間の連結関係や動作に対する説明は省略する。また、図６に示すテストモードの第１実施形態との差は、セット／リセットマスタ信号発生部３００がなく、テスト制御信号発生部４００内における複数個のテストモードＭＲＳユニット内部の各構成要素が異なる点であり、複数段階のセット信号ＬＳ［８：０］（Ｌは１〜Ｎ）それぞれに応答してテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴだけを入力し、各項目別に複数個のテスト制御信号ＴＭＲＳ ＳＥＴ０〜ＴＭＲＳ ＳＥＴＭを発生するということである。よって、第１実施形態における図７のテストロジック部及び図９のテスト制御信号発生部の内部構成は、第２実施形態においても同様であり、各ブロック間の連結関係や動作に対する説明は省略する。

図６を参照して本発明のテストモード半導体メモリ装置による第２実施形態の動作を第１実施形態と比べて説明すると、第２実施形態では、すべてのテストモードＭＲＳユニットが共有する別途のセット／リセットマスタ信号が不要であり、第１ないし第Ｎ段階セット信号の値によってテスト制御信号発生部４００内の複数個のテストモードＭＲＳユニット回路がテスト制御信号を自らハイレベルとローレベルとの値に変えられるようにテストモードＭＲＳユニットのそれぞれをＴフリップフロップ（Ｔｏｇｇｌｅ Ｆｌｉｐ Ｆｌｏｐ）状に実現したことが異なる。

図１２は、本発明の第２実施形態に係るテストモードＭＲＳユニット回路の回路図であり、この回路は１つのＮＡＮＤゲートＮＡＮＤと、４段のクロックドインバータ７１０、７２０、７３０、７４０と、２つのＰＭＯＳトランジスタＰＭＯＳ９、ＰＭＯＳ１０と、５つのインバータＩＮＶ１〜ＩＮＶ５とを具備する。各端のクロックドインバータは２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタで構成される。

まず、ＮＡＮＤゲートＮＡＮＤの入力端に第１ないし第Ｎ段階のセット信号が印加されて、出力端にリセット信号ＳＥＴＢが出力される。リセット信号ＳＥＴＢがインバータＩＮＶ５によって再び反転されてセット信号ＳＥＴが出力される。

第１段のクロックドインバータ７１０は、２つのＰＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２が直列接続されて一端に電源電圧ＶＤＤが印加され、他端に２つのＮＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２の直列連結が一端が接地された状態でＮ２ノードに接続されて、相互接続された第２ＰＭＯＳトランジスタＰＭＯＳ２と第１ＮＭＯＳトランジスタＮＭＯＳ１のゲートにはそれぞれリセット信号ＳＥＴＢとセット信号ＳＥＴが印加される。

第２段のクロックドインバータ７２０は、第１段のクロックドインバータ７１０とトランジスタとの間の連結関係は同じであるが、電源電圧ＶＤＤが印加される第３ＰＭＯＳトランジスタＰＭＯＳ３のゲートにはセット信号ＳＥＴ、一端が接地された第４ＮＭＯＳトランジスタＮＭＯＳ４のゲートにはリセット信号ＳＥＴＢが印加される。一方、第２段のクロックドインバータ７２０の第４ＰＭＯＳトランジスタＰＭＯＳ４のゲートと第３ＮＭＯＳトランジスタＮＭＯＳ３のゲートには第１段のクロックドインバータ７１０の出力が印加され、第２段のクロックドインバータ７２０の出力端であるＮ３ノードには第９ＰＭＯＳトランジスタＰＭＯＳ９のドレインが接続されて、ソースには電源電圧ＶＤＤ、ゲートにはテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴが第３インバータＩＮＶ３を介して反転された値が印加される。

また、第３及び第４段のクロックドインバータ７３０、７４０は、それぞれ第１及び第２段のクロックドインバータ７１０、７２０とトランジスタ間の連結関係は同じであるが、第３段のクロックドインバータ７３０の相互接続された第６ＰＭＯＳトランジスタＰＭＯＳ６及び第５ＮＭＯＳトランジスタＮＭＯＳ５のゲートにそれぞれセット信号ＳＥＴとリセット信号ＳＥＴＢとが印加され、第４段のクロックドインバータ７４０の第７ＰＭＯＳトランジスタＰＭＯＳ７及び第８ＮＭＯＳトランジスタＮＭＯＳ８のゲートにそれぞれセット信号ＳＥＴとリセット信号ＳＥＴＢとが印加される点が異なる。

第３段のクロックドインバータ７３０の電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＰＭＯＳ５のゲートと接地に接続されたＮＭＯＳトランジスタＮＭＯＳ６のゲートとには、第２段のクロックドインバータ７２０の出力が第１インバータＩＮＶ１によって反転されてＮ３ノードにそれぞれ接続される。一方、第１０ＰＭＯＳトランジスタＰＭＯＳ１０と第２及び第４インバータＩＮＶ２、ＩＮＶ４の連結関係はそれぞれ第９ＰＭＯＳトランジスタＰＭＯＳ９と第１及び第３インバータＩＮＶ１、ＩＮＶ３と同じであり、第４段のクロックドインバータ７４０の第８ＰＭＯＳトランジスタＰＭＯＳ８ゲートと第７ＮＭＯＳトランジスタＮＭＯＳ７ゲートには第３段のクロックドインバータ７３０の出力がＮ５ノードを介して印加される。第４段のクロックドインバータ７４０の出力は、Ｎ１ノードを介して帰還され、第１段のクロックドインバータ７１０の電源電圧ＶＤＤが印加される第１ＰＭＯＳトランジスタＰＭＯＳ１のゲートと一端が接地された第２ＮＭＯＳトランジスタＮＭＯＳ２のゲートとに印加されると同時に、第２インバータＩＮＶ２によって反転されてテスト制御信号ＴＭＲＳ ＳＥＴに出力される。

また、図１３は、本発明の第２実施形態に係るテストモードＭＲＳユニット回路の動作を示すタイミング図であり、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴと、セット信号ＳＥＴと、リセット信号ＳＥＴＢと、Ｎ１ないしＮ５ノードの信号Ｎ１〜Ｎ５と、テスト制御信号ＴＭＲＳ ＳＥＴとで構成される。

図１２ないし図１３を参照して本発明の第２実施形態の動作を次に説明する。
まず、図１２において、第１ないし第Ｎ段階セット信号のすべてがハイレベルで入力されると、リセット信号ＳＥＴＢはローレベル、セット信号ＳＥＴはハイレベルで出力され、入力信号のうち１つの信号でもローレベルが印加されるとリセット信号ＳＥＴＢはハイレベル、セット信号ＳＥＴはローレベルで出力される。

次に、図１３において初期条件としてテストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがハイレベルで印加されると、第４インバータＩＮＶ４を通過してローレベルが第１０ＰＭＯＳトランジスタＰＭＯＳ１０のゲートに印加される。第１０ＰＭＯＳトランジスタＰＭＯＳ１０がターンオンすることによって電源電圧ＶＤＤが通過されてＮ１ノードはハイレベルで出力され、第２インバータＩＮＶ２を経たテスト制御信号ＴＭＲＳ ＳＥＴがローレベルとして出力されることによって、テストＭＲＳ項目が印加されなくなる。このとき、第１ないし第Ｎ段階セット信号のすべてがハイレベルで入力される前なので、セット信号ＳＥＴはローレベル、リセット信号ＳＥＴＢはハイレベルの状態である。Ｎ１ノードの出力が第１段のクロックドインバータ７１０の第１ＰＭＯＳトランジスタＰＭＯＳ１と第２ＮＭＯＳトランジスタＮＭＯＳ２に印加されて第２ＮＭＯＳトランジスタＮＭＯＳ２だけがターンオンされることによって、Ｎ２ノードにローレベルが出力される。

同様に、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがハイレベルの状態で第３インバータＩＮＶ３を通過して、ローレベルが第９ＰＭＯＳトランジスタＰＭＯＳ９のゲートに印加されると、第９ＰＭＯＳトランジスタＰＭＯＳ９がターンオンすることによって電源電圧ＶＤＤが通過し、Ｎ３ノードはハイレベルを出力する。この出力が第１インバータＩＮＶ１を通過することによって、Ｎ４ノードにローレベルが出力される。

また、初期にセット信号ＳＥＴがローレベル、リセット信号ＳＥＴＢがハイレベルの状態でＮ４ノードの出力が第３段のクロックドインバータ７３０の第５ＰＭＯＳトランジスタＰＭＯＳ５と第６ＮＭＯＳトランジスタＮＭＯＳ６とに印加されて第５ＰＭＯＳトランジスタＰＭＯＳ５だけがターンオンされることによってＮ５ノードにハイレベルが出力される。

その後、テストＭＲＳリセット信号ＴＭＲＳ ＲＥＳＥＴがローレベルに遷移されると、第１０ＰＭＯＳトランジスタＰＭＯＳ１０はターンオフされ、この状態でテスト制御信号ＴＭＲＳ ＳＥＴは以前の値であるローレベルを維持する。そして、該当テストモードＭＲＳユニットを選択するためにＮＡＮＤゲートＮＡＮＤに印加される第１ないし第Ｎ段階セット信号の該当ビットのすべてがハイレベルに入力されると、セット信号ＳＥＴがハイレベル、リセット信号ＳＥＴＢがローレベルに遷移されて、第４段のクロックドインバータ７４０の第７ＰＭＯＳトランジスタＰＭＯＳ７と第８ＮＭＯＳトランジスタＮＭＯＳ８のゲートとにそれぞれ印加され、Ｎ５ノードのハイレベル出力が第４段のクロックドインバータ７４０の第８ＰＭＯＳトランジスタＰＭＯＳ８と第７ＮＭＯＳトランジスタＮＭＯＳ７のゲートとにそれぞれ印加される。このとき、第７ＮＭＯＳトランジスタＮＭＯＳ７だけがターンオンされてＮ１ノードがローレベルに反転され、再び第２インバータＩＮＶ２を経たテスト制御信号ＴＭＲＳ ＳＥＴがハイレベルで出力されることによってテストモードＭＲＳの該当ユニットが選択され、半導体メモリ内の該当ブロックにテストＭＲＳ項目が印加される。

これによって、第１段のクロックドインバータ７１０を通過したＮ２ノードはハイレベルに反転され、第２段のクロックドインバータ７２０を通過したＮ３ノードはローレベルに反転され、第１インバータＩＮＶ１を通過したＮ４ノードはハイレベルに反転され、第３段のクロックドインバータ７３０を通過したＮ５ノードはローレベルに反転される。この状態で、第４段のクロックドインバータ７４０を通過したＮ１ノードはハイレベルに反転され、第２インバータＩＮＶ２を経たテスト制御信号ＴＭＲＳ ＳＥＴはローレベルで出力される。したがって、半導体メモリ内の該当ブロックにテストＭＲＳ項目が印加されなくなる。

ハイレベルのＮ１ノードの値が、再び第１段のクロックドインバータ７１０を通過すると、Ｎ２ノードはローレベルに反転される。セット信号ＳＥＴがハイレベル、リセット信号ＳＥＴＢがローレベルを維持していたらＮ３ないしＮ５ノードの値は以前の値を維持する。しかし、半導体メモリ内の次のブロックのテストのために第１ないし第Ｎ段階セット信号の該当ビットの中１つの信号でもローレベルに入力されて、セット信号ＳＥＴがローレベル、リセット信号ＳＥＴＢがハイレベルに反転されることになれば、第２段のクロックドインバータ７２０の第３ＰＭＯＳトランジスタＰＭＯＳ３と第４ＮＭＯＳトランジスタＮＭＯＳ４のゲートにそれぞれ印加されてターンオンされ、Ｎ２ノードのローレベルの値が第４ＰＭＯＳトランジスタＰＭＯＳ４と第３ＮＭＯＳトランジスタＮＭＯＳ３のゲートにそれぞれ印加されて、第４ＰＭＯＳトランジスタＰＭＯＳ４だけがターンオンされることによってＮ３ノードにハイレベルが出力される。

この出力が、再び第１インバータＩＮＶ１を通過するとＮ４ノードはローレベルに反転され、また第３段のクロックドインバータ７３０を通過したＮ５ノードはハイレベルに反転される。その値を維持しながら半導体メモリ内の次のブロックのテストのために第１ないし第Ｎ段階セット信号の次のビットのすべてがハイレベルに入力されると、セット信号ＳＥＴがハイレベル、リセット信号ＳＥＴＢがローレベルに反転される。すると、Ｎ１ノードはローレベルに反転され、再び第２インバータＩＮＶ２を経たテスト制御信号ＴＭＲＳ ＳＥＴはハイレベルで出力されることによってテストモードＭＲＳの次のユニットが選択され、半導体メモリ内の次のブロックにテストＭＲＳ項目が印加される。

このように、本発明の第２実施形態は、別途のセット／リセットマスタ信号なしに第１ないし第Ｎ段階セット信号の値に従ってセット信号ＳＥＴとリセット信号ＳＥＴＢがトグルされることによってテストモードＭＲＳユニット回路がテスト制御信号を自らハイレベルとローレベルとに値を変えるように実現したものであり、テストモードＭＲＳユニットをＴフリップフロップ形態に変えたものである。

したがって、本発明に係る半導体メモリ装置の第１実施形態は、従来のＮ段階テスト制御信号の発生回路を若干修正して第１ないし第Ｎ段階セット信号のデコーディングだけでテストモードＭＲＳセット／リセットが可能であり、第２実施形態は追加の連結配線や追加機能の別途の回路なしに、単純にテスト制御信号のトグルだけで個別項目のセット／リセットが変更できるものである。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。

従来技術によるテストモード半導体メモリ装置の全体ブロック図である。 従来技術による半導体メモリ装置のテスト制御信号発生部のブロック図である。 従来技術によるＮ段階テストモードＭＲＳユニットの回路図である。 従来技術による半導体メモリ装置Ｎ段階テストモードのタイミング図である。 本発明に係る半導体メモリ装置内のテストモードでのモードレジスタの構成図である。 本発明に係る半導体メモリ装置の第１実施形態の全体ブロック図である。 本発明に係る半導体メモリ装置の第１実施形態におけるテスト制御部のブロック図である。 本発明に係る第１実施形態におけるセット／リセットマスタ信号発生部の回路図である。 本発明に係る第１実施形態における半導体メモリ装置のテスト制御信号発生部のブロック図である。 本発明に係る第１実施形態におけるテストモードＭＲＳユニットの回路図である。 本発明に係る半導体メモリ装置における第１実施形態のタイミング図である。 本発明に係る第２実施形態におけるテストモードＭＲＳユニット回路の回路図である。 本発明に係る第２実施形態におけるテストモードＭＲＳユニット回路の動作を示すタイミング図である。

符号の説明

１００ 制御信号発生部
１１０ ラッチ部
１２０ ローアドレスラッチ
１３０ コラムアドレスラッチ
１４０ コラムデコーダ
１５０ ローデコーダ
１６０ メモリセルアレイ
１７０ センス増幅器
１８０ 出力バッファ
１９０ パッド
２００ セット／リセット信号発生部
３００ セット／リセットマスタ信号発生部
４００ テスト制御信号発生部
５００ テストロジック部

Claims (23)

1. 外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、
   前記テスト信号に応答して外部から印加されるモード設定信号を入力し、前記モード設定信号が個別セット／リセットを指定する信号であれば、第１セット／リセット信号を発生するセット／リセット信号発生部と、
   前記テスト信号に応答して前記モード設定信号を保存した後出力するテストロジック部と、
   前記第１セット／リセット信号を印加して半導体メモリ装置内部ブロックのテストモードを共通に制御するセット／リセットマスタ信号を出力するセット／リセットマスタ信号発生部と、
   前記テストロジック部の出力信号を組み合わせて複数個の制御信号を生成し、前記複数個の制御信号それぞれに応答して前記セット／リセットマスタ信号を複数個のテスト制御信号それぞれに発生させるテスト制御信号発生部と、
   を具備することを特徴とする半導体メモリ装置。
2. 前記テストロジック部は、
   前記テスト信号に応答して順次印加されるモード設定信号を保存し、前記モード設定信号の保存が完了すると、前記保存されたモード設定信号を組み合わせて複数段階のセット信号を発生することを特徴とする請求項１記載の半導体メモリ装置。
3. 前記セット／リセット信号発生部は、
   前記テスト信号に応答して外部から印加されるモード設定信号を入力し、前記モード設定信号が共通のセット／リセットを指定する信号であれば、第２セット／リセット信号を発生することを特徴とする請求項１記載の半導体メモリ装置。
4. 前記セット／リセット信号発生部は、
   前記テスト信号に応答して外部から印加される前記モード設定信号をラッチするラッチ部から前記モード設定信号を印加することを特徴とする請求項１記載の半導体メモリ装置。
5. 前記テストロジック部は、
   前記モード設定信号と、前記テスト信号と、クロック信号とを印加されてテストモードに進入するためのテストモードイネーブル信号を出力するテストモードイネーブル部と、
   前記クロック信号と、前記テストモードイネーブル信号とを印加されて順次テストＭＲＳをイネーブルさせるテストＭＲＳイネーブルパルスを発生させるＭＲＳイネーブルパルス発生部と、
   前記モード設定信号と、前記テストＭＲＳイネーブルパルス信号と、前記テストモードイネーブル信号とを印加されて前記複数段階のセット信号を出力する複数段階ＭＲＳロジックと、
   を具備することを特徴とする請求項１記載の半導体メモリ装置。
6. 前記複数段階ＭＲＳロジックは、
   前記テストモードイネーブル信号を印加してテストモードに進入し、前記モード設定信号と前記テストＭＲＳイネーブルパルスとをそれぞれ印加して複数段階のセット信号を出力する複数個のＤフリップフロップを具備することを特徴とする請求項５記載の半導体メモリ装置。
7. 前記テスト制御信号発生部は、
   前記複数段階のセット信号の組み合わせが複数個のテストモードＭＲＳユニットそれぞれの入力端に印加され、前記第２セット／リセット信号が前記複数個のテストモードＭＲＳユニットそれぞれの制御端に印加されて前記テスト制御信号をそれぞれ出力する前記複数個のテストモードＭＲＳユニットを具備することを特徴とする請求項１記載の半導体メモリ装置。
8. 前記テスト制御信号発生部は、
   前記複数段階のセット信号の組み合わせによって特定テストモードＭＲＳユニットが選択されて前記テスト制御信号がハイレベルを維持すれば、半導体メモリ装置内部のテスト対象における該当ブロックのテストモードを維持し、ローレベルに反転されると、前記該当ブロックのテストモードＭＲＳがリセットされてテストモードを終了することを特徴とする請求項１記載の半導体メモリ装置。
9. 前記セット／リセットマスタ信号発生部は、
   前記テストモードイネーブル信号を印加して反転された値を出力する第１インバータと、
   前記第２セット／リセット信号を印加して反転された値を出力する第２インバータと、
   前記第２インバータの出力信号がゲートに印加され電源電圧がソースに接続されてスイッチ動作をする第１ＰＭＯＳトランジスタと、
   前記テストモードイネーブル信号がＮＭＯＳトランジスタのゲートに印加され前記第１インバータの出力信号が第２ＰＭＯＳトランジスタのゲートに印加される伝送ゲートと、
   前記第１セット／リセット信号を印加して反転させた後前記伝送ゲートの一端に出力する第３インバータと、
   前記伝送ゲートの他端と前記第１ＰＭＯＳトランジスタのドレインが接続されて前記伝送ゲートの出力信号を印加してデータを保存するラッチと、
   を具備することを特徴とする請求項１記載の半導体メモリ装置。
10. 前記テストモードＭＲＳユニットは、
    前記複数段階のセット信号を印加して反論理積の演算結果を出力するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力信号を印加して反転された値を出力する第１インバータと、
    前記第２セット／リセット信号を印加して反転された値を出力する第２インバータと、
    前記第２インバータの出力信号がゲートに印加され電源電圧ＶＤＤがソースに接続される第１ＰＭＯＳトランジスタと、
    前記ＮＡＮＤゲートの出力信号が第２ＰＭＯＳトランジスタのゲートに印加され前記第１インバータの出力信号がＮＭＯＳトランジスタのゲートに印加される伝送ゲートと、
    前記セット／リセットマスタ信号を印加して反転させた後前記伝送ゲートの一端に出力する第３インバータと、
    前記伝送ゲートの他端と前記第１ＰＭＯＳトランジスタのドレインが接続されて前記伝送ゲートの出力信号を印加してデータを保存するラッチと、
    を具備することを特徴とする請求項７記載の半導体メモリ装置。
11. 前記テストモードＭＲＳユニットは、
    初期に前記第２セット／リセット信号がハイレベルで印加されると、前記テスト制御信号がローレベルで出力されて前記半導体メモリ内の該当ブロックにテストＭＲＳ項目は印加されず、
    前記複数段階のセット信号の組み合わせによって前記テスト制御信号がハイレベルに出力されて前記該当のブロックに前記テストＭＲＳ項目が印加され、
    次のブロックをテストするためにセット／リセットマスタ信号がローレベルで印加されると、前記テスト制御信号はローレベルで出力されてテストモードＭＲＳ該当のユニットの選択が解除されて前記テストＭＲＳ項目は印加されないことを特徴とする請求項１０記載の半導体メモリ装置。
12. 前記テストＭＲＳ項目は、
    前記半導体メモリ内部の個別ブロックの時間遅延マージンやデータ経路の自由度などをテストすることを特徴とする請求項１１記載の半導体メモリ装置。
13. 外部から印加される命令信号を組み合わせてテスト信号を発生する制御信号発生部と、
    前記テスト信号に応答して外部から印加されるモード設定信号を入力し、前記モード設定信号が個別セット／リセットを指定する信号であればセット／リセット信号を発生するセット／リセット信号発生部と、
    前記テスト信号に応答してモード設定信号を保存した後出力するテストロジック部と、
    前記テストロジック部の出力信号を組み合わせて複数個のセット信号とリセット信号を生成し、前記モード設定信号値の変化が検出されると、状態が変更される複数個のテスト制御信号を発生するテスト制御信号発生部と、
    を具備することを特徴とする半導体メモリ装置。
14. 前記セット／リセット信号発生部は、
    前記テスト信号に応答して外部から印加される前記モード設定信号をラッチするラッチ部から前記モード設定信号を印加されることを特徴とする請求項１３記載の半導体メモリ装置。
15. 前記テストロジック部は、
    前記テスト信号に応答して順次印加されるモード設定信号を保存し前記モード設定信号の保存が完了すると前記保存されたモード設定信号を組み合わせて複数個の制御信号を発生することを特徴とする請求項１３記載の半導体メモリ装置。
16. 前記テストロジック部は、
    前記モード設定信号と、前記テスト信号と、クロック信号とを印加されてテストモードに進入するためのテストモードイネーブル信号を出力するテストモードイネーブル部と、
    前記クロック信号と、前記テストモードイネーブル信号とを印加されて順次テストＭＲＳをイネーブルさせるテストＭＲＳイネーブルパルスを発生させるＭＲＳイネーブルパルス発生部と、
    前記モード設定信号と、前記テストＭＲＳイネーブルパルス信号と、前記テストモードイネーブル信号とを印加されて複数段階のセット信号を出力する複数段階ＭＲＳロジックと、
    を具備することを特徴とする請求項１３記載の半導体メモリ装置。
17. 前記複数段階ＭＲＳロジックは、
    前記テストモードイネーブル信号を印加されてテストモードに進入し、前記モード設定信号と前記テストＭＲＳイネーブルパルスとをそれぞれ印加されて複数段階のセット信号を出力する複数個のＤフリップフロップを具備することを特徴とする請求項１６記載の半導体メモリ装置。
18. 前記テスト制御信号発生部は、
    前記複数段階のセット信号の組み合わせが複数個のテストモードＭＲＳユニットそれぞれの入力端に印加され、前記セット／リセット信号が前記複数個のテストモードＭＲＳユニットそれぞれの制御端に印加されて前記テスト制御信号をそれぞれ出力する前記複数個のテストモードＭＲＳユニットを具備することを特徴とする請求項１３または請求項１４記載の半導体メモリ装置。
19. 前記テスト制御信号発生部は、
    前記複数段階のセット信号の組み合わせによって特定テストモードＭＲＳユニットが選択されて前記テスト制御信号がハイレベルを維持すると、半導体メモリ装置内部のテスト対象における該当ブロックのテストモードを維持し、ローレベルに反転されると前記該当ブロックのテストモードＭＲＳがリセットされてテストモードを終了することを特徴とする請求項１３記載の半導体メモリ装置。
20. 前記テストモードＭＲＳユニットは、
    前記複数段階のセット信号を印加されて反論理積演算してリセット信号を出力するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力信号を印加されて反転させてセット信号を出力する第１インバータと、
    前記セット／リセット信号を印加されて反転させて出力する第２インバータと、
    ソースには電源が印加されゲートには前記第２インバータの出力信号が印加されてスイッチ動作をする第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインの出力値を印加されて前記リセット信号と前記セット信号の制御により反転させて出力する第１段のクロックドインバータと、
    前記第１段のクロックドインバータの出力値を印加されて前記リセット信号と前記セット信号の制御により反転させて出力する第２段のクロックドインバータと、
    前記セット／リセット信号を印加されて反転させて出力する第３インバータと、
    前記第２段のクロックドインバータの出力信号がドレインに印加され、ソースには電源が印加され、ゲートには前記第３インバータの出力信号が印加される第２ＰＭＯＳトランジスタと、
    前記第２段のクロックドインバータの出力信号を印加されて反転させて出力する第４インバータと、
    前記第４インバータの出力値を印加されて前記リセット信号と前記セット信号の制御により反転させて出力する第３段のクロックドインバータと、
    前記第３段のクロックドインバータの出力値を印加されて前記リセット信号と前記セット信号の制御により反転させて出力する第４段のクロックドインバータと、
    前記第１ＰＭＯＳトランジスタのドレインに接続されて前記第４段のクロックドインバータの出力信号を印加されて反転させてテスト制御信号を出力する第５インバータと、
    を具備することを特徴とする請求項１８記載の半導体メモリ装置。
21. 前記テストモードＭＲＳユニットは、
    初期に前記セット／リセット信号がハイレベルに印加されると、前記テスト制御信号がローレベルに出力されて前記半導体メモリ内の該当ブロックにテストＭＲＳ項目が印加されず、
    前記複数段階のセット信号の組み合わせによって前記テスト制御信号がハイレベルに出力されて前記該当ブロックに前記テストＭＲＳ項目が印加され、
    次のブロックをテストするために前記セット信号がローレベルに印加された後再びハイレベルに遷移されると、前記テスト制御信号はローレベルに出力されて前記テストモードＭＲＳ該当のユニットの選択が解除されて前記テストＭＲＳ項目が印加されないことを特徴とする請求項２０記載の半導体メモリ装置。
22. 前記テストＭＲＳ項目は、
    前記半導体メモリ内部の個別ブロックの時間遅延マージンやデータ経路の自由度などをテストすることを特徴とする請求項２１記載の半導体メモリ装置。
23. 前記テストモードＭＲＳユニットは、
    前記テスト制御信号の値を自ら変更できることにより、テストモードＭＲＳ該当ユニットの選択と前記半導体メモリ装置内の該当ブロックにテストＭＲＳ項目の印加の可否を決めることを特徴とする請求項２１記載の半導体メモリ装置。

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