JP5150576B2

JP5150576B2 - 抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置

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Publication number: JP5150576B2
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Inventors: 一昭川口; 和重神田
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Description

本発明は、抵抗変化メモリ（ＲｅＲＡＭ）のテスト容易化技術に関するものである。

抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory ）は、電圧によって抵抗が変化する材料を用いた半導体メモリであり、フラッシュメモリの後継として注目されている。

ＲｅＲＡＭなどの半導体メモリの動作確認試験においては、テスタを被試験デバイスとしての半導体メモリに接続し、テスタで半導体メモリで使用される各種コマンドを発生させて半導体メモリに入力し、半導体メモリからの出力を確認するような手法をとることが多い。

このような半導体メモリの動作確認試験では、近年、半導体メモリの大容量化および縮小化に伴い、半導体メモリの同測数の増加およびテストの長時間化が問題視されている。テストの長時間化は半導体メモリの生産数量を制限するのみでなく、コスト高となることから、改善が急務となっている。

そこで、最近は、例えばチップイネーブルピン/CE、コマンドラッチイネーブルピンCLE、アドレスラッチイネーブルピンALE、ライトイネーブルピン/WE、I/OポートピンIOn-0等のコマンドピンおよびデータピンを用いて、出力するコマンド設定およびサイクル制御を行うオートモードが搭載されたテスタを使用して半導体メモリのテストを行うことが多く、オートモードを使用した場合は、使用するピン数が削減され、半導体メモリの同測数の増加が可能となる。

このようなオートモードが搭載されたテスタにおいては、コマンド設定の制御サイクルをライトイネーブルピン/WEのＬへの切り替わりに同期させているが、ライトイネーブルピン/WEは一定サイクルでＬへ切り替わる信号であるため、テストサイクル時間の最小間隔がこのライトイネーブルピン/WEのサイクルによって決められてしまい、テストサイクル時間をライトイネーブルピン/WEによって決められる最小テストサイクル時間よりも局所的に短くするといった動作確認試験を行うことができず、ＲｅＲＡＭの動作確認に不便をきたしていた。

ＲｅＲＡＭにおいては、ワード線ＷＬおよびビット線ＢＬの活性、非活性に特殊な制御を行っており、ワード線ＷＬの制御とビット線の制御との間の時間間隔をいかに縮めるかがＲｅＲＡＭのスイッチング速度に大きな影響を与える。しかしながら、上記した通常のオートモードでは、テストサイクル時間を上記したライトイネーブルピン/WEによって決められる最小テストサイクル時間よりも短くすることができず、ワード線ＷＬの制御とビット線の制御との間の時間間隔などのチューニングを行うことができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生し、大きな問題となっている。

特許文献１には、ＬＳＩ外部から供給された位相の異なる複数のタイミング信号に基づいて各タイミング信号より高い周波数のライトイネーブル信号を発生させることによりテストサイクルの周波数を上げることが可能な制御信号発生回路を有するメモリマクロセル性能評価用ＬＳＩが示されている。

しかしながら、特許文献１では、テストサイクルの周波数を複数倍に上昇させることは示されているが、この特許文献１では、テストサイクルのサイクル時間を局所的に変化させることはできず、上記したＲｅＲＡＭの動作確認試験に適用することは不可能である。

特開平０９−５３９５号公報

本発明は、任意のテストサイクルにおけるサイクル時間を局所的に自由に調整することを可能とした抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を提供することを目的とする。

本願発明の一態様によれば、複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いてワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト装置であって、一定周期で信号変化する第１のライトイネーブル信号と、前記ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化させる第２のライトイネーブル信号が信号変化するときに自己発生させた自己発生パルスとに基づきシフトパルスを生成するシフトパルス発生回路と、前記シフトパルスによってシフト動作を行う複数段のレジスタを有し、発生させるコア制御信号の波形に対応するデータが夫々初期設定される複数個のシフトレジスタ回路と、前記シフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする第１のラッチ回路と、前記シフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする第２のラッチ回路と、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする第３のラッチ回路と、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記コア制御信号として出力するセレクタ回路とを夫々備える複数のコア制御信号生成回路とを備えることを特徴とする。

本発明によれば、任意のサイクルを局所的に他のサイクルと異なるサイクル時間に設定することが可能な抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を提供できる。

図１は、ＲｅＲＡＭのメモリセルアレイの構成と、ローデコーダおよびカラムデコーダ２０の回路構成例を示す図。図２は、図２は、コア制御信号およびワード線およびビット線の動作波形例を示す図。図３は、従来の１つのライトイネーブル信号を用いた場合のテスタのオートモードにおける動作波形図。図４は、第１の実施の形態にかかるテスタ回路のオートモードにおける動作波形図。図５は、第１の実施の形態におけるテスタ回路のコア制御信号発生部分の構成例を示す図。図６は、第１の実施の形態におけるテスタ回路のコア制御信号発生部分の内部構成例を示す図。図７は、/WE2検知制御回路の内部構成例を示す図。図８は、VROWUP信号を生成するための各種信号波形を示すタイムチャート。図９は、WLDVSEL信号を生成するための各種信号波形を示すタイムチャート。図１０は、BLSEL信号を生成するための各種信号波形を示すタイムチャート。図１１は、パラメータセットコマンドを用いたシーケンスメモリ回路のデータセット動作を示すタイムチャート。図１２は、コマンド信号に対応してデータが記憶されるデータ記憶部を概念的に示す図。図１３は、シーケンスメモリ回路の具体的な回路構成例を示す図。図１４は、テスタ回路が内蔵されたＲｅＲＡＭ装置の回路構成例を示す図。

以下に添付図面を参照して、本発明の実施の形態にかかる抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、不揮発性半導体メモリとしてのＲｅＲＡＭ（Resistive RAM）のメモリセルアレイの構成と、ローデコーダ１０およびカラムデコーダ２０の回路構成例を示すものである。図１に示すセルアレイでは、複数のワード線ＷＬと、複数のビット線ＢＬとの各交差位置にメモリセルＭが設けられている。図１の場合は、セルアレイは３×３の場合について示しており、ワード線ＷＬ〈０〉〜ＷＬ〈２〉とビット線ＢＬ〈０〉〜ＢＬ〈２〉との各交差位置にメモリセルＭが設けられている。各メモリセルＭは、可変抵抗素子ＶＲと、整流素子としてのダイオードＤとの直列接続によって構成されている。可変抵抗素子ＶＲは、一端がワード線ＷＬに接続され、他端がダイオードＤを介してビット線ＢＬに接続されている。

可変抵抗素子ＶＲは、低抵抗状態を書込み状態（例えば“１”）、高抵抗状態を消去状態（例えば“０”）としており、低抵抗状態のメモリセルＭを高抵抗状態にする“０”書き込み動作を消去（或いはリセット）動作、高抵抗状態のセルを低抵抗状態にする“１”書き込み動作を書き込み（或いはセット）動作という。

各ワード線ＷＬは、夫々ローデコーダ１０に接続され、各ビット線ＢＬは、夫々カラムデコーダ２０に接続されている。図１では、ビット線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を示しているが、ワード線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を採用してもよい。

各ローデコーダ１０は、ＶＲＯＷ発生器１１と、メインＷＬドライバ１２と、ＷＬＤＶドライバ１３と、ローゲート回路１４とを有している。ＶＲＯＷ発生器１１は、コア制御信号としてのVROWUP信号からVROW信号を生成する。メインＷＬドライバ１２は、ローアドレス信号からMWL信号を生成する。ＷＬＤＶドライバ１３は、コア制御信号としてのWLDVSEL信号、VROW信号およびローアドレス信号からWLDV信号を生成する。ローゲート回路１４は、ＮＯＴ回路１４ａと、Ｐチャネル型ＭＯＳＦＥＴ１４ｂと、Ｎチャネル型ＭＯＳＦＥＴ１４ｃと、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとを備えている。Ｐチャネル型ＭＯＳＦＥＴ１４ｂのゲートには、MWL信号がＮＯＴ回路１４ａを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃの組と、Ｐチャネル型ＭＯＳＦＥＴ１４ｄとが、MWL信号に基づいて相補的に動作する。

各カラムデコーダ２０は、カラムデータ制御部２１と、カラムアドレスデコーダ２２と、カラムゲート回路２３とを備えている。カラムデータ制御部２１は、コア制御信号としてのBLSEL信号およびカラムアドレス信号からDSA信号を発生する。カラムアドレスデコーダ２２は、カラムアドレス信号をデコードし、デコード結果としてのMBL信号を出力する。カラムゲート回路２３は、Ｐチャネル型ＭＯＳＦＥＴ２３ａと、Ｎチャネル型ＭＯＳＦＥＴ２３ｂと、ＮＯＴ２３ｃと、Ｎチャネル型ＭＯＳＦＥＴ２３ｄとを備えている。Ｎチャネル型ＭＯＳＦＥＴ２３ｄのゲートには、カラムアドレスデコーダ２２の出力が、ＮＯＴ回路２３ｃを介して入力されているので、Ｐチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｄの組と、Ｎチャネル型ＭＯＳＦＥＴ２３ｂとが、カラムアドレスデコーダ２２の出力に基づいて相補的に動作する。

図２は、コア制御信号（VROWUP、WLDVSEL、BLSEL）の変化に基づくワード線ＷＬおよびビット線ＢＬの活性化/非活性化の動作波形例を示すものである。ここで、VROWUP信号は全ワード線ＷＬおよび全ビット線ＢＬの制御を行う信号であり、WLDVSEL信号は選択ワード線ＷＬの制御を行う信号であり、BLSEL信号は選択ビット線ＢＬの制御を行う信号である。

初期状態では、すべてのワード線ＷＬおよびビット線ＢＬを接地（ＧＮＤ）レベルＶssとする。まず、ローアドレス信号によって全てのワード線を選択し、VROWUP信号をＬからＨに切り替えることで、全ワード線（選択ワード線および非選択ワード線）をダイオードＤの閾値電圧Ｖth以上の電圧ＶWLに設定し、全ビット線ＢＬを電圧ＶBLL（Ｖss＜ＶBLL＜ＶBLH）に上昇させる。全ビット線ＢＬを電圧ＶBLLに上昇し、電圧ＶWLとの電位差を縮めることにより、非選択セルにおけるＢＬ−ＷＬ間のリーク電流を低減できる。具体的には、全てのワード線ＷＬを選択するローアドレス信号を与えることによって全ローデコーダ１０のメインＷＬドライバ１２から出力されるMWL信号をＬにして全ローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｄをオンにする。VROWUP信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ１４ｄによって全てのワード線ＷＬがＨになる。

つぎに、カラムアドレス信号によって所要のビット線を選択し、BLSEL信号をＬからＨに切り替えることで、選択ビット線ＢＬのみをダイオードＤの閾値電圧Ｖth以上の電圧ＶBLHに上昇させる。具体的には、所要のビット線ＢＬを選択するカラムアドレス信号を与えることによって選択ビット線に対応するカラムデコーダ２０のカラムアドレスデコーダ２２から出力されるMBL信号をＬにしてＰチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｃをオンにする。BLSEL信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ２３ａおよびＮチャネル型ＭＯＳＦＥＴ２３ｃによって選択ビット線ＢＬのみがＨになる。

さらに、ローアドレス信号によって所要のワード線を選択し、WLDVSEL信号をＬからＨに切り替えることで、選択ワード線ＷＬのみをＶssに放電する。具体的には、所要のワード線を選択するローアドレス信号を与えることによって選択ワード線ＷＬに対応するローデコーダ１０のメインＷＬドライバ１２から出力されるMWL信号をＨにして選択ワード線ＷＬに対応するローデコーダ１０のＰチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃをオンにする。WLDVSEL信号がＨに切り替わると、Ｐチャネル型ＭＯＳＦＥＴ１４ｂおよびＮチャネル型ＭＯＳＦＥＴ１４ｃによって選択ビット線のみがＶssまでたち下がり、Ｌになる。

これにより、任意のメモリセルＭが選択され、選択されたメモリセルＭに対し、セット、リセット、リード、ベリファイ等を含む所望の任意のセルアクセス動作を行わせることができる。このようなセルアクセス動作が終了すると、まず、BLSEL信号をＬへ切替えることにより、選択ビット線ＢＬを電圧ＶBLLまで下降させる。つぎに、VROWUP信号をＬへ切替えることで、全ワード線ＷＬおよび全ビット線ＢＬをVSSに立ち下げ、Ｌにする。WLDVSEL信号は、VROWUP信号をＬへ切替えた後、Ｌに立ち下げる。

ＲｅＲＡＭにおいては、ワード線およびビット線の活性、非活性の際に、アクティブ時においては、(1)全ワード線をＬ→Ｈに切替え、(2)選択ビット線をＬ→Ｈに切替え、（3）選択ワード線をＬに切り替える３段階の動作、またプリチャージ時は、(1)選択ビット線をＨ→Ｌに切替え、非選択ワード線をＨ→Ｌに切替える２段階の動作を採用しており、このような特殊な制御を用いることにより、セルに流れる電流を低減でき、安定したセルの動作を実現できる。

このような特殊なワードＷＬおよびビット線ＢＬの制御を行うＲｅＲＡＭの動作確認テストにおいては、例えばチップイネーブルピン（/CE）、コマンドラッチイネーブルピン（CLE）、アドレスラッチイネーブルピン（ALE）、ライトイネーブルピン（/WE）、I/Oポートピン（IO<n:0> nは任意の自然数）等のコマンドおよびデータピンを用いて、出力するコマンドの設定およびサイクル制御を行うオートモードが一般的に用いられており、このオートモードを使用することにより使用するピン数を削減して、半導体メモリチップの同測数（同時測定数）を増加させることが可能となる。

図３は、１本のライトイネーブル信号（/WE）を用いた場合のオートモードにおける動作波形図の一例を示すものである。図３に示すオートモードにおいては、チップイネーブル信号（/CE）をＬにした状態で動作が実行される。また、コマンドラッチイネーブル信号（CLE）がＨのときにデータ入力コマンド「００（１６進数）」が入力され、この後アドレスラッチイネーブル信号（ALE）がＨのときに、任意のカラムアドレス、ローアドレスが入力される。その後、コマンドラッチイネーブル信号（CLE）がＨのときに、例えばオートリードコマンド「３０（１６進数）」が入力されることによりオートリードコマンドが受付けられ、ライトイネーブル信号（/WE）のＬへの切替りのタイミングに同期して、前述のVROWUP信号、WLDVSEL信号、BLSEL信号などのメモリコアの制御を行うコア制御信号の切替えを実行する。

このように、VROWUP信号、WLDVSEL信号、BLSEL信号などのコア制御信号は、/WE信号に同期するように作成されており、各種コア制御信号の切替えタイミング（Ｌ→ＨまたはＨ→Ｌ）は/WE信号のＬへの切替りに同期している。すなわち、各種コア制御信号によって実行される制御サイクル毎の開始時点を/WE信号のＬへの切替りに同期させるようにしている。しかしながら、/WE信号におけるＬに切替わるタイミングを制御サイクル毎に変更することが困難であるので、１本の/WE信号を用いた場合は、任意の制御サイクルで、すなわち任意のシーケンスで局所的にサイクル時間を変更させることができない。このように、１本の/WE信号を用いた場合は、図３に示すように、制御サイクルの間隔、すなわち各シーケンス０〜シーケンスｎの間隔は一定である。

特に、ＲｅＲＡＭにおけるワード線ＷＬおよびビット線ＢＬの活性、非活性では、上述したような特殊な制御を行っているが、１本のライトイネーブル信号（/WE）を用いた場合は、ワード線ＷＬの制御とビット線ＢＬの制御との間の時間間隔（図２における時間Ａ，時間Ｂ、時間Ｃなど）を/WE信号の信号周期Ｔより短くしたチューニングができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生している。

図４は、第１の実施の形態におけるオートモードの動作波形図を示すものである。この第１の実施の形態においては、ライトイネーブルピンとして、第１ライトイネーブルピン（/WE）の他に、第２ライトイネーブルピン（/WE2）を追加している。図３の場合は、全てのシーケンスの開始（終了）が第１ライトイネーブル信号（/WE）のＬ切替りに同期している。これに対し、図４の場合は、シーケンス１、シーケンス３の開始は第１ライトイネーブル信号（/WE）のＬ切替りに同期しているが、シーケンス２の開始は第２ライトイネーブル信号（/WE2）のＬ切替りに同期しており、時間Ａを/WE信号の周期よりも短く設定できている。

このように、第１ライトイネーブル信号（/WE）に依存せず自由なタイミングでの信号入力が可能な第２ライトイネーブルピン（/WE2）を新たに設けることにより、制御サイクル時間を変更したいシーケンスが終了するタイミングを、第２ライトイネーブルピン（/WE2）のＬ切替りタイミングにより決定することにより、任意の制御サイクルにおけるサイクル時間を局所的に自由に設定することが可能となる。

ここで、図４に示すようにシーケンス１のサイクル時間を調整した場合においては、図２における時間Ａを調整することが可能となり、同様の制御を用いれば時間Ｂ、時間Ｃを調整することも可能となる。従って、ワード線ＷＬおよびビット線ＢＬの制御の切替りのサイクル時間のチューニングが可能となり、これらの限界時間の確認およびスクリーニングテストが容易に実現できる。

図５に、第１ライトイネーブル信号（/WE）および第２ライトイネーブルピン（/WE2）を用いたオートモードによるテストを実施するためのテスタ回路のコア制御信号発生部分の構成例を示す。本テスタ回路３０は、所要のコア制御信号の個数に対応する複数のテスト回路から構成されている。図５の場合は、コア制御信号としての３つの信号（VROWUP信号、WLDVSEL信号、BLSEL信号）を発生するための３つのテスト回路３０−１〜３０−３を示している。各テスト回路３０−１〜３０−３は、同一構成であり、シーケンスメモリ回路４０、シフトレジスタ回路５０および/WE/WE2制御切替え回路６０により夫々構成されている。また、３つのテスト回路３０−１〜３０−３に共用される/WE2検知制御回路７０が備えられている。

図６は、シーケンスメモリ回路４０、シフトレジスタ回路５０および/WE/WE2制御切替え回路６０の内部構成例を示すものである。図７は、/WE2検知制御回路７０の内部構成を示すものである。

まず、図７の/WE2検知制御回路７０について説明する。/WE2検知制御回路７０は、コマンド（CMD_WE2）とデータDa1-nと/WE信号に基づいてシフト制御信号WESFRを作成し、作成したシフト制御信号WESFRをシフトレジスタ回路５０に入力する。シフト制御信号WESFRは、シフトレジスタ回路５０にシフト動作を行わせるためのシフトクロックとして使用される。

図７に示すように、/WE2検知制御回路７０は、シーケンスメモリ回路７１と、シフトレジスタ回路７２と、パルス自己発生回路７３と、ＮＡＮＤ回路７４とから構成されている。パルス自己発生回路７３は、遅延回路７３ａ、ＮＡＮＤ回路７３ｂ、遅延回路７３ｃ、ＮＯＲ回路７３ｄ、ＮＯＴ回路７３ｅから構成されている。

シーケンスメモリ回路７１は、シフトレジスタ回路７２の各段のレジスタに初期値をロードするためのメモリであり、シフトレジスタ回路７２の段数に対応する記憶ビット数を有する。シーケンスメモリ回路７１は、コマンド（CMD_WE2）の入力をトリガとしてデータDa1-Danが書き込まれる。シーケンスメモリ回路７１には、/WE2信号が入るサイクルのみを１にするようなデータDa1-Danを書き込む。シーケンスメモリ回路７１に記憶されたｎビットのデータは、シフトレジスタ回路７２の各段のレジスタに初期値SEQWE１〜SEQWEnとして書き込まれる。シフトレジスタ回路７２は、シフト制御信号WESFRに基づいてシフト動作を行うもので、複数個のシーケンス単位の繰り返し動作を行うために、最終段のレジスタの出力が初段のレジスタの入力に帰還入力されている。シフトレジスタ回路７２の出力は、WE2検知信号としてパルス自己発生回路７３に入力されている。

パルス自己発生回路７３は、WE2検知信号に基づいて自己発生パルスWE2PLSをＮＯＴ回路７３ｅから出力するための回路であり、ＮＯＴ回路７３ｅから出力された自己発生パルスWE2PLSの反転信号は、ＮＡＮＤ回路７４によって第１ライトイネーブル信号/WEの反転信号と論理和がとられて、正論理のシフト制御信号WESFRとして出力される。パルス自己発生回路７３では、/WE信号を用いて遅延処理などを行うことで、WE2検知信号の立ち上がり／立ち下がりを遅延させ、自己発生パルスWE2PLSのメーク時間を調整する。すなわち、ＮＡＮＤ回路７４では、第１のライトイネーブル信号/WEに自己発生パルスWE2PLSが付加された正論理のシフト制御信号（シフトパルス）WESFRを発生し、発生したシフト制御信号WESFRをシフトレジスタ回路７２に入力する。

つぎに、図５、図６を用いてVROWUP信号を発生するテスト回路３０−１の構成について説明する。他のテスト回路３０−２、３０−３の構成は、テスト回路３０−１と同様であり、重複する説明は省略する。シーケンスメモリ回路４０は、先に説明したシーケンスメモリ回路７１と同様の構成を有し、シフトレジスタ回路５０の段数に対応する記憶ビット数を有する。シーケンスメモリ回路４０は、シフトレジスタ回路７２の各段のレジスタに初期値SEQ1−SEQnをロードするためのメモリであり、シーケンスメモリ回路４０には、パラメータセットコマンド（CMD55_VROWUP）の入力をトリガとしてデータDb1-Dbnが書き込まれる。この実施の形態においては、例えば、図４に示したシーケンス０の期間に、シーケンスメモリ回路４０の記憶データをシフトレジスタ回路５０に初期値としてロードする。

図４に示すように、VROWUP信号は、シーケンス１の期間にＨ、シーケンス２の期間にＨ、シーケンス３の期間にＨであり、このような信号波形を所望する場合は、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「１」、「１」、「１」を記憶する。因みに、WLDVSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＬ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「０」、「０」、「１」を記憶する。同様に、BLSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「０」、「１」、「１」を記憶する。

シフトレジスタ回路５０は、/WE2検知制御回路７０から入力されるシフト制御信号WESFRに基づいてシフト動作を行うもので、複数のシーケンス単位の繰り返し動作を行うために、最終段のレジスタの出力（レジスタ信号Ａ）が初段のレジスタの入力に帰還入力されている。

/WE/WE2制御切替え回路６０は、ＮＯＴ回路６１と、２個の２入力ＮＡＮＤ回路６２ａ、６２ｂから構成されるセットリセットフリップフロップ（ＳＲＦＦ）６２と、２個のクロックドＮＯＴ回路６３ａ、６３ｂおよび１個のＮＯＴ回路６３ｃから構成されるレジスタ回路（ラッチ回路）６３と、ＮＯＴ回路６４と、２個のクロックドＮＯＴ回路６５ａ、６５ｂおよび１個のＮＯＴ回路６５ｃから構成される第１段レジスタ回路（第１段ラッチ回路）６５と、２個のクロックドＮＯＴ回路６６ａ、６６ｂおよび１個のＮＯＴ回路６６ｃから構成される第２段レジスタ回路６６（第２段ラッチ回路）と、２個のクロックドＮＯＴ回路６７ａ、６７ｂおよび１個のＮＯＴ回路６７ｃから構成される第３段レジスタ回路（第３段ラッチ回路）６７と、２個のクロックドＮＯＴ回路６８ａ、６８ｂおよび２個のＮＯＴ回路６８ｃ、６８ｄから構成されるセレクタ回路６８とを備えている。

レジスタ回路６３には、シフトレジスタ回路５０の最終段の出力（レジスタ信号Ａ）が入力されており、クロックドＮＯＴ回路６３ａ、６３ｂに第１ライトイネーブル信号/WEが入力されているので、レジスタ回路６３は、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）をその出力（レジスタ信号Ｃ）に転送する。

第１段レジスタ回路６５には、シフトレジスタ回路５０の最終段より１段前の出力（レジスタ信号Ｂ）が入力されており、クロックドＮＯＴ回路６５ａ、６５ｂに第１ライトイネーブル信号/WEが入力されているので、第１段レジスタ回路６５は、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）をその出力（レジスタ信号Ｄ）に転送する。

第２段レジスタ回路６６には、レジスタ信号Ｄが入力されており、クロックドＮＯＴ回路６６ａ、６６ｂに第２ライトイネーブル信号/WE2が入力されているので、第２段レジスタ回路６６は、第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送する。同様に、第３段レジスタ回路６７には、第２段レジスタ回路６６回路の出力が入力されており、クロックドＮＯＴ回路６７ａ、６７ｂに第２ライトイネーブル信号/WE2が入力されているので、第３段レジスタ回路６７は、第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送する。

ＳＲＦＦ６２は、第１ライトイネーブル信号/WEおよび第２ライトイネーブル信号/WE2を用いて、レジスタ信号Ｃとレジスタ信号Ｅとを切り替えるためのWEWE2スイッチ信号を生成する。セレクタ回路６８は、WEWE2スイッチ信号に基づいてレジスタ信号Ｃとレジスタ信号Ｅとを切替え、その切替え出力をコア制御信号VROWUPとして出力する。

つぎに、図８に示すタイムチャートを参照して、コア制御信号としてのVROWUP信号を発生するテスト回路３０−１および/WE2検知制御回路７０の動作について説明する。この動作例では、図４に示したように、第２ライトイネーブル信号/WE2を用いることにより、シーケンス１のサイクル時間Ａを第１ライトイネーブル信号/WEのみを使用した場合に比べ短かくしている。図８に示すように、/WE信号は、所定の周期ＴでＬに立ち下がる。/WE2信号は、/WE信号と同じＬ保持時間を有する信号であり、サイクル時間を変更したいシーケンスが終了するタイミングを、/WE2信号のＬ切り替わり時点で決定する。この場合は、シーケンス１のサイクル時間Ａを短くするので、シーケンス１の開始時点に対応する２つ目の/WE信号の立ち下がり時点ｔ２から時間Ａ後に立ち下がりを終了するように/WE2信号を設定する。また、WE2信号が挿入されるサイクルのみにWE2検知信号がＨになるようにシーケンスメモリ回路７１に入力するデータDa1-nを設定する。図４に示したように、シーケンス２に/WE2信号が挿入されているので、シーケンスメモリ回路７１に入力するデータDa1-nとしては、０、１、０、…を入力する。これによりシフトレジスタ回路７２の最終段側の３個のレジスタにはSEQWE1-3信号によって０，１，０が初期セットされる。

シフトレジスタ回路７２は、WESFR信号の立ち下がりによってシフト動作を行っている。WESFR信号は、前述したように、/WE信号の反転信号と、WE2検知信号に基づきパルス自己発生回路７３で自己発生させた自己発生パルスWE2PLSとの論理和をとったものである。シフトレジスタ回路７２の最終段側の３個のレジスタには０，１，０がセットされているので、/WE2検知信号は、時刻ｔ４におけるWESFR信号の立ち下がりによって、時刻ｔ４にＨに立ち上がる。この/WE2検知信号の立ち上がりによって、パルス自己発生回路７３で自己発生パルスWE2PLSが発生され、この自己発生パルスWE2PLSによってWESFR信号にパルスが１個追加される。/WE2検知信号は、自己発生されたWESFR信号のＬへの立ち下がりを受けて、Ｌに立ち下がる。

一方、シーケンスメモリ回路４０に対しては、本テスト回路の動作前の適宜の時点でシフトレジスタ回路５０の初期値がロードされる。図４に示すように、VROWUP信号は、シーケンス１の期間にＨ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０のデータDb1、Db2、Db3に「１」、「１」、「１」が記憶される。シーケンスメモリ回路４０に記憶された初期値は、シフトレジスタ回路５０のシフト動作が開始される前にシフトレジスタ回路５０の各レジスタにセットされる。つぎに、レジスタ信号Ａ〜Ｅについて説明する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝１、１、１であるので、レジスタ信号Ａは、時刻ｔ１にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝１，１であるので、レジスタ信号Ｂは、最初からＨを保持している。

レジスタ回路６３の出力であるレジスタ信号Ｃには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）が転送されるので、レジスタ信号Ｃは/WE信号の立ち下がり時点ｔ２でＨに立ち上がる。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、レジスタ信号Ｂと同様、最初からＨを保持している。

第２段レジスタ回路６６は第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送し、第３段レジスタ回路６７も第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送するので、レジスタ信号Ｅは/WE2信号の立ち下がり時点ｔ３でＨに立ち上がる。

ＳＲＦＦ６２から出力されるWEWE2スイッチ信号は、レジスタ信号Ｃとレジスタ信号Ｅとの切り替え信号であり、/WE2信号の立ち下がりによってＨに立ち下がり、その後の/WE信号の立ち下がりによってＬに立ち下がる。セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。したがって、セレクタ回路６８の出力であるVROWUP信号は、時刻ｔ２まではＬを維持し、時刻ｔ２以降Ｈを保持する。

このように、第２ライトイネーブル信号/WE2の制御時（/WE2信号のＬ切替り時で、/WE2検知信号はＨ）においては、/WE信号がＨに切替わった後にシフト制御信号WESFRの自己生成により、レジスタ信号Ａ、Ｂは１回多くシフト動作を行う。一方、レジスタ信号Ｃ、Ｄは/WE信号がＬに切替る場合のみ入力信号を取り込むので、シフト制御信号WESFRの自己生成による制御を受けずに、１回多くシフト動作を行う前のシーケンス情報が保持される。更に/WE2信号がＬに切替る場合のみにレジスタ信号Ｄがレジスタ信号Ｅに転送される。その後、WEWE2スイッチ信号を用いてレジスタ信号Ｃとレジスタ信号Ｅの情報をコア制御信号に転送することにより、シーケンス１およびシーケンス３においてサイクル時間の変更を実現することができる。

つぎに、図９に示すタイムチャートを参照して、コア制御信号としてのWLDVSEL信号を発生するテスト回路３０−２および/WE2検知制御回路７０の動作について説明する。図９に示す、/WE、/WE2、SEQ1〜SEQ3、WESFER、WE2検知信号、WEWE2スイッチ信号の波形は、図８と同様である。

図４に示すように、WLDVSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＬ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０に記憶するデータDb1、Db2、Db3として「０」、「０」、「１」を記憶する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝０、０、１であるので、レジスタ信号Ａは、時刻ｔ５にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝０，１であるので、レジスタ信号Ｂは、時刻ｔ４にＨに立ち上がりその後所定期間Ｈを保持する。

レジスタ回路６３の出力であるレジスタ信号Ｃには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ａ）が転送されるので、レジスタ信号Ｃは/WE信号の立ち下がり時点ｔ６でＨに立ち上がる。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、/WE信号の立ち下がり時点ｔ６でＨに立ち上がる。

第２段レジスタ回路６６は第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号（レジスタ信号Ｄ）をその出力に転送し、第３段レジスタ回路６７も第２ライトイネーブル信号/WE2がＬに切り替わるときのみに入力信号をその出力（レジスタ信号Ｅ）に転送するので、レジスタ信号Ｅは図９に示す時間の間はＬを保持している。

セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。従って、セレクタ回路６８の出力であるWLDVSEL信号は、時刻ｔ６まではＬを維持し、時刻ｔ６以降Ｈを保持する。

つぎに、図１０に示すタイムチャートを参照して、コア制御信号としてのBLSEL信号を発生するテスト回路３０−３および/WE2検知制御回路７０の動作について説明する。図１０に示す、/WE、/WE2、SEQ1〜SEQ3、WESFER、WE2検知信号、WEWE2スイッチ信号の波形は、図８、図９と同様である。

図４に示すように、BLSEL信号は、シーケンス１の期間にＬ、シーケンス２の期間にＨ、シーケンス３の期間にＨであるので、シーケンスメモリ回路４０に記憶するデータDb1、Db2、Db3として「０」、「１」、「１」を記憶する。

シフトレジスタ回路５０の最終段の出力であるレジスタ信号Ａには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、…が順次現れる。SEQ1、SEQ2、SEQ3＝０、１、１であるので、レジスタ信号Ａは、時刻ｔ４にＨに立ち上がりその後所定期間Ｈを保持する。

シフトレジスタ回路５０の最終段の１段前の出力であるレジスタ信号Ｂには、WESFR信号のＬへの立ち下がりに同期して初期値SEQ2、SEQ3、…が順次現れる。SEQ2、SEQ3＝１，１であるので、レジスタ信号Ｂは、時刻ｔ１にＨに立ち上がりその後所定期間Ｈを保持する。

第１段レジスタ回路６５の出力であるレジスタ信号Ｄには、第１ライトイネーブル信号/WEがＬに切り替わるときのみに入力信号（レジスタ信号Ｂ）が転送されるので、レジスタ信号Ｄは、/WE信号の立ち下がり時点ｔ２でＨに立ち上がる。

セレクタ回路６８は、WEWE2スイッチ信号がＬのときにはレジスタ信号Ｃを選択し、Ｈのときにはレジスタ信号Ｅを選択する。従って、セレクタ回路６８の出力であるBLSEL信号は、時刻ｔ３まではＬを維持し、時刻ｔ３以降Ｈを保持する。

なお、上記した図５〜図７に示したテスト回路は、第１ライトイネーブル信号/WEのみを使用し、第２ライトイネーブル信号/WE2を使用しない時にも、正常に動作する。第２ライトイネーブル信号/WE2の不使用時（/WE2検知信号はＬ固定）には、レジスタ信号Ａ、Ｃのみが使用され、レジスタ信号Ｂ、Ｄ、Ｅは不使用になる。このケースでは、レジスタ信号Ａは第１ライトイネーブル信号/WEのみから制御されるシフト制御信号WESFRのＬ切替り時から次のＬ切替りまでの期間、任意のシーケンスデータを保持し、この期間内に第１ライトイネーブル信号/WEがＬに切替ることから、第１ライトイネーブル信号/WEのＬ切替り時に任意のシーケンスデータを出力することになる。

本テスタ回路においては、このようにして発生させたコア制御信号（VROWUP信号、WLDVSEL信号、BLSEL信号）を被試験デバイスとしてのＲｅＲＡＭに入力し、その出力をモニタして確認することで、ＲｅＲＡＭの動作確認テストを実行する。

このように第１の実施の形態においては、通常動作のサイクルの制御に用いる第１のライトイネーブルピンと併用して第２ライトイネーブルピンを使用することにより、任意のサイクルを局所的に他のサイクルと異なるサイクル時間に設定することが可能となり、高速動作するＲｅＲＡＭのワード線およびビット線の活性/非活性化の時間間隔の限界時間の動作確認テストが可能となる。

（第２の実施の形態）
次に、図１１〜図１３に従ってこの発明の第２の実施の形態について説明する。この第２の実施の形態においては、シーケンスメモリ回路４０、７１に対しパラメータセットコマンド５５を用いて、データをセットするための構成について説明する。図１１は、パラメータセットコマンド５５を用いたシーケンスメモリ回路４０、７１へのデータセットの手順を示すタイムチャート、図１２は、コマンド信号に対応してデータが記憶されたシーケンスメモリ回路用のデータ記憶部の一例を示すものである。

具体的には、図１１に示すように、チップイネーブル信号（/CE）をＬにした状態で動作を実行する。また、コマンドラッチイネーブル信号（CLE）がＨで/WE信号がＬの期間に、パラメータセットコマンド５５が入力され、この後アドレスラッチイネーブル信号（ALE）がＨで/WE信号がＬの期間に、任意のアドレスが入力される。この後、/WE信号がＬの期間にデータが入力され、またあらかじめ入力されたアドレス情報により任意のコマンド信号（CMD55_VROWUP、CMD55_WLDVSEL、CMD55_BLSEL、CMD55_WE2）が入力され、シーケンスメモリ回路４０、７１に対し図１２に示すデータが、データ記憶部に所望のデータとしてセットされる。

図１２に示すデータ記憶部においては、コマンド信号（CMD55_VROWUP、CMD55_WLDVSEL、CMD55_BLSEL、CMD55_WE2）別に、シーケンスメモリ回路４０、７１に対しセットすべきデータ（ｎビット）が予め記憶されており、この記憶データが図６に示したシーケンスメモリ回路４０への入力データDb1-n、図７に示したシーケンスメモリ回路７１への入力データDa1-nとして使用される。

このようなパラメータセットコマンドによる手法を用いれば、任意のサイクルに対応したシーケンスのみに局所的に/WE2信号のＬ切替えが入力されることを検知するためのWE2検知信号を生成するために、/WE2信号を直接検出することなく、所要の情報をシーケンスメモリ回路７１に入力するだけで済むようになり、これにより簡便に、任意のサイクルのみに/WE2のＬ切替り制御を用いることが可能となる。例えば、シーケンス１のサイクル時間を変更するためにシーケンス２の開始時に/WE2信号の制御を用いるのであれば、アドレスは「５０（１６進数）」、データは「０２（１６進数）」を入力すればシーケンス２の開始時のみ/WE2制御に切替えることが可能となる。

図１３は、シーケンスメモリ回路４０、７１の１ビット記憶回路の構成例を示すものである。この回路例では、１ビット記憶回路は、２個のクロックドＮＯＴ回路８５ａ、８５ｂおよび１個のＮＯＴ回路８５ｃから構成されるレジスタ回路８５と、ＮＯＴ回路８６から構成され、コマンド信号（CMD55_VROWUP、CMD55_WLDVSEL、CMD55_BLSEL、CMD55_WE2）が入力されたときに、データ（data）がラッチされる。

このように第２の実施の形態においては、パラメータセットコマンドを使用してシーケンスメモリ回路４０、７１のデータセットを簡便に行うことができる。

（第３の実施の形態）
次に、図１４に従ってこの発明の第３の実施の形態について説明する。この第３の実施の形態においては、第１の実施の形態で説明したテスト回路３０をＲｅＲＡＭ装置の実機内に搭載しており、このＲｅＲＡＭ装置においては、実機での通常使用モードとテストモードとの切替えが可能となっている。図１４では、VROWUP信号を発生するテストシステムのみを図示し、他のWLDVSEL信号、BLSEL信号を発生するテストシステムの図示は省略した。

図１４に示すＲｅＲＡＭ装置においては、/WE信号および/WE2信号の入力側にセレクタ９０、９１を設け、またVROWUP信号の出力側にセレクタ９２を設けている。セレクタ９０は、オートモードスイッチ信号がオンである場合/WE信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Ｖccを選択する。セレクタ９１は、オートモードスイッチ信号がオンである場合/WE2信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Ｖccを選択する。セレクタ９２は、オートモードスイッチ信号がオンである場合テスト回路３０から出力されるVROWUP信号を選択し、オートモードスイッチ信号がオフである場合実機の制御回路から出力されるVROWUP信号を選択する。

第３の実施の形態によれば、テスト回路３０をＲｅＲＡＭ装置の実機内に搭載しているので、実機での動作確認テストが可能となる。

なお、上記の実施の形態では、シフトレジスタ回路７２の初期設定と、パルス自己発生回路７３とによってWE2検知信号を生成するようにしているが、第２ライトイネーブル信号/WE2のＬ切替えを直接検出し、この検出に基づきWE2検知信号を生成するようにしてもよい。また、本テスト回路から発生するコア制御信号としては、VROWUP信号、WLDVSEL信号、BLSEL信号の他にMWLSEL信号、BLSWSEL、PRECHG、/STRBなどを採用するようにしてもよい。

１０ローデコーダ、２０カラムデコーダ３０テスタ回路（テスト回路）、４０シーケンスメモリ回路、５０シフトレジスタ回路、６０ /WE/WE2制御切替回路、７０ /WE2検知制御回路、７１シーケンスメモリ回路、７２シフトレジスタ回路、７３パルス自己発生回路、９０〜９２セレクタ。

Claims

複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いてワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト装置であって、
一定周期で信号変化する第１のライトイネーブル信号と、前記ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化させる第２のライトイネーブル信号が信号変化するときに自己発生させた自己発生パルスとに基づきシフトパルスを生成するシフトパルス発生回路と、
前記シフトパルスによってシフト動作を行う複数段のレジスタを有し、発生させるコア制御信号の波形に対応するデータが夫々初期設定される複数個のシフトレジスタ回路と、
前記シフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする第１のラッチ回路と、前記シフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする第２のラッチ回路と、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする第３のラッチ回路と、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記コア制御信号として出力するセレクタ回路とを夫々備える複数のコア制御信号生成回路と、
を備えることを特徴とする抵抗変化メモリのテスト装置。
前記シフトパルス発生回路は、
シフト動作を行う複数段のレジスタを有し、前記第２ライトイネーブル信号が信号変化するサイクルに対応するレジスタが他のレジスタと異なる論理レベルとなるよう初期設定される第２シフトレジスタ回路と、
この第２シフトレジスタ回路の出力および第１のライトイネーブル信号に基づき、前記第２ライトイネーブル信号が信号変化するサイクルで自己発生パルスを発生するパルス自己発生回路と、
第１のライトイネーブル信号および前記自己発生パルスに基づき、第１のライトイネーブル信号に自己発生パルスが付加されたシフトパルスを発生し、発生したシフトパルスを前記第２シフトレジスタ回路に入力する回路と、
を備えることを特徴とする請求項１に記載の抵抗変化メモリのテスト装置。
複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いてワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト方法において、
一定周期で信号変化する第１のライトイネーブル信号と、前記ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、
入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、
前記発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行うことを特徴とする抵抗変化メモリのテスト方法。
複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いてワード線の活性化/非活性化制御とビット線の活性化/非活性化制御を行う抵抗変化メモリ装置であって、
一定周期で信号変化する第１のライトイネーブル信号と、前記ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化させる第２のライトイネーブル信号が信号変化するときに自己発生させた自己発生パルスとに基づきシフトパルスを生成するシフトパルス発生回路と、
前記シフトパルスによってシフト動作を行う複数段のレジスタを有し、発生させるコア制御信号の波形に対応するデータが夫々初期設定される複数個のシフトレジスタ回路と、
前記シフトレジスタ回路の最終段出力を第１のライトイネーブル信号によってラッチする第１のラッチ回路と、前記シフトレジスタ回路の最終段の１段前の出力を第１のライトイネーブル信号によってラッチする第２のラッチ回路と、第２のラッチ回路の出力を第２ライトイネーブル信号によってラッチする第３のラッチ回路と、第１および第２ライトイネーブル信号によって形成したスイッチ信号によって前記第２及び第３のラッチ回路の出力を選択して前記コア制御信号として出力するセレクタ回路とを夫々備える複数のコア制御信号生成回路と、
を備えることを特徴とする抵抗変化メモリ装置。
前記シフトパルス発生回路は、
シフト動作を行う複数段のレジスタを有し、前記第２ライトイネーブル信号が信号変化するサイクルに対応するレジスタが他のレジスタと異なる論理レベルとなるよう初期設定される第２シフトレジスタ回路と、
この第２シフトレジスタ回路の出力および第１のライトイネーブル信号とに基づき、前記第２ライトイネーブル信号が信号変化するサイクルで自己発生パルスを発生するパルス自己発生回路と、
第１のライトイネーブル信号および前記自己発生パルスに基づき、第１のライトイネーブル信号に自己発生パルスが付加されたシフトパルスを発生し、発生したシフトパルスを前記第２シフトレジスタ回路に入力する回路と、
を備えることを特徴とする請求項４に記載の抵抗変化メモリ装置。