JP4496238B2 - 不揮発性メモリ装置 - Google Patents

Description

この発明は、可変抵抗素子の電気的書き換え可能な抵抗値情報を不揮発に記憶する不揮発性メモリ装置に関する。

近年、不揮発性メモリ装置として、電気的書き換え可能な可変抵抗素子の抵抗値情報を不揮発に記憶する、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目され、各所で研究されている。

ＲｅＲＡＭの記憶素子としての可変抵抗素子は、電極／金属酸化物／電極により構成される。可変抵抗素子には、２種の動作原理があることが知られている。一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。もう一つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはノンポーラ型（或いはユニポーラ型）と称される。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりセルアレイが構成できるからである。

整流素子を用いることなくクロスポイント型セルアレイを構成した場合には、書き込み時、クロストークにより非選択セルで書き込みディスターブが生じる。その影響を低減するために、書き込み電圧印加に続いて、非選択メモリセルに書き込み補償電圧を印加する手法が、特許文献１に開示されている。

一方、クロスポイント型セルアレイでのクロストークを防止するためには、可変抵抗素子にダイオード等の整流素子を重ねればよい（例えば、特許文献２参照）。

クロスポイント型セルアレイにおいて、書き込みと消去に同極性電圧を用い得ること、そして短パルスで書き込みを、長パルスで消去を行い得ることは、例えば非特許文献１に開示されている。

ＲｅＲＡＭにおいても、高密度化、高集積化により、ビット線間或いはワード線間の間隔が小さくなると、その容量結合の影響により、書き込み時（或いは消去時）に非選択メモリセルに書き込みディスターブ（或いは消去ディスターブ）が生じる。
特開２００６−３４４３４９号公報 米国特許第６，８３１，８５４号明細書 Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、書き込み又は消去ディスターブを抑制することを可能とした不揮発性メモリ装置を提供することを目的とする。

この発明の一態様による不揮発性メモリ装置は、
電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を用いたメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイの所定のメモリセル群に対する書き込み又は消去データを保持する第１のデータラッチと、
前記所定のメモリセル群に対する書き込み又は消去時の参照データを保持する第２のデータラッチとを有し、
前記第１のデータラッチのデータに基づいて前記所定のメモリセル群に対する選択的な書き込み又は消去動作が行われ、かつ前記第２のデータラッチの参照データに基づいて前記書き込み又は消去動作に伴う書き込み又は消去ディスターブに対する補償動作が行われることを特徴とする。

この発明の他の態様による不揮発性メモリ装置は、
電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を用いたメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイの書き込み又は読み出しデータを保持するための第１及び第２のデータラッチとを備え、
前記メモリセルアレイの所定のメモリセル群の一部に対する書き込みデータを前記第１のデータラッチに保持し、
前記所定のメモリセル群の残部の既書き込みデータを読み出して前記第２のデータラッチに保持し、
前記所定のメモリセル群について一括消去の後、前記第１及び第２のデータラッチのデータに基づいて、前記所定のメモリセル群に書き込みが行われるようにしたことを特徴とする。

この発明によると、書き込み又は消去ディスターブを抑制することを可能とした不揮発性メモリ装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、実施の形態による不揮発性メモリのメモリセルアレイ構成を示している。互いに交差する行方向（Ｘ方向）配線（以下、ワード線と称する）ＷＬと列方向（Ｙ方向）配線（以下、ビット線と称する）ＢＬが配設され、それらの各交差部に可変抵抗素子ＶＲと整流素子Ｄが積層されたメモリセルが配置される。即ち、可変抵抗素子ＶＲは、一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。

図２及び図３は、ワード線（ＷＬ）１とビット線（ＢＬ）２との間でメモリセルを構成する可変抵抗素子ＶＲと整流素子Ｄの積層構造を示している。可変抵抗素子ＶＲは、電極３ｂ，３ｃで挟まれた金属酸化物（ＭＯ）膜７により構成される。具体的に用いられる金属酸化物としては、ＮｉＯ，ＴｉＯ等の遷移金属酸化物或いはこれに適当な添加物をドープしたものである。

整流素子Ｄは、図２の場合、ｎ型シリコン層４／ｉ型シリコン層５／ｐ型シリコン層６からなるｐｉｎダイオードであり、図３の場合は、金属膜４ａ／絶縁膜５ａ／金属膜６ａを用いたＭＩＭダイオードである。

電極３ａには、ワード線（ＷＬ）１と整流素子Ｄとの間でオーミック接触が形成できる材料が用いられ、電極３ｂには、整流素子Ｄと可変抵抗素子ＶＲとの間でオーミック接触が形成できる材料が用いられ、電極３ｃには、ビット線（ＢＬ）２と可変抵抗素子ＶＲとの間でオーミック接触が形成できる材料が用いられる。

図４は、セルアレイの三次元積層構造を示している。図２とは上下逆転して示しているが、実際の上下関係はいずれでもよい。

この実施の形態の場合、可変抵抗素子ＶＲは、図５に示すように、低抵抗状態（ＬＲＳ）をデータ消去状態、高抵抗状態（ＨＲＳ）をデータ書込み状態としている。そして、低抵抗状態ＬＲＳのセルを高抵抗状態ＨＲＳにする動作を書き込み（或いはセット）、高抵抗状態ＨＲＳのセルを低抵抗状態ＬＲＳにする動作を消去（或いはリセット）と定義する。

図６は、この実施の形態での書き込み、消去及び読み出し時に可変抵抗素子ＶＲに与えるべき電圧波形を相対的関係として示している。データ書き込みには、高い書き込み電圧Ｖｓｅｔを短時間Ｔｓｅｔ与える。これにより、可変抵抗素子ＶＲは、低抵抗の消去状態ＬＲＳから高抵抗の書き込み状態ＨＲＳになる。

データ消去には、書き込み時に比べて低い消去電圧Ｖｒｅｓｅｔを、書き込み時より長い時間Ｔｒｅｓｅｔ印加する。これにより可変抵抗素子ＶＲは、高抵抗の書き込み状態ＨＲＳから低抵抗の消去状態ＬＲＳになる。

データ読み出しには、抵抗値変化をもたらさないような、消去時より更に低い読み出し電圧Ｖｒｅａｄを短時間Ｔｒｅａｄ与えて、例えばビット線での電流或いは電圧検出によりデータをセンスする。

具体的に、図１において、ビット線ＢＬｎとワード線ＷＬｎにより選択されるメモリセルＭ００に書き込みを行う場合について説明する。このとき選択ビット線ＢＬｎには例えば、書き込みビット線電圧７Ｖを与え、選択ワード線ＷＬｎには書き込みワード線電圧０Ｖを与える。これにより、選択メモリセルＭ００では整流素子Ｄが順バイアスになり、可変抵抗素子ＶＲに必要な書き込み電圧Ｖｓｅｔが印加される。

非選択ビット線ＢＬｎ−１，ＢＬｎ＋１には０Ｖを与え、非選択ワード線ＷＬｎ＋１には、書き込み阻止電圧７Ｖを与える。これにより、選択メモリセルＭ００と同じワード線ＷＬｎ上の非選択メモリセルＭ０１，Ｍ０２等は、電圧がかからず、状態変化が生じない。

また選択メモリセルＭ００と同じビット線ＢＬｎ上の非選択メモリセルＭ１０は、やはり両端電圧が０Ｖであり、状態変化は起こらない。非選択ビット線と非選択ワード線の交点にあるメモリセルＭ１１，Ｍ１２では、整流素子Ｄが逆バイアスになり、やはり可変抵抗素子ＶＲには状態変化が生じない。

ここでは定電圧による書き込み方式を想定しているが、定電流書き込みも可能である。

以上のようなバイアスにより、ビット選択書き込みができる。しかし、セルアレイが微細化された場合、選択メモリセルＭ００とワード線を共有する隣接メモリセルＭ０１，Ｍ０２では、ビット線間容量結合によって、選択ビット線ＢＬｎの隣接非選択ビット線ＢＬｎ−１，ＢＬｎ＋１が瞬間的に電位上昇する結果、弱書き込みモードになる。その弱書き込みモードの電圧と時間によっては、無視できない程度の書き込みディスターブが生じる可能性がある。

図７は、この様な書き込みディスターブを考慮した場合のデータ抵抗値分布を、理想状態（実線）と共に破線で示している。即ち書き込みディスターブにより、データ状態はより高抵抗値側にシフトする。

ビット選択によるデータ消去は、電圧レベルと電圧印加時間を変えるのみで、データ書き込みと同様に行われる。そしてこの場合も、選択メモリセルＭ００の消去の場合に、同じワード線ＷＬｎ上の隣接非選択セルＭ０１，Ｍ０２で、ビット線間容量結合により弱消去モードとなり、その電圧レベルと印加時間によっては、無視できない程度の消去ディスターブが生じる可能性がある。

図８は、この様な消去ディスターブを考慮した場合のデータ抵抗値分布を、理想状態（実線）と共に破線で示している。即ち消去ディスターブにより、データ状態はより低抵抗値側にシフトする。

更に、図には示さないが、読み出し時にも、そのバイアス電圧と時間によっては、非選択セルに対する読み出しディスターブが問題になることがある。

図９は、上述した書き込みディスターブや消去ディスターブの影響を低減することを可能とした、この実施の形態の不揮発性メモリの機能ブロック構成を示している。

メモリセル１０を配列したセルアレイ１１のワード線ＷＬは、ワード線ドライバ１２により選択駆動される。ビット線ＢＬは、カラムゲート１３により選択されて、ライトドライバ１７及びセンスアンプ１８に接続される。ライトドライバ１７は、書き込み或いは消去時のビット線電圧制御を行うものである。

コマンドデコーダ１４は、図示しないが、装置外部に配置されたメモリコントローラが発行する各種コマンドを解釈し、所定動作状態であることを認識する。このコマンドデコーダ１４の出力を受けて、ステートマシン１５は、書き込み／消去／読み出しの動作制御を行う。

第１のデータラッチ１６は、書込み(セット)又は消去(リセット)時に装置外部から一括書き込み又は一括消去を行う例えば１ページの範囲のデータを受け取り、これを書き込み又は消去完了まで保持する。この第１のデータラッチ１６とは別に、参照データを保持するための第２のデータラッチ１９が設けられている。

第２のデータラッチ１９には例えば、書き込みディスターブ或いは消去ディスターブを受けた非選択メモリセルに対する補償のための弱消去或いは弱書き込みを行うデータを保持する。この第２のデータラッチ１９のデータは、第１のデータラッチのデータに基づいて生成することができる。或いは、第２のデータラッチ１９は、センスアンプ１８によりセルアレイから読み出したデータを保持して、これと書き込みデータと比較して、ある領域の書き込み禁止の制御を行うといった用途に利用することもできる。

ライトドライバ１７は、ステートマシン１５の制御の下に、これら第１及び第２のデータラッチ１６及び１９のデータ状態を受けて所定の演算を行って、ビット線ＢＬに必要なタイミングで必要な書き込み或いは消去用ビット線電圧を与える。

以下、書き込みディスターブや消去ディスターブの影響を低減できる具体的な書き込み及び消去方式を説明する。

［第１の書き込み方式］
図１０は、第１の書き込み方式における書き込み電圧波形を示している。この方式では、選択メモリセルに対して、所定パルス幅Ｔｓｅｔの書き込み（セット）パルス電圧Ｖｓｅｔを与えた後、その書き込み動作で弱書き込みモードとなってディスターブを受ける隣接非選択メモリセルに対して、補償のためのパルス幅Ｔｗｒｅｓｅｔ（Ｔｗｒｅｓｅｔ＞Ｔｓｅｔ）の弱消去パルス電圧Ｖｗｒｅｓｅｔを与える。この補償用の弱消去パルス電圧Ｖｗｒｅｓｔは、書き込み電圧Ｖｓｅｔより勿論低く、通常の消去パルス電圧Ｖｒｅｓｅｔよりも低い。

このとき、弱消去パルス電圧Ｖｗｒｅｓｅｔとそのパルス幅Ｔｗｒｅｓｅｔを最適化すれば、書込みディスターブを受けた非選択メモリセルについて、無用な抵抗値変動の全部又は一部を補償して、所望の抵抗値分布に書き戻すことができる。

より具体的に説明する。書込みに先立って、１ページの書込みデータは第１のデータラッチ１６に格納される。このとき、メモリセルアレイの物理配置と第１のデータラッチとの関係から、書き込みディスターブを受ける非選択メモリセルは予め分かるから、これに対する補償のための弱消去を行うべきデータを第２のデータラッチ１９に格納する。

一連の書込み開始が装置外部コントローラにより、もしくは内部コントローラにより指示されて後、ステートマシン１５は選択メモリセルに書込みができるよう、所定タイミングで所定電圧をワード線及びビット線に印加する制御を行う。

例えば、図１１は、第１のデータラッチ１６の書き込みデータが、図１のワード線ＷＬｎ上のビット線ＢＬｎで選択されるメモリセルＭ００に対する書き込みである場合について、選択ワード線ＷＬｎと非選択ワード線ＷＬｎ＋１、選択ビット線ＢＬｎと非選択ビット線ＢＬｎ−１，ＢＬｎ＋１について電圧波形を示している。

メモリセルＭ００の書き込み時、選択ビット線ＢＬｎには、書き込みビット線電圧Ｖ１（例えば７Ｖ）、選択ワード線ＷＬｎには書き込みワード線電圧０Ｖを与え、非選択ビット線ＢＬｎ−１，ＢＬｎ＋１には０Ｖを与え、非選択ワード線ＷＬｎ＋１には、書き込み阻止電圧Ｖ１を与える。これにより、選択メモリセルＭ００では必要な書き込み電圧Ｖｓｅｔが印加される。

この書き込み後、ステートマシン１５は選択メモリセルと同じワード線上の隣接する非選択メモリセルＭ０１，Ｍ０２を選択するべく、カラムゲート１３を制御する。即ち第２のデータラッチ１９のデータに基づいて、先の書き込みの後、書き込みディスターブを補償する弱消去を行う。

具体的に説明すれば、選択ビット線ＢＬｎの両側の非選択ビット線ＢＬｎ−１，ＢＬｎ＋１に補償のための、消去ビット線電圧Ｖ２より低い弱消去ビット線電圧Ｖ３を、非選択ワード線ＷＬｎに同じ消去阻止電圧Ｖ３を印加する。これにより、書き込みディスターブを受けた非選択メモリセルＭ０１，Ｍ０２について、必要な弱消去パルス電圧Ｖｗｒｅｓｅｔが与えられ、補償用弱消去が行われる。

なお図１０及び図１１では、一つの書き込みパルスや一つの弱消去パルスを示しているが、これらは複数パルスに分割して与えてもよい。またそのパルス形状は特性に応じて電圧を変化させても良い。パルス印加後、メモリセルの抵抗値が所定値に達したか否かを確認するベリファイ読み出しを行ってもよい。これら制御はすべてステートマシン１５が行う。

以上のような書き込みシーケンスにより、書き込み選択セルと同一ワード線で隣接する非選択セルに対する書き込みディスターブの影響を除去することができる。

ビット線とワード線による選択方式が異なると、選択セルと同一ビット線上の隣接非選択セルでの書き込みディスターブ補償を行う必要が生じることもある。この場合には、カラムゲート１３によりビット線選択を切り換える方式に代えて、ワード線ドライバ１２によるワード線選択を変更するように構成して、同様に隣接非選択セルの書込みディスターブに対する補償のための弱消去を行うことができる。

［第１の消去方式］
図１２は、第１の消去方式の消去電圧波形を示している。この方式では、選択メモリセルに対して、所定パルス幅Ｔｒｅｓｅｔの消去（リセット）パルス電圧Ｖｒｅｓｅｔを与えた後、その消去動作で弱消去モードとなってディスターブを受ける隣接非選択メモリセルに対して、無用な抵抗値変動の全部又は一部を補償するための、パルス幅Ｔｗｓｅｔ（Ｔｒｅｓｅｔ＞Ｔｗｓｅｔ）の弱書き込みパルス電圧Ｖｗｓｅｔを与える。この補償用の弱書き込みパルス電圧Ｖｗｓｅｔは、書き込み電圧Ｖｓｅｔより勿論低く、通常の消去パルス電圧Ｖｒｅｓｅｔよりも低い。

図１３は、図１のワード線ＷＬｎ上のビット線ＢＬｎで選択されるメモリセルＭ００に対する消去である場合について、選択ワード線ＷＬｎと非選択ワード線ＷＬｎ＋１、選択ビット線ＢＬｎと非選択ビット線ＢＬｎ−１，ＢＬｎ＋１について電圧波形を示している。

メモリセルＭ００の消去時、選択ビット線ＢＬｎには、消去ビット線電圧Ｖ２、選択ワード線ＷＬｎには消去ワード線電圧０Ｖを与え、非選択ビット線ＢＬｎ−１，ＢＬｎ＋１には０Ｖを、非選択ワード線ＷＬｎ＋１には、消去阻止電圧Ｖ２を与える。これにより、選択メモリセルＭ００では必要な消去電圧Ｖｒｅｓｅｔが印加される。

この消去動作後、第２のデータラッチ１９のデータに基づいて、消去ディスターブを補償する弱書き込みを行う。即ち選択ビット線ＢＬｎの両側の非選択ビット線ＢＬｎ−１，ＢＬｎ＋１に補償のための弱書き込みビット線電圧Ｖ４（＜Ｖ１）を、非選択ワード線ＷＬｎに同じ書き込み阻止電圧Ｖ４を印加する。これにより、消去ディスターブを受けた非選択メモリセルＭ０１，Ｍ０２について、必要な弱書き込み電圧Ｖｗｓｅｔが与えられ、補償用弱書き込みが行われる。

以上により、選択ワード線の選択メモリセルと同一ワード線上の隣接非選択メモリセルについて、消去ディスターブを補償することができる。

［第２の書き込み方式］
先の第１の書き込み方式に対して、書込み(セット)パルス印加と、補償のための弱消去パルス印加の順序を逆にすることができる。即ち、図１０の書き込み動作波形に対して、図１４の書き込み動作波形を用いる。書き込みに先立って、第２のデータラッチ１９のデータに基づいて、書き込みで受けるべきディスターブを補償する弱消去を行う（パルス電圧Ｖｗｒｅｓｔ，パルス幅ｔｗｒｅｓｔ）。その後、第１のデータラッチ１６のデータに従って書き込みを行う（パルス電圧Ｖｓｅｔ，パルス幅ｔｓｅｔ）。

この様に、書き込みディスターブを受けるメモリセルを予測して、そのメモリセルの抵抗値分布をディスターブを受ける量と同等量低く、弱消去しておくことで、書込み終了後の抵抗値分布をディスターブが無かった場合と同等に仕上げることが可能になる。

［第２の消去方式］
先の第１の消去方式に対して、消去(リセット)パルス印加と、補償のための弱書き込みパルス印加の順序を逆にすることができる。即ち、図１２の消去動作波形に対して、図１５の消去動作波形を用いる。消去に先立って、第２のデータラッチ１９のデータに基づいて、消去動作で受けるべきディスターブを補償する弱書き込みを行う（パルス電圧Ｖｗｓｅｔ，パルス幅ｔｗｓｅｔ）。その後、第１のデータラッチ１６のデータに従って消去を行う（パルス電圧Ｖｒｅｓｅｔ，パルス幅ｔｒｅｓｅｔ）。

この様に、消去ディスターブを受けるメモリセルを予測して、そのメモリセルの抵抗値分布をディスターブを受ける量と同等量高く、弱書き込みしておくことで、消去終了後の抵抗値分布をディスターブがなかった場合と同等に仕上げることが可能になる。

ここまでは、書き込み／消去のディスターブを受ける非選択メモリセルに対して、事後的に或いは事前に、補償のための弱消去／弱書き込みを行うものであった。これに対して、補償のための追加的な弱消去や弱書き込みを行うことなく、ディスターブを低減する手法もある。その様な例を以下に説明する。

［第３の書き込み／消去方式］
あるページのメモリセル群に対して、データの上書き行う場合等において、上書き用の１ページデータと、セルアレイから読み出したデータとの照合を利用して、１ページ内で無用な書き込み／消去を行わないよう、書き込み或いは消去禁止の制御を行うことが可能である。これにより無用な書き込み／消去ディスターブを抑制することができる。

図１６を参照して具体例を説明する。ここでは、一ワード線により選択されるメモリセル群の１ページが１６ビットである例を示している。（ａ）の上書きデータは、第１のデータラッチ１６にロードされる。（ｂ）の読み出しデータは上書きすべきページの既に書かれているデータをセルアレイから読み出したもので、これはこれを第２のデータラッチ１９に保持する。

第１及び第２のデータラッチ１６及び１９の各ビットの照合により、ライトドライバ１７の出力を（ｃ）のように設定する。即ち、読み出しデータが“１”であって、書き込みデータが“０”であるビット（ｂ０，ｂ２，ｂ９，ｂ１１，ｂ１２，ｂ１４）は、書き込み（セット）とし、読み出しデータが“０”であって、書き込みデータが“１”であるビット（ｂ８，ｂ１０）は、消去（リセット）とする。

読み出しデータが“０”であり、書き込みデータが“０”であるビット（ｂ１，ｂ３，ｂ４−ｂ７）は、無用な追加書き込みとなるので、書き込み（セット）禁止とする（＊印）。同様に、読み出しデータが“１”であり、書き込みデータが“１”であるビット（ｂ１３，ｂ１５）は、追加消去となるので、消去（リセット）禁止とする（＊印）。

第２のデータラッチを参照せずに書き込み（セット）又は消去（リセット）を行った場合は、無用のビットへの電圧印加が生じるが、この様に、上書きモードのときに、追加書き込み或いは追加消去となるビットについて、書き込み禁止（非書き込み）或いは消去禁止（非消去）とすることによって、無用な書き込み／消去パルス印加を減らすことができ、これによりディスターブを低減することが可能になる。

［第４の書き込み／消去方式］
１ページのデータを論理的には偶数番地と奇数番地とに分けて書き込みを行う場合に、例えば偶数番地が先に書かれ、後に奇数番地が書かれるとすると、後の奇数番地書き込みにより、既に書かれている偶数番地データがディスターブを受ける。

例えば、ビット線ＢＬｎ，ＢＬｎ＋２を論理的に偶数番地、ＢＬｎ−１，ＢＬｎ＋１を奇数番地として、それらが交互に並ぶビット線構成である場合を想定して、奇数番地ビット線ＢＬ＋１に書き込みをする場合、ＢＬｎ＋１には書き込み電圧（例えば、Ｖ１）を与え、物理的に隣接する偶数番地ビット線ＢＬｎ，ＢＬｎ＋２に書き込み阻止電圧（例えば、０Ｖ）を与える状況下で、隣接ビット線との容量結合による書き込み阻止分圧の上昇が想定される。その容量結合の大きさ如何では、弱く書き込みされる電圧まで上昇し、誤書き込みが発生する可能性がある。

この様な事態を回避する手法として、後に奇数番地データを書くときに、既に書かれている偶数番地データを読み出して、一旦対応するページの一括消去を行って、偶数番地と奇数番地データとを同時に書き込むようにする。

具体的に図１７を参照して説明する。ここでも１ページが１６ビットの場合を示している。（ａ）は対応ページの書き込み前のデータ状態であり、オール“１”の状態にあるものとする。これに対して、まず（ｂ）の偶数番地書き込みデータを第１データラッチ１６にロードして書き込みを行う。

続いて、（ｃ）の奇数番地書き込みデータを第１データラッチ１６にロードする。この状態で奇数番地書き込みを待機し、既に書かれている偶数番地データをセルアレイから読み出して、（ｃ）のように第２データラッチ１９に保持する。

この後、対応するページの全セルを一括して消去した後、第１のデータラッチ１６の奇数番地データと第２のデータラッチ１９の偶数番地データを同時に書き込んで、（ｅ）のセルデータ状態を得る。

これにより、偶数番地と奇数番地を別々に書き込む場合に生じる既書き込みデータに対するディスターブを避けることができる。この場合、先に書かれている偶数番地データは、後の奇数番地データ書き込み時に、読み出し、消去及び書き込みが行われるので、リフレッシュされたと見ることができる。

以上の手法をより一般化すれば、ワード線を共有するセル群に対して部分的な書き込みを行う場合に、残りの部分が既に書かれている場合にはそのデータを読み出して一旦全セルのデータを消去し、外部から入力されたデータと読み出しデータとに基づいて全セルに対する書き込みを行う。

これにより、補償のための弱書込みや弱消去の動作を実行する必要はなく、ディスターブを低減することができる。

この発明は上記実施の形態に限られない。たとえば実施の形態では、抵抗値分布を低抵抗と高抵抗の二状態で二値データ記憶を行う場合を説明したが、さらに中間抵抗値状態を設けて４値データ、８値データ等の多値データ記憶が可能である。

また実施の形態では、書込み、消去について定電圧印加の例を示したが、記憶素子材料によっては定電流印加方式であってもよいし、電圧電流複合印加方式であってもよい。

上記実施の形態では、非選択ワード線に与える書き込み阻止電圧Ｖ１（図１１）、消去阻止電圧Ｖ３（図１１）、書き込み阻止電圧Ｖ４（図１２）として、それぞれ非選択ビット線との間の電位差がゼロとなる例を挙げたが、これらに限られるわけではなく、他の適当な電圧を選択することができる。

さらに、書込み(セット)、消去(リセット)、リード、弱書込み、弱消去の動作は、ステートマシン１５によるハードウエア的動作であってもよいし、メモリ外部に配置した制御装置が与えるコマンドによりソフトウェア動作するものであっても良い。

実施の形態によるＲｅＲＡＭのメモリセルアレイ等価回路を示す図である。 同メモリセルアレイのメモリセル積層構造を示す図である。 他のメモリセルの積層構造を示す図である。 同メモリセルアレイの三次元レイアウトを示す図である。 メモリセルのデータ状態を示す図である。 書き込み、消去及び読み出しの電圧波形を示す図である。 書き込みディスターブによるデータ状態変化を示す図である。 消去ディスターブによるデータ状態変化を示す図である。 実施の形態によるＲｅＲＡＭの機能ブロック構成を示す図である。 実施の形態による第１の書き込み方式の動作波形図である。 第１の書き込み方式の具体的適用例の動作波形図である。 実施の形態による第１の消去方式の動作波形図である。 第１の消去方式の具体的適用例の動作波形図である。 実施の形態による第２の書き込み方式の動作波形図である。 実施の形態による第２の消去方式の動作波形図である。 実施の形態による第３の書き込み／消去方式の動作例を説明するための図である。 実施の形態による第４の書き込み／消去方式の動作例を説明するための図である。

符号の説明

１０…メモリセル、ＶＲ…可変抵抗素子、Ｄ…整流素子、１１…メモリセルアレイ、１２…ワード線ドライバ、１３…カラムゲート、１４…コマンドデコーダ、１５…ステートマシン、１６，１９…データラッチ、１７…ライトドライバ、１８…センスアンプ回路。

Claims (5)

1. 電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を用いたメモリセルを互いに交差する配線の交差部に配列してなるメモリセルアレイと、
   前記メモリセルアレイの所定のメモリセル群に対する書き込み又は消去データを保持する第１のデータラッチと、
   前記所定のメモリセル群と隣接し前記所定のメモリセル群に対する書き込み又は消去時に前記所定のメモリセル群が接続された選択配線とそれに隣接する非選択配線との容量結合によりディスターブを受ける、前記選択配線に隣接する非選択配線に接続された非選択メモリセルについて補償のための弱消去又は弱書き込みを行うデータを保持する第２のデータラッチとを有し、
   前記第１のデータラッチのデータに基づいて前記所定のメモリセル群に対する選択的な書き込み又は消去動作が行われ、かつ前記第２のデータラッチに格納されたデータに基づいて前記書き込み又は消去動作に伴う書き込み又は消去ディスターブに対する補償動作が行われる
   ことを特徴とする不揮発性メモリ装置。
2. 第１のデータラッチのデータに基づく書き込み又は消去の後に、前記第２のデータラッチのデータに基づいて前記非選択メモリセルに対する補償のための弱消去又は弱書き込みが行われる
   ことを特徴とする請求項１記載の不揮発性メモリ装置。
3. 第１のデータラッチのデータに基づく書き込み又は消去に先立って、前記第２のデータラッチのデータに基づいて前記非選択メモリセルに対する補償のための弱消去又は弱書き込みが行われる
   ことを特徴とする請求項１記載の不揮発性メモリ装置。
4. 前記第２のデータラッチは、前記所定のメモリセル群に現に書かれているデータを読み出して保持するものであり、
   前記第１のデータラッチの書き込み又は消去データに基づく前記所定のメモリセル群に対する書き込み又は消去動作について、前記第２のデータラッチの読み出しデータとの照合により、追加書き込み及び追加消去となるビットに対してそれぞれ書き込み禁止及び消去禁止とする動作制御が行われる
   ことを特徴とする請求項１記載の不揮発性メモリ装置。
5. 前記メモリセルアレイは、互いに交差する行方向配線及び列方向配線を有し、前記メモリセルは、行方向配線と列方向配線の各交差部に可変抵抗素子と整流素子とを積層して構成されている
   ことを特徴とする請求項１に記載の不揮発性メモリ装置。

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