JPH1079197A - 不揮発性メモリシステムおよび不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリで追加書込みを行な
うとすると、通常の書込みと同一のアルゴリズムすなわ
ち一旦当該セクタのデータを外部へ読み出してセクタの
一括消去を行なってから、上記読出しデータと追加書込
みデータとを合成して書込みを行なわなくてはならない
ため、追加書込みに要する時間が非常に長くなるととも
に、ソフトウェアの負担が大きくなってしまうという不
具合があることが明らかになった。 【解決手段】 所定のコマンドが与えられると、指定さ
れたセクタの記憶データを読み出してレジスタに退避さ
せてから選択セクタの一括消去を行ない、退避されたデ
ータと追加書込みデータとから書込み期待値データを形
成して書込み動作を行なうように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
さらには不揮発性半導体記憶装置における情報書込み方
式に適用して特に有効な技術に関し、例えば複数の記憶
情報を電気的に一括消去可能な不揮発性メモリシステム
および不揮発性半導体メモリに利用して有効な技術に関
するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタ
（ＭＯＳＦＥＴ）でしきい値電圧を情報として記憶する
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１８に示すよ
うに、不揮発性記憶素子のドレイン電圧を例えば５Ｖ
（ボルト）にし、コントロールゲートＣＧが接続された
ワード線を例えば−１０Ｖにすることにより、フローテ
ィングゲートＦＧから電荷をドレイン領域へ引き抜い
て、しきい値電圧を低い状態（論理“０”）にする。消
去動作では、図１９に示すように、ウェル領域を例えば
−５Ｖにし、コントローゲートＣＧを１０Ｖのような高
電圧にしてフローティングゲートＦＧに負電荷を注入し
てしきい値を高い状態（論理“１”）にする。これによ
り、１つのメモリセルに１ビットのデータを記憶させる
ようにしている。

【０００３】

【発明が解決しようとする課題】従来のフラッシュメモ
リは、一本のワード線に複数のメモリセルのコントロー
ルゲートが接続され、このワード線に接続される複数の
メモリセルを単位（以下、この単位をセクタと称する）
として、消去、書込み、読出しがそれぞれの動作モード
に区別されて行なわれてきた。まず消去は、ワード線を
共通にする複数のメモリセルに対して同時に行われる。
この消去はセクタ単位で行われ、複数のメモリセルのう
ち特定のメモリセルだけを選択的に消去することはでき
ない。

【０００４】一方、書込みは、一旦消去を行なって図２
０（ａ）のようにしきい値を高くしてから、しきい値を
下げようとするメモリセルが接続されたワード線に−１
０Ｖを印加しドレインに５Ｖ、ソースに０Ｖを印加して
行なうようにしていた。これによって、書込みを行なっ
たメモリセルのしきい値は、図２０（ｂ）のようにベリ
ファイ電圧Ｖpvよりも低くなる。このとき、書込みが行
なわれないつまりしきい値を下げないメモリセルのドレ
インには０Ｖが印加されていたが、上記書込みセルとワ
ード線を共通にする他のメモリセルのゲートには−１０
Ｖのような大きな電圧が印加されるため、しきい値が僅
かに下がる現象が起きる。書込みを行う特定のメモリセ
ルのしきい値電圧だけが変化することが望ましいが、書
込みを行わないメモリセルにもわずかにではあるがしき
い値の変化が起こる。この望ましくないしきい値電圧の
変化は、ディスターブと呼ばれる。かかるディスターブ
現象は、主にワード線に電圧が印加されることによって
起こるため、ワード線ディスターブ（またはワードディ
スターブ）と呼ばれる。

【０００５】上記のワードディスターブにより、セクタ
単位のメモリセルは一括消去を行わずに書込みを繰り返
し行うことは困難であった。この様子を、図２０（ｃ）
から（ｆ）に示す。最初に同じワード線に接続される複
数のメモリセルを一括消去すると、この複数のメモリセ
ルのしきい値はすべて最も高い消去レベルとなる（図２
０（ａ））。次に書込みを行い、特定のメモリセルのし
きい値を選択的に書込み状態にする（図２０（ｂ））。
この時、複数のメモリセルは、しきい値電圧が消去状態
の第１メモリセル群（図２０（ｃ）の点線）と、しきい
値電圧が書込み状態の第２メモリセル群（図２０（ｄ）
の点線）とからなる。選択的なメモリセルの消去はでき
ないので、書込みを行えるのは第１メモリセルに限られ
る。そこで、第１メモリセル群のいずれかを選択して書
込みを行う。この時、ワードディスターブが起こると、
図２０（ｃ）及び（ｄ）のように書込みを行わなかった
メモリセルのしきい値電圧が低下する。

【０００６】一括消去を行わずに書込みを繰り返し行う
ことで、ディスターブが何度か繰り返されると、メモリ
セルのしきい値が図２０（ｅ）のようにデータ読出し時
のワード線レベルＶr よりも低くなって、誤まったデー
タの読出しが行なわれてしまう。また、図２０（ｆ）の
ように接地電位Ｖｓｓより低くなって非選択時にもオン
状態となってしまい、ワード線は異にするがソース線は
共通であるメモリセルを選択したときに、データ線上の
電荷が上記接地電位Ｖｓｓよりもしきい値の低いメモリ
セルを通してソースに流れてしまうため、誤まったデー
タの読出しが行なわれるおそれがあるという問題点があ
った。

【０００７】なお、メモリアレイの構成によっては、し
きい値の低い状態を消去状態とし、書込みによってメモ
リセルのしきい値を高くする方式もあるが、かかる書込
み方式においても、書込み時にワード線を共通にする非
書込みのメモリセルのしきい値が僅かに高くなるという
ディスターブ現象がある（図２１(c)，(d)参照）。そし
て、ディスターブが何度か繰り返されると、メモリセル
のしきい値が図２１（ｅ）のようにデータ読出し時のワ
ード線レベルＶr よりも高くなって誤まったデータの読
出しが行なわれるおそれがある。

【０００８】図２２に、一本のワード線で管理されるセ
クタの情報マットを示す。例えば、図２０（ａ−１）〜
（ａ−３）では一本のワード線に512byte(4096bit)のメ
モリセルが接続される。ここで、図２２に示すように、
同一セクタ内にＯＳ情報（オペレーションシステムに関
する情報）やセクタ管理情報等一般ユーザーに開放され
ていない記憶領域（以下、システム領域と称する）と、
一般ユーザーが自由に書込みをできる記憶領域（以下、
ユーザー領域と称する）とを混在して設けることでメモ
リの有効利用を図ることができる。実際にはシステム領
域はユーザ領域に比べるとほんの僅かである。このよう
な記憶方式のフラッシュメモリは、システム領域に所定
のデータが書き込まれ、ユーザー領域は未書込みの状態
でユーザーに提供される。大きな情報エリアを持つユー
ザ領域の消去状態にあるメモリセルを選択して繰り返し
書込みを行う追加書込みと呼ばれる動作が行えると便利
である。しかるに、従来のフラッシュメモリを使用した
システムでは、ディスターブのため記憶情報の保証がで
きなくなるためそのような追加書込み動作が行なわれて
いなかった。また、追加書込みを許容したとしてもディ
スターブによるしきい値変動を考慮して連続して追加書
込みを行う回数を大幅に制限する必要性があった。

【０００９】また、メモリ自身も上記のような使用の仕
方を考慮して設計されていなかった。そのため、従来の
フラッシュメモリで追加書込みを行なうとすると、通常
の書込みと同一のアルゴリズムすなわち一旦当該セクタ
のデータを外部へ読み出してセクタの一括消去を行なっ
てから、上記読出しデータと追加書込みデータとを合成
して書込みを行なわなくてはならないため、追加書込み
に要する時間が非常に長くなるとともに、ソフトウェア
の負担が大きくなってしまうという不具合があることが
明らかになった。

【００１０】この発明の目的は、ワード線ディスターブ
によるメモリセルのしきい値の変動を回復させることが
可能な不揮発性メモリシステムおよび不揮発性半導体メ
モリを提供することにある。

【００１１】この発明の他の目的は、一括消去を行わず
に追加書込みの連続実行が可能な不揮発性メモリシステ
ムおよび不揮発性半導体メモリを提供することにある。

【００１２】この発明の他の目的は、追加書込みという
動作を通常の書込みよりも高速で行なうことができ、し
かも追加書込みにおけるソフトウェアの負担を軽減する
ことが可能な不揮発性メモリシステムおよび不揮発性半
導体メモリを提供することにある。

【００１３】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１５】すなわち、所定の指令が与えられると、指
定アドレスのセクタの記憶データを読み出してレジスタ
に退避させてから当該セクタの一括消去を行ない、前記
退避されたデータと追加書込みしようとするデータとか
ら実際の書込みデータ（以下、書込み期待値データと称
する）を形成して書込み動作を行なうように構成したも
のである。

【００１６】また、しきい値電圧の第１状態（例えばし
きい値電圧の高い消去状態）と第２状態（例えばしきい
値電圧の低い書込み状態）とにより情報を記憶する複数
のメモリセルと、前記複数のメモリセルのコントロール
ゲートに接続されるワード線とを有するメモリアレイ
と、コマンド入力端子を有し前記コマンド入力端子に入
力される命令に従って前記複数のメモリセルの消去およ
び書込みの動作を所定の手順に従って制御するシーケン
サとを備え、前記シーケンサの受ける前記命令には、複
数のメモリセルのしきい値電圧を一括して第１状態に変
化させる消去コマンドと、前記複数のメモリセルのうち
しきい値電圧が第１状態にあるメモリセルの少なくとも
一つを選択的に第２状態に変化させる追加書込みコマン
ドとを含み、前記追加書込みコマンド、前記消去コマン
ドを実行せずに複数回連続してデータの書込みを実行可
能であるように不揮発性メモリシステムを構成する。

【００１７】さらに、好適な実施形態においては、前記
複数のメモリセルのうち、しきい値電圧が第１状態にあ
るメモリセルを第１メモリセル群とし、しきい値電圧が
第２状態にあるメモリセルを第２メモリセル群とすると
きに、前記シーケンサは、前記追加書込みコマンドが入
力されると、前記第２メモリセル群のしきい値電圧を前
記第１状態と第２状態との間にする第１のステップを実
行した後、前記第１メモリセル群の少なくとも一つを選
択的に前記第２状態にするとともに、前記第２メモリセ
ル群のメモリセルのしきい値電圧を前記第２状態とする
第２のステップを実行するように構成される。

【００１８】さらに、別の好適な実施形態においては、
前記シーケンサの受ける前記命令には、複数のメモリセ
ルのしきい値電圧を一括して第１状態に変化させる消去
コマンドと、前記複数のメモリセルに含まれる選択され
た第１メモリセル群のしきい値電圧を前記第２状態に変
化させるために前記ワード線に第２電圧を印加する手順
を含む第１書込みコマンドと、前記複数のメモリセルの
しきい値電圧を前記第２状態から第１状態の電圧方向に
変化させるために前記ワード線に第１電圧を印加した後
に、前記複数のメモリセルに含まれる選択された第２メ
モリセル群のしきい値電圧を前記第２状態に変化させる
ために前記ワード線に第２電圧を印加する手順を含む第
２書込みコマンドとが含まれるようにする。

【００１９】これによって、追加書込みの際にワード線
ディスターブによるメモリセルのしきい値の変動が回復
され、誤まったデータの読み出しを防止することができ
る。結果として、消去命令を実行せずに追加書込みを連
続して実行できる回数を大幅に増加させることができ
る。

【００２０】また、選択セクタから読み出され内部レジ
スタに保持したデータと、外部から入力した追加書込み
データを用いて、書込み期待値データを自動的に内部で
形成してから書込み動作を行なうように構成することに
より、追加書込みという動作を通常の書込みよりも高速
で行なうことができ、しかも追加書込みにおけるソフト
ウェアの負担を軽減することができる。

【００２１】

【発明の実施の形態】以下、本発明をフラッシュメモリ
に適用した場合の実施例を図面を用いて説明する。 ＜実施例１＞図１には、本発明を適用したフラッシュメ
モリの一実施例が示されている。特に制限されないが、
図１に示されている各回路ブロックは、単結晶シリコン
のような１個の半導体チップ１上に形成されている。

【００２２】図１において、１１は図１８に示されてい
るようなフローティングゲートを有する１つのトランジ
スタからなるメモリセルがマトリックス状に配置された
メモリアレイ、１２はメモリアレイ１１から読み出され
た１セクタ分のデータを保持したり外部から入力された
書込みデータを保持するデータレジスタ、１３は上記メ
モリアレイ１１とデータレジスタ１２との間に設けられ
た追加書込みや書換えの際のデータ変換を行なう書換回
路である。

【００２３】また、１４は外部から入力されたアドレス
信号を保持するアドレスレジスタ、１５はメモリアレイ
１１内のワード線の中から上記アドレスレジスタ１４に
取り込まれたアドレスに対応した１本のワード線を選択
するＸデコーダ、１６は外部からの書込みデータを上記
データレジスタ１２に順次転送したりデータレジスタ１
２に読み出されたデータを外部へ出力するためのＹアド
レス信号（データ線選択信号）を生成するＹアドレスカ
ウンタである。上記Ｙアドレスカウンタ１６は、１セク
タの先頭アドレスから最終アドレスまでを順次更新し出
力する機能を有する。１７は生成されたＹアドレスをデ
コードして１セクタ内の１つのデータを選択するＹデコ
ーダ、１８はデータレジスタ１２に読み出されたデータ
を増幅して外部へ出力するメインアンプである。

【００２４】この実施例のフラッシュメモリは、特に制
限されないが、シリアルアクセスのデータ入出力インタ
フェースを持つ。例えば読出し時には、読み出すべきセ
クタのアドレスが入力されると一本のワード線が選択さ
れ、それに接続される複数のメモリセルから並行してデ
ータが読み出され、それぞれ後に説明するセンスラッチ
群ＳＬＴに一旦保持される。このセンスラッチ群は上記
データレジスタ１２に含まれる。センスラッチ群はＹア
ドレスカウンタ１６により順次選択され、その保持デー
タがシリアルに出力される。書込みの場合は、シリアル
データが入力され、上記とは逆の経路で選択されたセク
タに書込みが行われる。また、メモリチップの入出力端
子は複数とされ、１セクタのデータが分割してシリアル
に入力される。

【００２５】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
を保持しそれをデコードするコマンドレジスタ＆デコー
ダ２１と、該コマンドレジスタ＆デコーダ２１のデコー
ド結果に基づいて当該コマンドに対応した処理を実行す
べくメモリ内部の各回路に対する制御信号を順次形成し
て出力する制御回路（シーケンサ）２２とを備えてお
り、コマンドが与えられるとそれを解読して自動的に対
応する処理を開始するように構成されている。

【００２６】上記制御回路２２は、例えばマイクロプロ
グラム方式のＣＰＵの制御部と同様に、コマンド（命
令）を実行するのに必要な一連のマイクロ命令郡が格納
されたＲＯＭ（リードオンリメモリ）からなり、コマン
ドレジスタ＆デコーダ２１がコマンドに対応したマイク
ロ命令群の先頭アドレスを生成して制御回路２２に与え
ることにより、マイクロプログラムが起動されるように
構成することができる。このＲＯＭ内に設けられたソフ
トウェアには、図４で後述する命令手順と、電圧印加時
間等の条件とが格納される。ＲＯＭには最低限のマイク
ロ命令のみを搭載し、命令条件や追加プログラムは書換
可能なフラッシュメモリに格納するようにしてもよい。

【００２７】さらに、この実施例のフラッシュメモリに
は、上記各回路の他、アドレス信号やデータ信号の入出
力を行なうＩ／Ｏバッファ回路２３、外部のＣＰＵ等か
ら供給される制御信号が入力される制御信号入力バッフ
ァ回路２４、外部から供給される電源電圧Ｖccに基づい
て書込み電圧Ｖｗ（−１０Ｖ）、消去電圧Ｖｅ（１０
Ｖ）、読出し電圧（２Ｖ）、ベリファイ電圧（１Ｖ）等
チップ内部で必要とされる電圧を生成する電源回路２
５、メモリの動作状態に応じてこれらの電圧の中から所
望の電圧を選択してメモリアレイ１１やＸデコーダ１５
に供給する電源切替回路２６等が設けられている。な
お、電源電圧よりも高いＶｗやＶｅのような電圧は、電
源回路２５に含まれるチャージポンプ回路により発生さ
れる。

【００２８】特に制限されないが、この実施例のフラッ
シュメモリは、アドレス信号と書込みデータ信号および
コマンド入力とで外部端子（ピン）Ｉ／Ｏを共用してい
る。そのため、上記Ｉ／Ｏバッファ回路２３は、上記制
御信号入力バッファ回路２４からの制御信号に従ってこ
れらの入力信号を区別して取り込み所定の内部回路に供
給するように構成されている。

【００２９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００３０】なお、上記実施例のフラッシュメモリを制
御する外部の装置としては、アドレス生成機能とコマン
ド生成機能を備えていればよいので、汎用マイクロコン
ピュータＬＳＩを用いることができる。

【００３１】図２には書込みによってメモリセルのしき
い値を下げる方式のメモリアレイ１１の具体例を示す。
この実施例のメモリアレイ１１は２つのマットで構成さ
れており、図２にはそのうち片方のメモリマットの具体
例が示されている。同図に示すように、各メモリマット
は、列方向に配列され各々ソースおよびドレインが共通
接続された並列形態のｎ個のメモリセル（フローティン
グゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからな
るメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および
列方向（データ線ＤＬ方向）にそれぞれ複数個配設され
ている。各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１
〜ＭＣｎのドレインおよびソースがそれぞれ共通のロー
カルデータ線ＬＤＬおよび共通のローカルソース線ＬＳ
Ｌに接続され、ローカルデータ線ＬＤＬは選択ＭＯＳＦ
ＥＴ Ｑs1を介してメインデータ線ＤＬに、またローカ
ルソース線ＬＳＬは選択ＭＯＳＦＥＴ Ｑs2を介して接
地点または負電圧に接続可能にされた構成にされてい
る。上記複数のメモリ列ＭＣＣのうちワード線方向に配
設されているものは半導体基板上の同一のウェル領域Ｗ
ＥＬＬ内に形成される。

【００３２】特に制限されないが、図２に示すメモリア
レイの構成を有し、消去状態を高いしきい値電圧にとる
とともに書込み状態を低いしきい値電圧にとる方式はＡ
ＮＤ形フラッシュメモリと呼ばれることがある。この場
合、フローティングゲートへの電子の注入（しきい値電
圧を上げ、消去状態にする）には、特に制限されない
が、トランジスタのチャネルからＦＮ（Fowler-Nordhei
m）トンネル注入が用いられ、フローティングゲートか
らの電子の引き抜き（しきい値電圧を下げ、書込み状態
にする）には、拡散層へのＦＮトンネル放出が用いられ
る。

【００３３】データ消去時にはそのウェル領域ＷＥＬＬ
およびローカルソース線ＬＳＬに−３Ｖのような負電圧
を与え、ウェル領域を共通にするワード線に１０Ｖのよ
うな電圧を印加することで、一括消去が可能にされてい
る。なお、データ消去時には選択ＭＯＳＦＥＴ Ｑs2が
オン状態にされて、各メモリセルのソースに−３Ｖの負
電圧が印加されるように構成されている。このとき、選
択ＭＯＳＦＥＴ Ｑs1はオフとされ、ドレインは、コン
トロールゲートに１０Ｖの高電圧が印加されることでオ
ン状態にされたメモリセルのチャンネルを通してソース
側の電圧が伝えられることで−３Ｖのような電位にされ
る。

【００３４】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−１０Ｖのような負電
圧が印加されるとともに、選択されるメモリセルに対応
したメインデータ線ＤＬが３Ｖのような電位にされかつ
選択メモリセルが接続されたローカルデータ線ＬＤＬ上
の選択ＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
３Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオフ状態とされて
いる。

【００３５】また、データ読出し時には、選択されるメ
モリセルが接続されたワード線に読出し電圧Ｖｒ（例え
ば２．０Ｖ）のような電圧が印加されるとともに、選択
されるメモリセルに対応したメインデータ線ＤＬが１Ｖ
のような電位にプリチャージされかつ選択メモリセルが
接続されたローカルデータ線ＬＤＬ上の選択ＭＯＳＦＥ
Ｔ Ｑs1がオン状態とされる。そして、このときローカ
ルソース線ＬＳＬ上の選択ＭＯＳＦＥＴ Ｑs2はオン状
態とされ、接地電位（０Ｖ）が印加される。これによ
り、メモリセルのしきい値電圧に応じて電流が流れるも
の（ＬＤＬ電位が０Ｖに低下）と、電流が流れないもの
（ＬＤＬ電位が１Ｖに維持される）とが区別され、メモ
リセルの記憶情報が読み出される。

【００３６】ここで、データ書込み時および消去時の電
圧が図１８，図１９の従来タイプに比べて低いのは、従
来より微細加工が可能な技術を使用して素子寸法を小さ
くするとともに、電源電圧Ｖｃｃとして従来の５Ｖに代
えて３Ｖを使用しているためである。

【００３７】上記メインデータ線ＤＬの一端（メモリア
レイの中央側）には読出し時にデータ線のレベルを検出
するとともに書込み時に書込みデータに応じた電位を与
えるセンスラッチ回路ＳＬＴと追加書込みの際に期待値
データを形成したりするのに使用するデータ反転回路Ｗ
ＲＷがそれぞれ接続されている。上記センスラッチ回路
ＳＬＴの集合が図１におけるデータレジスタ１２で、デ
ータ反転回路ＷＲＷの集合が図１における書換回路１３
である。この２つのウェル領域ＷＥＬＬ上に形成された
２つのメモリアレイをマットａ（ＭＡＴａ）と呼ぶこと
とする。ここで、メインデータ線の数やセンスラッチ回
路ＳＬＴは１セクタに対応した数とされ、例えば４２２
４個（512+16byte）が並列に設けられる。

【００３８】この実施例ではメモリアレイは２つのメモ
リマットで構成され、センスラッチ回路ＳＬＴの反対側
すなわち図の下側にも上記データ反転回路ＷＲＷとメモ
リマットが配置されており、そのメモリアレイ内の各メ
インデータ線ＤＬが対応するデータ反転回路ＷＲＷを介
してセンスラッチ回路ＳＬＴの他方の入出力端子に接続
されている。即ち、データ反転回路ＷＲＷはマットＭＡ
Ｔａ及びＭＡＴｂごとに設けられ（区別するときはＷＲ
Ｗａ，ＷＲＷｂと呼ぶ）、センスラッチ回路ＳＬＴは２
つのメモリマットで共用される。

【００３９】図３には、上記センスラッチ回路ＳＬＴお
よびデータ反転回路ＷＲＷの具体的回路例を示す。回路
はセンスラッチ回路を挟んで対称であるため、一方のメ
モリマット内の１本のデータ線に関してのみ図示すると
ともに、便宜上、データ線に接続されているメモリ列の
うち１つのメモリ列ＭＣＣのみ示したが、実際には複数
のメモリ列ＭＣＣが接続されるものである。図示のごと
く、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥＴ
とＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイン
バータの入出力端子が交差結合されたフリップフロップ
回路ＦＦにより構成されている。そして、上記センスラ
ッチ回路ＳＬＴの一対の入出力端子Ｎａ，Ｎｂに、Ｙデ
コーダの出力によってオン、オフ制御されるいわゆるＹ
ゲートを構成するカラムスイッチＭＯＳＦＥＴ Ｑｙ
ａ、Ｑｙｂが接続されている。このメインデータ線ごと
に設けられた複数のカラムスイッチＱｙａ，Ｑｙｂの他
端は、相補共通入出力線（ＩＯ，／ＩＯ）に共通接続さ
れる。

【００４０】データ反転回路ＷＲＷａは、上記センスラ
ッチ回路ＳＬＴの一方の入出力端子Ｎａと一方のメモリ
マット内のメインデータ線ＤＬａとの間に接続された伝
送ＭＯＳＦＥＴ Ｑt1と、電源電圧端子Ｖｃｃとメイン
データ線ＤＬａとの間に接続され制御信号ＰＣ2Aによっ
て制御されるプリチャージ用のＭＯＳＦＥＴ Ｑp1と、
プリチャージ切替端子ＶＰＣとメインデータ線ＤＬａと
の間に直列接続されたＭＯＳＦＥＴＱt2，Ｑp2とにより
構成されている。このうちＱt2のゲートには、上記セン
スラッチ回路ＳＬＴの入出力端子Ｎａの電位が印加さ
れ、Ｑp2のゲートには制御信号ＰＣ1Aが印加されてい
る。また、上記プリチャージ切替端子ＶＰＣには電源電
圧ＶccまたはＶssが供給されるように構成されている。

【００４１】さらに、上記センスラッチ回路ＳＬＴの他
方の入出力端子Ｎｂにも同様の構成のＭＯＳＦＥＴＱt
1，Ｑt2，Ｑp1，Ｑp2からなるデータ反転回路ＷＲＷｂ
が接続されている。

【００４２】図４に制御回路２２によるデータ追加書込
み時の制御手順を示す。追加書込みを起動する追加書込
みコマンドは、図１の制御入力信号のうち、コマンドイ
ネーブル信号ＣＤＥが有効とされるとき、ＩＯ入出力端
子から入力されるコマンドにより設定された８ビットの
コードにより指定される。後に説明するように、この制
御回路は、この他に消去コマンドや書込みコマンド等を
受け付けるが、それらはＩＯ入出力端子から入力される
コードの違いにより区別される。コマンドコードはコマ
ンドデコーダによりデコードされ、それにより対応する
一連のプログラムが起動される。

【００４３】この制御シーケンスは、追加書込みコマン
ドがコマンドレジスタ＆デコーダ２１に取り込まれるこ
とによって開始される。この制御シーケンスが開始され
ると、チップ内部が追加書込みモードにセットアップさ
れ、データレジスタ１２ではすべてのセンスラッチＳＬ
Ｔに“１”がセットされる（ステップＳ１）。次に、外
部から入力された書込みアドレスをアドレスレジスタ１
４に取り込む（ステップＳ２）。続いて、外部から入力
された少なくとも１つの追加書込みデータをデータレジ
スタ１２に格納する（ステップＳ３）。

【００４４】次に、外部から書込み開始コマンドがコマ
ンドレジスタ＆デコーダ２１に取り込まれることによっ
て、上記アドレスレジスタ１４に保持されているセクタ
アドレス（Ｘアドレス）がＸデコーダ１５でデコードさ
れ、メモリアレイ１１内の１本のワード線が選択されて
２Ｖのような読み出しレベルに設定される。これによっ
て、１セクタ分のデータがデータレジスタ１２に読み出
されるとともに、すでにセットされていた追加書込みデ
ータとに基づいて書込み期待値データを作成してそれを
データレジスタ１２に保持させる（ステップＳ４）。以
上の処理が前記制御回路（シーケンサ）２２の制御の下
で書換回路１３（データ反転回路ＷＲＷ）によって自動
的に行なわれる。

【００４５】続いて、上記選択ワード線に１０Ｖ、ウェ
ル領域に−３Ｖの消去パルスを印加して当該セクタのす
べてのメモリセルのしきい値を高める（ステップＳ
５）。このステップが本願の特徴とするところの一つで
ある。これによって、記憶データが論理“０”であった
メモリセルは図１０(C-1)のようにしきい値がＶｅｖ以
上となり、記憶データは論理“１”に変化するととも
に、記憶データが論理“１”であったメモリセルは図１
０(B-1)のようにディスターブが回復される。なお、上
記記憶データが論理“１”であったメモリセルのディス
ーブは、同一セクタ内の他のメモリセルへの書込みの際
に生じたものである。

【００４６】図４のステップＳ５においては、セクタの
すべてのメモリセルのしきい値を電圧Ｖｅｖよりも高く
する例であるが、本発明はこれに限定されるものでな
く、図２３(c-1)のように、セクタ中のすでにデータが
書き込まれているメモリセルに対してはそのしきい値を
電圧Ｖｐｖ（＜Ｖｅｖ）よりも高くする程度でもよい。
この同一セクタのメモリセルを一括してしきい値電圧を
電圧Ｖｅｖよりも高くすることをせずに電圧Ｖｐｖより
も高電位側にする操作を便宜上、擬消去と呼ぶこととす
る。この擬消去は、１セクタのメモリセルを一括して消
去する動作と比較すると、メモリセルに印加する電圧は
同じであるが、その電圧印加時間において区別される。
即ち、後に図１４で説明する消去コマンドを実行して、
書込み状態にあるメモリセルに完全な消去を行うために
は、通常１ｍｓの間、選択ワード線に１０Ｖを印加す
る。これに対して、擬消去では、その１／１０程度の時
間（約０．１ｍｓ）とされる。

【００４７】従って、１セクタ内でしきい値電圧が第２
状態にある第１メモリセル群のしきい値電圧は、完全に
しきい値電圧が第１状態まで変化するのではなく、しき
い値電圧が第１状態と第２状態の中間程度にされる。ま
た、同一セクタ内で第１メモリセル群の残りであり、し
きい値電圧が第１状態にある第２メモリセル群は、さら
にしきい値電圧が高まる電圧方向（即ちしきい値電圧の
第２状態から第１状態への電圧方向）にしきい値電圧が
変化させられる。つまり擬消去は、メモリセルの完全な
消去ではなく、ワードディスターブによって引き起こさ
れる第１状態から第２状態への電圧方向のしきい値電圧
の変化を見込んで、予めその変化を相殺する分だけ逆の
電圧方向へしきい値電圧を変化される操作ととらえるこ
とができる。

【００４８】次に、選択ワード線を−１０Ｖに設定して
データ線は上記ステップＳ４で作成されデータレジスタ
１２（センスラッチＳＬＴ）に保持されている期待値デ
ータを用いてローカルデータ線ＬＤＬの電圧レベルを３
Ｖに選択的に設定して書込みを行なう（ステップＳ
６）。書込みを行わないメモリセルのローカルデータ線
ＬＤＬの電圧レベルは０Ｖとする。それから、ベリファ
イ電圧Ｖｐｖを用いて読出しを行なってデータレジスタ
１２の保持データがすべて“０”になっているか否か判
定することでしきい値が充分に低くなっているかチェッ
クし（ステップＳ７）、１つでも“１”のデータが残っ
ている場合には、しきい値が高いメモリセルがあると判
定してステップＳ６へ戻ってそのときデータレジスタ１
２に保持されているデータを用いて再度書込みとベリフ
ァイを繰り返す。

【００４９】上記繰り返しの過程では、すでにしきい値
が充分に低くなっている（ベリファイ電圧Ｖｐｖよりも
しきい値電圧が低くなった）メモリセルは、ローカルデ
ータ線ＬＤＬの電圧レベルを０Ｖとして書込みを行わな
いように設定する。そして、残るしきい値の低下が不充
分なメモリセルに対し選択的に書込みを行い、書込みを
行うべきメモリセル群のしきい値電圧がすべて充分に低
くなったところで、再書込みとベリファイを停止する。

【００５０】この書込みベリファイは同一セクタ内のメ
モリセルの書込み時間のばらつきに対応するものであ
る。即ち、先の擬消去により第１状態と第２状態の間の
しきい値に設定されたメモリセルは、第１状態から第２
状態へしきい値電圧を変化させるメモリセルよりも書込
み時間がはるかに短い。書込みベリファイを用いること
により、書込み時のしきい値電圧のばらつきを押さえる
とともに、しきい値電圧がＶｓｓ以下になってしまうこ
とが有効に防止される。

【００５１】図５〜図８には、上記追加書込みフローに
おけるステップＳ４の書込み期待値データ作成時のメモ
リアレイおよびデータ反転回路ＷＲＷの各部の信号タイ
ミングをさらに詳細に示す。なお、図５〜図８は図３に
示されているメモリアレイにおいて右側のメモリマット
ＭＡＴａが選択される場合の信号タイミングを示す。ま
た、表１には、上記書込み期待値データ作成過程でのデ
ータレジスタ１２における保持データおよびデータ線レ
ベルの変化の様子を、上から下へ時間を追って順に示
す。

【００５２】

【表１】 表１に示されているように、追加書込み時には、追加書
込みデータがデータレジスタ１２（センスラッチＳＬ
Ｔ）の所定のビットに格納される。なお、前述したよう
に、同一セクタ内の追加書込みをしないメモリセル（既
にデータが書き込まれているメモリセル）に対応したセ
ンスラッチＳＬＴには、データ“１”（この段階では、
しきい値を変化させないことを意味している）がセット
されている。即ち、表１において、使用中の欄の追加デ
ータの項目は、追加書込みを行わないことを明瞭にする
ため、“−”で示したが、実際には“１”となる。ま
た、データ反転回路ＷＲＷ内の電源切替端子ＶＰＣには
最初にＶｃｃ（ハイレベル）を供給しておく。

【００５３】この状態で、図５に示すように、先ず信号
ＰＣ2B，ＰＣ1Aを立ち上げる（ｔ１）。これによって、
非選択側のマットＭＡＴｂではデータ反転回路ＷＲＷｂ
内のＭＯＳＦＥＴ Ｑp1がオンされて複数のメインデー
タ線ＤＬｂが基準電位（例えば０．５Ｖ）にプリチャー
ジされる。一方、選択側のマットＭＡＴａではデータ反
転回路ＷＲＷａ内のＭＯＳＦＥＴ Ｑp2がオンされると
ともに、ＭＯＳＦＥＴＱt2がセンスラッチＳＬＴの保持
データに応じてそれが“１”のときはオンされ、“０”
のときはオフとされるため、センスラッチＳＬＴの保持
データが“１”に対応するメインデータ線ＤＬａは１Ｖ
にプリチャージされ、保持データが“０”に対応するメ
インデータ線ＤＬａはＶｓｓ（ロウレベル）とされる。
追加書込みをしないメモリセル（既にデータが書き込ま
れているメモリセル）に対応したセンスラッチＳＬＴに
は、データ“１”がセットされているため、対応するメ
インデータ線ＤＬａはすべて１Ｖにプリチャージされ
る。

【００５４】続いて、１本のワード線およびローカルド
レイン線選択信号ＳＤおよびローカルソース線選択信号
ＳＳを立ち上げて、メモリアレイ内の選択ＭＯＳＦＥＴ
Ｑs1をオンさせる（図５のタイミングｔ２）。これに
よって、データ“０”が既に書き込まれているメモリセ
ル（低しきい値）はオンとなるため、対応するメインデ
ータ線ＤＬａはディスチャージされてロウレベルとな
る。一方、記憶データが“１”のメモリセル（高しきい
値）はオフとなるため、対応するメインデータ線ＤＬａ
はハイレベルのままである。さらに、未書込み（消去状
態）のメモリセル（高しきい値）はオフであるため、対
応するメインデータ線ＤＬａは追加書込みデータに応じ
てセンスラッチＳＬＴの保持データが“１”に対応する
メインデータ線ＤＬａは１Ｖとされ、保持データが
“０”に対応するメインデータ線ＤＬａはＶｓｓとされ
る。

【００５５】次に、センスラッチＳＬＴの電源電圧ＳＬ
Ｐ，ＳＬＮをリセット状態（ＳＬＰ＝ＳＬＮ＝０．５
Ｖ）にして保持データを一旦キャンセル（図５のタイミ
ングｔ３）した後、信号ＴＲをハイレベルにしてデータ
線上の伝送ＭＯＳＦＥＴ Ｑt1をオンさせてデータ線の
電位をセンスラッチＳＬＴに伝えて（図５のタイミング
ｔ４）から、センスラッチＳＬＴの電源電圧ＳＬＰ，Ｓ
ＬＮを順バイアス状態にしてデータ線の電位を増幅する
（図５のタイミングｔ５）。図６には上記信号タイミン
グに従ったときのセンスラッチＳＬＴの入出力ノードと
メインデータ線ＤＬａ，ＤＬｂの電位の変化を示す。

【００５６】なお、図６において、符号ＤＡｉはセンス
ラッチＳＬＴのＭＡＴａ（右側マット）側の入出力ノー
ドＮａの電位、符号ＤＢｉはセンスラッチＳＬＴのＭＡ
Ｔｂ（左側マット）側の入出力ノードＮｂの電位、符号
ＧＤＬＡｉはＭＡＴａ側のメインデータ線ＤＬａの電
位、符号ＧＤＬＢｉはＭＡＴｂ側のメインデータ線ＤＬ
ｂの電位である。また、図６（ａ）は選択メモリセルの
現在の状態が書込み状態（低しきい値）である場合の波
形、図６（ｂ）は選択メモリセルの現在の状態が消去状
態（高しきい値）で追加書込みでデータの書込みを行な
わない場合の波形、図６（ｃ）は選択メモリセルの現在
の状態が消去状態（高しきい値）で追加書込みでデータ
の書込みを行なう場合の波形である。

【００５７】その後、図７に示すように、信号ＴＲをロ
ウレベルにして伝送ＭＯＳＦＥＴＱt1をオフさせてデー
タ線とセンスラッチＳＬＴとを遮断した状態で、信号Ｐ
Ｃ2A，ＰＣ2Bを立ち上げる（タイミングｔ６）。これに
よって、データ反転回路ＷＲＷａ内のＭＯＳＦＥＴ Ｑ
p1がオンされてメインデータ線ＤＬａ，ＤＬｂがそれぞ
れ１Ｖ，０．５Ｖにプリチャージされる。次に、データ
反転回路ＷＲＷａ内の電源切替端子ＶＰＣをＶｓｓに切
り替えてから信号ＰＣ1Aを立ち上げる（図７のタイミン
グｔ７）。

【００５８】すると、選択側ではデータ反転回路ＷＲＷ
ａ内のＭＯＳＦＥＴ Ｑp2がオンされるとともに、ＭＯ
ＳＦＥＴ Ｑt2がセンスラッチＳＬＴの保持データに応
じてそれが“１”のときはオンされ、“０”のときはオ
フとされる。そのため、センスラッチＳＬＴの保持デー
タが“１”に対応するメインデータ線ＤＬａはＶｓｓ
（ロウレベル）にディスチャージされ、保持データが
“０”に対応するメインデータ線ＤＬａは１Ｖ（ハイレ
ベル）のままにされる。つまり、データレジスタ１２の
保持データを反転した状態が選択側のデータ線上に現れ
る。

【００５９】次に、センスラッチＳＬＴの電源電圧ＳＬ
Ｐ，ＳＬＮをリセット状態にして保持データを一旦キャ
ンセル（図７のタイミングｔ８）した後、信号ＴＲをハ
イレベルにしてデータ線上の伝送ＭＯＳＦＥＴ Ｑt1を
オンさせてデータ線の電位をセンスラッチＳＬＴに伝え
て（図７のタイミングｔ９）から、センスラッチＳＬＴ
の電源電圧ＳＬＰ，ＳＬＮを順バイアス状態にしてデー
タ線の電位を増幅する（図７のタイミングｔ１０）。こ
れによって、データレジスタ１２には、書込みを行なう
べきメモリセルに対応したセンスラッチＳＬＴにのみ
“１”にされた書込み期待値データが保持される。この
書込み期待値データは、追加書込みデータと既に書込み
がなされたメモリセルの記憶データとを並べ反転させた
ものであることが、表１より容易に理解される。

【００６０】実施例のフラッシュメモリでは、上記書込
み期待値データをデータレジスタ１２に保持したまま、
データ線上の伝送ＭＯＳＦＥＴ Ｑt1をオフした状態で
選択ワード線とウェル領域に消去パルスを印加して当該
セクタのメモリセルをすべて消去状態（高しきい値）あ
るいは擬消去する。その後、データレジスタ１２に保持
されている上記書込み期待値データを用いて、保持デー
タが“１”であるデータ線のみ３Ｖのようなレベルにプ
リチャージして選択ワード線に−１０Ｖを印加すること
で、所望の追加書込みが実行される。その結果、プリチ
ャージされなかったデータに接続されたメモリセルはし
きい値が変化せず記憶データは“１”となり、逆にプリ
チャージされたデータに接続されたメモリセルはしきい
値が低くされることで記憶データは“０”となる。

【００６１】なお、上記消去パルス印加時に消去状態で
あったメモリセルのしきい値は、最低限書込みベリファ
イ電圧を越えれば良く、消去時間の節約が可能である。

【００６２】図８には上記信号タイミングに従ったとき
のセンスラッチＳＬＴの入出力ノードとメインデータ線
ＤＬａ，ＤＬｂの電位の変化を示す。また、図８（ａ）
は図５の動作終了時（タイミングｔ５）にセンスラッチ
ＳＬＴのマットＡ側の入出力ノードの電位がハイレベル
であった場合のその後の波形、図８（ｂ）は図５の動作
終了時（タイミングｔ５）にセンスラッチＳＬＴのマッ
トＡ側の入出力ノードの電位がロウレベルであった場合
のその後の波形を示す。

【００６３】図９には、各メモリセルの追加書込み前と
追加書込み後のしきい値の変化の様子を示す。図９にお
いて、（Ａ）は書込み前の状態が「消去（記憶データ
“１”）」で追加書込みデータが“１”であるメモリセ
ルの変化を、（Ｂ）は書込み前の状態が「消去（記憶デ
ータ“１”）」で追加書込みデータが“０”であるメモ
リセルの変化を、（Ｃ）は書込み前の状態が「書込み
（記憶データ“０”）」で追加書込みがないメモリセル
のしきい値の変化を示す。図９において、緩やかな右下
がりの傾斜は、ディスターブによるしきい値の低下を意
味している。なお、図９で破線で示すのは、初期書込み
も追加書込みコマンドを用いて行なった場合のしきい値
の変化である。即ち、メモリセルの一括消去直後の書込
みにおいてもディスターブが起こるので、追加書込コマ
ンドを用いる書込みは有効である。

【００６４】表２には、メモリセルの状態（記憶デー
タ）と追加書込データおよび書込期待値データとの関係
を示す。表２に記されているＡ，Ｂ，Ｃの符号は、図９
のメモリセルのしきい値変化との対応を表すものであ
る。

【００６５】

【表２】 図１０には、この実施例の追加書込み制御を適用するこ
とにより、各メモリセルのしきい値の変化の様子が示さ
れている。図１０は、１セクタ内のメモリセル群のしき
い値の遷移状態を表す図であり、横軸は電圧、縦軸は特
定のしきい値電圧にあるメモリセルの度数を表してい
る。この図において、しきい値電圧の第１状態（消去状
態：論理“１”）と第２状態（書込み状態：論理
“０”）とが定義される。即ち、メモリセルの記憶状態
を決めるためのメモリセルのしきい値電圧は、第１状態
ではＶｅｖ以上となり、第２状態はＶｓｓからＶｐｖの
範囲となり、いずれも一点の電圧ではなく、所定の幅を
持ったものとなる。

【００６６】この実施例に従うと、図１０(A-1)，(B-1)
に示すように、最初の書込み時のディスターブで破線で
示すごとくしきい値が下がってしまっているメモリセル
のしきい値を回復してやることができる。前述の説明で
は詳しく述べなかったが、１セクタを一括消去して、そ
の中の特定のメモリセル群に書込みを行うと、残りのメ
モリセルは最初からワードディスターブを受けるのであ
る。なお、図１０において、(A-1)，(A-2)は同一セクタ
内でしきい値電圧が第１状態にある未使用領域の第１メ
モリセル群（消去状態）に書込みを行なわない場合のし
きい値の変化の様子を、(B-1)，(B-2)は同じく第１メモ
リセル群に書込みを行なう場合のしきい値の変化の様子
を示す。また、(C-1)，(C-2)は使用領域にあるしきい値
電圧が第２状態の書込み状態の第２メモリセル群のしき
い値の変化の様子をそれぞれ示す。同図から分かるよう
に、この実施例では書込み済みのメモリセルも一旦消去
状態にされてから再び書込み状態とされる。

【００６７】なお、上記実施例では、セクタを使用領域
と未使用領域の２つに分けた場合について説明したが、
それに限定されるものでなく、上記未使用領域を複数の
セクションに分割して各セクションごとに追加書込みを
可能な構成にしてもよい。

【００６８】さらに、上記実施例では、データ書込みの
際に一旦消去を行なってしきい値を高くした後に書込み
パルスでしきい値を下げる方式のフラッシュメモリにつ
いて説明したが、消去動作でメモリセルのしきい値を低
くしてから書込みパルスでしきい値を高くする方式等で
あっても良い。

【００６９】図１に示した１チップに形成された第１の
実施例のフラッシュメモリは、上述した追加書込みコマ
ンド（第２書込みコマンド）の他に、少なくとも、図１
３の読出しコマンド、図１４の消去コマンド（１セクタ
のメモリセルのしきい値電圧を一括して第１状態（消去
状態）にするコマンド）、図１５の書込みコマンド（第
１書込みコマンド）を有する。図１３〜１４の手順の詳
細は後に説明する。消去コマンドを実行して１セクタ内
でしきい値が第２状態にあるメモリセル群を第１状態に
するには、約１ｍｓの時間を要する。書込みコマンドを
実行してしきい値が第１状態にあるメモリセル群を第２
状態にするには同じく約１ｍｓの時間を要する。

【００７０】以上の実施例により達成される本願発明の
作用効果は以下の通りである。まず、図４の追加書込み
コマンドと図１５の書込みコマンドとを比較すると、追
加書込みコマンドは、ステップ４−５（Ｓ４−Ｓ５）の
手順が特徴となる。ステップ４により最終書込みデータ
の合成が自動的に行われるようになり、書込み時間の節
約となる。

【００７１】また、しきい値電圧の電圧方向を特徴的に
決めるワード線への電圧印加で比較すると、図１４の消
去コマンドでは＋１０Ｖのみが約１ｍｓ印加されるステ
ップを含み、図１５の書込みコマンドでは−１０Ｖのみ
が約１ｍｓ印加されるステップを含む。これに対し、図
４では＋１０Ｖに引き続き−１０Ｖを印加するステップ
を有することで特徴付けられる。また、ステップ５の擬
消去で＋１０Ｖを印加する時間は、消去コマンドで＋１
０Ｖを印加する時間より大幅に短くされることで特徴付
けられる。

【００７２】ディスターブを回避するために１セクタの
書込みデータを一旦センスラッチＳＬＴに退避してメモ
リセルを消去コマンドで完全に一括消去（約１ｍｓ）し
た後、センスラッチＳＬＴに退避したデータと新たな書
込みデータから合成した最終書込みデータを書込みコマ
ンドでメモリセルへ書込みを行う（約１ｍｓ）方法で
は、合計約２ｍｓ以上の時間を要する。これに対して、
図２３で示すような擬消去を用いた追加書込みコマンド
によれば、擬消去（約０．１ｍｓ）の後、書込み（約１
ｍｓ）となるので、トータル約１．１ｍｓで完了し、実
質的な書込み時間を約半分とすることができる。

【００７３】また、擬消去によりディスターブの補償が
なされワードディスターブが緩和されるため、追加書込
みコマンドでは、実行に先立ち消去コマンドを実行して
完全なセクタ消去をしなくてもよい。即ち、従来の書込
みコマンドでは、その実行に先立ち消去コマンドを実行
しなければならない制約があった。これに対し、追加書
込みコマンドでは、ディスターブが大幅に緩和されるた
め、消去コマンドを実行せずに連続して実行できる回数
を大幅に増やすことができる。つまり、本願発明の追加
書込みコマンドは、消去コマンドを実行せずに、約１５
回以上連続して実行しても、同一セクタ内のメモリセル
の記憶データが保証される。消去−書込みを１５回以上
繰り返すと３０ｍｓとなるのに対し、追加書込みコマン
ドを１５回連続して実行して１回消去コマンドを実行す
ると、１７．５ｍｓとなるに過ぎず、システム全体とし
ても書込み時間が大幅に節約される。 ＜実施例２＞図１１には、上記書込みパルスでしきい値
を高くする方式のメモリアレイの実施例を示す。

【００７４】この実施例のメモリアレイと前記実施例の
メモリアレイ（図２参照）との相違は、選択ＭＯＳＦＥ
Ｔ Ｑs1，Ｑs2がなく各メモリセルＭＣ１〜ＭＣｎのド
レインが直接メインデータ線ＤＬに接続されているとと
もに、各メモリセルＭＣ１〜ＭＣｎのソースは共通のコ
モンソース線ＣＳＬに接続されている点にあり、同一列
のメモリセルは互いに並列的に接続されている点では前
記実施例のメモリアレイと同じである。ただし、この実
施例のメモリアレイでは、データ書込み時と消去時のメ
モリセルのしきい値電圧の定義が図２の実施例と逆であ
る。

【００７５】特に制限されないが、図１１に示すメモリ
アレイはＮＯＲ形フラッシュメモリと呼ばれることがあ
る。この時、特に制限されないが、フローティングゲー
トへの電子の注入（しきい値電圧を上げ、書込み状態に
する）には、トランジスタのドレインからＣＨＥ（Chan
nel Hot Electron）注入が用いられ、フローティングゲ
ートからの電子の引き抜き（しきい値電圧を下げ、消去
状態にする）には、ＦＮトンネル放出が用いられる。

【００７６】この実施例では、表３に示すように、デー
タ書込み時にはコントロールゲートＣＧに１０Ｖのよう
な高電圧が印加され、ソースには接地電位（０Ｖ）が印
加される。一方、ドレインには、選択／非選択に応じて
異なる電圧が印加される。すなわち、選択メモリセルの
ドレインには５Ｖのような電圧が印加されてメモリセル
はオン状態となり、ソース・ドレイン間に電流が流れこ
のとき生じたホットエレクトロンがフローティングゲー
トに注入されてメモリセルのしきい値が高くされる。ま
た、非選択メモリセルのドレインにはソースと同じ０Ｖ
が印加されてメモリセルのソース・ドレイン間には電流
が流れずメモリセルのしきい値も低いままとされる。

【００７７】

【表３】 デ−タ消去時にはコントロールゲートＣＧに−１０Ｖの
ような負電圧が印加され、ドレインは電圧が印加されな
いフローティング状態とされる。一方、ソースには、５
Ｖのような正電圧が印加される。これによって、メモリ
セルのフローティングゲートから電子が引き抜かれ、メ
モリセルのしきい値が低くされる。この消去動作はワー
ド線を共通にするセクタ単位で実行される。なお、この
実施例のメモリセルは、データ読出し時にはコントロー
ルゲートに５Ｖ、ソースに０Ｖ、ドレインに１Ｖが印加
されることによって、しきい値が高いメモリセルはドレ
イン電流が流れず、しきい値が低いメモリセルはドレイ
ン電流が流れてデータ線のプリチャージレベルが下がる
のをセンスラッチで検出することでデータの読出しが行
なわれる。

【００７８】この実施例においても、前記実施例と同様
な追加書込み制御を適用することにより、図１２(A-
1)，(B-1)に示すように、最初の書込み時のディスター
ブで破線で示すごとくしきい値が上がってしまっている
メモリセルのしきい値を回復してやることができる。な
お、図１２において、(A-1)，(A-2)は未使用領域のメモ
リセル（消去状態）に書込みを行なわない場合のしきい
値の変化の様子を、(B-1)，(B-2)は未使用領域のメモリ
セルに書込みを行なう場合のしきい値の変化の様子を、
(C-1)，(C-2)は使用領域にある書込み状態のメモリセル
のしきい値の変化の様子をそれぞれ示す。同図から分か
るように、この実施例では書込み済みのメモリセルも一
旦消去状態にされてから再び書込み状態とされる。

【００７９】図２４に示されるように、メモリセルのし
きい値の変化を電圧Ｖｐｖよりもわずかに低くする程度
であってもよい。

【００８０】以上本願の実施例２を用いて、第１状態と
第２状態のしきい値電圧の高低を逆にしても実施例１と
同様な効果が得られる。 ＜実施例３＞図１３〜図１５に本発明の他の実施例を示
す。この実施例は、前記実施例における追加書込みコマ
ンドや書込み期待値データ機能をフラッシュメモリに持
たせずに、外部の制御装置からの一般的なデータ読出し
コマンドと消去コマンドと書込みコマンドによって追加
書込みを実行するようにしたものである。この実施例を
適用できるフラッシュメモリは、少なくともデータ読出
しコマンドと消去コマンドと書込みコマンドと開始コマ
ンドとを解読して実行するシーケンサを備えている。こ
のうち開始コマンドは必ずしも必要とされるものでな
く、自動的にスタートするように構成することができ
る。

【００８１】即ち、不揮発性メモリとしては、メモリア
レイとシーケンサとが１チップ上に形成され、シーケン
サは少なくとも、読出しコマンド（図１３）、消去コマ
ンド（図１４）および書込みコマンド（図１５）の基本
命令を実行可能とされている。そして、実施例１で説明
したように完全な一括消去と前述の擬消去とができるよ
うに、消去コマンドでのワード線の電圧印加時間や実行
ステップは、変更可能にできるものとする。擬消去専用
に消去時間だけが異なる第２消去コマンドを設けてもよ
い。また、この時、消去コマンドの消去ベリファイは不
要とされる。

【００８２】本願発明の追加書込みコマンドは、上記３
つの基本命令を順次連続して実行するマクロコマンドと
なり、そのコマンドは例えばパーソナルコンピュータの
ＣＰＵで実行可能なプログラムとして、磁気記憶媒体等
により配布可能とされる。従って、この場合のシーケン
サは、メモリチップの狭義のシーケンサと外部のＣＰＵ
とが一体となったものである。追加コマンドの形態とし
ては、不揮発性メモリドライバとして追加プログラムさ
れたり、しばしばコンピュータのＯＳに組み込まれる形
式とされる。従って、本願の対象は、３個の基本命令が
実行できる不揮発性メモリチップと、それが接続される
ＣＰＵを持つコンピュータシステムの一部となり得る。

【００８３】以下、図１３〜図１５に従って、本実施例
を説明する。

【００８４】本実施例においては、追加書込みをする場
合、外部の制御装置からフラッシュメモリに対して先ず
データ読出しコマンドが入力され、続いてデータを追加
書込みしたい位置に相当するセクタアドレスが入力され
る。フラッシュメモリは、データ読出しコマンドが入力
されると、メモリ内部の各回路を読出しモードに設定す
る（図１３のステップＳ１１）。続いてアドレスが入力
されるとそのアドレスをアドレスレジスタに格納する
（ステップＳ１２）。次に、外部から開始コマンドが入
力されると、上記アドレスレジスタに格納されたアドレ
スのデータをメモリアレイ内から読み出して外部へ出力
する。外部の制御装置は、フラッシュメモリから出力さ
れたデータを外部のメモリ内の所定の退避エリアに格納
する。また、外部制御装置は上記退避エリアに格納され
た読出しデータと追加書込みデータとから書込み期待値
データを作成して外部メモリに保持しておく。

【００８５】次に、外部制御装置からフラッシュメモリ
に対して消去コマンドとセクタアドレスが入力される。
すると、フラッシュメモリはメモリ内部の各回路を消去
モードに設定してから、入力されたアドレスをアドレス
レジスタに格納する（図１４のステップＳ２１，Ｓ２
２）。続いて開始コマンドが入力されると、上記アドレ
スレジスタに設定されたセクタアドレスに対応するメモ
リセルに対して、消去状態あるいは擬消去状態にするた
めのバイアス電圧を印加してしきい値を変化させる（ス
テップＳ２３）。その後、ベリファイ読出しを行なっ
て、確実にデータが消去されたか確認し、消去がなされ
ていないときはステップＳ２３へ戻って再度メモリセル
に対して消去パルスを印加する（ステップＳ２４，Ｓ２
５）。なお、ステップＳ２２〜２５の消去ベリファイ
は、通常の消去時に利用され、擬消去では使用されな
い。

【００８６】次に、外部制御装置からフラッシュメモリ
に対して書込みコマンドとセクタアドレスおよび書込み
期待値データが順次入力される。すると、フラッシュメ
モリはメモリ内部の各回路を書込みモードに設定してか
ら、入力されたアドレスをアドレスレジスタに、また書
込み期待値データをデータレジスタに格納する（図１５
のステップＳ３１，Ｓ３２，Ｓ３３）。続いて開始コマ
ンドが入力されると、上記アドレスレジスタに設定され
たセクタアドレスに対応するメモリセルに対して、書込
みパルスを印加してしきい値を変化させる（ステップＳ
３４）。その後、ベリファイ読出しを行なって、確実に
データの書込みがなされたか確認し、書込みがなされて
いないときはステップＳ３４へ戻って再度メモリセルに
対して書込みパルスを印加する（ステップＳ３５，Ｓ３
６）。

【００８７】以上、読出しコマンド、消去コマンドおよ
び書込みコマンドの３個の基本命令の組み合わせにより
作ったマクロ追加書込みコマンドについて説明したが、
図４の実施例に比べると、読出しデータをメモリチップ
外部に取り出すため、図４のステップＳ４に対する手順
の節約効果は薄れるものの、ワードディスターブを回避
し、消去命令を実行せずにできる追加書込みについては
実施例１と同様な効果が期待できる。

【００８８】図１６には、本発明の更に他の実施例を示
す。図１と同一の符号については、その詳細な説明は省
略する。この実施例は、上記実施例における退避エリア
となるレジスタ（データ退避レジスタ）２７と、外部制
御装置が行なっている書込み期待値データの演算を行な
う演算回路（追加書込み対応演算回路）２８とをフラッ
シュメモリ内部に設けるようにしたものである。この実
施例のシーケンサ２２は外部の制御装置から入力される
追加書込みコマンドを解読して、上記レジスタ２７およ
び演算回路２８を適当なタイミングで制御して追加書込
みを実行させる機能を有するように構成される。

【００８９】図１７には上記実施例のフラッシュメモリ
の応用例としてのメモリカードの構成を示す。メモリカ
ード１００は、複数のフラッシュメモリ１０とこれらの
リード・ライトを制御するコントローラユニット１１０
とによって構成されており、コントローラユニット１１
０とフラッシュメモリ１０とは、カード内に配設された
バス（図示省略）によって接続されており、コントロー
ラユニット１１０からフラッシュメモリ１０に対して、
上述の追加書込みコマンドその他のコマンドやセクタア
ドレス、書込みデータ、ライトイネーブル信号などの制
御信号がバスを介して供給される。１２０は、カードの
一側に沿って設けられた信号入出力や電源供給用の端子
兼コネクタである。

【００９０】実施例１や実施例２では、フラッシュメモ
リのメモリアレイと、命令を実行するためのコマンドシ
ーケンサが１チップ上に設けられた不揮発性メモリにつ
いて述べたが、その実現方法は、図１７のようにカード
形とすることもできる。このとき重要なことは、コント
ローラ１１０が少なくとも、図４で示した追加書込みコ
マンドの手順を含む不揮発性メモリシステムを構成する
ことである。

【００９１】メモリカード形態としたときの別の実施例
としては、コントローラ１１０を省略し、フラッシュメ
モリチップが複数搭載されたメモリカードと、これらの
メモリカードが接続可能とされるＣＰＵを含むパーソナ
ルコンピュータの形態も取り得る。この場合には、フラ
ッシュメモリの制御に必要な消去、書込み等の全てのコ
マンドはＣＰＵのプログラムとして含まれることとな
る。そして、そのコマンドには図４の追加書込みコマン
ド、または図１３〜１５の基本命令を組み合わせたマク
ロ書込みコマンドを用いることができる。

【００９２】以上説明したように、上記実施例において
は、所定の指令が与えられると、指定アドレスのセクタ
の記憶データを読み出してレジスタに退避させてから当
該セクタの一括消去を行ない、前記退避されたデータと
追加書込みしようとするデータとから実際の最終書込み
データ（書込み期待値データ）を形成して書込み動作を
行なうように構成したので、追加書込みの際にワード線
ディスターブによるメモリセルのしきい値の変動が回復
され、誤まったデータの読み出しを防止することができ
るという効果がある。

【００９３】また、選択セクタから読み出されたデータ
を内部レジスタに保持した状態で外部から追加書込みデ
ータが入力されると、書込み期待値データを自動的に内
部で形成してから書込み動作を行なうように構成したの
で、追加書込みという動作を通常の書込みよりも高速で
行なうことができ、しかも追加書込みにおけるソフトウ
ェアの負担を軽減することができるという効果がある。

【００９４】その結果、実施例のフラッシュメモリによ
れば、図２２に示すように、同一セクタ内にＯＳ情報や
セクタ管理情報等一般ユーザーに開放されていないシス
テム領域と、一般ユーザーが自由に書込みをできるユー
ザー領域とを混在して設けることができ、これによって
メモリの有効利用を図かることができる。このような記
憶方式のフラッシュメモリは、システム領域に所定のデ
ータが書き込まれ、ユーザー領域は未書込みの状態でユ
ーザーに提供され、ユーザーが書込みを行なう時は追加
書込みという動作で行なえるためである。なお、図２２
における管理データとしては、例えばパリティコードや
エラー訂正符号、当該セクタの書換え回数、等がセクタ
が不良ビットを含むか否かの情報、当該セクタを複数の
セクションに分割して各セクションごとに追加書込みを
可能な構成にした場合におけるセクションの使用／未使
用を示すセクション管理情報等がある。

【００９５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリアレイを２つのマットによって構
成した場合について説明したが、この発明はそれに限定
されず、偶数個のマットに分割した場合はもちろん１つ
のマットで構成されている場合にも適用することができ
る。

【００９６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、ＦＡＭＯ
Ｓを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体装置に広
く利用することができる。

【００９７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００９８】すなわち、この発明は、不揮発性半導体記
憶装置におけるワード線ディスターブによるメモリセル
のしきい値の変動を回復し、誤まったデータの読み出し
を防止することができるとともに、追加書込みという動
作を通常の書込みよりも高速で行なうことができ、しか
も追加書込みにおけるソフトウェアの負担を軽減するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るフラッシュメモリの一実施例の概
略を示す全体ブロック図である。

【図２】本発明に係るフラッシュメモリのメモリアレイ
の構成例を示す回路図である。

【図３】センスラッチ回路ＳＬＴおよびデータ反転回路
ＷＲＷの具体例を示す回路図である。

【図４】実施例のフラッシュメモリの追加書込み手順を
示すフローチャートである。

【図５】実施例のフラッシュメモリにおける追加書込み
時（前半）のメモリアレイ内の信号タイミングを示すタ
イミングチャートである。

【図６】実施例のフラッシュメモリにおける追加書込み
時（前半）のセンスラッチおよびデータ線のレベル変位
を示す波形図である。

【図７】実施例のフラッシュメモリにおける追加書込み
時（後半）のメモリアレイ内の信号タイミングを示すタ
イミングチャートである。

【図８】実施例のフラッシュメモリにおける追加書込み
時（後半）のセンスラッチおよびデータ線のレベル変位
を示す波形図である。

【図９】実施例のフラッシュメモリにおける追加書込み
時のメモリセルのしきい値の変化を示す説明図である。

【図１０】実施例のフラッシュメモリにおけるメモリセ
ルのしきい値の変化を示す説明図である。

【図１１】本発明に係るフラッシュメモリのメモリアレ
イの他の実施例を示す回路図である。

【図１２】図１１の実施例のフラッシュメモリにおける
メモリセルのしきい値の変化を示す説明図である。

【図１３】本発明に係るフラッシュメモリの第２の実施
例を説明する第１ステージの読出しコマンド実行手順を
示すフローチャートである。

【図１４】本発明に係るフラッシュメモリの第２の実施
例を説明する第２ステージの消去コマンド実行手順を示
すフローチャートである。

【図１５】本発明に係るフラッシュメモリの第２の実施
例を説明する第３ステージの書込みコマンド実行手順を
示すフローチャートである。

【図１６】本発明に係るフラッシュメモリの第３の実施
例の概略を示す全体ブロック図である。

【図１７】本発明に係るフラッシュメモリの応用例とし
てのメモリカードの概略構成図である。

【図１８】フラッシュメモリにおけるメモリセルの書込
み時の印加電圧の一例を示す断面図である。

【図１９】フラッシュメモリにおけるメモリセルの消去
時の印加電圧の一例を示す断面図である。

【図２０】従来のフラッシュメモリにおけるメモリセル
のしきい値の変化を示す説明図である。

【図２１】従来の他のフラッシュメモリにおけるメモリ
セルのしきい値の変化を示す説明図である。

【図２２】フラッシュメモリにおける追加書込み可能な
セクタの構成例を示す説明図である。

【図２３】実施例のフラッシュメモリにおけるメモリセ
ルのしきい値の変化を示す他の説明図である。

【図２４】図１１の実施例のフラッシュメモリにおける
メモリセルのしきい値の変化を示す他の説明図である。

【符号の説明】

１１ メモリアレイ １２ データレジスタ １３ 書換回路 １４ アドレスレジスタ １５ Ｘデコーダ ２１ コマンドレジスタ＆デコーダ ２２ シーケンサ ＳＬＴ センスラッチ回路 ＷＲＷデータ反転回路 ＤＬ データ線 ＷＬ ワード線 ＭＣ メモリセル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 仁 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 土屋 修 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 久保埜 昌次 東京都小平市上水本町五丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 しきい値電圧の第１状態と第２状態とに
   より情報を記憶する複数のメモリセルと、前記複数のメ
   モリセルのコントロールゲートに接続されるワード線と
   を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
   される命令に従って前記複数のメモリセルの消去および
   書込みの動作を所定の手順に従って制御するシーケンサ
   とを備えた不揮発性メモリシステムであって、 前記シーケンサの受ける前記命令として、複数のメモリ
   セルのしきい値電圧を一括して第１状態に変化させる消
   去コマンドと、前記複数のメモリセルのうちしきい値電
   圧が第１状態にあるメモリセルの少なくとも一つを選択
   的に第２状態に変化させる追加書込みコマンドとを含
   み、 前記追加書込みコマンドは、前記消去コマンドを実行せ
   ずに、複数回連続して実行可能であることを特徴とする
   不揮発性メモリシステム。
2. 【請求項２】 前記メモリアレイは、前記複数のメモリ
   セルのドレインのそれぞれに結合される複数のデータ線
   と、前記複数のデータ線に結合される入出力端子とをさ
   らに備え、 前記複数のメモリセルは、しきい値電圧が第１状態にあ
   る第１メモリセル群と第２状態にある第２メモリセル群
   とを有し、 前記シーケンサは、 前記命令として追加書込みコマンドが入力されると、 前記複数のメモリセルのしきい値電圧を前記第２状態か
   ら第１状態の電圧方向へ一括して変化させる第１のステ
   ップと、 前記第１メモリセル群のうち前記入出力端子から入力さ
   れるデータによって選択されたメモリセルのしきい値電
   圧を前記第２状態とするとともに、前記第２メモリセル
   群のしきい値電圧を第２状態とする第２のステップと、
   を実行することを特徴とする請求項１に記載の不揮発性
   メモリシステム。
3. 【請求項３】 前記第１ステップにおいて、前記第２メ
   モリセル群のしきい値電圧は、前記第１状態と前記第２
   状態との間にされることを特徴とする請求項２に記載の
   不揮発性メモリシステム。
4. 【請求項４】 前記シーケンサは、 前記命令として消去コマンドが入力されると、 前記ワード線に第１電圧を印加するとともに、複数のメ
   モリセルのソースに第２電圧が印加されるように設定
   し、 前記追加書込みコマンドが入力されたときの第１ステッ
   プでは、前記ワード線に前記第１電圧を印加するととも
   に、前記複数のメモリセルのソースに第２電圧が印加さ
   れるように設定し、 前記第２ステップでは、前記ワード線に第３電圧を印加
   するとともに前記選択された前記第１メモリセル群およ
   び前記メモリセルのソースに選択的に第４電圧が印加さ
   れるように設定し、 前記第１ステップの前記ワード線に前記第１電圧が印加
   される時間は、前記消去コマンドで前記ワード線に前記
   第１電圧が印加される時間よりも短いことを特徴とする
   請求項２に記載の不揮発性メモリシステム。
5. 【請求項５】 前記メモリアレイは、前記複数のメモリ
   セルのドレインのそれぞれに結合される複数のデータ線
   と、前記複数のデータ線に結合される複数のセンスラッ
   チ回路と、前記複数のデータ線に結合される入出力端子
   とをさらに備え、 前記複数のメモリセルは、しきい値電圧が第１状態にあ
   る第１メモリセル群と第２状態にある第２メモリセル群
   とを有し、 前記シーケンサは、 前記追加書込みコマンドが入力されると、 前記複数のセンスラッチ回路のそれぞれに、前記入出力
   端子から入力された書込みデータを保持させる第１のス
   テップと、 前記第１ステップの後、前記複数のメモリセルに記憶さ
   れた情報を対応するデータ線上に読み出すとともに、前
   記センスラッチ回路に保持された前記書込みデータとの
   演算を行い、演算結果を最終書込みデータとして前記セ
   ンスラッチ回路に再び保持させる第２のステップと、 前記データを前記センスラッチ回路に保持したまま前記
   複数のメモリセルのしきい値電圧を前記第２状態から第
   １状態の電圧方向へ一括して変化させる第３のステップ
   と、 前記複数のメモリセルのうち前記センスラッチ回路の前
   記最終書込みデータによって選択されるメモリセルのし
   きい値電圧を前記第２状態にする第４ステップとを実行
   することを特徴とする請求項１に記載の不揮発性メモリ
   システム。
6. 【請求項６】 前記第３ステップにおいて、前記第２メ
   モリセル群のしきい値電圧は、前記第１状態と前記第２
   状態との間にされることを特徴とする請求項５に記載の
   不揮発性メモリシステム。
7. 【請求項７】 しきい値電圧の第１状態と第２状態とに
   より情報を記憶する複数のメモリセルと、前記複数のメ
   モリセルのコントロールゲートに接続されるワード線と
   を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
   される命令に従って前記複数のメモリセルの消去および
   書込みの手順を制御するシーケンサとを備え、前記シー
   ケンサの受ける前記命令には、複数のメモリセルのしき
   い値電圧を一括して第１状態に変化させる消去コマンド
   と、前記複数のメモリセルのうちしきい値電圧が第１状
   態にあるメモリセルの少なくとも一つを選択的に第２状
   態に変化させる追加書込みコマンドとを含み、 前記複数のメモリセルのうち、しきい値電圧が第１状態
   にあるメモリセルを第１メモリセル群とし、しきい値電
   圧が第２状態にあるメモリセルを第２メモリセル群とす
   るときに、 前記シーケンサは、前記追加書込みコマンドが入力され
   ると、前記第２メモリセル群のしきい値電圧を前記第１
   状態と第２状態との間にする第１のステップを実行した
   後、前記第１メモリセル群の少なくとも一つを選択的に
   前記第２状態にするとともに、前記第２メモリセル群の
   メモリセルのしきい値電圧を前記第２状態とする第２の
   ステップを実行することを特徴とする不揮発性メモリシ
   ステム。
8. 【請求項８】 前記第１ステップにおいて、前記第２メ
   モリセル群のしきい値電圧を前記第１状態と前記第２状
   態との間にされるのと並行して、前記第１メモリセル群
   のメモリセルはそのしきい値電圧が前記第２状態から第
   １状態の電圧方向に変化させられることを特徴とする請
   求項７に記載の不揮発性メモリシステム。
9. 【請求項９】 しきい値電圧の第１状態と第２状態とに
   より情報を記憶する複数のメモリセルと、前記複数のメ
   モリセルのコントロールゲートに接続されるワード線と
   を有するメモリアレイと、 コマンド入力端子を有し、前記コマンド入力端子に入力
   される命令に従って前記複数のメモリセルの消去および
   書込みの動作を所定の手順に従って制御するシーケンサ
   とを備えた不揮発性メモリシステムであって、 前記シーケンサの受ける前記命令には、 前記複数のメモリセルのしきい値電圧を一括して第１状
   態に変化させる消去コマンドと、 前記複数のメモリセルに含まれる選択された第１メモリ
   セル群のしきい値電圧を前記第２状態に変化させるため
   に前記ワード線に第２電圧を印加する手順を含む第１書
   込みコマンドと、 前記複数のメモリセルのしきい値電圧を前記第２状態か
   ら第１状態の電圧方向に変化させるために前記ワード線
   に第１電圧を印加した後に、前記複数のメモリセルに含
   まれる選択された第２メモリセル群のしきい値電圧を前
   記第２状態に変化させるために前記ワード線に第２電圧
   を印加する手順を含む第２書込みコマンドとが含まれる
   ことを特徴とする不揮発性メモリシステム。
10. 【請求項１０】 前記消去コマンドにおいて前記第１電
    圧が印加される時間は、前記第２書込みコマンドにおい
    て前記第１電圧が印加される時間よりも短いことを特徴
    とする請求項９に記載の不揮発性メモリシステム。
11. 【請求項１１】 前記第１書込みコマンドが実行され、
    前記ワード線に第１電圧が印加される時、前記第１メモ
    リセル群の残りのメモリセルのしきい値は、前記第１状
    態から第２状態の電圧方向に変化を受けることを特徴と
    する請求項１０に記載の不揮発性メモリシステム。
12. 【請求項１２】 前記消去コマンドを実行せずに前記第
    ２書込みコマンドを連続して実行できる回数は、前記第
    １書込みコマンドを連続して実行できる回数よりも多い
    ことを特徴とする請求項９に記載の不揮発性メモリシス
    テム。
13. 【請求項１３】 前記メモリアレイおよび前記シーケン
    サが１個の半導体基板上に形成された半導体装置である
    ことを特徴とする請求項１〜１２に記載の不揮発性メモ
    リシステム。
14. 【請求項１４】 前記メモリアレイが１個の半導体基板
    上に形成された半導体メモリチップであり、前記シーケ
    ンサが他の半導体基板上に形成された半導体制御チップ
    に含まれ、複数の前記半導体メモリチップと前記半導体
    制御チップとが１個のカード状保持体に搭載されてなる
    ことを特徴とする請求項１〜１２に記載の不揮発性メモ
    リシステム。
15. 【請求項１５】 前記シーケンサは、前記命令に対応す
    る実行手順と条件とを格納するメモリを有することを特
    徴とする請求項１〜１４に記載の不揮発性メモリシステ
    ム。
16. 【請求項１６】 １つのトランジスタからなりしきい値
    電圧により情報を記憶する複数のメモリセルと、コマン
    ドが供給される端子を有し前記端子に供給されたコマン
    ドに従って前記複数のメモリセルを消去状態および書込
    み状態とするための動作を所定の手順に従って制御する
    シーケンサとが１個の半導体チップ上に形成されてなる
    不揮発性半導体メモリであって、 前記コマンドの中の１つによって前記シーケンサは、前
    記複数のメモリセルのしきい値電圧を一括して所定状態
    にするための制御と、前記１つのコマンドが供給される
    前に書込み状態であったメモリセルおよび前記１つのコ
    マンドが供給された後に前記複数のメモリセルの中の選
    択された少なくとも１つのメモリセルに対する書込み動
    作の制御とを行うことを特徴とする不揮発性半導体メモ
    リ。
17. 【請求項１７】 前記複数のメモリセルの各々は、対応
    するワード線に接続されていることを特徴とする請求項
    １６に記載の不揮発性半導体メモリ。
18. 【請求項１８】 データレジスタをさらに備え、前記デ
    ータレジスタには、前記１つのコマンドが供給された
    後、前記データレジスタは選択されたワード線に結合さ
    れたメモリセルから読み出されたデータおよび前記選択
    された少なくとも１つのメモリセルに書き込まれるべき
    データに基づいて、前記選択されたワード線に結合され
    たメモリセルへの書込み期待値データが格納されること
    を特徴とする請求項１７に記載の不揮発性半導体メモ
    リ。
19. 【請求項１９】 前記複数のメモリセルの各々は、しき
    い値電圧が第１状態のとき消去状態とされ、第２状態の
    とき書込み状態とされ、 前記１つのコマンドが供給されることによって、前記１
    つのコマンドが供給される前に書込み状態であったメモ
    リセルのしきい値電圧は前記第１状態と前記第２状態の
    間にされることを特徴とする請求項１８に記載の不揮発
    性半導体メモリ。
20. 【請求項２０】 前記複数のメモリセルの各々は、しき
    い値電圧が第１状態のとき消去状態とされ、第２状態の
    とき書込み状態とされ、 前記１つのコマンドが供給されることによって、選択さ
    れたメモリセルのしきい値電圧は前記第１状態にされる
    ことを特徴とする請求項１８に記載の不揮発性半導体メ
    モリ。