KR20030011542A - 페이지 복사 기능을 갖는 반도체 기억 장치 - Google Patents

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Abstract

복사원의 페이지 어드레스에 대응한 메모리 셀 어레이의 1페이지분의 메모리 셀로부터 판독된 데이터가 감지/래치 회로에 의해 감지되어, 래치된다. 이 감지/래치 회로는 복수의 래치 회로를 갖고, 이들 복수의 래치 회로는 컬럼 어드레스에 의해 어드레스 지정된다. 컬럼 어드레스에 의해 어드레스 지정된 래치 회로에 대하여 재기입용의 데이터가 공급되고, 이 어드레스 지정된 래치 회로에 의해 재기입용의 데이터가 래치됨으로써 데이터의 재기입이 행해진다. 데이터의 재기입 후의 1페이지분의 데이터는, 복사처(先)의 페이지 어드레스에 대응한 메모리 셀 어레이 내의 페이지에 기입된다.

Description

페이지 복사 기능을 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE COPYING FUNCTION}
본 발명은 메모리 셀 어레이의 임의의 영역에 기억되어 있는 데이터를 다른 영역에 기입하는 데이터의 복사 기능을 갖는 반도체 기억 장치에 관한 것으로, 특히 일괄 기입 단위가 큰 플래시 메모리에 관한 것이다.
불휘발성 메모리의 일종으로서 NAND 플래시 메모리가 알려져 있다. NAND 플래시 메모리에서는, 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 직렬로접속되어 NAND 셀이 구성된다. 그리고, 데이터 기입은 복수의 메모리 셀에 대하여 병렬로 행해지고, 소거는 복수의 NAND 셀로 이루어지는 블록 단위로 전기적으로 일괄적으로 행해진다. NAND 플래시 메모리에서의 데이터 기입은, 복수의 래치 회로를 포함하는 감지/래치 회로에 기입 데이터를 순차적으로 공급하고, 이 감지/래치 회로에 의해 래치된 데이터를 비트선을 통해 메모리 셀 어레이에 공급함으로써 행해진다.
여기서, 기입 데이터를 감지/래치 회로에 의해 래치시키는 이유는, NAND 플래시 메모리에서의 데이터 기입 방식이, 실효적인 속도를 빠르게 하기 위해 대량의 데이터를 일괄적으로 기입하는 방식이기 때문이다. NAND 플래시 메모리에서의 기입 단위는 1페이지로 불리고 있다. 통상, 1페이지는 워드선을 공통으로 하는 복수의 메모리 셀로 구성되어 있다.
그런데, NAND 플래시 메모리에서의 데이터 기입을 행하는 경우, 데이터 관리가 용이하기 때문에, 통상, 하나의 통합된 데이터가 하나의 블록에 기입된다. 이 때문에, 1블록당의 빈 영역이 매우 커져, 데이터 영역을 유효하게 활용할 수 없다.
도 1에서, 메모리 셀 어레이(51)에는 복수의 블록(52)이 형성된다. 또한, 각 블록(52) 중, 사선이 표시된 영역은 데이터가 기입되어 있는 영역을 나타내고, 그 이외는 데이터가 기입되어 있지 않은 빈 영역을 나타내고 있다.
따라서, NAND 플래시 메모리를 사용하는 경우, 한번 기입된 데이터 중, 임의의 블록 내의 1페이지분의 데이터가 판독되어, 감지/래치 회로에 의해 일시적으로 래치되고, 그 후, 감지/래치 회로에 의해 래치된 데이터가, 먼저 판독된 블록과는다른 블록의 빈 영역의 페이지에 기입됨으로써 메모리 공간이 유효하게 활용된다. 이러한 동작은 페이지 복사라고 불린다. 페이지 복사가 행해짐으로써 메모리 공간의 유효 활용을 도모할 수 있다.
그런데, NAND 플래시 메모리는, 도 2에 도시한 바와 같이, 통상의 데이터를 기억하는 데이터 영역(53)과, 이것과는 별도로 용장 영역(54)으로 불리는 메모리 공간을 갖는다. 이 용장 영역(54)은, 도 2에서 사선이 표시된 영역에 상당한다. 이 용장 영역(54)은 페이지마다 존재하고 있으며, 통상은 각 페이지의 데이터 기억 상태에 대응한 데이터를 기억하기 위해 사용된다. 예를 들면, 데이터의 오류 정정에 사용되는 Error Check Code(ECC)나, 대응하는 페이지의 데이터가 소거 가능한 것을 나타내는 데이터나, 대응하는 페이지의 데이터가 복사 데이터인 것을 나타내는 데이터 등, 그 페이지에 관한 상태를 용장 영역(54)에 기술하는 것이 가능하다.
페이지 복사가 행해지면, 복사원의 페이지로부터 판독된 데이터가, 용장 영역(54)의 데이터를 포함하여 그대로 복사처의 페이지에 기입된다. 이 때문에, 페이지 복사처에서는, 용장 영역(54)의 데이터는 그 페이지의 상태를 올바르게 반영하고 있지 않다. 페이지 복사하는 경우, 데이터 영역(53)의 데이터는 그대로 두고, 용장 영역(54)에 관해서는 데이터의 재기입을 행할 수 있도록 할 필요가 있다.
그러나, 종래에는, 페이지 복사 시에 일부의 데이터를 재기입할 수 없었다. 따라서, 페이지 복사 시에 일부의 데이터를 재기입할 수 있는 NAND 플래시 메모리가 요망되고 있다.
도 1은 종래의 NAND 플래시 메모리의 메모리 셀 어레이의 블록도.
도 2는 도 1의 NAND 플래시 메모리의 메모리 공간을 나타내는 도면.
도 3은 본 발명의 일 실시예에 따른 NAND 플래시 메모리의 블록도.
도 4는 도 3에서의 메모리 셀 어레이의 1블록분의 상세한 구성을 나타내는 회로도.
도 5는 도 3에서의 메모리 셀 어레이의 1개의 NAND 셀에 관계된 부분의 감지/래치 회로의 상세한 구성을 나타내는 회로도.
도 6은 도 3에서의 감지/래치 회로 내에 설치된 복수개의 래치 회로와 복수의 비트선과의 대응 관계를 모식적으로 나타내는 회로도.
도 7은 도 3의 NAND 플래시 메모리의 페이지 복사 동작 시의 흐름도.
도 8은 도 3의 NAND 플래시 메모리의 페이지 복사 동작 시의 주요부의 신호 파형도.
도 9는 도 3의 NAND 플래시 메모리의 페이지 복사 동작 시에 래치 회로군에 대하여 재기입용 데이터를 공급하는 상태를 모식적으로 나타내는 블록도.
도 10은 도 3의 NAND 플래시 메모리의 페이지 복사 동작 시에서의 래치 회로군 내의 일부의 데이터의 변화 상태를 나타내는 도면.
도 11은 도 3의 NAND 플래시 메모리의 페이지 복사 동작 전후의 1페이지분의 데이터의 위치 관계를 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : 감지/래치 회로
13 : 로우 디코더 회로
14 : I/O
15 : 컬럼 디코더 회로
16 : 어드레스 래치
17 : 커맨드 래치
18 : 커맨드 디코더
본 발명의 제1 특징에 따르면, 페이지 단위로 데이터 기입 및 판독이 행해지는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속되며, 상기 메모리 셀 어레이의 임의의 페이지로부터 판독되는 1페이지분의 데이터 중 적어도 그 일부의 데이터를 재기입하여 상기 메모리 셀 어레이의 다른 페이지에 기입하는 제어 회로를 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제2 특징에 따르면, 복수의 워드선, 복수의 비트선 및 이들 복수의 워드선과 비트선에 접속된 복수의 메모리 셀로 이루어지며, 하나의 워드선에 공통으로 접속된 복수의 메모리 셀로 이루어지는 페이지 단위로 데이터 기입 및 판독이 행해지는 메모리 셀 어레이와, 상기 복수의 워드선에 접속되며, 상기 복수의 워드선 중 임의의 워드선을 선택하여 상기 메모리 셀 어레이의 임의의 페이지를 선택하는 로우 디코더 회로와, 상기 복수의 비트선에 접속되며, 상기 메모리 셀 어레이로부터의 데이터 판독 시에는, 상기 메모리 셀 어레이로부터 판독되는 1페이지분의 데이터를 감지하여, 이 감지한 데이터를 래치하고, 상기 메모리 셀 어레이에 대한 데이터 기입 시에는, 래치하고 있는 1페이지분의 데이터를 상기 메모리 셀 어레이에 공급하여, 래치하고 있는 1페이지분의 데이터 중 임의의 데이터의 재기입이 행해지는 감지/래치 회로를 포함하는 반도체 기억 장치가 제공된다.
본 발명의 제3 특징에 따르면, 각각 복수의 메모리 셀을 포함하는 복수의 메모리 영역을 갖는 불휘발성 반도체 기억 장치의 임의의 메모리 영역의 복수의 메모리 셀로부터 병렬로 데이터를 판독하고, 상기 판독된 데이터를 복수의 래치 회로에의해 래치하여, 이 복수의 래치 회로에 의해 래치된 데이터 중 적어도 일부를 재기입하고, 상기 적어도 일부가 재기입된 데이터를, 상기 데이터를 판독한 메모리 영역과는 다른 메모리 영역의 복수의 메모리 셀에 기입하는 반도체 기억 장치의 동작 방법이 제공된다.
<실시예>
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 NAND 플래시 메모리의 전체 구성을 도시하는 블록도이다.
메모리 셀 어레이(11) 내에는 각각 복수의 워드선, 선택 게이트선 및 비트선이 형성되어 있다. 복수의 워드선과 비트선에는 복수의 메모리 셀이 접속되어 있다. 후술하지만, 이들 복수의 메모리 셀은 복수의 블록으로 분할되어 있다.
메모리 셀 어레이(11)에는, 감지/래치 회로(12)와, 상기 복수의 워드선 및 선택 게이트선을 선택 구동하는 로우 디코더 회로(13)가 접속되어 있다.
상기 감지/래치 회로(12)는 복수의 래치 회로를 갖고, 메모리 셀 어레이(11)로부터의 데이터 판독 시에는, 상기 비트선을 통해 판독되는 데이터를 감지하여, 감지한 데이터를 일시적으로 래치하고, 메모리 셀 어레이(11)에 대한 데이터 기입 시에, 기입 데이터를 일시적으로 래치하여, 상기 비트선을 통해 메모리 셀 어레이(11)에 공급한다. 상기 감지/래치 회로(12)에는 입출력 버퍼(I/O 버퍼)(14) 및 컬럼 디코더 회로(15)가 접속되어 있다. 데이터 판독 시에, 상기 감지/래치 회로(12)에 의해 래치되어 있는 판독 데이터 중, 컬럼 디코더 회로(15)의 디코드 출력에 따라 선택된 데이터가 입출력 버퍼(14)를 통해 메모리의 외부로 판독되고, 데이터 기입 시에는, 입출력 버퍼(14)를 통해 메모리의 외부로부터 공급되는 기입 데이터가, 컬럼 디코더 회로(15)의 디코드 출력에 따라 선택된 상기 감지/래치 회로(12) 내의 래치 회로로 보내어져 래치된다.
상기 로우 디코더 회로(13)는, 데이터 판독 시 및 기입 시에, 상기 메모리 셀 어레이(11) 내의 워드선 및 선택 게이트선을 선택 구동하여, 메모리 셀 어레이(11) 내의 1페이지분의 메모리 셀을 병렬로 선택한다.
어드레스 래치(16)는, 입출력 버퍼(14)에 접속되며, 입출력 버퍼(14)를 통해 입력되는 로우 어드레스 및 컬럼 어드레스를 래치한다. 래치된 로우 어드레스는 로우 디코더 회로(13)에 공급되고, 컬럼 어드레스는 컬럼 디코더 회로(15)에 공급된다.
커맨드 래치(17)는, 입출력 버퍼(14)에 접속되며, 입출력 버퍼(14)를 통해 입력되는 커맨드 입력을 래치한다. 커맨드 래치(17)에는 커맨드 디코더(18)가 접속되어 있다. 커맨드 디코더(18)는, 커맨드를 디코드하여 각종 제어 신호를 출력한다. 그리고, 커맨드 디코더(18)로부터 출력되는 제어 신호에 기초하여, 상기 감지/래치 회로(12), 로우 디코더 회로(13), 입출력 버퍼(14), 컬럼 디코더 회로(15), 어드레스 래치(16) 등의 동작이 제어된다.
또한, 플래시 메모리에는 상기 회로 외에, 데이터 기입 시 및 소거 시에 로우 디코더 회로(13)나 메모리 셀 어레이(11)에 공급하기 위한 고전압이나 중간 전압을 발생하는 고전압/중간 전압 발생 회로 등이 설치되어 있지만, 이들 회로는 도시를 생략한다.
도 4는 도 3의 메모리 셀 어레이(11)의 1블록분의 상세한 회로 구성을 감지/래치 회로(12)와 함께 도시하고 있다.
메모리 셀 어레이(11)의 하나의 블록 내에는 복수의 NAND 셀(21)이 형성되어 있다. 상기 각 NAND 셀(21)에는 각각, 제어 게이트와 부유 게이트를 갖는 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀 MC가 형성되어 있다. 이들 복수의 메모리 셀 MC는 소스, 드레인 간이 직렬로 접속되어 있다.
상기 각 NAND 셀(21)의 일단측 및 타단측에는, NAND 셀(21)을 선택하기 위한 제1 선택 트랜지스터 SGT1 및 제2 선택 트랜지스터 SGT2 각각의 일단이 접속되어 있다. 제1 선택 트랜지스터 SGT1의 타단은 복수의 비트선 BL 중 대응하는 것에 접속되고, 제2 선택 트랜지스터 SGT2의 타단은 소스선 SL에 공통으로 접속되어 있다.
하나의 블록 내의 복수의 NAND 셀(21)을 구성하는 복수의 메모리셀 MC의 제어 게이트는, 블록 내를 횡단하여 연장되어 형성된 복수의 워드선 WL 중 대응하는 것에 공통으로 접속되어 있다. 또한, 제1 선택 트랜지스터 SGT1의 선택 게이트 및 제2 선택 트랜지스터 SGT2의 선택 게이트는, 블록 내를 횡단하여 연장되어 형성된 제1 선택 게이트선 SG1 및 제2 선택 게이트선 SG2에 공통으로 접속되어 있다. 또한, 블록 내에서, 하나의 워드선에 그 제어 게이트가 공통으로 접속되어 있는 복수의 메모리 셀 MC에 의해 1페이지(22)가 구성되어 있다. 그리고, 데이터 기입 시에, 메모리 셀 어레이(21) 내의 메모리 셀은 이 1페이지 단위로 병렬로 기입이 행해진다.
도 5는 도 3에서의 1개의 NAND 셀(21)에 관계된 부분의 감지/래치 회로(12)의 상세한 회로 구성을 도시하고 있다. 비트선 BL은, 비트선 셀렉트용의 트랜지스터(31) 및 비트선 BL이 셀렉트될 때에 도통하도록 제어되는 트랜지스터(32)의 각 소스, 드레인 간을 직렬로 개재하여, 노드(33)에 접속되어 있다. 이 노드(33)와 전원 전위 Vcc의 공급 노드 사이에는, 노드(33)를 프리차지하기 위한 프리차지용의 트랜지스터(34)의 소스, 드레인 간이 삽입되어 있다.
한쪽의 출력 노드가 다른쪽의 입력 노드에 접속되는 바와 같이 입출력 노드가 서로 접속된 2개의 인버터(35, 36)는 래치 회로(37)를 구성하고 있다. 상기 래치 회로(37)는, 메모리 셀 MC로부터의 데이터 판독 시에는 메모리 셀 MC의 기억 데이터를 감지하여 래치하고, 메모리 셀 MC에 대한 데이터 기입 시에는 외부로부터 공급되는 기입용의 데이터를 래치한다. 상기 래치 회로(37) 내의 한쪽의 인버터(35)의 입력 노드는, 메모리 셀 MC로부터의 데이터 판독 시 및 기입 시에 도통하도록 제어되는 트랜지스터(38)의 소스, 드레인 간을 개재하여, 노드(33)에 접속되어 있다. 또한, 상기 래치 회로(37)의 다른쪽의 인버터(36)의 출력 노드는, 컬럼 셀렉트용의 트랜지스터(39)의 소스, 드레인 간을 개재하여 I/O선에 접속되고, 한쪽의 인버터(35)의 출력 노드는, 컬럼 셀렉트용의 트랜지스터(40)의 소스, 드레인 간을 개재하여 I/Ob선에 접속되어 있다. 상기 I/O선, I/Ob선은 모두 도 3에서의 입출력 버퍼(14)에 접속되어 있다.
NAND 회로(41) 및 인버터(42)로 이루어지는 회로는, 상기 컬럼 셀렉트용의 트랜지스터(39, 40)를 도통 제어하기 위한 제어 신호를 출력한다. 상기 NAND회로(41)에는 컬럼 데이터 회로(15)의 디코드 출력 신호 및 컬럼 셀렉트 인에이블 신호 CSLEN이 입력된다. 상기 NAND 회로(41)의 출력 신호는, 상기 인버터(42)를 개재하여 컬럼 셀렉트용의 트랜지스터(39, 40)의 각 게이트에 병렬로 입력된다.
도 6은 도 3에서의 감지/래치 회로(12) 내에 설치된 복수개의 래치 회로(37)와, 복수의 비트선 BL과의 대응 관계를 모식적으로 도시하고 있다. 감지/래치 회로(12) 내에서는, I/O 데이터의 병렬 비트수분, 즉 상기 I/O선과 I/Ob선으로 이루어지는 I/O선쌍의 수, 예를 들면 I/O 데이터의 병렬 비트수가 8비트이면 8개의 NAND 셀(21)마다 각각 8개의 래치 회로(37)가 설치되어 있다. 이들 각 8개의 래치 회로(37)는 직렬로 접속되어 래치 회로군(43)을 구성하고 있다. 그리고, 감지/래치 회로(12) 내에는, 래치 회로군(43)이 메모리 셀 어레이(11) 내의 컬럼의 수만큼 설치된다. 상기 각 래치 회로군(43)은, 메모리 셀 어레이(11)로부터의 데이터 판독 시에는 대응하는 메모리 셀로부터의 판독 데이터를 각각 일시적으로 래치하고, 데이터 기입 시에는, 입출력 버퍼(14)로부터 보내어지는 1바이트(8비트)분의 기입 데이터를 래치한다. 이들 복수의 래치 회로군(43)은 컬럼 어드레스에 따라 선택된다.
다음으로 상기한 바와 같은 구성의 메모리에서의 페이지 복사 동작에 대하여, 도 7 내지 도 11을 참조하여 설명한다.
우선, 복사원의 페이지를 지정하여 1페이지분의 데이터를 판독하는 페이지 데이터 판독 동작에 대하여 설명한다.
페이지 데이터 판독 동작에서는, 우선, 도 7에서의 단계 ST1에 나타낸 바와같이, 어드레스 입력 커맨드 "00h"가 커맨드 래치(17)에 의해 래치된다. 또한, 커맨드 "00h"의 「h」는 그 데이터가 16진 표시의 데이터인 것을 표시한다. 다음으로, 단계 ST2에 나타낸 바와 같이, 복사원 어드레스의 컬럼 어드레스 입력이 어드레스 래치(16)에 의해 래치되고, 계속해서 단계 ST3에 나타낸 바와 같이 복사원 어드레스의 로우 어드레스 입력이 어드레스 래치(16)에 의해 래치된다. 어드레스 입력 커맨드 및 복사원 어드레스가 래치될 때는, 도 8에 도시한 바와 같이, 커맨드 래치 인에이블 신호 CLE 및 어드레스 래치 인에이블 신호 ALE가 각각 "H" 레벨로 된다.
어드레스 래치(16)에서 래치된 컬럼 어드레스는 컬럼 디코더 회로(15)로 보내어지고, 로우 어드레스는 로우 디코더 회로(13)로 보내어진다. 이 후, 컬럼 디코더 회로(15) 및 로우 디코더 회로(13)의 출력에 의해, 데이터가 판독되는 메모리 셀 어레이(11)의 1페이지가 지정된다.
이 후, 단계 ST4에 나타낸 바와 같이, 판독 커맨드 "35h"가 커맨드 래치(17)에 의해 래치된다. 이 판독 커맨드가 입력된 후, 도 8에 도시한 바와 같이, 판독 인에이블 신호 RE에 동기하여, 메모리 셀 어레이(11) 내의 지정된 1페이지분의 메모리 셀로부터 데이터가 순차적으로 판독된다. 그리고, 판독된 1페이지분의 판독 데이터는 감지/래치 회로(12)에 의해 감지되어, 일시적으로 래치된다.
이 데이터 판독 동작을 도 5의 회로를 이용하여 설명한다. 우선, NAND 셀(21) 내에 형성된 복수개의 각 메모리 셀 MC 각각으로부터의 데이터 판독에 앞서서, 트랜지스터(34)가 도통되고, 노드(33)가 전원 전위 Vcc에 대응한 "H" 레벨로프리차지된다. 데이터 판독 시로 되면, 트랜지스터(31, 32)가 도통되어, 노드(33)의 "H" 레벨이 비트선 BL까지 전달된다. 비트선 BL의 전위는, NAND 셀(21) 내에서 선택된 메모리 셀 MC의 기억 데이터에 따라, 프리차지 레벨을 그대로 유지하거나 혹은 "L" 레벨로 방전되어 저하된다. 즉, 선택 메모리 셀의 기억 데이터에 따라 노드(33)의 전위가 결정된다.
또한, 트랜지스터(31, 32)가 도통되어, 노드(33)의 전위가 선택 메모리 셀의 기억 데이터에 따라 결정된 후에, 트랜지스터(38)가 도통되어, 노드(33)의 전위가 래치 회로(37)로 보내어진다. 여기서, 노드(33)의 전위가 예를 들면 "H" 레벨이면, 래치 회로(37)에서는 I/O측이 "H" 레벨, I/Ob측이 "L" 레벨로 되도록 데이터 감지가 행해지고, 이 감지된 데이터가 래치된다.
다음으로, 판독된 1페이지분의 데이터에 대하여, 재기입하고자 하는 컬럼 어드레스를 지정하여 데이터 입력을 행하는 데이터 재기입 동작에 대하여 설명한다.
데이터 재기입 동작에서는, 우선, 도 7에서의 단계 ST5에 나타낸 바와 같이, 재기입 커맨드 "85h"가 커맨드 래치(17)에 의해 래치된다. 다음으로, 단계 ST6에 도시한 바와 같이, 데이터를 재기입하는 래치 회로(37)에 대응한 복사처 어드레스의 컬럼 어드레스가 어드레스 래치(16)에 의해 래치된다. 계속해서, 단계 ST7에 도시한 바와 같이, 복사처 어드레스의 로우 어드레스가 어드레스 래치(16)에 의해 래치된다. 또한 계속해서, 단계 ST8에 나타낸 바와 같이, 재기입 데이터가 입출력 버퍼(14)를 개재하여 감지/래치 회로(12)에 입력된다.
이 때, 어드레스 래치(16)에 의해 래치된 컬럼 어드레스는 컬럼 디코더회로(15)로 보내어지고, 복사처의 페이지 어드레스 즉 로우 어드레스는 로우 디코더 회로(13)로 보내어진다. 입출력 버퍼(14)로부터의 재기입 데이터는 컬럼 디코더 회로(15)의 출력에 따라, 감지/래치 회로(12) 내의 복수개의 래치 회로군(43) 중의 1개로 보내어지고, 그 8개의 래치 회로(37)에서 데이터의 재기입이 순차적으로 행해진다.
이 데이터 재기입 동작을, 도 5의 회로를 이용하여 설명한다. 입출력 버퍼(14)로부터의 재기입 데이터는 데이터선 I/O, 데이터선 I/Ob로 전달된다. 또한, 컬럼 어드레스가 입력되는 컬럼 데이터 회로(15)의 디코드 출력이 "H" 레벨로 되고, 또한 컬럼 셀렉트 인에이블 신호 CSLEN이 "H" 레벨로 되면, NAND 회로(41)의 출력 신호가 "L" 레벨, 인버터(42)의 출력 신호가 "H" 레벨로 되어, 컬럼 셀렉트용의 트랜지스터(39, 40)가 도통된다. 이에 따라, 재기입용의 데이터가 래치 회로(37)에 공급되어, 래치 회로(37)의 데이터가 재기입된다.
예를 들면, 도 9에 도시한 바와 같이, 각각 8개의 래치 회로(37)로 이루어지는 래치 회로군(43)에 대하여 「0」∼「527」의 컬럼 어드레스가 할당되어 있는 것으로 한다. 그리고, 컬럼 어드레스 「527」이 지정되면, 도 9에 도시한 바와 같이 입출력 버퍼(14)로부터의 재기입 데이터가 컬럼 어드레스 「527」에 대응한 래치 회로군(43)에 입력된다. 래치 회로군(43)을 구성하는 8개의 래치 회로(37)는 직렬로 접속되어 있고, 도 8에 도시된 바와 같이, 컬럼 셀렉트 인에이블 신호 CSLEN이 "L" 레벨로부터 "H" 레벨로 연속적으로 8회 변화됨으로써, 8비트의 재기입 데이터가 8개의 래치 회로(37)의 단(端)으로부터 순차적으로 전송되어 래치된다. 그 결과, 이 래치 회로군(43) 내의 8개의 래치 회로(37)의 래치 데이터가 재기입 데이터로서 재기입된다. 이 때, 재기입할 필요가 없는 래치 회로군(43)의 데이터는 그대로 두고, 어드레스 입력 후에 재기입 데이터가 입력되는 래치 회로군(43)의 래치 데이터만이 재기입된다.
여기서, 도 10에 도시한 바와 같이, 컬럼 어드레스가 「0」∼「527」의 528가지 일 때에, 1페이지분의 데이터 중 컬럼 어드레스 「0」∼「511」의 영역이 데이터 영역이고, 컬럼 어드레스 「512」∼「527」의 영역이 용장 영역인 것으로 한다. 그리고, 메모리 셀 어레이(11)로부터의 데이터 판독 후에, 용장 영역의 컬럼 어드레스 「512」∼「527」에 대응한 16개의 래치 회로군(43)의 래치 데이터가 예를 들면 "01"인 경우에, 각각의 래치 회로군(43)에 "FF"의 재기입 데이터가 입력되면, 재기입 후에는 이들 래치 회로군(43)의 데이터가 "FF"로 변한다.
다음으로, 도 7에서의 단계 ST9에 나타낸 바와 같이, 재기입이 종료되었는지의 여부가 판정되고, 종료되지 않았으면, 재차 단계 ST5로 되돌아가, 래치 회로군(43)의 데이터가 재기입용의 데이터로서 재기입된다. 그리고, 단계 ST9에서 재기입이 종료되었다고 판정되면, 단계 ST10에 나타낸 바와 같이 기입 커맨드 "10h"가 커맨드 래치(17)에 의해 래치된다. 이 기입 커맨드가 래치되어, 디코드됨으로써, 래치 회로군(43)의 래치 데이터가 메모리 셀 어레이(11) 내의 복사처의 페이지에 기입된다. 이 기입 시의 복사처 페이지 어드레스는, 단계 ST7의 단계에서 이미 입력되어 있고, 이 복사처 페이지 어드레스에 대응한 로우 어드레스에 기초하여 메모리 셀 어레이(11) 내의 워드선이 선택 구동되어, 데이터 기입이 행해진다.
이러한 동작이 행해짐으로써, 도 11에 도시한 바와 같이, 예를 들면 메모리 셀 어레이(11) 내의 블록 MBL0 내의 1페이지(22a)의 데이터가 래치 회로군(43)에 의해 판독되고, 이 판독 데이터의 일부, 예를 들면 앞의 용장 영역의 데이터의 재기입이 행해진 후, 상기와는 다른 블록 MBL1 내의 1페이지(22b)에 기입된다.
또한, 상기 설명에서는 제1, 제2 선택 게이트선 SG1, SG2의 구동 방법에 대해서는 특별히 설명하지 않았지만, 대응하는 블록이 선택될 때는 로우 디코더 회로(13)의 출력에 따라 제1, 제2 선택 게이트선 SG1, SG2가 구동되고, 이에 의해 1블록 내의 모든 NAND 셀(21)에 접속되어 있는 제1, 제2 선택 트랜지스터 SGT1, SGT2가 도통하도록 제어된다. 이에 의해, 각 NAND 셀(21)의 일단은 각 제1 선택 트랜지스터 SGT1을 개재하여 대응하는 비트선 BL에 접속되고, 각 NAND 셀(21)의 타단은 각 제2 선택 트랜지스터 SGT2를 개재하여 소스선 SL에 접속된다. 데이터 판독 시에, 상기 소스선 SL에는 "L" 레벨에 대응한 저전위가 공급되고, 데이터 기입 시에 상기 소스선 SL은 전위적으로 부유 상태로 된다.
이와 같이 상기 실시예에 따르면, 대량의 데이터를 일괄적으로 기입하는 메모리에서, 1페이지에 기입된 데이터를 다른 페이지에 재기입할 때에, 복사한 데이터는 그대로 두고, 재기입이 필요한 데이터만 재기입하여 복사를 할 수 있다.
당업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들을 생성할 수 있다.
예를 들면, 상기 설명에서의 16진 표시의 커맨드 데이터는 어디까지나 일례이며, 그에 한정되는 것은 아니다. 또한, 상기 실시예에서는 메모리 셀 어레이의 1페이지분의 데이터를 판독한 후, 용장 영역의 판독 데이터를 재기입하여 다른 페이지에 기입하는 경우에 대해 설명하였지만, 이것은 용장 영역만이 아니라 데이터 영역의 판독 데이터를 재기입하도록 해도 된다. 이것은, 메모리 셀 어레이의 1페이지분의 데이터를 감지/래치 회로(12)에 의해 판독한 후, 감지/래치 회로(12)의 임의의 컬럼을 선택하고, 또한 재기입 데이터를 감지/래치 회로(12)에 공급함으로써, 감지/래치 회로(12)에 의해 판독한 1페이지분의 임의의 컬럼 데이터를 재기입하여, 다른 페이지에 기입할 수도 있다.
또한, 상기 실시예에서는, 반도체 기억 장치가 NAND 셀을 갖는 NAND 플래시 메모리인 경우에 대해 설명하였지만, 그 밖의 불휘발성 메모리, 예를 들면 NOR 셀형, DINOR 셀형, AND 셀형, 선택 트랜지스터를 갖는 NOR 셀형 등을 갖는 불휘발성 메모리에서도 용이하게 실시할 수 있다.
본 발명에 따르면, 대량의 데이터를 일괄적으로 기입하는 메모리에서, 1페이지에 기입된 데이터를 다른 페이지에 재기입할 때에, 복사한 데이터는 그대로 두고, 재기입이 필요한 데이터만 재기입하여 복사를 할 수 있다.

Claims (17)

  1. 페이지 단위로 데이터 기입 및 판독이 행해지는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 접속되며, 상기 메모리 셀 어레이의 임의의 페이지로부터 판독되는 1페이지분의 데이터 중 적어도 그 일부의 데이터를 재기입하여 상기 메모리 셀 어레이의 다른 페이지에 기입하는 제어 회로를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제어 회로는, 상기 메모리 셀 어레이의 임의의 페이지로부터 판독되는 상기 1페이지분의 데이터를 감지하여, 래치하는 감지/래치 회로를 포함하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 감지/래치 회로는 복수의 래치 회로를 포함하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 복수의 래치 회로는 어드레스가 지정되며, 지정된 래치 회로에서 데이터의 재기입이 행해지는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제어 회로는 상기 복수의 래치 회로를 어드레스 지정하는 래치 지정 회로를 포함하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 래치 지정 회로는 컬럼 디코더 회로인 반도체 기억 장치.
  7. 제1항에 있어서, 상기 제어 회로는 상기 메모리 셀 어레이의 페이지를 지정하는 페이지 지정 회로를 포함하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 페이지 지정 회로는 로우 디코더 회로(13)인 반도체 기억 장치.
  9. 제2항에 있어서, 상기 제어 회로는, 상기 감지/래치 회로에 접속되며, 이 감지/래치 회로에 의해 래치되어 있는 1페이지분의 데이터를 출력하고, 공급되는 기입 데이터를 감지/래치 회로에 공급하는 데이터 I/O 회로를 포함하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이는 복수의 불휘발성 트랜지스터가 직렬로 접속된 NAND 셀을 갖는 반도체 기억 장치.
  11. 복수의 워드선, 복수의 비트선 및 이들 복수의 워드선과 비트선에 접속된 복수의 메모리 셀로 이루어지고, 하나의 워드선에 공통으로 접속된 복수의 메모리 셀로 이루어지는 페이지 단위로 데이터 기입 및 판독이 행해지는 메모리 셀 어레이와,
    상기 복수의 워드선에 접속되며, 상기 복수의 워드선 중 임의의 워드선을 선택하여 상기 메모리 셀 어레이의 임의의 페이지를 선택하는 로우 디코더 회로와,
    상기 복수의 비트선에 접속되며, 상기 메모리 셀 어레이로부터의 데이터 판독 시에는, 상기 메모리 셀 어레이로부터 판독되는 1페이지분의 데이터를 감지하여, 이 감지한 데이터를 래치하고, 상기 메모리 셀 어레이에 대한 데이터 기입 시에는, 래치하고 있는 1페이지분의 데이터를 상기 메모리 셀 어레이에 공급하여, 래치하고 있는 1페이지분의 데이터 중 임의의 데이터의 재기입이 행해지는 감지/래치 회로
    를 포함하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 감지/래치 회로는 복수의 래치 회로를 포함하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 복수의 래치 회로를 어드레스 지정하는 래치 지정 회로를 포함하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 래치 지정 회로는 컬럼 디코더 회로인 반도체 기억 장치.
  15. 제11항에 있어서, 상기 복수의 메모리 셀은 각각 불휘발성 트랜지스터로 이루어지고, 복수의 불휘발성 트랜지스터가 직렬로 접속되어 NAND 셀을 구성하는 반도체 기억 장치.
  16. 제11항에 있어서, 상기 감지/래치 회로에 접속되며, 이 감지/래치 회로에 의해 래치하고 있는 1페이지분의 데이터를 출력하고, 공급되는 기입 데이터를 감지/래치 회로에 공급하는 데이터 I/O 회로를 더 포함하는 반도체 기억 장치.
  17. 각각 복수의 메모리 셀을 포함하는 복수의 메모리 영역을 갖는 불휘발성 반도체 기억 장치의 임의의 메모리 영역의 복수의 메모리 셀로부터 병렬로 데이터를 판독하며,
    상기 판독된 데이터를 복수의 래치 회로에 의해 래치하고, 이 복수의 래치 회로에 의해 래치된 데이터 중 적어도 일부를 재기입하며,
    상기 적어도 일부가 재기입된 데이터를, 상기 데이터를 판독한 메모리 영역과는 다른 메모리 영역의 복수의 메모리 셀에 기입하는 반도체 기억 장치의 동작 방법.
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