JP3323869B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- bit line
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- sense amplifier
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Description
【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。
【０００２】
【従来の技術】従来コンピュータシステムの記憶装置と
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。
【０００３】そこで近年ＥＥＰＲＯＭを用いた半導体メ
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。
【０００４】しかしＥＥＰＲＯＭは書き込み／消去回数
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。
【０００５】ＥＥＰＲＯＭのひとつとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常、この１ブロッ
クは独立に消去可能な最小単位となる。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常、この１ブロッ
クは独立に消去可能な最小単位となる。
【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。
【０００７】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳまたはＶＭを与える。ビット線
にＶＳＳが与えられたとき（”０”書き込み）、その電
位は選択メモリセルに伝達され、浮遊ゲートに電子注入
が生ずる。これによりその選択メモリセルのしきい値は
正方向にシフトする。通常この状態を”０”状態と定義
する。ビット線にＶＭが与えられた（”１”書き込み）
メモリセルには電子注入は起らず、従ってしきい値は変
化せず負に留まる。
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳまたはＶＭを与える。ビット線
にＶＳＳが与えられたとき（”０”書き込み）、その電
位は選択メモリセルに伝達され、浮遊ゲートに電子注入
が生ずる。これによりその選択メモリセルのしきい値は
正方向にシフトする。通常この状態を”０”状態と定義
する。ビット線にＶＭが与えられた（”１”書き込み）
メモリセルには電子注入は起らず、従ってしきい値は変
化せず負に留まる。
【０００８】データの読み出し動作はＮＡＮＤブロック
内の選択されたメモリセルの制御ゲートをＶＳＳとし
て、それ以外の制御ゲート及び選択ゲートをＶＣＣとし
選択メモリセルで電流が流れるか否かを検出することに
より行われる。読み出されたデータはセンスアンプ兼デ
ータラッチ回路にラッチされる。
内の選択されたメモリセルの制御ゲートをＶＳＳとし
て、それ以外の制御ゲート及び選択ゲートをＶＣＣとし
選択メモリセルで電流が流れるか否かを検出することに
より行われる。読み出されたデータはセンスアンプ兼デ
ータラッチ回路にラッチされる。
【０００９】ここで、ある１ページのデータを他のペー
ジに記憶し直す時の従来の方法を以下に示す。まずラン
ダムリード動作によって、センスアンプ兼ラッチ回路に
データをラッチする。次にページ読み出し動作によっ
て、データを外部のバッファメモリ回路に記憶する。次
に書き込み動作に移行し、センスアンプ兼ラッチ回路に
データをバッファメモリから転送し、書き込みを行な
う。
ジに記憶し直す時の従来の方法を以下に示す。まずラン
ダムリード動作によって、センスアンプ兼ラッチ回路に
データをラッチする。次にページ読み出し動作によっ
て、データを外部のバッファメモリ回路に記憶する。次
に書き込み動作に移行し、センスアンプ兼ラッチ回路に
データをバッファメモリから転送し、書き込みを行な
う。
【００１０】この時”１”データ（消去状態）について
ラッチ回路にラッチされるデータを考えると、読み出し
時には、プリチャージしたビット線電位はメモリセルが
Ｄタイプであるから、ＶＳＳレベルへ放電される。よっ
てセンスアンプ兼ラッチ回路のビット線側には”Ｌ”が
ラッチされる。また”１”データを書き込む時にはビッ
ト線に中間電位を送りトンネル電流を発生させないよう
にするために、センスアンプ兼ラッチ回路のビット線側
には”Ｈ”がラッチされる。
ラッチ回路にラッチされるデータを考えると、読み出し
時には、プリチャージしたビット線電位はメモリセルが
Ｄタイプであるから、ＶＳＳレベルへ放電される。よっ
てセンスアンプ兼ラッチ回路のビット線側には”Ｌ”が
ラッチされる。また”１”データを書き込む時にはビッ
ト線に中間電位を送りトンネル電流を発生させないよう
にするために、センスアンプ兼ラッチ回路のビット線側
には”Ｈ”がラッチされる。
【００１１】このように、”１”データを読み出す時と
書き込むときではセンスアンプ兼ラッチ回路には逆のデ
ータがラッチされていることになる。”０”データにつ
いても全く同様のことがいえる。このデータの反転がペ
ージデータを他のページに記憶し直すとき外部バッファ
メモリとの間でページ読み出しとページデータ転送を必
要とし、書き込み時間の増加を招いていた。
書き込むときではセンスアンプ兼ラッチ回路には逆のデ
ータがラッチされていることになる。”０”データにつ
いても全く同様のことがいえる。このデータの反転がペ
ージデータを他のページに記憶し直すとき外部バッファ
メモリとの間でページ読み出しとページデータ転送を必
要とし、書き込み時間の増加を招いていた。
【００１２】次に、図９をもとに、従来のＮＡＮＤ型Ｅ
ＥＰＲＯＭにおける書き込みベリファイ方式について説
明する。ＣＭＯＳフリップフロップからなるセンスアン
プ兼データラッチ回路（ＦＦ）があり、その第１の出力
がΦＦにより制御されるＥタイプｎチャネルＭＯＳトラ
ンジスタＱｎ７を介して、ビット線ＢＬｉに接続されて
いる。ビット線ＢＬｉとＶＣＣの間には、フリップフロ
ップＦＦの第１の出力により制御されるＥタイプｎチャ
ネルＭＯＳトランジスタＱｎ８と信号ΦＶにより制御さ
れるＥタイプｎチャネルＭＯＳトランジスタＱｎ９が直
列接続されている。またビット線をプリチャージするＥ
タイプｐチャネルＭＯＳトランジスタＱｐ５とビット線
を放電するＥタイプｎチャネルＭＯＳトランジスタＱｎ
１０が接続されている。またフリップフロップＦＦの第
２の出力を入力とする検知トランジスタＱｎ１１によっ
て、センスラインＶＤＴＣとＶＳＳが接続されている。
ＥＰＲＯＭにおける書き込みベリファイ方式について説
明する。ＣＭＯＳフリップフロップからなるセンスアン
プ兼データラッチ回路（ＦＦ）があり、その第１の出力
がΦＦにより制御されるＥタイプｎチャネルＭＯＳトラ
ンジスタＱｎ７を介して、ビット線ＢＬｉに接続されて
いる。ビット線ＢＬｉとＶＣＣの間には、フリップフロ
ップＦＦの第１の出力により制御されるＥタイプｎチャ
ネルＭＯＳトランジスタＱｎ８と信号ΦＶにより制御さ
れるＥタイプｎチャネルＭＯＳトランジスタＱｎ９が直
列接続されている。またビット線をプリチャージするＥ
タイプｐチャネルＭＯＳトランジスタＱｐ５とビット線
を放電するＥタイプｎチャネルＭＯＳトランジスタＱｎ
１０が接続されている。またフリップフロップＦＦの第
２の出力を入力とする検知トランジスタＱｎ１１によっ
て、センスラインＶＤＴＣとＶＳＳが接続されている。
【００１３】書き込み時に、”１”書き込みの場合はＦ
Ｆのビット線側ノードに”Ｈ”がラッチされ、ビット線
に中間電位が送られる。”０”書き込みの場合は、ＦＦ
のビット線側ノードに”Ｌ”がラッチされ、ビット線に
ＶＳＳが転送される。
Ｆのビット線側ノードに”Ｈ”がラッチされ、ビット線
に中間電位が送られる。”０”書き込みの場合は、ＦＦ
のビット線側ノードに”Ｌ”がラッチされ、ビット線に
ＶＳＳが転送される。
【００１４】書き込み確認動作はＱｎ７がＯＦＦ状態
で、まずプリチャージ信号／（ΦＰ）バー（ここで、／
は括弧内の信号値を反転させる因子を示す）が”Ｌ”と
なってビット線をＶＣＣにプリチャージする。この状態
では書き込みデータがＦＦに保持されている。この後選
択ゲート、制御ゲートが駆動される。ここで、メモリセ
ルがＤタイプであれば、ビット線がＶＳＳに放電され
る。またセルがＥタイプであれば、ビット線はＶＣＣレ
ベルを保つ。選択ゲート及び、制御ゲートがリセットさ
れた後、ベリファイ信号ΦＶが”Ｈ”となって、”１”
データが保持されているビット線はＶＣＣ−ＶＴＨに充
電される。その後ＦＦを構成するＣＭＯＳインバータを
非活性としたのち、Ｑｎ７をＯＮ状態とし、ビット線の
電位をセンスしラッチし、それを再書き込みのデータと
する。即ち”１”書き込みのビット線には”Ｈ”が、”
０”書き込みのビット線で、十分書き込みがなされたも
のには”Ｈ”がラッチされる。”０”書き込みのビット
線で、書き込み不十分なものに対してのみ”Ｌ”がラッ
チされている。再書き込みは全ＦＦのビット線側ノード
に”Ｈ”がラッチされた状態になるまで続く。
で、まずプリチャージ信号／（ΦＰ）バー（ここで、／
は括弧内の信号値を反転させる因子を示す）が”Ｌ”と
なってビット線をＶＣＣにプリチャージする。この状態
では書き込みデータがＦＦに保持されている。この後選
択ゲート、制御ゲートが駆動される。ここで、メモリセ
ルがＤタイプであれば、ビット線がＶＳＳに放電され
る。またセルがＥタイプであれば、ビット線はＶＣＣレ
ベルを保つ。選択ゲート及び、制御ゲートがリセットさ
れた後、ベリファイ信号ΦＶが”Ｈ”となって、”１”
データが保持されているビット線はＶＣＣ−ＶＴＨに充
電される。その後ＦＦを構成するＣＭＯＳインバータを
非活性としたのち、Ｑｎ７をＯＮ状態とし、ビット線の
電位をセンスしラッチし、それを再書き込みのデータと
する。即ち”１”書き込みのビット線には”Ｈ”が、”
０”書き込みのビット線で、十分書き込みがなされたも
のには”Ｈ”がラッチされる。”０”書き込みのビット
線で、書き込み不十分なものに対してのみ”Ｌ”がラッ
チされている。再書き込みは全ＦＦのビット線側ノード
に”Ｈ”がラッチされた状態になるまで続く。
【００１５】これは以下のようにして検知される。セン
スラインＶＤＴＣは全ＦＦの検知トランジスタが接続さ
れている。ＶＤＴＣはｐチャネルトランジスタに接続さ
れている。上述のラッチ終了後そのｎチャネルトランジ
スタが所定の時間活性化される。そのとき、全ビット書
き込みが完了していれば、検知トランジスタは全て、Ｏ
ＦＦ状態となっているので、ＶＤＴＣはＶＣＣに充電さ
れる。もし書き込み不足のセルが残っていると、そのビ
ット線に対応する検知トランジスタはＯＮ状態にあるの
で、ＶＤＴＣの電位はＶＳＳに低下していく。このＶＤ
ＴＣの電位を検知することによって、書き込みが終了し
たかどうか、一括で（即ちアドレスを変えて、全ビット
読み出すのではなく）検知することができる。
スラインＶＤＴＣは全ＦＦの検知トランジスタが接続さ
れている。ＶＤＴＣはｐチャネルトランジスタに接続さ
れている。上述のラッチ終了後そのｎチャネルトランジ
スタが所定の時間活性化される。そのとき、全ビット書
き込みが完了していれば、検知トランジスタは全て、Ｏ
ＦＦ状態となっているので、ＶＤＴＣはＶＣＣに充電さ
れる。もし書き込み不足のセルが残っていると、そのビ
ット線に対応する検知トランジスタはＯＮ状態にあるの
で、ＶＤＴＣの電位はＶＳＳに低下していく。このＶＤ
ＴＣの電位を検知することによって、書き込みが終了し
たかどうか、一括で（即ちアドレスを変えて、全ビット
読み出すのではなく）検知することができる。
【００１６】以上のように書き込み確認動作は一括で検
知可能であった。ここで従来の消去の確認動作について
説明する。消去の場合は上記の書き込み確認動作と同じ
方法がとれない。なぜなら消去したのちセルデータを読
み出すと正しく消去されたもののＦＦはビット線側ノー
ドに”Ｌ”がラッチされ、検知トランジスタをＯＮさせ
てしまい、一括検知ができないためである。よって従来
消去の確認動作はページ読み出しによって、チップ外部
にデータを読み出し、消去されているかを確認してい
た。
知可能であった。ここで従来の消去の確認動作について
説明する。消去の場合は上記の書き込み確認動作と同じ
方法がとれない。なぜなら消去したのちセルデータを読
み出すと正しく消去されたもののＦＦはビット線側ノー
ドに”Ｌ”がラッチされ、検知トランジスタをＯＮさせ
てしまい、一括検知ができないためである。よって従来
消去の確認動作はページ読み出しによって、チップ外部
にデータを読み出し、消去されているかを確認してい
た。
【００１７】以上のように従来消去の確認動作にはペー
ジ読み出しを必要とするため時間がかかるという問題が
あった。
ジ読み出しを必要とするため時間がかかるという問題が
あった。
【００１８】
【発明が解決しようとする課題】以上のようにＮＡＮＤ
型ＥＥＰＲＯＭを用いた従来の不揮発性半導体メモリ装
置では、”１”データを読み出すときと書き込むときで
は、メモリセルアレイのビット線の一端に接続されたセ
ンスアンプ兼ラッチ回路には逆のデータがラッチされ
る。このことは”０”データについても全く同様であ
る。このため、このデータの反転が或るページのデータ
を他のページに記憶し直すとき外部バッファメモリとの
間でページ読み出しとページデータ転送を必要とし、書
き込み時間の増加を招くという問題があった。また、消
去の確認動作の際についても、ページ読み出しによって
外部にデータを読み出し、消去されているか否かを確認
する必要があったため、上記と同様に時間の増加を招く
という問題があった。
型ＥＥＰＲＯＭを用いた従来の不揮発性半導体メモリ装
置では、”１”データを読み出すときと書き込むときで
は、メモリセルアレイのビット線の一端に接続されたセ
ンスアンプ兼ラッチ回路には逆のデータがラッチされ
る。このことは”０”データについても全く同様であ
る。このため、このデータの反転が或るページのデータ
を他のページに記憶し直すとき外部バッファメモリとの
間でページ読み出しとページデータ転送を必要とし、書
き込み時間の増加を招くという問題があった。また、消
去の確認動作の際についても、ページ読み出しによって
外部にデータを読み出し、消去されているか否かを確認
する必要があったため、上記と同様に時間の増加を招く
という問題があった。
【００１９】本発明は以上のような問題に鑑みてなされ
たもので、ページデータの他のページへのコピー処理又
は消去ベリファイ動作等の所要の処理動作を外部へのデ
ータの読み出し、再転送を不要として高速に行うことが
できる不揮発性半導体メモリ装置を提供することを目的
とする。
たもので、ページデータの他のページへのコピー処理又
は消去ベリファイ動作等の所要の処理動作を外部へのデ
ータの読み出し、再転送を不要として高速に行うことが
できる不揮発性半導体メモリ装置を提供することを目的
とする。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、メモリセルアレイと、前記メモ
リセルアレイからのデータ読み出し、及び同メモリセル
アレイへのデータ書き込みに使用されるセンスアンプ兼
ラッチ回路と、前記メモリセルアレイの第一の領域のデ
ータの反転データを前記センスアンプ兼ラッチ回路にラ
ッチする反転データ読み出し手段とを具備し、前記反転
データ読み出し手段でラッチしたデータを書き込み用デ
ータとして、前記メモリセルアレイの第二の領域に書き
込むことによって前記第一の領域のデータを前記第二の
領域にコピーすることを要旨とする。
に、本発明は、第１に、メモリセルアレイと、前記メモ
リセルアレイからのデータ読み出し、及び同メモリセル
アレイへのデータ書き込みに使用されるセンスアンプ兼
ラッチ回路と、前記メモリセルアレイの第一の領域のデ
ータの反転データを前記センスアンプ兼ラッチ回路にラ
ッチする反転データ読み出し手段とを具備し、前記反転
データ読み出し手段でラッチしたデータを書き込み用デ
ータとして、前記メモリセルアレイの第二の領域に書き
込むことによって前記第一の領域のデータを前記第二の
領域にコピーすることを要旨とする。
【００２１】第２に、上記第１の構成において、前記メ
モリセルアレイが複数個ある場合、前記反転データ読み
出し手段は、前記被コピーデータのコピー先のアドレス
に応じて、前記センスアンプ兼ラッチ回路に前記コピー
データの反転データをラッチするか或いは、非反転デー
タをラッチするかのいずれか一方の動作を選択すること
を要旨とする。
モリセルアレイが複数個ある場合、前記反転データ読み
出し手段は、前記被コピーデータのコピー先のアドレス
に応じて、前記センスアンプ兼ラッチ回路に前記コピー
データの反転データをラッチするか或いは、非反転デー
タをラッチするかのいずれか一方の動作を選択すること
を要旨とする。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
る。
【００２８】図１は本発明の第１実施例に係るＮＡＮＤ
型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対し、データ書き込み、読み出し、書き
込み及び消去ベリファイを行うためのラッチ手段として
のセンスアンプ兼ラッチ回路２が設けられている。メモ
リセルアレイ１は複数個のページからなるブロックに分
割され、このブロックがデータ記憶領域となるように構
成されている。センスアンプ兼ラッチ回路２はデータ入
出力バッファ６につながり、アドレスバッファ４からの
アドレス信号をうけるカラムデコーダ３の出力を入力と
して受けるようになっている。またメモリセルアレイ１
に対して、制御ゲート及び選択ゲートを制御するために
ロウデコーダ５が設けられ、メモリセルアレイ１が形成
されるｐ型基板（またはｐ型ウェル）の電位を制御する
ための基板電位制御回路７が設けられている。
型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対し、データ書き込み、読み出し、書き
込み及び消去ベリファイを行うためのラッチ手段として
のセンスアンプ兼ラッチ回路２が設けられている。メモ
リセルアレイ１は複数個のページからなるブロックに分
割され、このブロックがデータ記憶領域となるように構
成されている。センスアンプ兼ラッチ回路２はデータ入
出力バッファ６につながり、アドレスバッファ４からの
アドレス信号をうけるカラムデコーダ３の出力を入力と
して受けるようになっている。またメモリセルアレイ１
に対して、制御ゲート及び選択ゲートを制御するために
ロウデコーダ５が設けられ、メモリセルアレイ１が形成
されるｐ型基板（またはｐ型ウェル）の電位を制御する
ための基板電位制御回路７が設けられている。
【００２９】ベリファイ終了検知回路８はセンスアンプ
兼ラッチ回路２にラッチされているデータを検知しベリ
ファイ終了信号を出力する。ベリファイ終了信号はデー
タ入出力バッファ６を通じて外部に出力される。
兼ラッチ回路２にラッチされているデータを検知しベリ
ファイ終了信号を出力する。ベリファイ終了信号はデー
タ入出力バッファ６を通じて外部に出力される。
【００３０】図２にセンスアンプ兼ラッチ回路２とメモ
リセルアレイ１及びベリファイ終了検出回路８との接続
関係を示す。なお、図２において前記図９における回路
素子等と同一ないし均等のものは前記と同一符号を以っ
て示し、重複した説明を省略する。図２の回路では、ビ
ット線ＢＬｉとＶＣＣ又はＶＳＳレベルの間に、フリッ
プフロップＦＦの第１の出力により制御されるＥタイプ
ｎチャネルＭＯＳトランジスタＱｎ８と信号ΦＶにより
制御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
９が直列接続されている。
リセルアレイ１及びベリファイ終了検出回路８との接続
関係を示す。なお、図２において前記図９における回路
素子等と同一ないし均等のものは前記と同一符号を以っ
て示し、重複した説明を省略する。図２の回路では、ビ
ット線ＢＬｉとＶＣＣ又はＶＳＳレベルの間に、フリッ
プフロップＦＦの第１の出力により制御されるＥタイプ
ｎチャネルＭＯＳトランジスタＱｎ８と信号ΦＶにより
制御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
９が直列接続されている。
【００３１】次に、上述のように構成された不揮発性半
導体メモリ装置におけるページからページへのコピー処
理動作を説明する。
導体メモリ装置におけるページからページへのコピー処
理動作を説明する。
【００３２】まずコピー元のメモリセルのデータを読み
出す。ΦＦを”Ｈ”の状態で、ΦＳＰを”Ｈ”、ΦＳＮ
を”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”Ｌ”としてＣ2
ＭＯＳインバータを非活性としたのち、／（ΦＰ）を”
Ｌ”としてビット線をＶＣＣにプリチャージする。次に
選択された制御ゲートをＶＳＳに非選択の制御ゲートを
ＶＣＣに、選択された選択ゲートをＶＣＣに一定時間保
持する。ここで、選択されたメモリセルが消去されてお
り、負のしきい値を持っていれば、セル電流が流れ、ビ
ット線はＶＳＳに放電される。
出す。ΦＦを”Ｈ”の状態で、ΦＳＰを”Ｈ”、ΦＳＮ
を”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”Ｌ”としてＣ2
ＭＯＳインバータを非活性としたのち、／（ΦＰ）を”
Ｌ”としてビット線をＶＣＣにプリチャージする。次に
選択された制御ゲートをＶＳＳに非選択の制御ゲートを
ＶＣＣに、選択された選択ゲートをＶＣＣに一定時間保
持する。ここで、選択されたメモリセルが消去されてお
り、負のしきい値を持っていれば、セル電流が流れ、ビ
ット線はＶＳＳに放電される。
【００３３】次にΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”とし
ビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。／（ΦＰ）を”Ｌ”にし、全ビット線をＶＣＣに
プリチャージする。／（ΦＰ）を”Ｈ”にしてビット線
をフローティングにする。
ビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。／（ΦＰ）を”Ｌ”にし、全ビット線をＶＣＣに
プリチャージする。／（ΦＰ）を”Ｈ”にしてビット線
をフローティングにする。
【００３４】次にΦＶを”Ｈ”にし、ＶＣＣ又はＶＳＳ
の配線はＶＳＳにする。このときセンスアンプ兼ラッチ
回路のビット線側ノードに”Ｈ”がラッチされているビ
ット線はＱｎ８，Ｑｎ９がいずれもＯＮ状態になるの
で、ＶＳＳに放電される。（ＶＳＳに特に限定する必要
はない。”Ｌ”レベルと判定できる低い正の電位でもよ
い）またセンスアンプ兼ラッチ回路のビット線側ノード
に”Ｌ”がラッチされているビット線はＱｎ８がＯＦＦ
状態になるのでＶＣＣを保つ。
の配線はＶＳＳにする。このときセンスアンプ兼ラッチ
回路のビット線側ノードに”Ｈ”がラッチされているビ
ット線はＱｎ８，Ｑｎ９がいずれもＯＮ状態になるの
で、ＶＳＳに放電される。（ＶＳＳに特に限定する必要
はない。”Ｌ”レベルと判定できる低い正の電位でもよ
い）またセンスアンプ兼ラッチ回路のビット線側ノード
に”Ｌ”がラッチされているビット線はＱｎ８がＯＦＦ
状態になるのでＶＣＣを保つ。
【００３５】次にΦＶを”Ｌ”にする。ΦＳＰを”
Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”
Ｌ”としてＣ2 ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。ΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”
としビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮ
を”Ｈ”とすることによってデータをラッチする。
Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”
Ｌ”としてＣ2 ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。ΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”
としビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮ
を”Ｈ”とすることによってデータをラッチする。
【００３６】以上のごとく動作させると始めラッチした
データの反転データをラッチすることが可能である。
データの反転データをラッチすることが可能である。
【００３７】次にこのラッチ状態のまま書き込み動作に
移行する。センスアンプ兼ラッチ回路のＶＭＢをＶＣＣ
から中間電位に上げる。ビット線側ノードに”Ｈ”がラ
ッチされていたビット線は中間電位に、ビット線側ノー
ドに”Ｌ”がラッチされていたビット線はＶＳＳにな
り、選択制御ゲートにＶＰＰが印加される。
移行する。センスアンプ兼ラッチ回路のＶＭＢをＶＣＣ
から中間電位に上げる。ビット線側ノードに”Ｈ”がラ
ッチされていたビット線は中間電位に、ビット線側ノー
ドに”Ｌ”がラッチされていたビット線はＶＳＳにな
り、選択制御ゲートにＶＰＰが印加される。
【００３８】次に書き込みベリファイ動作について説明
する。
する。
【００３９】書き込み確認動作はＱｎ７がＯＦＦ状態
で、まずプリチャージ信号／（ΦＰ）が”Ｌ”となって
ビット線をＶＣＣにプリチャージする。この状態では書
き込みデータがＦＦに保持されている。この後選択ゲー
ト、制御ゲートが駆動される。ここで、メモリセルがＤ
タイプであれば、ビット線がＶＳＳに放電される。また
メモリセルがＥタイプであれば、ビット線はＶＣＣレベ
ルを保つ。選択ゲート及び、制御ゲートがリセットされ
た後、ベリファイ信号ΦＶが”Ｈ”となって、”１”デ
ータが保持されているビット線はＶＣＣ−ＶＴＨに充電
される。ＶＣＣ又はＶＳＳの配線はＶＣＣである。その
後ＦＦを構成するＣＭＯＳインバータを非活性としたの
ち、Ｑｎ７をＯＮ状態とし、ビット線の電位をセンスし
ラッチし、それを再書き込みのデータとする。即ち”
１”書き込みのビット線には”Ｈ”が、”０”書き込み
のビット線で、十分書き込みがなされたものには”Ｈ”
がラッチされる。”０”書き込みのビット線で、書き込
み不十分なものに対してのみ”Ｌ”がラッチされてい
る。再書き込みは全ＦＦのビット線側ノードに”Ｈ”が
ラッチされた状態になるまで続く。これは以下のように
して検知される。センスラインＶＤＴＣは全ＦＦの検知
トランジスタが接続されている。ＶＤＴＣはｎチャネル
トランジスタに接続されている。上述のラッチ終了後そ
のｐチャネルトランジスタが所定の時間活性化される。
そのとき、全ビット書き込みが完了していれば、検知ト
ランジスタはすべて、ＯＦＦ状態となっているので、Ｖ
ＤＴＣはＶＣＣに充電される。もし書き込み不足のセル
が残っていると、そのビット線に対応する検知トランジ
スタはＯＮ状態にあるので、ＶＤＴＣの電位はＶＳＳに
低下していく。このＶＤＴＣの電位を検知することによ
って、書き込みが終了したかどうか、一括で（すなわち
アドレスを変えて、全ビット読み出すのではなく）検知
する事ができる。
で、まずプリチャージ信号／（ΦＰ）が”Ｌ”となって
ビット線をＶＣＣにプリチャージする。この状態では書
き込みデータがＦＦに保持されている。この後選択ゲー
ト、制御ゲートが駆動される。ここで、メモリセルがＤ
タイプであれば、ビット線がＶＳＳに放電される。また
メモリセルがＥタイプであれば、ビット線はＶＣＣレベ
ルを保つ。選択ゲート及び、制御ゲートがリセットされ
た後、ベリファイ信号ΦＶが”Ｈ”となって、”１”デ
ータが保持されているビット線はＶＣＣ−ＶＴＨに充電
される。ＶＣＣ又はＶＳＳの配線はＶＣＣである。その
後ＦＦを構成するＣＭＯＳインバータを非活性としたの
ち、Ｑｎ７をＯＮ状態とし、ビット線の電位をセンスし
ラッチし、それを再書き込みのデータとする。即ち”
１”書き込みのビット線には”Ｈ”が、”０”書き込み
のビット線で、十分書き込みがなされたものには”Ｈ”
がラッチされる。”０”書き込みのビット線で、書き込
み不十分なものに対してのみ”Ｌ”がラッチされてい
る。再書き込みは全ＦＦのビット線側ノードに”Ｈ”が
ラッチされた状態になるまで続く。これは以下のように
して検知される。センスラインＶＤＴＣは全ＦＦの検知
トランジスタが接続されている。ＶＤＴＣはｎチャネル
トランジスタに接続されている。上述のラッチ終了後そ
のｐチャネルトランジスタが所定の時間活性化される。
そのとき、全ビット書き込みが完了していれば、検知ト
ランジスタはすべて、ＯＦＦ状態となっているので、Ｖ
ＤＴＣはＶＣＣに充電される。もし書き込み不足のセル
が残っていると、そのビット線に対応する検知トランジ
スタはＯＮ状態にあるので、ＶＤＴＣの電位はＶＳＳに
低下していく。このＶＤＴＣの電位を検知することによ
って、書き込みが終了したかどうか、一括で（すなわち
アドレスを変えて、全ビット読み出すのではなく）検知
する事ができる。
【００４０】以上のような動作によってページからペー
ジへのコピーが外部にデータを読みだすことなく達成さ
れる。そして本実施例のセンスアンプ兼ラッチ回路は、
従来ＶＣＣに固定であった配線をＶＣＣとＶＳＳレベル
の切り替えが可能なものにするだけでよいので、僅かな
ロジックの変更だけで実現できる。
ジへのコピーが外部にデータを読みだすことなく達成さ
れる。そして本実施例のセンスアンプ兼ラッチ回路は、
従来ＶＣＣに固定であった配線をＶＣＣとＶＳＳレベル
の切り替えが可能なものにするだけでよいので、僅かな
ロジックの変更だけで実現できる。
【００４１】次に消去の確認動作について、図３のタイ
ミングチャートをもとに説明する。消去動作では、セル
が形成される基板（またはｐウェル）に高電圧（例えば
２０Ｖ）を与え、制御ゲートにはＶＳＳを与える。これ
によってメモリセルのしきい値は負の方向にシフトす
る。次いで、前述とほぼ同様の動作により、メモリセル
のデータを読み出す。即ち、ΦＦを”Ｈ”の状態で、ま
ずΦＳＰを”Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、
ΦＲＮを”Ｌ”としてＣ2 ＭＯＳインバータを非活性と
したのち、ΦＰＢを”Ｌ”としてビット線をＶＣＣにプ
リチャージする。次に選択された制御ゲートをＶＳＳに
非選択の制御ゲートをＶＣＣに、選択された選択ゲート
をＶＣＣに一定時間保持する。ここで、選択されたメモ
リセルが消去されており、負のしきい値を持っていれ
ば、セル電流が流れ、ビット線はＶＳＳに放電される。
ミングチャートをもとに説明する。消去動作では、セル
が形成される基板（またはｐウェル）に高電圧（例えば
２０Ｖ）を与え、制御ゲートにはＶＳＳを与える。これ
によってメモリセルのしきい値は負の方向にシフトす
る。次いで、前述とほぼ同様の動作により、メモリセル
のデータを読み出す。即ち、ΦＦを”Ｈ”の状態で、ま
ずΦＳＰを”Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、
ΦＲＮを”Ｌ”としてＣ2 ＭＯＳインバータを非活性と
したのち、ΦＰＢを”Ｌ”としてビット線をＶＣＣにプ
リチャージする。次に選択された制御ゲートをＶＳＳに
非選択の制御ゲートをＶＣＣに、選択された選択ゲート
をＶＣＣに一定時間保持する。ここで、選択されたメモ
リセルが消去されており、負のしきい値を持っていれ
ば、セル電流が流れ、ビット線はＶＳＳに放電される。
【００４２】次にΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”とし
てビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。／（ΦＰ）を”Ｌ”にし、全ビット線をＶＣＣに
プリチャージする。／（ΦＰ）を”Ｈ”にしてビット線
をフローティングにする。
てビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。／（ΦＰ）を”Ｌ”にし、全ビット線をＶＣＣに
プリチャージする。／（ΦＰ）を”Ｈ”にしてビット線
をフローティングにする。
【００４３】次にΦＶを”Ｈ”にする。このときセンス
アンプ兼ラッチ回路のビット線側ノードに”Ｈ”がラッ
チされているビット線はＱｎ８，Ｑｎ９がいずれもＯＮ
状態になるので、ＶＳＳに放電される。（ＶＳＳに特に
限定する必要はない。”Ｌ”レベルと判定できる低い正
の電位でもよい）またセンスアンプ兼ラッチ回路のビッ
ト線側ノードに”Ｌ”がラッチされているビット線はＱ
ｎ８がＯＦＦ状態になるのでＶＣＣを保つ。
アンプ兼ラッチ回路のビット線側ノードに”Ｈ”がラッ
チされているビット線はＱｎ８，Ｑｎ９がいずれもＯＮ
状態になるので、ＶＳＳに放電される。（ＶＳＳに特に
限定する必要はない。”Ｌ”レベルと判定できる低い正
の電位でもよい）またセンスアンプ兼ラッチ回路のビッ
ト線側ノードに”Ｌ”がラッチされているビット線はＱ
ｎ８がＯＦＦ状態になるのでＶＣＣを保つ。
【００４４】次にΦＶを”Ｌ”にする。ΦＳＰを”
Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”
Ｌ”としてＣ2 ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。ΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”
としビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮ
を”Ｈ”とすることによってデータをラッチする。
Ｈ”、ΦＳＮを”Ｌ”、ΦＲＰを”Ｈ”、ΦＲＮを”
Ｌ”としてＣ2 ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。ΦＳＰを”Ｌ”、ΦＳＮを”Ｈ”
としビット線電位を検知し、ΦＲＰを”Ｌ”、ΦＲＮ
を”Ｈ”とすることによってデータをラッチする。
【００４５】以上のごとく動作させると始めラッチした
データの反転データをラッチすることが可能である。
データの反転データをラッチすることが可能である。
【００４６】その後検知トランジスタを用いて、ベリフ
ァイが完了したか確認する。もしすべてのセルが負のし
きい値を持つならば、ＶＤＴＣは”Ｈ”になる。この場
合は次のページの確認をする。１つでも正のしきい値の
セルが残っていれば、ＶＤＴＣは”Ｌ”状態になる。そ
の場合はＶＤＴＣが”Ｈ”と検出されるまで消去を繰り
返し行う。検出結果はデータ入出力ピン又は READY/BUS
Y ピンから外部に出力される。
ァイが完了したか確認する。もしすべてのセルが負のし
きい値を持つならば、ＶＤＴＣは”Ｈ”になる。この場
合は次のページの確認をする。１つでも正のしきい値の
セルが残っていれば、ＶＤＴＣは”Ｌ”状態になる。そ
の場合はＶＤＴＣが”Ｈ”と検出されるまで消去を繰り
返し行う。検出結果はデータ入出力ピン又は READY/BUS
Y ピンから外部に出力される。
【００４７】上記例ではデータは１ページずつ確認され
たが、１ＮＡＮＤブロック内の全ページに対して、１度
に確認動作を行ってもよい。この場合は選択されたブロ
ック内の全制御ゲートにＶＳＳを与えた状態で読み出し
動作を行う。このとき１メモリセルでも正のしきい値の
ものが残っていれば、そのビット線は放電されないから
上記例と同じ方法で、検知可能である。
たが、１ＮＡＮＤブロック内の全ページに対して、１度
に確認動作を行ってもよい。この場合は選択されたブロ
ック内の全制御ゲートにＶＳＳを与えた状態で読み出し
動作を行う。このとき１メモリセルでも正のしきい値の
ものが残っていれば、そのビット線は放電されないから
上記例と同じ方法で、検知可能である。
【００４８】また制御ゲートに与える電圧は必ずしもＶ
ＳＳレベルの必要はない。マージンを含める意味で、負
の電圧を与えてもよい。また制御ゲートにはＶＳＳを与
えて、ソース又はソースとｐ型基板（又はｐウェル）に
正の電圧を印加して、疑似的に制御ゲートに負の電圧が
印加された状態を作り出してもよい。また不良ビット線
（例えばリーク）のデータは反転されないこともある
が、本実施例と区別されるべきでないことは容易に想像
がつくであろう。また検知トランジスタのソースとＶＳ
Ｓの間にヒューズを設けてもよい。不良ビット線やリダ
ンダンシー用で使用されていないものに対応するセンス
アンプ兼ラッチ回路の検知トランジスタにおいては、ヒ
ューズを切断しておけば動作上問題とならない。
ＳＳレベルの必要はない。マージンを含める意味で、負
の電圧を与えてもよい。また制御ゲートにはＶＳＳを与
えて、ソース又はソースとｐ型基板（又はｐウェル）に
正の電圧を印加して、疑似的に制御ゲートに負の電圧が
印加された状態を作り出してもよい。また不良ビット線
（例えばリーク）のデータは反転されないこともある
が、本実施例と区別されるべきでないことは容易に想像
がつくであろう。また検知トランジスタのソースとＶＳ
Ｓの間にヒューズを設けてもよい。不良ビット線やリダ
ンダンシー用で使用されていないものに対応するセンス
アンプ兼ラッチ回路の検知トランジスタにおいては、ヒ
ューズを切断しておけば動作上問題とならない。
【００４９】図４には、本発明の第２実施例を示す。基
本構成は図１と同じであるが、この実施例ではセルアレ
イが２個のブロック１Ａ，１Ｂに分けられ、これらのセ
ルアレイブロック１Ａ，１Ｂに共通のセンスアンプ兼ラ
ッチ回路２が設けられている。
本構成は図１と同じであるが、この実施例ではセルアレ
イが２個のブロック１Ａ，１Ｂに分けられ、これらのセ
ルアレイブロック１Ａ，１Ｂに共通のセンスアンプ兼ラ
ッチ回路２が設けられている。
【００５０】図５はそのセンスアンプ兼ラッチ回路の構
成を示している。ＥタイプｎチャネルＭＯＳトランジス
タＱｎ１６，Ｑｎ１７とＥタイプｐチャネルＭＯＳトラ
ンジスタＱｐ７，Ｑｐ９でフリップフロップＦＦを構成
している。ＥタイプｎチャネルＭＯＳトランジスタＱｎ
１４，Ｑｎ１５はＦＦのイコライズ用トランジスタ、Ｑ
ｎ２７，Ｑｎ２８は検知用トランジスタである。
成を示している。ＥタイプｎチャネルＭＯＳトランジス
タＱｎ１６，Ｑｎ１７とＥタイプｐチャネルＭＯＳトラ
ンジスタＱｐ７，Ｑｐ９でフリップフロップＦＦを構成
している。ＥタイプｎチャネルＭＯＳトランジスタＱｎ
１４，Ｑｎ１５はＦＦのイコライズ用トランジスタ、Ｑ
ｎ２７，Ｑｎ２８は検知用トランジスタである。
【００５１】ＥタイプｎチャネルＭＯＳトランジスタＱ
ｎ１８とＥタイプｐチャネルＭＯＳトランジスタＱｐ８
はＦＦ活性用トランジスタ、ＥタイプｎチャネルＭＯＳ
トランジスタＱｎ１９とＱｎ２０はＦＦの２個のノード
Ｎ１，Ｎ２とセルアレイブロック１Ａ，１Ｂ内のビット
線との接続用トランジスタ、Ｑｎ２５，Ｑｎ２６はビッ
ト線のプリチャージ、リセット用のトランジスタであ
る。Ｑｎ２１〜Ｑｎ２４はビット線とＶＣＣ又はＶＳＳ
レベルにある配線との接続用トランジスタである。
ｎ１８とＥタイプｐチャネルＭＯＳトランジスタＱｐ８
はＦＦ活性用トランジスタ、ＥタイプｎチャネルＭＯＳ
トランジスタＱｎ１９とＱｎ２０はＦＦの２個のノード
Ｎ１，Ｎ２とセルアレイブロック１Ａ，１Ｂ内のビット
線との接続用トランジスタ、Ｑｎ２５，Ｑｎ２６はビッ
ト線のプリチャージ、リセット用のトランジスタであ
る。Ｑｎ２１〜Ｑｎ２４はビット線とＶＣＣ又はＶＳＳ
レベルにある配線との接続用トランジスタである。
【００５２】このような構成の場合のページからページ
へのコピーについて述べる。メモリセルアレイ１Ａ中の
ページからメモリセルアレイ１Ａ中のページへデータを
コピーするのには、前記第１実施例のごとく読み出しデ
ータの反転動作が必要となる。しかしメモリセルアレイ
１Ａ中のページからメモリセルアレイ１Ｂ中のページへ
のデータのコピー、メモリセルアレイ１Ｂ中のページか
らメモリセルアレイ１Ａ中のページへのデータのコピー
には読み出しデータの反転は必要はない。これらはセン
スアンプ兼ラッチ回路の反対側のノードにそれぞれ接続
されているために、読み出しデータを反転させることな
くそのまま書き込み動作へ移行することができる。
へのコピーについて述べる。メモリセルアレイ１Ａ中の
ページからメモリセルアレイ１Ａ中のページへデータを
コピーするのには、前記第１実施例のごとく読み出しデ
ータの反転動作が必要となる。しかしメモリセルアレイ
１Ａ中のページからメモリセルアレイ１Ｂ中のページへ
のデータのコピー、メモリセルアレイ１Ｂ中のページか
らメモリセルアレイ１Ａ中のページへのデータのコピー
には読み出しデータの反転は必要はない。これらはセン
スアンプ兼ラッチ回路の反対側のノードにそれぞれ接続
されているために、読み出しデータを反転させることな
くそのまま書き込み動作へ移行することができる。
【００５３】このようにコピー元とコピー先のアドレス
の関係により反転動作を行うか、行わないか制御するこ
とによってページのコピーが可能となる。
の関係により反転動作を行うか、行わないか制御するこ
とによってページのコピーが可能となる。
【００５４】ここで本実施例におけるデータの反転方法
について述べる。ここではメモリセルアレイ１Ａのペー
ジがコピー元として選択されているとする。
について述べる。ここではメモリセルアレイ１Ａのペー
ジがコピー元として選択されているとする。
【００５５】まずビット線ＢＬａｉが３Ｖに、ＢＬｂｉ
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＭＯＳフ
リップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続され、ΦＰが”Ｌ”、ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。その後ΦＡ，ΦＢを”Ｌ”
としてビット線とＦＦを切り放す。次にまずビット線Ｂ
Ｌａｉを３Ｖにビット線ＢＬｂｉを２Ｖにプリチャージ
しフローティングにしたのち、ΦＡＶを”Ｈ”にする。
その後、ΦＡ，ΦＢを”Ｌ”としたのちＦＦを非活性
化、イコライズしたのちΦＡ，ΦＢを”Ｈ”とし、さら
にΦＰを”Ｌ”、ΦＮを”Ｈ”としてデータを読む。こ
れによって、読み出したデータは一括反転される。
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＭＯＳフ
リップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続され、ΦＰが”Ｌ”、ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。その後ΦＡ，ΦＢを”Ｌ”
としてビット線とＦＦを切り放す。次にまずビット線Ｂ
Ｌａｉを３Ｖにビット線ＢＬｂｉを２Ｖにプリチャージ
しフローティングにしたのち、ΦＡＶを”Ｈ”にする。
その後、ΦＡ，ΦＢを”Ｌ”としたのちＦＦを非活性
化、イコライズしたのちΦＡ，ΦＢを”Ｈ”とし、さら
にΦＰを”Ｌ”、ΦＮを”Ｈ”としてデータを読む。こ
れによって、読み出したデータは一括反転される。
【００５６】次に、消去後のベリファイ動作について説
明する。ここではメモリセルアレイ１Ａのビット線ＢＬ
ａｉが選択されているとする。
明する。ここではメモリセルアレイ１Ａのビット線ＢＬ
ａｉが選択されているとする。
【００５７】まずビット線ＢＬａｉが３Ｖに、ＢＬｂｉ
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＣＭＯＳ
フリップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続される。ΦＰが”Ｌ”，ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＣＭＯＳ
フリップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続される。ΦＰが”Ｌ”，ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。
【００５８】その後ΦＡ，ΦＢを”Ｌ”としてビット線
とＦＦを切り放す。次にまずビット線ＢＬａｉを３Ｖ
に、ＢＬｂｉを２Ｖ（リファレンス電位）にプリチャー
ジしフローティングにしたのち、ΦＡＶを”Ｈ”にす
る。その後ＦＦを非活性化、イコライズしたのちΦＡ，
ΦＢを”Ｈ”としてデータを読む。この段階でラッチさ
れていたデータは、一括反転される。そのあと検知トラ
ンジスタＱｎ２８によって一括検知される。このように
メモリセル１Ａに対し消去ベリファイを行うときにはデ
ータの一括反転を行う。
とＦＦを切り放す。次にまずビット線ＢＬａｉを３Ｖ
に、ＢＬｂｉを２Ｖ（リファレンス電位）にプリチャー
ジしフローティングにしたのち、ΦＡＶを”Ｈ”にす
る。その後ＦＦを非活性化、イコライズしたのちΦＡ，
ΦＢを”Ｈ”としてデータを読む。この段階でラッチさ
れていたデータは、一括反転される。そのあと検知トラ
ンジスタＱｎ２８によって一括検知される。このように
メモリセル１Ａに対し消去ベリファイを行うときにはデ
ータの一括反転を行う。
【００５９】しかしメモリセル１Ｂに対し消去ベリファ
イを行うときには、データの反転は必要はない。またメ
モリセル１Ａに対し書き込みベリファイを行うときはデ
ータの反転の必要はないが、メモリセルアレイ１Ｂに対
し書き込みベリファイを行う時にはデータの反転が必要
となる。
イを行うときには、データの反転は必要はない。またメ
モリセル１Ａに対し書き込みベリファイを行うときはデ
ータの反転の必要はないが、メモリセルアレイ１Ｂに対
し書き込みベリファイを行う時にはデータの反転が必要
となる。
【００６０】このようにメモリアドレスと消去・書き込
みのモードによってそのベリファイ動作時にデータの反
転を行うか行わないかを制御することによって、ベリフ
ァイ動作を１個の検知用トランジスタＱｎ２８によって
行うことができる。したがって、このような消去後のベ
リファイ動作では、他の検知用トランジスタＱｎ２７は
不要となる。
みのモードによってそのベリファイ動作時にデータの反
転を行うか行わないかを制御することによって、ベリフ
ァイ動作を１個の検知用トランジスタＱｎ２８によって
行うことができる。したがって、このような消去後のベ
リファイ動作では、他の検知用トランジスタＱｎ２７は
不要となる。
【００６１】また本発明は上記実施例に限らない。デー
タの反転はページ一括で行わなくても良い。バイトごと
にチップ内部で反転を行ってもいい。これを図６の第３
実施例に示す。図７は、その動作のフローチャートであ
る。図６は、前記図２のセンスアンプ兼ラッチ回路に対
応するＩＯセンス回路及び反転データ発生回路を示して
いる。図６において、９はカレントミラー型作動センス
アンプ、１０，１１はトランスファゲートである。動作
はＩＯ，ＩＯＢをイコライズしたのち、センスアンプ兼
ラッチ回路のカラムゲートＣＳＬｉを”Ｈ”としデータ
をＩＯ，ＩＯＢ線に出力する。その電位差をカレントミ
ラー型作動センスアンプ９でセンスし後段でラッチす
る。そしてこのデータより反転データを形成し、ＩＯ，
ＩＯＢ線を通じて、センスアンプ兼ラッチ回路に転送し
ラッチ内容を反転させてもよい。この場合もアドレス信
号をチップ内部でカウンター等を用いて形成してもよ
い。
タの反転はページ一括で行わなくても良い。バイトごと
にチップ内部で反転を行ってもいい。これを図６の第３
実施例に示す。図７は、その動作のフローチャートであ
る。図６は、前記図２のセンスアンプ兼ラッチ回路に対
応するＩＯセンス回路及び反転データ発生回路を示して
いる。図６において、９はカレントミラー型作動センス
アンプ、１０，１１はトランスファゲートである。動作
はＩＯ，ＩＯＢをイコライズしたのち、センスアンプ兼
ラッチ回路のカラムゲートＣＳＬｉを”Ｈ”としデータ
をＩＯ，ＩＯＢ線に出力する。その電位差をカレントミ
ラー型作動センスアンプ９でセンスし後段でラッチす
る。そしてこのデータより反転データを形成し、ＩＯ，
ＩＯＢ線を通じて、センスアンプ兼ラッチ回路に転送し
ラッチ内容を反転させてもよい。この場合もアドレス信
号をチップ内部でカウンター等を用いて形成してもよ
い。
【００６２】また図８の第４実施例に示すように、メモ
リセルアレイが複数個１Ａ，１Ｂ，２Ａ，２Ｂ（ここで
は簡単のため４分割を例にあげる。）に分割されている
場合を考える。このような場合でも上記第３実施例のご
とく、チップ内部でコピー元ページのデータを読み、コ
ピー先のページのセンスアンプ兼ラッチ回路にデータを
転送してやってもよい。
リセルアレイが複数個１Ａ，１Ｂ，２Ａ，２Ｂ（ここで
は簡単のため４分割を例にあげる。）に分割されている
場合を考える。このような場合でも上記第３実施例のご
とく、チップ内部でコピー元ページのデータを読み、コ
ピー先のページのセンスアンプ兼ラッチ回路にデータを
転送してやってもよい。
【００６３】またセルアレイ１Ａ中のページからセルア
レイ１Ａ中のページへのコピーのように、同一セルアレ
イ内でのコピーの場合は上記実施例のごとく、読み出し
データを一括反転させ、セルアレイ１Ａ中のページから
セルアレイ１Ｂ中のページへのコピーのように同じセン
スアンプ兼ラッチ回路を共有するセルアレイ間のコピー
の場合は読み出しデータをそのまま書き込みデータと
し、セルアレイ１Ａ中のページからセルアレイ２Ａ中の
ページへのコピーの場合は、チップ内部でバイト単位で
読み出し、コピー可能な書き込みデータにして、コピー
先のセンスアンプ兼ラッチ回路にデータを転送するよう
に、上記実施例を組み合わせて使用することも可能であ
る。
レイ１Ａ中のページへのコピーのように、同一セルアレ
イ内でのコピーの場合は上記実施例のごとく、読み出し
データを一括反転させ、セルアレイ１Ａ中のページから
セルアレイ１Ｂ中のページへのコピーのように同じセン
スアンプ兼ラッチ回路を共有するセルアレイ間のコピー
の場合は読み出しデータをそのまま書き込みデータと
し、セルアレイ１Ａ中のページからセルアレイ２Ａ中の
ページへのコピーの場合は、チップ内部でバイト単位で
読み出し、コピー可能な書き込みデータにして、コピー
先のセンスアンプ兼ラッチ回路にデータを転送するよう
に、上記実施例を組み合わせて使用することも可能であ
る。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
メモリ手段における所定単位から読み出し動作によりラ
ッチ手段にラッチしたデータを反転して再ラッチし、こ
のデータ反転に基づいて所要の処理動作を実行するよう
にしたため、所定単位データの他の所定単位へのコピー
処理又は消去ベリファイ動作等の所要の処理動作を、外
部へのデータの読み出し、再転送を必要とすることなく
高速に行うことができる。
メモリ手段における所定単位から読み出し動作によりラ
ッチ手段にラッチしたデータを反転して再ラッチし、こ
のデータ反転に基づいて所要の処理動作を実行するよう
にしたため、所定単位データの他の所定単位へのコピー
処理又は消去ベリファイ動作等の所要の処理動作を、外
部へのデータの読み出し、再転送を必要とすることなく
高速に行うことができる。
【図１】本発明に係る不揮発性半導体メモリ装置の第１
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】第１実施例におけるセンスアンプ兼ラッチ回路
の回路図である。
の回路図である。
【図３】第１実施例において消去の確認動作におけるセ
ンスアンプ兼ラッチ回路の動作を説明するためのタイミ
ングチャートである。
ンスアンプ兼ラッチ回路の動作を説明するためのタイミ
ングチャートである。
【図４】本発明の第２実施例を示すブロック図である。
【図５】第２実施例におけるセンスアンプ兼ラッチ回路
の回路図である。
の回路図である。
【図６】本発明の第３実施例を示す回路図である。
【図７】第３実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図８】本発明の第４実施例を示すブロック図である。
【図９】従来の不揮発性半導体メモリ装置におけるセン
スアンプ兼ラッチ回路を示す回路図である。
スアンプ兼ラッチ回路を示す回路図である。
１，１Ａ，１Ｂ メモリセルアレイ（メモリ手段） ２ センスアンプ兼ラッチ回路（ラッチ手段） ８ ベリファイ検知回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 総合研究所内 (72)発明者 岡本 豊 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 総合研究所内 (56)参考文献 特開 平１−138694（ＪＰ，Ａ) 特開 平５−81880（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06
Claims (4)
- 【請求項１】 第１のデータ記憶領域および第２のデー
タ記憶領域を備えたメモリセルアレイと、 前記メモリセルアレイに接続されたビット線と、 前記ビット線に接続されたセンスアンプ兼ラッチ回路と
を具備し、 前記第１のデータ記憶領域のデータを読み出し動作によ
り前記センスアンプ兼ラッチ回路にラッチし、且つ前記
ラッチされた前記データを前記ビット線の電位を読み出
す反転動作により反転データを前記センスアンプ兼ラッ
チ回路に再ラッチし、 前記再ラッチした前記データを前記第２のデータ記憶領
域へ書き込み動作を実行することにより、前記第１のデ
ータ記憶領域の前記データを前記第２のデータ記憶領域
にコピーすることを特徴とする半導体不揮発性メモリ装
置。 - 【請求項２】 第１のデータ記憶領域および第２のデー
タ記憶領域を備えたメモリセルアレイと、 前記メモリセルアレイに接続されたビット線と、 前記ビット線に接続されたセンスアンプ兼ラッチ回路と
を具備し、 前記第１のデータ記憶領域のデータの反転データを前記
ビット線及び前記センスアンプ兼ラッチ回路内で生成の
うえ前記センスアンプ兼ラッチ回路にラッチし、 前記第２のデータ記憶領域へ書き込み動作を実行するこ
とにより、前記第１のデータ記憶領域の前記データを前
記第２のデータ記憶領域にコピーすることを特徴とする
半導体不揮発性メモリ装置。 - 【請求項３】 前記メモリセルアレイは、複数個のペー
ジからなり消去可能な最小単位となるブロックに分割さ
れ、前記ブロックは前記データ記憶領域であることを特
徴とする請求項１又は２記載の不揮発性半導体メモリ装
置。 - 【請求項４】 前記ビット線から読み出された前記デー
タは一括反転されて前記反転データとなることを特徴と
する請求項１乃至３のうちいずれか１項記載の不揮発性
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7794892A JP3323869B2 (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7794892A JP3323869B2 (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282883A JPH05282883A (ja) | 1993-10-29 |
| JP3323869B2 true JP3323869B2 (ja) | 2002-09-09 |
Family
ID=13648254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7794892A Expired - Lifetime JP3323869B2 (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323869B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001006379A (ja) | 1999-06-16 | 2001-01-12 | Fujitsu Ltd | 複写、移動機能を有するフラッシュメモリ |
| US7155559B1 (en) | 2000-08-25 | 2006-12-26 | Lexar Media, Inc. | Flash memory architecture with separate storage of overhead and user data |
| JP2003030993A (ja) | 2001-07-17 | 2003-01-31 | Toshiba Corp | 半導体記憶装置 |
| GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| GB0123415D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Method of writing data to non-volatile memory |
| US7231643B1 (en) | 2002-02-22 | 2007-06-12 | Lexar Media, Inc. | Image rescue system including direct communication between an application program and a device driver |
| AU2003211154A1 (en) | 2002-02-22 | 2003-09-09 | Lexar Media, Inc. | Removable memory media with integral indicator light |
| US7370166B1 (en) | 2004-04-30 | 2008-05-06 | Lexar Media, Inc. | Secure portable storage device |
| US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
| US7120051B2 (en) | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7849381B2 (en) | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
| US7409473B2 (en) | 2004-12-21 | 2008-08-05 | Sandisk Corporation | Off-chip data relocation |
| US7212440B2 (en) | 2004-12-30 | 2007-05-01 | Sandisk Corporation | On-chip data grouping and alignment |
| US7206230B2 (en) | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| US7509471B2 (en) | 2005-10-27 | 2009-03-24 | Sandisk Corporation | Methods for adaptively handling data writes in non-volatile memories |
| US7631162B2 (en) | 2005-10-27 | 2009-12-08 | Sandisck Corporation | Non-volatile memory with adaptive handling of data writes |
| KR100837274B1 (ko) | 2006-08-28 | 2008-06-11 | 삼성전자주식회사 | 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법 |
-
1992
- 1992-03-31 JP JP7794892A patent/JP3323869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05282883A (ja) | 1993-10-29 |
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