JP4012151B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
技術分野
本発明は、半導体記憶装置に関し、特にセンスラッチ回路をビット線の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたビット線上の電圧を検知する方式、いわゆるシングルエンドセンス方式と呼ばれる技術を採用したフラッシュメモリなどのような不揮発性半導体記憶装置に適用して有効な技術に関する。
背景技術
本発明者が検討したところによれば、不揮発性半導体記憶装置の一例としてのフラッシュメモリについては、以下のような技術が考えられる。
たとえば、フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。このようなフラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に２ビット以上のデータを記憶させる、いわゆる「多値」のフラッシュメモリの概念が提案されている。このような多値のフラッシュメモリでは、フローティングゲートに注入する電荷の量を制御することにより、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶することができる。
さらに、前記のようなフラッシュメモリにおいては、記憶容量の増大に伴ってチップサイズが大きくなるために、このチップサイズの増大を抑えることも求められている。たとえば、チップサイズを考えた場合に、ワード線とビット線との交点に格子状に配置する複数のメモリセルからなるメモリアレイの面積には制約が多いため、このメモリアレイのＹ系直接周辺回路などの面積に着目する必要がある。フラッシュメモリのＹ系直接周辺回路には、たとえば、いわゆるオープンビットセンス方式と呼ばれる技術やシングルエンドセンス方式と呼ばれる技術を採用した回路構成のものがある。
なお、シングルエンドセンス方式を採用したフラッシュメモリに関する技術としては、たとえば１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＭＰ６．６：Ａ １３０ｍｍ２ ２５６Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ｗｉｔｈ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ、１９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＴＡ７．５：Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓｃｈｅｍｅ、１９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＴＡ７．６：Ａ ３５ｎｓ−Ｃｙｃｌｅ−Ｔｉｍｅ ３．３Ｖ−Ｏｎｌｙ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ＥＥＰＲＯＭなどに記載される文献などが挙げられる。
ところで、本発明者が、前記のようなフラッシュメモリのＹ系直接周辺回路に関し、オープンビットセンス方式とシングルエンドセンス方式を採用した技術について検討した結果、以下のようなことが明らかとなった。
前者のオープンビットセンス方式は、センスラッチ回路の両側に２本のグローバルビット線を接続した構成となっている。このオープンビットセンス方式を本発明の第１の前提技術として、図９のＹ系直接周辺回路を示す回路図を用いて説明する。併せて、図１０を用いて、オープンビットセンス方式（ａ）と、本発明の第２の前提技術としてのシングルエンドセンス方式（ｂ）のセンス動作を説明する。
図９のように、オープンビットセンス方式のＹ系直接周辺回路は、センスラッチ回路１０１と、このセンスラッチ回路１０１の両側につながるグローバルビット線Ｇ−ＢＬに接続される１対の、グローバルビット線プリチャージ回路１１１，１２１、グローバルビット線ディスチャージ回路１１２，１２２、グローバルビット線選択プリチャージ回路１１３，１２３、トランスファ回路１１４，１２４、センスラッチノード制御回路１１５，１２５、オール判定回路１１６，１２６およびＹ選択スイッチ回路１１７，１２７などから構成される。
センスラッチ回路１０１は、ＰＭＯＳＦＥＴＱ５１，Ｑ５２とＮＭＯＳＦＥＴＱ５３，Ｑ５４からなり、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチする回路である。
グローバルビット線プリチャージ回路１１１，１２１は、ＮＭＯＳＦＥＴＱ６１，Ｑ７１からなり、グローバルビット線Ｇ−ＢＬの一括プリチャージを行う回路である。
グローバルビット線ディスチャージ回路１１２，１２２は、ＮＭＯＳＦＥＴＱ６２，Ｑ７２からなり、グローバルビット線Ｇ−ＢＬの一括ディスチャージを行う回路である。
グローバルビット線選択プリチャージ回路１１３，１２３は、ＮＭＯＳＦＥＴＱ６３，Ｑ６４，Ｑ７３，Ｑ７４からなり、グローバルビット線Ｇ−ＢＬの単位での選択的なプリチャージを行う回路である。
トランスファ回路１１４，１２４は、ＮＭＯＳＦＥＴＱ６５，Ｑ７５からなり、センスラッチ回路１０１とグローバルビット線Ｇ−ＢＬとの接続／分離を行う回路である。
センスラッチノード制御回路１１５，１２５は、ＮＭＯＳＦＥＴＱ６６，Ｑ７６からなり、センスラッチ回路１０１のノードのチャージ／ディスチャージを行う回路である。
オール判定回路１１６，１２６は、ＮＭＯＳＦＥＴＱ６７，Ｑ７７からなり、センスラッチ回路１０１のラッチデータの判定を行う回路である。
Ｙ選択スイッチ回路１１７，１２７は、ＮＭＯＳＦＥＴＱ６８，Ｑ７８からなり、センスラッチ回路１０１と共通入出力線との間でデータを入出力するためのスイッチ回路である。
このオープンビットセンス方式を採用した場合、図１０（ａ）のように、センス時は、一方（左側）のグローバルビット線Ｇ−ＢＬにメモリセルＭＣを接続し、このグローバルビット線Ｇ−ＢＬはメモリしきい値に応じた電圧になり、他方（右側）のグローバルビット線Ｇ−ＢＬにリファレンス電圧を印加する。このオープンビットセンス方式では、グローバルビット線Ｇ−ＢＬの容量は比較的大きく、両グローバルビット線Ｇ−ＢＬの容量はほぼ同じために安定したセンス動作を行うことができる。
一方、後者のシングルエンドセンス方式は、センスラッチ回路をグローバルビット線の一方の端に配置する構成となっているため、面積低減（素子数削減）を目的として採用される。このシングルエンドセンス方式を採用した場合、図１０（ｂ）のように、グローバルビット線Ｇ−ＢＬに接続するのはセンスラッチ回路の一方のみとなり、リファレンス側の容量はセンス側に対して約１／６程度と小さくなる。このシングルエンドセンス方式では、センスラッチ回路の両側の容量差が大きい状態でセンスを行うために誤動作するという問題がある。
また、前述のオープンビットセンス方式では、２本のグローバルビット線を制御するための付帯回路の素子数が多く、素子数削減によるレイアウト面積低減という課題がある。たとえば、前述した図９のＹ系直接周辺回路では、センスラッチ回路１０１に４素子、グローバルビット線プリチャージ回路１１１，１２１に１×２＝２素子、グローバルビット線ディスチャージ回路１１２，１２２にＩ×２＝２素子、グローバルビット線選択プリチャージ回路１１３，１２３に２×２＝４素子、トランスファ回路１１４，１２４に１×２＝２素子、センスラッチノード制御回路１１５，１２５に１×２＝２素子、オール判定回路１１６，１２６に１×２＝２素子、Ｙ選択スイッチ回路１１７，１２７に１×２＝２素子、がそれぞれ必要となる。
そこで、本発明の目的は、面積低減（素子数削減）が可能なシングルエンドセンス方式を採用しながら、センスラッチ回路におけるセンス動作の誤動作を防止することができる不揮発性半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による不揮発性半導体記憶装置は、前記目的を達成するために、以下のような特徴を有するものである。
（１）センスラッチ回路がビット線の一方の端に接続され、メモリセルのしきい値電圧に応じたビット線上のデータを検知するシングルエンドセンス方式を採用しながら、ビット線とセンスラッチ回路との間に接続されたＮＭＯＳＦＥＴによりビット線上のデータをゲートで受けてセンスラッチ回路のノードを駆動する方式、いわゆるＮＭＯＳゲート受けセンス方式と呼ばれる技術を併用したフラッシュメモリにおいて、ビット線に接続され、ビット線をプリチャージするビット線プリチャージ回路と、このビット線プリチャージ回路に接続され、ビット線のプリチャージ電圧をＮＭＯＳＦＥＴのしきい値電圧に依存させて発生する電源回路とを有するものである。
このシングルエンドセンス方式とＮＭＯＳゲート受けセンス方式を併用した技術では、前述した本発明の第２の前提技術によるシングルエンドセンス方式において、センスラッチ回路のみでセンスを行った場合誤動作する可能性があるため、たとえば図１０（ｃ）に示すように、センス側のグローバルビット線Ｇ−ＢＬをＮＭＯＳＦＥＴのゲートに接続する構成のＮＭＯＳゲート受けセンス方式に変更するものである。
その上、前述したＮＭＯＳゲート受けセンス方式では、グローバルビット線のプリチャージ電圧とＮＭＯＳＦＥＴのしきい値電圧との差を常に一定に保つ必要があるが、このしきい値電圧はプロセスのばらつきにより変動して一定とはならないため、しきい値電圧依存を付加した電圧を用いることにより、しきい値電圧が変動しても電圧差が一定になるようにしたものである。
（２）前記（１）のフラッシュメモリにおいて、ビット線プリチャージ回路は、電圧値が異なる第１の電位と第２の電位が供給可能であり、ビット線をディスチャージする機能をさらに有し、ビット線をプリチャージするときはビット線プリチャージ回路に第１の電位を供給し、ビット線をディスチャージするときはビット線プリチャージ回路に第２の電位を供給するように構成して、グローバルビット線ディスチャージ回路を削減するようにしたものである。
（３）前記（２）のフラッシュメモリにおいて、ビット線に接続され、ビット線を選択的にプリチャージするビット線選択プリチャージ回路をさらに有し、このビット線選択プリチャージ回路は、電圧値が異なる第３の電位と第４の電位が供給可能であり、ビット線プリチャージ回路と共に動作してセンスラッチ回路のデータを判定する機能をさらに有し、ビット線を選択的にプリチャージするときはビット線選択プリチャージ回路に第３の電位を供給し、センスラッチ回路のデータを判定するときはビット線選択プリチャージ回路に第４の電位を供給し、ビット線プリチャージ回路に第２の電位を供給するように構成して、オール判定回路を削減するようにしたものである。
（４）前記（１）のフラッシュメモリにおいて、センスラッチ回路のノードに接続され、センスラッチ回路と共通入出力線との間でデータを入出力する選択回路をさらに有し、この選択回路は、電圧値が異なる第５の電位と第６の電位が供給可能であり、センスラッチ回路のノードをプリチャージおよびディスチャージする機能をさらに有し、センスラッチ回路と共通入出力線との間でデータを入出力するときは選択回路を介して接続し、センスラッチ回路のノードをプリチャージするときは選択回路に第５の電位を供給し、センスラッチ回路のノードをディスチャージするときは選択回路に第６の電位を供給するように構成して、センスラッチノード制御回路を削減するようにしたものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
図１により、本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリの構成の一例を説明する。
本実施の形態のフラッシュメモリは、特に限定されるものではないが、たとえば一例として、各メモリセルに複数ビットのデータをしきい値電圧として記憶可能であり、独立に動作可能な複数のバンク構成からなるフラッシュメモリとされ、４つのバンク１〜４と、各バンク１〜４に対応するセンスラッチ列５〜８、Ｙ系制御回路９〜１２およびＳＲＡＭ１３〜１６と、間接周辺回路１７などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に形成されている。
バンク１〜４は、それぞれ、メモリアレイ２１と、このメモリアレイ２１のＹ方向（＝ワード線方向）における中央と外側に配置される３つのサブデコーダ２２〜２４と、１つのサブデコーダ２２の外側に配置されるメインデコーダ２５と、メモリアレイ２１のＸ方向（＝ビット線方向）における外側に配置される１つのゲートデコーダ２６などから構成される。メモリアレイ２１は、詳細は後述するが、複数のワード線２７と複数のビット線２８とに接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセル２９が並列接続された複数のメモリ列から構成される。サブデコーダ２２〜２４、メインデコーダ２５およびゲートデコーダ２６は、デコード結果に従い、各メモリアレイ２１内の任意のメモリセル２９に接続される１本のワード線２７を選択レベルとする。
センスラッチ列５〜８は、それぞれ、バンク１〜４に隣接して、２つのバンク１とバンク２、バンク３とバンク４の間に挟まれるようにして配置されている。このセンスラッチ列５〜８は、詳細は後述するが、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）を採用し、読み出し時にビット線２８のレベルを検出するとともに、書き込み時に書き込みデータに応じた電位を与える。Ｙ系制御回路９〜１２は、それぞれ、センスラッチ列５〜８に隣接して、チップの周辺部に配置されている。このＹ系制御回路９〜１２は、センスラッチ列の制御、書き込みデータおよび読み出しデータを転送する。ＳＲＡＭ１３〜１６は、それぞれ、Ｙ系制御回路９〜１２に隣接して、チップの周辺部に配置されている。このＳＲＡＭ１３〜１６は、書き込みデータおよび読み出しデータを保持する。
間接周辺回路１７は、チップの周辺部に配置されている。この間接周辺回路１７には、消去動作、書き込み動作、読み出し動作などを制御するための制御回路３１や、各動作に必要な各種電圧を発生するための電源回路３２、外部から入力されるアドレス信号や書き込みデータ、コマンド、制御信号などを取り込んで各内部回路に供給するとともに、読み出しデータを出力するための入出力回路３３などが含まれる。入出力回路３３は、チップの周辺部のＸ方向における外側に配置され、外部に接続する外部端子となる複数のパッド３４が設けられている。
図２により、本実施の形態のフラッシュメモリにおいて、メモリアレイの構成の一例を説明する。本実施の形態のフラッシュメモリにおけるメモリアレイは、特に限定されるものではないが、たとえば一例として、ＡＧ−ＡＮＤ型と呼ばれるメモリアレイ構成を例に示しているが、ＡＮＤ型やＮＡＮＤ型などの種々のメモリアレイ構成についても適用可能である。また、各メモリセルには、しきい値電圧を２段階に設定して２値のデータを記憶したり、または４段階に設定して４値のデータを記憶したり、さらには３段階あるいは５段階以上に設定して多値のデータを記憶できるようにしたフラッシュメモリについても適用可能であることはいうまでもない。
図２は、メモリアレイの１つのブロックを示す。このブロックは、各バンクの一部分からなり、複数のストリングからなる１つのまとまりを単位とする。また、ストリングは、ビット線に接続されたメモリ列の複数のメモリセルからなる１つのまとまりを単位とする。
メモリアレイは、１つのブロックに、ワード線方向に複数のストリングが並列形態で配置されている。１つのストリングには、ビット線方向に、複数のメモリセルが並列形態で接続されて配置されている。ここでは、１ブロック当たり、ワード線をＷ１〜Ｗｍのｍ本、ビット線をＤ１〜Ｄｎのｎ本とし、ストリングがｎ個で、メモリセルがＭＣ１１〜ＭＣｍｎのｍ×ｎ個からなる場合を示している。すなわち、１ストリング当たりにはｍ個のメモリセルが配置される。
たとえば、１つのストリングのｍ個のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列は、それぞれのメモリセルＭＣ１１〜ＭＣｍ１のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＯの信号により駆動されるＭＯＳＦＥＴＱＡ１１〜ＱＡｍ１をそれぞれ介して共通に接続され、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ０を介して共通ソース線ＣＳに接続される。
また、前述のメモリ列に隣接するメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列は、それぞれのメモリセルＭＣ１２〜ＭＣｍ２のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通に接続され、ドレイン側制御信号線ＳＤＥの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ２を介してビット線Ｄ２に接続されるとともに、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ２を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＥの信号により駆動されるＭＯＳＦＥＴＱＡ１２〜ＱＡｍ２をそれぞれ介して共通に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。
同様に、奇数列目のメモリ列は、前述のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥ、ゲート制御信号線ＡＧＯ、ソース側制御信号線ＳＳＯの各信号により駆動されるように接続され、また偶数列目のメモリ列は、前述のメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＥ、ソース側制御信号線ＳＳＯ、ゲート制御信号線ＡＧＥ、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥの各信号により駆動されるように接続されている。
このメモリアレイの構成において、ワード線Ｗ１〜Ｗｍはサブデコーダおよびメインデコーダに接続され、このサブデコーダおよびメインデコーダのデコード結果に従い、各メモリアレイ内の１本のワード線Ｗが選択され、この選択されたワード線Ｗにデータの消去、書き込みおよび読み出しの各動作時にそれぞれ所定の電圧が印加される。また、消去、書き込みおよび読み出しの各動作時には、ワード線Ｗの他に、ビット線Ｄや、ドレイン側制御信号線ＳＤＯ，ＳＤＥ、ソース側制御信号線ＳＳＥ，ＳＳＯ、ゲート制御信号線ＡＧＯ，ＡＧＥの各信号線にも所定の電圧が供給されて、メモリセルＭＣのソースおよびドレインに所定の電圧が印加されるように構成されている。
図３により、本実施の形態のフラッシュメモリにおいて、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路の一例を説明する。
図３に示すように、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路は、センスラッチ回路４１と、このセンスラッチ回路４１につながるグローバルビット線上に接続された、グローバルビット線プリチャージ／ディスチャージ回路４２、グローバルビット線選択プリチャージ／オール判定回路４３、トランスファ回路４４、オール判定回路４５、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７、およびＮＭＯＳゲート受けセンス回路４８などから構成される。なお、センスラッチ回路４１につながるグローバルビット線は、前記図２に示したビット線に対応する。
センスラッチ回路４１は、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチする回路である。このセンスラッチ回路４１は、２つのＰＭＯＳＦＥＴＱ１，Ｑ２と２つのＮＭＯＳＦＥＴＱ３，Ｑ４からなるＣＭＯＳ構成のラッチ型（ゲート・ドレイン交差型）の回路形式となっており、ＰＭＯＳＦＥＴＱ１，Ｑ２の高電位側は信号線ＳＬＰに、ＮＭＯＳＦＥＴＱ３，Ｑ４の低電位側は信号線ＳＬＮにそれぞれ接続されている。
グローバルビット線プリチャージ／ディスチャージ回路４２は、グローバルビット線Ｇ−ＢＬの一括プリチャージを行う機能と、グローバルビット線Ｇ−ＢＬの一括ディスチャージを行う機能とを兼ね備えた回路である。このグローバルビット線プリチャージ／ディスチャージ回路４２は、１つのＮＭＯＳＦＥＴＱ５からなり、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣとの間に接続され、ゲートは信号線ＲＰＣＤに接続されて駆動される。
グローバルビット線選択プリチャージ／オール判定回路４３は、グローバルビット線Ｇ−ＢＬの単位での選択的なプリチャージを行う機能と、センスラッチ回路４１のラッチデータのオール判定を行う機能とを兼ね備えた回路である。このグローバルビット線選択プリチャージ／オール判定回路４３は、２つのＮＭＯＳＦＥＴＱ６，Ｑ７が接続されて構成され、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣ／ＥＣＵとの間に接続され、一方のＮＭＯＳＦＥＴＱ６はゲートが信号線ＰＣに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ７はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動される。
トランスファ回路４４は、センスラッチ回路４１とグローバルビット線Ｇ−ＢＬとの接続／分離を行う回路である。このトランスファ回路４４は、１つのＮＭＯＳＦＥＴＱ８からなり、グローバルビット線Ｇ−ＢＬとセンスラッチ回路４１の一方（グローバルビット線側）のノードＮＲとの間に接続され、ゲートが信号線ＴＲに接続されて駆動される。
オール判定回路４５は、センスラッチ回路４１のラッチデータのオール判定を行う回路である。このオール判定回路４５は、１つのＮＭＯＳＦＥＴＱ９からなり、信号線ＥＣＤと接地電位との間に接続され、ゲートがセンスラッチ回路４１の他方（グローバルビット線と反対側）のノードＮＳに接続されて駆動される。
Ｙ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１と共通入出力線ＣＩＯとの間でデータを入出力するためのスイッチ機能と、センスラッチ回路４１のノードのチャージ／ディスチャージを行う機能とを兼ね備えた回路である。このＹ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１の両側の各ノードＮＲ，ＮＳに接続された２つのＮＭＯＳＦＥＴＱ１０，Ｑ１１からなる。たとえば、リファレンス側となる一方のＮＭＯＳＦＥＴＱ１０は、センスラッチ回路４１の一方のノードＮＲと共通入出力線ＣＩＯとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。たとえば、センス側となる他方のＮＭＯＳＦＥＴＱ１１は、センスラッチ回路４１の他方のノードＮＳと共通入出力線ＣＩＯとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。
ＮＭＯＳゲート受けセンス回路４８は、センス動作を行う機能と、センスラッチ回路４１の誤動作を防止するために、センスラッチ回路４１のノードの信号量を十分に確保された状態にする機能とを兼ね備えた回路である。このＮＭＯＳゲート受けセンス回路４８は、２つのＮＭＯＳＦＥＴＱ１２，Ｑ１３が接続されて構成され、センスラッチ回路４１の他方のノードＮＳと接地電位との間に接続され、一方のＮＭＯＳＦＥＴＱ１２はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ１３はゲートが信号線ＳＥＮＳＥに接続されて駆動される。
従って、Ｙ系直接周辺回路のシングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）では、センス側のグローバルビット線Ｇ−ＢＬをＮＭＯＳＦＥＴＱ１２のゲートに接続する構成を採用し、このＮＭＯＳＦＥＴＱ１２でグローバルビット線電圧のセンスを行い、センスラッチ回路４１のノードＮＳをドライブする。次に、センスラッチ回路４１のノードＮＳの信号量が十分確保された状態でセンスラッチ回路４１を起動することにより、センスラッチ回路４１の両側のノードＮＳとノードＮＲの容量をほぼ同じにして誤動作を防ぐことができる。
また、シングルエンドセンス方式の採用により、１本のビット線当たりに必要な各回路の素子に着目すると、前述した本発明の第１の前提技術によるオープンビットセンス方式の２０素子に対して１７素子となり、３素子の削減となる。これは、２本のグローバルビット線Ｇ−ＢＬを制御するために必要だった回路が１／２にできるための５素子削減と、ＮＭＯＳゲート受けセンス方式の採用による２素子追加によるものである。
図４により、ＮＭＯＳゲート受けセンス回路において、しきい値電圧依存付き電源回路の一例を説明する。併せて、図５により、しきい値電圧依存性について、図４のしきい値電圧依存付き電源回路を用いない本発明の第２の前提技術の場合（ａ）と、しきい値電圧依存付き電源回路を用いた本発明の技術の場合（ｂ）とを比較して説明する。
図４に示すように、しきい値電圧依存付き電源回路は、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２と、グローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５との接続構成に対して、ＮＭＯＳＦＥＴＱ５のゲートにしきい値電圧付加電源５１が接続されて構成される。すなわち、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２は、センスラッチ回路４１のノードＮＳと接地電位との間に接続され、ゲートがグローバルビット線Ｇ−ＢＬに接続される。グローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５は、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣとの間に接続され、ゲートがしきい値電圧付加電源５１に接続される。
しきい値電圧付加電源５１は、差動アンプ５２、しきい値電圧かさ上げ回路５３、アンプ５４、およびドライバ５５などから構成され、差動アンプ５２の一方の入力に所定の電圧が印加され、しきい値電圧かさ上げ回路５３、アンプ５４を介して、ドライバ５５からグローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５のゲートに所定の電圧が出力されるような構成となっている。
差動アンプ５２は、定電流源５６と、差動回路構成の２つのＰＭＯＳＦＥＴＱ２１，Ｑ２２および２つのＮＭＯＳＦＥＴＱ２３，Ｑ２４からなり、定電流源５６は電源電位に接続され、またＰＭＯＳＦＥＴＱ２１，Ｑ２２の高電位側は定電流源５６に、ＮＭＯＳＦＥＴＱ２３，Ｑ２４の低電位側は接地電位にそれぞれ接続され、一方のＰＭＯＳＦＥＴＱ２１のゲートに電圧が印加される。
しきい値電圧かさ上げ回路５３は、定電流源５７と、縦積み構成の３つのＮＭＯＳＦＥＴＱ２５〜Ｑ２７からなり、定電流源５７は電源電位に接続され、またＮＭＯＳＦＥＴＱ２５の高電位側は定電流源５７に、ＮＭＯＳＦＥＴＱ２７の低電位側は接地電位にそれぞれ接続され、ＮＭＯＳＦＥＴＱ２６とＮＭＯＳＦＥＴＱ２７との接続ノードが差動アンプ５２の他方のＰＭＯＳＦＥＴＱ２２のゲートに接続される。また、ＮＭＯＳＦＥＴＱ２７のゲートが、差動アンプ５２のＮＭＯＳＦＥＴＱ２３，Ｑ２４の共通接続されたゲートに接続される。
アンプ５４は、負入力端子にしきい値電圧かさ上げ回路５３からの出力電圧が入力され、正入力端子はしきい値電圧付加電源５１の出力電圧に接続される。このアンプ５４の出力電圧はドライバ５５のＰＭＯＳＦＥＴＱ２８のゲートに入力され、このドライバ５５からしきい値電圧依存付き電源として出力される。
たとえば、このしきい値電圧付加電源５１において、差動アンプ５２の一方のＰＭＯＳＦＥＴＱ２１のゲートに約０．５Ｖの電圧が印加されると、他方のＰＭＯＳＦＥＴＱ２２のゲートに約０．５Ｖの電圧が現れ、さらにこの約０．５Ｖはしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２６のしきい値電圧ＶｔｈＮ１、ＮＭＯＳＦＥＴＱ２５のしきい値電圧ＶｔｈＮ２の各電圧分かさ上げされ、そしてアンプ５４およびドライバ５５を介して、このドライバ５５から（ＶｔｈＮ１＋ＶｔｈＮ２＋０．５Ｖ）の電圧として出力される。
また、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２のしきい値電圧ＶｔｈＮ２’をしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２５のしきい値電圧ＶｔｈＮ２とほぼ等しい値とし、かつグローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５のしきい値電圧ＶｔｈＮ１’をしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２６のしきい値電圧ＶｔｈＮ１とほぼ等しい値とすることで、しきい値電圧のばらつきが相殺され、グローバルビット線Ｇ−ＢＬに常に一定の（ＶｔｈＮ２＋０．５Ｖ）のプリチャージ電圧を供給することができる。なお、ＮＭＯＳＦＥＴＱ２６とＮＭＯＳＦＥＴＱ５、ＮＭＯＳＦＥＴＱ２５とＮＭＯＳＦＥＴＱ１２のしきい値電圧の関係を、ＶｔｈＮ１≒ＶｔｈＮ１’、ＶｔｈＮ１≒ＶｔｈＮ１’にするには、設計上において、ＮＭＯＳＦＥＴのサイズ、特にゲート長を等しくすることで可能となる。
具体的に、前述のしきい値電圧依存付き電源回路を用いない場合と用いた場合とを比較すると図５のようになり、（ａ）はしきい値電圧依存付き電源回路を用いない、Ｖｔｈ依存なしの場合、（ｂ）はしきい値電圧依存付き電源回路を用いた、Ｖｔｈ依存付きの場合をそれぞれ示す。
すなわち、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２のしきい値電圧Ｖｔｈに±０．１Ｖのばらつきがある例において、（ａ）のＶｔｈ依存なしの場合には、グローバルビット線Ｇ−ＢＬのプリチャージ電圧は、たとえば１．２Ｖとなり、ＮＭＯＳＦＥＴＱ１２のしきい値電圧によってプリチャージ電圧の電位差が異なるため、センスマージンが減少する。これに対して、本発明を適用した（ｂ）のＶｔｈ依存付きの場合には、ＮＭＯＳＦＥＴＱ１２のしきい値電圧が高ければグローバルビット線Ｇ−ＢＬのプリチャージ電圧も高くなり、逆に低ければ低くなり、よってグローバルビット線Ｇ−ＢＬのプリチャージ電圧は、たとえば（Ｖｔｈ＋０．５Ｖ）となり、ＮＭＯＳＦＥＴＱ１２のしきい値電圧によらず、常にプリチャージ電圧の電位差を一定にすることができるので、センスマージンの確保につながる。
従って、しきい値電圧依存性については、ＮＭＯＳゲート受けセンス方式のセンスポイントはＮＭＯＳＦＥＴＱ１２のしきい値電圧となり、グローバルビット線Ｇ−ＢＬのプリチャージ電圧としきい値電圧との差を常に一定に保つ必要があるが、前述した本発明の第２の前提技術ではしきい値電圧はプロセスのばらつきにより変動するために一定とはならず、センスマージンが減少する。そこで、本発明のように、しきい値電圧依存を付加した電圧を用いることにより、しきい値電圧が変動しても電圧差が一定になるようにすることが可能となる。
図６により、グローバルビット線ディスチャージ回路の削減について、グローバルビット線プリチャージ回路とディスチャージ回路とを別々に設けた本発明の第１の前提技術の場合（ａ）と、グローバルビット線プリチャージ／ディスチャージ回路で共有した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、グローバルビット線Ｇ−ＢＬのプリチャージ回路１１１とディスチャージ回路１１２の２素子が存在する。これは、グローバルビット線Ｇ−ＢＬのプリチャージ動作は隣接の干渉を低減するために２相動作としていることによるものである。
たとえば、フェーズ０においては、信号線ＲＰＣ０の信号によりＭＯＳＦＥＴＱ６１ａをオンにし、信号線ＦＰＣにＶｃｃ電位を供給してグローバルビット線Ｇ−ＢＬをプリチャージする。なお、この時、信号線ＤＤＣ０の信号により駆動されるＭＯＳＦＥＴＱ６２ａはオフ状態である。このフェーズ０のプリチャージの際に、フェーズ１においては、信号線ＤＤＣ１の信号によりＭＯＳＦＥＴＱ６２ｂをオンにして、グローバルビット線Ｇ−ＢＬをＶｓｓ電位に固定することにより、シールドとして機能させる。なお、この時、信号線ＲＰＣ１の信号により駆動されるＭＯＳＦＥＴＱ６１ｂはオフ状態である。
これに対して、（ｂ）に示す本発明の技術のグローバルビット線プリチャージ／ディスチャージ回路４２では、ソース電圧を供給する信号線ＦＰＣの電位をフェーズ毎にＦＰＣ０／ＦＰＣ１に分けてＶｃｃ／Ｖｓｓと別の電位を出力することにより、ディスチャージ回路を削減して、２素子から１素子への素子数の低減を図ることができる。もちろん、グローバルビット線Ｇ−ＢＬのプリチャージ動作、ディスチャージ動作においては、フェーズ０とフェーズ１による２相動作を前記と同様に維持することができる。
たとえば、フェーズ０においては、信号線ＲＰＣＤ０の信号によりＭＯＳＦＥＴＱ５ａをオンにし、信号線ＦＰＣ０にＶｃｃ電位を供給してグローバルビット線Ｇ−ＢＬをプリチャージする。このフェーズ０のプリチャージの際に、フェーズ１においては、信号線ＲＰＣＤ１の信号によりＭＯＳＦＥＴＱ５ｂをオンにし、信号線ＦＰＣ１にＶｓｓ電位を供給してグローバルビット線Ｇ−ＢＬをＶｓｓ電位にディスチャージすることにより、シールドとして機能させることができる。
図７により、オール判定回路の削減について、センスラッチ回路の両側にオール判定回路を別々に設けた本発明の第１の前提技術の場合（ａ）と、センスラッチ回路の片側にのみオール判定回路を設け、他の片側はグローバルビット線選択プリチャージ／オール判定回路で共有した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、センスラッチ回路１０１の両側にオール判定回路１１６，１２６を別々に配置して、それぞれのオール判定回路１１６，１２６でセンスラッチ回路１０１のラッチデータの判定を行うため、２素子が必要となる。
これに対して、（ｂ）に示す本発明の技術では、センスラッチ回路４１の片側のオール判定回路の機能を、グローバルビット線選択プリチャージ／オール判定回路４３、グローバルビット線プリチャージ／ディスチャージ回路４２を利用して行うことにより、２素子から１素子へ削減することができる。もちろん、削減したオール判定回路のオール判定動作の機能は、グローバルビット線選択プリチャージ／オール判定回路４３のソース電圧を供給する信号線ＦＰＣ／ＥＣＵの電位を分けて、オール判定時にＥＣＵの電位を出力することにより、同様に可能となる。
すなわち、オール判定の時は、信号線ＰＣの信号によりＮＭＯＳＦＥＴＱ６、信号線ＲＰＣＤの信号によりＮＭＯＳＦＥＴＱ５をそれぞれオンにし、ＮＭＯＳＦＥＴＱ５の信号線ＦＰＣの電位をＶｓｓ電位、ＮＭＯＳＦＥＴＱ７の信号線ＦＰＣ／ＥＣＵの電位をＥＣＵ電位にそれぞれすることで、ＮＭＯＳＦＥＴＱ７のゲートが接続されるセンスラッチ回路４１のノードの“Ｈ”または“Ｌ”の電圧レベルを判定することができる。
なお、選択プリチャージの時は、信号線ＰＣの信号によりＮＭＯＳＦＥＴＱ６をオンにし、ＮＭＯＳＦＥＴＱ７の信号線ＦＰＣ／ＥＣＵの電位をＶｃｃ電位にすることで、センスラッチ回路４１のノードが“Ｈ”の電圧レベルであればグローバルビット線Ｇ−ＢＬを選択的にプリチャージすることができる。
図８により、センスラッチノード制御回路の削減について、センスラッチノード制御回路を設けた本発明の第１の前提技術の場合（ａ）と、Ｙ選択スイッチ／センスラッチノード制御回路で共用した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、センスラッチ回路１０１の両側にセンスラッチノード制御回路１１５，１２５を配置して、それぞれのセンスラッチノード制御回路１１５，１２５でセンスラッチ回路１０１のノードのチャージ／ディスチャージを行うため、２素子が必要となる。
これに対して、（ｂ）に示す本発明の技術では、センスラッチノード制御回路の機能を、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７を利用して行うことにより、２素子から０素子へ削減することができる。もちろん、削減したセンスラッチノード制御回路のチャージ／ディスチャージの機能は、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７の共通入出力線ＣＩＯをチャージ／ディスチャージとしても使い分けることにより、同様に可能となる。
たとえば、プリチャージの時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、共通入出力線ＣＩＯをＶｃｃ電位にすることで、センスラッチ回路４１のノードをチャージすることができる。また、ディスチャージの時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、共通入出力線ＣＩＯをＶｓｓ電位にすることで、ディスチャージを行うことができる。
なお、Ｙ選択の時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにすることで、センスラッチ回路４１と共通入出力線ＣＩＯとの間でデータを入出力することができる。
従って、本実施の形態のフラッシュメモリによれば、以下のような効果を得ることができる。
（１）シングルエンドセンス方式を採用しながら、ＮＭＯＳゲート受けセンス方式のＭＯＳＦＥＴをしきい値電圧依存付き電圧により駆動することにより、センスラッチ回路４１におけるセンス動作の誤動作を防止するとともに、本発明の第１の前提技術によるオープンビットセンス方式並みのセンス動作範囲を確保することができる。すなわち、▲１▼センス電圧をＮＭＯＳＦＥＴＱ１２でセンスし、信号量を十分確保した状態でセンスラッチ回路４１を起動すること、▲２▼しきい値電圧付加電源５１の出力電圧でグローバルビット線Ｇ−ＢＬをプリチャージすることにより、プリチャージ電圧とセンス用のＮＭＯＳＦＥＴＱ１２のしきい値電圧との差を常に一定にすること、の２点によるものである。
（２）シングルエンドセンス方式と、しきい値電圧依存付き電圧により駆動するＮＭＯＳゲート受けセンス方式を採用することにより、本発明の第１の前提技術によるオープンビットセンス方式に比べて、Ｙ系直接周辺回路の各回路に必要な素子数を１ビット線当たり２０素子から１７素子に削減することができる。
（３）本発明の第１の前提技術によるオープンビットセンス方式に対して、グローバルビット線ディスチャージ回路１１２（１２２）、オール判定回路１１６、センスラッチノード制御回路１１５（１２５）の削減により、１ビット線当たり１７素子から１３素子に削減することができる。
（４）フラッシュメモリの製品としては、この製品（たとえばＡＧ−ＡＮＤ型メモリアレイ構成を用いた１Ｇｂｉｔ多値フラッシュメモリ）上には前述した１ビット当たりのＹ系直接周辺回路は３２ｋ個存在するため、２０素子から１３素子への削減により、１製品当たり２２４ｋ素子の削減が可能となる。これは、チップ面積では約５％の削減となる。
（５）Ｙ系直接周辺回路の回路構成を変更しても、本発明の前提技術並みにセンスマージンを確保することができ、このセンス回路の構成変更による素子数削減およびその他の制御回路の素子数削減により、Ｙ系直接周辺回路、さらにはフラシュメモリの面積低減を図ることが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる半導体記憶装置は、特にセンスラッチ回路をビット線の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたビット線上の電圧を検知するシングルエンドセンス方式を採用しながら、センス電圧をＭＯＳＦＥＴのゲートで受けてセンスラッチ回路のノードを駆動するＮＭＯＳゲート受けセンス方式を併用したフラッシュメモリに有用であり、さらにシングルエンドセンス方式を採用した不揮発性半導体記憶装置や、フラッシュメモリを用いた半導体装置、半導体メモリカード、半導体メモリモジュールなどに広く適用することができる。
【図面の簡単な説明】
図１は本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリを示す概略構成図、図２は本発明の一実施の形態のフラッシュメモリにおいて、メモリアレイの要部を示す回路図、図３はシングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路を示す回路図、図４はしきい値電圧依存付き電源回路を示す回路図、図５（ａ），（ｂ）は本発明の第２の前提技術と本発明の技術とを比較するために、しきい値電圧依存性を示す特性図、図６（ａ），（ｂ）は本発明の第１の前提技術と本発明の技術とを比較するために、グローバルビット線プリチャージ／ディスチャージ回路を示す回路図、図７（ａ），（ｂ）はグローバルビット線選択プリチャージ／オール判定回路を示す回路図、図８（ａ），（ｂ）はＹ選択スイッチ／センスラッチノード制御回路を示す回路図、図９は本発明の第１の前提技術であるオープンビットセンス方式のＹ系直接周辺回路を示す回路図、図１０（ａ），（ｂ），（ｃ）は本発明の第１、第２の前提技術と本発明の技術とを比較するために、オープンビットセンス方式／シングルエンドセンス方式／ＮＭＯＳゲート受けセンス方式のセンス動作を示す説明図である。
本発明は、半導体記憶装置に関し、特にセンスラッチ回路をビット線の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたビット線上の電圧を検知する方式、いわゆるシングルエンドセンス方式と呼ばれる技術を採用したフラッシュメモリなどのような不揮発性半導体記憶装置に適用して有効な技術に関する。
背景技術
本発明者が検討したところによれば、不揮発性半導体記憶装置の一例としてのフラッシュメモリについては、以下のような技術が考えられる。
たとえば、フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。このようなフラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に２ビット以上のデータを記憶させる、いわゆる「多値」のフラッシュメモリの概念が提案されている。このような多値のフラッシュメモリでは、フローティングゲートに注入する電荷の量を制御することにより、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶することができる。
さらに、前記のようなフラッシュメモリにおいては、記憶容量の増大に伴ってチップサイズが大きくなるために、このチップサイズの増大を抑えることも求められている。たとえば、チップサイズを考えた場合に、ワード線とビット線との交点に格子状に配置する複数のメモリセルからなるメモリアレイの面積には制約が多いため、このメモリアレイのＹ系直接周辺回路などの面積に着目する必要がある。フラッシュメモリのＹ系直接周辺回路には、たとえば、いわゆるオープンビットセンス方式と呼ばれる技術やシングルエンドセンス方式と呼ばれる技術を採用した回路構成のものがある。
なお、シングルエンドセンス方式を採用したフラッシュメモリに関する技術としては、たとえば１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＭＰ６．６：Ａ １３０ｍｍ２ ２５６Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ｗｉｔｈ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ、１９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＴＡ７．５：Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓｃｈｅｍｅ、１９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，ＴＡ７．６：Ａ ３５ｎｓ−Ｃｙｃｌｅ−Ｔｉｍｅ ３．３Ｖ−Ｏｎｌｙ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ ＥＥＰＲＯＭなどに記載される文献などが挙げられる。
ところで、本発明者が、前記のようなフラッシュメモリのＹ系直接周辺回路に関し、オープンビットセンス方式とシングルエンドセンス方式を採用した技術について検討した結果、以下のようなことが明らかとなった。
前者のオープンビットセンス方式は、センスラッチ回路の両側に２本のグローバルビット線を接続した構成となっている。このオープンビットセンス方式を本発明の第１の前提技術として、図９のＹ系直接周辺回路を示す回路図を用いて説明する。併せて、図１０を用いて、オープンビットセンス方式（ａ）と、本発明の第２の前提技術としてのシングルエンドセンス方式（ｂ）のセンス動作を説明する。
図９のように、オープンビットセンス方式のＹ系直接周辺回路は、センスラッチ回路１０１と、このセンスラッチ回路１０１の両側につながるグローバルビット線Ｇ−ＢＬに接続される１対の、グローバルビット線プリチャージ回路１１１，１２１、グローバルビット線ディスチャージ回路１１２，１２２、グローバルビット線選択プリチャージ回路１１３，１２３、トランスファ回路１１４，１２４、センスラッチノード制御回路１１５，１２５、オール判定回路１１６，１２６およびＹ選択スイッチ回路１１７，１２７などから構成される。
センスラッチ回路１０１は、ＰＭＯＳＦＥＴＱ５１，Ｑ５２とＮＭＯＳＦＥＴＱ５３，Ｑ５４からなり、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチする回路である。
グローバルビット線プリチャージ回路１１１，１２１は、ＮＭＯＳＦＥＴＱ６１，Ｑ７１からなり、グローバルビット線Ｇ−ＢＬの一括プリチャージを行う回路である。
グローバルビット線ディスチャージ回路１１２，１２２は、ＮＭＯＳＦＥＴＱ６２，Ｑ７２からなり、グローバルビット線Ｇ−ＢＬの一括ディスチャージを行う回路である。
グローバルビット線選択プリチャージ回路１１３，１２３は、ＮＭＯＳＦＥＴＱ６３，Ｑ６４，Ｑ７３，Ｑ７４からなり、グローバルビット線Ｇ−ＢＬの単位での選択的なプリチャージを行う回路である。
トランスファ回路１１４，１２４は、ＮＭＯＳＦＥＴＱ６５，Ｑ７５からなり、センスラッチ回路１０１とグローバルビット線Ｇ−ＢＬとの接続／分離を行う回路である。
センスラッチノード制御回路１１５，１２５は、ＮＭＯＳＦＥＴＱ６６，Ｑ７６からなり、センスラッチ回路１０１のノードのチャージ／ディスチャージを行う回路である。
オール判定回路１１６，１２６は、ＮＭＯＳＦＥＴＱ６７，Ｑ７７からなり、センスラッチ回路１０１のラッチデータの判定を行う回路である。
Ｙ選択スイッチ回路１１７，１２７は、ＮＭＯＳＦＥＴＱ６８，Ｑ７８からなり、センスラッチ回路１０１と共通入出力線との間でデータを入出力するためのスイッチ回路である。
このオープンビットセンス方式を採用した場合、図１０（ａ）のように、センス時は、一方（左側）のグローバルビット線Ｇ−ＢＬにメモリセルＭＣを接続し、このグローバルビット線Ｇ−ＢＬはメモリしきい値に応じた電圧になり、他方（右側）のグローバルビット線Ｇ−ＢＬにリファレンス電圧を印加する。このオープンビットセンス方式では、グローバルビット線Ｇ−ＢＬの容量は比較的大きく、両グローバルビット線Ｇ−ＢＬの容量はほぼ同じために安定したセンス動作を行うことができる。
一方、後者のシングルエンドセンス方式は、センスラッチ回路をグローバルビット線の一方の端に配置する構成となっているため、面積低減（素子数削減）を目的として採用される。このシングルエンドセンス方式を採用した場合、図１０（ｂ）のように、グローバルビット線Ｇ−ＢＬに接続するのはセンスラッチ回路の一方のみとなり、リファレンス側の容量はセンス側に対して約１／６程度と小さくなる。このシングルエンドセンス方式では、センスラッチ回路の両側の容量差が大きい状態でセンスを行うために誤動作するという問題がある。
また、前述のオープンビットセンス方式では、２本のグローバルビット線を制御するための付帯回路の素子数が多く、素子数削減によるレイアウト面積低減という課題がある。たとえば、前述した図９のＹ系直接周辺回路では、センスラッチ回路１０１に４素子、グローバルビット線プリチャージ回路１１１，１２１に１×２＝２素子、グローバルビット線ディスチャージ回路１１２，１２２にＩ×２＝２素子、グローバルビット線選択プリチャージ回路１１３，１２３に２×２＝４素子、トランスファ回路１１４，１２４に１×２＝２素子、センスラッチノード制御回路１１５，１２５に１×２＝２素子、オール判定回路１１６，１２６に１×２＝２素子、Ｙ選択スイッチ回路１１７，１２７に１×２＝２素子、がそれぞれ必要となる。
そこで、本発明の目的は、面積低減（素子数削減）が可能なシングルエンドセンス方式を採用しながら、センスラッチ回路におけるセンス動作の誤動作を防止することができる不揮発性半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による不揮発性半導体記憶装置は、前記目的を達成するために、以下のような特徴を有するものである。
（１）センスラッチ回路がビット線の一方の端に接続され、メモリセルのしきい値電圧に応じたビット線上のデータを検知するシングルエンドセンス方式を採用しながら、ビット線とセンスラッチ回路との間に接続されたＮＭＯＳＦＥＴによりビット線上のデータをゲートで受けてセンスラッチ回路のノードを駆動する方式、いわゆるＮＭＯＳゲート受けセンス方式と呼ばれる技術を併用したフラッシュメモリにおいて、ビット線に接続され、ビット線をプリチャージするビット線プリチャージ回路と、このビット線プリチャージ回路に接続され、ビット線のプリチャージ電圧をＮＭＯＳＦＥＴのしきい値電圧に依存させて発生する電源回路とを有するものである。
このシングルエンドセンス方式とＮＭＯＳゲート受けセンス方式を併用した技術では、前述した本発明の第２の前提技術によるシングルエンドセンス方式において、センスラッチ回路のみでセンスを行った場合誤動作する可能性があるため、たとえば図１０（ｃ）に示すように、センス側のグローバルビット線Ｇ−ＢＬをＮＭＯＳＦＥＴのゲートに接続する構成のＮＭＯＳゲート受けセンス方式に変更するものである。
その上、前述したＮＭＯＳゲート受けセンス方式では、グローバルビット線のプリチャージ電圧とＮＭＯＳＦＥＴのしきい値電圧との差を常に一定に保つ必要があるが、このしきい値電圧はプロセスのばらつきにより変動して一定とはならないため、しきい値電圧依存を付加した電圧を用いることにより、しきい値電圧が変動しても電圧差が一定になるようにしたものである。
（２）前記（１）のフラッシュメモリにおいて、ビット線プリチャージ回路は、電圧値が異なる第１の電位と第２の電位が供給可能であり、ビット線をディスチャージする機能をさらに有し、ビット線をプリチャージするときはビット線プリチャージ回路に第１の電位を供給し、ビット線をディスチャージするときはビット線プリチャージ回路に第２の電位を供給するように構成して、グローバルビット線ディスチャージ回路を削減するようにしたものである。
（３）前記（２）のフラッシュメモリにおいて、ビット線に接続され、ビット線を選択的にプリチャージするビット線選択プリチャージ回路をさらに有し、このビット線選択プリチャージ回路は、電圧値が異なる第３の電位と第４の電位が供給可能であり、ビット線プリチャージ回路と共に動作してセンスラッチ回路のデータを判定する機能をさらに有し、ビット線を選択的にプリチャージするときはビット線選択プリチャージ回路に第３の電位を供給し、センスラッチ回路のデータを判定するときはビット線選択プリチャージ回路に第４の電位を供給し、ビット線プリチャージ回路に第２の電位を供給するように構成して、オール判定回路を削減するようにしたものである。
（４）前記（１）のフラッシュメモリにおいて、センスラッチ回路のノードに接続され、センスラッチ回路と共通入出力線との間でデータを入出力する選択回路をさらに有し、この選択回路は、電圧値が異なる第５の電位と第６の電位が供給可能であり、センスラッチ回路のノードをプリチャージおよびディスチャージする機能をさらに有し、センスラッチ回路と共通入出力線との間でデータを入出力するときは選択回路を介して接続し、センスラッチ回路のノードをプリチャージするときは選択回路に第５の電位を供給し、センスラッチ回路のノードをディスチャージするときは選択回路に第６の電位を供給するように構成して、センスラッチノード制御回路を削減するようにしたものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
図１により、本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリの構成の一例を説明する。
本実施の形態のフラッシュメモリは、特に限定されるものではないが、たとえば一例として、各メモリセルに複数ビットのデータをしきい値電圧として記憶可能であり、独立に動作可能な複数のバンク構成からなるフラッシュメモリとされ、４つのバンク１〜４と、各バンク１〜４に対応するセンスラッチ列５〜８、Ｙ系制御回路９〜１２およびＳＲＡＭ１３〜１６と、間接周辺回路１７などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に形成されている。
バンク１〜４は、それぞれ、メモリアレイ２１と、このメモリアレイ２１のＹ方向（＝ワード線方向）における中央と外側に配置される３つのサブデコーダ２２〜２４と、１つのサブデコーダ２２の外側に配置されるメインデコーダ２５と、メモリアレイ２１のＸ方向（＝ビット線方向）における外側に配置される１つのゲートデコーダ２６などから構成される。メモリアレイ２１は、詳細は後述するが、複数のワード線２７と複数のビット線２８とに接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセル２９が並列接続された複数のメモリ列から構成される。サブデコーダ２２〜２４、メインデコーダ２５およびゲートデコーダ２６は、デコード結果に従い、各メモリアレイ２１内の任意のメモリセル２９に接続される１本のワード線２７を選択レベルとする。
センスラッチ列５〜８は、それぞれ、バンク１〜４に隣接して、２つのバンク１とバンク２、バンク３とバンク４の間に挟まれるようにして配置されている。このセンスラッチ列５〜８は、詳細は後述するが、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）を採用し、読み出し時にビット線２８のレベルを検出するとともに、書き込み時に書き込みデータに応じた電位を与える。Ｙ系制御回路９〜１２は、それぞれ、センスラッチ列５〜８に隣接して、チップの周辺部に配置されている。このＹ系制御回路９〜１２は、センスラッチ列の制御、書き込みデータおよび読み出しデータを転送する。ＳＲＡＭ１３〜１６は、それぞれ、Ｙ系制御回路９〜１２に隣接して、チップの周辺部に配置されている。このＳＲＡＭ１３〜１６は、書き込みデータおよび読み出しデータを保持する。
間接周辺回路１７は、チップの周辺部に配置されている。この間接周辺回路１７には、消去動作、書き込み動作、読み出し動作などを制御するための制御回路３１や、各動作に必要な各種電圧を発生するための電源回路３２、外部から入力されるアドレス信号や書き込みデータ、コマンド、制御信号などを取り込んで各内部回路に供給するとともに、読み出しデータを出力するための入出力回路３３などが含まれる。入出力回路３３は、チップの周辺部のＸ方向における外側に配置され、外部に接続する外部端子となる複数のパッド３４が設けられている。
図２により、本実施の形態のフラッシュメモリにおいて、メモリアレイの構成の一例を説明する。本実施の形態のフラッシュメモリにおけるメモリアレイは、特に限定されるものではないが、たとえば一例として、ＡＧ−ＡＮＤ型と呼ばれるメモリアレイ構成を例に示しているが、ＡＮＤ型やＮＡＮＤ型などの種々のメモリアレイ構成についても適用可能である。また、各メモリセルには、しきい値電圧を２段階に設定して２値のデータを記憶したり、または４段階に設定して４値のデータを記憶したり、さらには３段階あるいは５段階以上に設定して多値のデータを記憶できるようにしたフラッシュメモリについても適用可能であることはいうまでもない。
図２は、メモリアレイの１つのブロックを示す。このブロックは、各バンクの一部分からなり、複数のストリングからなる１つのまとまりを単位とする。また、ストリングは、ビット線に接続されたメモリ列の複数のメモリセルからなる１つのまとまりを単位とする。
メモリアレイは、１つのブロックに、ワード線方向に複数のストリングが並列形態で配置されている。１つのストリングには、ビット線方向に、複数のメモリセルが並列形態で接続されて配置されている。ここでは、１ブロック当たり、ワード線をＷ１〜Ｗｍのｍ本、ビット線をＤ１〜Ｄｎのｎ本とし、ストリングがｎ個で、メモリセルがＭＣ１１〜ＭＣｍｎのｍ×ｎ個からなる場合を示している。すなわち、１ストリング当たりにはｍ個のメモリセルが配置される。
たとえば、１つのストリングのｍ個のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列は、それぞれのメモリセルＭＣ１１〜ＭＣｍ１のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＯの信号により駆動されるＭＯＳＦＥＴＱＡ１１〜ＱＡｍ１をそれぞれ介して共通に接続され、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ０を介して共通ソース線ＣＳに接続される。
また、前述のメモリ列に隣接するメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列は、それぞれのメモリセルＭＣ１２〜ＭＣｍ２のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通に接続され、ドレイン側制御信号線ＳＤＥの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ２を介してビット線Ｄ２に接続されるとともに、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ２を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＥの信号により駆動されるＭＯＳＦＥＴＱＡ１２〜ＱＡｍ２をそれぞれ介して共通に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。
同様に、奇数列目のメモリ列は、前述のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥ、ゲート制御信号線ＡＧＯ、ソース側制御信号線ＳＳＯの各信号により駆動されるように接続され、また偶数列目のメモリ列は、前述のメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＥ、ソース側制御信号線ＳＳＯ、ゲート制御信号線ＡＧＥ、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥの各信号により駆動されるように接続されている。
このメモリアレイの構成において、ワード線Ｗ１〜Ｗｍはサブデコーダおよびメインデコーダに接続され、このサブデコーダおよびメインデコーダのデコード結果に従い、各メモリアレイ内の１本のワード線Ｗが選択され、この選択されたワード線Ｗにデータの消去、書き込みおよび読み出しの各動作時にそれぞれ所定の電圧が印加される。また、消去、書き込みおよび読み出しの各動作時には、ワード線Ｗの他に、ビット線Ｄや、ドレイン側制御信号線ＳＤＯ，ＳＤＥ、ソース側制御信号線ＳＳＥ，ＳＳＯ、ゲート制御信号線ＡＧＯ，ＡＧＥの各信号線にも所定の電圧が供給されて、メモリセルＭＣのソースおよびドレインに所定の電圧が印加されるように構成されている。
図３により、本実施の形態のフラッシュメモリにおいて、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路の一例を説明する。
図３に示すように、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路は、センスラッチ回路４１と、このセンスラッチ回路４１につながるグローバルビット線上に接続された、グローバルビット線プリチャージ／ディスチャージ回路４２、グローバルビット線選択プリチャージ／オール判定回路４３、トランスファ回路４４、オール判定回路４５、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７、およびＮＭＯＳゲート受けセンス回路４８などから構成される。なお、センスラッチ回路４１につながるグローバルビット線は、前記図２に示したビット線に対応する。
センスラッチ回路４１は、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチする回路である。このセンスラッチ回路４１は、２つのＰＭＯＳＦＥＴＱ１，Ｑ２と２つのＮＭＯＳＦＥＴＱ３，Ｑ４からなるＣＭＯＳ構成のラッチ型（ゲート・ドレイン交差型）の回路形式となっており、ＰＭＯＳＦＥＴＱ１，Ｑ２の高電位側は信号線ＳＬＰに、ＮＭＯＳＦＥＴＱ３，Ｑ４の低電位側は信号線ＳＬＮにそれぞれ接続されている。
グローバルビット線プリチャージ／ディスチャージ回路４２は、グローバルビット線Ｇ−ＢＬの一括プリチャージを行う機能と、グローバルビット線Ｇ−ＢＬの一括ディスチャージを行う機能とを兼ね備えた回路である。このグローバルビット線プリチャージ／ディスチャージ回路４２は、１つのＮＭＯＳＦＥＴＱ５からなり、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣとの間に接続され、ゲートは信号線ＲＰＣＤに接続されて駆動される。
グローバルビット線選択プリチャージ／オール判定回路４３は、グローバルビット線Ｇ−ＢＬの単位での選択的なプリチャージを行う機能と、センスラッチ回路４１のラッチデータのオール判定を行う機能とを兼ね備えた回路である。このグローバルビット線選択プリチャージ／オール判定回路４３は、２つのＮＭＯＳＦＥＴＱ６，Ｑ７が接続されて構成され、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣ／ＥＣＵとの間に接続され、一方のＮＭＯＳＦＥＴＱ６はゲートが信号線ＰＣに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ７はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動される。
トランスファ回路４４は、センスラッチ回路４１とグローバルビット線Ｇ−ＢＬとの接続／分離を行う回路である。このトランスファ回路４４は、１つのＮＭＯＳＦＥＴＱ８からなり、グローバルビット線Ｇ−ＢＬとセンスラッチ回路４１の一方（グローバルビット線側）のノードＮＲとの間に接続され、ゲートが信号線ＴＲに接続されて駆動される。
オール判定回路４５は、センスラッチ回路４１のラッチデータのオール判定を行う回路である。このオール判定回路４５は、１つのＮＭＯＳＦＥＴＱ９からなり、信号線ＥＣＤと接地電位との間に接続され、ゲートがセンスラッチ回路４１の他方（グローバルビット線と反対側）のノードＮＳに接続されて駆動される。
Ｙ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１と共通入出力線ＣＩＯとの間でデータを入出力するためのスイッチ機能と、センスラッチ回路４１のノードのチャージ／ディスチャージを行う機能とを兼ね備えた回路である。このＹ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１の両側の各ノードＮＲ，ＮＳに接続された２つのＮＭＯＳＦＥＴＱ１０，Ｑ１１からなる。たとえば、リファレンス側となる一方のＮＭＯＳＦＥＴＱ１０は、センスラッチ回路４１の一方のノードＮＲと共通入出力線ＣＩＯとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。たとえば、センス側となる他方のＮＭＯＳＦＥＴＱ１１は、センスラッチ回路４１の他方のノードＮＳと共通入出力線ＣＩＯとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。
ＮＭＯＳゲート受けセンス回路４８は、センス動作を行う機能と、センスラッチ回路４１の誤動作を防止するために、センスラッチ回路４１のノードの信号量を十分に確保された状態にする機能とを兼ね備えた回路である。このＮＭＯＳゲート受けセンス回路４８は、２つのＮＭＯＳＦＥＴＱ１２，Ｑ１３が接続されて構成され、センスラッチ回路４１の他方のノードＮＳと接地電位との間に接続され、一方のＮＭＯＳＦＥＴＱ１２はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ１３はゲートが信号線ＳＥＮＳＥに接続されて駆動される。
従って、Ｙ系直接周辺回路のシングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）では、センス側のグローバルビット線Ｇ−ＢＬをＮＭＯＳＦＥＴＱ１２のゲートに接続する構成を採用し、このＮＭＯＳＦＥＴＱ１２でグローバルビット線電圧のセンスを行い、センスラッチ回路４１のノードＮＳをドライブする。次に、センスラッチ回路４１のノードＮＳの信号量が十分確保された状態でセンスラッチ回路４１を起動することにより、センスラッチ回路４１の両側のノードＮＳとノードＮＲの容量をほぼ同じにして誤動作を防ぐことができる。
また、シングルエンドセンス方式の採用により、１本のビット線当たりに必要な各回路の素子に着目すると、前述した本発明の第１の前提技術によるオープンビットセンス方式の２０素子に対して１７素子となり、３素子の削減となる。これは、２本のグローバルビット線Ｇ−ＢＬを制御するために必要だった回路が１／２にできるための５素子削減と、ＮＭＯＳゲート受けセンス方式の採用による２素子追加によるものである。
図４により、ＮＭＯＳゲート受けセンス回路において、しきい値電圧依存付き電源回路の一例を説明する。併せて、図５により、しきい値電圧依存性について、図４のしきい値電圧依存付き電源回路を用いない本発明の第２の前提技術の場合（ａ）と、しきい値電圧依存付き電源回路を用いた本発明の技術の場合（ｂ）とを比較して説明する。
図４に示すように、しきい値電圧依存付き電源回路は、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２と、グローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５との接続構成に対して、ＮＭＯＳＦＥＴＱ５のゲートにしきい値電圧付加電源５１が接続されて構成される。すなわち、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２は、センスラッチ回路４１のノードＮＳと接地電位との間に接続され、ゲートがグローバルビット線Ｇ−ＢＬに接続される。グローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５は、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣとの間に接続され、ゲートがしきい値電圧付加電源５１に接続される。
しきい値電圧付加電源５１は、差動アンプ５２、しきい値電圧かさ上げ回路５３、アンプ５４、およびドライバ５５などから構成され、差動アンプ５２の一方の入力に所定の電圧が印加され、しきい値電圧かさ上げ回路５３、アンプ５４を介して、ドライバ５５からグローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５のゲートに所定の電圧が出力されるような構成となっている。
差動アンプ５２は、定電流源５６と、差動回路構成の２つのＰＭＯＳＦＥＴＱ２１，Ｑ２２および２つのＮＭＯＳＦＥＴＱ２３，Ｑ２４からなり、定電流源５６は電源電位に接続され、またＰＭＯＳＦＥＴＱ２１，Ｑ２２の高電位側は定電流源５６に、ＮＭＯＳＦＥＴＱ２３，Ｑ２４の低電位側は接地電位にそれぞれ接続され、一方のＰＭＯＳＦＥＴＱ２１のゲートに電圧が印加される。
しきい値電圧かさ上げ回路５３は、定電流源５７と、縦積み構成の３つのＮＭＯＳＦＥＴＱ２５〜Ｑ２７からなり、定電流源５７は電源電位に接続され、またＮＭＯＳＦＥＴＱ２５の高電位側は定電流源５７に、ＮＭＯＳＦＥＴＱ２７の低電位側は接地電位にそれぞれ接続され、ＮＭＯＳＦＥＴＱ２６とＮＭＯＳＦＥＴＱ２７との接続ノードが差動アンプ５２の他方のＰＭＯＳＦＥＴＱ２２のゲートに接続される。また、ＮＭＯＳＦＥＴＱ２７のゲートが、差動アンプ５２のＮＭＯＳＦＥＴＱ２３，Ｑ２４の共通接続されたゲートに接続される。
アンプ５４は、負入力端子にしきい値電圧かさ上げ回路５３からの出力電圧が入力され、正入力端子はしきい値電圧付加電源５１の出力電圧に接続される。このアンプ５４の出力電圧はドライバ５５のＰＭＯＳＦＥＴＱ２８のゲートに入力され、このドライバ５５からしきい値電圧依存付き電源として出力される。
たとえば、このしきい値電圧付加電源５１において、差動アンプ５２の一方のＰＭＯＳＦＥＴＱ２１のゲートに約０．５Ｖの電圧が印加されると、他方のＰＭＯＳＦＥＴＱ２２のゲートに約０．５Ｖの電圧が現れ、さらにこの約０．５Ｖはしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２６のしきい値電圧ＶｔｈＮ１、ＮＭＯＳＦＥＴＱ２５のしきい値電圧ＶｔｈＮ２の各電圧分かさ上げされ、そしてアンプ５４およびドライバ５５を介して、このドライバ５５から（ＶｔｈＮ１＋ＶｔｈＮ２＋０．５Ｖ）の電圧として出力される。
また、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２のしきい値電圧ＶｔｈＮ２’をしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２５のしきい値電圧ＶｔｈＮ２とほぼ等しい値とし、かつグローバルビット線プリチャージ／ディスチャージ回路４２のＮＭＯＳＦＥＴＱ５のしきい値電圧ＶｔｈＮ１’をしきい値電圧かさ上げ回路５３のＮＭＯＳＦＥＴＱ２６のしきい値電圧ＶｔｈＮ１とほぼ等しい値とすることで、しきい値電圧のばらつきが相殺され、グローバルビット線Ｇ−ＢＬに常に一定の（ＶｔｈＮ２＋０．５Ｖ）のプリチャージ電圧を供給することができる。なお、ＮＭＯＳＦＥＴＱ２６とＮＭＯＳＦＥＴＱ５、ＮＭＯＳＦＥＴＱ２５とＮＭＯＳＦＥＴＱ１２のしきい値電圧の関係を、ＶｔｈＮ１≒ＶｔｈＮ１’、ＶｔｈＮ１≒ＶｔｈＮ１’にするには、設計上において、ＮＭＯＳＦＥＴのサイズ、特にゲート長を等しくすることで可能となる。
具体的に、前述のしきい値電圧依存付き電源回路を用いない場合と用いた場合とを比較すると図５のようになり、（ａ）はしきい値電圧依存付き電源回路を用いない、Ｖｔｈ依存なしの場合、（ｂ）はしきい値電圧依存付き電源回路を用いた、Ｖｔｈ依存付きの場合をそれぞれ示す。
すなわち、ＮＭＯＳゲート受けセンス回路４８のＮＭＯＳＦＥＴＱ１２のしきい値電圧Ｖｔｈに±０．１Ｖのばらつきがある例において、（ａ）のＶｔｈ依存なしの場合には、グローバルビット線Ｇ−ＢＬのプリチャージ電圧は、たとえば１．２Ｖとなり、ＮＭＯＳＦＥＴＱ１２のしきい値電圧によってプリチャージ電圧の電位差が異なるため、センスマージンが減少する。これに対して、本発明を適用した（ｂ）のＶｔｈ依存付きの場合には、ＮＭＯＳＦＥＴＱ１２のしきい値電圧が高ければグローバルビット線Ｇ−ＢＬのプリチャージ電圧も高くなり、逆に低ければ低くなり、よってグローバルビット線Ｇ−ＢＬのプリチャージ電圧は、たとえば（Ｖｔｈ＋０．５Ｖ）となり、ＮＭＯＳＦＥＴＱ１２のしきい値電圧によらず、常にプリチャージ電圧の電位差を一定にすることができるので、センスマージンの確保につながる。
従って、しきい値電圧依存性については、ＮＭＯＳゲート受けセンス方式のセンスポイントはＮＭＯＳＦＥＴＱ１２のしきい値電圧となり、グローバルビット線Ｇ−ＢＬのプリチャージ電圧としきい値電圧との差を常に一定に保つ必要があるが、前述した本発明の第２の前提技術ではしきい値電圧はプロセスのばらつきにより変動するために一定とはならず、センスマージンが減少する。そこで、本発明のように、しきい値電圧依存を付加した電圧を用いることにより、しきい値電圧が変動しても電圧差が一定になるようにすることが可能となる。
図６により、グローバルビット線ディスチャージ回路の削減について、グローバルビット線プリチャージ回路とディスチャージ回路とを別々に設けた本発明の第１の前提技術の場合（ａ）と、グローバルビット線プリチャージ／ディスチャージ回路で共有した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、グローバルビット線Ｇ−ＢＬのプリチャージ回路１１１とディスチャージ回路１１２の２素子が存在する。これは、グローバルビット線Ｇ−ＢＬのプリチャージ動作は隣接の干渉を低減するために２相動作としていることによるものである。
たとえば、フェーズ０においては、信号線ＲＰＣ０の信号によりＭＯＳＦＥＴＱ６１ａをオンにし、信号線ＦＰＣにＶｃｃ電位を供給してグローバルビット線Ｇ−ＢＬをプリチャージする。なお、この時、信号線ＤＤＣ０の信号により駆動されるＭＯＳＦＥＴＱ６２ａはオフ状態である。このフェーズ０のプリチャージの際に、フェーズ１においては、信号線ＤＤＣ１の信号によりＭＯＳＦＥＴＱ６２ｂをオンにして、グローバルビット線Ｇ−ＢＬをＶｓｓ電位に固定することにより、シールドとして機能させる。なお、この時、信号線ＲＰＣ１の信号により駆動されるＭＯＳＦＥＴＱ６１ｂはオフ状態である。
これに対して、（ｂ）に示す本発明の技術のグローバルビット線プリチャージ／ディスチャージ回路４２では、ソース電圧を供給する信号線ＦＰＣの電位をフェーズ毎にＦＰＣ０／ＦＰＣ１に分けてＶｃｃ／Ｖｓｓと別の電位を出力することにより、ディスチャージ回路を削減して、２素子から１素子への素子数の低減を図ることができる。もちろん、グローバルビット線Ｇ−ＢＬのプリチャージ動作、ディスチャージ動作においては、フェーズ０とフェーズ１による２相動作を前記と同様に維持することができる。
たとえば、フェーズ０においては、信号線ＲＰＣＤ０の信号によりＭＯＳＦＥＴＱ５ａをオンにし、信号線ＦＰＣ０にＶｃｃ電位を供給してグローバルビット線Ｇ−ＢＬをプリチャージする。このフェーズ０のプリチャージの際に、フェーズ１においては、信号線ＲＰＣＤ１の信号によりＭＯＳＦＥＴＱ５ｂをオンにし、信号線ＦＰＣ１にＶｓｓ電位を供給してグローバルビット線Ｇ−ＢＬをＶｓｓ電位にディスチャージすることにより、シールドとして機能させることができる。
図７により、オール判定回路の削減について、センスラッチ回路の両側にオール判定回路を別々に設けた本発明の第１の前提技術の場合（ａ）と、センスラッチ回路の片側にのみオール判定回路を設け、他の片側はグローバルビット線選択プリチャージ／オール判定回路で共有した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、センスラッチ回路１０１の両側にオール判定回路１１６，１２６を別々に配置して、それぞれのオール判定回路１１６，１２６でセンスラッチ回路１０１のラッチデータの判定を行うため、２素子が必要となる。
これに対して、（ｂ）に示す本発明の技術では、センスラッチ回路４１の片側のオール判定回路の機能を、グローバルビット線選択プリチャージ／オール判定回路４３、グローバルビット線プリチャージ／ディスチャージ回路４２を利用して行うことにより、２素子から１素子へ削減することができる。もちろん、削減したオール判定回路のオール判定動作の機能は、グローバルビット線選択プリチャージ／オール判定回路４３のソース電圧を供給する信号線ＦＰＣ／ＥＣＵの電位を分けて、オール判定時にＥＣＵの電位を出力することにより、同様に可能となる。
すなわち、オール判定の時は、信号線ＰＣの信号によりＮＭＯＳＦＥＴＱ６、信号線ＲＰＣＤの信号によりＮＭＯＳＦＥＴＱ５をそれぞれオンにし、ＮＭＯＳＦＥＴＱ５の信号線ＦＰＣの電位をＶｓｓ電位、ＮＭＯＳＦＥＴＱ７の信号線ＦＰＣ／ＥＣＵの電位をＥＣＵ電位にそれぞれすることで、ＮＭＯＳＦＥＴＱ７のゲートが接続されるセンスラッチ回路４１のノードの“Ｈ”または“Ｌ”の電圧レベルを判定することができる。
なお、選択プリチャージの時は、信号線ＰＣの信号によりＮＭＯＳＦＥＴＱ６をオンにし、ＮＭＯＳＦＥＴＱ７の信号線ＦＰＣ／ＥＣＵの電位をＶｃｃ電位にすることで、センスラッチ回路４１のノードが“Ｈ”の電圧レベルであればグローバルビット線Ｇ−ＢＬを選択的にプリチャージすることができる。
図８により、センスラッチノード制御回路の削減について、センスラッチノード制御回路を設けた本発明の第１の前提技術の場合（ａ）と、Ｙ選択スイッチ／センスラッチノード制御回路で共用した本発明の技術の場合（ｂ）とを比較して説明する。
（ａ）に示す前述した本発明の第１の前提技術によるオープンビットセンス方式では、センスラッチ回路１０１の両側にセンスラッチノード制御回路１１５，１２５を配置して、それぞれのセンスラッチノード制御回路１１５，１２５でセンスラッチ回路１０１のノードのチャージ／ディスチャージを行うため、２素子が必要となる。
これに対して、（ｂ）に示す本発明の技術では、センスラッチノード制御回路の機能を、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７を利用して行うことにより、２素子から０素子へ削減することができる。もちろん、削減したセンスラッチノード制御回路のチャージ／ディスチャージの機能は、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７の共通入出力線ＣＩＯをチャージ／ディスチャージとしても使い分けることにより、同様に可能となる。
たとえば、プリチャージの時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、共通入出力線ＣＩＯをＶｃｃ電位にすることで、センスラッチ回路４１のノードをチャージすることができる。また、ディスチャージの時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、共通入出力線ＣＩＯをＶｓｓ電位にすることで、ディスチャージを行うことができる。
なお、Ｙ選択の時は、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにすることで、センスラッチ回路４１と共通入出力線ＣＩＯとの間でデータを入出力することができる。
従って、本実施の形態のフラッシュメモリによれば、以下のような効果を得ることができる。
（１）シングルエンドセンス方式を採用しながら、ＮＭＯＳゲート受けセンス方式のＭＯＳＦＥＴをしきい値電圧依存付き電圧により駆動することにより、センスラッチ回路４１におけるセンス動作の誤動作を防止するとともに、本発明の第１の前提技術によるオープンビットセンス方式並みのセンス動作範囲を確保することができる。すなわち、▲１▼センス電圧をＮＭＯＳＦＥＴＱ１２でセンスし、信号量を十分確保した状態でセンスラッチ回路４１を起動すること、▲２▼しきい値電圧付加電源５１の出力電圧でグローバルビット線Ｇ−ＢＬをプリチャージすることにより、プリチャージ電圧とセンス用のＮＭＯＳＦＥＴＱ１２のしきい値電圧との差を常に一定にすること、の２点によるものである。
（２）シングルエンドセンス方式と、しきい値電圧依存付き電圧により駆動するＮＭＯＳゲート受けセンス方式を採用することにより、本発明の第１の前提技術によるオープンビットセンス方式に比べて、Ｙ系直接周辺回路の各回路に必要な素子数を１ビット線当たり２０素子から１７素子に削減することができる。
（３）本発明の第１の前提技術によるオープンビットセンス方式に対して、グローバルビット線ディスチャージ回路１１２（１２２）、オール判定回路１１６、センスラッチノード制御回路１１５（１２５）の削減により、１ビット線当たり１７素子から１３素子に削減することができる。
（４）フラッシュメモリの製品としては、この製品（たとえばＡＧ−ＡＮＤ型メモリアレイ構成を用いた１Ｇｂｉｔ多値フラッシュメモリ）上には前述した１ビット当たりのＹ系直接周辺回路は３２ｋ個存在するため、２０素子から１３素子への削減により、１製品当たり２２４ｋ素子の削減が可能となる。これは、チップ面積では約５％の削減となる。
（５）Ｙ系直接周辺回路の回路構成を変更しても、本発明の前提技術並みにセンスマージンを確保することができ、このセンス回路の構成変更による素子数削減およびその他の制御回路の素子数削減により、Ｙ系直接周辺回路、さらにはフラシュメモリの面積低減を図ることが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる半導体記憶装置は、特にセンスラッチ回路をビット線の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたビット線上の電圧を検知するシングルエンドセンス方式を採用しながら、センス電圧をＭＯＳＦＥＴのゲートで受けてセンスラッチ回路のノードを駆動するＮＭＯＳゲート受けセンス方式を併用したフラッシュメモリに有用であり、さらにシングルエンドセンス方式を採用した不揮発性半導体記憶装置や、フラッシュメモリを用いた半導体装置、半導体メモリカード、半導体メモリモジュールなどに広く適用することができる。
【図面の簡単な説明】
図１は本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリを示す概略構成図、図２は本発明の一実施の形態のフラッシュメモリにおいて、メモリアレイの要部を示す回路図、図３はシングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ系直接周辺回路を示す回路図、図４はしきい値電圧依存付き電源回路を示す回路図、図５（ａ），（ｂ）は本発明の第２の前提技術と本発明の技術とを比較するために、しきい値電圧依存性を示す特性図、図６（ａ），（ｂ）は本発明の第１の前提技術と本発明の技術とを比較するために、グローバルビット線プリチャージ／ディスチャージ回路を示す回路図、図７（ａ），（ｂ）はグローバルビット線選択プリチャージ／オール判定回路を示す回路図、図８（ａ），（ｂ）はＹ選択スイッチ／センスラッチノード制御回路を示す回路図、図９は本発明の第１の前提技術であるオープンビットセンス方式のＹ系直接周辺回路を示す回路図、図１０（ａ），（ｂ），（ｃ）は本発明の第１、第２の前提技術と本発明の技術とを比較するために、オープンビットセンス方式／シングルエンドセンス方式／ＮＭＯＳゲート受けセンス方式のセンス動作を示す説明図である。
Claims (6)
- 複数のワード線と、
複数のビット線と、
それぞれ対応する１本のワード線および１本のビット線に接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセルと、
前記ビット線の一方の端に接続され、前記メモリセルのしきい値電圧に応じた前記ビット線上のデータを検知するセンスラッチ回路と、
前記ビット線と前記センスラッチ回路の第１の入力端子との間の接続制御を行い、前記ビット線上のデータを検知するための参照電位を前記センスラッチ回路の前記第１の入力端子に保持させる第１のＭＯＳＦＥＴと、
前記ビット線と前記センスラッチ回路の第２の入力端子との間に接続され、前記ビット線上のデータをゲートで受けて前記センスラッチ回路の前記第２の入力端子を駆動する第２のＭＯＳＦＥＴと、
前記ビット線に接続され、前記ビット線をプリチャージするビット線プリチャージ回路と、
前記ビット線プリチャージ回路に接続され、前記ビット線のプリチャージ電圧を前記第２のＭＯＳＦＥＴのしきい値電圧に依存させて発生する電源回路と、を有することを特徴とする不揮発性半導体記憶装置。 - 請求項１記載の不揮発性半導体記憶装置において、
前記ビット線プリチャージ回路は、電圧値が異なる第１の電位と第２の電位が供給可能であり、前記ビット線をディスチャージする機能をさらに有し、
前記ビット線をプリチャージするときは前記ビット線プリチャージ回路に前記第１の電位を供給し、
前記ビット線をディスチャージするときは前記ビット線プリチャージ回路に前記第２の電位を供給する、ことを特徴とする不揮発性半導体記憶装置。 - 請求項２記載の不揮発性半導体記憶装置において、
前記ビット線に接続され、前記ビット線を選択的にプリチャージするビット線選択プリチャージ回路をさらに有し、
前記ビット線選択プリチャージ回路は、電圧値が異なる第３の電位と第４の電位が供給可能であり、前記ビット線プリチャージ回路と共に動作して前記センスラッチ回路のデータを判定する機能をさらに有し、
前記ビット線を選択的にプリチャージするときは前記ビット線選択プリチャージ回路に前記第３の電位を供給し、
前記センスラッチ回路のデータを判定するときは前記ビット線選択プリチャージ回路に前記第４の電位を供給し、前記ビット線プリチャージ回路に前記第２の電位を供給する、ことを特徴とする不揮発性半導体記憶装置。 - 請求項１記載の不揮発性半導体記憶装置において、
前記センスラッチ回路のノードに接続され、前記センスラッチ回路と共通入出力線との間でデータを入出力する選択回路をさらに有し、
前記選択回路は、電圧値が異なる第５の電位と第６の電位が供給可能であり、前記センスラッチ回路のノードをプリチャージおよびディスチャージする機能をさらに有し、
前記センスラッチ回路と前記共通入出力線との間でデータを入出力するときは前記選択回路を介して接続し、
前記センスラッチ回路のノードをプリチャージするときは前記選択回路に前記第５の電位を供給し、
前記センスラッチ回路のノードをディスチャージするときは前記選択回路に前記第６の電位を供給する、ことを特徴とする不揮発性半導体記憶装置。 - 請求項１、２、３または４記載の不揮発性半導体記憶装置において、
前記複数のメモリセルは、各メモリセルのゲートが各ワード線に接続され、ドレインが共通にビット線に接続され、ソースがゲート制御信号により駆動されるＭＯＳＦＥＴを介して共通に共通線に接続されてなることを特徴とする不揮発性半導体記憶装置。 - 請求項１、２、３または４記載の不揮発性半導体記憶装置において、
前記複数のメモリセルは、各メモリセルが複数ビットのデータをしきい値電圧として記憶可能とされることを特徴とする不揮発性半導体記憶装置。
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