JPH11250681A - 半導体集積回路装置および不揮発性半導体メモリの消去ベリファイ方法 - Google Patents

Abstract

(57)【要約】 【課題】 負電源を用いることなく電子を放出した後の
メモリセルのしきい値電圧を測定でき、かつ負のしきい
値電圧を測定している時でもセンスアンプ回路にデータ
の値を正確に判定させること。 【解決手段】 Ｐ型ウェル42内に形成されたメモリセル
アレイ１と、Ｐ型ウェル42を０Ｖ及び正のバイアス電位
VNCPAD1 のいずれかにバイアスするＰ型ウェルバイアス
回路２と、メモリセルのソース領域を０Ｖ及び正のバイ
アス電位VNCPAD1のいずれかにバイアスするソース線バ
イアス回路６と、読み出されたデータをセンスし、セン
スしたデータを増幅するセンスアンプ回路13と、Ｐ型ウ
ェル42及びソース領域をそれぞれ正のバイアス電位VNCP
AD1 にバイアスし、メモリセルのゲートを読み出し電位
としてデータを読み出すモードで、センスアンプ回路13
のソース電位を０Ｖから正のバイアス電位VNCPAD1 とす
るＶＳＡＮ供給回路15とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
メモリを有した半導体集積回路装置および不揮発性半導
体メモリの消去ベリファイ方法に係わり、特に読み出し
電圧以下となったメモリセルのしきい値電圧を測定する
測定方法、および読み出し電圧以下となる消去後のメモ
リセルのしきい値電圧をベリファイする消去ベリファイ
に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。

【０００３】図５１は、ＮＡＮＤ型ＥＥＰＲＯＭのメモ
リセルアレイの断面図である。

【０００４】図５１に示すように、メモリセルＭは、通
常、電荷蓄積層として機能する浮遊ゲートＦＧと制御ゲ
ートＣＧ（ＣＧ１〜ＣＧ４）とが積層されたＦＥＴＭＯ
Ｓ構造を有し、Ｎ型基板、もしくはＮ型ウェル４７１に
形成されたＰ型ウェル４７２内に形成される。ＮＡＮＤ
型ＥＥＰＲＯＭでは、上記メモリセルＭ（Ｍ１〜Ｍ４）
を、一般には８個、１６個などの２のべき乗単位で、そ
れらのＮ型ソース／ドレイン領域４７３を隣接するもの
どうしで共用する形で直列に接続し、これを一単位のユ
ニットセル（ＮＡＮＤセル）としてビット線ＢＬとソー
ス線ＳＬとの間に直列に接続するものである。同図で
は、簡単のためメモリセルＭを、Ｍ１〜Ｍ４の４個にし
て示している。

【０００５】ＮＡＮＤセルの最もドレイン側にあるメモ
リセルＭ１のＮ型ソース／ドレイン領域４７３は、選択
トランジスタＳ１のＮ型ソース領域と共通である。選択
トランジスタＳ１のＮ型ドレイン領域４７４は、ビット
線ＢＬに接続される。

【０００６】一方、ＮＡＮＤセルの最もソース側にある
メモリセルＭ４のＮ型ソース／ドレイン領域４７３は、
選択トランジスタＳ２のＮ型ドレイン領域と共通であ
る。選択トランジスタＳ２のＮ型ソース領域４７５は、
図示せぬ箇所でソース線ＳＬに接続される。

【０００７】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。

【０００８】データの消去は、ＮＡＮＤセル内の全ての
メモリセルに対して同時に行われる。即ち、全ての制御
ゲートＣＧ１〜ＣＧ４、選択トランジスタＳ１、Ｓ２の
ゲート（選択ゲート）ＳＧ１、ＳＧ２を０Ｖとし、ビッ
ト線ＢＬおよびソース線ＳＬを浮遊状態として、Ｐ型ウ
ェル４７２およびＮ型基板４７１それぞれに高電圧ＶＥ
Ｅ（＝２０Ｖ程度）を印加する。これにより、ＮＡＮＤ
セル内の全てのメモリセルＭ１〜Ｍ４の浮遊ゲートＦＧ
から電子がＰ型ウェル４７２に放出され、しきい値電圧
が負方向にシフトする。

【０００９】データの書き込みは、ビット線ＢＬから最
も離れた位置のメモリセルＭ４からＭ４、Ｍ３、Ｍ２、
Ｍ１の順で行う。選択されたメモリセルＭの制御ゲート
には高電圧ＶＰＰ（＝２０Ｖ程度）を印加し、それより
ビット線側にあるメモリセルの制御ゲートおよび選択ゲ
ートには中間の電圧ＶＰＡＳＳ（＝１０Ｖ程度）を印加
し、ビット線ＢＬには書き込みデータに応じて０Ｖまた
は中間の電位を与える。

【００１０】ビット線ＢＬに０Ｖが与えられた時、その
電位は選択されたメモリセルＭのチャネルまで伝達さ
れ、チャネルから浮遊ゲートＦＧに電子が注入される。
これにより、選択されたメモリセルＭのしきい値電圧
は、正の方向にシフトする。この状態をデータ“１”と
する。

【００１１】一方、ビット線ＢＬに中間の電位が与えら
れた時には、選択されたメモリセルＭのチャネルの電位
と制御ゲートＣＧとの電位差が、上記ビット線ＢＬに０
Ｖが与えられた時よりも小さくなり、浮遊ゲートＦＧに
電子が注入されない。これにより、選択されたメモリセ
ルＭのしきい値電圧は、負電圧にとどまる。この状態を
データ“０”とする。

【００１２】データの読み出しは、ビット線ＢＬをプリ
チャージし、選択された選択ＳＧ１、ＳＧ２を電源電圧
ＶＣＣ（＝５Ｖ程度）、選択されたメモリセルＭの制御
ゲートＣＧを０Ｖとし、それ以外の非選択メモリセルＭ
の制御ゲートＣＧを電源電圧ＶＣＣ（＝５Ｖ程度）とし
て、選択されたメモリセルＭのチャネルに電流が流れる
か否かを検出することにより行われる。

【００１３】選択されたメモリセルＭのしきい値電圧が
負の時は、プリチャージされたビット線ＢＬからソース
線ＳＬに電流が流れ、ビット線ＢＬの電位はプリチャー
ジ電位よりも下がる。これにより、データ“０”が読み
出される。

【００１４】一方、選択されたメモリセルメモリセルＭ
のしきい値電圧が正の時は、プリチャージされたビット
線ＢＬからソース線ＳＬに電流が流れず、ビット線ＢＬ
の電位はプリチャージ電位をほぼ保つ。これによりデー
タ“１”が読み出される。

【００１５】以上の動作の説明から明らかなように、Ｎ
ＡＮＤ型ＥＥＰＲＯＭでは、書き込みおよび読み出し動
作時、非選択メモリセルＭは転送ゲートとして機能す
る。この観点から、データ“１”が書き込まれたメモリ
セルＭのしきい値電圧には、制限が加わる。例えばデー
タ“１”のしきい値電圧の好ましい範囲は、０．５〜
３．５Ｖとなる。データ書き込み後の経時変化、メモリ
セルＭの製造パラメータのばらつきや電源電圧のばらつ
きを考慮すると、データ書き込み後のしきい値電圧の分
布は、上記範囲よりも小さい範囲であることが要求され
る。

【００１６】そこで、ＮＡＮＤ型ＥＥＰＲＯＭのチップ
選別では、全てのメモリセルＭにデータ“１”を書き込
み、読み出し動作モードとして選択されたメモリセルＭ
の制御ゲートＣＧに印加する電圧を変化させて電流を検
知する方法により、しきい値電圧の分布を測定すること
が行われている。

【００１７】また、高温放置テストを行って、しきい値
電圧の分布が大きく変化しないか否かをチェックするこ
とも行われている。

【００１８】このように、データ“１”が書き込まれた
状態のしきい値電圧の分布の測定は、チップ選別におい
て、従来より行われている。

【００１９】これに対して、データ消去後のしきい値電
圧の分布、即ちデータ“０”が書き込まれた状態のしき
い値電圧の分布の測定は、一般的に行われていない。

【００２０】しかし、近年の電源電圧の低下や、多値化
などにより、好ましいしきい値電圧の分布の範囲は、急
速に狭くなりつつある。このため、チップ選別におい
て、データ消去後のしきい値電圧の分布の測定も検討さ
れるようになってきた。

【００２１】データ消去後のメモリセルのしきい値電圧
は負であるから、その値を調べるためには、制御ゲート
ＣＧに負のバイアスを印加することが必要である。

【００２２】しかし、通常、制御ゲートを制御する制御
回路には、負電源が用いられていない。負電源を用いよ
うとすると、外部端子を必要とし、また、上記制御回路
の構成／構造も極めて複雑になる。

【００２３】このような事情に鑑み、特開平３−２８３
２００号公報には、選択されたメモリセルＭの制御ゲー
トを０Ｖとする読み出しモードでソース線ＳＬに正のバ
イアス電位を印加し、選択されたメモリセルＭのしきい
値電圧をチェックする手段を有したＮＡＮＤ型ＥＥＰＲ
ＯＭが開示されている。

【００２４】さらに、特開平３−２８３２００号公報に
開示された装置では、例えば図５１に示すように、メモ
リセルＭが周辺回路とは別のＰ型ウェル４７２に形成さ
れている場合には、ソース線ＳＬだけでなくＰ型ウェル
４７２にも同じ正のバイアス電位を加える。

【００２５】このように特開平３−２８３２００号公報
に開示された装置では、通常、接地電位に固定されてい
るソース線ＳＬに、外部電源あるいは内部電源によって
正のバイアス電位を印加する。そして、チップスクリー
ニング時、データ読み出しモードで選択されたメモリセ
ルＭの制御ゲートＣＧに負のバイアス電位を印加する代
わりに、制御ゲートＣＧを０Ｖとしてソース線ＳＬに正
のバイアス電位を印加する。これにより、制御ゲートＣ
Ｇに負のバイアス電位を印加したことと等価な状態を得
て、消去状態のメモリセルＭのしきい値電圧の分布を測
定可能とする。さらにソース線ＳＬと同じ正のバイアス
電位をＰ型ウェル４７２にも加えることで、消去状態の
メモリセルＭのしきい値電圧を基板バイアス効果のない
状態で測定できるようにしている。

【００２６】しかしながら、特開平３−２８３２００号
公報に開示された装置では、Ｐ型ウェル４７２に正のバ
イアス電位を加える。このため、ビット線ＢＬの電位を
リセット電位（接地電位：０Ｖ）にすると、ビット線Ｂ
Ｌに接続されたＮ型ドレイン領域４７４とＰ型ウェル４
７２との間のＰ−Ｎ接合が順バイアスとなり、ビット線
ＢＬが充電されてしまう。

【００２７】さらには、ソース線ＳＬにも、正のバイア
ス電位が加えられているため、メモリセルＭが“オン”
し、ビット線ＢＬの電位をプリチャージ電位ＶＰＲＣ．
から放電させたとしても、ビット線の電位は、実質正の
バイアス電位までしか放電されない。

【００２８】ここで、センスアンプ回路がデータ
“０”、“１”を判定する動作を考える。Ｐ型ウェル４
７２およびソース線ＳＬそれぞれの電位が０Ｖであった
場合、メモリセルＭが“オン”すると、図５２（Ａ）に
示すように、ビット線ＢＬの電位は実質０Ｖまで放電さ
れる（データ“０”）。反対に、メモリセルＭが“オ
フ”すると、ビット線ＢＬの電位はほぼプリチャージ電
位ＶＰＲＣ．を保つ（データ“１”）。

【００２９】センスアンプ回路の“０”、“１”判定レ
ベルは、プリチャージ電位ＶＰＲＣ．と、放電後のビッ
ト線ＢＬの電位との中間にある。センス時に、ビット線
ＢＬの電位が上記判定レベルよりも上にあった場合に
は、センスアンプ回路は、データ“１”が読み出された
と判定する。反対に、上記判定レベルよりも下にあった
場合には、センスアンプ回路は、データ“０”が読み出
されたと判定する。

【００３０】しかしながら、Ｐ型ウェル４７２、および
ソース線ＳＬそれぞれに、正のバイアス電位ＶＬを加え
ていた場合、図５２（Ｂ）に示すように、メモリセルＭ
が“オン”し、ビット線ＢＬを放電させたとしても、放
電後のビット線ＢＬの電位は、正のバイアス電位ＶＬま
でしか低下しない。

【００３１】図５２（Ｂ）に示すように、もし、放電後
のビット線ＢＬの電位が、センスアンプ回路の“０”、
“１”判定レベルを上回ってしまうと、メモリセルＭが
“オン”し、実際にはデータ“０”であったとしても、
センスアンプ回路は、ビット線ＢＬが放電されなかっ
た、つまりデータ“１”が読み出されたと判定してしま
う。

【００３２】また、特開平３−２８６４９７号公報に
は、負電源を用いないで消去後のしきい値電圧のベリフ
ァイを行う技術が開示されている。

【００３３】消去後のしきい値電圧をベリファイするた
めには、通常の読み出し時に制御ゲートに与える読み出
し電位を、消去ベリファイ読み出し時には低くする。

【００３４】負電源が無い装置では、最も低い電位は接
地電位（０Ｖ）であるから、消去ベリファイ読み出し時
に与える読み出し電位を、０Ｖとするのが最も簡単であ
る。しかし、ＮＡＮＤ型ＥＥＰＲＯＭでは、通常の読み
出し電位が０Ｖである。このため、負電源を用いない
と、消去ベリファイ時の読み出し電位を、通常の読み出
し時の読み出し電位よりも低くできない。

【００３５】そこで、消去ベリファイ時の読み出し電位
を負の電位とする代わりに、図５３（Ａ）に示す通常の
読み出し時の選択ゲートＳＧのドライブ期間（ＳＧドラ
イブ）を、消去ベリファイ読み出し時には、図５３
（Ｂ）に示すように選択ゲートＳＧのドライブ期間（Ｓ
Ｇドライブ）を短くすることが、特開平３−２８６４９
７号公報に開示されている。

【００３６】選択ゲートＳＧのドライブ期間（ＳＧドラ
イブ）は、ＮＡＮＤセルとビット線ＢＬとを互いに接続
している時間である。このため、選択ゲートＳＧのドラ
イブ期間（ＳＧドライブ）を短くすることにより、ビッ
ト線ＢＬの放電時間が短くなる。

【００３７】このようにすると、例えば図５３（Ａ）に
示すように、通常の読み出し時には、データ“０”が正
しく読み出せる場合でも、図５３（Ｂ）に示すように、
データ“０”が正しく読み出せない状態、即ち消去不充
分の状態を作ることができる。

【００３８】図５３（Ｂ）に示すように消去不充分とな
った場合には、再度、データを消去し、浮遊ゲートＦＧ
から電子をさらに放出させる。これにより、消去後のメ
モリセルのしきい値電圧をさらに下げることができる。
しきい値電圧がさらに下がることで、図５３（Ｃ）に示
すように、ビット線ＢＬは、より短時間で放電されるよ
うになる。

【００３９】この結果、図５４に示すように、消去後の
しきい値電圧の分布は、図中点線に示す消去ベリファイ
読み出しを行う前の分布に比べて、より負の方向へさら
にシフトできる（図中実線に示す分布）。これにより、
通常の読み出し電位ＶＲＥＡＤ（＝０Ｖ）と、消去後に
おける最大のしきい値電圧との差、即ちマージンＭを大
きくできる。

【００４０】しかし、特開平３−２８６４９７号公報に
開示された消去ベリファイ技術では、ビット線ＢＬの放
電時間を、選択ゲートＳＧのドライブ期間（ＳＧドライ
ブ）よりも短くできない。

【００４１】このため、通常の読み出し電位（０Ｖ）
と、消去後における最大のしきい値電圧との差、即ちマ
ージンＭが、選択ゲートＳＧのドライブ期間により律速
される事情がある。

【００４２】

【発明が解決しようとする課題】以上のように、例えば
特開平３−２８３２００号公報に開示された消去後のし
きい値電圧の分布を測定する技術では、放電後のビット
線の電位がセンスアンプ回路の“０”、“１”判定レベ
ルを上回ってしまう可能性があり、負のしきい値電圧を
測定している時に、センスアンプ回路がデータ“０”、
“１”を正確に判定できなくなる可能性があった。

【００４３】また、例えば特開平３−２８６４９７号公
報に開示された消去ベリファイ技術では、通常の読み出
し電位と消去後における最大のしきい値電圧との差、即
ちマージンＭが、選択ゲートＳＧのドライブ期間により
律速されてしまい、マージンＭの拡大が難しくなってい
る事情があった。

【００４４】この発明は、上記の事情に鑑みて為された
もので、その目的は、負電源を用いることなく電子を放
出した後のメモリセルのしきい値電圧を測定でき、かつ
負のしきい値電圧を測定している時でも、センスアンプ
回路がデータの値を正確に判定できる半導体集積回路装
置を提供することにある。

【００４５】また、この発明の他の目的は、負電源を用
いることなく、読み出し電圧と電子を放出した後のメモ
リセルのしきい値電圧との差（マージン）を拡大できる
ベリファイ方法を提供することにある。

【００４６】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１導電型の半導体基体、この基体
に形成された第２導電型のソース領域およびドレイン領
域、前記ソース領域と前記ドレイン領域との間の前記基
体上にゲート絶縁膜を介して形成されたゲート電極、前
記ゲート絶縁膜内に設けられ、帯電状態によってしきい
値電圧を変化させる電荷蓄積層を含むトランジスタによ
り構成された、データをしきい値電圧により記憶するメ
モリセルがマトリクス状に配置されたメモリセルアレイ
と、前記半導体基体を少なくとも０Ｖおよび０Ｖ以上の
所定電位のいずれかにバイアスする回路と、前記ソース
領域を少なくとも０Ｖおよび０Ｖ以上の所定電位のいず
れかにバイアスする回路と、前記ドレイン領域を介して
読み出されたデータをセンスし、センスしたデータを増
幅するセンスアンプ回路と、前記半導体基体および前記
ソース領域をそれぞれ前記所定電位にバイアスし、前記
ゲート電極を読み出し電位としてデータを読み出す第１
の読み出しモードで前記センスアンプ回路のソース電位
を前記０Ｖから前記所定電位とする回路とを具備するこ
とを特徴としている。

【００４７】このような半導体集積回路装置によれば、
半導体基体およびソース領域をそれぞれ０Ｖでない正の
所定電位にバイアスしてデータを読み出す第１の読み出
しモードにおいて、センスアンプ回路のソース電位を０
Ｖから所定電位とする。これにより、センスアンプ回路
のソース電位は、メモリセルのソース領域と同じ所定電
位とされた状態で、メモリセルのドレイン領域から読み
出されたデータをセンス／増幅できる。よって、放電後
のビット線電位が、センスアンプ回路の判定レベルを上
回るような事情を解消でき、センスアンプ回路は、上記
第１の読み出しモードにおいても、読み出されたデータ
を正確にセンス／増幅することができる。

【００４８】また、前記データを読み出す前に、前記セ
ンスアンプ回路と前記ドレイン領域とを互いに結合させ
るビット線をプリチャージ電位に充電するプリチャージ
回路と、前記第１の読み出しモードにおける前記プリチ
ャージ電位を、前記半導体基体および前記ソース領域を
それぞれ０Ｖにバイアスし、前記ゲート電極を前記読み
出し電位としてデータを読み出す第２の読み出しモード
の時のプリチャージ電位に対して前記所定電位に見合っ
た分上げる回路と、前記第１の読み出しモードにおける
前記センスアンプ回路の電源電位を、前記第２の読み出
しモードの時の電源電位に対して前記所定電位に見合っ
た分上げる回路とをさらに具備することを特徴としてい
る。

【００４９】このような半導体集積回路装置によれば、
半導体基体およびソース領域をそれぞれ０Ｖでない正の
所定電位にバイアスしてデータを読み出す第１の読み出
しモードにおいて、ビット線のプリチャージ電位を所定
電位に見合った分電位を上げる。また、センスアンプ回
路の電源電位も所定電位に見合った分電位を上げる。こ
れにより、第１の読み出しプリチャージ電位と放電後の
ビット線電位との差、即ちデータ“０”とデータ“１”
との電位差が縮まるような事情を解消できる。

【００５０】よって、センスアンプ回路は、通常の読み
出しモード、例えば半導体基体およびソース領域をそれ
ぞれ０Ｖにバイアスしてデータを読み出すモードと同じ
状態で、データ“０”とデータ“１”とを判定すること
ができ、センスアンプ回路の誤動作を抑制することがで
きる。

【００５１】また、前記第１の読み出しモードは、前記
電荷蓄積層から電子を放出させた後のメモリセルのしき
い値電圧をチェックするモードであることを特徴として
いる。

【００５２】電荷蓄積層から電荷を放出させた後、メモ
リセルのしきい値電圧は低下する。低下したしきい値電
圧が、読み出し時にメモリセルのゲートに与える読み出
し電圧を下回った場合、そのセルは“オン”する。これ
により、しきい値電圧は読み出し電圧以下であることは
簡単に判明するが、読み出し電圧以下となったしきい値
電圧の値およびその分布は判明しない。

【００５３】この点、メモリセルのソース領域および基
体を所定電位にバイアスしてデータを読み出せば、メモ
リセルのソース領域および基体を０Ｖにバイアスしてデ
ータを読み出す場合に対して読み出し電圧を所定電位
分、負の方向にシフトできる。

【００５４】よって、電子を放出した後のメモリセルの
しきい値電圧が、読み出し電圧を下回った場合でも、そ
のしきい値電圧をチェックでき、その値や分布等を知る
ことができる。

【００５５】また、前記電荷蓄積層から電子を放出した
後のメモリセルのしきい値電圧は、前記ゲート電極を前
記読み出し電位とした状態で、前記所定電位を変化させ
てチェックされることを特徴としている。

【００５６】このように電子を放出した後のメモリセル
のしきい値電圧は、メモリセルのゲート電極を読み出し
電位とした状態で、所定電位を変化させることで知るこ
とができる。

【００５７】また、前記電荷蓄積層から電子を放出させ
た後のメモリセルのしきい値電圧をチェックするモード
は、良品をスクリーニングするスクリーニングテストで
あることを特徴としている。

【００５８】このように電子を放出した後のメモリセル
のしきい値電圧をスクリーニングテストにおいてさらに
チェックすることで、製造された多数の装置の中から、
より信頼性の高いものをスクリーニングすることができ
る。

【００５９】また、前記第１の読み出しモードは、前記
電荷蓄積層から電子を放出させた後のしきい値電圧をベ
リファイするベリファイ読み出しモードであることを特
徴としている。

【００６０】このように電荷蓄積層から電子を放出させ
た後のしきい値電圧をベリファイするベリファイ読み出
しを、半導体基体およびソース領域をそれぞれ０Ｖでな
い正の所定電位にバイアスしてデータを読み出す第１の
読み出しモードにより行う。これにより、メモリセルの
ゲート電極に与えるベリファイ読み出し電圧は、通常の
読み出し電圧よりも低くしたことと等価になる。このた
め、電子を放出した後のメモリセルのしきい値電圧は、
上記通常の読み出し電圧よりも低いベリファイ読み出し
電圧以下となり、通常の読み出し電圧よりも充分に低く
なる。よって、通常の読み出し電圧と電子を放出した後
のしきい値電圧との差が大きくなり、通常の読み出し時
における動作マージンをより広げることができる。

【００６１】また、前記ゲート電極を前記０Ｖとした状
態で、前記半導体基体および前記ソース領域をそれぞれ
前記所定電位にバイアスして行うことを特徴としてい
る。

【００６２】このように読み出し電圧が０Ｖであって
も、半導体基体およびソース領域をそれぞれ０Ｖでない
正の所定電位にバイアスしてデータを読み出すことによ
り、上記読み出し電位を見掛け上、負電圧とすることが
できる。これにより、電子を放出した後のメモリセルの
しきい値電圧が負電圧であっても、負電源を用いること
なく、ベリファイ読み出しを行うことができる。よっ
て、通常の読み出し電圧と電子を放出した後のしきい値
電圧との差を大きくでき、通常の読み出し時における動
作マージンがより広がる。

【００６３】しかも、通常の読み出し電圧と電子を放出
した後のしきい値電圧との差は、所定電位の値を変化さ
せることにより、必要に応じて任意に広げることができ
る。また、前記ベリファイ読み出しモードは、データを
消去した後の消去ベリファイ読み出しモードであること
を特徴としている。

【００６４】このようにデータを消去した後に消去ベリ
ファイを行うことによって、消去後のしきい値電圧と通
常の読み出し電圧との差を大きくでき、通常の読み出し
時における動作マージンをより広げることができる。

【００６５】また、データが消去されたメモリセルで
は、そのゲート電極に読み出し電圧を与えてデータを読
み出した時に“オン”し、そのチャネルに電流が流れ
る。この時、弱い書き込みが起こり、繰り返しデータが
読み出されると、しきい値電圧が上昇し、最悪にはデー
タが反転する現象、いわゆるソフトライトを生ずる。

【００６６】しかし、消去後のしきい値電圧と通常の読
み出し電圧との差を大きくできるこの発明では、上記ソ
フトライトに対する耐性がより向上し、消去データ、即
ちデータ“０”を長い期間保持することができ、長い期
間に及んでその信頼性を維持することができる。

【００６７】また、前記所定電位は、前記センスアンプ
回路がデータを判定する判定レベルよりも高いことを特
徴としている。

【００６８】従来では、センスアンプ回路がデータを判
定する判定レベルより、所定電位が高くなると、センス
アンプ回路は正しくデータを判定できない。このため、
所定電位は、センスアンプ回路がデータを判定する判定
レベル以下にしなければならない制約がある。このた
め、例えば測定可能なしきい値電圧の範囲が狭くなる事
情がある。

【００６９】これに対して、この発明では、所定電位
を、センスアンプ回路がデータを判定する判定レベルよ
りも高くしても、センスアンプ回路は正しくデータを判
定できる。このため、所定電位に従来のような制約は無
くなり、例えば測定可能なしきい値電圧の範囲をより広
げることができる。

【００７０】また、この利点は、例えばビット線電位に
よってデータを３値以上に区別する多値メモリにおい
て、より顕著に得ることができる。つまり、ビット線電
位によってデータを３値以上に区別する多値メモリ、例
えば放電後のビット線電位が最も低くなった時をデータ
“００”、以下順に“０１”、“１０”、最も高くなっ
た時をデータ“１１”とする４値メモリでは、データ
“００”とデータ“０１”とを判定する判定レベルが、
一般的な２値メモリのデータ“０”とデータ“１”との
判定レベルに比べて低い。このため、４値メモリのよう
な多値メモリにおいて、測定可能なしきい値電圧の範囲
は、２値メモリに比べて遙かに狭くなる。

【００７１】これに対して、この発明では、従来のよう
に所定電位を最低電位の判定レベル以下にする制約が無
いので、最低電位の判定レベルが極めて低い多値メモリ
においても、例えば測定可能なしきい値電圧の範囲が狭
まるようなことはない。

【００７２】また、前記センスアンプ回路は、前記第１
の読み出しモードにより読み出されたデータを実質的に
（０Ｖ＋所定電位）と（電源電位＋所定電位）との間の
振幅を持つデータに増幅し、この増幅したデータを実質
的に０Ｖと電源電位との間の振幅を持つデータに変換し
てデータ線にデータを伝達することを特徴としている。

【００７３】このようにセンスアンプ回路がデータ線に
データを伝達する時、実質的に０Ｖと電源電位との間の
振幅を持つデータに変換する。これにより、データ線以
降のステージにおける回路では、半導体基体およびソー
ス領域をそれぞれ０Ｖ以上の所定電位にバイアスしてデ
ータを読み出した場合でも、ソース電位および電源電位
をそれぞれ所定電位分かさ上げせずに済む。このため、
データ線以降のステージにおける回路には従来の回路を
そのまま使用できる、という利点を得ることができる。

【００７４】また、前記メモリセルアレイは前記メモリ
セルを複数含むユニットセルがマトリクス状に配置され
ていることを特徴としている。

【００７５】このようにこの発明は、ＮＡＮＤセル、Ａ
ＮＤセル、ＤＩＮＯＲセル等に代表されるようなユニッ
トセルを持つものにおいても適用することができる。

【００７６】また、前記ユニットセルは、前記メモリセ
ルが互いに直列に接続されたＮＡＮＤセルであり、前記
第１の読み出しモードにおいて、非選択メモリセルのゲ
ート電極に与える導通電位を、前記半導体基体および前
記ソース領域をそれぞれ０Ｖにバイアスし、選択セルの
ゲート電極を読み出し電位としてデータを読み出す読み
出しモードの時の導通電位に対して前記所定電位に見合
った分上げる回路を、さらに具備することを特徴として
いる。

【００７７】このようにメモリセルが複数直列に接続さ
れたＮＡＮＤセルでは、読み出し選択されたメモリセル
以外（非選択メモリセル）のゲート電極には、記憶デー
タに関わらずにメモリセルが導通する導通電位を与え
る。

【００７８】ここで、半導体基体およびソース領域をそ
れぞれ０Ｖ以上の所定電位にバイアスしてデータを読み
出した場合、上記導通電位は見掛け上低下する。このた
め、非選択セルにおいて“しきい値電圧落ち”が生ずる
可能性がある。

【００７９】これに対して、上記導通電位を所定電位に
見合った分上げることにより、半導体基体およびソース
領域をそれぞれ０Ｖにバイアスしてデータを読み出す場
合と同様な状態にでき、“しきい値電圧落ち”が生ずる
可能性を抑制できる。

【００８０】また、その消去ベリファイ方法は、電荷蓄
積層を有するメモリセルが形成された第１導電型の半導
体基体を消去電位とし、前記電荷蓄積層から電子を前記
基体に放出させる第１の工程と、前記半導体基体の電位
および前記メモリセルのソースの電位をそれぞれ、通常
読み出し時とは異なった電位とし、前記メモリセルのゲ
ートに通常読み出し時に与える読み出し電位と実質的に
同じ電位を与えて、前記電子を放出した後のメモリセル
からデータを読み出す第２の工程と、前記読み出したデ
ータが期待するデータと合致するか否かを判断し、合致
した時には消去モードを終了し、合致しなかった時には
前記第１の工程および前記第２の工程を、合致するまで
繰り返すことを特徴としている。

【００８１】このように電荷蓄積層から電子を放出させ
た後のしきい値電圧をベリファイするベリファイ読み出
しを、半導体基体およびソース領域をそれぞれ０Ｖでな
い正のの所定電位にバイアスしてデータを読み出す第１
の読み出しモードにより行う。これにより、メモリセル
のゲート電極に与えるベリファイ読み出し電圧を、通常
の読み出し電圧より低くできる。このため、電子を放出
した後のメモリセルのしきい値電圧は、上記通常の読み
出し電圧よりも低いベリファイ読み出し電圧以下とな
り、通常の読み出し電圧よりも充分に低くなる。よっ
て、通常の読み出し電圧と電子を放出した後のしきい値
電圧との差が大きくなり、通常の読み出し時における動
作マージンをより広げることができる。

【００８２】

【発明の実施の形態】以下、この発明の一実施形態を、
ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。

【００８３】図１は、この発明の一実施形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの基本構成を示すブロック図、図２
は、図１に示すメモリセルアレイおよびその周辺の回路
の一回路例を示す回路図である。

【００８４】図１に示すように、不揮発性型のメモリセ
ルが集積されたメモリセルアレイ１がある。ＮＡＮＤ型
ＥＥＰＲＯＭでは、図２に示すように、一般には８個、
１６個などの２のべき乗単位のメモリセルＭ（Ｍ１〜Ｍ
４）を直列に接続し、これを一単位のユニットセル（Ｎ
ＡＮＤセル）としてビット線ＢＬ（ＢＬ１〜ＢＬ４）と
ソース線ＳＬとの間に直列に接続する。なお、この一実
施形態では、簡単のため、直列に接続されるメモリセル
Ｍの数を４個にする。メモリセルアレイ１には、このＮ
ＡＮＤセルがマトリクス状に配置される。

【００８５】ＮＡＮＤセルで、最もビット線ＢＬに近い
メモリセルＭ１は選択トランジスタＳ１に接続され、こ
の選択トランジスタＳ１はビット線ＢＬに接続されてい
る。反対に、最もビット線ＢＬから遠いメモリセルＭ４
は選択トランジスタＳ２を介してソース線ＳＬに接続さ
れている。

【００８６】ソース線ＳＬは、ビット線ＢＬと並行して
形成された基準電位配線ＣＥＬＳＲＣに接続されてい
る。基準電位配線ＣＥＬＳＲＣは、例えば６４本のビッ
ト線ＢＬ毎に１本の割合でメモリセルアレイ１内に設け
られる。

【００８７】メモリセルＭ（Ｍ１〜Ｍ４）のゲート電極
である制御ゲートＣＧ（ＣＧ１〜ＣＧ４）はビット線Ｂ
Ｌと交差する方向（ロー方向）に形成され、メモリセル
アレイ１のローを選択するワード線として機能する。

【００８８】選択トランジスタＳ（Ｓ１、Ｓ２）のゲー
ト電極である選択ゲートＳＧ（ＳＧ１、ＳＧ２）は、制
御ＣＧ（ＣＧ１〜ＣＧ４）と並行して形成されている。
選択ゲートＳＧ１とＳＧ２とによって挟まれてロー方向
に並ぶ複数のＮＡＮＤセルはブロックと呼ばれる単位を
構成する。選択ゲートＳＧ１およびＳＧ２は、このブロ
ックを選択する配線として機能する。

【００８９】次に、メモリセルアレイ１の構造を説明す
る。

【００９０】図３は、メモリセルアレイ１の一部を拡大
して示した平面図、図４（Ａ）は、図３中の４Ａ−４Ａ
線に沿う断面図、図４（Ｂ）は、図３中の４Ｂ−４Ｂ線
に沿う断面図である。

【００９１】図３、図４（Ａ）、図４（Ｂ）に示すよう
に、Ｎ型シリコン基板もしくはＮ型ウェル４１には、メ
モリセルアレイ１を形成するＰ型ウェル４２が形成され
ている。

【００９２】メモリセルＭ（Ｍ１〜Ｍ４）は、このＰ型
ウェル４２に形成されたＮ型ソース／ドレイン領域４
３、これらＮ型ソース／ドレイン領域４３間のＰ型ウェ
ル４２に形成されたトンネル酸化膜４４、このトンネル
酸化膜４４上に形成された電荷蓄積層として機能する浮
遊ゲートＦＧ、この浮遊ゲートＦＧ上に形成されたゲー
ト絶縁膜４５、このゲート絶縁膜４５上に形成された制
御ゲートＣＧ（ＣＧ１〜ＣＧ４）により構成されてい
る。メモリセルＭは、浮遊ゲートＦＧの帯電状態によっ
てそのしきい値電圧を変化させる。データは、このしき
い値電圧のレベルによってメモリセルＭに記憶される。
メモリセルＭ１〜Ｍ４は各々、それらのＮ型ソース／ド
レイン領域４３を隣接するものどうしで共有した形で形
成され、互いに直列に接続されている。

【００９３】選択トランジスタＳ１のソース領域は、最
もビット線ＢＬに近いメモリセルＭ１のＮ型ソース／ド
レイン領域４３と共通である。選択トランジスタＳ１の
Ｎ型ドレイン領域４６は、層間絶縁膜４７に形成された
コンタクト孔４８を介してビット線ＢＬに接続されてい
る。

【００９４】選択トランジスタＳ２のドレイン領域は、
最もビット線ＢＬから遠いメモリセルＭ４のＮ型ソース
／ドレイン領域４３と共通である。この一実施形態にお
ける選択トランジスタＳ２のＮ型ソース領域４９は、選
択ゲートＳＧ２に沿ってロー方向に沿って並ぶ複数の選
択トランジスタＳ２で共通である。共通化されたＮ型ソ
ース領域４９はソース線ＳＬとして機能する。Ｎ型ソー
ス領域４９、即ちソース線ＳＬは、層間絶縁膜４７に形
成されたコンタクト孔５０（図３に図示）を介して、基
準電位配線ＣＥＬＳＲＣに接続されている。基準電位配
線ＣＥＬＳＲＣは、ビット線ＢＬと同じ導電層を用いて
層間絶縁膜４７上に形成される。

【００９５】なお、基準電位配線ＣＥＬＳＲＣの下に
も、ビット線ＢＬの下と同様にメモリセルＭ（Ｍ１〜Ｍ
４）が形成される。基準電位配線ＣＥＬＳＲＣの下に形
成されたメモリセルＭ（Ｍ１〜Ｍ４）は、実際にはメモ
リセルとして機能しない。いわばダミーのメモリセルと
なっている。

【００９６】図５（Ａ）、（Ｂ）はそれぞれ、Ｐ型ウェ
ル４２の断面図である。

【００９７】図５（Ａ）に示すように、メモリセルアレ
イ１を形成するＰ型ウェル４２は、Ｐ型シリコン基板４
０内に形成されたＮ型ウェル４１の中に形成される。あ
るいは図５（Ｂ）に示すように、Ｎ型シリコン基板４１
の中に形成される。

【００９８】例えばこれらのような構造によってメモリ
セルアレイ１を形成するＰ型ウェル４２は、メモリ周辺
回路を形成する図示せぬＰ型ウェルやＰ型シリコン基板
４０、即ちメモリ周辺回路のＭＯＳＦＥＴを形成する領
域から絶縁される。Ｐ型ウェル４２は、メモリ周辺回路
のＭＯＳＦＥＴを形成する領域から絶縁されることで、
これらのメモリ周辺回路を形成する領域とは異なった電
位にバイアスできるようになっている。

【００９９】ＮＡＮＤ型ＥＥＰＲＯＭでは、読み出し／
書き込みモードと消去モードとで互いに異なったバイア
ス電位をＰ型ウェル４２に与える。このため、図１のブ
ロック図に示すように、Ｐ型ウェル４２にバイアス電位
を与えるＰ型ウェルバイアス回路２が設けられている。

【０１００】図１に示すように、Ｐ型ウェルバイアス回
路（ＷＥＬ ＣＴＬ．）２は、配線ＣＰＷＥＬに接続さ
れている。この一実施形態おけるＰ型ウェルバイアス回
路２は、配線ＣＰＷＥＬを介してＰ型ウェル４２にバイ
アス電位を与える。

【０１０１】Ｐ型ウェルバイアス回路２は、読み出しお
よび書き込みモードの時それぞれ、Ｐ型ウェル４２を接
地電位ＧＮＤ（＝０Ｖ）にバイアスする。また、消去モ
ードの時、Ｐ型ウェル４２を消去電位ＶＥＥ（＝２０Ｖ
程度）にバイアスする。さらにこの発明では、消去後の
しきい値電圧を測定するモードの時、および消去後のし
きい値電圧をベリファイする消去ベリファイモードの
時、Ｐ型ウェル４２を正のバイアス電位ＶＮＣＰＡＤ１
にバイアスする。この一実施形態におけるＰ型ウェルバ
イアス回路２は、これらＰ型ウェル４２に与えるバイア
ス電位の切り換えを、コマンド回路３からの命令信号Ｃ
Ｍに従って行う。

【０１０２】コマンド回路（ＣＯＭ．）３は命令信号を
出力し、ＮＡＮＤ型ＥＥＰＲＯＭの内部動作を制御す
る。命令信号は、例えば読み出しモードを命令する読み
出し信号（ＲＥＡＤ）、書き込みモードを命令する書き
込み信号（ＷＲＩＴＥ）、消去モードを命令する消去信
号（ＥＲＡＳＥ）などが含まれる。

【０１０３】さらにこの発明では、これらの命令信号に
加えて、消去後のしきい値電圧を測定するモードを命令
する測定信号（ＣＭ２ＦＨ）、消去後のしきい値電圧を
ベリファイする消去ベリファイモードを命令する消去ベ
リファイ信号（ＥＶＦＹ）などが含まれている。

【０１０４】なお、図１に示すコマンド回路３が出力す
る命令信号ＣＭは、様々な命令信号のうち、この発明に
特に関わる測定信号（ＣＭ２ＦＨ）、消去ベリファイ信
号（ＥＶＦＹ）を示すものとする。

【０１０５】正のバイアス電位ＶＮＣＰＡＤ１は、図１
に示すバイアス電位回路４から与えられる。

【０１０６】バイアス電位回路（ＮＣＰＡＤ１）４は、
正のバイアス電位ＶＮＣＰＡＤ１を自ら発生、もしくは
パッド５を介してチップの外部からチップの内部に導
く。

【０１０７】正のバイアス電位ＶＮＣＰＡＤ１を自ら発
生させる場合は、チップの外部から、パッド５に正の外
部バイアス電位ＮＣＰＡＤを与える必要が無い。このた
め、実使用時に特に有効であり、この一実施形態では、
消去ベリファイモードの時に正のバイアス電位ＶＮＣＰ
ＡＤ１を自ら発生する。

【０１０８】また、正のバイアス電位ＶＮＣＰＡＤ１を
チップの外部から導く場合は、パッド５に与える正の外
部バイアス電位ＮＣＰＡＤの値により、正のバイアス電
位ＶＮＣＰＡＤ１を任意に変えられる利点がある。この
ため、出荷前のスクリーニングに特に有効である。この
一実施形態では、消去後のしきい値電圧を測定するモー
ドの時、正のバイアス電位ＶＮＣＰＡＤ１を、チップの
外部からチップの内部に導く。この一実施形態における
バイアス電位回路４は、正のバイアス電位ＶＮＣＰＡＤ
１を自ら発生させるか、もしくはチップの外部から導く
かの切り換えを、コマンド回路３からの命令信号ＣＭに
従って行う。

【０１０９】上記消去後のしきい値電圧を測定するモー
ドおよび消去ベリファイモードはそれぞれ、基本的に読
み出しモードである。このため、Ｐ型ウェル４２に正の
バイアス電位ＶＮＣＰＡＤ１を与え、ソース線ＳＬを接
地電位ＧＮＤのままとして読み出しを行うと、基板バイ
アス効果を生じる。このため、消去後のしきい値電圧を
高い精度で測定することを難しくする。

【０１１０】また、消去ベリファイにおいては、読み出
しに際してプリチャージされていたビット線ＢＬを正常
にディスチャージできず、高い精度の消去ベリファイを
困難にする。よって、Ｐ型ウェルバイアス回路２が、正
のバイアス電位ＶＮＣＰＡＤ１をＰ型ウェル４２に与え
ている時、ソース線ＳＬにも同じ正のバイアス電位ＶＮ
ＣＰＡＤ１を与えるソース線バイアス回路６が設けられ
ている。

【０１１１】ソース線バイアス回路（ＳＬ ＣＴＬ．）
６は、基準電位配線ＣＥＬＳＲＣに接続されている。こ
の一実施形態おけるソース線ウェルバイアス回路６は、
基準電位配線ＣＥＬＳＲＣを介してソース線ＳＬにバイ
アス電位を与える。

【０１１２】ソース線バイアス回路６は、読み出しおよ
び書き込みモードの時それぞれ、Ｐ型ウェル４２を接地
電位ＧＮＤ（＝０Ｖ）にバイアスする。また、消去モー
ドの時には、ソース線ＳＬをオープンとする。さらにこ
の発明では、消去後のしきい値電圧を測定するモードの
時、および消去後のしきい値電圧をベリファイする消去
ベリファイモードの時、ソース線ＳＬを正のバイアス電
位ＶＮＣＰＡＤ１にバイアスする。この一実施形態にお
けるソース線バイアス回路６は、これらソース線ＳＬに
与えるバイアス電位の切り換えを、コマンド回路３から
の命令信号ＣＭに従って行う。

【０１１３】データの読み出しに際して、ビット線ＢＬ
はプリチャージされる。ビット線ＢＬは、図１に示すビ
ット線プリチャージ回路（ＢＬ ＰＲＣ．）７を介して
プリチャージされる。

【０１１４】図２には、ビット線プリチャージ回路７の
より詳細なブロック構成が示されている。

【０１１５】図２に示すように、ビット線プリチャージ
回路７−１〜７−４は、ビット線ＢＬ１〜ＢＬ４に一つ
ずつ設けられ、互いに接続されている。

【０１１６】図６は、ビット線プリチャージ回路７の一
回路例を示す回路図である。

【０１１７】図６に示すように、ビット線プリチャージ
回路７（７−１〜７−４）は、ゲートに信号φ１、ソー
スに配線ＢＬＣＲＬの電位をそれぞれ受け、ドレインよ
りビット線ＢＬ（ＢＬ１〜ＢＬ４）に配線ＢＬＣＲＬの
電位を供給するＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯ
Ｓ）６１を含んでいる。ＰＭＯＳ６１は、信号φ１が
“Ｌ”レベルとなった時に“オン”し、配線ＢＬＣＲＬ
の電位をビット線ＢＬに供給する。これにより、ビット
線ＢＬがプリチャージされる。配線ＢＬＣＲＬの電位
は、図１に示すビット線バイアス回路８から与えられ
る。

【０１１８】図１に示すように、ビット線バイアス回路
（ＢＬ ＣＴＬ．）８は、配線ＢＬＣＲＬに接続され、
配線ＢＬＣＲＬを介してビット線プリチャージ回路７に
バイアス電位を与える。

【０１１９】ビット線バイアス回路８は、通常時、配線
ＢＬＣＲＬを内部電源電位ＶＤＤにバイアスするが、こ
の発明では、消去後のしきい値電圧を測定するモードの
時、および消去後のしきい値電圧をベリファイする消去
ベリファイモードの時、内部電源電位ＶＤＤを正のバイ
アス電位ＶＮＣＰＡＤ１に見合った分電位を上げる。即
ち、この発明のビット線バイアス回路８は、消去後のし
きい値電圧を測定するモードの時、および消去ベリファ
イモードの時、配線ＢＬＣＲＬをこのかさ上げされた電
位にバイアスする。これにより、ビット線ＢＬのプリチ
ャージ電位は、通常の読み出しモードに比べて正のバイ
アス電位ＶＮＣＰＡＤ１に見合った分、高められる。こ
の一実施形態におけるビット線バイアス回路８は、配線
ＢＬＣＲＬに与えるバイアス電位の切り換えを、コマン
ド回路３からの命令信号ＣＭに従って行う。

【０１２０】データの読み出しは、図２に示す複数の制
御ゲートＣＧ１〜ＣＧ４の一つを選択し、さらに図２に
示す複数のブロックの一つを選択することで行われる。
これにより、データは、選択されたブロック中の、選択
された制御ゲートＣＧにつながるメモリセルＭの全てか
ら読み出され、それぞれビット線ＢＬに伝えられる（こ
れを１ページ分のデータという）。

【０１２１】データを読み出す時、およびデータを書き
込む時に行われる制御ゲートＣＧの選択、およびブロッ
クの選択は、図１に示すローデコーダ９が行う。

【０１２２】図１に示すようにローデコーダ９は、ロー
アドレス信号（ＲＯＷ．ＡＤＤ）をデコードし、制御ゲ
ート選択信号（ＣＧ．Ｓ）およびブロック選択信号（Ｂ
ＬＫ．Ｓ）を生成する。生成された制御ゲート選択信号
（ＣＧ．Ｓ）は制御ゲートコントロール回路（ＣＧ Ｃ
ＴＬ．）１０に供給される。また、ブロック選択信号
（ＢＬＫ．Ｓ）は選択ゲートコントロール回路（ＳＧ
ＣＴＬ．）１１に供給される。

【０１２３】図２には、制御ゲートコントロール回路１
０および選択ゲートコントロール回路１１のより詳細な
ブロック構成が示されている。

【０１２４】図２に示すように、制御ゲートコントロー
ル回路１０−１〜１０−４は、制御ゲートＣＧ１〜ＣＧ
４に一つずつ設けられている。

【０１２５】同様に、選択ゲートコントロール回路１１
−１〜１１−４は、選択ゲートＳＧ１、ＳＧ２のペアに
一つずつ、即ちブロックに一つずつ設けられている。

【０１２６】図７は、制御ゲートコントロール回路１０
のさらに詳細な構成を示すブロック図である。

【０１２７】図７に示すように、制御ゲートコントロー
ル回路１０−１〜１０−４は各々、ＶＲＥＡＤバイアス
回路７１、ＶＲＲバイアス回路７２、リセット回路７
３、ＶＰＰバイアス回路７４、およびＶＰＡＳＳバイア
ス回路７５を有する。これらの回路７１〜７５は各々、
制御ゲートＣＧに接続されている。

【０１２８】制御ゲート選択信号ＣＧ．Ｓ１〜ＣＧ．Ｓ
４は、それぞれ対応する制御ゲートコントロール回路１
０−１〜１０−４に供給される。

【０１２９】ＶＲＥＡＤバイアス回路７１は、読み出し
モードの時、選択された制御ゲートＣＧを読み出し電位
ＶＲＥＡＤにバイアスする。ＶＲＲバイアス回路７２
は、読み出しモードの時、非選択の制御ゲートＣＧを読
み出し導通電位ＶＲＲにバイアスする。リセット回路７
３は制御ゲートＣＧの電位をリセットする。ＶＰＰバイ
アス回路７４は、書き込みモードの時、選択された制御
ゲートＣＧを書き込み電位ＶＰＰにバイアスする。ＶＰ
ＡＳＳバイアス回路７５は、書き込みモードの時、非選
択の制御ゲートＣＧを書き込み導通電位ＶＰＡＳＳにバ
イアスする。

【０１３０】図８は、ＶＲＥＡＤバイアス回路７１およ
びＶＲＲバイアス回路７２の一回路例を示す回路図、図
９は、リセット回路７３の一回路例を示す回路図、図１
０は、ＶＰＰバイアス回路７４の一回路例を示す回路
図、図１１は、ＶＰＡＳＳバイアス回路７５の一回路例
を示す回路図である。

【０１３１】図８に示すように、ＶＲＥＡＤバイアス回
路７１は、ソースに読み出し電位ＶＲＥＡＤが供給され
るＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ）８１、こ
のＮＭＯＳ８１のドレインにソースを接続し、ドレイン
を制御ゲートＣＧに接続した高耐圧デプレッション型Ｎ
ＭＯＳ８２とを含む。ＮＭＯＳ８２のゲートには内部電
源電位ＶＤＤが与えられ、電源が投入されている間は
“オン”である。ＮＭＯＳ８２は、制御ゲートＣＧが書
き込み電位ＶＰＰや書き込み導通電位ＶＰＡＳＳなどの
高い電位となった時、ＮＭＯＳ８１のドレインに印加さ
れる電位を、内部電源電位ＶＤＤ程度まで緩和する（以
下、このような機能を有するＮＭＯＳを緩和用のＮＭＯ
Ｓという）。

【０１３２】上記ＶＲＥＡＤバイアス回路７１では、読
み出し信号ＲＥＡＤ、制御ゲート選択信号ＣＧ．Ｓが各
々“Ｈ”レベルの時、即ち読み出しモードで、接続され
る制御ゲートＣＧが選択された時に、ＮＭＯＳ８１が
“オン”する。これにより、読み出し電位ＶＲＥＡＤが
制御ゲートＣＧに伝えられる。

【０１３３】また、図８に示すように、ＶＲＲバイアス
回路７２は、ソースに、高耐圧デプレッション型ＮＭＯ
Ｓ８３の電流通路を介して読み出し導通電位ＶＲＲを受
けるＰＭＯＳ８４、ソースに接地電位ＧＮＤを受けるＮ
ＭＯＳ８５、ＰＭＯＳ８４のドレインとＮＭＯＳ８５の
ドレインとの間に電流通路を直列に接続した緩和用の高
耐圧デプレッション型ＮＭＯＳ８６、ソースに、高耐圧
デプレッション型ＮＭＯＳ８７の電流通路を介して読み
出し導通電位ＶＲＲを受けるＰＭＯＳ８８、ＰＭＯＳ８
８のドレインと制御ゲートＣＧとの間に電流通路を直列
に接続した高耐圧デプレッション型ＮＭＯＳ８９とを含
む。

【０１３４】上記ＶＲＲバイアス回路７２では、読み出
し信号ＲＥＡＤ、制御ゲート選択信号の反転信号ｂＣ
Ｇ．Ｓがともに“Ｈ”レベルの時、即ち読み出しモード
で、接続される制御ゲートＣＧが非選択の時にＰＭＯＳ
８４、８８がそれぞれ“オン”、ＮＭＯＳ８５が“オ
フ”する。これにより、読み出し導通電位ＶＲＲが制御
ゲートＣＧに伝えられる。

【０１３５】また、読み出し信号ＲＥＡＤおよび反転信
号ｂＣＧ．Ｓの少なくともいずれかが“Ｌ”レベルの時
には、ＰＭＯＳ８４、８８がそれぞれ“オフ”、ＮＭＯ
Ｓ８５が“オン”する。これにより、読み出し導通電位
ＶＲＲと制御ゲートＣＧとの接続が断たれるとともに、
ＮＭＯＳ８３、８７、８９のそれぞれのゲートが、接続
ノード９０を介して“Ｌ”レベルとされる。

【０１３６】また、ＮＭＯＳ８３、８７、８９はそれぞ
れ、特に読み出し信号ＲＥＡＤが“Ｌ”レベル、即ち読
み出しモード以外の間、そのゲートが“Ｌ”レベルとさ
れる。これらＮＭＯＳ８３、８７、８９は、制御ゲート
ＣＧの電位が例えば書き込み電位ＶＰＰや書き込み導通
電位ＶＰＡＳＳなどに高まった場合に“オフ”する。こ
れにより、例えば制御ゲートＣＧから読み出し導通電位
ＶＲＲの供給端に向かって電流が流れるような現象を抑
制することができる（以下、このような機能を有するＮ
ＭＯＳを遮断用のＮＭＯＳという）。

【０１３７】図９に示すように、リセット回路７３は、
ソースに接地電位ＧＮＤが供給されるＮＭＯＳ９１、こ
のＮＭＯＳ９１のドレインにソースを接続し、ゲートに
内部電源電圧ＶＤＤを受け、ドレインを制御ゲートＣＧ
に接続した緩和用の高耐圧デプレッション型ＮＭＯＳ９
２とを含む。

【０１３８】上記リセット回路７３では、リセット信号
ＲＥＳＥＴが“Ｈ”レベルの時にＮＭＯＳ９１が“オ
ン”する。これにより、接地電位ＧＮＤが制御ゲートＣ
Ｇに与えられる。

【０１３９】図１０に示すように、ＶＰＰバイアス回路
７４は、ソースに、遮断用の高耐圧デプレッション型Ｎ
ＭＯＳ９３の電流通路を介して書き込み電位ＶＰＰを受
けるＰＭＯＳ９４、ソースに接地電位ＧＮＤを受けるＮ
ＭＯＳ９５、ＰＭＯＳ９４のドレインとＮＭＯＳ９５の
ドレインとの間に電流通路を直列に接続した緩和用の高
耐圧デプレッション型ＮＭＯＳ９６、ソースに、遮断用
の高耐圧デプレッション型ＮＭＯＳ９７の電流通路を介
して書き込み電位ＶＰＰを受けるＰＭＯＳ９８、ＰＭＯ
Ｓ９２のドレインと制御ゲートＣＧとの間に電流通路を
直列に接続した遮断用の高耐圧デプレッション型ＮＭＯ
Ｓ９９とを含む。遮断用のＮＭＯＳ９３、９７、９９の
ゲートは、ＰＭＯＳ９４のドレインとＮＭＯＳ９６との
接続ノード１００に接続されている。また、緩和用のＮ
ＭＯＳ９６のゲートは、内部電源電位ＶＤＤが供給され
る。

【０１４０】上記ＶＰＰバイアス回路７４では、書き込
み信号ＷＲＩＴＥ、制御ゲート選択信号ＣＧ．Ｓがとも
に“Ｈ”レベルの時、即ち書き込みモードで、接続され
る制御ゲートＣＧが選択された時にＰＭＯＳ９４、９８
がそれぞれ“オン”、ＮＭＯＳ９５が“オフ”する。こ
れにより、書き込み電位ＶＰＰが制御ゲートＣＧに伝え
られる。

【０１４１】また、書き込み信号ＷＲＩＴＥおよび制御
ゲート選択信号ＣＧ．Ｓの少なくともいずれかが“Ｌ”
レベルの時には、ＰＭＯＳ９４、９８がそれぞれ“オ
フ”、ＮＭＯＳ９５が“オン”する。これにより、書き
込み電位ＶＰＰと制御ゲートＣＧとの接続が断たれると
ともに、遮断用のＮＭＯＳ９３、９７、９９のそれぞれ
のゲートが、接続ノード１００を介して“Ｌ”レベルと
される。

【０１４２】図１１に示すように、ＶＰＡＳＳバイアス
回路７５は、ＶＰＰバイアス回路７４と同様な回路構成
を持つ。即ちソースに、遮断用の高耐圧デプレッション
型ＮＭＯＳ１０１の電流通路を介して書き込み導通電位
ＶＰＡＳＳを受けるＰＭＯＳ１０２、ソースに接地電位
ＧＮＤを受けるＮＭＯＳ１０３、ＰＭＯＳ１０２のドレ
インとＮＭＯＳ１０３のドレインとの間に電流通路を直
列に接続した緩和用の高耐圧デプレッション型ＮＭＯＳ
１０４、ソースに、遮断用の高耐圧デプレッション型Ｎ
ＭＯＳ１０５の電流通路を介して書き込み導通電位ＶＰ
ＡＳＳを受けるＰＭＯＳ１０６、ＰＭＯＳ１０６のドレ
インと制御ゲートＣＧとの間に電流通路を直列に接続し
た遮断用の高耐圧デプレッション型ＮＭＯＳ１０７とを
含む。

【０１４３】上記ＶＰＡＳＳバイアス回路７５では、書
き込み信号ＷＲＩＴＥ、制御ゲート選択信号の反転信号
ｂＣＧ．Ｓがともに“Ｈ”レベルの時、即ち書き込みモ
ードで、接続される制御ゲートＣＧが非選択の時にＰＭ
ＯＳ１０２、１０６がそれぞれ“オン”、ＮＭＯＳ１０
３が“オフ”する。これにより、書き込み導通電位ＶＰ
ＡＳＳが制御ゲートＣＧに伝えられる。

【０１４４】また、書き込み信号ＷＲＩＴＥおよび反転
信号ｂＣＧ．Ｓの少なくともいずれかが“Ｌ”レベルの
時には、ＰＭＯＳ１０２、１０６がそれぞれ“オフ”、
ＮＭＯＳ１０３が“オン”する。これにより、書き込み
導通電位ＶＰＡＳＳと制御ゲートＣＧとの接続が断たれ
るとともに、遮断用のＮＭＯＳ１０１、１０５、１０７
のそれぞれのゲートが、接続ノード１０８を介して
“Ｌ”レベルとされる。

【０１４５】図７に示すＮＡＮＤ型ＥＥＰＲＯＭの制御
ゲートコントロール回路１０−１〜１０−４に供給され
る書き込み電位ＶＰＰの一般的な値は約２０Ｖ程度であ
る。同様に、書き込み導通電位ＶＰＡＳＳの一般的な値
は約１０Ｖである。

【０１４６】また、読み出し電位ＶＲＥＡＤの一般的な
値は０Ｖ（＝ＧＮＤ）であるが、読み出し電位ＶＲＥＡ
Ｄは、例えばデータ“０”とデータ“１”とを互いに切
り分けるための電位である。このため、読み出し電位Ｖ
ＲＥＡＤの値は、データ“０”におけるしきい値電圧の
レベルと、データ“１”におけるしきい値電圧のレベル
との間に設定されれば良く、その値は、上記データ
“０”、“１”それぞれのしきい値電圧のレベルに応じ
た適切な値に設定することができる。

【０１４７】また、一般的な二値メモリでは、データ
“０”とデータ“１”とを互いに切り分けるだけで良い
ので、読み出し電位ＶＲＥＡＤの値は一つで良い。これ
に対して、多値メモリの中には、例えば四値のデータ
“００”、データ“０１”、データ“１０”、データ
“１１”を切り分けるために、読み出し電位ＶＲＥＡＤ
の値を三つとするものもある。このように、読み出し電
位ＶＲＥＡＤの値や数は、しきい値電圧のレベル、ある
いは多値記憶などに応じて適宜設定される。

【０１４８】また、読み出し導通電位ＶＲＲは、メモリ
セルＭがデータに応じてとり得るしきい値電圧のレベル
のうち、最大のレベル以上の値を有し、一般的には約５
Ｖ程度である。そして、読み出し導通電位ＶＲＲは、例
えば内部電源電圧ＶＤＤをチップの内部で昇圧して得ら
れる。読み出し導通電位ＶＲＲは、図１に示すＶＲＲ発
生回路１２により生成される。ＶＲＲ発生回路１２は、
内部電源電圧ＶＤＤを昇圧して読み出し導通電位ＶＲＲ
を生成する。

【０１４９】図１に示すように、ＶＲＲ発生回路（ＶＲ
Ｒ）１２は、配線ＶＲＲに接続されている。この一実施
形態おけるＶＲＲ発生回路１２は、配線ＶＲＲを介して
制御ゲートコントロール回路１０に読み出し導通電位Ｖ
ＲＲを与える。

【０１５０】ＶＲＲ発生回路１２は、通常時、配線ＶＲ
Ｒを、内部電源電位ＶＤＤを昇圧して得た読み出し導通
電位ＶＲＲにバイアスするが、この発明では、消去後の
しきい値電圧を測定するモードの時、および消去後のし
きい値電圧をベリファイする消去ベリファイモードの時
にそれぞれ、読み出し導通電位ＶＲＲを正のバイアス電
位ＶＮＣＰＡＤ１に見合った分電位を上げる。即ちこの
発明のＶＲＲ発生回路１２は、消去後のしきい値電圧を
測定するモードの時、および消去ベリファイモードの
時、配線ＶＲＲをこのかさ上げされた電位にバイアスす
る。これにより、読み出し導通電位ＶＲＲは、通常読み
出しモードに比べて正のバイアス電位ＶＮＣＰＡＤ１に
見合った分、高められる。この一実施形態におけるＶＲ
Ｒ発生回路１２は、配線ＶＲＲに与えるバイアス電位の
切り換えを、コマンド回路３からの命令信号ＣＭに従っ
て行う。

【０１５１】ビット線ＢＬそれぞれに読み出された１ペ
ージ分のデータは、図１に示すセンスアンプ回路（Ｓ／
Ａ）１３に伝えられる。データは、メモリセルＭのしき
い値電圧に置き換えられて記憶されており、読み出し電
位ＶＲＥＡＤを制御ゲートＣＧに与えた時、メモリセル
Ｍが“オン”か“オフ”かで、例えばデータ“０”とデ
ータ“１”とが区別される。

【０１５２】メモリセルＭが“オン”すると、プリチャ
ージされていたビット線ＢＬはソース線ＳＬに電気的に
接続されてディスチャージされる。この結果、ビット線
ＢＬの電位はプリチャージ電位から低下する。反対に、
メモリセルＭが“オフ”すると、ビット線ＢＬはプリチ
ャージ電位を保つ。センスアンプ回路１３は、このよう
なビット線ＢＬの電位を変化を検知し、データ“０”か
“１”かを判定する。図２には、センスアンプ回路１３
のより詳細なブロック構成が示されている。図２に示す
ように、センスアンプ回路１３−１〜１３−４は、ビッ
ト線ＢＬ１〜ＢＬ４に一つずつ設けられ、互いに接続さ
れている。センスアンプ回路１３−１〜１３−４は各々
基本的にラッチ回路であり、例えば読み出された１ペー
ジ分のデータをラッチし、一時的に保持することができ
る。また、書き込み時には、１ページ分の書き込みデー
タを、一時的に保持することができる。

【０１５３】センスアンプ回路１３−１〜１３−４には
それぞれ、駆動電位ＶＳＡＰ、および駆動電位ＶＳＡＮ
が供給される。センスアンプ回路１３−１〜１３−４
は、駆動電位ＶＳＡＰおよび駆動電位ＶＳＡＮが供給さ
れた時に動作電源が投入され、活性状態となる。

【０１５４】図１２は、センスアンプ回路１３の一回路
例を示す回路図である。

【０１５５】図１２に示すように、センスアンプ回路１
３（１３−１〜１３−４）は各々、クロスカップルＣＭ
ＯＳ型のラッチ回路１２０を有している。

【０１５６】ラッチ回路１２０の正転接続ノードＮ１２
０は、ゲートに信号φ２を受ける転送用のＮＭＯＳ１２
１、ゲートに消去信号ＥＲＡＳＥの反転信号ｂＥＲＡＳ
Ｅを受ける遮断用の高耐圧デプレッション型ＮＭＯＳ１
２２を介して、ビット線ＢＬに接続されている。また、
正転接続ノードＮ１２０は増幅接続ノードＢＬＣに接続
されている。一方、ラッチ回路１２０の反転接続ノード
ｂＮ１２０は、増幅接続ノードＢＬＣと対をなす反転増
幅接続ノードｂＢＬＣに接続されている。

【０１５７】ＮＭＯＳ１２１は、信号φ２が“Ｈ”レベ
ル、例えば書き込みモードにおいて、ラッチ回路１２０
にラッチされている書き込みデータをビット線ＢＬに転
送する時に“オン”し、ラッチされている書き込みデー
タをビット線ＢＬに転送する。

【０１５８】ＮＭＯＳ１２２は、消去信号ＥＲＡＳＥの
反転信号ｂＥＲＡＳＥが“Ｌ”レベル、即ち消去モード
の間、ビット線ＢＬの電位が例えば消去電位ＶＥＥレベ
ルに高まった時に“オフ”する。これにより、ラッチ回
路１２０にラッチされているデータ（正転接続ノードＮ
１２０を“Ｈ”レベルとするデータ）の破壊を抑制す
る。また、同時にＮＭＯＳ１２２は、ビット線ＢＬの電
位が消去電位ＶＥＥなどに高まった時に、ビット線ＢＬ
から駆動電位ＶＳＡＰの供給端に向かって電流が流れる
ことを抑制する遮断用のＮＭＯＳでもある。

【０１５９】正転接続ノードＮ１２０と駆動電位ＶＳＡ
Ｎの供給端との間に直列に接続され、ゲートに信号φＲ
を受けるＮＭＯＳ１２３は、正転接続ノードＮ１２０の
電位をリセットするＮＭＯＳである。ＮＭＯＳ１２３
は、信号φＲが“Ｈ”レベルになった時、正転接続ノー
ドＮ１２０の電位を駆動電位ＶＳＡＮにリセットする。
また、ＮＭＯＳ１２１とＮＭＯＳ１２２との接続ノード
に、ゲートを接続し、ソースに駆動電位ＶＳＡＮを受け
るＮＭＯＳ１２４はデータ“０”、“１”を判定するＮ
ＭＯＳである。ＮＭＯＳ１２４は、ビット線ＢＬがプリ
チャージ電位を保っている時に“オン”、ビット線ＢＬ
がディスチャージされた時に“オフ”する。これによ
り、データか“０”か“１”かを判定する。

【０１６０】判定用のＮＭＯＳ１２４のソースと反転接
続ノードｂＮ１２０との間に直列に接続され、ゲートに
φ３を受けるＮＭＯＳ１２５は、ＮＭＯＳ１２４により
判定されたデータを、ラッチ回路１２０の反転接続ノー
ドｂＮ１２０に伝えるＮＭＯＳである。ＮＭＯＳ１２５
は、信号φ３が“Ｈ”レベルの時に“オン”し、ＮＭＯ
Ｓ１２４により判定されたデータを、ラッチ回路１２０
の反転接続ノードｂＮ１２０に伝える。

【０１６１】駆動電位ＶＳＡＰとラッチ回路１２０との
間に直列に接続され、ゲートに信号φＲを受けるＰＭＯ
Ｓ１２６は、ラッチ回路１２０に駆動電位ＶＳＡＰを供
給するＰＭＯＳである。なお、ＰＭＯＳ１２６は、正転
接続ノードＮ１２０の電位をリセットする時に“オフ”
する。これにより、上記リセット時、駆動電位ＶＳＡＰ
から駆動電位ＶＳＡＮに貫通電流が流れることを抑制す
る。

【０１６２】駆動電位ＶＳＡＰとラッチ回路１２０との
間に直列に接続され、ゲートに接地電位ＧＮＤを受ける
ＰＭＯＳ１２７は、ＰＭＯＳ１２６と同様にラッチ回路
１２０に駆動電位ＶＳＡＰを供給するＰＭＯＳである。
この一実施形態におけるＰＭＯＳ１２７は、常時“オ
ン”である。

【０１６３】センスアンプ回路１３に供給される駆動電
位ＶＳＡＰは、図１に示すＶＳＡＰ供給回路１４から供
給される。また、駆動電位ＶＳＡＮは図１に示すＶＳＡ
Ｎ供給回路１５から供給される。

【０１６４】図１に示すように、ＶＳＡＰ供給回路（Ｖ
ＳＡＰ）１４は、配線ＶＳＡＰに接続されている。この
一実施形態おけるＶＳＡＰ供給回路１４は、配線ＶＳＡ
Ｐを介してセンスアンプ回路１３に駆動電位ＶＳＡＰを
与える。

【０１６５】ＶＳＡＰ供給回路１４は、通常時、配線Ｖ
ＳＡＰを、内部電源電位ＶＤＤにバイアスするが、この
発明では、消去後のしきい値電圧を測定するモードの
時、および消去後のしきい値電圧をベリファイする消去
ベリファイモードの時にそれぞれ、内部電源電位ＶＤＤ
を正のバイアス電位ＶＮＣＰＡＤ１に見合った分電位を
上げる。即ちこの発明のＶＳＡＰ供給回路１４は、消去
後のしきい値電圧を測定するモードの時、および消去ベ
リファイモードの時、配線ＶＳＡＰをこのかさ上げされ
た電位にバイアスする。これにより、駆動電位ＶＳＡＰ
は、通常時に比べて正のバイアス電位ＶＮＣＰＡＤ１に
見合った分、高められる。この一実施形態におけるＶＳ
ＡＰ供給回路１４は、配線ＶＳＡＰに与えるバイアス電
位の切り換えを、コマンド回路３からの命令信号ＣＭに
従って行う。

【０１６６】また、図１に示すように、ＶＳＡＮ供給回
路（ＶＳＡＮ）１５は、配線ＶＳＡＮに接続されてい
る。この一実施形態おけるＶＳＡＮ供給回路１５は、配
線ＶＳＡＮを介してセンスアンプ回路１３に駆動電位Ｖ
ＳＡＮを与える。

【０１６７】ＶＳＡＮ供給回路１５は、通常時、配線Ｖ
ＳＡＮを、接地電位ＧＮＤにバイアスするが、この発明
では、消去後のしきい値電圧を測定するモードの時、お
よび消去後のしきい値電圧をベリファイする消去ベリフ
ァイモードの時にそれぞれ、配線ＶＳＡＮを、正のバイ
アス電位ＶＮＣＰＡＤ１にバイアスする。この一実施形
態におけるＶＳＡＮ供給回路１５は、配線ＶＳＡＮに与
えるバイアス電位の切り換えを、コマンド回路３からの
命令信号ＣＭに従って行う。

【０１６８】センスアンプ回路１３に接続された増幅接
続ノード対（ＢＬＣ、ｂＢＬＣ）は、図１に示すカラム
セレクト回路（Ｃ／Ｓ）１６に接続される。

【０１６９】図２には、カラムセレクト回路１６のより
詳細なブロック構成が示されている。

【０１７０】図２に示すように、カラムセレクト回路１
６−１〜１６−４は、増幅接続ノード対（ＢＬＣ１、ｂ
ＢＬＣ１）〜（ＢＬＣ４、ｂＢＬＣ４）に一つずつ設け
られ、互いに接続されている。センスアンプ回路１３−
１〜１３−４それぞれに一時的に保持された１ページ分
のデータは、複数の増幅接続ノード対（ＢＬＣ１、ｂＢ
ＬＣ１）〜（ＢＬＣ４、ｂＢＬＣ４）のうちのいずれか
が選択されて、図２に示すデータ線対（ＤＬ、ＢＤＬ）
に伝えられる。

【０１７１】データを読み出す時、およびデータを書き
込む時に行われるカラムセレクト回路１６−１〜１６−
４の選択は、図１に示すカラムデコーダ１７が行う。

【０１７２】図１に示すようにカラムデコーダ１７は、
カラムアドレス信号（ＣＯＬ．ＡＤＤ）をデコードし、
カラム選択信号（Ｃ．Ｓ）を生成する。生成されたカラ
ム選択信号（Ｃ．Ｓ）は、図２に示すカラムセレクト回
路１６−１〜１６−４各々に供給される。

【０１７３】図１３は、カラムセレクト回路１６の一回
路例を示す回路図である。

【０１７４】図１３に示すように、カラムセレクト回路
１６−１〜１６−４は各々、データ線ＤＬと増幅接続ノ
ードＢＬＣとの間に直列に接続されたＮＭＯＳ１３１、
反転データ線ｂＤＬと反転増幅接続ノードｂＢＬＣとの
間に直列に接続されたＮＭＯＳ１３２とを含む。これら
ＮＭＯＳ１３１、１３２のゲートには、それぞれ対応す
るカラム選択信号Ｃ．Ｓ１〜Ｃ．Ｓ４が供給される。

【０１７５】データ線対ＤＬ、ｂＤＬは、図１に示す入
力／出力バッファ回路（Ｉ／Ｏ）１８に接続されてい
る。データ線対ＤＬ、ｂＤＬまで読み出されたデータ
は、入力／出力バッファ回路１８を介して出力データ
（読み出しデータ）としてチップの外部へと出力され
る。また、チップの外部から入力された入力データ（書
き込みデータ）は、入力／出力バッファ回路１８を介し
てデータ線対ＤＬ、ｂＤＬに供給され、チップの内部へ
導かれる。

【０１７６】次に、この発明の一実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭの基本的な動作モードを説明する。

【０１７７】図１４は、通常読み出しモード時の基本的
な動作波形を示す動作波形図、図１５は、書き込みモー
ド時の基本的な動作波形を示す動作波形図、図１６は、
消去モード／消去ベリファイ読み出しモード時の基本的
な動作波形を示す動作波形図、図１７は、消去後のしき
い値電圧を測定するモード時の基本的な動作波形を示す
動作波形図である。

【０１７８】なお、図１４〜図１７それぞれに示された
信号“ＣＭ２ＦＨ”は、消去後のしきい値電圧を測定す
るモードを命令する信号であり、同様に、信号“ＥＶＦ
Ｙ”は消去ベリファイモードを命令する信号である。こ
れらはそれぞれ、図１に示す命令信号ＣＭに相当する。
また、図１４〜図１７それぞれでは、他の命令信号、例
えば読み出し信号（ＲＥＡＤ）、書き込み信号（ＷＲＩ
ＴＥ）および消去信号（ＥＲＡＳＥ）等は省略する。

【０１７９】［通常読み出しモード］図１４に示すよう
に、通常読み出しモードでは、信号ＣＭ２ＦＨ、信号Ｅ
ＶＦＹはそれぞれ“Ｌ”レベルとされる。通常読み出し
モードでは、時刻Ｒｔ１に示すように、配線ＮＣＰＡＤ
１、配線ＣＰＷＥＬおよび配線ＣＥＬＳＲＣをそれぞれ
接地電位ＧＮＤにバイアスする。また、配線ＢＬＣＲＬ
を内部電源電圧ＶＤＤ、配線ＶＲＲを読み出し導通電位
ＶＲＲ、配線ＶＳＡＰを内部電源電位ＶＤＤおよび配線
ＶＳＡＮを接地電位ＧＮＤにそれぞれバイアスする。こ
れにより、例えば図４（Ａ）に示すＰ型ウェル４２、ソ
ース線ＳＬがそれぞれ接地電位ＧＮＤにバイアスされ
る。

【０１８０】次いで、時刻Ｒｔ２において、ビット線Ｂ
Ｌを配線ＢＬＣＲＬを介してプリチャージし、内部電源
電位ＶＤＤにバイアスする。

【０１８１】次いで、時刻Ｒｔ３において、選択された
制御ゲートＣＧ（ＳＥＬＥＣＴ）を接地電位ＧＮＤ（＝
読み出し電位）、非選択の制御ゲートＣＧ（ＵＮ−ＳＥ
ＬＥＣＴ）を読み出し導通電位ＶＲＲ、選択された選択
ゲートＳＧ１、ＳＧ２（ＳＥＬＥＣＴ）を内部電源電位
ＶＤＤおよび非選択の選択ゲートＳＧ１、ＳＧ２（ＵＮ
−ＳＥＬＥＣＴ）を接地電位ＧＮＤにそれぞれバイアス
する。これにより、ビット線ＢＬにはメモリセルＭに記
憶されたデータが読み出される。データ“１”ならば、
ビット線ＢＬは実質的にプリチャージ電位を保つ。ま
た、データ“０”ならば、ビット線ＢＬはディスチャー
ジされ、実質的に接地電位ＧＮＤになる。次いで、時刻
Ｒｔ４において、例えば図１２に示す信号φ３を“Ｈ”
レベルとし、ビット線ＢＬの電位をセンスアンプ回路１
３においてセンスする。

【０１８２】時刻Ｒｔ４において、ビット線ＢＬの電位
がセンスアンプ回路１３の“０”、“１”判定レベルよ
りも高ければ、増幅接続ノード対ＢＬＣ、ｂＢＬＣはそ
れぞれ内部電源電位ＶＤＤ、接地電位ＧＮＤとなり、デ
ータ“１”が検出される。

【０１８３】また、ビット線ＢＬの電位がセンスアンプ
回路１３の“０”、“１”判定レベルよりも低ければ、
増幅接続ノード対ＢＬＣ、ｂＢＬＣはそれぞれ接地電位
ＧＮＤ、内部電源電位ＶＤＤとなり、データ“０”が検
知される。

【０１８４】検知されたデータは、センスアンプ回路１
３にラッチされる。

【０１８５】次いで、時刻Ｒｔ５において、例えば図１
３に示すカラム選択信号Ｃ．Ｓが“Ｈ”レベルとなるこ
とによって、センスアンプ回路１３にラッチされたデー
タは、増幅接続ノード対ＢＬＣ、ｂＢＬＣからデータ線
対ＤＬ、ｂＤＬに転送される。

【０１８６】［書き込みモード］図１５に示すように、
書き込みモードでは、信号ＣＭ２ＦＨ、信号ＥＶＦＹは
それぞれ“Ｌ”レベルとされる。書き込みモードでは、
時刻Ｗｔ１に示すように、配線ＮＣＰＡＤ１、配線ＣＰ
ＷＥＬおよび配線ＣＥＬＳＲＣをそれぞれ接地電位ＧＮ
Ｄにバイアスする。また、配線ＢＬＣＲＬを内部電源電
圧ＶＤＤ、配線ＶＲＲを読み出し導通電位ＶＲＲ、配線
ＶＳＡＰを内部電源電位ＶＤＤおよび配線ＶＳＡＮを接
地電位ＧＮＤにそれぞれバイアスする。これにより、例
えば図４（Ａ）に示すＰ型ウェル４２、ソース線ＳＬが
それぞれ接地電位ＧＮＤにバイアスされる。また、書き
込みデータは、データ線対ＤＬ、ｂＤＬから増幅接続ノ
ード対ＢＬＣ、ｂＢＬＣに転送され、センスアンプ回路
１３にラッチされている。データ“１”がラッチされて
いれば、増幅接続ノード対ＢＬＣ、ｂＢＬＣはそれぞれ
接地電位ＧＮＤ、内部電源電位ＶＤＤとなる。また、デ
ータ“０”がラッチされていれば、増幅接続ノード対Ｂ
ＬＣ、ｂＢＬＣはそれぞれ内部電源電位ＶＤＤ、接地電
位ＧＮＤとなる。

【０１８７】次いで、時刻Ｗｔ２において、例えば図１
２に示す信号φ２を“Ｈ”レベルとし、センスアンプ回
路１３にラッチされたデータをビット線ＢＬに転送す
る。

【０１８８】時刻Ｗｔ２において、増幅接続ノードＢＬ
Ｃが接地電位ＧＮＤであれば、ビット線ＢＬの電位は接
地電位ＧＮＤとなる。また、増幅接続ノードＢＬＣが内
部電源電位ＶＤＤであれば、ビット線ＢＬの電位は内部
電源電位ＶＤＤとなる。

【０１８９】次いで、時刻Ｗｔ３において、配線ＶＳＡ
Ｐを内部電源電位ＶＤＤから書き込み防止用の中間電
位、即ち書き込み禁止電位ＶＩＮＨに昇圧する。これに
応じて、ビット線ＢＬ、増幅接続ノード対ＢＬＣの電位
が内部電源電位ＶＤＤであれば、書き込み禁止電位ＶＩ
ＮＨに上昇する。

【０１９０】次いで、時刻Ｗｔ４において、選択された
選択ゲートＳＧ１、ＳＧ２（ＳＥＬＥＣＴ）のうち、ビ
ット線ＢＬに接続されている選択ゲートＳＧ１を書き込
み導通電位ＶＰＡＳＳ、ソース線ＳＬに接続されている
選択ゲートＳＧ２を接地電位ＧＮＤにそれぞれバイアス
する。また、選択された制御ゲートＣＧ（ＳＥＬＥＣ
Ｔ）を書き込み電位ＶＰＰ、非選択の制御ゲートＣＧ
（ＵＮ−ＳＥＬＥＣＴ）を書き込み導通電位ＶＰＡＳＳ
にバイアスする。これにより、選択された制御ゲートＣ
Ｇ（ＳＥＬＥＣＴ）に結合されるメモリセルＭにおいて
は、ＮＡＮＤセルのチャネルが接地電位ＧＮＤであれ
ば、その浮遊ゲートＦＧに電子が注入され、データ
“１”が書き込まれる。一方、ＮＡＮＤセルのチャネル
が実質的に書き込み禁止電位ＶＩＮＨであれば、その浮
遊ゲートＦＧに電子が注入されず、データ“０”が書き
込まれる。

【０１９１】この後、データ書き込み後のしきい値電圧
をベリファイする書き込みベリファイ読み出しが行われ
るが、この明細書においては省略する。

【０１９２】［消去モード／消去ベリファイ読み出しモ
ード］図１６に示すように、消去モードでは、信号ＣＭ
２ＦＨ、信号ＥＶＦＹはそれぞれ“Ｌ”レベルとされ
る。書き込みモードでは、時刻Ｅｔ１に示すように、配
線ＮＣＰＡＤ１、配線ＣＰＷＥＬおよび配線ＣＥＬＳＲ
Ｃをそれぞれ接地電位ＧＮＤにバイアスする。また、配
線ＢＬＣＲＬを内部電源電圧ＶＤＤ、配線ＶＲＲを読み
出し導通電位ＶＲＲ、配線ＶＳＡＰを内部電源電位ＶＤ
Ｄおよび配線ＶＳＡＮを接地電位ＧＮＤにそれぞれバイ
アスする。これにより、例えば図４（Ａ）に示すＰ型ウ
ェル４２、ソース線ＳＬがそれぞれ接地電位ＧＮＤにバ
イアスされる。また、制御ゲートＣＧ、選択ゲートＳＧ
１、ＳＧ２はそれぞれ接地電位ＧＮＤにバイアスする。

【０１９３】次いで、時刻Ｅｔ２において、選択された
制御ゲートＣＧは接地電位ＧＮＤを保ち、非選択の制御
ゲートＣＧ（図示せず）、選択ゲートＳＧ１、ＳＧ２を
消去電位ＶＥＥにバイアスする。また、配線ＣＰＷＥＬ
を消去電位ＶＥＥにバイアスし、例えば図４（Ａ）に示
すＰ型ウェル４２を消去電位ＶＥＥにバイアスする。こ
れにより、浮遊ゲートＦＧ中の電子は、Ｐ型ウェル４２
に放出される。

【０１９４】なお、配線ＣＥＬＳＲＣは、図４（Ａ）に
示すＰ型ウェル４２とここに形成されたＮ型ソース領域
４９とが順バイアスとなることから、実質的に消去電位
ＶＥＥとなる。また、ビット線ＢＬもまた、図４（Ａ）
に示すＰ型ウェル４２とここに形成されたＮ型ドレイン
領域４６とが順バイアスとなることから、実質的に消去
電位ＶＥＥとなる。

【０１９５】この後、データ消去後のしきい値電圧をベ
リファイする消去ベリファイ読み出しを行う。

【０１９６】図１６に示すように、消去ベリファイ読み
出しモードでは、時刻ＥＶｔ１において、信号ＣＭ２Ｆ
Ｈを“Ｌ”レベル、信号ＥＶＦＹを“Ｈ”レベルとす
る。これにより、配線ＮＣＰＡＤ１は、図１に示すバイ
アス電位回路４により、接地電位ＧＮＤから正のバイア
ス電位ＶＮＣＰＡＤ１にバイアスされる。これを受け
て、配線ＣＰＷＥＬおよび配線ＣＥＬＳＲＣはそれぞ
れ、正のバイアス電位ＶＮＣＰＡＤ１にバイアスされ
る。また、配線ＢＬＣＲＬは、内部電源電圧ＶＤＤを正
のバイアス電位ＶＮＣＰＡＤ１に見合った分かさ上げし
た電位（ＶＤＤ＋ＶＮＣＰＡＤ１）、配線ＶＲＲは、読
み出し導通電位ＶＲＲを正のバイアス電位ＶＮＣＰＡＤ
１に見合った分かさ上げした電位（ＶＲＲ＋ＶＮＣＰＡ
Ｄ１）、配線ＶＳＡＰは、内部電源電位ＶＤＤを正のバ
イアス電位ＶＮＣＰＡＤ１に見合った分かさ上げした電
位（ＶＤＤ＋ＶＮＣＰＡＤ１）、および配線ＶＳＡＮ
は、正のバイアス電位ＶＮＣＰＡＤ１にバイアスされ
る。これにより、例えば図４（Ａ）に示すＰ型ウェル４
２、ソース線ＳＬがそれぞれ正のバイアス電位ＶＮＣＰ
ＡＤ１にバイアスされる。

【０１９７】次いで、時刻ＥＶｔ２において、ビット線
ＢＬを配線ＢＬＣＲＬを介してプリチャージし、かさ上
げした電位（ＶＤＤ＋ＶＮＣＰＡＤ１）にバイアスす
る。

【０１９８】次いで、時刻ＥＶｔ３において、選択され
た選択ゲートＳＧ１、ＳＧ２（ＳＥＬＥＣＴ）を内部電
源電位ＶＤＤにバイアスし、非選択の選択ゲートＳＧ
１、ＳＧ２（ＵＮ−ＳＥＬＥＣＴ）を接地電位ＧＮＤに
バイアスする。また、選択された制御ゲートＣＧは接地
電位ＧＮＤとし、非選択の制御ゲートのＣＧはかさ上げ
した電位（ＶＲＲ＋ＶＮＣＰＡＤ１）にバイアスする。
これにより、選択ゲートＳＧ１、ＳＧ２（ＳＥＬＥＣ
Ｔ）により選択されたＮＡＮＤセルから、ビット線ＢＬ
に消去ベリファイデータが読み出される。選択されたＮ
ＡＮＤセル中のメモリセルＭからデータが充分に消去さ
れていたならば、メモリセルＭは“オン”するので、ビ
ット線ＢＬはディスチャージされ、実質的に正のバイア
ス電位ＶＮＣＰＡＤ１になる。また、選択されたＮＡＮ
Ｄセル中のメモリセルＭのデータが充分に消去されてい
なければ、ビット線ＢＬは、実質的にかさ上げしたプリ
チャージ電位ＶＤＤ＋ＶＮＣＰＡＤ１を保つ。

【０１９９】次いで、時刻ＥＶｔ４において、例えば図
１２に示す信号φ３を“Ｈ”レベルとし、ビット線ＢＬ
の電位をセンスアンプ回路１３においてセンスする。

【０２００】時刻ＥＶｔ４において、ビット線ＢＬの電
位がセンスアンプ回路１３の“０”、“１”判定レベル
よりも高ければ、増幅接続ノード対ＢＬＣ、ｂＢＬＣは
それぞれかさ上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１、正
のバイアス電位ＶＮＣＰＡＤ１となり、“消去不充分”
を示す消去ベリファイデータが検知される。

【０２０１】また、ビット線ＢＬの電位がセンスアンプ
回路１３の“０”、“１”判定レベルよりも低ければ、
増幅接続ノード対ＢＬＣ、ｂＢＬＣはそれぞれ正のバイ
アス電位ＶＮＣＰＡＤ１、かさ上げした電位ＶＤＤ＋Ｖ
ＮＣＰＡＤ１となり、“消去充分”を示す消去ベリファ
イデータが検知される。

【０２０２】検知された消去ベリファイデータは、セン
スアンプ回路１３にラッチされる。この消去ベリファイ
読み出しモードは、選択されたＮＡＮＤセルの制御ゲー
トＣＧ１〜ＣＧ４を順次選択して行われ、センスアンプ
回路１３にラッチされたデータに一つでも“消去不充
分”を示す消去ベリファイデータが残ることがあれば、
上記の消去モードを繰り返す。そして、センスアンプ回
路１３にラッチされたデータが全て“消去充分”となる
ことで、消去モードは終了される。

【０２０３】［消去後のしきい値電圧を測定するモー
ド］図１７に示すように、消去後のしきい値電圧を測定
するモードでは、時刻Ｔｔ１において、信号ＣＭ２ＦＨ
を“Ｈ”レベル、信号ＥＶＦＹを“Ｌ”レベルとする。
これにより、配線ＮＣＰＡＤ１は、図１に示すバイアス
電位回路４により、接地電位ＧＮＤから正のバイアス電
位ＶＮＣＰＡＤ１にバイアスされる。これを受けて、配
線ＣＰＷＥＬおよび配線ＣＥＬＳＲＣはそれぞれ、正の
バイアス電位ＶＮＣＰＡＤ１にバイアスされる。また、
配線ＢＬＣＲＬは、内部電源電圧ＶＤＤを正のバイアス
電位ＶＮＣＰＡＤ１に見合った分かさ上げした電位（Ｖ
ＤＤ＋ＶＮＣＰＡＤ１）、配線ＶＲＲは、読み出し導通
電位ＶＲＲを正のバイアス電位ＶＮＣＰＡＤ１に見合っ
た分かさ上げした電位（ＶＲＲ＋ＶＮＣＰＡＤ１）、配
線ＶＳＡＰは、内部電源電位ＶＤＤを正のバイアス電位
ＶＮＣＰＡＤ１に見合った分かさ上げした電位（ＶＤＤ
＋ＶＮＣＰＡＤ１）、および配線ＶＳＡＮは、正のバイ
アス電位ＶＮＣＰＡＤ１にバイアスされる。これによ
り、例えば図４（Ａ）に示すＰ型ウェル４２、ソース線
ＳＬがそれぞれ正のバイアス電位ＶＮＣＰＡＤ１にバイ
アスされる。

【０２０４】次いで、時刻Ｔｔ２において、ビット線Ｂ
Ｌを配線ＢＬＣＲＬを介してプリチャージし、かさ上げ
したプリチャージ電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイア
スする。

【０２０５】次いで、時刻Ｔｔ３において、選択された
制御ゲートＣＧ（ＳＥＬＥＣＴ）を接地電位ＧＮＤ（＝
読み出し電位）、非選択の制御ゲートＣＧ（ＵＮ−ＳＥ
ＬＥＣＴ）をかさ上げした電位ＶＲＲ＋ＶＮＣＰＡＤ
１、選択された選択ゲートＳＧ１、ＳＧ２（ＳＥＬＥＣ
Ｔ）を内部電源電位ＶＤＤおよび非選択の選択ゲートＳ
Ｇ１、ＳＧ２（ＵＮ−ＳＥＬＥＣＴ）を接地電位ＧＮＤ
にそれぞれバイアスする。これにより、ビット線ＢＬの
電位は、メモリセルＭが“オフ”か“オン”かに応じて
変化する。メモリセルＭが“オフ”ならばビット線ＢＬ
は、かさ上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１を実質的
に保つ。また、メモリセルＭが“オン”ならば、ビット
線ＢＬはディスチャージされ、実質的に正のバイアス電
位ＶＮＣＰＡＤ１となる。

【０２０６】次いで、時刻Ｔｔ４において、例えば図１
２に示す信号φ３を“Ｈ”レベルとし、ビット線ＢＬの
電位をセンスアンプ回路１３においてセンスする。

【０２０７】時刻Ｔｔ４において、ビット線ＢＬの電位
がセンスアンプ回路１３の“０”、“１”判定レベルよ
りも高ければ、増幅接続ノード対ＢＬＣ、ｂＢＬＣはそ
れぞれかさ上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１、正の
バイアス電位ＶＮＣＰＡＤ１となり、メモリセルＭが
“オフ”のテスト結果が検出される。

【０２０８】また、ビット線ＢＬの電位がセンスアンプ
回路１３の“０”、“１”判定レベルよりも低ければ、
増幅接続ノード対ＢＬＣ、ｂＢＬＣはそれぞれ正のバイ
アス電位ＶＮＣＰＡＤ１、かさ上げした電位ＶＤＤ＋Ｖ
ＮＣＰＡＤ１となり、メモリセルＭが“オン”のテスト
結果が検出される。

【０２０９】検知されたデータは、センスアンプ回路１
３にラッチされる。

【０２１０】次いで、時刻Ｔｔ５において、信号ＣＭ２
ＦＨを“Ｌ”レベルとする。これにより、配線ＮＣＰＡ
Ｄ１のバイアス電位は、正のバイアス電位ＶＮＣＰＡＤ
１から接地電位ＧＮＤになる。これを受けて、配線ＣＰ
ＷＥＬおよび配線ＣＥＬＳＲＣのバイアス電位はそれぞ
れ、正のバイアス電位ＶＮＣＰＡＤ１から接地電位ＧＮ
Ｄになる。また、配線ＢＬＣＲＬのバイアス電位は、か
さ上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１から内部電源電
圧ＶＤＤ、配線ＶＲＲのバイアス電位は、かさ上げした
電位ＶＲＲ＋ＶＮＣＰＡＤ１から読み出し導通電位ＶＲ
Ｒになる。さらに配線ＶＳＡＰのバイアス電位は、かさ
上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１から内部電源電位
ＶＤＤ、同様に配線ＶＳＡＮのバイアス電位は、正のバ
イアス電位ＶＮＣＰＡＤ１から接地電位ＧＮＤになる。
これにより、例えば図４（Ａ）に示すＰ型ウェル４２、
ソース線ＳＬがそれぞれ接地電位ＧＮＤにバイアスされ
る。

【０２１１】また、配線ＶＳＡＰのバイアス電位が内部
電源電位ＶＤＤ、配線ＶＳＡＮのバイアス電位が接地電
位ＧＮＤになることにより、センスアンプ回路１３にラ
ッチされたデータは、増幅接続ノード対ＢＬＣ、ｂＢＬ
Ｃの電位がそれぞれかさ上げした電位ＶＤＤ＋ＶＮＣＰ
ＡＤ１、正のバイアス電位ＶＮＣＰＡＤ１であった時、
増幅接続ノード対ＢＬＣ、ｂＢＬＣの電位はそれぞれ内
部電源電位ＶＤＤ、接地電位ＧＮＤとなる。

【０２１２】同様に、増幅接続ノード対ＢＬＣ、ｂＢＬ
Ｃの電位がそれぞれ正のバイアス電位ＶＮＣＰＡＤ１、
かさ上げした電位ＶＤＤ＋ＶＮＣＰＡＤ１であった時に
は、増幅接続ノード対ＢＬＣ、ｂＢＬＣの電位はそれぞ
れ接地電位ＧＮＤ、内部電源電位ＶＤＤとなる。

【０２１３】次いで、時刻Ｔｔ６において、例えば図１
３に示すカラム選択信号Ｃ．Ｓが“Ｈ”レベルとなるこ
とによって、センスアンプ回路１３にラッチされたデー
タは、増幅接続ノード対ＢＬＣ、ｂＢＬＣからデータ線
対ＤＬ、ｂＤＬに転送される。

【０２１４】次に、この発明の一実施形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭが有するＰ型ウェルバイアス回路２、
バイアス電位回路４、ソース線バイアス回路６、ビット
線バイアス回路８、ＶＲＲ発生回路１２、ＶＳＡＰ供給
回路１４およびＶＳＡＮ供給回路１５それぞれの具体的
な回路例を説明する。

【０２１５】［Ｐ型ウェルバイアス回路（ＷＥＬ ＣＴ
Ｌ．）］図１８は、Ｐ型ウェルバイアス回路２の一構成
例を示すブロック図である。

【０２１６】図１８に示すように、Ｐ型ウェルバイアス
回路２は、配線ＣＰＷＥＬを接地電位ＧＮＤにバイアス
するＧＮＤバイアス回路１５０と、配線ＣＰＷＥＬを消
去電位ＶＥＥにバイアスするＶＥＥバイアス回路１５１
と、配線ＣＰＷＥＬを正のバイアス電位ＶＮＣＰＡＤ１
にバイアスするＶＮＣＰＡＤ１バイアス回路１５２とを
それぞれ有している。

【０２１７】ＧＮＤバイアス回路１５０は、消去信号Ｅ
ＲＡＳＥにより命令される消去モード、信号ＥＶＦＹに
より命令される消去ベリファイ読み出しモード、および
信号ＣＭ２ＦＨにより命令される消去後のしきい値電圧
を測定するモード以外の時に、配線ＣＰＷＥＬを接地電
位ＧＮＤにバイアスする。信号ＥＲＣＶは消去リカバリ
信号であり、半導体基板中のＰ−Ｎ接合が逆バイアスと
ならないように、電位を順次落としていく信号である。

【０２１８】ＶＥＥバイアス回路１５１は、消去信号Ｅ
ＲＡＳＥにより命令される消去モードの時、配線ＣＰＷ
ＥＬを消去電位ＶＥＥにバイアスする。

【０２１９】ＶＮＣＰＡＤ１バイアス回路１５２は、信
号ＥＶＦＹにより命令される消去ベリファイ読み出しモ
ード、および信号ＣＭ２ＦＨにより命令される消去後の
しきい値電圧を測定するモードの時に、配線ＣＥＬＳＲ
Ｃを正のバイアス電位ＶＮＣＰＡＤ１にバイアスする。

【０２２０】図１９は、ＧＮＤバイアス回路１５０の一
回路例を示す回路図である。

【０２２１】図１９に示すように、ＧＮＤバイアス回路
１５０は、ソースに接地電位ＧＮＤが供給されるＮＭＯ
Ｓ１５３、ＮＭＯＳ１５３のドレインにソースを接続
し、ドレインを配線ＣＰＷＥＬに接続した高耐圧デプレ
ッション型ＮＭＯＳ１５４をそれぞれ含む。ＮＭＯＳ１
５４のゲートには、内部電源電位ＶＤＤが供給され、配
線ＣＰＷＥＬの電位が消去電位ＶＥＥなどの高い電位と
なった時、ＮＭＯＳ１５３のドレインに印加される電位
を、内部電源電位ＶＤＤのレベル程度まで緩和する。ま
た、ＮＭＯＳ１５３のゲートには、コントロール回路１
５５の出力が供給される。

【０２２２】コントロール回路１５５は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ２）、信号ＥＶＦＹ、信号ＣＭ２Ｆ
Ｈ、および消去リカバリ信号ＥＲＣＶ（ＥＲＣＶ３）を
デコードし、ＧＮＤバイアス回路１５０の動作をコント
ロールする信号を生成する。コントロール回路１５５
は、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ２）、信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨが全て“Ｌ”レベルの時、“Ｈ”レ
ベルの信号を出力する。

【０２２３】また、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ
２）が“Ｈ”レベルで消去リカバリ信号ＥＲＣＶ（ＥＲ
ＣＶ３）が“Ｌ”レベルの場合と、信号ＥＶＦＹ、信号
ＣＭ２ＦＨのいずれかが“Ｈ”レベルの時には、“Ｌ”
レベルの信号を出力する。

【０２２４】なお、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ
２）が“Ｈ”レベルの時、消去リカバリ信号ＥＲＣＶ
（ＥＲＣＶ３）が“Ｈ”レベルとなると、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ２）が“Ｈ”レベルであっても、信
号ＥＶＦＹ、信号ＣＭ２ＦＨがともに“Ｌ”レベルなら
ば、その出力は“Ｈ”レベルとなる。

【０２２５】コントロール回路１５５の出力が“Ｌ”レ
ベル、即ち消去モード、消去後のしきい値電圧を測定す
るモードおよび消去ベリファイ読み出しモードの時に
は、ＮＭＯＳ２３２のゲート電位は“Ｌ”レベルとな
る。このため、ＮＭＯＳ２３２は“オフ”し、ＧＮＤバ
イアス回路１５０は非活性化する。

【０２２６】一方、コントロール回路１５５の出力が
“Ｈ”レベル、即ち消去モード、消去後のしきい値電圧
を測定するモードおよび消去ベリファイ読み出しモード
以外の時には、ＮＭＯＳ１５３のゲート電位は“Ｈ”レ
ベルとなる。このため、ＮＭＯＳ１５３は“オン”し、
ＧＮＤバイアス回路１５０は活性化されて、配線ＣＰＷ
ＥＬを接地電位ＧＮＤにバイアスする。

【０２２７】また、図１９には、図１８では示さなかっ
た回路ブロックとして、消去モードの時、配線ＣＰＷＥ
Ｌに内部電源電位ＶＤＤを供給するＶＤＤ供給回路１６
０が図示されている。

【０２２８】ＶＤＤ供給回路１６０は、ソースに内部電
源電位ＶＤＤを受けるＰＭＯＳ１６１、ＰＭＯＳ１６１
のドレインと配線ＣＰＷＥＬとの間に電流通路を直列に
接続した高耐圧デプレッション型ＮＭＯＳ１６２をそれ
ぞれ含んでいる。ＮＭＯＳ１６２のゲートには、消去信
号ＥＲＡＳＥ（ＥＲＡＳＥ３）の反転信号が供給され
る。ＮＭＯＳ１６２のゲート電位は、消去信号ＥＲＡＳ
Ｅ（ＥＲＡＳＥ３）が“Ｈ”レベルの間、“Ｌ”レベル
となり、配線ＣＰＷＥＬの電位が消去電位ＶＥＥ等の高
いレベルとなった時に“オフ”する。これにより、配線
ＣＰＷＥＬから内部電源電位ＶＤＤの供給端に向かって
電流が流れることを抑制する。ＰＭＯＳ１６１のゲート
には、コントロール回路１６３の出力が供給される。

【０２２９】コントロール回路１６３は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ２）、消去リカバリ信号ＥＲＣＶ
（ＥＲＣＶ１）をデコードし、ＶＤＤ供給回路１６０の
動作をコントロールする信号を生成する。

【０２３０】コントロール回路１６３は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ２）が“Ｈ”レベル、かつ消去リカ
バリ信号ＥＲＣＶ（ＥＲＣＶ１）が“Ｌ”レベルの時、
“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。コントロール回路１６
３の出力が“Ｌ”レベル、即ち消去モードの時には、Ｐ
ＭＯＳ１６１のゲート電位は“Ｌ”レベルとなり、ＰＭ
ＯＳ１６１は“オン”し、ＶＤＤ供給回路１６０は活性
化する。そして、ＮＭＯＳ１６２が“オフ”するまで、
配線ＣＰＷＥＬに内部電源電位ＶＤＤを供給する。

【０２３１】消去リカバリ信号ＥＲＣＶ（ＥＲＣＶ１）
が“Ｈ”レベルとなって、コントロール回路１６３の出
力が“Ｈ”レベルとなると、ＰＭＯＳ１６１のゲート電
位は“Ｈ”レベルとなり、ＰＭＯＳ１６１は“オフ”
し、ＶＤＤ供給回路１６０は非活性化する。

【０２３２】図２０は、ＶＥＥバイアス回路１５１の一
回路例を示す回路図である。

【０２３３】図２０に示すように、ＶＥＥバイアス回路
１５１は、ソースに、遮断用の高耐圧デプレッション型
ＮＭＯＳ１７１の電流通路を介して消去電位ＶＥＥを受
けるＰＭＯＳ１７２、ソースに接地電位ＧＮＤを受ける
ＮＭＯＳ１７３、ＰＭＯＳ１７２のドレインとＮＭＯＳ
１７３のドレインとの間に電流通路を直列に接続した緩
和用の高耐圧デプレッション型ＮＭＯＳ１７４、ソース
に、遮断用の高耐圧デプレッション型ＮＭＯＳ１７５の
電流通路を介して消去電位ＶＥＥを受けるＰＭＯＳ１７
６、ＰＭＯＳ１７６のドレインと配線ＣＰＷＥＬとの間
に電流通路を直列に接続した遮断用の高耐圧デプレッシ
ョン型ＮＭＯＳ１７７とを含む。

【０２３４】遮断用のＮＭＯＳ１７１、１７５、１７７
のゲートは、ＰＭＯＳ１７２のドレインとＮＭＯＳ１７
４との接続ノードＮ１７８に接続されている。また、緩
和用のＮＭＯＳ１７４のゲートには、内部電源電位ＶＤ
Ｄが供給される。ＰＭＯＳ１７２、１７６、ＮＭＯＳ１
７３のゲートには、コントロール回路１７９の出力が供
給される。

【０２３５】コントロール回路１７９は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ１）、消去リカバリ信号ＥＲＣＶ
（ＥＲＣＶ２）、信号ＥＶＦＹおよび信号ＣＭ２ＦＨを
デコードし、ＶＥＥバイアス回路１５１の動作をコント
ロールする信号を生成する。

【０２３６】コントロール回路１７９は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ１）が“Ｈ”レベル、消去リカバリ
信号ＥＲＣＶ（ＥＲＣＶ１）が“Ｌ”レベルの時、かつ
信号ＥＶＦＹ、信号ＣＭ２ＦＨがともに“Ｌ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０２３７】コントロール回路１７９の出力が“Ｌ”レ
ベル、即ち消去モードの時には、ＰＭＯＳ１７２、１７
６、ＮＭＯＳ１７３のゲート電位は“Ｌ”レベルとな
り、ＰＭＯＳ１７２、１７６は“オン”、ＮＭＯＳ１７
３は“オフ”し、ＶＥＥバイアス回路１５１は活性化
し、配線ＣＰＷＥＬを消去電位ＶＥＥにバイアスする。

【０２３８】消去リカバリ信号ＥＲＣＶ（ＥＲＣＶ２）
が“Ｈ”レベルとなって、コントロール回路１７９の出
力が“Ｈ”レベルとなると、ＰＭＯＳ１７２、１７６、
ＮＭＯＳ１７３のゲート電位は“Ｈ”レベルとなり、Ｐ
ＭＯＳ１７２、１７６は“オフ”、ＮＭＯＳ１７３は
“オン”し、ＶＥＥバイアス回路１５１は非活性化す
る。

【０２３９】図２１は、ＶＮＣＰＡＤ１バイアス回路１
５２の一回路例を示す回路図である。

【０２４０】図２１に示すように、ＶＮＣＰＡＤ１バイ
アス回路１５２は、ソースに内部電源電位ＶＤＤを受け
るＰＭＯＳ１８５、ＰＭＯＳ１８５のドレインにソース
を接続したＰＭＯＳ１８６、ＰＭＯＳ１８６のドレイン
にドレインを接続したＮＭＯＳ１８７、ＮＭＯＳ１８７
のソースにドレインを接続し、ソースに接地電位ＧＮＤ
を受けるＮＭＯＳ１８８をそれぞれ含んでいる。配線Ｃ
ＰＷＥＬは、ＰＭＯＳ１８６とＮＭＯＳ１８７との接続
ノードＮ１８９に、高耐圧デプレッション型ＮＭＯＳ１
９０を介して接続される。ＮＭＯＳ１９０のゲートに
は、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ３）の反転信号が
供給される。ＮＭＯＳ１９０のゲート電位は、消去信号
ＥＲＡＳＥ（ＥＲＡＳＥ３）が“Ｈ”レベルの間、
“Ｌ”レベルとなり、配線ＣＰＷＥＬの電位が消去電位
ＶＥＥ等の高いレベルとなった時に“オフ”する。これ
により、配線ＣＰＷＥＬから内部電源電位ＶＤＤの供給
端に向かって電流が流れることを抑制する。ＰＭＯＳ１
８５のゲートには、コントロール回路１９１の出力が供
給される。また、ＮＭＯＳ１８８のゲートにはコントロ
ール回路１９１の反転出力が供給される。

【０２４１】コントロール回路１９１は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹおよび信号ＣＭ２ＦＨをデ
コードし、ＶＮＣＰＡＤ１バイアス回路１５２の動作を
コントロールする信号を生成する。

【０２４２】コントロール回路１９１は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）が全て“Ｌ”レベル、かつ信号ＥＶＦＹ、
信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの時、
“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０２４３】コントロール回路１９１の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＰＭＯ
Ｓ１８５のゲート電位は“Ｌ”レベル、ＮＭＯＳ１８８
のゲート電位は“Ｈ”レベルとなる。これにより、ＰＭ
ＯＳ１８６およびＮＭＯＳ１８７に電源が投入され、Ｖ
ＮＣＰＡＤ１バイアス回路１５２は活性化する。

【０２４４】一方、コントロール回路１９１の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモード以外の時
には、ＰＭＯＳ１８５のゲート電位は“Ｈ”レベル、Ｎ
ＭＯＳ１８８のゲート電位は“Ｌ”レベルとなる。これ
により、ＰＭＯＳ１８６およびＮＭＯＳ１８７の電源が
断たれ、ＶＮＣＰＡＤ１バイアス回路１５２は非活性化
する。

【０２４５】ＰＭＯＳ１８６およびＮＭＯＳ１８７のゲ
ートにはそれぞれ、バイアス電位調節回路１９２の出力
が供給される。

【０２４６】バイアス電位調節回路１９２は、オペアン
プ１９３を有する。

【０２４７】オペアンプ１９３のプラス入力（＋）は、
内部電源電位ＶＤＤと接続ノードＮ１８９との間に直列
に接続された抵抗１９４と抵抗１９５との接続ノードＮ
１９６に接続され、そのマイナス入力（−）は、内部電
源電位ＶＤＤと配線ＮＣＰＡＤ１との間に直列に接続さ
れた抵抗１９７と抵抗１９８との接続ノードＮ１９９に
接続されている。抵抗１９４の抵抗値と抵抗１９５の抵
抗値との比は、抵抗１９７の抵抗値と抵抗１９８の抵抗
値との比と同じである。また、その出力（Ｏ）は、ＰＭ
ＯＳ１８６およびＮＭＯＳ１８７のゲートに接続されて
いる。

【０２４８】オペアンプ１９３にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ２００が接続されている。

【０２４９】また、抵抗１９４と内部電源電位ＶＤＤと
の間にはＰＭＯＳ２０１が挿入され、同様に抵抗１９７
と内部電源電位ＶＤＤとの間にはＰＭＯＳ２０２が挿入
されている。

【０２５０】ＮＭＯＳ２００のゲートにはコントロール
回路１９１の反転出力が供給される。ＮＭＯＳ２００
は、オペアンプ１９３の活性／非活性を制御するトラン
ジスタである。

【０２５１】また、ＰＭＯＳ２０１、２０２のゲートに
はコントロール回路１９１の出力が供給される。ＰＭＯ
Ｓ２０１は、抵抗１９４と抵抗１９５とからなる分圧部
の活性／非活性を制御するトランジスタ、同様にＰＭＯ
Ｓ２０２は、抵抗１９７と抵抗１９８とからなる分圧部
の活性／非活性を制御するトランジスタである。

【０２５２】また、接続ノードＮ１９６と配線ＣＰＷＥ
Ｌとの間に接続されたＭＯＳキャパシタ２０３、および
接続ノードＮ１９６とオペアンプ１９３の出力（Ｏ）と
の間に接続されたＭＯＳキャパシタ２０４はそれぞれ、
発振防止用のキャパシタである。ＭＯＳキャパシタ２０
３は、高耐圧デプレッション型ＮＭＯＳにより構成さ
れ、そのチャネルは配線ＣＰＷＥＬに、そのゲートは接
続ノードＮ１９６に接続される。また、ＭＯＳキャパシ
タ２０４はデプレッション型ＮＭＯＳにより構成され、
そのゲートは接続ノードＮ１９６に、そのチャネルはオ
ペアンプ１９３の出力（Ｏ）に接続される。

【０２５３】コントロール回路１９１の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時、ＰＭＯＳ１
８５、２０１、２０２、ＮＭＯＳ１８８、２００は“オ
ン”する。この時、接続ノードＮ１９６には、接続ノー
ドＮ１８９の電位と内部電源電位ＶＤＤとの間の電位差
を、抵抗１９４と抵抗１９５とで分圧した電位差が生ず
る。同様に接続ノードＮ１９９には、配線ＮＣＰＡＤ１
の電位と内部電源電位ＶＤＤとの間の電位差を、抵抗１
９７と抵抗１９８とで分圧した電位差が生ずる。

【０２５４】ここで、抵抗１９４の抵抗値と抵抗１９５
の抵抗値との比は、抵抗１９７の抵抗値と抵抗１９８の
抵抗値との比と同じである。このため、オペアンプ１９
３は接続ノードＮ１８９の電位を、配線ＮＣＰＡＤ１の
電位と、実質的に同じ値とするようにＰＭＯＳ１８６お
よびＮＭＯＳ１８７を制御する。

【０２５５】この状態で、配線ＮＣＰＡＤ１の電位が、
正のバイアス電位ＶＮＣＰＡＤ１であると、配線ＣＰＷ
ＥＬは、正のバイアス電位ＶＮＣＰＡＤ１にバイアスさ
れるようになる。

【０２５６】このようにＶＮＣＰＡＤ１バイアス回路１
５２は、消去後のしきい値電圧を測定するモード、ある
いは消去ベリファイ読み出しモードの時、配線ＣＰＷＥ
Ｌを、正のバイアス電位ＶＮＣＰＡＤ１にバイアスする
ことができる。

【０２５７】なお、コントロール回路１９１の出力が
“Ｈ”レベルの時には、ＰＭＯＳ１８５、２０１、２０
２、ＮＭＯＳ１８８、２００は“オフ”するので、ＶＮ
ＣＰＡＤ１バイアス回路１５２は非活性化される。

【０２５８】また、この実施形態では、ＧＮＤバイアス
回路１５０の動作をコントロールするコントロール回路
１５５と、ＶＤＤ供給回路１６３の動作をコントロール
するコントロール回路１６３と、ＶＥＥバイアス回路１
５１の動作をコントロールするコントロール回路１７９
と、ＶＮＣＰＡＤ１バイアス回路１５２の動作をコント
ロールするコントロール回路１９１とを、互いに異なる
回路として説明した。これは、ＧＮＤバイアス回路１５
０、ＶＤＤ供給回路１６３、ＶＥＥバイアス回路１５
１、ＶＮＣＰＡＤ１バイアス回路１５２とでコントロー
ル回路を互いに共通化し、これらの動作を一つのコント
ロール回路によりコントロールするようにしても良い。

【０２５９】［ソース線バイアス回路（ＳＬ ＣＴ
Ｌ．）］図２２は、ソース線バイアス回路６の一構成例
を示すブロック図である。

【０２６０】図２２に示すように、ソース線バイアス回
路６は、配線ＣＥＬＳＲＣを接地電位ＧＮＤにバイアス
するＧＮＤバイアス回路２３０と、配線ＣＥＬＳＲＣを
正のバイアス電位ＶＮＣＰＡＤ１にバイアスするＶＮＣ
ＰＡＤ１バイアス回路２３１とをそれぞれ有している。

【０２６１】ＧＮＤバイアス回路２３０は、書き込み信
号ＷＲＩＴＥにより命令される書き込みモード、消去信
号ＥＲＡＳＥにより命令される消去モード、信号ＥＶＦ
Ｙにより命令される消去ベリファイ読み出しモード、お
よび信号ＣＭ２ＦＨにより命令される消去後のしきい値
電圧を測定するモード以外の時に、配線ＣＥＬＳＲＣを
接地電位ＧＮＤにバイアスする。信号ＷＲＣＶは書き込
みリカバリ信号、また、信号ＥＲＣＶは消去リカバリ信
号であり、それぞれ半導体基板中のＰ−Ｎ接合が逆バイ
アスとならないように、電位を順次落としていく信号で
ある。

【０２６２】ＶＮＣＰＡＤ１バイアス回路２３１は、信
号ＥＶＦＹにより命令される消去ベリファイ読み出しモ
ード、および信号ＣＭ２ＦＨにより命令される消去後の
しきい値電圧を測定するモードの時に、配線ＣＥＬＳＲ
Ｃを正のバイアス電位ＶＮＣＰＡＤ１にバイアスする。

【０２６３】なお、配線ＣＥＬＳＲＣは、書き込みモー
ド、および消去モードにおいては、オープン状態とな
る。

【０２６４】図２３は、ＧＮＤバイアス回路２３０の一
回路例を示す回路図である。

【０２６５】図２３に示すように、ＧＮＤバイアス回路
２３０は、ソースに接地電位ＧＮＤが供給されるＮＭＯ
Ｓ２３２、ＮＭＯＳ２３２のドレインにソースを接続
し、ドレインを配線ＣＥＬＳＲＣに接続した高耐圧デプ
レッション型ＮＭＯＳ２３３をそれぞれ含む。ＮＭＯＳ
２３３のゲートには、内部電源電位ＶＤＤが供給され、
配線ＣＥＬＳＲＣの電位が消去電位ＶＥＥなどの高い電
位となった時、ＮＭＯＳ２３２のドレインに印加される
電位を、内部電源電位ＶＤＤのレベルまで緩和する。ま
た、ＮＭＯＳ２３２のゲートには、コントロール回路２
３４の出力が供給される。

【０２６６】コントロール回路２３４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ１）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ１）、信号ＥＶＦＹ、信号ＣＭ２ＦＨ、書き込
みリカバリ信号ＷＲＣＶ（ＷＲＣＶ１）、および消去リ
カバリ信号ＥＲＣＶ（ＥＲＣＶ３）をデコードし、ＧＮ
Ｄバイアス回路２３０の動作をコントロールする信号を
生成する。

【０２６７】コントロール回路２３４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ１）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ１）、信号ＥＶＦＹ、信号ＣＭ２ＦＨが全て
“Ｌ”レベルの時、“Ｈ”レベルの信号を出力する。

【０２６８】また、書き込み信号ＷＲＩＴＥ（ＷＲＩＴ
Ｅ１）が“Ｈ”レベルで書き込みリカバリ信号ＷＲＣＶ
（ＷＲＣＶ１）が“Ｌ”レベルの時、消去信号ＥＲＡＳ
Ｅ（ＥＲＡＳＥ１）が“Ｈ”レベルで消去リカバリ信号
ＥＲＣＶ（ＥＲＣＶ３）が“Ｌ”レベルの時、および信
号ＥＶＦＹ、信号ＣＭ２ＦＨのいずれかが“Ｈ”レベル
の時にそれぞれ“Ｌ”レベルの信号を出力する。

【０２６９】なお、信号ＥＶＦＹおよび信号ＣＭ２ＦＨ
がともに“Ｌ”レベルの時、書き込みリカバリ信号ＷＲ
ＣＶ（ＷＲＣＶ１）が“Ｈ”レベルとなると、書き込み
信号ＷＲＩＴＥ（ＷＲＩＴＥ１）が“Ｈ”レベルであっ
ても、その出力は“Ｈ”レベルとなる。

【０２７０】同様に、信号ＥＶＦＹおよび信号ＣＭ２Ｆ
Ｈがともに“Ｌ”レベルの時、消去リカバリ信号ＥＲＣ
Ｖ（ＥＲＣＶ３）が“Ｈ”レベルとなると、消去信号Ｅ
ＲＡＳＥ（ＥＲＡＳＥ１）が“Ｈ”レベルであっても、
その出力は“Ｈ”レベルとなる。

【０２７１】コントロール回路２３４の出力が“Ｌ”レ
ベル、即ち書き込みモード、消去モード、消去後のしき
い値電圧を測定するモードおよび消去ベリファイ読み出
しモードの時には、ＮＭＯＳ２３２のゲート電位は
“Ｌ”レベルとなる。このため、ＮＭＯＳ２３２は“オ
フ”し、ＧＮＤバイアス回路２３０は非活性化する。

【０２７２】一方、コントロール回路２３４の出力が
“Ｈ”レベル、即ち書き込みモード、消去モード、消去
後のしきい値電圧を測定するモードおよび消去ベリファ
イ読み出しモード以外の時には、ＮＭＯＳ２３２のゲー
ト電位は“Ｈ”レベルとなる。このため、ＮＭＯＳ２３
２は“オン”し、ＧＮＤバイアス回路２３０は活性化さ
れて、配線ＣＥＬＳＲＣを接地電位ＧＮＤにバイアスす
る。

【０２７３】図２４は、ＶＮＣＰＡＤ１バイアス回路２
３１の一回路例を示す回路図である。

【０２７４】図２４に示すように、ＶＮＣＰＡＤ１バイ
アス回路２３１は、ソースに内部電源電位ＶＤＤを受け
るＰＭＯＳ２３５、ＰＭＯＳ２３５のドレインにソース
を接続したＰＭＯＳ２３６、ＰＭＯＳ２３６のドレイン
にドレインを接続したＮＭＯＳ２３７、ＮＭＯＳ２３７
のソースにドレインを接続し、ソースに接地電位ＧＮＤ
を受けるＮＭＯＳ２３８をそれぞれ含んでいる。配線Ｖ
ＳＡＮは、ＰＭＯＳ２３６とＮＭＯＳ２３７との接続ノ
ードＮ２３９に、高耐圧デプレッション型ＮＭＯＳ２４
０を介して接続される。ＮＭＯＳ２４０のゲートには、
消去信号ＥＲＡＳＥ（ＥＲＡＳＥ３）の反転信号が供給
される。ＮＭＯＳ２４０のゲート電位は、消去信号ＥＲ
ＡＳＥ（ＥＲＡＳＥ３）が“Ｈ”レベルの間、“Ｌ”レ
ベルとなり、配線ＣＥＬＳＲＣの電位が消去電位ＶＥＥ
等の高いレベルとなった時に“オフ”する。これによ
り、配線ＣＥＲＳＲＣから内部電源電位ＶＤＤの供給端
に向かって電流が流れることを抑制する。ＰＭＯＳ２３
５のゲートには、コントロール回路２４１の出力が供給
される。また、ＮＭＯＳ２３８のゲートにはコントロー
ル回路２４１の反転出力が供給される。

【０２７５】コントロール回路２４１は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹおよび信号ＣＭ２ＦＨをデ
コードし、ＶＮＣＰＡＤ１バイアス回路２３１の動作を
コントロールする信号を生成する。

【０２７６】コントロール回路２４１は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）が全て“Ｌ”レベル、かつ信号ＥＶＦＹ、
信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの時、
“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０２７７】コントロール回路２４１の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＰＭＯ
Ｓ２３５のゲート電位は“Ｌ”レベル、ＮＭＯＳ２３８
のゲート電位は“Ｈ”レベルとなる。これにより、ＰＭ
ＯＳ２３６およびＮＭＯＳ２３７に電源が投入され、Ｖ
ＮＣＰＡＤ１バイアス回路２３１は活性化する。

【０２７８】一方、コントロール回路２４１の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモード以外の時
には、ＰＭＯＳ２３５のゲート電位は“Ｈ”レベル、Ｎ
ＭＯＳ２３８のゲート電位は“Ｌ”レベルとなる。これ
により、ＰＭＯＳ２３６およびＮＭＯＳ２３７の電源が
断たれ、ＶＮＣＰＡＤ１バイアス回路２３１は非活性化
する。

【０２７９】ＰＭＯＳ２３６およびＮＭＯＳ２３７のゲ
ートにはそれぞれ、バイアス電位調節回路２４２の出力
が供給される。

【０２８０】バイアス電位調節回路２４２は、オペアン
プ２４３を有する。

【０２８１】オペアンプ２４３のプラス入力（＋）は、
内部電源電位ＶＤＤと接続ノードＮ２３９との間に直列
に接続された抵抗２４４と抵抗２４５との接続ノードＮ
２４６に接続され、そのマイナス入力（−）は、内部電
源電位ＶＤＤと配線ＮＣＰＡＤ１との間に直列に接続さ
れた抵抗２４７と抵抗２４８との接続ノードＮ２４９に
接続されている。抵抗２４４の抵抗値と抵抗２４５の抵
抗値との比は、抵抗２４７の抵抗値と抵抗２４８の抵抗
値との比と同じである。また、その出力（Ｏ）は、ＰＭ
ＯＳ２３６およびＮＭＯＳ２３７のゲートに接続されて
いる。

【０２８２】オペアンプ２４３にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ２５０が接続されている。

【０２８３】また、抵抗２４４と内部電源電位ＶＤＤと
の間にはＰＭＯＳ２５１が挿入され、同様に抵抗２４７
と内部電源電位ＶＤＤとの間にはＰＭＯＳ２５２が挿入
されている。

【０２８４】ＮＭＯＳ２５０のゲートにはコントロール
回路２４１の反転出力が供給される。ＮＭＯＳ２５０
は、オペアンプ２４３の活性／非活性を制御するトラン
ジスタである。

【０２８５】また、ＰＭＯＳ２５１、２５２のゲートに
はコントロール回路２４１の出力が供給される。ＰＭＯ
Ｓ２５１は、抵抗２４４と抵抗２４５とからなる分圧部
の活性／非活性を制御するトランジスタ、同様にＰＭＯ
Ｓ２５２は、抵抗２４７と抵抗２４８とからなる分圧部
の活性／非活性を制御するトランジスタである。

【０２８６】また、接続ノードＮ２４６と配線ＣＥＬＳ
ＲＣとの間に接続されたＭＯＳキャパシタ２５３、およ
び接続ノードＮ２４６とオペアンプ２４３の出力（Ｏ）
との間に接続されたＭＯＳキャパシタ２５４はそれぞ
れ、発振防止用のキャパシタである。ＭＯＳキャパシタ
２５３は、高耐圧デプレッション型ＮＭＯＳにより構成
され、そのチャネルは配線ＣＥＬＳＲＣに、そのゲート
は接続ノードＮ２４６に接続される。また、ＭＯＳキャ
パシタ２５４はデプレッション型ＮＭＯＳにより構成さ
れ、そのゲートは接続ノードＮ２４６に、そのチャネル
はオペアンプ２４３の出力（Ｏ）に接続される。

【０２８７】コントロール回路２４１の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時、ＰＭＯＳ２
３５、２５１、２５２、ＮＭＯＳ２３８、２５０は“オ
ン”する。この時、接続ノードＮ２４６には、接続ノー
ドＮ２３９の電位と内部電源電位ＶＤＤとの間の電位差
を、抵抗２４４と抵抗２４５とで分圧した電位差が生ず
る。同様に接続ノードＮ２４９には、配線ＮＣＰＡＤ１
の電位と内部電源電位ＶＤＤとの間の電位差を、抵抗２
４７と抵抗２４８とで分圧した電位差が生ずる。

【０２８８】ここで、抵抗２４４の抵抗値と抵抗２４５
の抵抗値との比は、抵抗２４７の抵抗値と抵抗２４８の
抵抗値との比と同じである。このため、オペアンプ２４
３は接続ノードＮ２３９の電位を、配線ＮＣＰＡＤ１の
電位と、実質的に同じ値とするようにＰＭＯＳ２３６お
よびＮＭＯＳ２３７を制御する。

【０２８９】この状態で、配線ＮＣＰＡＤ１の電位が、
正のバイアス電位ＶＮＣＰＡＤ１であると、配線ＣＥＬ
ＳＲＣは、正のバイアス電位ＶＮＣＰＡＤ１にバイアス
されるようになる。

【０２９０】このようにＶＮＣＰＡＤ１バイアス回路２
３１は、消去後のしきい値電圧を測定するモード、ある
いは消去ベリファイ読み出しモードの時、配線ＣＥＬＳ
ＲＣを、正のバイアス電位ＶＮＣＰＡＤ１にバイアスす
ることができる。

【０２９１】なお、コントロール回路２４１の出力が
“Ｈ”レベルの時には、ＰＭＯＳ２３５、２５１、２５
２、ＮＭＯＳ２３８、２５０は“オフ”するので、ＶＮ
ＣＰＡＤ１バイアス回路２３１は非活性化される。

【０２９２】また、この実施形態では、ＧＮＤバイアス
回路２３０の動作をコントロールするコントロール回路
２３４と、ＶＮＣＰＡＤ１バイアス回路２３１の動作を
コントロールするコントロール回路２４１とを、互いに
異なる回路として説明した。これは、ＧＮＤバイアス回
路２３０、ＶＮＣＰＡＤ１バイアス回路２３１とでコン
トロール回路を互いに共通化し、これらの動作を一つの
コントロール回路によりコントロールするようにしても
良い。

【０２９３】［ビット線バイアス回路（ＢＬ ＣＴ
Ｌ．）］図２５は、ビット線バイアス回路８の一構成例
を示すブロック図である。

【０２９４】図２５に示すように、ビット線バイアス回
路８は、配線ＢＬＣＲＬを内部電源電位ＶＤＤにバイア
スするＶＤＤバイアス回路２６０と、配線ＢＬＣＲＬを
内部電源電位ＶＤＤに正のバイアス電位ＶＮＣＰＡＤ１
分シフトさせたシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバ
イアスするバイアス回路（以下、シフト電位バイアス回
路）２６１をそれぞれ有している。

【０２９５】ＶＤＤバイアス回路２６０は、通常、配線
ＢＬＣＲＬを内部電源電位ＶＤＤにバイアスする。

【０２９６】シフト電位バイアス回路２６１は、信号Ｅ
ＶＦＹにより命令される消去ベリファイ読み出しモー
ド、および信号ＣＭ２ＦＨにより命令される消去後のし
きい値電圧を測定するモードそれぞれの時に、配線ＢＬ
ＣＲＬをシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイアス
する。

【０２９７】図２６は、ＶＤＤバイアス回路２６０の一
回路例を示す回路図である。

【０２９８】図２６に示すように、ＶＤＤバイアス回路
２６０は、ドレインに内部電源電位ＶＤＤを受け、ソー
スを配線ＢＬＣＲＬに接続した高耐圧デプレッション型
ＮＭＯＳ２６２を含んでいる。ＮＭＯＳ２６２のゲート
には、コントロール回路２６３の出力が供給される。

【０２９９】コントロール回路２６３は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドし、ＶＤＤバイアス回路２６０の動作をコントロール
する信号を生成する。

【０３００】コントロール回路２６３は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０３０１】コントロール回路２６３の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＮＭＯ
Ｓ２６２のゲート電位は“Ｌ”レベルとなる。このた
め、ＮＭＯＳ２６２は、配線ＢＬＣＲＬの電位が高くな
ると“オフ”するようになる。即ちＶＤＤバイアス回路
２６０は非活性化する。

【０３０２】一方、コントロール回路２６３の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモード以外の時
には、ＮＭＯＳ２６２のゲート電位は“Ｈ”レベルとな
る。このため、ＮＭＯＳ２６２は“オン”し、ＶＤＤバ
イアス回路２６０は活性化されて、配線ＢＬＣＲＬを内
部電源電位ＶＤＤにバイアスする。

【０３０３】図２７は、シフト電位バイアス回路２６１
の一回路例を示す回路図である。

【０３０４】図２７に示すように、シフト電位バイアス
回路２６１は、ソースに外部電源電位ＶＣＣを受ける高
耐圧型ＰＭＯＳ２６４、ＰＭＯＳ２６４のドレインにソ
ースを接続した高耐圧型ＰＭＯＳ２６５、ＰＭＯＳ２６
５のドレインに一端を接続した抵抗２６６、抵抗２６６
の他端に一端を接続した抵抗２６７、抵抗２６７の他端
にドレインを接続し、ソースに接地電位ＧＮＤを受ける
ＮＭＯＳ２６８をそれぞれ含んでいる。配線ＢＬＣＲＬ
は、ＰＭＯＳ２６５と抵抗２６６との接続ノードＮ２６
９に接続される。ＰＭＯＳ２６４のゲートには、レベル
シフト回路２７１によりレベルシフトされたコントロー
ル回路２７０の出力が供給される。レベルシフト回路２
７１は、コントロール回路２７０の“Ｈ”レベルの出力
を、内部電源電位ＶＤＤのレベルから、外部電源電位Ｖ
ＣＣのレベルにシフトする。また、ＮＭＯＳ２６８のゲ
ートにはコントロール回路２７０の反転出力が供給され
る。

【０３０５】コントロール回路２７０は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドし、シフト電位バイアス回路２６１をコントロールす
る信号を生成する。

【０３０６】コントロール回路２７０は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０３０７】コントロール回路２６１の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＰＭＯ
Ｓ２６４のゲート電位は“Ｌ”レベル、ＮＭＯＳ２６８
のゲート電位は“Ｈ”レベルとなる。これにより、ＰＭ
ＯＳ２６５に電源が投入され、シフト電位バイアス回路
２６１は活性化する。

【０３０８】一方、コントロール回路２７０の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモード以外の時
には、ＰＭＯＳ２６４のゲート電位は“Ｈ”レベル、Ｎ
ＭＯＳ２６８のゲート電位は“Ｌ”レベルとなる。これ
により、ＰＭＯＳ２６５の電源が断たれ、シフト電位バ
イアス回路２６１は非活性化する。

【０３０９】ＰＭＯＳ２６５のゲートには、バイアス電
位調節回路２７２の出力が供給される。

【０３１０】バイアス電位調節回路２７２は、オペアン
プ２７３を有する。

【０３１１】オペアンプ２７３のプラス入力（＋）は、
抵抗２６６の他端と抵抗２６７の一端との接続ノードＮ
２７４に接続され、そのマイナス入力（−）は、スイッ
チトキャパシタ回路２７５の出力に接続されている。ま
た、その出力（Ｏ）は、ＰＭＯＳ２６５のゲートに接続
されている。

【０３１２】この実施形態におけるスイッチトキャパシ
タ回路２７５は、配線ＮＣＰＡＤ１に一端を接続したＮ
ＭＯＳ２７６Ｎ、ＰＭＯＳ２７６ＰからなるＣＭＯＳ型
のトランスファゲート回路２７６、トランスファゲート
回路２７６の他端に一方の電極を接続し、他方の電極に
接地電位ＧＮＤを受けるＭＯＳ型のキャパシタＩ１１、
キャパシタＩ１１とトランスファゲート回路２７６との
接続ノードＮ１１とオペアンプ２７３のマイナス入力
（−）との間に互いに直列に接続されたＮＭＯＳ２７
７、２７８、２７９、ソースに内部電源電位ＶＤＤを受
け、ドレインをＮＭＯＳ２７７とＮＭＯＳ２７８との接
続ノードＮ１２に接続したＰＭＯＳ２８０、接続ノード
Ｎ１２に一方の電極を接続し、他方の電極に接地電位Ｇ
ＮＤを受けるＭＯＳ型のキャパシタＩ１２、ソースに接
地電位ＧＮＤを受け、ドレインをＮＭＯＳ２７８とＮＭ
ＯＳ２７９との接続ノードＮ１３に接続したＮＭＯＳ２
８１、接続ノードＮ１３に一方の電極を接続し、他方の
電極に接地電位ＧＮＤを受けるＭＯＳ型のキャパシタＩ
１３、ソースに接地電位ＧＮＤを受け、ドレインをＮＭ
ＯＳ２７９とオペアンプ２７３のマイナス入力（−）と
の接続ノードＮ１４に接続したＮＭＯＳ２８２、接続ノ
ードＮ１４に一方の電極を接続し、他方の電極に接地電
位ＧＮＤを受けるＭＯＳ型のキャパシタＩ１４をそれぞ
れ含んでいる。キャパシタＩ１１、Ｉ１２、Ｉ１３、Ｉ
１４の容量は、全て同じである。

【０３１３】オペアンプ２７３にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ２８３が接続されている。ＮＭＯ
Ｓ２８３はオペアンプ２７３の活性／非活性を制御する
トランジスタであり、そのゲートにはコントロール回路
２７０の反転出力が供給される。

【０３１４】また、コントロール回路２７０の出力は、
ＮＭＯＳ２８２のゲートに供給される。ＮＭＯＳ２８２
は、スイッチトキャパシタ回路２７５の活性／非活性を
制御するトランジスタである。

【０３１５】ＰＭＯＳ２７６ＰおよびＰＭＯＳ２８０の
ゲートにはそれぞれスイッチ回路２８４の出力が供給さ
れ、ＮＭＯＳ２７６ＮおよびＮＭＯＳ２８１のゲートに
は、スイッチ回路２８４の反転出力が供給される。ま
た、ＮＭＯＳ２７７、２７８、２７９のゲートには、ス
イッチ回路２８４の出力をレベルシフト回路２８５によ
りレベルシフトした出力が供給される。レベルシフト回
路２８５は、スイッチ回路２８４の“Ｈ”レベルを内部
電源電位ＶＤＤのレベルから外部電源電位ＶＣＣのレベ
ルにシフトする。

【０３１６】スイッチ回路２８４の出力が“Ｈ”レベル
ならば、ＰＭＯＳ２７６Ｐ、ＰＭＯＳ２８０、ＮＭＯＳ
２７６ＮおよびＮＭＯＳ２８１は“オフ”、ＮＭＯＳ２
７７、２７８、２７９は“オン”する。

【０３１７】一方、スイッチ回路２８４の出力が“Ｌ”
レベルならば、ＰＭＯ２７６Ｐ、ＰＭＯＳ２８０、ＮＭ
ＯＳ２７６ＮおよびＮＭＯＳ２８１は“オン”、ＮＭＯ
Ｓ２７７、２７８、２７９は“オフ”する。

【０３１８】この実施形態におけるスイッチ回路２８４
は、ＮＡＮＤゲート回路から構成され、その一方の入力
には図示せぬオシレータからの発振出力（“Ｈ”レベ
ル、“Ｌ”レベルを繰り返す信号）ＯＳＣが供給され、
他方の入力にはコントロール回路２７０の反転出力が供
給される。

【０３１９】スイッチ回路２８４は、他方の入力のレベ
ルが“Ｈ”レベルの時に活性になり、その出力のレベル
を、発振出力ＯＳＣの論理に応じて変化させる。また、
他方の入力のレベルが“Ｌ”レベルの時には非活性にな
り、その出力のレベルは、発振出力ＯＳＣの論理に関わ
らずに“Ｈ”レベルに固定される。

【０３２０】コントロール回路２７０の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
スイッチ回路２８４の他方の入力が“Ｈ”レベルとなっ
て、スイッチ回路２８４は活性化する。

【０３２１】また、ＮＭＯＳ２８２のゲートが“Ｌ”レ
ベル、ＮＭＯＳ２８３のゲートが“Ｈ”レベルとなるの
で、スイッチトキャパシタ回路２７５、オペアンプ２７
３もそれぞれ活性化する。

【０３２２】さらに、ＰＭＯＳ２６４のゲートが“Ｌ”
レベル、ＮＭＯＳ２６８のゲートが“Ｈ”レベルとなる
ので、ＰＭＯＳ２６５に電源が投入される。これによ
り、シフト電位バイアス回路２６１は活性化される。

【０３２３】スイッチ回路２８４が活性状態の時、発振
信号ＯＳＣが“Ｈ”レベルとなると、スイッチ回路２８
４の出力は“Ｌ”レベルとなる。これにより、ＰＭＯＳ
２７６Ｐ、ＰＭＯＳ２８０、ＮＭＯＳ２７６ＮおよびＮ
ＭＯＳ２８１はそれぞれ“オン”、ＮＭＯＳ２７７、２
７８、２７９はそれぞれ“オフ”する。この状態の時、
キャパシタＩ１１は配線ＮＣＰＡＤ１の電位ＶＮＣＰＡ
Ｄ１に充電され、キャパシタＩ１２は内部電源電位ＶＤ
Ｄに充電される。

【０３２４】この後、発振信号ＯＳＣが“Ｈ”レベルか
ら“Ｌ”レベルに変化すると、スイッチ回路２８４の出
力は“Ｈ”レベルとなり、ＰＭＯＳ２７６Ｐ、ＰＭＯＳ
２８０、ＮＭＯＳ２７６ＮおよびＮＭＯＳ２８１はそれ
ぞれ“オフ”、ＮＭＯＳ２７７、２７８、２７９それぞ
れのゲート電位は外部電源電位ＶＣＣのレベルとなって
“オン”する。これにより、キャパシタＩ１１、Ｉ１
２、Ｉ１３、Ｉ１４の電位は、（ＶＮＣＰＡＤ１＋ＶＤ
Ｄ）／３となる。この電位は、オペアンプ２７３のマイ
ナス入力（−）に供給される。

【０３２５】抵抗２６６の抵抗値と抵抗２６７の抵抗値
との比を２：１とし、外部電源電位ＶＣＣが電位ＶＮＣ
ＰＡＤ１＋ＶＤＤ以上の電位であれば、接続ノードＮ２
６９の電位はＶＮＣＰＡＤ１＋ＶＤＤとなる。

【０３２６】このようにシフト電位バイアス回路２６１
は、消去後のしきい値電圧を測定するモード、あるいは
消去ベリファイ読み出しモードの時、配線ＢＬＣＲＬ
を、内部電源電位ＶＤＤを電位ＶＮＣＰＡＤ１分シフト
させたシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイアスす
ることができる。

【０３２７】なお、コントロール回路２７０の出力が
“Ｈ”レベルの時には、スイッチ回路２８４、スイッチ
トキャパシタ回路２７５、オペアンプ２７３およびＰＭ
ＯＳ２６５はそれぞれ非活性化される。

【０３２８】また、上記したシフト電位バイアス回路２
６１では、電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位とし
て外部電源電位ＶＣＣを用いているが、外部電源電位Ｖ
ＣＣに代えて、 （１）電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位となるよ
うにチップ内部で昇圧した電位を使用する。

【０３２９】（２）チップ内部で昇圧されている電位の
なかで電位ＶＮＣＰＡＤ１＋ＶＤＤ以上となる電位を使
用する。

【０３３０】（３）外部ピンを使用してチップ外部から
電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位を供給する。

【０３３１】以上のように変形されても良い。

【０３３２】これらの変形は、 （１）外部電源電位ＶＣＣをそのまま内部電源電位とし
て使用する集積回路装置。

【０３３３】（２）チップ内部で外部電源電位ＶＣＣか
ら内部電源電位ＶＤＤを生成するが実質的にＶＣＣ＝Ｖ
ＤＤである集積回路装置。

【０３３４】（３）チップ内部で外部電源電位ＶＣＣを
降圧して内部電源電位ＶＤＤを生成するが、その降圧レ
ベルが僅かである集積回路装置。

【０３３５】等に有効である。

【０３３６】また、この実施形態では、ＶＤＤバイアス
回路２６０の動作をコントロールするコントロール回路
２６３と、シフト電位バイアス回路２６１の動作をコン
トロールするコントロール回路２７０とを、互いに異な
る回路として説明した。これは、ＶＤＤバイアス回路２
６０、シフト電位バイアス回路２６１とでコントロール
回路を互いに共通化し、これらの動作を一つのコントロ
ール回路によりコントロールするようにしても良い。

【０３３７】［ＶＲＲ発生回路（ＶＲＲ）］図２８は、
ＶＲＲ発生回路１２の一回路例を示す回路図である。

【０３３８】図２８に示すように、ＶＲＲ発生回路１２
は、基本的に、例えば内部電源電位ＶＤＤを昇圧する昇
圧回路３０１と、昇圧回路によって昇圧された電位ＶＲ
ＲＨをリミットし、導通電位ＶＲＲを設定された値とす
るリミッタ回路３０２とにより構成されている。

【０３３９】図２９は、昇圧回路３０１の一構成例を示
すブロック図である。

【０３４０】図２９に示すように、昇圧回路３０１は、
“Ｈ”レベルと“Ｌ”レベルとを所定の周期で繰り返す
四相の駆動パルスφ１ＶＲＲ〜φ４ＶＲＲにより駆動さ
れ、内部電源電位ＶＤＤを電位ＶＲＲＨに昇圧するチャ
ージポンプ回路３０３を有している。この実施形態で
は、昇圧回路３０１は、２つのチャージポンプ回路３０
３−１、３０３−２により構成されている。

【０３４１】図３０は、チャージポンプ回路３０３の一
回路例を示す回路図である。

【０３４２】図３０に示すように、チャージポンプ回路
３０３は、電流通路の一端およびゲートにそれぞれ内部
電源電位ＶＤＤを受ける２つの高耐圧型のＮＭＯＳ３０
４、３０５を有する。ＮＭＯＳ３０４の電流通路の他端
とＮＭＯＳ３０５の電流通路の他端との間には、高耐圧
型のＮＭＯＳ３０６、３０７が互いに直列に接続されて
いる。ＮＭＯＳ３０６のゲートは高耐圧型のＮＭＯＳ３
０８の電流通路を介して内部電源電位ＶＤＤに接続さ
れ、同様にＮＭＯＳ３０７のゲートは高耐圧型のＮＭＯ
Ｓ３０９の電流通路を介して内部電源電位ＶＤＤに接続
されている。ＮＭＯＳ３０６およびＮＭＯＳ３０７の接
続ノードＮ２１は、高耐圧型のＮＭＯＳ３１０の電流通
路を介して内部電源電位ＶＤＤに接続されている。ＮＭ
ＯＳ３１０のゲートは内部電源電位ＶＤＤが供給され
る。ＮＭＯＳ３０４およびＮＭＯＳ３０６の接続ノード
Ｎ２２とＮＭＯＳ３０６およびＮＭＯＳ３０８との接続
ノードＮ２３との間には、高耐圧型のＮＭＯＳ３１１が
直列に接続されている。ＮＭＯＳ３１１のゲートは接続
ノードＮ２１に接続されている。接続ノードＮ２１とＮ
ＭＯＳ３０７およびＮＭＯＳ３０９との接続ノードＮ２
４との間には、高耐圧型のＮＭＯＳ３１２が直列に接続
されている。ＮＭＯＳ３１２のゲートはＮＭＯＳ３０７
およびＮＭＯＳ３０５の接続ノードＮ２５に接続されて
いる。接続ノードＮ２１は、高耐圧型のＮＭＯＳ３１３
の電流通路の一端に接続されている。ＮＭＯＳ３１３の
ゲートは接続ノードＮ２４に接続されている。

【０３４３】接続ノードＮ２１はＭＯＳ型のキャパシタ
Ｉ２１を介して端子Ｃに、接続ノードＮ２２はＭＯＳ型
のキャパシタＩ２２を介して端子Ａに、接続ノードＮ２
３はＭＯＳ型のキャパシタＩ２３を介して端子Ｂに、接
続ノードＮ２４はＭＯＳ型のキャパシタＩ２４を介して
端子Ｄに、接続ノードＮ２５はＭＯＳ型のキャパシタＩ
２５を介して端子Ａにそれぞれ接続されている。

【０３４４】昇圧電位ＶＲＲＨは、ＮＭＯＳ３１３の電
流通路の他端から得られる。

【０３４５】また、ＮＭＯＳ３０８、３０９のゲートは
それぞれ端子Ｒに接続されている。図２９に示すチャー
ジポンプ回路３０３−１では、端子Ａに駆動パルスφ１
ＶＲＲ、端子Ｂに駆動パルスφ３ＶＲＲ、端子Ｃに駆動
パルスφ２ＶＲＲ、端子Ｄに駆動パルスφ４ＶＲＲ、端
子Ｒにリセット信号ＯＳＣＶＲＲＨがそれぞれ供給され
る。

【０３４６】これに対し、チャージポンプ回路３０３−
２では、端子Ａに駆動パルスφ２ＶＲＲ、端子Ｂに駆動
パルスφ４ＶＲＲ、端子Ｃに駆動パルスφ１ＶＲＲ、端
子Ｄに駆動パルスφ３ＶＲＲ、端子Ｒにリセット信号Ｏ
ＳＣＶＲＲＨがそれぞれ供給される。

【０３４７】昇圧回路３０１は、駆動パルスφ１ＶＲＲ
〜φ４ＶＲＲおよびリセット信号ＯＳＣＶＲＲＨに従っ
て内部電源電位ＶＤＤを昇圧し、図２８に示す高耐圧デ
プレッション型ＮＭＯＳ３２１を介して、昇圧回路３０
１とリミッタ回路３０２との接続ノードＮ２６に、昇圧
された電位ＶＲＲＨを供給する。

【０３４８】この時、ＶＲＲ発生回路１２を活性化する
信号ＢＯＳＣＶＲＲの反転出力を受ける高耐圧デプレッ
ション型ＮＭＯＳ３２２、３２３それぞれのゲート電位
は“Ｌ”レベルとなる。

【０３４９】一方、昇圧回路３０１が昇圧された電位Ｖ
ＲＲＨを供給していない時には、ＮＭＯＳ３２２、３２
３それぞれのゲート電位は“Ｈ”レベルとなり、接続ノ
ードＮ２６に、内部電源電位ＶＤＤを供給する。

【０３５０】［リミッタ回路の第１の例］図２８に示す
リミッタ回路３０２は、ソースを接地電位ＧＮＤに接続
し、ドレインを接続ノードＮ２６に接続した高耐圧型の
ＮＭＯＳ３３０を有している。

【０３５１】ＮＭＯＳ３３０のゲートには、リミット電
位調節回路３３１の出力が供給される。

【０３５２】リミット電位調節回路３３１は、オペアン
プ３３２を有する。

【０３５３】オペアンプ３３２のプラス入力（＋）は、
抵抗３３３の一端とＶＲＲ設定回路３３４の一端との接
続ノードＮ３３５に接続されている。さらに接続ノード
Ｎ３３５は、互いに直列に接続された高耐圧型のＮＭＯ
Ｓ３３６および高耐圧型のＮＭＯＳ３３７を介して、接
地電位ＧＮＤに接続されている。ＮＭＯＳ３３６は、そ
のゲートに内部電源電位ＶＤＤを受ける緩和用のトラン
ジスタである。また、そのマイナス入力（−）は配線Ｖ
ＢＧＲ３に接続され、その出力（Ｏ）はＮＭＯＳ３３０
のゲートに接続されている。

【０３５４】抵抗３３３の他端は接続ノードＮ２６に接
続され、ＶＲＲ設定回路３３４の他端は高耐圧型ＮＭＯ
Ｓ３３８のドレインと高耐圧型ＮＭＯＳ３３９のドレイ
ンとの共通接続ノードＮ３４０に接続されている。ＮＭ
ＯＳ３３８のソースには接地電位ＧＮＤが供給され、そ
のゲートにはコントロール回路３４１の第１の出力Ｏ３
３８が供給される。また、ＮＭＯＳ３３９のソースには
配線ＮＣＰＡＤ１の電位が供給され、そのゲートにはコ
ントロール回路３４１の第２の出力Ｏ３３９が供給され
る。さらにコントロール回路３４１の第３の出力Ｏ３３
７はＮＭＯＳ３３７のゲートに供給される。第３の出力
Ｏ３３７は反転された後、ＮＭＯＳ３４２のゲートに供
給される。ＮＭＯＳ３４２は、ソースを接地電位ＧＮＤ
に接続し、ドレインをオペアンプ３３２に接続した、オ
ペアンプ３３２の活性／非活性を制御するトランジスタ
である。

【０３５５】コントロール回路３４１は、読み出し導通
電位ＶＲＲの電位調整を示す負論理の信号ＬＩＭＶＲＲ
Ｂが“Ｈ”レベルの時、即ち読み出し導通電位ＶＲＲを
発生させない期間においては、第１の出力Ｏ３３８、第
２の出力Ｏ３３９を共に“Ｌ”レベル、第３の出力Ｏ３
３７を“Ｈ”レベルとする。これにより、ＮＭＯＳ３３
７を“オン”、ＮＭＯＳ３３８、３３９、３４２をそれ
ぞれ“オフ”させ、リミット電位調節回路３３１を非活
性にする。

【０３５６】一方、信号ＬＩＭＶＲＲＢが“Ｌ”レベ
ル、即ち読み出し導通電位ＶＲＲの電位を調整する期間
においては、第３の出力Ｏ３３７を“Ｌ”レベルとし、
ＮＭＯＳ３３７を“オフ”、ＮＭＯＳ３４２を“オン”
させ、接続ノードＮ３３５およびオペアンプ３３２を活
性にする。

【０３５７】この時、信号ＥＶＦＹ、信号ＣＭ２ＦＨが
ともに“Ｌ”レベルであれば、第１の出力Ｏ３３８は
“Ｈ”レベル、第２の出力Ｏ３３９は“Ｌ”レベルとさ
れ、ＮＭＯＳ３３８を“オン”、ＮＭＯＳ３３９を“オ
フ”させる。これにより、接続ノードＮ３３５の電位
は、接続ノードＮ２６と接地電位ＧＮＤとの間の電位差
を抵抗３３３とＶＲＲ設定回路３３４とで分圧したレベ
ルとなる。この電位は、オペアンプ３３２のマイナス入
力（−）に供給される。

【０３５８】図３１は、ＶＲＲ設定回路３３４の一回路
例を示す回路図である。

【０３５９】図３１に示すように、ＶＲＲ設定回路３３
４は、互いに直列に接続された抵抗３４５〜３４９、抵
抗３４５〜３４９それぞれの接続ノードと接続ノードＮ
３４０との間に並列に接続されたＮＭＯＳ３５０〜３５
４とを有している。ＮＭＯＳ３５０〜３５４それぞれに
は、読み出し導通電位ＶＲＲを設定する信号ＬＴＲ１〜
ＬＴＲ５各々が供給される。信号ＬＴＲ１〜ＬＴＲ５
は、ＮＭＯＳ３５０〜３５４のいずれかを“オン”さ
せ、接続ノードＮ３４０と接続ノードＮ３３５とを、抵
抗３４５〜３４９の少なくともいずれか一つを介して互
いに接続する。

【０３６０】ＶＲＲ設定回路３３４は、ＮＭＯＳ３５０
〜３５４の導通状態に応じて、その抵抗値を変化させ、
接続ノードＮ３３５の分圧レベルを変化させる。接続ノ
ードＮ３３５の分圧レベルを変化させることにより、読
み出し導通電位ＶＲＲのリミット値は変化する。

【０３６１】例えば信号ＬＴＲ１を“Ｈ”レベルとし、
ＮＭＯＳ３５０を“オン”させたとすると、読み出し導
通電位ＶＲＲは、 ＶＲＲ＝［｛R(345)＋R(333)｝／R(345)］×VBGR3 となる。

【０３６２】また、信号ＬＴＲ２を“Ｈ”レベルとし、
ＮＭＯＳ３５１を“オン”させたとすると、読み出し導
通電位ＶＲＲは、 ＶＲＲ＝［｛R(345)＋R(346)＋R(333)｝／｛R(345)＋R
(346)｝］×VBGR3 となる。Ｒ（３４５）、Ｒ（３４６）、Ｒ（３３３）は
それぞれ、抵抗３４５、３４６、３３３の抵抗値であ
る。

【０３６３】このようにしてＶＲＲ設定回路３３４は、
設定信号ＬＴＲ１〜ＬＴＲ５に従ってその抵抗値を変え
ることにより読み出し導通電位ＶＲＲのリミット値を変
え、読み出し導通電位ＶＲＲの値を変える。

【０３６４】なお、読み出し導通電位ＶＲＲの値は、例
えばチップ毎に生じたメモリセルの特性のばらつきに応
じて変えられる。

【０３６５】図３２は、リミッタ回路３０２の第１の回
路例が有するＶＢＧＲ３供給回路３５５の一構成例を示
すブロック図である。

【０３６６】図３２に示すように、ＶＢＧＲ３供給回路
３５５は、配線ＶＢＧＲ３を基準電位ＶＢＧＲ１にバイ
アスするＶＢＧＲ１バイアス回路３５６と、配線ＶＢＧ
Ｒ３を基準電位ＶＢＧＲ１に正のバイアス電位ＶＮＣＰ
ＡＤ１分シフトさせたシフト電位ＶＢＧＲ１＋ＶＮＣＰ
ＡＤ１にバイアスするバイアス回路（以下、シフト電位
バイアス回路）３５７をそれぞれ有している。

【０３６７】ＶＢＧＲ１バイアス回路３５６は、通常、
配線ＶＢＧＲ３を基準電位ＶＢＧＲ１にバイアスする。

【０３６８】シフト電位バイアス回路３５７は、信号Ｅ
ＶＦＹにより命令される消去ベリファイ読み出しモー
ド、および信号ＣＭ２ＦＨにより命令される消去後のし
きい値電圧を測定するモードそれぞれの時に、配線ＶＢ
ＧＲ３をシフト電位ＶＢＧＲ１＋ＶＮＣＰＡＤ１にバイ
アスする。

【０３６９】図３３は、ＶＢＧＲ１バイアス回路３５６
の一回路例を示す回路図である。

【０３７０】図３３に示すように、ＶＢＧＲ１バイアス
回路３５６は、ドレインに基準電位ＶＢＧＲ１を受け、
ソースを配線ＶＢＧＲ３に接続したＮＭＯＳ３５８を含
んでいる。ＮＭＯＳ３５８のゲートには、コントロール
回路３５９の出力が供給される。

【０３７１】コントロール回路３５９は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドする。

【０３７２】コントロール回路３５９は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０３７３】コントロール回路３５９の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
ＮＭＯＳ３５８のゲート電位は“Ｌ”レベルとなる。こ
のため、ＮＭＯＳ３５８は、配線ＶＢＧＲ３の電位が高
くなると“オフ”するようになる。即ちＶＢＧＲ１バイ
アス回路３５６は非活性化する。

【０３７４】一方、コントロール回路３５９の出力が
“Ｈ”レベルの時、即ち消去後のしきい値電圧を測定す
るモード、あるいは消去ベリファイ読み出しモードの以
外の時には、ＮＭＯＳ３５８のゲート電位は“Ｈ”レベ
ルとなる。このため、ＮＭＯＳ３５８は“オン”し、Ｖ
ＢＧＲ１バイアス回路３５６は活性化されて、配線ＶＢ
ＧＲ３を基準電位ＶＢＧＲ１にバイアスする。

【０３７５】図３４は、シフト電位バイアス回路３５７
の一回路例を示す回路図である。

【０３７６】図３４に示すように、シフト電位バイアス
回路３５７は、ソースに内部電源電位ＶＤＤを受けるＰ
ＭＯＳ３５８、ＰＭＯＳ３５８のドレインにソースを接
続したＰＭＯＳ３５９、ＰＭＯＳ３５９のドレインに一
端を接続した抵抗３６０、抵抗３６０の他端に一端を接
続した抵抗３６１、抵抗３６１の他端にドレインを接続
し、ソースに接地電位ＧＮＤを受けるＮＭＯＳ３６２を
それぞれ含んでいる。配線ＶＢＧＲ３は、ＰＭＯＳ３５
９と抵抗３６０との接続ノードＮ３６３に接続される。

【０３７７】ＰＭＯＳ３５８のゲートには、コントロー
ル回路３６４の出力が供給され、ＮＭＯＳ３６２のゲー
トにはコントロール回路３６４の反転出力が供給され
る。

【０３７８】コントロール回路３６４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドする。

【０３７９】コントロール回路３６４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０３８０】コントロール回路３６４の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
ＰＭＯＳ３５８のゲート電位は“Ｌ”レベル、ＮＭＯＳ
３６２のゲート電位は“Ｈ”レベルとなる。これによ
り、ＰＭＯＳ３５９に電源が投入され、シフト電位バイ
アス回路３５７は活性化する。

【０３８１】一方、コントロール回路３６４の出力が
“Ｈ”レベルの時、即ち消去後のしきい値電圧を測定す
るモード、あるいは消去ベリファイ読み出しモードの以
外の時には、ＰＭＯＳ３５８のゲート電位は“Ｈ”レベ
ル、ＮＭＯＳ３６２のゲート電位は“Ｌ”レベルとな
る。これにより、ＰＭＯＳ３５９の電源が断たれ、シフ
ト電位バイアス回路３５７は非活性化する。

【０３８２】ＰＭＯＳ３５９のゲートには、バイアス電
位調節回路３６５の出力が供給される。

【０３８３】バイアス電位調節回路３６５は、オペアン
プ３６６を有する。

【０３８４】オペアンプ３６６のプラス入力（＋）は、
抵抗３６０の他端と抵抗３６１の一端との接続ノードＮ
３６７に接続され、そのマイナス入力（−）は、スイッ
チトキャパシタ回路３６８の出力に接続されている。ま
た、その出力（Ｏ）は、ＰＭＯＳ３５９のゲートに接続
されている。

【０３８５】この実施形態におけるスイッチトキャパシ
タ回路３６８は、配線ＮＣＰＡＤ１に一端を接続したＮ
ＭＯＳ３６９、ＮＭＯＳ３６９の他端に一方の電極を接
続し、他方の電極に接地電位ＧＮＤを受けるＭＯＳ型の
キャパシタＩ２１、キャパシタＩ２１とＮＭＯＳ３６９
との接続ノードＮ２１とオペアンプ３６６のマイナス入
力（−）との間に互いに直列に接続されたＮＭＯＳ３７
０、３７１、ソースに基準電位ＶＢＧＲ１を受け、ドレ
インをＮＭＯＳ３７０とＮＭＯＳ３７１との接続ノード
Ｎ２２に接続したＮＭＯＳ３７２、接続ノードＮ２２に
一方の電極を接続し、他方の電極に接地電位ＧＮＤを受
けるＭＯＳ型のキャパシタＩ２２、ソースに接地電位Ｇ
ＮＤを受け、ドレインをＮＭＯＳ３７１とオペアンプ３
６６のマイナス入力（−）との接続ノードＮ２３に接続
したＮＭＯＳ３７３をそれぞれ含んでいる。キャパシタ
Ｉ２１の容量とキャパシタＩ２２の容量は互いに等し
い。オペアンプ３６６にはソースに接地電位ＧＮＤを受
けるＮＭＯＳ３７４が接続されている。ＮＭＯＳ３７３
のゲートにはコントロール回路３６４の出力が供給さ
れ、ＮＭＯＳ３７４のゲートにはコントロール回路３６
４の反転出力が供給される。ＮＭＯＳ３７３は、スイッ
チトキャパシタ回路３６８の活性／非活性を制御し、ま
た、ＮＭＯＳ３７４はオペアンプ３６６の活性／非活性
を制御するトランジスタである。

【０３８６】ＮＭＯＳ３７０、３７１のゲートにはそれ
ぞれスイッチ回路３７５の出力が供給され、ＮＭＯＳ３
６９、３７２のゲートには、スイッチ回路３７５の反転
出力が供給される。

【０３８７】スイッチ回路３７５の出力が“Ｈ”レベル
ならば、ＮＭＯＳ３６９、３７２は“オフ”、ＮＭＯＳ
３７０、３７１は“オン”する。

【０３８８】一方、スイッチ回路３７５の出力が“Ｌ”
レベルならば、ＮＭＯＳ３６９、３７２は“オン”、Ｎ
ＭＯＳ３７０、３７１は“オフ”する。

【０３８９】この実施形態におけるスイッチ回路３７５
は、ＮＡＮＤゲート回路から構成され、その一方の入力
には図示せぬオシレータからの発振出力（“Ｈ”レベ
ル、“Ｌ”レベルを繰り返す信号）ＯＳＣが供給され、
他方の入力にはコントロール回路３６２の反転出力が供
給される。スイッチ回路３７５は、他方の入力のレベル
が“Ｈ”レベルの時に活性になり、その出力のレベル
を、発振出力ＯＳＣの論理に応じて変化させる。また、
他方の入力のレベルが“Ｌ”レベルの時には非活性にな
り、その出力のレベルは、発振出力ＯＳＣの論理に関わ
らずに“Ｈ”レベルに固定される。

【０３９０】コントロール回路３６２の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
スイッチ回路３７５の他方の入力が“Ｈ”レベルとなっ
て、スイッチ回路３７５は活性化する。

【０３９１】また、ＮＭＯＳ３７３のゲートが“Ｌ”レ
ベル、ＮＭＯＳ３７４のゲートが“Ｈ”レベルとなるの
で、スイッチトキャパシタ回路３６８、オペアンプ３６
６がそれぞれ活性化する。

【０３９２】さらに、ＰＭＯＳ３５８のゲートが“Ｌ”
レベル、ＮＭＯＳ３６２のゲートが“Ｈ”レベルとなる
ので、ＰＭＯＳ３５９に電源が投入される。これによ
り、ＶＢＧＲ３バイアス回路３５７は活性化される。

【０３９３】スイッチ回路３７５が活性状態の時、発振
信号ＯＳＣが“Ｈ”レベルとなると、スイッチ回路３７
５の出力は“Ｌ”レベルとなる。これにより、ＮＭＯＳ
３６９、３７２はそれぞれ“オン”、ＮＭＯＳ３７０、
３７１はそれぞれ“オフ”する。この状態の時、キャパ
シタＩ２１は配線ＮＣＰＡＤ１の電位ＶＮＣＰＡＤ１に
充電され、キャパシタＩ２２は基準電位ＶＢＧＲ１に充
電される。

【０３９４】この後、発振信号ＯＳＣが“Ｈ”レベルか
ら“Ｌ”レベルに変化すると、スイッチ回路３７５の出
力は“Ｈ”レベルとなり、ＮＭＯＳ３６９、３７２はそ
れぞれ“オフ”、ＮＭＯＳ３７０、３７１はそれぞれ
“オン”する。これにより、他のゲート容量が、これら
キャパシタＩ２１、キャパシタＩ２２の容量に対して無
視できるとすれば、接続ノードＮ２３の電位Ｖ（Ｎ２
３）は、 Ｖ（Ｎ２３）＝（ＶＮＣＰＡＤ１＋ＶＢＧＲ１）／２ となる。ここで、抵抗３６０の抵抗値と抵抗３６１の抵
抗値とを等しくしておけば、配線ＶＢＧＲ３の電位ＶＢ
ＧＲ３は、 ＶＢＧＲ３＝ＶＢＧＲ１＋ＶＮＣＰＡＤ１ となる。

【０３９５】なお、基準電位ＶＢＧＲ１は図示せぬバン
ドギャップレファレンス回路の出力であり、約１．２Ｖ
である。また、ＶＮＣＰＡＤ１＝０なら、ＶＢＧＲ３＝
ＶＢＧＲ１である。

【０３９６】このようにリミッタ回路の第１の例が有す
るシフト電位バイアス回路３５７は、消去後のしきい値
電圧を測定するモード、あるいは消去ベリファイ読み出
しモードの時、配線ＶＢＧＲ３を、基準電位ＶＢＧＲ１
を電位ＶＮＣＰＡＤ１分シフトさせたシフト電位ＶＢＧ
Ｒ１＋ＶＮＣＰＡＤ１にバイアスすることができる。ま
た、コントロール回路３６４の出力が“Ｈ”レベルの時
には、スイッチ回路３７５、スイッチトキャパシタ回路
３６８、オペアンプ３６６およびＰＭＯＳ３５９はそれ
ぞれ非活性化される。

【０３９７】次に、ＶＢＧＲ３供給回路３５５の他の構
成例を説明する。

【０３９８】図３２に示したＶＢＧＲ３供給回路３５５
の一構成例は、配線ＶＢＧＲ３を通常時に電位ＶＢＧＲ
１にバイアスするＶＢＧＲ１バイアス回路３５６と、消
去ベリファイ読み出しモードおよび消去後のしきい値電
圧を測定するモードの時にシフト電位ＶＢＧＲ１＋ＶＮ
ＣＰＡＤ１にバイアスするシフト電位バイアス回路３５
７との２つの回路により構成した。

【０３９９】以下説明するＶＢＧＲ３供給回路３５５の
他の構成例は、配線ＶＢＧＲ３を通常時に電位ＶＢＧＲ
１にバイアスし、消去ベリファイ読み出しモードおよび
消去後のしきい値電圧を測定するモードの時にシフト電
位ＶＢＧＲ１＋ＶＮＣＰＡＤ１にバイアスすることを１
つのシフト電位バイアス回路により実現する例である。

【０４００】図３５はシフト電位バイアス回路の他の回
路例を示す回路図である。なお、図３５において図３４
と共通する部分には同一の参照符号を付し、異なる部分
についてのみ説明する。

【０４０１】図３５に示すように、他の回路例に係るシ
フト電位バイアス回路３５７’は、配線ＶＢＧＲ３のバ
イアス電位を調節するバイアス電位調節回路３６５’
と、バイアス電位調節回路３６５’をコントロールする
コントロール回路３６４’とを有する。バイアス電位調
節回路３６５’はスイッチトキャパシタ回路３６８’を
含む。スイッチトキャパシタ回路３６８’が図３４に示
すスイッチトキャパシタ回路３６８と異なるところは、
接続ノードＮ２１と配線ＮＣＰＡＤ１との間に直列に接
続されたＮＭＯＳ３６９がスイッチ回路３７７によりド
ライブされること、および接続ノードＮ２１と接地電位
ＧＮＤとの間に直列に接続されたＮＭＯＳ３７６を設
け、このＮＭＯＳ３７６をスイッチ回路３７８によりド
ライブすることである。

【０４０２】コントロール回路３６４’は、書き込み信
号ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ
（ＥＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデ
コードする。

【０４０３】コントロール回路３６４’は、書き込み信
号ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ
（ＥＲＡＳＥ０）がともに“Ｌ”レベルの時、バイアス
電位調節回路３６５’を活性とし、シフト電位バイアス
回路３５７’を活性にする。また、書き込み信号ＷＲＩ
ＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（ＥＲＡＳ
Ｅ０）のいずれかが“Ｈ”レベルの時、バイアス電位調
節回路３６５’を非活性とし、シフト電位バイアス回路
３５７’を非活性にする。

【０４０４】さらにコントロール回路３６４’は、信号
ＥＶＦＹ、信号ＣＭ２ＦＨがともに“Ｌ”レベルの時、
スイッチ回路３７７を介してＮＭＯＳ３６９を“オフ”
させるとともにスイッチ回路３７８を活性にする。スイ
ッチ回路３７８は書き込み信号ＷＲＩＴＥ（ＷＲＩＴＥ
０）、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ０）がともに
“Ｌ”レベル、かつ発振出力ＯＳＣが“Ｈ”レベルの
時、ＮＭＯＳ３７６を“オン”させ、接続ノードＮ２１
を接地電位ＧＮＤとする。これにより、図３４に示した
スイッチトキャパシタ回路３６８において、電位ＶＮＣ
ＰＡＤ１＝接地電位ＧＮＤ（ＧＮＤ＝０Ｖ）とした状態
を得ることができる。よって、スイッチトキャパシタ回
路３６８’における接続ノードＮ２３の電位Ｖ（Ｎ２
３）は、 Ｖ（Ｎ２３）＝（０＋ＶＢＧＲ１）／２ となる。ここで、抵抗３６０の抵抗値と抵抗３６１の抵
抗値とを等しくしておけば、配線ＶＢＧＲ３の電位ＶＢ
ＧＲ３は、 ＶＢＧＲ３＝ＶＢＧＲ１＋０ となる。

【０４０５】一方、信号ＥＶＦＹ、信号ＣＭ２ＦＨのい
ずれかが“Ｈ”レベルの時、コントロール回路３６４’
は、スイッチ回路３７７を活性とするとともに、スイッ
チ回路３７８を介してＮＭＯＳ３７６を“オフ”させ
る。スイッチ回路３７７は書き込み信号ＷＲＩＴＥ（Ｗ
ＲＩＴＥ０）、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ０）が
ともに“Ｌ”レベル、かつ発振出力ＯＳＣが“Ｈ”レベ
ルの時、ＮＭＯＳ３６９を“オン”させ、接続ノードＮ
２１を電位ＶＮＣＰＡＤ１とする。よって、図３４に示
したスイッチトキャパシタ回路３６８と同様に、スイッ
チトキャパシタ回路３６８’における接続ノードＮ２３
の電位Ｖ（Ｎ２３）は、 Ｖ（Ｎ２３）＝（ＶＮＣＰＡＤ１＋ＶＢＧＲ１）／２ となる。ここで、抵抗３６０の抵抗値と抵抗３６１の抵
抗値とを等しくしておけば、配線ＶＢＧＲ３の電位ＶＢ
ＧＲ３は、 ＶＢＧＲ３＝ＶＢＧＲ１＋ＶＮＣＰＡＤ１ となる。

【０４０６】このように他の構成例に係るシフト電位バ
イアス回路３５７’は、書き込み信号ＷＲＩＴＥ（ＷＲ
ＩＴＥ０）、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ０）がと
もに“Ｌ”レベル、かつ信号ＥＶＦＹ、信号ＣＭ２ＦＨ
がともに“Ｌ”レベルの時、配線ＶＢＧＲ３を基準電位
ＶＢＧＲ１にバイアスすることができる。

【０４０７】また、書き込み信号ＷＲＩＴＥ（ＷＲＩＴ
Ｅ０）、消去信号ＥＲＡＳＥ（ＥＲＡＳＥ０）がともに
“Ｌ”レベル、かつ信号ＥＶＦＹ、信号ＣＭ２ＦＨのい
ずれかが“Ｈ”レベルの時、配線ＶＢＧＲ３を、基準電
位ＶＢＧＲ１を電位ＶＮＣＰＡＤ１分シフトさせたシフ
ト電位ＶＢＧＲ１＋ＶＮＣＰＡＤ１にバイアスすること
ができる。

【０４０８】このように図２８に示すオペアンプ３３２
のマイナス入力（−）の入力レベルは、消去後のしきい
値電圧を測定するモード、あるいは消去ベリファイ読み
出しモードの時、図３４に示すシフト電位バイアス回路
３５７、もしくは図３４に示すシフト電位バイアス回路
３５７’により、基準電位ＶＢＧＲ１を電位ＶＮＣＰＡ
Ｄ１分シフトさせたシフト電位ＶＢＧＲ１＋ＶＮＣＰＡ
Ｄ１にバイアスされる。

【０４０９】さらに図２８に示すオペアンプ３３２のプ
ラス入力（＋）の入力レベルもまた、同図に示されるコ
ントロール回路３４１によりシフトされる。

【０４１０】即ちコントロール回路３４１は、信号ＬＩ
ＭＶＲＲＢが“Ｌ”レベル、即ち読み出し導通電位ＶＲ
Ｒを発生させる期間において、信号ＥＶＦＹ、信号ＣＭ
２ＦＨのいずれかが“Ｈ”レベルであれば、第１の出力
Ｏ３３８を“Ｌ”レベル、第２の出力Ｏ３３９を“Ｈ”
レベルとし、ＮＭＯＳ３３８を“オフ”、ＮＭＯＳ３３
９を“オン”させる。これにより、接続ノードＮ３３５
の電位は、接続ノードＮ２６と配線ＮＣＰＡＤ１との間
の電位差を、抵抗３３３とＶＲＲ設定回路３３４とで分
圧したレベルとなる。このレベルが、オペアンプ３３２
のマイナス入力（−）に供給される。

【０４１１】ここで、信号ＬＴＲ１が選択されて、図３
１に示すＮＭＯＳ３５０が“オン”し、かつ配線ＮＣＰ
ＡＤ１が正のバイアス電位ＶＮＣＰＡＤ１にバイアスさ
れていると、読み出し導通電位ＶＲＲは、 ＶＲＲ＝[{R(345)＋R(333)} ／R(345)] ×[VBGR3−VNCP
AD1]＋VNCPAD1 となる。

【０４１２】図３４を参照して説明したように、ＶＢＧ
Ｒ３＝ＶＢＧＲ１＋ＶＮＣＰＡＤ１であるので、 ＶＲＲ＝[{R(345)＋R(333)} ／R(345)] ×VBGR1 ＋VNCP
AD1 となる。

【０４１３】このようにＶＲＲ発生回路１２は、消去後
のしきい値電圧を測定するモード、あるいは消去ベリフ
ァイ読み出しモードの時、配線ＶＲＲを、設定された読
み出し導通電位ＶＲＲに正のバイアス電位ＶＮＣＰＡＤ
１分シフトさせたシフト電位ＶＲＲ＋ＶＮＣＰＡＤ１に
バイアスすることができる。

【０４１４】［リミッタ回路の第２の例］次に、リミッ
タ回路の第２の例を説明する。

【０４１５】第１の例では、読み出し導通電位ＶＲＲ
を、図２８に示すオペアンプ３３２のマイナス入力
（−）に入力される基準電位ＶＢＧＲ３の値を、基準電
位ＶＢＧＲ１に正のバイアス電位ＶＮＣＰＡＤ１分シフ
トさせた電位とし、かつプラス入力（＋）に入力される
接続ノードＮ３３５の値を、接続ノードＮ２６と正のバ
イアス電位ＶＮＣＰＡＤ１との電位差を、抵抗３３３と
ＶＲＲ設定回路３３４とで分圧した値とすることで、正
のバイアス電位ＶＮＣＰＡＤ１分シフトさせた。

【０４１６】第２の例は、読み出し導通電位ＶＲＲを、
基準電位ＶＢＧＲ３の値をシフトさせずに、正のバイア
ス電位ＶＮＣＰＡＤ１分シフトさせる例である。即ち基
準電位ＶＢＧＲ３＝基準電位ＶＢＧＲ１とした状態で、
読み出し導通電位ＶＲＲを、正のバイアス電位ＶＮＣＰ
ＡＤ１分シフトさせる。

【０４１７】図３６は、リミッタ回路３０２の第２の例
が有する設定信号発生回路５００の一構成例を示すブロ
ック図である。

【０４１８】図３６に示すように、設定信号発生回路５
００は、内部電源電位ＶＤＤと配線ＮＣＰＡＤ１との電
位差を検知して、検知信号Ｌ１〜Ｌ４を出力する検知信
号発生回路５０１と、検知信号Ｌ１〜Ｌ４をデコードし
て設定信号ＬＴＲ１〜ＬＴＲ５を出力する検知信号デコ
ーダ５０２とを有する。

【０４１９】検知信号発生回路５０１は、信号ＥＶＦＹ
により命令される消去ベリファイ読み出しモード、およ
び信号ＣＭ２ＦＨにより命令される消去後のしきい値電
圧を測定するモードそれぞれの時に、配線ＮＣＰＡＤ１
の電位レベルの変化に応じて検知信号Ｌ１〜Ｌ４の値を
変化させる。

【０４２０】検知信号デコーダ５０２は、変化された検
知信号Ｌ１〜Ｌ４をデコードし、設定信号ＬＴＲ１〜Ｌ
ＴＲ５を変化させ、接続ノードＮ３３５の分圧レベル
を、配線ＮＣＰＡＤ１の電位に見合った分シフトされる
ようにＶＲＲ設定回路３３４の抵抗値を変化させる。

【０４２１】検知信号発生回路５０１は、消去ベリファ
イ読み出しモードおよび消去後のしきい値電圧を測定す
るモード以外の時は、検知信号Ｌ１〜Ｌ４の値をそれぞ
れ、内部電源電位ＶＤＤと接地電位ＧＮＤとの電位差に
応じたものとする。この時、この実施形態では、検知信
号デコーダ５０２により設定信号ＬＴＲ１が選択され、
ＶＲＲ設定回路３３４の抵抗値は、これが取り得る抵抗
値のうちの最低のレベルとされる。そして、消去ベリフ
ァイ読み出しモードおよび消去後のしきい値電圧を測定
するモードの時に、ＶＲＲ設定回路３３４の抵抗値は、
配線ＮＣＰＡＤ１の電位レベルに応じて段階的に上昇さ
れ、接続ノードＮ３３５のレベルを段階的に高い電位に
シフトされていく。

【０４２２】即ち設定信号発生回路５００は、配線ＮＣ
ＰＡＤ１の電位レベルの変化に応じてＶＲＲ設定回路３
３４の抵抗値を変化させ、配線ＮＣＰＡＤ１の電位レベ
ルの変化に応じて図２８に示すオペアンプ３３２のプラ
ス入力（＋）への入力レベルを高めていく、Ａ−Ｄ変換
回路である。

【０４２３】このような第２の回路例では、消去ベリフ
ァイ読み出しモードおよび消去後のしきい値電圧を測定
するモード時、オペアンプ３３２のマイナス入力（−）
への入力レベルＶＢＧＲ３＝ＶＢＧＲ１とした状態で、
正のバイアス電位ＶＮＣＰＡＤ１をＡ−Ｄ変換し、Ａ−
Ｄ変換して得た検知信号Ｌ１〜Ｌ４により設定信号ＬＴ
Ｒ１〜ＬＴＲ５のいずれかを選択することによって、読
み出し導通電位ＶＲＲのリミット値を変化させることが
できる。

【０４２４】図３７は、検知信号発生回路５０１の一回
路例を示す回路図である。

【０４２５】図３７に示すように、この実施形態に係る
検知信号発生回路５０１は、４つの電位差検知回路５０
５−１〜５０５−４を有している。

【０４２６】電位差検知回路５０５−１〜５０５−４は
各々、オペアンプ５０６（５０６−１〜５０６−４）を
有する。オペアンプ５０６のマイナス入力（−）は、互
いに直列接続された抵抗５０７（５０７−１〜５０７−
４）の一端と抵抗５０８（５０８−１〜５０８−４）の
一端との接続ノードＮ（Ｎ１〜Ｎ４）に接続されてい
る。そのプラス入力（＋）は各々、互いに直列接続され
た抵抗５０７−０の一端と抵抗５０８−０の一端との接
続ノードＮ０に接続されている。その出力（Ｏ）は検知
信号Ｌ（Ｌ１〜Ｌ４）である。

【０４２７】抵抗５０７−０〜５０７−４各々の他端
は、ＰＭＯＳ５０９（５０９−０〜５０９）を介して、
内部電源電位ＶＤＤに接続されている。また、抵抗５０
８−１〜５０８−４各々の他端は、ゲートに内部電源電
位ＶＤＤが供給されるＮＭＯＳ５１０（５１０−１〜５
１０−４）を介して、接地電位ＧＮＤに接続されてい
る。また、抵抗５０８−０の他端は、ＮＭＯＳ５１１の
ドレインとＮＭＯＳ５１２のドレインとの共通接続ノー
ドＮ５１３に接続されている。ＮＭＯＳ５１１のソース
は接地電位ＧＮＤに接続され、ＮＭＯＳ５１２のソース
は配線ＮＣＰＡＤ１に接続されている。

【０４２８】ＰＭＯＳ５０９−０〜５０９−４、ＮＭＯ
Ｓ５１１のゲートには、コントロール回路５１４の出力
が供給され、ＮＭＯＳ５１２のゲートには、コントロー
ル回路５１４の反転出力が供給される。さらにコントロ
ール回路５１４の反転出力は、オペアンプ５０６（５０
６−１〜５０６−４）の活性／非活性を制御するＮＭＯ
Ｓ５１５（５１５−１〜５１５−４）のゲートに供給さ
れる。

【０４２９】コントロール回路５１４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドし、検知信号発生回路５０１の動作をコントロールす
る信号を生成する。

【０４３０】コントロール回路５１４は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０４３１】コントロール回路５１４の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＰＭＯ
Ｓ５０９−０〜５０９−４のゲート電位は“Ｌ”レベ
ル、ＮＭＯＳ５１２、５１５−１〜５１５−４のゲート
電位は“Ｈ”レベルとなる。これにより、オペアンプ５
０５−１〜５０５−４が活性化する。さらに接続ノード
Ｎ０には内部電源電位ＶＤＤと配線ＮＣＰＡＤ１との電
位差を抵抗５０７−０、５０８−０により分圧した電位
が生ずる。この電位はオペアンプ５０５−１〜５０５−
４各々のプラス入力（＋）に入力される。さらに接続ノ
ードＮ１〜Ｎ４各々には内部電源電位ＶＤＤと接地電位
ＧＮＤとの電位差を抵抗５０７−１〜５０７−４、５０
８−１〜５０８−４により分圧した電位が生ずる。これ
らの電位はそれぞれ、オペアンプ５０５−１〜５０５−
４各々のマイナス入力（−）に入力される。

【０４３２】ここで、抵抗５０７−０〜５０７−４各々
の抵抗値Ｒ（５０７−０）〜Ｒ（５０７−４）、５０８
−０〜５０８−４各々の抵抗値Ｒ（５０８−０）〜Ｒ
（５０８−４）を下記のように設定し、 Ｒ（５０７−０） ＝ Ｒ（５０８−０） Ｒ（５０７−１）×１．５ ＝ Ｒ（５０８−１） Ｒ（５０７−２）×７ ＝ Ｒ（５０８−２）×３ Ｒ（５０７−３）×４ ＝ Ｒ（５０８−３） Ｒ（５０７−４）×９ ＝ Ｒ（５０８−４） さらに内部電源電位ＶＤＤ＝２．５Ｖとすると、接続ノ
ードＮ１〜Ｎ４それぞれの電位Ｖ（Ｎ１）〜Ｖ（Ｎ４）
は、 Ｖ（Ｎ１） ＝ １．５Ｖ Ｖ（Ｎ２） ＝ １．７５Ｖ Ｖ（Ｎ３） ＝ ２Ｖ Ｖ（Ｎ４） ＝ ２．２５Ｖ となる。

【０４３３】また、接続ノードＮ０の電位Ｖ（Ｎ０）
は、 Ｖ（Ｎ０） ＝ （２．５＋ＶＮＣＰＡＤ１）／２ となる。

【０４３４】この結果、検知信号Ｌ１〜Ｌ４は正のバイ
アス電位ＶＮＣＰＡＤ１に応じて変化する。

【０４３５】検知信号Ｌ１〜Ｌ４は検知信号デコーダ５
０２によりデコードされ、設定信号ＬＴＲ１〜ＬＴＲ５
に変換される。

【０４３６】図３８は、検知信号デコーダ５０２の一回
路例を示す回路図である。

【０４３７】図３８に示すように、検知信号デコーダ５
０２は、５つのデコード回路５２０−１〜５２０−５を
有している。

【０４３８】デコード回路５２０−１〜５２０−５は各
々、信号ＥＶＦＹ、信号ＣＭ２ＦＨ、検知信号Ｌ１〜Ｌ
４をデコードする。その出力は設定信号ＬＴＲ１〜ＬＴ
Ｒ５である。

【０４３９】信号ＥＶＦＹ、信号ＣＭ２ＦＨがともに
“Ｌ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモード以外の時
には、デコード回路５２０−１の出力のみが“Ｈ”レベ
ルとなり、他のデコード回路５２０−２〜５２０−５の
出力は“Ｌ”レベルとなる。これにより、設定信号ＬＴ
Ｒ１が“Ｈ”レベル、設定信号ＬＴＲ２〜ＬＴＲ５が
“Ｌ”レベルとなる。

【０４４０】一方、信号ＥＶＦＹ、信号ＣＭ２ＦＨのい
ずれかが“Ｈ”レベル、即ち消去後のしきい値電圧を測
定するモード、あるいは消去ベリファイ読み出しモード
の時には、デコード回路５２０−１〜デコード回路５２
０−５の出力は、検知信号Ｌ１〜Ｌ４に応じて変化され
る。

【０４４１】図３７に示す検知信号発生回路５０１と、
図３８に示す検知信号デコーダ５０２の組み合わせにお
いては、正のバイアス電位ＶＮＣＰＡＤ１が０〜０．５
Ｖでは設定信号ＬＴＲ１が“Ｈ”レベル、０．５〜１Ｖ
では設定信号ＬＴＲ２が“Ｈ”レベル、１〜１．５Ｖで
は設定信号ＬＴＲ３が“Ｈ”レベル、１．５〜２Ｖでは
設定信号ＬＴＲ４が“Ｈ”レベル、２Ｖより上では設定
信号ＬＴＲ５が“Ｈ”レベルとなる。

【０４４２】このように第２の例では、消去ベリファイ
読み出しモードおよび消去後のしきい値電圧を測定する
モードの時、オペアンプ３３２のマイナス入力（−）へ
の入力レベルＶＢＧＲ３＝ＶＢＧＲ１とした状態で、オ
ペアンプ３３２のプラス入力（＋）への入力レベル（接
続ノードＮ３３５の電位）を、正のバイアス電位ＶＮＣ
ＰＡＤ１に応じて変化させることができ、第１の例と同
様に、読み出し導通電位ＶＲＲのリミット値を正のバイ
アス電位ＶＮＣＰＡＤ１に応じて変化させることができ
る。

【０４４３】なお、第２の例においてコントロール回路
５１４の出力が“Ｈ”レベル、即ち消去後のしきい値電
圧を測定するモード、あるいは消去ベリファイ読み出し
モード以外の時には、ＰＭＯＳ５０９−０〜５０９−４
のゲート電位は“Ｈ”レベル、ＮＭＯＳ５１２、５１５
−１〜５１５−４のゲート電位は“Ｌ”レベルとなり、
オペアンプ５０５−１〜５０５−４への電源が断たれ
る。これにより、検知信号発生回路５０１は非活性化す
る。

【０４４４】また、実際の集積回路チップには、第１の
例に係る回路、第２の例に係る回路のいずれか一方が搭
載されれば、消去後のしきい値電圧を測定するモード、
あるいは消去ベリファイ読み出しモードの時に、読み出
し導通電位ＶＲＲを、正のバイアス電位ＶＮＣＰＡＤ１
に見合った分シフトさせることができるが、第１の例に
係る回路、第２の例に係る回路の双方を、一つの集積回
路チップに搭載するようにしても良い。

【０４４５】［ＶＳＡＰ供給回路（ＶＳＡＰ）］図３９
は、ＶＳＡＰ供給回路１４の一構成例を示すブロック図
である。

【０４４６】図３９に示すように、ＶＳＡＰ供給回路１
４は、配線ＶＳＡＰを内部電源電位ＶＤＤにバイアスす
るＶＤＤバイアス回路４００と、配線ＶＳＡＰを内部電
源電位ＶＤＤに正のバイアス電位ＶＮＣＰＡＤ１分シフ
トさせたシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイアス
するバイアス回路（以下、シフト電位バイアス回路）４
０１をそれぞれ有している。

【０４４７】ＶＤＤバイアス回路４００は、通常、配線
ＶＳＡＰを内部電源電位ＶＤＤにバイアスする。

【０４４８】シフト電位バイアス回路４０１は、信号Ｅ
ＶＦＹにより命令される消去ベリファイ読み出しモー
ド、および信号ＣＭ２ＦＨにより命令される消去後のし
きい値電圧を測定するモードそれぞれの時に、配線ＶＳ
ＡＰをシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイアスす
る。

【０４４９】図４０は、ＶＤＤバイアス回路４００の一
回路例を示す回路図である。

【０４５０】図４０に示すように、ＶＤＤバイアス回路
４００は、ドレインに内部電源電位ＶＤＤを受け、ソー
スを配線ＶＳＡＰに接続した高耐圧デプレッション型Ｎ
ＭＯＳ４０２を含んでいる。ＮＭＯＳ４０２のゲートに
は、コントロール回路４０３の出力が供給される。

【０４５１】コントロール回路４０３は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドし、ＶＤＤバイアス回路４００の動作をコントロール
する信号を生成する。

【０４５２】コントロール回路４０３は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０４５３】コントロール回路４０３の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＮＭＯ
Ｓ４０２のゲート電位は“Ｌ”レベルとなる。このた
め、ＮＭＯＳ４０２は、配線ＶＳＡＰの電位が高くなる
と“オフ”するようになる。即ちＶＤＤバイアス回路４
００は非活性化する。

【０４５４】一方、コントロール回路４０３の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモードの以外の
時には、ＮＭＯＳ４０２のゲート電位は“Ｈ”レベルと
なる。このため、ＮＭＯＳ４０２は“オン”し、ＶＤＤ
バイアス回路４００は活性化されて、配線ＶＳＡＰを内
部電源電位ＶＤＤにバイアスする。

【０４５５】図４１は、シフト電位バイアス回路４０１
の一回路例を示す回路図である。

【０４５６】図４１に示すように、シフト電位バイアス
回路４０１は、ソースに外部電源電位ＶＣＣを受ける高
耐圧型ＰＭＯＳ４０４、ＰＭＯＳ４０４のドレインにソ
ースを接続した高耐圧型ＰＭＯＳ４０５、ＰＭＯＳ４０
５のドレインに一端を接続した抵抗４０６、抵抗４０６
の他端に一端を接続した抵抗４０７、抵抗４０７の他端
にドレインを接続し、ソースに接地電位ＧＮＤを受ける
ＮＭＯＳ４０８をそれぞれ含んでいる。配線ＶＳＡＰ
は、ＰＭＯＳ４０５と抵抗４０６との接続ノードＮ４０
９に接続される。ＰＭＯＳ４０４のゲートには、レベル
シフト回路４１１によりレベルシフトされたコントロー
ル回路４１０の出力が供給される。レベルシフト回路４
１１は、コントロール回路４１０の“Ｈ”レベルの出力
を、内部電源電位ＶＤＤのレベルから、外部電源電位Ｖ
ＣＣのレベルにシフトする。また、ＮＭＯＳ４０８のゲ
ートにはコントロール回路４１０の反転出力が供給され
る。

【０４５７】コントロール回路４１０は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨをデコー
ドし、シフト電位バイアス回路４０１をコントロールす
る信号を生成する。

【０４５８】コントロール回路４１０は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）がともに“Ｌ”レベル、かつ信号ＥＶＦ
Ｙ、信号ＣＭ２ＦＨのいずれか一つでも“Ｈ”レベルの
時、“Ｌ”レベルの信号を出力する。これ以外の時は、
“Ｈ”レベルの信号を出力する。

【０４５９】コントロール回路４１０の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時には、ＰＭＯ
Ｓ４０４のゲート電位は“Ｌ”レベル、ＮＭＯＳ４０８
のゲート電位は“Ｈ”レベルとなる。これにより、ＰＭ
ＯＳ４０５に電源が投入され、シフト電位バイアス回路
４０１は活性化する。

【０４６０】一方、コントロール回路４１０の出力が
“Ｈ”レベル、即ち消去後のしきい値電圧を測定するモ
ード、あるいは消去ベリファイ読み出しモードの以外の
時には、ＰＭＯＳ４０４のゲート電位は“Ｈ”レベル、
ＮＭＯＳ４０８のゲート電位は“Ｌ”レベルとなる。こ
れにより、ＰＭＯＳ４０５の電源が断たれ、シフト電位
バイアス回路４０１は非活性化する。

【０４６１】ＰＭＯＳ４０５のゲートには、バイアス電
位調節回路４１２の出力が供給される。

【０４６２】バイアス電位調節回路４１２は、オペアン
プ４１３を有する。

【０４６３】オペアンプ４１３のプラス入力（＋）は、
抵抗４０６の他端と抵抗４０７の一端との接続ノードＮ
４１４に接続され、そのマイナス入力（−）は、スイッ
チトキャパシタ回路４１５の出力に接続されている。ま
た、その出力（Ｏ）は、ＰＭＯＳ４０５のゲートに接続
されている。

【０４６４】この実施形態におけるスイッチトキャパシ
タ回路４１５は、配線ＮＣＰＡＤ１に一端を接続したＮ
ＭＯＳ４１６Ｎ、ＰＭＯＳ４１６ＰからなるＣＭＯＳ型
のトランスファゲート回路４１６、トランスファゲート
回路４１６の他端に一方の電極を接続し、他方の電極に
接地電位ＧＮＤを受けるＭＯＳ型のキャパシタＩ４１、
キャパシタＩ４１とトランスファゲート回路４１６との
接続ノードＮ４１とオペアンプ４１３のマイナス入力
（−）との間に互いに直列に接続されたＮＭＯＳ４１
７、４１８、４１９、ソースに内部電源電位ＶＤＤを受
け、ドレインをＮＭＯＳ４１７とＮＭＯＳ４１８との接
続ノードＮ４２に接続したＰＭＯＳ４２０、接続ノード
Ｎ４２に一方の電極を接続し、他方の電極に接地電位Ｇ
ＮＤを受けるＭＯＳ型のキャパシタＩ４２、ソースに接
地電位ＧＮＤを受け、ドレインをＮＭＯＳ４１８とＮＭ
ＯＳ４１９との接続ノードＮ４３に接続したＮＭＯＳ４
２１、接続ノードＮ４３に一方の電極を接続し、他方の
電極に接地電位ＧＮＤを受けるＭＯＳ型のキャパシタＩ
４３、ソースに接地電位ＧＮＤを受け、ドレインをＮＭ
ＯＳ４１９とオペアンプ４１３のマイナス入力（−）と
の接続ノードＮ４４に接続したＮＭＯＳ４２２、接続ノ
ードＮ４４に一方の電極を接続し、他方の電極に接地電
位ＧＮＤを受けるＭＯＳ型のキャパシタＩ４４をそれぞ
れ含んでいる。キャパシタＩ４１、Ｉ４２、Ｉ４３、Ｉ
４４の容量は、全て同じである。

【０４６５】オペアンプ４１３にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ４２３が接続されている。ＮＭＯ
Ｓ４２３はオペアンプ４１３の活性／非活性を制御する
トランジスタであり、そのゲートにはコントロール回路
４１０の反転出力が供給される。コントロール回路４１
０の出力はＮＭＯＳ４２２のゲートに供給される。ＮＭ
ＯＳ４２２は、スイッチトキャパシタ回路４１５の活性
／非活性を制御するトランジスタである。

【０４６６】ＰＭＯＳ４１６ＰおよびＰＭＯＳ４２０の
ゲートにはそれぞれスイッチ回路４２４の出力が供給さ
れ、ＮＭＯＳ４１６ＮおよびＮＭＯＳ４２１のゲートに
は、スイッチ回路４２４の反転出力が供給される。ま
た、ＮＭＯＳ４１７、４１８、４１９のゲートには、ス
イッチ回路４２４の出力をレベルシフト回路４２５によ
りレベルシフトした出力が供給される。レベルシフト回
路４２５は、スイッチ回路４２４の“Ｈ”レベルを内部
電源電位ＶＤＤのレベルから外部電源電位ＶＣＣのレベ
ルにシフトする。

【０４６７】スイッチ回路４２４の出力が“Ｈ”レベル
ならば、ＰＭＯＳ４１６Ｐ、ＰＭＯＳ４２０、ＮＭＯＳ
４１６ＮおよびＮＭＯＳ４２１は“オフ”、ＮＭＯＳ４
１７、４１８、４１９は“オン”する。

【０４６８】一方、スイッチ回路４２４の出力が“Ｌ”
レベルならば、ＰＭＯ４１６Ｐ、ＰＭＯＳ４２０、ＮＭ
ＯＳ４１６ＮおよびＮＭＯＳ４２１は“オン”、ＮＭＯ
Ｓ４１７、４１８、４１９は“オフ”する。

【０４６９】この実施形態におけるスイッチ回路４２４
は、ＮＡＮＤゲート回路から構成され、その一方の入力
には図示せぬオシレータからの発振出力（“Ｈ”レベ
ル、“Ｌ”レベルを繰り返す信号）ＯＳＣが供給され、
他方の入力にはコントロール回路４１０の反転出力が供
給される。

【０４７０】スイッチ回路４２４は、他方の入力のレベ
ルが“Ｈ”レベルの時に活性になり、その出力のレベル
を、発振出力ＯＳＣの論理に応じて変化させる。また、
他方の入力のレベルが“Ｌ”レベルの時には非活性にな
り、その出力のレベルは、発振出力ＯＳＣの論理に関わ
らずに“Ｈ”レベルに固定される。

【０４７１】コントロール回路４１０の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
スイッチ回路４２４の他方の入力が“Ｈ”レベルとなっ
て、スイッチ回路４２４は活性化する。

【０４７２】また、ＮＭＯＳ４２２のゲートが“Ｌ”レ
ベル、ＮＭＯＳ４２３のゲートが“Ｈ”レベルとなるの
で、スイッチトキャパシタ回路４１５、オペアンプ４１
３もそれぞれ活性化する。

【０４７３】さらに、ＰＭＯＳ４０４のゲートが“Ｌ”
レベル、ＮＭＯＳ４０８のゲートが“Ｈ”レベルとなる
ので、ＰＭＯＳ４０５に電源が投入される。これによ
り、シフト電位バイアス回路４０１は活性化される。

【０４７４】スイッチ回路４２４が活性状態の時、発振
信号ＯＳＣが“Ｈ”レベルとなると、スイッチ回路４２
４の出力は“Ｌ”レベルとなる。これにより、ＰＭＯＳ
４１６Ｐ、ＰＭＯＳ４２０、ＮＭＯＳ４１６ＮおよびＮ
ＭＯＳ４２１はそれぞれ“オン”、ＮＭＯＳ４１７、４
１８、４１９はそれぞれ“オフ”する。この状態の時、
キャパシタＩ４１は配線ＮＣＰＡＤ１の電位ＶＮＣＰＡ
Ｄ１に充電され、キャパシタＩ４２は内部電源電位ＶＤ
Ｄに充電される。

【０４７５】この後、発振信号ＯＳＣが“Ｈ”レベルか
ら“Ｌ”レベルに変化すると、スイッチ回路４２４の出
力は“Ｈ”レベルとなり、ＰＭＯＳ４１６Ｐ、ＰＭＯＳ
４２０、ＮＭＯＳ４１６ＮおよびＮＭＯＳ４２１はそれ
ぞれ“オフ”、ＮＭＯＳ４１７、４１８、４１９それぞ
れのゲート電位は外部電源電位ＶＣＣのレベルとなって
“オン”する。これにより、キャパシタＩ４１、Ｉ４
２、Ｉ４３、Ｉ４４の電位は、（ＶＮＣＰＡＤ１＋ＶＤ
Ｄ）／３となる。この電位は、オペアンプ４１３のマイ
ナス入力（−）に供給される。

【０４７６】抵抗４０６の抵抗値と抵抗４０７の抵抗値
との比を２：１とし、外部電源電位ＶＣＣが電位ＶＮＣ
ＰＡＤ１＋ＶＤＤ以上の電位であれば、接続ノードＮ４
０９の電位はＶＮＣＰＡＤ１＋ＶＤＤとなる。

【０４７７】このようにシフト電位バイアス回路４０１
は、消去後のしきい値電圧を測定するモード、あるいは
消去ベリファイ読み出しモードの時、配線ＶＳＡＰを、
内部電源電位ＶＤＤを電位ＶＮＣＰＡＤ１分シフトさせ
たシフト電位ＶＤＤ＋ＶＮＣＰＡＤ１にバイアスするこ
とができる。

【０４７８】なお、コントロール回路４１０の出力が
“Ｈ”レベルの時には、スイッチ回路４２４、スイッチ
トキャパシタ回路４１５、オペアンプ４１３およびＰＭ
ＯＳ４０５はそれぞれ非活性化される。

【０４７９】また、上記したシフト電位バイアス回路４
０１では、電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位とし
て外部電源電位ＶＣＣを用いているが、外部電源電位Ｖ
ＣＣに代えて、 （１）電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位となるよ
うにチップ内部で昇圧した電位を使用する。

【０４８０】（２）チップ内部で昇圧されている電位の
なかで電位ＶＮＣＰＡＤ１＋ＶＤＤ以上となる電位を使
用する。

【０４８１】（３）外部ピンを使用してチップ外部から
電位ＶＮＣＰＡＤ１＋ＶＤＤ以上の電位を供給する。

【０４８２】以上のように変形されても良い。

【０４８３】これらの変形は、 （１）外部電源電位ＶＣＣをそのまま内部電源電位とし
て使用する集積回路装置。

【０４８４】（２）チップ内部で外部電源電位ＶＣＣか
ら内部電源電位ＶＤＤを生成するが実質的にＶＣＣ＝Ｖ
ＤＤである集積回路装置。

【０４８５】（３）チップ内部で外部電源電位ＶＣＣを
降圧して内部電源電位ＶＤＤを生成するが、その降圧レ
ベルが僅かである集積回路装置。

【０４８６】等に有効である。

【０４８７】また、この実施形態では、ＶＤＤバイアス
回路４００の動作をコントロールするコントロール回路
４０３と、シフト電位バイアス回路４０１の動作をコン
トロールするコントロール回路４１０とを、互いに異な
る回路として説明した。これは、ＶＤＤバイアス回路４
００、シフト電位バイアス回路４０１とでコントロール
回路を互いに共通化し、これらの動作を一つのコントロ
ール回路によりコントロールするようにしても良い。

【０４８８】［ＶＳＡＮ供給回路（ＶＳＡＮ）］図４２
は、ＶＳＡＮ供給回路１５の一構成例を示すブロック図
である。

【０４８９】図４２に示すように、ＶＳＡＮ供給回路１
５は、配線ＶＳＡＮを接地電位ＧＮＤにバイアスするＧ
ＮＤバイアス回路４３０と、配線ＶＳＡＮを正のバイア
ス電位ＶＮＣＰＡＤ１にバイアスするＶＮＣＰＡＤ１バ
イアス回路４３１とをそれぞれ有している。

【０４９０】ＧＮＤバイアス回路４３０は、通常、配線
ＶＳＡＮを接地電位ＧＮＤにバイアスする。

【０４９１】ＶＮＣＰＡＤ１バイアス回路４３１は、信
号ＥＶＦＹにより命令される消去ベリファイ読み出しモ
ード、および信号ＣＭ２ＦＨにより命令される消去後の
しきい値電圧を測定するモードそれぞれの時に、配線Ｖ
ＳＡＮを正のバイアス電位ＶＮＣＰＡＤ１にバイアスす
る。

【０４９２】図４３は、ＧＮＤバイアス回路４３０の一
回路例を示す回路図である。

【０４９３】図４３に示すように、ＧＮＤバイアス回路
４３０は、ソースに接地電位ＧＮＤを受け、ドレインを
配線ＶＳＡＮに接続したＮＭＯＳ４３２を含んでいる。
ＮＭＯＳ４３２のゲートには、コントロール回路４３３
の出力が供給される。

【０４９４】コントロール回路４３３は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨおよび信
号ＣＬＫ８をデコードし、ＧＮＤバイアス回路４３０の
動作をコントロールする信号を生成する。信号ＣＬＫ８
はセンスアンプ回路１３がビット線ＢＬの電位を検知し
たことを示す信号である。

【０４９５】コントロール回路４３３は、信号ＣＬＫ
８、書き込み信号ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信
号ＥＲＡＳＥ（ＥＲＡＳＥ０）が全て“Ｌ”レベル、か
つ信号ＥＶＦＹ、信号ＣＭ２ＦＨのいずれか一つでも
“Ｈ”レベルの時、“Ｌ”レベルの信号を出力する。こ
れ以外の時は、“Ｈ”レベルの信号を出力する。

【０４９６】コントロール回路４３３の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
ＮＭＯＳ４３２のゲート電位は“Ｌ”レベルとなる。こ
のため、ＮＭＯＳ４３２は“オフ”し、ＧＮＤバイアス
回路４３０は非活性化する。

【０４９７】一方、コントロール回路４３３の出力が
“Ｈ”レベルの時、即ち消去後のしきい値電圧を測定す
るモード、あるいは消去ベリファイ読み出しモードの以
外の時には、ＮＭＯＳ４３２のゲート電位は“Ｈ”レベ
ルとなる。このため、ＮＭＯＳ４３２は“オン”し、Ｖ
ＤＤバイアス回路４３０は活性化されて、配線ＶＳＡＮ
を接地電位ＧＮＤにバイアスする。

【０４９８】図４４は、ＶＮＣＰＡＤ１バイアス回路４
３１の一回路例を示す回路図である。

【０４９９】図４４に示すように、ＶＮＣＰＡＤ１バイ
アス回路４３１は、ソースに内部電源電位ＶＤＤを受け
るＰＭＯＳ４３４、ＰＭＯＳ４３４のドレインにソース
を接続したＰＭＯＳ４３５、ＰＭＯＳ４３５のドレイン
にドレインを接続したＮＭＯＳ４３６、ＮＭＯＳ４３６
のソースにドレインを接続し、ソースに接地電位ＧＮＤ
を受けるＮＭＯＳ４３７をそれぞれ含んでいる。配線Ｖ
ＳＡＮは、ＰＭＯＳ４３５とＮＭＯＳ４３６との接続ノ
ードＮ４３８に接続される。ＰＭＯＳ４３４のゲートに
は、コントロール回路４３９の出力が供給される。ま
た、ＮＭＯＳ４３７のゲートにはコントロール回路４３
９の反転出力が供給される。

【０５００】コントロール回路４３９は、書き込み信号
ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信号ＥＲＡＳＥ（Ｅ
ＲＡＳＥ０）、信号ＥＶＦＹ、信号ＣＭ２ＦＨおよび信
号ＣＬＫ８をデコードし、ＶＮＣＰＡＤ１バイアス回路
４３１の動作をコントロールする信号を生成する。信号
ＣＬＫ８はセンスアンプ回路１３がビット線ＢＬの電位
を検知したことを示す信号である。

【０５０１】コントロール回路４３９は、信号ＣＬＫ
８、書き込み信号ＷＲＩＴＥ（ＷＲＩＴＥ０）、消去信
号ＥＲＡＳＥ（ＥＲＡＳＥ０）が全て“Ｌ”レベル、か
つ信号ＥＶＦＹ、信号ＣＭ２ＦＨのいずれか一つでも
“Ｈ”レベルの時、“Ｌ”レベルの信号を出力する。こ
れ以外の時は、“Ｈ”レベルの信号を出力する。

【０５０２】コントロール回路４３９の出力が“Ｌ”レ
ベルの時、即ち消去後のしきい値電圧を測定するモー
ド、あるいは消去ベリファイ読み出しモードの時には、
ＰＭＯＳ４３４のゲート電位は“Ｌ”レベル、ＮＭＯＳ
４３７のゲート電位は“Ｈ”レベルとなる。これによ
り、ＰＭＯＳ４３５およびＮＭＯＳ４３６に電源が投入
され、ＶＮＣＰＡＤ１バイアス回路４３１は活性化す
る。

【０５０３】一方、コントロール回路４３９の出力が
“Ｈ”レベルの時、即ち消去後のしきい値電圧を測定す
るモード、あるいは消去ベリファイ読み出しモードの以
外の時には、ＰＭＯＳ４３４のゲート電位は“Ｈ”レベ
ル、ＮＭＯＳ４３７のゲート電位は“Ｌ”レベルとな
る。これにより、ＰＭＯＳ４３５およびＮＭＯＳ４３６
の電源が断たれ、ＶＮＣＰＡＤ１バイアス回路４３１は
非活性化する。

【０５０４】ＰＭＯＳ４３５およびＮＭＯＳ４３６のゲ
ートにはそれぞれ、バイアス電位調節回路４４０の出力
が供給される。

【０５０５】バイアス電位調節回路４４０は、オペアン
プ４４１を有する。

【０５０６】オペアンプ４４１のプラス入力（＋）は、
内部電源電位ＶＤＤと接続ノードＮ４３８との間に直列
に接続された抵抗４４２と抵抗４４３との接続ノードＮ
４４４に接続され、そのマイナス入力（−）は、内部電
源電位ＶＤＤと配線ＮＣＰＡＤ１との間に直列に接続さ
れた抵抗４４５と抵抗４４６との接続ノード４４７に接
続されている。抵抗４４２の抵抗値と抵抗４４３の抵抗
値との比は、抵抗４４５の抵抗値と抵抗４４６の抵抗値
との比と同じである。また、その出力（Ｏ）は、ＰＭＯ
Ｓ４３５およびＮＭＯＳ４３６のゲートに接続されてい
る。

【０５０７】オペアンプ４４１にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ４４８が接続されている。

【０５０８】また、抵抗４４２と内部電源電位ＶＤＤと
の間にはＰＭＯＳ４４９が挿入され、同様に抵抗４４５
と内部電源電位ＶＤＤとの間にはＰＭＯＳ４５０が挿入
されている。

【０５０９】ＮＭＯＳ４４８のゲートにはコントロール
回路４３９の反転出力が供給される。ＮＭＯＳ４４８
は、オペアンプ４４１の活性／非活性を制御するトラン
ジスタである。

【０５１０】また、ＰＭＯＳ４４９、４５０のゲートに
はコントロール回路４３９の出力が供給される。ＰＭＯ
Ｓ４４９は、抵抗４４２と抵抗４４３とからなる分圧部
の活性／非活性を制御するトランジスタ、同様にＰＭＯ
Ｓ４５０は、抵抗４４５と抵抗４４６とからなる分圧部
の活性／非活性を制御するトランジスタである。

【０５１１】また、接続ノードＮ４３８と接続ノードＮ
４４４との間に接続されたＭＯＳキャパシタ４５１、お
よび接続ノードＮ４４４とオペアンプ４４１の出力
（Ｏ）との間に接続されたＭＯＳキャパシタ４５２はそ
れぞれ、発振防止用のキャパシタである。ＭＯＳキャパ
シタ４５１は、高耐圧デプレッション型ＮＭＯＳにより
構成され、そのチャネルは接続ノードＮ４３８に、その
ゲートは接続ノードＮ４４４に接続される。また、ＭＯ
Ｓキャパシタ４５２はデプレッション型ＮＭＯＳにより
構成され、そのゲートは接続ノードＮ４４４に、そのチ
ャネルはオペアンプ４４１の出力（Ｏ）に接続される。

【０５１２】コントロール回路４３９の出力が“Ｌ”レ
ベル、即ち消去後のしきい値電圧を測定するモード、あ
るいは消去ベリファイ読み出しモードの時、ＰＭＯＳ４
３４、４４９、４５０、ＮＭＯＳ４３７、４４８は“オ
ン”する。この時、接続ノードＮ４４４には、接続ノー
ドＮ４３８の電位と内部電源電位ＶＤＤとの間の電位差
を、抵抗４４２と抵抗４４３とで分圧した電位差が生ず
る。同様に接続ノードＮ４４７には、配線ＮＣＰＡＤ１
の電位と内部電源電位ＶＤＤとの間の電位差を、抵抗４
４５と抵抗４４６とで分圧した電位差が生ずる。

【０５１３】ここで、抵抗４４２の抵抗値と抵抗４４３
の抵抗値との比は、抵抗４４５の抵抗値と抵抗４４６の
抵抗値との比と同じである。このため、オペアンプ４４
１は接続ノードＮ４３８の電位を、配線ＮＣＰＡＤ１の
電位と、実質的に同じ値とするようにＰＭＯＳ４３５お
よびＮＭＯＳ４３６を制御する。

【０５１４】この状態で、配線ＮＣＰＡＤ１の電位が、
正のバイアス電位ＶＮＣＰＡＤ１であると、配線ＶＳＡ
Ｎは、正のバイアス電位ＶＮＣＰＡＤ１にバイアスされ
るようになる。

【０５１５】このようにＶＮＣＰＡＤ１バイアス回路４
３１は、消去後のしきい値電圧を測定するモード、ある
いは消去ベリファイ読み出しモードの時、配線ＶＳＡＮ
を、正のバイアス電位ＶＮＣＰＡＤ１にバイアスするこ
とができる。

【０５１６】なお、コントロール回路４３９の出力が
“Ｈ”レベルの時には、ＰＭＯＳ４３４、４４９、４５
０、ＮＭＯＳ４３７、４４８は“オフ”するので、ＶＮ
ＣＰＡＤ１バイアス回路４３１は非活性化される。

【０５１７】また、この実施形態では、ＧＮＤバイアス
回路４３０の動作をコントロールするコントロール回路
４３３と、ＶＮＣＰＡＤ１バイアス回路４３１の動作を
コントロールするコントロール回路４３９とを、互いに
異なる回路として説明した。これは、ＧＮＤバイアス回
路４３０、ＶＮＣＰＡＤ１バイアス回路４３１とでコン
トロール回路を互いに共通化し、これらの動作を一つの
コントロール回路によりコントロールするようにしても
良い。

【０５１８】［バイアス電位回路（ＮＣＰＡＤ１）］図
４５は、バイアス電位回路４の一回路例を示す回路図で
ある。

【０５１９】図４５に示すように、バイアス電位回路４
は、ソースに内部電源電位ＶＤＤを受けるＰＭＯＳ４５
３、ＰＭＯＳ４５３のドレインにソースを接続したＰＭ
ＯＳ４５４、ＰＭＯＳ４５４のドレインに一端を接続し
た抵抗４５６、抵抗４５６の他端に一端を接続した抵抗
４５７、抵抗４５７の一端にドレインを接続し、ソース
に接地電位ＧＮＤを受けるＮＭＯＳ４５８をそれぞれ含
んでいる。配線ＮＣＰＡＤ１は、ＣＭＯＳ型のトランス
ファゲート回路４５９の電流通路の一端、およびＣＭＯ
Ｓ型のトランスファゲート回路４６０の電流通路の一端
にそれぞれ接続されている。トランスファゲート回路４
５９の電流通路の他端は、抵抗４５６と抵抗４５７との
接続ノードＮ４６１に接続されている。トランスファゲ
ート回路４６０の電流通路の他端は、配線ＮＣＰＡＤを
介して、外部パッド５に接続されている。ＰＭＯＳ４５
３、トランスファゲート回路４５９を構成するＰＭＯＳ
４５９Ｐおよびトランスファゲート回路４６０を構成す
るＮＭＯＳ４６０Ｎのゲートにはそれぞれ、コントロー
ル回路４６２の出力が供給される。また、ＮＭＯＳ４５
８、トランスファゲート回路４５９を構成するＮＭＯＳ
４５９Ｎおよびトランスファゲート回路４６０を構成す
るＰＭＯＳ４６０Ｐのゲートにはそれぞれ、コントロー
ル回路４６２の反転出力が供給される。

【０５２０】なお、この実施形態では、コントロール回
路４６２への入力信号が、信号ＥＶＦＹ一つのみの時を
例示している。

【０５２１】コントロール回路４６２は、信号ＥＶＦＹ
が“Ｈ”レベルの時、“Ｌ”レベルの信号を出力する。
これ以外の時は、“Ｈ”レベルの信号を出力する。

【０５２２】コントロール回路４６２の出力が“Ｌ”レ
ベルの時、即ち消去ベリファイ読み出しモードの時に
は、ＰＭＯＳ４５３、ＰＭＯＳ４５９Ｐ、ＮＭＯＳ４６
０Ｎそれぞれのゲート電位は“Ｌ”レベル、ＮＭＯＳ４
５８、ＮＭＯＳ４５９Ｎ、ＰＭＯＳ４６０Ｐそれぞれの
ゲート電位は“Ｈ”レベルとなる。これにより、トラン
スファゲート回路４５９が“オン”、トランスファゲー
ト回路４６０は“オフ”し、配線ＮＣＰＡＤ１は接続ノ
ードＮ４６１に接続される。また、ＰＭＯＳ４５４に電
源が投入される。

【０５２３】一方、コントロール回路４６２の出力が
“Ｈ”レベルの時、即ち消去ベリファイ読み出しモード
の以外の時には、ＰＭＯＳ４５３、ＰＭＯＳ４５９Ｐ、
ＮＭＯＳ４６０Ｎそれぞれのゲート電位は“Ｈ”レベ
ル、ＮＭＯＳ４５８、ＮＭＯＳ４５９Ｎ、ＰＭＯＳ４６
０Ｐそれぞれのゲート電位は“Ｌ”レベルとなる。これ
により、トランスファゲート回路４５９が“オフ”、ト
ランスファゲート回路４６０は“オン”し、配線ＮＣＰ
ＡＤ１は外部パッド５に接続される。また、ＰＭＯＳ４
５４への電源が断たれる。

【０５２４】ＰＭＯＳ４５４のゲートには、バイアス電
位調節回路４６３の出力が供給される。

【０５２５】バイアス電位調節回路４６３は、オペアン
プ４６４を有する。

【０５２６】オペアンプ４６４のプラス入力（＋）は、
ＰＭＯＳ４５４と抵抗４５６との接続ノードＮ４６５に
接続され、そのマイナス入力（−）には基準電位ＶＢＧ
Ｒ１が供給される。また、その出力（Ｏ）は、ＰＭＯＳ
４５４のゲートに接続されている。

【０５２７】オペアンプ４６４にはソースに接地電位Ｇ
ＮＤを受けるＮＭＯＳ４６６が接続されている。ＮＭＯ
Ｓ４６４のゲートにはコントロール回路４６２の反転出
力が供給される。ＮＭＯＳ４６２は、オペアンプ４６４
の活性／非活性を制御するトランジスタである。

【０５２８】コントロール回路４６２の出力が“Ｌ”レ
ベル、即ち消去ベリファイ読み出しモードの時、ＰＭＯ
Ｓ４５３、４５９Ｐ、ＮＭＯＳ４５８、４５９Ｎ、４６
６が“オン”、ＰＭＯＳ４６０Ｐ、ＮＭＯＳ４６０が
“オフ”する。

【０５２９】この時、基準電位ＶＢＧＲ１＝１．２Ｖと
し、抵抗４５６の抵抗値：抵抗４５７の抵抗値＝７：５
としておけば、オペアンプ４６４は、接続ノードＮ４６
１の電位が約０．５ＶとなるようにＰＭＯＳ４５４を制
御する。これにより配線ＮＣＰＡＤ１は、約０．５Ｖに
バイアスされる。この０．５Ｖの電位は、正のバイアス
電位ＶＮＣＰＡＤ１である。

【０５３０】また、コントロール回路４６２の出力が
“Ｈ”レベル、即ち消去ベリファイ読み出しモード以外
の時、ＰＭＯＳ４５３、４５９Ｐ、ＮＭＯＳ４５８、４
５９Ｎ、４６６が“オフ”、ＰＭＯＳ４６０Ｐ、ＮＭＯ
Ｓ４６０が“オン”する。

【０５３１】この時には、オペアンプ４６４が非活性と
なり、配線ＮＣＰＡＤ１の電位は、実質的に外部パッド
５に印加されている電位となる。消去後のしきい値電圧
を測定する時、正のバイアス電位を外部パッド５に与え
れば、配線ＮＣＰＡＤ１の電位は、正のバイアス電位Ｖ
ＮＣＰＡＤ１となる。消去後のしきい値電圧を測定する
時以外は、外部パッド５を接地しておけば、配線ＮＣＰ
ＡＤ１は接地される。消去後のしきい値電圧の測定は、
例えば半導体工場内で行われるスクリーニング工程等に
おいて行われる。このため、パッケージング前には、外
部パッド５は、電圧を可変にできるような端子に接続す
れば良い。また、パッケージング後には、外部パッド５
は、例えば接地すれば良い。

【０５３２】このようにバイアス電位回路４は、消去後
のしきい値電圧を測定するモードの時、配線ＮＣＰＡＤ
１を、外部パッド５から正のバイアス電位ＶＮＣＰＡＤ
１にバイアスできる。また、消去ベリファイ読み出しモ
ードの時、配線ＮＣＰＡＤ１を、バイアス電位回路４の
中で生成した正のバイアス電位ＶＮＣＰＡＤ１にバイア
スすることができる。

【０５３３】以上説明した、この発明の一実施形態に係
るＮＡＮＤ型ＥＥＰＲＯＭでは、下記のような効果を得
ることができる。

【０５３４】まず、従来では、放電後のビット線の電位
が、センスアンプ回路の“０”、“１”判定レベルを上
回ってしまうと、センスアンプ回路が正常にデータを検
知できない。センスアンプ回路に正常にデータを検知さ
せるためには、例えば図４６に示すように、正のバイア
ス電位ＶＮＣＰＡＤ１を“０”、“１”判定レベル以下
とし、放電後のビット線の電位がセンスアンプ回路の
“０”、“１”判定レベルを下回るようにしなければな
らない。即ち正常にデータを検知できる正のバイアス電
位ＶＮＣＰＡＤ１の範囲ｒの上限が、“０”、“１”判
定レベル以下に制限される。このように、従来では正の
バイアス電位ＶＮＣＰＡＤ１が制限されるために、測定
可能な消去後のしきい値電圧の範囲は狭まる。

【０５３５】また、近年、高集積化に伴って装置の電源
電圧が低下してきているが、電源電圧が低下すると、図
４７に示すように、センスアンプ回路の“０”、“１”
判定レベルも低下する。このため、正常にデータを検知
できる正のバイアス電位ＶＮＣＰＡＤ１の範囲ｒの上限
が低下し、上記測定可能な消去後のしきい値電圧の範囲
は、より狭まる。

【０５３６】さらに、近年、記憶容量の大規模化の一つ
の技術として、記憶データを二値よりも多くする多値メ
モリがある。多値メモリには、多値のデータをビット線
電位のレベルによって区別するものがある。このような
方式の多値メモリでは、センスアンプ回路の判定レベル
が電源電圧間に複数設定される。例えば四値メモリで
は、図４８に示すように、電源電圧間に３つ設定され
る。このため、電源電圧を一般的な二値メモリと同じと
した場合には、多値メモリにおけるセンスアンプ回路の
最低の判定レベル（“００”、“０１”判定レベル）
は、二値メモリにおける“０”、“１”判定レベルより
もさらに低くなる。したがって、正常にデータを検知で
きる正のバイアス電位ＶＮＣＰＡＤ１の範囲ｒの上限は
さらに低下し、上記測定可能な消去後のしきい値電圧の
範囲は、さらに狭まる。

【０５３７】これに対し、この発明ではセンスアンプ回
路のソース電位を正のバイアス電位ＶＮＣＰＡＤ１とす
るので、図４９に示すように、“０”、“１”判定レベ
ルが実質的に正のバイアス電位ＶＮＣＰＡＤ１分シフト
される。このため、正のバイアス電位ＶＮＣＰＡＤ１を
“０”、“１”判定レベル以下にしなければならない、
という制限を解消できる。即ち正のバイアス電位ＶＮＣ
ＰＡＤ１の範囲の上限を、センスアンプ回路の通常動作
時の“０”、“１”判定レベルよりも高くすることがで
きる。

【０５３８】このように正のバイアス電位ＶＮＣＰＡＤ
１が“０”、“１”判定レベル以下に制限されなくなる
ことによって、測定可能な消去後のしきい値電圧の範囲
は、例えば特開平３−２８３２００号公報に開示された
技術に比べて、より広がる。測定可能な消去後のしきい
値電圧の範囲が広がることで、例えば特開平３−２８３
２００号公報に開示された技術に比べて、より正確な消
去後のしきい値電圧の分布を知ることができる。

【０５３９】また、電源電圧が低下されても、正のバイ
アス電位ＶＮＣＰＡＤ１は、センスアンプ回路の
“０”、“１”判定レベル以下に制限されないので、こ
の発明による効果は、電源電圧の低下にも阻害されるこ
となく、得ることができる。

【０５４０】さらには、記憶データが多値化されても、
正のバイアス電位ＶＮＣＰＡＤ１は、センスアンプ回路
の最低の判定レベル以下に制限されないので、この発明
による効果は、記憶データの多値化にも阻害されること
なく、得ることができる。

【０５４１】このようにこの発明は、電源電圧が低下さ
れたメモリや、多値メモリ、特にビット線電位のレベル
によって多値のデータをそれぞれ区別する方式の多値メ
モリに、特に有効である。

【０５４２】また、従来の消去ベリファイでは、読み出
し電位ＶＲＥＡＤと消去後の最大のしきい値電圧との
差、即ちマージンが、選択ゲートのドライブ期間に律速
される事情がある。

【０５４３】これに対して、この発明では正のバイアス
電位ＶＮＣＰＡＤ１をＰ型ウェルやソース線に与えるの
で、読み出し電位ＶＲＥＡＤを、見掛け上、負の方向に
シフトできる。このため、消去後の最大のしきい値電圧
は、読み出し電位ＶＲＥＡＤを、負の方向に正のバイア
ス電位ＶＮＣＰＡＤ１分シフトさせたレベルより低くで
きる。したがって、消去後の最大のしきい値電圧を、選
択ゲートのドライブ期間に律速されることなく低くで
き、図５０に示すように、読み出し電位ＶＲＥＡＤと消
去後の最大のしきい値電圧との差、即ちマージンＭを拡
大することができる。

【０５４４】なお、この発明に係る消去ベリファイは、
選択ゲートのドライブ期間を短くする方式と組み合わせ
て用いることもできる。組み合わせて用いた場合には、
上記マージンＭは、さらに拡大する。

【０５４５】また、この発明ではセンスアンプ回路のソ
ース電位を正のバイアス電位ＶＮＣＰＡＤ１とするとと
もに、その電源の電位を、内部電源電位ＶＤＤを正のバ
イアス電位ＶＮＣＰＡＤ１分上げた電位とする。さらに
ビット線ＢＬのプリチャージ電位も、正のバイアス電位
ＶＮＣＰＡＤ１分上げた電位とする。これにより、ソー
ス電位を正のバイアス電位ＶＮＣＰＡＤ１とした時のセ
ンスアンプ回路の“０”、“１”判定レベルとプリチャ
ージ電位との差が、通常読み出し時と同等のレベルまで
拡大され、センスアンプ回路の動作マージンは、通常の
読み出し時と同等なレベルまで向上する。したがって、
消去ベリファイ読み出しモード、および消去後のしきい
値電圧を測定するモードそれぞれにおいて、センスアン
プ回路が誤動作する可能性を低くできる。よって、上記
２つのモード時における動作の信頼性を、通常の読み出
し時と同等なレベルまで向上させることができる。

【０５４６】また、ＮＡＮＤ型ＥＥＰＲＯＭの場合に
は、読み出しモード時に、非選択となるメモリセルＭの
制御ゲートＣＧに与える読み出し導通電位ＶＲＲを、正
のバイアス電位ＶＮＣＰＡＤ１分上げる。これによれ
ば、Ｐ型ウェル４２を正のバイアス電位ＶＮＣＰＡＤ１
にバイアスした時、制御ゲートＣＧの電圧が低下し、デ
ータ“１”が書き込まれたメモリセルＭが“オフ”する
ような現象を抑制することができる。したがって、ＮＡ
ＮＤ型ＥＥＰＲＯＭの場合に、消去ベリファイ読み出し
モード、および消去後のしきい値電圧を測定するモード
それぞれにおける動作の信頼性を、通常の読み出し時と
同等なレベルまで向上させることができる。また、正の
バイアス電位ＶＮＣＰＡＤ１をバイアスするＶＮＣＰＡ
Ｄ１バイアス回路や、正のバイアス電位ＶＮＣＰＡＤ１
分シフトさせてバイアスするシフト電位バイアス回路
に、アナログ回路であるオペアンプを用いる。オペアン
プを用いることで、正のバイアス電位ＶＮＣＰＡＤ１
を、例えば外部から様々に変化させても、ＶＮＣＰＡＤ
１バイアス回路およびシフト電位バイアス回路はそれぞ
れ、変化された通りに正のバイアス電位ＶＮＣＰＡＤ１
を出力したり、正のバイアス電位ＶＮＣＰＡＤ１分電位
をシフトしたりできる。あるいはチップ毎に、消去ベリ
ファイ読み出しモード時に用いる正のバイアス電位ＶＮ
ＣＰＡＤ１の値を変えたとしても、回路を変更せずに対
応することができる。

【０５４７】上記の利点は、例えば消去後のしきい値電
圧を測定する測定技術が変更されたとしても、変更され
た測定技術に充分に対応できる。

【０５４８】また、例えばチップ毎の製造ばらつきに応
じて消去ベリファイ読み出しモード時に用いる正のバイ
アス電位ＶＮＣＰＡＤ１の値を変えたとしても、装置製
造に必要とされるマスク数の増加を抑制でき、製造コス
トおよび製造工程の煩雑化を抑制できる。

【０５４９】また、正のバイアス電位ＶＮＣＰＡＤ１の
値を任意に変更できるので、上記２つのモード以外に
も、正のバイアス電位ＶＮＣＰＡＤ１を使用するような
技術に、充分に対応できる。

【０５５０】以上この発明をＮＡＮＤ型ＥＥＰＲＯＭを
例にとり説明したが、この発明はＮＡＮＤ型ＥＥＰＲＯ
Ｍ以外にも、ＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲ
ＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯＭ、グランドアレイ型Ｅ
ＥＰＲＯＭなど、データをしきい値電圧により記憶する
メモリセルを有したメモリ装置であれば、適用すること
ができる。

【０５５１】

【発明の効果】以上説明したように、この発明によれ
ば、負電源を用いることなく電子を放出した後のメモリ
セルのしきい値電圧を測定でき、かつ負のしきい値電圧
を測定している時でも、センスアンプ回路がデータの値
を正確に判定できる半導体集積回路装置を提供すること
ができる。

【０５５２】また、負電源を用いることなく、読み出し
電圧と電子を放出した後のメモリセルのしきい値電圧と
の差（マージン）を拡大できるベリファイ方法を提供で
きる。

【図面の簡単な説明】

【図１】 図１はこの発明の一実施形態に係るＮＡＮＤ
型ＥＥＰＲＯＭの基本構成を示すブロック図。

【図２】 図２はメモリセルアレイおよびその周辺の回
路の回路図。

【図３】 図３はメモリセルアレイの平面図。

【図４】 図４（Ａ）は図３中の４Ａ−４Ａ線に沿う断
面図、図４（Ｂ）は図３中の４Ｂ−４Ｂ線に沿う断面
図。

【図５】 図５（Ａ）、（Ｂ）はそれぞれＰ型ウェル４
２の断面図。

【図６】 図６はビット線プリチャージ回路の回路図。

【図７】 図７は制御ゲートコントロール回路のブロッ
ク図。

【図８】 図８はＶＲＥＡＤバイアス回路およびＶＲＲ
バイアス回路の回路図。

【図９】 図９はリセット回路の回路図。

【図１０】 図１０はＶＰＰバイアス回路の回路図。

【図１１】 図１１はＶＰＡＳＳバイアス回路の回路
図。

【図１２】 図１２はセンスアンプ回路の回路図。

【図１３】 図１３はカラムセレクト回路の回路図。

【図１４】 図１４は通常読み出しモード時の基本的な
動作波形を示す動作波形図。

【図１５】 図１５は書き込みモード時の基本的な動作
波形を示す動作波形図。

【図１６】 図１６は消去モード／消去ベリファイ読み
出しモード時の基本的な動作波形を示す動作波形図。

【図１７】 図１７は消去後のしきい値電圧を測定する
モード時の基本的な動作波形を示す動作波形図。

【図１８】 図１８はＰ型ウェルバイアス回路のブロッ
ク図。

【図１９】 図１９はＧＮＤバイアス回路の回路図。

【図２０】 図２０はＶＥＥバイアス回路の回路図。

【図２１】 図２１はＶＮＣＰＡＤ１バイアス回路の回
路図。

【図２２】 図２２はソース線バイアス回路のブロック
図。

【図２３】 図２３はＧＮＤバイアス回路の回路図。

【図２４】 図２４はＶＮＣＰＡＤ１バイアス回路の回
路図。

【図２５】 図２５はビット線バイアス回路のブロック
図。

【図２６】 図２６はＶＤＤバイアス回路の回路図。

【図２７】 図２７はシフト電位バイアス回路の回路
図。

【図２８】 図２８はＶＲＲ発生回路の回路図。

【図２９】 図２９は昇圧回路のブロック図。

【図３０】 図３０はチャージポンプ回路の回路図。

【図３１】 図３１はリミット電位設定回路の回路図。

【図３２】 図３２はＶＢＧＲ３供給回路のブロック
図。

【図３３】 図３３はＶＢＧＲ１バイアス回路の回路
図。

【図３４】 図３４はシフト電位バイアス回路の回路
図。

【図３５】 図３５はシフト電位バイアス回路の他の回
路図。

【図３６】 図３６は設定信号発生回路の回路図。

【図３７】 図３７は電位検知回路の回路図。

【図３８】 図３８は検知信号デコーダの回路図。

【図３９】 図３９はＶＳＡＰ供給回路のブロック図。

【図４０】 図４０はＶＤＤバイアス回路の回路図。

【図４１】 図４１はシフト電位バイアス回路の回路
図。

【図４２】 図４２はＶＳＡＮ供給回路のブロック図。

【図４３】 図４３はＧＮＤバイアス回路の回路図。

【図４４】 図４４はＶＮＣＰＡＤ１バイアス回路の回
路図。

【図４５】 図４５はバイアス電位回路の回路図。

【図４６】 図４６は従来の技術における正のバイアス
電位とビット線電位との関係を示す図。

【図４７】 図４７は従来の技術における正のバイアス
電位とビット線電位との関係を示す図。

【図４８】 図４８は従来の技術における正のバイアス
電位とビット線電位との関係を示す図。

【図４９】 図４９はこの発明における正のバイアス電
位とビット線電位との関係を示す図。

【図５０】 図５０はこの発明における消去後のしきい
値電圧の分布を示す図。

【図５１】 図５１はメモリセルアレイの断面図。

【図５２】 図５２（Ａ）、（Ｂ）はそれぞれ従来の技
術におけるビット線電位とセンスアンプ回路の“０”、
“１”判定レベルとの関係を説明する図。

【図５３】 図５３（Ａ）〜（Ｃ）はそれぞれ従来の技
術における消去ベリファイ読み出しを説明する図。

【図５４】 図５４は従来の技術における消去後のしき
い値電圧の分布を示す図。

【符号の説明】

１…メモリセルアレイ、 ２…Ｐ型ウェルバイアス回路、 ３…コマンド回路、 ４…バイアス電位回路、 ５…パッド、 ６…ソース線バイアス回路、 ７、７−１〜７−４…ビット線プリチャージ回路、 ８…ビット線バイアス回路、 ９…ローデコーダ、 １０、１０−１〜１０−４…制御ゲートコントロール回
路、 １１…制御ゲートコントロール回路、 １２…ＶＲＲ発生回路、 １３、１３−１〜１３−４…センスアンプ回路、 １４…ＶＳＡＰ供給回路、 １５…ＶＳＡＮ供給回路、 １６、１６−１〜１６−４…カラムセレクト回路、 １７…カラムデコーダ、 １８…入力／出力バッファ回路、 ４０…Ｐ型シリコン基板、 ４１…Ｎ型ウェル（もしくはＮ型シリコン基板）、 ４２…Ｐ型ウェル、 ４３…Ｎ型ソース／ドレイン領域、 ４４…トンネル酸化膜、 ４５…ゲート絶縁膜、 ４６…Ｎ型ドレイン領域、 ４７…層間絶縁膜、 ４８…コンタクト孔、 ４９…Ｎ型ソース領域（ソース線ＳＬ）、 ５０…コンタクト孔、 ７１…ＶＲＥＡＤバイアス回路、 ７２…ＶＲＲバイアス回路、 ７３…リセット回路、 ７４…ＶＰＰバイアス回路、 ７５…ＶＰＡＳＳバイアス回路、 １２０…ラッチ回路、 １５０…ＧＮＤバイアス回路、 １５１…ＶＥＥバイアス回路、 １５２…ＶＮＣＰＡＤ１バイアス回路、 １５５…コントロール回路、 １６０…ＶＤＤ供給回路、 １６３…コントロール回路、 １７９…コントロール回路、 １９１…コントロール回路、 １９２…バイアス電位調節回路、 １９３…オペアンプ、 ２３０…ＧＮＤバイアス回路、 ２３１…ＶＮＣＰＡＤ１バイアス回路、 ２３４…コントロール回路、 ２４１…コントロール回路、 ２４２…バイアス電位調節回路、 ２４３…オペアンプ、 ２６０…ＶＤＤバイアス回路、 ２６１…シフト電位バイアス回路、 ２６３…コントロール回路、 ２７０…コントロール回路、 ２７１…レベルシフト回路、 ２７２…バイアス電位調節回路、 ２７３…オペアンプ、 ２７５…スイッチトキャパシタ回路、 ２８４…スイッチ回路、 ２８５…レベルシフト回路、 ３０１…昇圧回路、 ３０２…リミッタ回路、 ３０３−１、３０３−２…チャージポンプ回路、 ３３１…リミット電位調節回路、 ３３２…オペアンプ、 ３３３…抵抗、 ３３４…ＶＲＲ設定回路、 ３４１…コントロール回路、 ３５５…ＶＢＧＲ３供給回路、 ３５６…ＶＢＧＲ１バイアス回路、 ３５７、３５７’…シフト電位バイアス回路、 ３５９…コントロール回路、 ３６４、３６４’…コントロール回路、 ３６５、３６５’…バイアス電位調節回路、 ３６６…オペアンプ、 ３６８、３６８’…スイッチトキャパシタ回路、 ３７５…スイッチ回路、 ４００…ＶＤＤバイアス回路、 ４０１…シフト電位バイアス回路、 ４０３…コントロール回路、 ４１０…コントロール回路、 ４１１…レベルシフト回路、 ４１２…バイアス電位調節回路、 ４１３…オペアンプ、 ４１５…スイッチトキャパシタ回路、 ４２４…スイッチ回路、 ４２５…レベルシフト回路、 ４３０…ＧＮＤバイアス回路、 ４３１…ＶＮＣＰＡＤ１バイアス回路、 ４３３…コントロール回路、 ４３９…コントロール回路、 ４４０…バイアス電位調節回路、 ４４１…オペアンプ、 ４５９…トランスファゲート回路、 ４６０…トランスファゲート回路、 ４６２…コントロール回路、 ４６３…バイアス電位調節回路、 ４６４…オペアンプ、 ５００…設定信号発生回路、 ５０１…検知信号発生回路、 ５０２…検知信号デコーダ、 ５０５−１〜５０５−４…電位差検知回路、 ５０６−１〜５０６−４…オペアンプ、 ５１４…コントロール回路、 ５２０−１〜５２０−５…デコード回路。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基体、この基体に形
   成された第２導電型のソース領域およびドレイン領域、
   前記ソース領域と前記ドレイン領域との間の前記基体上
   にゲート絶縁膜を介して形成されたゲート電極、前記ゲ
   ート絶縁膜内に設けられ、帯電状態によってしきい値電
   圧を変化させる電荷蓄積層を含むトランジスタにより構
   成された、データをしきい値電圧により記憶するメモリ
   セルがマトリクス状に配置されたメモリセルアレイと、 前記半導体基体を少なくとも０Ｖおよび０Ｖ以上の所定
   電位のいずれかにバイアスする回路と、 前記ソース領域を少なくとも０Ｖおよび０Ｖ以上の所定
   電位のいずれかにバイアスする回路と、 前記ドレイン領域を介して読み出されたデータをセンス
   し、センスしたデータを増幅するセンスアンプ回路と、 前記半導体基体および前記ソース領域をそれぞれ前記所
   定電位にバイアスし、前記ゲート電極を読み出し電位と
   してデータを読み出す第１の読み出しモードで、前記セ
   ンスアンプ回路のソース電位を前記０Ｖから前記所定電
   位とする回路とを具備することを特徴とする半導体集積
   回路装置。
2. 【請求項２】 前記データを読み出す前に、前記センス
   アンプ回路と前記ドレイン領域とを互いに結合させるビ
   ット線をプリチャージ電位に充電するプリチャージ回路
   と、 前記第１の読み出しモードにおける前記プリチャージ電
   位を、前記半導体基体および前記ソース領域をそれぞれ
   ０Ｖにバイアスし、前記ゲート電極を前記読み出し電位
   としてデータを読み出す第２の読み出しモードの時のプ
   リチャージ電位に対して前記所定電位に見合った分上げ
   る回路と、 前記第１の読み出しモードにおける前記センスアンプ回
   路の電源電位を、前記第２の読み出しモードの時の電源
   電位に対して前記所定電位に見合った分上げる回路とを
   さらに具備することを特徴とする半導体集積回路装置。
3. 【請求項３】 前記第１の読み出しモードは、前記電荷
   蓄積層から電子を放出させた後のメモリセルのしきい値
   電圧をチェックするモードであることを特徴とする請求
   項１および請求項２いずれかに記載の半導体集積回路装
   置。
4. 【請求項４】 前記電荷蓄積層から電子を放出した後の
   メモリセルのしきい値電圧は、前記ゲート電極を前記読
   み出し電位とした状態で、前記所定電位を変化させてチ
   ェックされることを特徴とする請求項３に記載の半導体
   集積回路装置。
5. 【請求項５】 前記電荷蓄積層から電子を放出させた後
   のメモリセルのしきい値電圧をチェックするモードは、
   良品をスクリーニングするスクリーニングテストである
   ことを特徴とする請求項３および請求項４いずれかに記
   載の半導体集積回路装置。
6. 【請求項６】 前記第１の読み出しモードは、前記電荷
   蓄積層から電子を放出させた後のしきい値電圧をベリフ
   ァイするベリファイ読み出しモードであることを特徴と
   する請求項１および請求項２いずれかに記載の半導体集
   積回路装置。
7. 【請求項７】 前記ベリファイ読み出しモードは、前記
   ゲート電極を前記０Ｖとした状態で、前記半導体基体お
   よび前記ソース領域をそれぞれ前記所定電位にバイアス
   して行うことを特徴とする請求項６に記載の半導体集積
   回路装置。
8. 【請求項８】 前記ベリファイ読み出しモードは、デー
   タを消去した後の消去ベリファイ読み出しモードである
   ことを特徴とする請求項６および請求項７いずれかに記
   載の半導体集積回路装置。
9. 【請求項９】 前記所定電位は、前記センスアンプ回路
   がデータを判定する判定レベルよりも高いことを特徴と
   する請求項１乃至請求項８いずれか一項に記載の半導体
   集積回路装置。
10. 【請求項１０】 前記センスアンプ回路は、前記第１の
    読み出しモードにより読み出されたデータを実質的に
    （０Ｖ＋所定電位）と（電源電位＋所定電位）との間の
    振幅を持つデータに増幅し、この増幅したデータを実質
    的に０Ｖと電源電位との間の振幅を持つデータに変換し
    てデータ線に伝達することを特徴とする請求項２乃至請
    求項９いずれか一項に記載の半導体集積回路装置。
11. 【請求項１１】 前記メモリセルアレイは、前記メモリ
    セルを複数含むユニットセルがマトリクス状に配置され
    てなることを特徴とする請求項１乃至請求項１０いずれ
    か一項に記載の半導体集積回路装置。
12. 【請求項１２】 前記ユニットセルは、前記メモリセル
    が互いに直列に接続されたＮＡＮＤセルであり、 前記第１の読み出しモードにおける非選択メモリセルの
    ゲート電極に与える導通電位を、前記半導体基体および
    前記ソース領域をそれぞれ０Ｖにバイアスし、選択セル
    のゲート電極を読み出し電位としてデータを読み出す読
    み出しモードの時の導通電位に対して前記所定電位に見
    合った分上げる回路を、さらに具備することを特徴とす
    る請求項１１に記載の半導体集積回路装置。
13. 【請求項１３】 電荷蓄積層を有するメモリセルが形成
    された第１導電型の半導体基体を消去電位とし、前記電
    荷蓄積層から電子を前記基体に放出させる第１の工程
    と、 前記半導体基体の電位および前記メモリセルのソースの
    電位をそれぞれ、通常読み出し時とは異なった電位と
    し、前記メモリセルのゲートに通常読み出し時に与える
    読み出し電位と実質的に同じ電位を与えて、前記電子を
    放出した後のメモリセルからデータを読み出す第２の工
    程と、 前記読み出したデータが期待するデータと合致するか否
    かを判断し、合致した時には消去モードを終了し、合致
    しなかった時には前記第１の工程および前記第２の工程
    を、合致するまで繰り返すことを特徴とする不揮発性半
    導体メモリの消去ベリファイ方法。