JP2006139895A - Ｎａｎｄ型フラッシュメモリ素子の消去検証方法及びそのｎａｎｄ型フラッシュメモリ素子 - Google Patents

Ｎａｎｄ型フラッシュメモリ素子の消去検証方法及びそのｎａｎｄ型フラッシュメモリ素子 Download PDF

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Abstract

【課題】
ＮＡＮＤフラッシュメモリ素子において、フローティングゲートに充填された電子の量が変化することなく、したがって、消去セルの基本しきい値電圧が変化することなく、動作モードでのみセルのしきい値電圧を増加させて安定して消去セルのしきい値電圧を検証できるようにする。
【解決手段】
互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子の消去検証するに際して、前記ワードラインに０Ｖを印加し、前記ビットラインと前記最終のメモリセルのソース端にそれぞれポジティブ電圧を印加して、消去検証動作を行う。
【選択図】図１

Description

この発明は、ＮＡＮＤ型フラッシュメモリ素子の消去検証方法及びそのＮＡＮＤ型フラッシュメモリ素子に関し、特に、フローティングゲートに充填された電子の量が変動することなく、消去セルのしきい値電圧を増加させて安定して消去セルのしきい値電圧を検証することが可能なＮＡＮＤ型フラッシュメモリ素子の消去検証方法及びそのＮＡＮＤ型フラッシュメモリ素子に関する。
最近は、電気的にプログラムと消去が可能で、かつ一定の周期でデータを再作成するリフレッシュ動作が不要なフラッシュメモリ素子の需要が増加している。そして、多くのデータを格納することが可能な大容量メモリ素子の開発のために、メモリ素子の高集積化技術に対する研究が活発に行われている。ここで、プログラムとはデータをメモリセルに書き込む動作をいい、消去とはメモリセルに書き込まれたデータを消去する動作をいう。
メモリ素子の高集積化のために、複数のメモリセルが直列に接続され（すなわち、隣接するセル同士が順次ドレイン／ソースを互い共有し）て１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。この種のＮＡＮＤ型フラッシュメモリ素子をプログラムしまたは消去するには、ＦＮトンネリング方式を用いてフローティングゲートに対して電子を注入しまたは放出しながらメモリセルのしきい値電圧Ｖｔを制御することにより行われる。
ＮＡＮＤ型フラッシュメモリ素子では、メモリセルの信頼性(reliability)の確保が重要な問題である。特に、メモリセルのデータ保持(data retention)特性が重要な問題として着目され始めている。ところで、前述したように、ＮＡＮＤ型フラッシュメモリ素子は、ＦＮトンネリング方式を用いてプログラム動作及び消去動作が行われるが、そのような反復的なＦＮトンネリング過程においてメモリセルのトンネル酸化膜内に電子がトラップされ、溜まっていく。それにより、メモリセルのしきい値電圧Ｖｔがずれ(shift)て、データ読出しの際に、元々データセルに格納されていたデータを認識し間違う場合が発生する。すなわち、メモリセルの信頼性が低下するという問題をもたらす。
メモリセルのしきい値電圧のずれは、サイクリング(cycling)による反復的なＦＮトンネリング過程によりトンネル酸化膜内にトラップされる電子によって発生する。ここで、サイクリングとは、プログラム動作と消去動作を繰り返し行う過程をいう。メモリセルのしきい値電圧のずれを防止するために、プログラム動作及び消去動作の際にバイアス条件（すなわち、バイアス電圧）を制御して消去電圧を検証(verify)電圧以下に十分減少させる方法が提案されている。しかし、この方法は、バイアス電圧の増加分だけしきい値電圧も増加して、しきい値電圧がずれるという問題が依然として発生する。メモリセルのしきい値電圧のずれを防止するための他の方法としては、トンネル酸化膜の厚さを減少させてＦＮトンネリングの際にトラップされる電子の量を減少させる案が提示されている。ところが、トンネル酸化膜の厚さを減少させるやり方は、根本的なデータ保持特性問題または読出し障害(read disturbance)問題の影響で、その限界がある。
一方、メモリセルのしきい値電圧のずれを減少させることに先立って、メモリセルのしきい値電圧のずれをモニタリングすることも重要な課題である。一般に、図９に示すように、プログラム状態ではメモリセルのしきい値電圧がポジティブとなり、消去状態ではメモリセルのしきい値電圧がネガティブとなる。ところが、現在、ネガティブに存在するメモリセルのしきい値電圧をモニタリングすることは殆ど不可能である。これは、ＮＡＮＤ型フラッシュメモリ素子において、ワードラインバイアス電圧Ｖｗｌとしてネガティブ電圧は使用されないためである。現在、ＮＡＮＤ型フラッシュメモリ素子で使用可能な最低のワードラインバイアス電圧Ｖｗｌは０Ｖである。
したがって、消去動作後、消去検証動作の際にメモリセルのしきい値電圧が０Ｖより低ければ、そのメモリセルは、消去が安定して行われて消去されたセル（以下、「消去セル」という）であると判定されることになる。このように、消去検証動作の際に０Ｖより低いしきい値電圧を有する全てのセルが、いずれも消去セルであると判定されるため、図９に示すように、−２Ｖのしきい値電圧を有するメモリセルが消去セルであると判定されるのはもちろんのこと、図１０に示すように、しきい値電圧が−０．１Ｖのメモリセルも消去セルであると判断されることになる。
ここで、−２Ｖのしきい値電圧を有するメモリセルの場合には、大きい問題がないが、−０．１Ｖのしきい値電圧を有するメモリセルの場合には、問題が発生するおそれがある。それは、前述したように、消去セルのしきい値電圧が、隣接する別のセルのプログラム動作及び消去動作による影響、または該当セルの反復的なプログラム動作及び消去動作によるメモリセルの劣化(degradation)によって、ずれていくためである。これにより、０Ｖ近くのしきい値電圧を有する消去セルの場合には、容易に０Ｖ以上にしきい値電圧がずれることが起こり得る。すなわち、消去検証動作によって消去セルと判定されたセルであっても、いろいろな要因によって、しきい値電圧が０Ｖより高くなって、メモリ素子の特性が低下するという問題が発生する。
したがって、この発明は、そのような問題点を解決するために創案されたもので、その目的は、フローティングゲートに充填された電子の量が変動することなく（すなわち、消去セルの基本しきい値電圧がずれることなく）、動作モードでのみセルのしきい値電圧を増加させて安定して消去セルのしきい値電圧を検証することが可能なＮＡＮＤ型フラッシュメモリ素子の消去検証方法及びそのＮＡＮＤ型フラッシュメモリ素子を提供することにある。
上記目的を達成するため、この発明のある側面によれば、互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子の消去検証方法において、前記ワードラインに０Ｖを印加し、前記ビットラインと前記最終のメモリセルのソース端にそれぞれポジティブ電圧を印加して消去検証動作を行う、ＮＡＮＤ型フラッシュメモリ素子の消去検証方法が提供される。
また、上記目的を達成するため、この発明の他の側面によれば、互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子であってさらに、前記メモリセルの消去検証動作の際に消去検証信号に応じて前記第二トランジスタのソース端にポジティブ電圧を伝達する第三トランジスタと、前記メモリセルの読出し動作の際に読出し信号に応じて接地電圧を伝達する第四トランジスタとを備えてなる、ＮＡＮＤ型フラッシュメモリ素子が提供される。
また、上記目的を達成するため、この発明の別の側面によれば、互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子であって、さらに、前記メモリセルの消去検証動作の際に消去検証信号に応じて前記第二トランジスタのソース端に接地電圧を伝達する第三トランジスタと、前記第二トランジスタと前記第三トランジスタとの間に接続された抵抗と、前記メモリセルの読出し動作の際に読出し信号に応じて接地電圧を伝達する第四トランジスタとを備えてなる、ＮＡＮＤ型フラッシュメモリ素子が提供される。
この発明によれば、メモリセルの消去検証動作の際に、ソース電圧としてポジティブ電圧を印加してソース検証動作を行うことにより、いろいろの要因によって変動する消去セルのしきい値電圧の変動幅を考慮して、消去セルのネガティブしきい値電圧を安定して検証することができ、それにより後続のプログラム動作の際に干渉によって消去セルのしきい値電圧が変動する場合にも、記憶不良となるセルの数を減少させることができる。したがって、ＮＡＮＤ型フラッシュメモリ素子のメモリセルの特性を改善させることができる。
以下、添付図面を参照しながら、この発明の好適な実施例を説明する。なお、これらの実施例は、様々な形に変形できるものであり、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図１は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法を説明するための回路構成図であり、図２は、消去検証動作の際に印加される各バイアス電圧を示す動作タイミング波形図である。ここでは、説明の便宜上、１６個のメモリセルが１本のストリングを成すメモリセルアレイを一例として説明する。
図１及び図２を参照すると、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法は、消去検証動作の際にソース選択トランジスタＮ２のソース端に印加されるソース電圧Ｖｓｏｕと、ドレイン選択トランジスタＮ１のドレイン端に印加されるビットライン電圧Ｖｂｉｔとして、ポジティブ電圧を印加する。選択されたワードラインＷＬ０〜ＷＬ１５には、０Ｖを印加する。この際、ソース電圧Ｖｓｏｕは、ビットライン電圧Ｖｂｉｔより低い電圧を使用することが好ましい。一方、ＮＡＮＤ型フラッシュメモリ素子は、消去検証をブロック単位で行う。ここで、「選択されたワードライン」とは、ブロック単位で選択されたワードラインを指す。
消去検証動作の際に、ソース電圧Ｖｓｏｕとしてポジティブ電圧を印加すると、相対的にソース選択トランジスタＮ２を含むストリング内のエレクトロニックポテンシャル(electronic potential)よりソース選択トランジスタＮ２のソースのエレクトロニックポテンシャルが減少するので、ターンオンされるソース選択トランジスタＮ２のゲートバイアス電圧がそれだけ増加する。これにより、消去セルのしきい値電圧が増加する。
図３に示すように、消去セルのしきい値電圧は、ソース電圧Ｖｓｏｕを増加させるにつれて対数関数的に増加する。したがって、ソース電圧Ｖｓｏｕを増加させるほど、消去セルのしきい値電圧が増加して、それだけモニタリングが容易になる。すなわち、消去動作後、０Ｖ近くにネガティブしきい値電圧を有する消去セルの場合でも、この発明の好適な実施例に係る消去検証方法を用いて効果的に消去検証動作を行うことが可能である。これにより、種々の要因によってしきい値電圧がずれることを勘案し、消去検証動作を行うことができる。したがって、消去検証動作の際に検証マージンが増加する。このような消去検証動作を経て、消去不良となったセルに対して追加消去動作を行うことにより、安定したしきい値電圧を有する消去セルを得ることができる。そして、全体のメモリセル ＭＣ０〜ＭＣ１５の安定性を高めることができるため、素子の信頼性特性を向上させることができる。
一方、前述したように、ソース電圧Ｖｓｏｕは、ビットライン電圧Ｖｂｉｔより低い電圧でなければならないが、その理由は、トランジスタの動作特性上、ソース電圧Ｖｓｏｕがドレイン端に印加されるビットライン電圧Ｖｂｉｔより高い場合に電流が流れなくて動作しないためである。したがって、できる限りビットライン電圧Ｖｂｉｔを増加させておいて、ソース電圧Ｖｓｏｕを増加させることが好ましい。通常、消去検証動作の際に、ビットライン電圧Ｖｂｉｔは、０．５Ｖ〜１．５Ｖが使用されるが、この発明の好適な実施例では、ソース電圧Ｖｓｏｕを増加させるために、ビットライン電圧Ｖｂｉｔを１．５Ｖ〜３．０Ｖに増加させて印加することが好ましい。
以下、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法を実現することが可能なＮＡＮＤ型フラッシュメモリ素子について説明する。
図４は、この発明の第一実施例に係るＮＡＮＤ型フラッシュメモリ素子の構成を示す回路図であり、図５は、消去検証動作の際に印加される各バイアス電圧を示す動作タイミング波形図である。
図４及び図５を参照すると、この発明の第一実施例に係るＮＡＮＤ型フラッシュメモリ素子は、図１に示したストリング構造のメモリセルアレイに加えて、消去検証動作の際にイネーブル（低レベル）される消去検証信号ｅｒａｓｅ＿ｖｅｒｆｙ＿ｓｉｇによってターンオンされるＰＭＯＳトランジスタＰと、消去検証動作を除いた一般的な読出し動作の際にイネーブル（高レベル）される読出し信号ｒｅａｄ＿ｓｉｇによってターンオンされるＮＭＯＳトランジスタＮ３とを含んで構成されている。ＰＭＯＳトランジスタＰは、ソース選択トランジスタＮ２のソース端に接続され、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｆｙ＿ｓｉｇに応じて動作してポジティブ電圧Ｖｐｏｓをソース選択トランジスタＮ２のソース端に伝達する。ＮＭＯＳトランジスタＮ３は、同じくソース選択トランジスタＮ２のソース端に接続され、読出し信号ｒｅａｄ＿ｓｉｇに応じて動作して接地電圧Ｖｓｓをソース選択トランジスタＮ２のソース端に伝達する。
次に、このような構成を有するこの発明の第一実施例に係るＮＡＮＤ型フラッシュメモリ素子の動作特性について説明する。
消去検証動作の際に、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｆｙ＿ｓｉｇと読出し信号ｒｅａｄ＿ｓｉｇが低レベルで入力されてＰＭＯＳトランジスタＰがターンオンされ、ＮＭＯＳトランジスタＮ３がターンオフされる。これにより、ポジティブ電圧ＶｐｏｓがＰＭＯＳトランジスタＰを介してソース選択トランジスタＮ２のソース端に伝達される。すなわち、ソース電圧Ｖｓｏｕは、ポジティブ電圧Ｖｐｏｓになる。このような状態で、ドレイン選択ラインＤＳＬ及びソース選択ラインＳＳＬを介してポジティブ電圧（約４．５Ｖ）が印加され、ビットラインＢＬにポジティブビットライン電圧Ｖｂｉｔが印加され、選択されたワードラインＷＬ０〜ＷＬ１５に０Ｖが印加されると、消去検証動作が行われる。このように、消去検証動作の際には、ソース電圧Ｖｓｏｕとしてポジティブ電圧Ｖｐｏｓを使用することにより、消去セルのしきい値電圧を増加させることが可能であり、消去セルのしきい値電圧が増加した状態でモニタリングすることができるため、それだけ消去検証マージンを増加させることができる。
読出し動作の際、図示してはいないが、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｆｙ＿ｓｉｇと読み出し信号ｒｅａｄ＿ｓｉｇが高レベルで入力されてＰＭＯＳトランジスタＰがターンオフされ、ＮＭＯＳトランジスタＮ３がターンオンされる。これにより、接地電圧ＶｓｓがＮＭＯＳトランジスタＮ３を介してソース選択トランジスタＮ２のソース端に伝達される。すなわち、ソース電圧Ｖｓｏｕは、接地電圧Ｖｓｓになる。このような状態で、ドレイン選択ラインＤＳＬ及びソース選択ラインＳＳＬを介してポジティブ電圧（約４．５Ｖ）が印加され、ビットラインＢＬにポジティブビットライン電圧Ｖｂｉｔが印加され、選択されたワードライン（例えば、ＷＬ１）に０．５Ｖが印加され、選択されていないワードラインＷＬ０、ＷＬ２〜ＷＬ１５に４．５Ｖが印加されると、読出し動作が行われる。このように、一般的な読出し動作の際には、ソース選択トランジスタＮ２のソース端に接地電圧Ｖｓｓを印加させる。
図６は、この発明の第二実施例に係るＮＡＮＤ型フラッシュメモリ素子の構成を示す回路図であり、図７は、消去動作動作の際に印加される各バイアス電圧を示す動作タイミング波形図である。
図６及び図７を参照すると、この発明の第二実施例に係るＮＡＮＤ型フラッシュメモリ素子は、図１に示したストリング構造のメモリセルアレイに加えて、消去検証動作の際にイネーブル（高レベル）される消去検証信号ｅｒａｓｅ＿ｖｅｒｉｆｙ＿ｓｉｇによってターンオンされるＮＭＯＳトランジスタＮ３と、ＮＭＯＳトランジスタＮ３に直列接続された抵抗Ｒと、消去検証動作を除いた一般的な読出し動作の際にイネーブル（低レベル）される読出し信号ｒｅａｄ＿ｓｉｇによってターンオンされるＮＭＯＳトランジスタＮ４とを含んで構成されている。ＮＭＯＳトランジスタＮ３は、ソース選択トランジスタＮ２のソース端と抵抗Ｒとの間に直列接続され、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｇｙ＿ｓｉｇに応じて動作する。抵抗Ｒは、ＮＭＯＳトランジスタＮ３と接地電圧源Ｖｓｓとの間に接続される。ＮＭＯＳトランジスタＮ４は、ソース選択トランジスタＮ２のソース端に接続され、読出し信号ｒｅａｄ＿ｓｉｇに応じて動作して接地電圧Ｖｓｓをソース選択トランジスタＮ２のソース端に伝達する。
次に、このような構成を有するこの発明の第二実施例に係るＮＡＮＤ型フラッシュメモリ素子の動作特性について説明する。
消去検証動作の際、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｇｙ＿ｓｉｇが高レベルで入力され、読出し信号ｒｅａｄ＿ｓｉｇが低レベルで入力されて、ＮＭＯＳトランジスタＮ３がターンオンされ、ＮＭＯＳトランジスタＮ４は、ターンオフされる。これにより、抵抗Ｒには、接地電圧Ｖｓｓが印加される。すなわち、ＮＭＯＳトランジスタＮ３がターンオンされると、抵抗Ｒによってソース選択トランジスタＮ２のソース端に所定のポジティブ電圧が印加されたのと同様の効果を得る。このような状態で、ドレイン選択ラインＤＳＬ及びソース選択ラインＳＳＬを介してポジティブ電圧（約、４．５Ｖ）が印加され、ビットラインＢＬにポジティブビットライン電圧Ｖｂｉｔが印加され、選択されたワードラインＷＬ０〜ＷＬ１５に０Ｖが印加されると、消去検証動作が行われる。このように、消去検証動作の際には、抵抗Ｒを用いてソース選択トランジスタＮ２のソース端にポジティブ電圧を印加することにより、消去セルのしきい値電圧を増加させることが可能であり、消去セルのしきい値電圧が増加した状態でモニタリングすることができるため、それだけ消去検証マージンを増加させることができる。
読出し動作の際、図示してはいないが、消去検証信号ｅｒａｓｅ＿ｖｅｒｉｆｙ＿ｓｉｇが低レベルで入力され、読出し信号ｒｅａｄ＿ｓｉｇが高レベルで入力されて、ＮＭＯＳトランジスタＮ３がターンオフされ、ＮＭＯＳトランジスタＮ４がターンオンされる。これにより、接地電圧ＶｓｓがＮＭＯＳトランジスタＮ４を介してソース選択トランジスタＮ２のソース端に伝達される。すなわち、ソース電圧Ｖｓｏｕは、接地電圧Ｖｓｓになる。このような状態で、ドレイン選択ラインＤＳＬ及びソース選択ラインＳＳＬを介してポジティブ電圧（約４．５Ｖ）が印加され、ビットラインＢＬにポジティブビットライン電圧Ｖｂｉｔが印加され、選択されたワードライン（例えば、ＷＬ１）に０．５Ｖが印加され、選択されていないワードライン（ＷＬ０、ＷＬ２〜ＷＬ１５）に４．５Ｖが印加されると、読出し動作が行われる。このように、一般的な読出し動作の際にはソース選択トランジスタＮ２のソース端に接地電圧Ｖｓｓを印加させる。
次に、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法を適用した消去セルの特性について、図８を参照して説明する。図８は、消去検証動作の際にソース電圧Ｖｓｏｕとしてそれぞれポジティブ電圧と接地電圧０Ｖを使用した場合に、書込み干渉によって記憶記憶不良となったセルの数を示す統計グラフである。
図８に示すように、消去検証動作の際にソース電圧Ｖｓｏｕとしてポジティブ電圧を印加した場合、接地電圧を印加した場合より書込み干渉によって記憶記憶不良となるセルの数が著しく減少することが分かる。ここで、書込み干渉とは、プログラム動作の際に隣接して位置する消去セルのしきい値電圧に影響を与える現象をいう。
このように、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法によって検証された消去セルの場合、書込み干渉が発生するとしても、記憶記憶不良になるセルの数が小さい理由は、前述したように、消去検証動作の際に消去セルのしきい値電圧を増加させて消去検証動作を行うためである。すなわち、この発明では、後続の書込み干渉による消去セルのしきい値電圧の変化量を予め考慮して消去検証動作を行うため、後続のプログラム動作の際に干渉により消去セルのしきい値電圧が変化するとしても、書込み干渉によって記憶記憶不良となるセルの数を減少させることが可能である。
前述したこの発明の技術的思想は、好適な実施例で具体的に述べられたが、これら実施例は、この発明を説明するためのもので、制限するためのものではないことに注意すべきである。また、この発明は、当該分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解することができるであろう。
この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ素子の消去検証方法を説明するための回路構成図である。 図１のＮＡＮＤ型フラッシュメモリ素子の消去検証動作の際に印加されるバイアス電圧を示す動作タイミング波形図である。 ソース電圧Ｖｓｏｕに対する消去セルのしきい値電圧の変化の関係を示す電圧特性グラフである。 この発明の第一実施例に係るＮＡＮＤ型フラッシュメモリ素子の回路構成図である。 図４のＮＡＮＤ型フラッシュメモリ素子の消去検証動作の際に印加されるパイアス電圧を示す動作タイミング波形図である。 この発明の第二実施例に係るＮＡＮＤ型フラッシュメモリ素子の回路構成図である。 図６のＮＡＮＤ型フラッシュメモリ素子の消去検証動作の際に印加されるバイアス電圧を示す動作タイミング波形図である。 消去検証動作の際にソース電圧Ｖｓｏｕとしてそれぞれポジティブ電圧と接地電圧０Ｖを使用した場合に、書込み干渉によって記憶記憶不良となったセルの数を示す統計グラフである。 ＮＡＮＤ型フラッシュメモリ素子において、消去セルとプログラムセルについて、ワードラインバイアス電圧により判断される各しきい値電圧の範囲を示すグラフである。 ＮＡＮＤ型フラッシュメモリ素子において、消去セルとプログラムセルについて、トラップされた電子の影響でしきい値電圧がずれた場合に、ワードラインバイアス電圧により判断される各しきい値電圧の範囲を示すグラフである。
符号の説明
ＤＳＬ … ドレイン選択ライン
ＳＳＬ … ソース選択ライン
ＷＬ０〜ＷＬ１５ … ワードライン
Ｎ１〜Ｎ４ … ＮＭＯＳトランジスタ
Ｐ … ＰＭＯＳトランジスタ
ＭＣ０〜ＭＣ１５ … メモリセル

Claims (12)

  1. 互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子の消去検証方法であって、
    前記ワードラインに０Ｖを印加し、前記ビットラインと前記最終のメモリセルのソース端にそれぞれポジティブ電圧を印加して消去検証動作を行うことを特徴とするＮＡＮＤ型フラッシュメモリ素子の消去検証方法。
  2. 請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去検証方法において、
    前記最終のメモリセルのソース端に印加されるポジティブ電圧は、前記ビットラインに印加されるポジティブ電圧より低い
    ことを特徴とする方法。
  3. 請求項１または２に記載のＮＡＮＤ型フラッシュメモリ素子の消去検証方法において、
    前記ビットラインに印加されるポジティブ電圧は、０．５Ｖ〜１．５Ｖまたは１．５Ｖ〜３．０Ｖである
    ことを特徴とする方法。
  4. 請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去検証方法において、
    前記消去検証動作の際に、前記第１トランジスタ及び前記第２トランジスタのゲート端にそれぞれポジティブ電圧が印加される
    ことを特徴とする方法。
  5. 互いに直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最後のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子であって、
    さらに、前記メモリセルの消去検証動作の際に消去検証信号に応じて前記第二トランジスタのソース端にポジティブ電圧を伝達する第三トランジスタと、
    前記メモリセルの読出し動作の際に読出し信号に応じて接地電圧を伝達する第四トランジスタと
    を備えてなるＮＡＮＤ型フラッシュメモリ素子。
  6. 請求項５に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記ポジティブ電圧は、前記ビットラインに供給されるビットライン電圧より低い電圧である
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
  7. 請求項６に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記ビットライン電圧は、０．５Ｖ〜１．５Ｖまたは１．５Ｖ〜３．０Ｖである
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
  8. 請求項５に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記第三トランジスタは、ＰＭＯＳトランジスタである
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
  9. 請求項５に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記第四トランジスタは、ＮＭＯＳトランジスタである
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
  10. 互い直列に接続され、個々にワードラインによって選択される複数のメモリセルと、前記複数のメモリセルのうち最初のメモリセルに接続され、ビットラインと前記最初のメモリセルを接続させる第一トランジスタと、前記複数のメモリセルのうち最終のメモリセルのソース端に接続された第二トランジスタとを含んでなるＮＡＮＤ型フラッシュメモリ素子であって、
    さらに、前記メモリセルの消去検証動作の際に消去検証信号に応じて前記第二トランジスタのソース端に接地電圧を伝達する第三トランジスタと、
    前記第二トランジスタと前記第三トランジスタとの間に接続された抵抗と、
    前記メモリセルの読出し動作の際に読出し信号に応じて接地電圧を伝達する第四トランジスタと
    を備えてなるＮＡＮＤ型フラッシュメモリ素子。
  11. 請求項１０に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記第三トランジスタは、ＮＭＯＳトランジスタである
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
  12. 請求項１０に記載のＮＡＮＤ型フラッシュメモリ素子において、
    前記第四トランジスタは、ＮＭＯＳトランジスタである
    ことを特徴とするＮＡＮＤ型フラッシュメモリ素子。
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