JP2000268585A - 不揮発性半導体記憶装置およびその消去ベリファイ方法 - Google Patents
不揮発性半導体記憶装置およびその消去ベリファイ方法Info
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Abstract
(57)【要約】
【課題】 消去ベリファイ動作時に、データ消去後のメ
モリセルを所望のしきい値電圧にするために必要なメモ
リセルのしきい値電圧の判定を、書き込みベリファイ動
作時にメモリセルのしきい値電圧を判定する際に用いる
判定電流と同一の判定電流で行うことができる不揮発性
半導体記憶装置およびその消去ベリファイ方法を提供す
る。 【解決手段】 ｐウェル１３中にメモリセルアレイ１が
設けられたＮＡＮＤ型フラッシュメモリにおいて、消去
状態のメモリセルのしきい値電圧を判定する消去ベリフ
ァイ動作時に、ｎ+ 型拡散層からなるソース線ＳＬに正
の電圧を印加するか、または、ｐウェル１３に負の電圧
を印加する。これにより、ＭＯＳＦＥＴの基板バイアス
効果を利用して見かけ上のメモリセルのしきい値電圧を
上昇させることでセル電流を低減し、消去ベリファイ動
作時のメモリセルのしきい値電圧の判定を、書き込みベ
リファイ動作時と同一の判定電流で行う。
モリセルを所望のしきい値電圧にするために必要なメモ
リセルのしきい値電圧の判定を、書き込みベリファイ動
作時にメモリセルのしきい値電圧を判定する際に用いる
判定電流と同一の判定電流で行うことができる不揮発性
半導体記憶装置およびその消去ベリファイ方法を提供す
る。 【解決手段】 ｐウェル１３中にメモリセルアレイ１が
設けられたＮＡＮＤ型フラッシュメモリにおいて、消去
状態のメモリセルのしきい値電圧を判定する消去ベリフ
ァイ動作時に、ｎ+ 型拡散層からなるソース線ＳＬに正
の電圧を印加するか、または、ｐウェル１３に負の電圧
を印加する。これにより、ＭＯＳＦＥＴの基板バイアス
効果を利用して見かけ上のメモリセルのしきい値電圧を
上昇させることでセル電流を低減し、消去ベリファイ動
作時のメモリセルのしきい値電圧の判定を、書き込みベ
リファイ動作時と同一の判定電流で行う。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその消去ベリファイ方法に関し、特に、
ローカルセルフブースト法を用いて多値並列書き込みを
行うようにした多値型のＮＡＮＤ型フラッシュメモリに
適用して好適なものである。
記憶装置およびその消去ベリファイ方法に関し、特に、
ローカルセルフブースト法を用いて多値並列書き込みを
行うようにした多値型のＮＡＮＤ型フラッシュメモリに
適用して好適なものである。
【０００２】
【従来の技術】近年、各種記録装置やハードディスク装
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ
型とに分けられる。
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ
型とに分けられる。
【０００３】ＮＯＲ型フラッシュメモリは、各々のメモ
リセルがビット線に接続されており、サイズおよびコス
ト面で不利であるがランダムアクセスが可能とされてい
る。一方、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤス
トリングと称される直列接続された所定メモリセル毎に
選択トランジスタを介してビット線と接続されている。
リセルがビット線に接続されており、サイズおよびコス
ト面で不利であるがランダムアクセスが可能とされてい
る。一方、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤス
トリングと称される直列接続された所定メモリセル毎に
選択トランジスタを介してビット線と接続されている。
【０００４】図１３に、ＮＡＮＤ型フラッシュメモリの
メモリセルアレイの等価回路を示す。図１３に示すよう
に、ＮＡＮＤストリングは、例えば、選択トランジスタ
ＤＳと、１６個のメモリセルＭ1 〜Ｍ16と、選択トラン
ジスタＳＳとにより構成されている。このＮＡＮＤスト
リングにおいては、メモリセルＭ1 〜Ｍ16が直列に接続
されている。そして、メモリセルＭ1 のドレインが選択
トランジスタＤＳを介してビット線ＢＬと接続されてい
ると共に、メモリセルＭ16のソースが選択トランジスタ
ＳＳを介してソース線ＳＬと接続されている。メモリセ
ルＭ1 〜Ｍ16は、スタックゲート型のｎチャネルＭＯＳ
トランジスタからなり、選択トランジスタＤＳおよび選
択トランジスタＳＳはｎチャネルＭＯＳトランジスタか
らなる。これらのメモリセルＭ1 〜Ｍ16、選択トランジ
スタＤＳおよび選択トランジスタＳＳのうち、チャネル
長方向に互いに隣接するもの同士は、ソース領域または
ドレイン領域となるｎ+ 型拡散層を共有している。ま
た、選択トランジスタＳＳのソース領域となるｎ+ 型拡
散層はチャネル幅方向に延在しており、ソース線ＳＬを
構成している。これらのメモリセルＭ1 〜Ｍ16、選択ト
ランジスタＤＳおよび選択トランジスタＳＳは、例え
ば、Ｓｉ基板に設けられたｐウェル１０１中に形成され
る。
メモリセルアレイの等価回路を示す。図１３に示すよう
に、ＮＡＮＤストリングは、例えば、選択トランジスタ
ＤＳと、１６個のメモリセルＭ1 〜Ｍ16と、選択トラン
ジスタＳＳとにより構成されている。このＮＡＮＤスト
リングにおいては、メモリセルＭ1 〜Ｍ16が直列に接続
されている。そして、メモリセルＭ1 のドレインが選択
トランジスタＤＳを介してビット線ＢＬと接続されてい
ると共に、メモリセルＭ16のソースが選択トランジスタ
ＳＳを介してソース線ＳＬと接続されている。メモリセ
ルＭ1 〜Ｍ16は、スタックゲート型のｎチャネルＭＯＳ
トランジスタからなり、選択トランジスタＤＳおよび選
択トランジスタＳＳはｎチャネルＭＯＳトランジスタか
らなる。これらのメモリセルＭ1 〜Ｍ16、選択トランジ
スタＤＳおよび選択トランジスタＳＳのうち、チャネル
長方向に互いに隣接するもの同士は、ソース領域または
ドレイン領域となるｎ+ 型拡散層を共有している。ま
た、選択トランジスタＳＳのソース領域となるｎ+ 型拡
散層はチャネル幅方向に延在しており、ソース線ＳＬを
構成している。これらのメモリセルＭ1 〜Ｍ16、選択ト
ランジスタＤＳおよび選択トランジスタＳＳは、例え
ば、Ｓｉ基板に設けられたｐウェル１０１中に形成され
る。
【０００５】ＮＡＮＤストリングを構成するメモリセル
Ｍ1 〜Ｍ16のコントロールゲートは、それぞれワード線
ＷＬ１〜ＷＬ１６と接続されている。また、選択トラン
ジスタＤＳのゲートは選択ゲート線ＤＳＧと接続され、
選択トランジスタＳＳのゲートは選択ゲート線ＳＳＧと
接続されている。
Ｍ1 〜Ｍ16のコントロールゲートは、それぞれワード線
ＷＬ１〜ＷＬ１６と接続されている。また、選択トラン
ジスタＤＳのゲートは選択ゲート線ＤＳＧと接続され、
選択トランジスタＳＳのゲートは選択ゲート線ＳＳＧと
接続されている。
【０００６】ＮＡＮＤ型フラッシュメモリのメモリセル
アレイは、上述のように構成されたＮＡＮＤストリング
が行方向および列方向にマトリクス状に配列されて構成
されている。このメモリセルアレイは、複数の行ブロッ
ク（以下、単にブロックと称する）に分割されている。
各ブロック内においては、行方向に、ワード線および選
択ゲート線を共有する所定数のＮＡＮＤストリングが並
列に配列されている。このブロックは、メモリセルに記
憶されたデータを消去する際の消去単位となっている。
アレイは、上述のように構成されたＮＡＮＤストリング
が行方向および列方向にマトリクス状に配列されて構成
されている。このメモリセルアレイは、複数の行ブロッ
ク（以下、単にブロックと称する）に分割されている。
各ブロック内においては、行方向に、ワード線および選
択ゲート線を共有する所定数のＮＡＮＤストリングが並
列に配列されている。このブロックは、メモリセルに記
憶されたデータを消去する際の消去単位となっている。
【０００７】このように、ＮＡＮＤ型フラッシュメモリ
においては、直列接続された所定数のメモリセルからな
るＮＡＮＤストリング毎にビット線と接続されているこ
とにより、ＮＯＲ型フラッシュメモリに比べてビット当
たりの占有面積が小さく、記憶容量の大容量化に適して
いるという特徴がある。さらに、近年では、フラッシュ
メモリチップの集積度の向上に加えて、記憶方式に関し
ても１つのメモリセルに複数ビットの情報を蓄えるよう
にした、いわゆる多値記憶方式が開発されており、ＮＡ
ＮＤ型フラッシュメモリの記憶容量は益々大容量化され
ている。
においては、直列接続された所定数のメモリセルからな
るＮＡＮＤストリング毎にビット線と接続されているこ
とにより、ＮＯＲ型フラッシュメモリに比べてビット当
たりの占有面積が小さく、記憶容量の大容量化に適して
いるという特徴がある。さらに、近年では、フラッシュ
メモリチップの集積度の向上に加えて、記憶方式に関し
ても１つのメモリセルに複数ビットの情報を蓄えるよう
にした、いわゆる多値記憶方式が開発されており、ＮＡ
ＮＤ型フラッシュメモリの記憶容量は益々大容量化され
ている。
【０００８】図１４は、１つのメモリセルに２ビットか
らなり４値をとるデータを記憶することが可能な４値型
のＮＡＮＤ型フラッシュメモリにおける、メモリセルの
しきい値電圧の分布と記憶データ内容との対応関係を示
す。
らなり４値をとるデータを記憶することが可能な４値型
のＮＡＮＤ型フラッシュメモリにおける、メモリセルの
しきい値電圧の分布と記憶データ内容との対応関係を示
す。
【０００９】この場合、図１４に示すように、メモリセ
ルのしきい値電圧Ｖthは、データ”００”、”０
１”、”１０”、”１１”に対応した４状態をとる。す
なわち、図１４において、分布Ａはデータ”００”が書
き込まれて第３の正のしきい値電圧のプログラム状態と
されるメモリセルの分布であり、分布Ｂはデータ”０
１”が書き込まれて第２の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Ｃはデー
タ”１０”が書き込まれて第１の正のしきい値電圧のプ
ログラム状態とされるメモリセルの分布である。また、
分布Ｄはデータ”１１”が書き込まれて負のしきい値電
圧の消去状態とされるメモリセルの分布である。なお、
図１４においては、書き込みベリファイ動作時の各プロ
グラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,
ＶVF3 で示され、読み出し動作時の各プログラム状態に
対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3 で示さ
れている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞
ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
ルのしきい値電圧Ｖthは、データ”００”、”０
１”、”１０”、”１１”に対応した４状態をとる。す
なわち、図１４において、分布Ａはデータ”００”が書
き込まれて第３の正のしきい値電圧のプログラム状態と
されるメモリセルの分布であり、分布Ｂはデータ”０
１”が書き込まれて第２の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Ｃはデー
タ”１０”が書き込まれて第１の正のしきい値電圧のプ
ログラム状態とされるメモリセルの分布である。また、
分布Ｄはデータ”１１”が書き込まれて負のしきい値電
圧の消去状態とされるメモリセルの分布である。なお、
図１４においては、書き込みベリファイ動作時の各プロ
グラム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,
ＶVF3 で示され、読み出し動作時の各プログラム状態に
対応する選択ワード線電圧がＶRD1,ＶRD2,ＶRD3 で示さ
れている。その大小関係は、ＶVF3 ＞ＶRD3 ＞ＶVF2 ＞
ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１０】また、図１５は、１つのメモリセルに３ビ
ットからなり８値をとるデータを記憶することが可能な
８値型のＮＡＮＤ型フラッシュメモリにおける、メモリ
セルのしきい値電圧の分布と記憶データ内容との対応関
係を示す。
ットからなり８値をとるデータを記憶することが可能な
８値型のＮＡＮＤ型フラッシュメモリにおける、メモリ
セルのしきい値電圧の分布と記憶データ内容との対応関
係を示す。
【００１１】この場合、図１５に示すように、メモリセ
ルのしきい値電圧Ｖthは、データ”０００”、”００
１”、”０１０”、”０１１”、”１００”、”１０
１”、”１１０”、”１１１”に対応した８状態をと
る。すなわち、図１５において、分布Ａはデータ”００
０”が書き込まれて第７の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Ｂはデー
タ”００１”が書き込まれて第６の正のしきい値電圧の
プログラム状態とされるメモリセルの分布であり、分布
Ｃはデータ”０１０”が書き込まれて第５の正のしきい
値電圧のプログラム状態とされるメモリセルの分布であ
り、分布Ｄはデータ”０１１”が書き込まれて第４の正
のしきい値電圧のプログラム状態とされるメモリセルの
分布であり、分布Ｅはデータ”１００”が書き込まれて
第３の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Ｆはデータ”１０１”が書き
込まれて第２の正のしきい値電圧のプログラム状態とさ
れるメモリセルの分布であり、分布Ｇはデータ”１１
０”が書き込まれて第１の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布である。また、分布Ｈ
はデータ”１１１”が書き込まれて負のしきい値電圧の
消去状態とされるメモリセルの分布である。なお、図１
５においては、書き込みベリファイ動作時の各プログラ
ム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF
3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 で示され、読み出し動作時
の各プログラム状態に対応する選択ワード線電圧がＶRD
1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 で示されてい
る。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6
＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞
ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
ルのしきい値電圧Ｖthは、データ”０００”、”００
１”、”０１０”、”０１１”、”１００”、”１０
１”、”１１０”、”１１１”に対応した８状態をと
る。すなわち、図１５において、分布Ａはデータ”００
０”が書き込まれて第７の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布であり、分布Ｂはデー
タ”００１”が書き込まれて第６の正のしきい値電圧の
プログラム状態とされるメモリセルの分布であり、分布
Ｃはデータ”０１０”が書き込まれて第５の正のしきい
値電圧のプログラム状態とされるメモリセルの分布であ
り、分布Ｄはデータ”０１１”が書き込まれて第４の正
のしきい値電圧のプログラム状態とされるメモリセルの
分布であり、分布Ｅはデータ”１００”が書き込まれて
第３の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Ｆはデータ”１０１”が書き
込まれて第２の正のしきい値電圧のプログラム状態とさ
れるメモリセルの分布であり、分布Ｇはデータ”１１
０”が書き込まれて第１の正のしきい値電圧のプログラ
ム状態とされるメモリセルの分布である。また、分布Ｈ
はデータ”１１１”が書き込まれて負のしきい値電圧の
消去状態とされるメモリセルの分布である。なお、図１
５においては、書き込みベリファイ動作時の各プログラ
ム状態に対応する選択ワード線電圧がＶVF1,ＶVF2,ＶVF
3,ＶVF4,ＶVF5,ＶVF6,ＶVF7 で示され、読み出し動作時
の各プログラム状態に対応する選択ワード線電圧がＶRD
1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 で示されてい
る。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD6
＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3 ＞
ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 である。
【００１２】多値型のＮＡＮＤ型フラッシュメモリにお
いては、上述のようなメモリセルのしきい値電圧と記憶
データとの対応関係に基づいて、データの書き込みおよ
び読み出しがなされる。
いては、上述のようなメモリセルのしきい値電圧と記憶
データとの対応関係に基づいて、データの書き込みおよ
び読み出しがなされる。
【００１３】このような多値型のＮＡＮＤ型フラッシュ
メモリにおいては、メモリセルにデータを書き込む際
に、その書き込み速度向上のため、ビット線に書き込み
データに応じた複数レベルの電圧を与えて多値データを
同時に書き込む、いわゆる多値並列書き込み方式が用い
られる。
メモリにおいては、メモリセルにデータを書き込む際
に、その書き込み速度向上のため、ビット線に書き込み
データに応じた複数レベルの電圧を与えて多値データを
同時に書き込む、いわゆる多値並列書き込み方式が用い
られる。
【００１４】また、１つのメモリセルが複数のプログラ
ム状態を有する多値型のＮＡＮＤ型フラッシュメモリで
は、書き込み時のディスターブによる誤動作を防ぐ必要
がある。これを実現する手法として、例えば、セルフブ
ースト（Self Boost）法やローカルセルフブースト（Lo
cal Self Boost）法が知られている。これらのセルフブ
ースト法やローカルセルフブースト法は、書き込み対象
のワード線（選択ワード線）上に存在する非書き込みセ
ルのフローティングゲートへの電子注入を防ぐために、
その非書き込みセルが含まれるＮＡＮＤストリングを選
択トランジスタの働きによりビット線から切り離し、非
書き込みセルのチャネル電位をワード線との容量結合に
よって所定の書き込み禁止電位に昇圧させ、これによっ
て、非書き込みセルへの書き込みを行わないようにする
方法である。
ム状態を有する多値型のＮＡＮＤ型フラッシュメモリで
は、書き込み時のディスターブによる誤動作を防ぐ必要
がある。これを実現する手法として、例えば、セルフブ
ースト（Self Boost）法やローカルセルフブースト（Lo
cal Self Boost）法が知られている。これらのセルフブ
ースト法やローカルセルフブースト法は、書き込み対象
のワード線（選択ワード線）上に存在する非書き込みセ
ルのフローティングゲートへの電子注入を防ぐために、
その非書き込みセルが含まれるＮＡＮＤストリングを選
択トランジスタの働きによりビット線から切り離し、非
書き込みセルのチャネル電位をワード線との容量結合に
よって所定の書き込み禁止電位に昇圧させ、これによっ
て、非書き込みセルへの書き込みを行わないようにする
方法である。
【００１５】このとき、セルフブースト法やローカルセ
ルフブースト法では、ビット線側の選択ゲート線（図１
３における選択ゲート線ＤＳＧ）はＶccレベルに設定さ
れるため、ビット線を介してＮＡＮＤストリング中のメ
モリセルのチャネルに供給できる電圧は、ビット線側の
選択トランジスタ（図１３における選択トランジスタＤ
Ｓ）によってＶcc−ＶthDSに制限される（ただし、Ｖth
DSはビット線側の選択トランジスタのしきい値電圧）。
このため、書き込み時にビット線に印加できる電圧の上
限は、Ｖcc−ＶthDSからマージンを見た電圧、例えば
１．５Ｖ程度となる。
ルフブースト法では、ビット線側の選択ゲート線（図１
３における選択ゲート線ＤＳＧ）はＶccレベルに設定さ
れるため、ビット線を介してＮＡＮＤストリング中のメ
モリセルのチャネルに供給できる電圧は、ビット線側の
選択トランジスタ（図１３における選択トランジスタＤ
Ｓ）によってＶcc−ＶthDSに制限される（ただし、Ｖth
DSはビット線側の選択トランジスタのしきい値電圧）。
このため、書き込み時にビット線に印加できる電圧の上
限は、Ｖcc−ＶthDSからマージンを見た電圧、例えば
１．５Ｖ程度となる。
【００１６】多値並列書き込みを行う場合は、上述の点
を考慮して、書き込みデータに応じたビット線電圧が設
定される。具体的には、４値型のＮＡＮＤ型フラッシュ
メモリにおいては、例えば、書き込みデータが”００”
の場合のビット線電圧は０Ｖ、書き込みデータが”０
１”の場合のビット線電圧は１．２Ｖ、書き込みデータ
が”１０”の場合のビット線電圧は１．４Ｖ、書き込み
データが”１１”の場合のビット線電圧はＶccレベル
（Ｖccは電源電圧）といった具合に、書き込みデータに
応じてビット線電圧が設定される。また、８値型のＮＡ
ＮＤ型フラッシュメモリにおいては、例えば、書き込み
データが”００ｘ”（ｘ：０または１）の場合のビット
線電圧は０Ｖ、書き込みデータが”０１ｘ”（ｘ：０ま
たは１）の場合のビット線電圧は１．２Ｖ、書き込みデ
ータが”１０ｘ”（ｘ：０または１）の場合のビット線
電圧は１．４Ｖ、書き込みデータが”１１０”の場合の
ビット線電圧は１．４Ｖ、書き込みデータが”１１１”
（データ非書き込み）の場合のビット線電圧はＶccとい
った具合に、書き込みデータに応じてビット線電圧が設
定される。
を考慮して、書き込みデータに応じたビット線電圧が設
定される。具体的には、４値型のＮＡＮＤ型フラッシュ
メモリにおいては、例えば、書き込みデータが”００”
の場合のビット線電圧は０Ｖ、書き込みデータが”０
１”の場合のビット線電圧は１．２Ｖ、書き込みデータ
が”１０”の場合のビット線電圧は１．４Ｖ、書き込み
データが”１１”の場合のビット線電圧はＶccレベル
（Ｖccは電源電圧）といった具合に、書き込みデータに
応じてビット線電圧が設定される。また、８値型のＮＡ
ＮＤ型フラッシュメモリにおいては、例えば、書き込み
データが”００ｘ”（ｘ：０または１）の場合のビット
線電圧は０Ｖ、書き込みデータが”０１ｘ”（ｘ：０ま
たは１）の場合のビット線電圧は１．２Ｖ、書き込みデ
ータが”１０ｘ”（ｘ：０または１）の場合のビット線
電圧は１．４Ｖ、書き込みデータが”１１０”の場合の
ビット線電圧は１．４Ｖ、書き込みデータが”１１１”
（データ非書き込み）の場合のビット線電圧はＶccとい
った具合に、書き込みデータに応じてビット線電圧が設
定される。
【００１７】以下に、特開平８−２７９２９７号公報に
開示されているローカルセルフブースト法の動作原理に
ついて具体的に説明する。図１６は、このローカルセル
フブースト法の動作原理の説明に用いるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイの等価回路図である。
なお、図１６において、ＮＡＮＤストリングＡ１，Ａ２
は、メモリセルアレイの同一ブロック内に配列されたも
のであり、それぞれ図１３に示すＮＡＮＤストリングと
同様に構成されている。ここでは、ワード線ＷＬ１〜Ｗ
Ｌ１６のうちワード線ＷＬ６を選択ワード線とし、この
ワード線ＷＬ６上のメモリセルにページ単位で多値デー
タを同時に書き込み、この際、ワード線ＷＬ６上の選択
メモリセルのうち、ビット線ＢＬ１と接続されるＮＡＮ
ＤストリングＡ１中の選択メモリセルＭ6-1 に所定のデ
ータを書き込むようにし、ビット線ＢＬ２と接続される
ＮＡＮＤストリングＡ２中の選択メモリセルＭ6-2 には
データの書き込みを行わないものとして説明する。
開示されているローカルセルフブースト法の動作原理に
ついて具体的に説明する。図１６は、このローカルセル
フブースト法の動作原理の説明に用いるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイの等価回路図である。
なお、図１６において、ＮＡＮＤストリングＡ１，Ａ２
は、メモリセルアレイの同一ブロック内に配列されたも
のであり、それぞれ図１３に示すＮＡＮＤストリングと
同様に構成されている。ここでは、ワード線ＷＬ１〜Ｗ
Ｌ１６のうちワード線ＷＬ６を選択ワード線とし、この
ワード線ＷＬ６上のメモリセルにページ単位で多値デー
タを同時に書き込み、この際、ワード線ＷＬ６上の選択
メモリセルのうち、ビット線ＢＬ１と接続されるＮＡＮ
ＤストリングＡ１中の選択メモリセルＭ6-1 に所定のデ
ータを書き込むようにし、ビット線ＢＬ２と接続される
ＮＡＮＤストリングＡ２中の選択メモリセルＭ6-2 には
データの書き込みを行わないものとして説明する。
【００１８】図１６に示すように、ローカルセルフブー
スト法を用いて選択されたメモリセルにデータを書き込
む場合は、ビット線ＢＬ１，ＢＬ２に書き込みデータに
応じたビット線電圧が印加される。このとき、データ書
き込み側のビット線ＢＬ１には０〜１．４Ｖが印加さ
れ、データ非書き込み側のビット線ＢＬ２にはＶccが印
加される。そして、選択ワード線であるワード線ＷＬ６
に所定のプログラム電圧ＶPGM （例えば１８Ｖ程度）が
印加される。このとき、セルフブースト法においては、
全ての非選択ワード線に書き込みパス電圧Ｖpass（＜Ｖ
PGM 、例えば１０Ｖ程度）が印加されるのに対して、こ
のローカルセルフブースト法においては、選択ワード線
に隣接する非選択ワード線、すなわちワード線ＷＬ５，
ＷＬ７に書き込みパス電圧Ｖpassより低い電圧（例えば
０Ｖ）が印加され、残りの非選択ワード線、すなわちワ
ード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６に書き込みパ
ス電圧Ｖpassが印加される。また、選択トランジスタＤ
Ｓ１，ＤＳ２のゲートと接続される選択ゲート線ＤＳＧ
にＶccが印加され、選択トランジスタＳＳ１，ＳＳ２の
ゲートと接続される選択ゲート線ＳＳＧ、ソース線ＳＬ
およびＮＡＮＤストリングＡ１，Ａ２が設けられるｐウ
ェル１０１には０Ｖが印加される。
スト法を用いて選択されたメモリセルにデータを書き込
む場合は、ビット線ＢＬ１，ＢＬ２に書き込みデータに
応じたビット線電圧が印加される。このとき、データ書
き込み側のビット線ＢＬ１には０〜１．４Ｖが印加さ
れ、データ非書き込み側のビット線ＢＬ２にはＶccが印
加される。そして、選択ワード線であるワード線ＷＬ６
に所定のプログラム電圧ＶPGM （例えば１８Ｖ程度）が
印加される。このとき、セルフブースト法においては、
全ての非選択ワード線に書き込みパス電圧Ｖpass（＜Ｖ
PGM 、例えば１０Ｖ程度）が印加されるのに対して、こ
のローカルセルフブースト法においては、選択ワード線
に隣接する非選択ワード線、すなわちワード線ＷＬ５，
ＷＬ７に書き込みパス電圧Ｖpassより低い電圧（例えば
０Ｖ）が印加され、残りの非選択ワード線、すなわちワ
ード線ＷＬ１〜ＷＬ４，ＷＬ８〜ＷＬ１６に書き込みパ
ス電圧Ｖpassが印加される。また、選択トランジスタＤ
Ｓ１，ＤＳ２のゲートと接続される選択ゲート線ＤＳＧ
にＶccが印加され、選択トランジスタＳＳ１，ＳＳ２の
ゲートと接続される選択ゲート線ＳＳＧ、ソース線ＳＬ
およびＮＡＮＤストリングＡ１，Ａ２が設けられるｐウ
ェル１０１には０Ｖが印加される。
【００１９】これにより、選択ワード線であるワード線
ＷＬ６上の選択メモリセルＭ6-1 、Ｍ6-2 のうち、デー
タ書き込みとされる選択メモリセルＭ6-1 においては、
そのコントロールゲートに印加されるプログラム電圧Ｖ
PGM とチャネル電位との電界によってＦＮトンネリング
現象が起こり、データの書き込みがなされる。一方、デ
ータ非書き込みとされる選択メモリセルＭ6-2 において
は、チャネルがワード線との容量結合によって書き込み
禁止電位に昇圧され、データの書き込みが行われない。
ＷＬ６上の選択メモリセルＭ6-1 、Ｍ6-2 のうち、デー
タ書き込みとされる選択メモリセルＭ6-1 においては、
そのコントロールゲートに印加されるプログラム電圧Ｖ
PGM とチャネル電位との電界によってＦＮトンネリング
現象が起こり、データの書き込みがなされる。一方、デ
ータ非書き込みとされる選択メモリセルＭ6-2 において
は、チャネルがワード線との容量結合によって書き込み
禁止電位に昇圧され、データの書き込みが行われない。
【００２０】この際、このローカルセルフブースト法に
おいては、データ非書き込みとされる選択メモリセルＭ
6-2 が含まれるＮＡＮＤストリングＡ２のチャネル全体
の電位が、ビット線ＢＬ２側からの充電によってＶcc−
ＶthDSレベルに達すると、そのＮＡＮＤストリングＡ２
中の選択トランジスタＤＳ２がカットオフする。これに
より、そのＮＡＮＤストリングＡ２中のメモリセルのチ
ャネルはビット線ＢＬ２から切り離され、選択ワード線
および非選択ワード線との容量結合によって昇圧され
る。このとき、選択ワード線（ＷＬ６）に隣接する非選
択ワード線（ＷＬ５，ＷＬ７）の印加電圧が０Ｖである
ことにより、その昇圧の途中で、選択メモリセルＭ6-2
の両側に隣接するメモリセルＭ5-2 、Ｍ7-2 がカットオ
フし、その後、選択メモリセルＭ6-2 のチャネルは選択
ワード線（ＷＬ６）との容量結合によって昇圧される。
その結果、この選択メモリセルＭ6-2 のチャネルは、セ
ルフブースト法を用いた場合よりも高い書き込み禁止電
位に昇圧される。
おいては、データ非書き込みとされる選択メモリセルＭ
6-2 が含まれるＮＡＮＤストリングＡ２のチャネル全体
の電位が、ビット線ＢＬ２側からの充電によってＶcc−
ＶthDSレベルに達すると、そのＮＡＮＤストリングＡ２
中の選択トランジスタＤＳ２がカットオフする。これに
より、そのＮＡＮＤストリングＡ２中のメモリセルのチ
ャネルはビット線ＢＬ２から切り離され、選択ワード線
および非選択ワード線との容量結合によって昇圧され
る。このとき、選択ワード線（ＷＬ６）に隣接する非選
択ワード線（ＷＬ５，ＷＬ７）の印加電圧が０Ｖである
ことにより、その昇圧の途中で、選択メモリセルＭ6-2
の両側に隣接するメモリセルＭ5-2 、Ｍ7-2 がカットオ
フし、その後、選択メモリセルＭ6-2 のチャネルは選択
ワード線（ＷＬ６）との容量結合によって昇圧される。
その結果、この選択メモリセルＭ6-2 のチャネルは、セ
ルフブースト法を用いた場合よりも高い書き込み禁止電
位に昇圧される。
【００２１】このように、ローカルセルフブースト法
は、セルフブースト法に比べて、データ非書き込みとさ
れる選択メモリセルが書き込み時にディスターブ（ＶPG
M ディスターブ）を受けにくいという利点がある。
は、セルフブースト法に比べて、データ非書き込みとさ
れる選択メモリセルが書き込み時にディスターブ（ＶPG
M ディスターブ）を受けにくいという利点がある。
【００２２】
【発明が解決しようとする課題】ところで、従来の２値
型のＮＡＮＤ型フラッシュメモリにおいては、特に消去
ベリファイを行わず、消去動作時に十分に消去パルスを
与えてメモリセルのデータ消去を行っていた。これは、
消去状態のメモリセルのしきい値電圧分布が、動作に対
して特に問題となることが無かったためである。
型のＮＡＮＤ型フラッシュメモリにおいては、特に消去
ベリファイを行わず、消去動作時に十分に消去パルスを
与えてメモリセルのデータ消去を行っていた。これは、
消去状態のメモリセルのしきい値電圧分布が、動作に対
して特に問題となることが無かったためである。
【００２３】しかしながら、多値型のＮＡＮＤ型フラッ
シュメモリにおいては、上述のローカルセルフブースト
法を用いて多値並列書き込みを行う場合、その動作上の
制限として、消去状態のメモリセルのしきい値電圧分布
を所定の範囲内にする必要がある。この理由について具
体的に説明する。
シュメモリにおいては、上述のローカルセルフブースト
法を用いて多値並列書き込みを行う場合、その動作上の
制限として、消去状態のメモリセルのしきい値電圧分布
を所定の範囲内にする必要がある。この理由について具
体的に説明する。
【００２４】すなわち、図１６に示すように、多値並列
書き込みを行う場合、ビット線ＢＬ１，ＢＬ２に書き込
みデータに応じたビット線電圧が印加される。このと
き、ローカルセルフブースト法を用いた場合は、選択ワ
ード線（ＷＬ６）にプログラム電圧ＶPGM が印加され、
選択ワード線に隣接する非選択ワード線（ＷＬ５，ＷＬ
７）に０Ｖが印加され、残りの非選択ワード線（ＷＬ１
〜ＷＬ４，ＷＬ８〜ＷＬ１６）に書き込みパス電圧Ｖpa
ssが印加される。
書き込みを行う場合、ビット線ＢＬ１，ＢＬ２に書き込
みデータに応じたビット線電圧が印加される。このと
き、ローカルセルフブースト法を用いた場合は、選択ワ
ード線（ＷＬ６）にプログラム電圧ＶPGM が印加され、
選択ワード線に隣接する非選択ワード線（ＷＬ５，ＷＬ
７）に０Ｖが印加され、残りの非選択ワード線（ＷＬ１
〜ＷＬ４，ＷＬ８〜ＷＬ１６）に書き込みパス電圧Ｖpa
ssが印加される。
【００２５】ここで、ＮＡＮＤ型フラッシュメモリにお
いては、選択メモリセルＭ6-1 ，Ｍ6-2 よりもビット線
ＢＬ１，ＢＬ２とのコンタクト部に近い側に存在するメ
モリセルＭ1-1 〜Ｍ5-1 、Ｍ1-2 〜Ｍ5-2 は、この時点
では、通常、未書き込み状態で消去状態とされている。
この場合、データ書き込み側のＮＡＮＤストリングＡ１
においては、選択メモリセルＭ6-1 よりもビット線ＢＬ
１とのコンタクト部に近い側に存在する消去状態のメモ
リセルＭ5-1 のコントロールゲートに０Ｖが印加される
ことになる。このとき、メモリセルＭ5-1 のしきい値電
圧がある値、例えば−１．５Ｖ以下になっていないと、
ＮＡＮＤストリングＡ１のチャネル全体がある程度充電
された時点でこのメモリセルＭ5-1 がカットオフ状態と
なるため、データの書き込みを行うべき選択メモリセル
Ｍ6-1 のチャネルにビット線ＢＬ１からの電圧を伝える
ことができなくなり、多値データの書き込みを行うこと
ができなくなるという問題が生じる。
いては、選択メモリセルＭ6-1 ，Ｍ6-2 よりもビット線
ＢＬ１，ＢＬ２とのコンタクト部に近い側に存在するメ
モリセルＭ1-1 〜Ｍ5-1 、Ｍ1-2 〜Ｍ5-2 は、この時点
では、通常、未書き込み状態で消去状態とされている。
この場合、データ書き込み側のＮＡＮＤストリングＡ１
においては、選択メモリセルＭ6-1 よりもビット線ＢＬ
１とのコンタクト部に近い側に存在する消去状態のメモ
リセルＭ5-1 のコントロールゲートに０Ｖが印加される
ことになる。このとき、メモリセルＭ5-1 のしきい値電
圧がある値、例えば−１．５Ｖ以下になっていないと、
ＮＡＮＤストリングＡ１のチャネル全体がある程度充電
された時点でこのメモリセルＭ5-1 がカットオフ状態と
なるため、データの書き込みを行うべき選択メモリセル
Ｍ6-1 のチャネルにビット線ＢＬ１からの電圧を伝える
ことができなくなり、多値データの書き込みを行うこと
ができなくなるという問題が生じる。
【００２６】また、データ書き込み側のＮＡＮＤストリ
ングＡ１においては、ビット線ＢＬ１側の選択トランジ
スタＤＳがオン状態であることにより、このＮＡＮＤス
トリングＡ１のチャネルはビット線ＢＬ１と同電位（０
〜１．４Ｖ）となっている。この場合、コントロールゲ
ートに書き込みパス電圧Ｖpassが印加されるメモリセル
Ｍ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1においては、Ｖpassと
チャネル電位との電界により弱いＦＮトンネリング現象
が起こり、ディスターブ（Ｖpassディスターブ）を受け
る。このとき、書き込み開始前（消去状態）の選択メモ
リセルＭ6-1 のしきい値電圧が極端に低く、例えば−８
Ｖ以下であると、この選択メモリセルＭ6-1 が所望のプ
ログラム状態とされるまでに必要な書き込み回数（書き
込み時間）が増加するため、メモリセルＭ1-1 〜
Ｍ4-1 、Ｍ8-1 〜Ｍ16-1のディスターブ耐性が低下する
という問題が生じる。
ングＡ１においては、ビット線ＢＬ１側の選択トランジ
スタＤＳがオン状態であることにより、このＮＡＮＤス
トリングＡ１のチャネルはビット線ＢＬ１と同電位（０
〜１．４Ｖ）となっている。この場合、コントロールゲ
ートに書き込みパス電圧Ｖpassが印加されるメモリセル
Ｍ1-1 〜Ｍ4-1 、Ｍ8-1 〜Ｍ16-1においては、Ｖpassと
チャネル電位との電界により弱いＦＮトンネリング現象
が起こり、ディスターブ（Ｖpassディスターブ）を受け
る。このとき、書き込み開始前（消去状態）の選択メモ
リセルＭ6-1 のしきい値電圧が極端に低く、例えば−８
Ｖ以下であると、この選択メモリセルＭ6-1 が所望のプ
ログラム状態とされるまでに必要な書き込み回数（書き
込み時間）が増加するため、メモリセルＭ1-1 〜
Ｍ4-1 、Ｍ8-1 〜Ｍ16-1のディスターブ耐性が低下する
という問題が生じる。
【００２７】このように、多値型のＮＡＮＤ型フラッシ
ュメモリにおいて、ローカルセルフブースト法を用いて
多値並列書き込みを行う場合は、多値並列書き込みを実
現する観点から消去状態のメモリセルのしきい値電圧分
布の上限を例えば−１．５Ｖとする必要があり、書き込
み時のディスターブ耐性の向上を図る観点から消去状態
のメモリセルのしきい値電圧分布の下限を例えば−８Ｖ
程度とする必要がある。したがって、多値型のＮＡＮＤ
型フラッシュメモリメモリにおいては、信頼性の向上を
図るために、書き込み時に書き込みベリファイを行うよ
うにしているのと同様に、消去時にも消去ベリファイを
行う必要がある。この際、回路規模の増大を抑制する観
点から、書き込みベリファイ時のしきい値電圧の判定
と、消去ベリファイ時のしきい値電圧の判定とを同一の
センスアンプ回路を用いて行うのが現実的である。
ュメモリにおいて、ローカルセルフブースト法を用いて
多値並列書き込みを行う場合は、多値並列書き込みを実
現する観点から消去状態のメモリセルのしきい値電圧分
布の上限を例えば−１．５Ｖとする必要があり、書き込
み時のディスターブ耐性の向上を図る観点から消去状態
のメモリセルのしきい値電圧分布の下限を例えば−８Ｖ
程度とする必要がある。したがって、多値型のＮＡＮＤ
型フラッシュメモリメモリにおいては、信頼性の向上を
図るために、書き込み時に書き込みベリファイを行うよ
うにしているのと同様に、消去時にも消去ベリファイを
行う必要がある。この際、回路規模の増大を抑制する観
点から、書き込みベリファイ時のしきい値電圧の判定
と、消去ベリファイ時のしきい値電圧の判定とを同一の
センスアンプ回路を用いて行うのが現実的である。
【００２８】しかしながら、現状のＮＡＮＤ型フラッシ
ュメモリでは、書き込みベリファイ時に使用しているセ
ンスアンプ回路を用いて消去ベリファイを行おうとする
と、必要とされるしきい値電圧の判定ができないという
問題がある。
ュメモリでは、書き込みベリファイ時に使用しているセ
ンスアンプ回路を用いて消去ベリファイを行おうとする
と、必要とされるしきい値電圧の判定ができないという
問題がある。
【００２９】すなわち、書き込みベリファイ時のしきい
値電圧の判定は、ビット線側の選択ゲート線、ソース線
側の選択ゲート線および非選択ワード線に所定のハイレ
ベルの電圧、Ｐ５Ｖ（読み出し時のパス電圧で例えば６
Ｖ程度）を印加した状態で、選択ワード線に所定の電圧
を印加してＮＡＮＤストリング中の選択メモリセルに対
して読み出しを実行し、セル電流の有無をセンスアンプ
回路で検出することにより行われる。このとき、ソース
線およびＮＡＮＤストリングが設けられるｐウェルに
は、それぞれ０Ｖが印加される。
値電圧の判定は、ビット線側の選択ゲート線、ソース線
側の選択ゲート線および非選択ワード線に所定のハイレ
ベルの電圧、Ｐ５Ｖ（読み出し時のパス電圧で例えば６
Ｖ程度）を印加した状態で、選択ワード線に所定の電圧
を印加してＮＡＮＤストリング中の選択メモリセルに対
して読み出しを実行し、セル電流の有無をセンスアンプ
回路で検出することにより行われる。このとき、ソース
線およびＮＡＮＤストリングが設けられるｐウェルに
は、それぞれ０Ｖが印加される。
【００３０】この書き込みベリファイの場合、セル電流
が所定の判定電流以下であれば、選択メモリセルのしき
い値電圧が所望のプログラム状態に達している（書き込
み十分）と判定され、セル電流が所定の判定電流以上で
あれば、選択メモリセルのしきい値電圧が所望のプログ
ラム状態に達していない（書き込み不十分）と判定され
る。ここで、この書き込みベリファイ時の判定電流は、
読み出しを行う際に誤動作を引き起こすＡＧＬ（Array
Ground Line ）ノイズの影響を無くすために、通常、１
μＡ程度とされている。
が所定の判定電流以下であれば、選択メモリセルのしき
い値電圧が所望のプログラム状態に達している（書き込
み十分）と判定され、セル電流が所定の判定電流以上で
あれば、選択メモリセルのしきい値電圧が所望のプログ
ラム状態に達していない（書き込み不十分）と判定され
る。ここで、この書き込みベリファイ時の判定電流は、
読み出しを行う際に誤動作を引き起こすＡＧＬ（Array
Ground Line ）ノイズの影響を無くすために、通常、１
μＡ程度とされている。
【００３１】一方、消去ベイリファ時のしきい値電圧の
判定は、ビット線側の選択ゲート線およびソース線側の
選択ゲート線にＰ５Ｖを印加した状態で、全ワード線に
０Ｖを印加してＮＡＮＤストリング中の全メモリセルに
対して読み出しを実行し、セル電流の有無をセンスアン
プ回路で検出することにより行うことが可能である。こ
のとき、書き込みベリファイ時と同様に、ソース線およ
びＮＡＮＤストリングが設けられるｐウェルには、それ
ぞれ０Ｖが印加される。
判定は、ビット線側の選択ゲート線およびソース線側の
選択ゲート線にＰ５Ｖを印加した状態で、全ワード線に
０Ｖを印加してＮＡＮＤストリング中の全メモリセルに
対して読み出しを実行し、セル電流の有無をセンスアン
プ回路で検出することにより行うことが可能である。こ
のとき、書き込みベリファイ時と同様に、ソース線およ
びＮＡＮＤストリングが設けられるｐウェルには、それ
ぞれ０Ｖが印加される。
【００３２】この消去ベリファイの場合、セル電流が所
定の判定電流以上であれば、そのＮＡＮＤストリング中
の全メモリセルのしきい値電圧が所望の消去状態に達し
ている（消去十分）と判定され、セル電流が所定の判定
電流以下であれば、そのＮＡＮＤストリング中にしきい
値電圧が所望の消去状態に達していないメモリセルが含
まれる（消去不十分）と判定される。ここで、図１７
に、消去状態のメモリセルに対してワード線に０Ｖを印
加して読み出しを実行した時の、メモリセルのしきい値
電圧とセル電流との関係を示す。図１７より、しきい値
電圧が−１．５Ｖのメモリセルに対してワード線に０Ｖ
を印加して読み出しを実行した場合、２．８μＡのセル
電流が流れることがわかる。言い換えれば、消去ベリフ
ァイ時に、メモリセルのしきい値電圧が−１．５Ｖ以下
であるかを判定するためには、２．８μＡの判定電流が
必要であり、書き込みベリファイ時と同じ１μＡの判定
電流では、本来必要とされるしきい値電圧の判定を行う
ことができないことがわかる。
定の判定電流以上であれば、そのＮＡＮＤストリング中
の全メモリセルのしきい値電圧が所望の消去状態に達し
ている（消去十分）と判定され、セル電流が所定の判定
電流以下であれば、そのＮＡＮＤストリング中にしきい
値電圧が所望の消去状態に達していないメモリセルが含
まれる（消去不十分）と判定される。ここで、図１７
に、消去状態のメモリセルに対してワード線に０Ｖを印
加して読み出しを実行した時の、メモリセルのしきい値
電圧とセル電流との関係を示す。図１７より、しきい値
電圧が−１．５Ｖのメモリセルに対してワード線に０Ｖ
を印加して読み出しを実行した場合、２．８μＡのセル
電流が流れることがわかる。言い換えれば、消去ベリフ
ァイ時に、メモリセルのしきい値電圧が−１．５Ｖ以下
であるかを判定するためには、２．８μＡの判定電流が
必要であり、書き込みベリファイ時と同じ１μＡの判定
電流では、本来必要とされるしきい値電圧の判定を行う
ことができないことがわかる。
【００３３】このように、現状のＮＡＮＤ型フラッシュ
メモリにおいては、書き込みベリファイ時と消去ベリフ
ァイ時とで必要とされる判定電流に大きな開きがあるた
め、何らかの改善が必要となっている。
メモリにおいては、書き込みベリファイ時と消去ベリフ
ァイ時とで必要とされる判定電流に大きな開きがあるた
め、何らかの改善が必要となっている。
【００３４】したがって、この発明の目的は、消去ベリ
ファイ動作時に、データ消去後のメモリセルを所望のし
きい値電圧にするために必要なメモリセルのしきい値電
圧の判定を、書き込みベリファイ動作時にメモリセルの
しきい値電圧を判定する際に用いる判定電流と同一の判
定電流で行うことができる不揮発性半導体記憶装置およ
びその消去ベリファイ方法を提供することにある。
ファイ動作時に、データ消去後のメモリセルを所望のし
きい値電圧にするために必要なメモリセルのしきい値電
圧の判定を、書き込みベリファイ動作時にメモリセルの
しきい値電圧を判定する際に用いる判定電流と同一の判
定電流で行うことができる不揮発性半導体記憶装置およ
びその消去ベリファイ方法を提供することにある。
【００３５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、第１導電型の半導体領域
中に、第２導電型チャネルの電界効果トランジスタから
なるメモリセルが設けられ、直列接続された所定数のメ
モリセルによってストリングが構成されていると共に、
ストリングの一端および他端が、それぞれビット線およ
び第１導電型の半導体領域中に設けられた第２導電型の
拡散層からなるソース線と接続され、メモリセルは、ワ
ード線およびビット線への印加電圧に応じて電荷蓄積部
に蓄積された電荷量が変化し、その変化に応じてしきい
値電圧が変化することによってしきい値電圧に応じた値
のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワー
ド線に所定の読み出し用電圧を与えてメモリセルのしき
い値電圧を判定するようにした消去ベリファイ動作時
に、ソース線に所定の逆方向電圧を印加するようにした
ソース線電圧制御手段を有することを特徴とするもので
ある。
に、この発明の第１の発明は、第１導電型の半導体領域
中に、第２導電型チャネルの電界効果トランジスタから
なるメモリセルが設けられ、直列接続された所定数のメ
モリセルによってストリングが構成されていると共に、
ストリングの一端および他端が、それぞれビット線およ
び第１導電型の半導体領域中に設けられた第２導電型の
拡散層からなるソース線と接続され、メモリセルは、ワ
ード線およびビット線への印加電圧に応じて電荷蓄積部
に蓄積された電荷量が変化し、その変化に応じてしきい
値電圧が変化することによってしきい値電圧に応じた値
のデータを記憶する不揮発性半導体記憶装置であって、
メモリセルの記憶データを消去する消去動作後に、ワー
ド線に所定の読み出し用電圧を与えてメモリセルのしき
い値電圧を判定するようにした消去ベリファイ動作時
に、ソース線に所定の逆方向電圧を印加するようにした
ソース線電圧制御手段を有することを特徴とするもので
ある。
【００３６】この発明の第２の発明は、第１導電型の半
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置で
あって、メモリセルの記憶データを消去する消去動作後
に、ワード線に所定の読み出し用電圧を与えてメモリセ
ルのしきい値電圧を判定するようにした消去ベリファイ
動作時に、第１導電型の半導体領域に所定の逆方向電圧
を印加するようにした基板電圧制御手段を有することを
特徴とするものである。
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置で
あって、メモリセルの記憶データを消去する消去動作後
に、ワード線に所定の読み出し用電圧を与えてメモリセ
ルのしきい値電圧を判定するようにした消去ベリファイ
動作時に、第１導電型の半導体領域に所定の逆方向電圧
を印加するようにした基板電圧制御手段を有することを
特徴とするものである。
【００３７】この発明の第３の発明は、第１導電型の半
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法であって、メモリセルの記憶データ
を消去する消去動作後に、ワード線に所定の読み出し用
電圧を与えてメモリセルのしきい値電圧を判定するよう
にした消去ベリファイ動作時に、ソース線に所定の逆方
向電圧を印加するようにしたことを特徴とするものであ
る。
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法であって、メモリセルの記憶データ
を消去する消去動作後に、ワード線に所定の読み出し用
電圧を与えてメモリセルのしきい値電圧を判定するよう
にした消去ベリファイ動作時に、ソース線に所定の逆方
向電圧を印加するようにしたことを特徴とするものであ
る。
【００３８】この発明の第４の発明は、第１導電型の半
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法あって、メモリセルの記憶データを
消去する消去動作後に、ワード線に所定の読み出し用電
圧を与えてメモリセルのしきい値電圧を判定するように
した消去ベリファイ動作時に、第１導電型の半導体領域
に所定の逆方向電圧を印加するようにした基板電圧制御
手段を有することを特徴とするものである。
導体領域中に、第２導電型チャネルの電界効果トランジ
スタからなるメモリセルが設けられ、直列接続された所
定数のメモリセルによってストリングが構成されている
と共に、ストリングの一端および他端が、それぞれビッ
ト線および第１導電型の半導体領域中に設けられた第２
導電型の拡散層からなるソース線と接続され、メモリセ
ルは、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化することによってしきい値電圧に
応じた値のデータを記憶する不揮発性半導体記憶装置の
消去ベリファイ方法あって、メモリセルの記憶データを
消去する消去動作後に、ワード線に所定の読み出し用電
圧を与えてメモリセルのしきい値電圧を判定するように
した消去ベリファイ動作時に、第１導電型の半導体領域
に所定の逆方向電圧を印加するようにした基板電圧制御
手段を有することを特徴とするものである。
【００３９】この発明において、消去ベリファイ動作時
のしきい値電圧の判定は、書き込みベリファイ動作時の
しきい値電圧の判定に用いるセンスアンプ回路と同一の
ものを用いて行われる。また、メモリセルは、ｎビット
（ただしｎは自然数）のデータを記憶するために、２n
−１個のプログラム状態と、消去状態とを有する。
のしきい値電圧の判定は、書き込みベリファイ動作時の
しきい値電圧の判定に用いるセンスアンプ回路と同一の
ものを用いて行われる。また、メモリセルは、ｎビット
（ただしｎは自然数）のデータを記憶するために、２n
−１個のプログラム状態と、消去状態とを有する。
【００４０】この発明において、典型的には、第１導電
型の半導体領域はｐ型半導体領域であり、メモリセルを
構成する第２導電型チャネルの電界効果トランジスタは
ｎチャネル電界効果トランジスタであり、ソース線を構
成する第２導電型の拡散層はｎ型拡散層である。この場
合、消去状態とは、メモリセルが所定の負のしきい値電
圧とされる状態に対応し、プログラム状態とは、メモリ
セルが所定の正のしきい値電圧とされる状態に対応す
る。また、消去ベリファイ動作時には、例えば、ワード
線に０Ｖを印加した状態でメモリセルに対して読み出し
を実行し、セル電流の有無を検出することにより、メモ
リセルのしきい値電圧の判定を行う。
型の半導体領域はｐ型半導体領域であり、メモリセルを
構成する第２導電型チャネルの電界効果トランジスタは
ｎチャネル電界効果トランジスタであり、ソース線を構
成する第２導電型の拡散層はｎ型拡散層である。この場
合、消去状態とは、メモリセルが所定の負のしきい値電
圧とされる状態に対応し、プログラム状態とは、メモリ
セルが所定の正のしきい値電圧とされる状態に対応す
る。また、消去ベリファイ動作時には、例えば、ワード
線に０Ｖを印加した状態でメモリセルに対して読み出し
を実行し、セル電流の有無を検出することにより、メモ
リセルのしきい値電圧の判定を行う。
【００４１】この発明において、ストリングおよびソー
ス線が設けられる第１導電型の半導体領域は、好適に
は、第１導電型の半導体基板に設けられた第２導電型の
半導体領域中に設けられる。
ス線が設けられる第１導電型の半導体領域は、好適に
は、第１導電型の半導体基板に設けられた第２導電型の
半導体領域中に設けられる。
【００４２】この発明の第１の発明および第３の発明に
おいて、第１導電型の半導体領域がｐ型半導体領域であ
り、メモリセルを構成する第２導電型チャネルの電界効
果トランジスタがｎチャネル電界効果トランジスタであ
り、ソース線を構成する第２導電型の拡散層がｎ型拡散
層である場合、消去ベリファイ動作時にソース線に正の
電圧を印加し、メモリセルの見かけ上のしきい値電圧を
上昇させることで、セル電流を低減させるようにして、
メモリセルのしきい値電圧を判定する。
おいて、第１導電型の半導体領域がｐ型半導体領域であ
り、メモリセルを構成する第２導電型チャネルの電界効
果トランジスタがｎチャネル電界効果トランジスタであ
り、ソース線を構成する第２導電型の拡散層がｎ型拡散
層である場合、消去ベリファイ動作時にソース線に正の
電圧を印加し、メモリセルの見かけ上のしきい値電圧を
上昇させることで、セル電流を低減させるようにして、
メモリセルのしきい値電圧を判定する。
【００４３】この発明の第２の発明および第４の発明に
おいて、第１導電型の半導体領域がｐ型半導体領域であ
り、メモリセルを構成する第２導電型チャネルの電界効
果トランジスタがｎチャネル電界効果トランジスタであ
り、ソース線を構成する第２導電型の拡散層がｎ型拡散
層である場合、消去ベリファイ動作時に第１導電型の半
導体領域に負の電圧を印加し、メモリセルの見かけ上の
しきい値電圧を上昇させることで、セル電流を低減させ
るようにして、メモリセルのしきい値電圧を判定する。
おいて、第１導電型の半導体領域がｐ型半導体領域であ
り、メモリセルを構成する第２導電型チャネルの電界効
果トランジスタがｎチャネル電界効果トランジスタであ
り、ソース線を構成する第２導電型の拡散層がｎ型拡散
層である場合、消去ベリファイ動作時に第１導電型の半
導体領域に負の電圧を印加し、メモリセルの見かけ上の
しきい値電圧を上昇させることで、セル電流を低減させ
るようにして、メモリセルのしきい値電圧を判定する。
【００４４】この発明において、消去ベリファイ動作時
には、好適には、データ消去後のメモリセルのしきい値
電圧分布の上限および／または下限に対応するしきい値
電圧の判定を行う。
には、好適には、データ消去後のメモリセルのしきい値
電圧分布の上限および／または下限に対応するしきい値
電圧の判定を行う。
【００４５】この発明の第１の発明および第３の発明に
おいては、データ消去後のメモリセルのしきい値電圧分
布の上限に対応するしきい値電圧の判定を行う場合と、
データ消去後のメモリセルのしきい値電圧の下限に対応
するしきい値電圧の判定を行うを場合とでソース線に印
加する逆方向電圧を変化させる。具体的には、第１導電
型の半導体領域がｐ型半導体領域であり、メモリセルを
構成する第２導電型チャネルの電界効果トランジスタが
ｎチャネル電界効果トランジスタであり、ソース線を構
成する第２導電型の拡散層がｎ型拡散層である場合、デ
ータ消去後のメモリセルのしきい値電圧の上限に対応す
るしきい値電圧を判定するときにはソース線に第１の正
の電圧を印加し、データ消去後のメモリセルのしきい値
電圧の下限に対応するしきい値電圧を判定するときには
ソース線に第１の正の電圧より高い第２の正の電圧を印
加する。
おいては、データ消去後のメモリセルのしきい値電圧分
布の上限に対応するしきい値電圧の判定を行う場合と、
データ消去後のメモリセルのしきい値電圧の下限に対応
するしきい値電圧の判定を行うを場合とでソース線に印
加する逆方向電圧を変化させる。具体的には、第１導電
型の半導体領域がｐ型半導体領域であり、メモリセルを
構成する第２導電型チャネルの電界効果トランジスタが
ｎチャネル電界効果トランジスタであり、ソース線を構
成する第２導電型の拡散層がｎ型拡散層である場合、デ
ータ消去後のメモリセルのしきい値電圧の上限に対応す
るしきい値電圧を判定するときにはソース線に第１の正
の電圧を印加し、データ消去後のメモリセルのしきい値
電圧の下限に対応するしきい値電圧を判定するときには
ソース線に第１の正の電圧より高い第２の正の電圧を印
加する。
【００４６】この発明の第２の発明および第４の発明に
おいては、データ消去後のメモリセルのしきい値電圧の
上限に対応するしきい値電圧の判定を行う場合と、デー
タ消去後のメモリセルのしきい値電圧の下限に対応する
しきい値電圧の判定を行う場合とで第１導電型の半導体
領域に印加する逆方向電圧を変化させる。具体的には、
第１導電型の半導体領域がｐ型半導体領域であり、メモ
リセルを構成する第２導電型チャネルの電界効果トラン
ジスタがｎチャネル電界効果トランジスタであり、ソー
ス線を構成する第２導電型の拡散層がｎ型拡散層である
場合、データ消去後のメモリセルのしきい値電圧の上限
に対応するしきい値電圧を判定するときには第１導電型
の半導体領域に第１の負の電圧を印加し、データ消去後
のメモリセルのしきい値電圧の下限に対応するしきい値
電圧を判定するときには第１導電型の半導体領域に第１
の負の電圧より低い第２の負の電圧を印加する。
おいては、データ消去後のメモリセルのしきい値電圧の
上限に対応するしきい値電圧の判定を行う場合と、デー
タ消去後のメモリセルのしきい値電圧の下限に対応する
しきい値電圧の判定を行う場合とで第１導電型の半導体
領域に印加する逆方向電圧を変化させる。具体的には、
第１導電型の半導体領域がｐ型半導体領域であり、メモ
リセルを構成する第２導電型チャネルの電界効果トラン
ジスタがｎチャネル電界効果トランジスタであり、ソー
ス線を構成する第２導電型の拡散層がｎ型拡散層である
場合、データ消去後のメモリセルのしきい値電圧の上限
に対応するしきい値電圧を判定するときには第１導電型
の半導体領域に第１の負の電圧を印加し、データ消去後
のメモリセルのしきい値電圧の下限に対応するしきい値
電圧を判定するときには第１導電型の半導体領域に第１
の負の電圧より低い第２の負の電圧を印加する。
【００４７】この発明において、不揮発性半導体記憶装
置は、典型的には、メモリセルに２ビット以上の多値デ
ータを記憶するようにしたものである。この場合、書き
込み速度の向上を図る観点から、書き込み動作時には、
書き込みデータに応じてビット線電圧を変化させること
により、メモリセルに多値データを同時に書き込む。ま
た、この発明において、不揮発性半導体記憶装置は、書
き込み時のディスターブ耐性の向上を図る観点から、書
き込み動作時には、ローカルセルフブースト法を用いて
メモリセルにデータを書き込む。
置は、典型的には、メモリセルに２ビット以上の多値デ
ータを記憶するようにしたものである。この場合、書き
込み速度の向上を図る観点から、書き込み動作時には、
書き込みデータに応じてビット線電圧を変化させること
により、メモリセルに多値データを同時に書き込む。ま
た、この発明において、不揮発性半導体記憶装置は、書
き込み時のディスターブ耐性の向上を図る観点から、書
き込み動作時には、ローカルセルフブースト法を用いて
メモリセルにデータを書き込む。
【００４８】上述のように構成されたこの発明によれ
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第１導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができる。これにより、消去ベリファイ動作
時に、データ消去後のメモリセルを所望のしきい値電圧
にするために必要なメモリセルのしきい値電圧の判定
を、書き込みベリファイ動作時にメモリセルのしきい値
電圧を判定する際に用いる判定電流と同一の判定電流で
行うことができる。
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第１導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができる。これにより、消去ベリファイ動作
時に、データ消去後のメモリセルを所望のしきい値電圧
にするために必要なメモリセルのしきい値電圧の判定
を、書き込みベリファイ動作時にメモリセルのしきい値
電圧を判定する際に用いる判定電流と同一の判定電流で
行うことができる。
【００４９】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。ここでは、この発明
を、１つのメモリセルに２ビットからなり４値をとるデ
ータを記憶することが可能な４値型のＮＡＮＤ型フラッ
シュメモリに適用した場合について説明する。
いて図面を参照しながら説明する。ここでは、この発明
を、１つのメモリセルに２ビットからなり４値をとるデ
ータを記憶することが可能な４値型のＮＡＮＤ型フラッ
シュメモリに適用した場合について説明する。
【００５０】図１は、この発明の一実施形態によるＮＡ
ＮＤ型フラッシュメモリの構成例を示す略線図である。
図１に示すように、このＮＡＮＤ型フラッシュメモリ
は、メモリセルアレイ１、ロウデコーダ２、データラッ
チ／センスアンプ回路３、ソース線ドライバ４、基板電
位設定回路５、制御回路６などを有する。
ＮＤ型フラッシュメモリの構成例を示す略線図である。
図１に示すように、このＮＡＮＤ型フラッシュメモリ
は、メモリセルアレイ１、ロウデコーダ２、データラッ
チ／センスアンプ回路３、ソース線ドライバ４、基板電
位設定回路５、制御回路６などを有する。
【００５１】メモリセルアレイ１は、行方向および列方
向にマトリクス状に配列された複数のＮＡＮＤストリン
グと、これらのＮＡＮＤストリングと接続されたワード
線、ビット線、選択ゲート線、ソース線などにより構成
されている。このメモリセルアレイ１は、列方向に複数
のブロック（ブロック（１）〜（Ｋ））に分割されてい
る。各ブロック内においては、行方向に、ワード線およ
び選択ゲート線を共有する所定数のＮＡＮＤストリング
が並列に配列されている。このブロックは、メモリセル
の記憶データを消去する際の消去単位となっている。
向にマトリクス状に配列された複数のＮＡＮＤストリン
グと、これらのＮＡＮＤストリングと接続されたワード
線、ビット線、選択ゲート線、ソース線などにより構成
されている。このメモリセルアレイ１は、列方向に複数
のブロック（ブロック（１）〜（Ｋ））に分割されてい
る。各ブロック内においては、行方向に、ワード線およ
び選択ゲート線を共有する所定数のＮＡＮＤストリング
が並列に配列されている。このブロックは、メモリセル
の記憶データを消去する際の消去単位となっている。
【００５２】図２および図３は、この一実施形態による
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の１
つのＮＡＮＤストリングを示す平面図および断面図であ
る。なお、図３においては、図２のＩＩＩ−ＩＩＩ線に
沿った断面が示されている。
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の１
つのＮＡＮＤストリングを示す平面図および断面図であ
る。なお、図３においては、図２のＩＩＩ−ＩＩＩ線に
沿った断面が示されている。
【００５３】図２および図３に示すように、このＮＡＮ
Ｄ型フラッシュメモリにおいては、基板として例えばｐ
型シリコン（Ｓｉ）基板１１が用いられる。ｐ型Ｓｉ基
板１１の一主面にはｎウェル１２が設けられ、さらに、
このｎウェル１２中にｐウェル１３が設けられている。
ｐウェル１３およびｎウェル１２は電気的に接続されて
いる。メモリセルアレイ１は、このｐウェル１３中に設
けられている。
Ｄ型フラッシュメモリにおいては、基板として例えばｐ
型シリコン（Ｓｉ）基板１１が用いられる。ｐ型Ｓｉ基
板１１の一主面にはｎウェル１２が設けられ、さらに、
このｎウェル１２中にｐウェル１３が設けられている。
ｐウェル１３およびｎウェル１２は電気的に接続されて
いる。メモリセルアレイ１は、このｐウェル１３中に設
けられている。
【００５４】ｐウェル１３におけるｐ型Ｓｉ基板１１の
表面には、例えばＳｉＯ2 からなるフィールド絶縁膜１
４が選択的に設けられ、これにより素子間分離が行われ
ている。また、フィールド絶縁膜１４で囲まれた活性領
域の表面には、例えばＳｉＯ2 からなるトンネル絶縁膜
１５が設けられている。
表面には、例えばＳｉＯ2 からなるフィールド絶縁膜１
４が選択的に設けられ、これにより素子間分離が行われ
ている。また、フィールド絶縁膜１４で囲まれた活性領
域の表面には、例えばＳｉＯ2 からなるトンネル絶縁膜
１５が設けられている。
【００５５】ＮＡＮＤストリングを構成するメモリセル
Ｍ1 〜Ｍ16のチャネル領域上にはトンネル絶縁膜１５を
介して、例えばリン（Ｐ）のようなｎ型不純物が高濃度
にドープされた多結晶Ｓｉからなるフローティングゲー
トＦＧが設けられている。フローティングゲートＦＧ
は、メモリセルＭ1 〜Ｍ16のチャネル幅方向における両
側のフィールド絶縁膜１４上に延在するように所定形状
にパターニングされている。選択トランジスタＤＳおよ
び選択トランジスタＳＳのチャネル領域上には、トンネ
ル絶縁膜１５を介してフローティングゲートＦＧと同一
層の材料からなる第１ゲート電極１６がチャネル幅方向
に延在して設けられている。
Ｍ1 〜Ｍ16のチャネル領域上にはトンネル絶縁膜１５を
介して、例えばリン（Ｐ）のようなｎ型不純物が高濃度
にドープされた多結晶Ｓｉからなるフローティングゲー
トＦＧが設けられている。フローティングゲートＦＧ
は、メモリセルＭ1 〜Ｍ16のチャネル幅方向における両
側のフィールド絶縁膜１４上に延在するように所定形状
にパターニングされている。選択トランジスタＤＳおよ
び選択トランジスタＳＳのチャネル領域上には、トンネ
ル絶縁膜１５を介してフローティングゲートＦＧと同一
層の材料からなる第１ゲート電極１６がチャネル幅方向
に延在して設けられている。
【００５６】フィールド絶縁膜１４で囲まれた活性領域
中には、フローティングゲートＦＧおよび第１ゲート電
極１６に対して自己整合的に、ｎ+ 型領域１７、１８、
１９が設けられている。ｎ+ 型領域１７は、メモリセル
Ｍ1 〜Ｍ16のソース領域およびドレイン領域、選択トラ
ンジスタＤＳのソース領域、選択トランジスタＳＳのド
レイン領域となる拡散層である。これらのｎ+ 型領域１
７は、チャネル長方向に互いに隣接するトランジスタに
よって共有される。ｎ+ 型領域１８は、選択トランジス
タＤＳのドレイン領域となる拡散層である。このｎ+ 型
領域１８は、ＮＡＮＤストリングとビット線ＢＬとの接
続点に対応する。ｎ+ 型領域１９は、選択トランジスタ
ＳＳのソース領域となる拡散層である。このｎ+ 型領域
１９は、チャネル長方向に延在し、ソース線ＳＬを構成
している。
中には、フローティングゲートＦＧおよび第１ゲート電
極１６に対して自己整合的に、ｎ+ 型領域１７、１８、
１９が設けられている。ｎ+ 型領域１７は、メモリセル
Ｍ1 〜Ｍ16のソース領域およびドレイン領域、選択トラ
ンジスタＤＳのソース領域、選択トランジスタＳＳのド
レイン領域となる拡散層である。これらのｎ+ 型領域１
７は、チャネル長方向に互いに隣接するトランジスタに
よって共有される。ｎ+ 型領域１８は、選択トランジス
タＤＳのドレイン領域となる拡散層である。このｎ+ 型
領域１８は、ＮＡＮＤストリングとビット線ＢＬとの接
続点に対応する。ｎ+ 型領域１９は、選択トランジスタ
ＳＳのソース領域となる拡散層である。このｎ+ 型領域
１９は、チャネル長方向に延在し、ソース線ＳＬを構成
している。
【００５７】フローティングゲートＦＧ上には、層間絶
縁膜（カップリング絶縁膜）２０を介してコントロール
ゲートＣＧが、フローティングゲートＦＧの真上を通る
ようにチャネル幅方向に延在して設けられている。これ
らのコントロールゲートＣＧは、例えばＰのようなｎ型
不純物が高濃度にドープされた多結晶Ｓｉからなる。こ
れらのコントロールゲートＣＧはワード線ＷＬ１〜ＷＬ
１６を構成する。第１ゲート電極１６上には、コントロ
ールゲートＣＧと同一層の材料からなる第２ゲート電極
２１が、第１ゲート電極１５の真上を通るようにチャネ
ル幅方向に延在して設けられている。第２ゲート電極２
１は、層間絶縁膜２０に設けられた開口部を通じて第１
ゲート電極１６と接続されている。これらの第１ゲート
電極１６および第２ゲート電極２０は、選択ゲート線Ｄ
ＳＧおよび選択ゲート線ＳＳＧを構成する。
縁膜（カップリング絶縁膜）２０を介してコントロール
ゲートＣＧが、フローティングゲートＦＧの真上を通る
ようにチャネル幅方向に延在して設けられている。これ
らのコントロールゲートＣＧは、例えばＰのようなｎ型
不純物が高濃度にドープされた多結晶Ｓｉからなる。こ
れらのコントロールゲートＣＧはワード線ＷＬ１〜ＷＬ
１６を構成する。第１ゲート電極１６上には、コントロ
ールゲートＣＧと同一層の材料からなる第２ゲート電極
２１が、第１ゲート電極１５の真上を通るようにチャネ
ル幅方向に延在して設けられている。第２ゲート電極２
１は、層間絶縁膜２０に設けられた開口部を通じて第１
ゲート電極１６と接続されている。これらの第１ゲート
電極１６および第２ゲート電極２０は、選択ゲート線Ｄ
ＳＧおよび選択ゲート線ＳＳＧを構成する。
【００５８】コントロールゲートＣＧおよび第２ゲート
電極２１上には、層間絶縁膜２２を介してビット線ＢＬ
がチャネル長方向に延在して設けられている。ビット線
ＢＬは、層間絶縁膜２２に設けられたコンタクトホール
Ｃを通じてｎ+ 型領域１８と接続されている。また、図
示は省略するが、ソース線ＳＬを構成するｎ+ 型領域１
９は、ソース線ドライバ４から導出されるソース線電圧
供給線と接続され、メモリセルアレイ１が設けられるｐ
ウェル１３は基板電位設定回路５から導出されるウェル
電圧供給線と接続されている。
電極２１上には、層間絶縁膜２２を介してビット線ＢＬ
がチャネル長方向に延在して設けられている。ビット線
ＢＬは、層間絶縁膜２２に設けられたコンタクトホール
Ｃを通じてｎ+ 型領域１８と接続されている。また、図
示は省略するが、ソース線ＳＬを構成するｎ+ 型領域１
９は、ソース線ドライバ４から導出されるソース線電圧
供給線と接続され、メモリセルアレイ１が設けられるｐ
ウェル１３は基板電位設定回路５から導出されるウェル
電圧供給線と接続されている。
【００５９】図４に、上述のように構成されたメモリセ
ルアレイ１の等価回路を示す。図４に示すように、メモ
リセルアレイ１においては、ビット線ＢＬ１〜ＢＬｎが
並列に配列されている。なお、図４においては、ビット
線ＢＬ５以降が図示省略されている。
ルアレイ１の等価回路を示す。図４に示すように、メモ
リセルアレイ１においては、ビット線ＢＬ１〜ＢＬｎが
並列に配列されている。なお、図４においては、ビット
線ＢＬ５以降が図示省略されている。
【００６０】ビット線ＢＬ１〜ＢＬｎは、それぞれＮＡ
ＮＤストリングＡ１〜Ａｎと接続されている。ＮＡＮＤ
ストリングＡ１は、選択トランジスタＤＳ１、メモリセ
ルＭ1-1 〜Ｍ16-1および選択トランジスタＳＳ１により
構成されている。ＮＡＮＤストリングＡ２は、選択トラ
ンジスタＤＳ２、メモリセルＭ1-2 〜Ｍ16-2および選択
トランジスタＳＳ２により構成されている。ＮＡＮＤス
トリングＡ３は、選択トランジスタＤＳ３、メモリセル
Ｍ1-3 〜Ｍ16-3および選択トランジスタＳＳ３により構
成されている。ＮＡＮＤストリングＡ４は、選択トラン
ジスタＤＳ４、メモリセルＭ1-4 〜Ｍ16-4および選択ト
ランジスタＳＳ４により構成されている。図示省略した
ＮＡＮＤストリングＡ５以降のＮＡＮＤストリングも、
同様に構成されている。
ＮＤストリングＡ１〜Ａｎと接続されている。ＮＡＮＤ
ストリングＡ１は、選択トランジスタＤＳ１、メモリセ
ルＭ1-1 〜Ｍ16-1および選択トランジスタＳＳ１により
構成されている。ＮＡＮＤストリングＡ２は、選択トラ
ンジスタＤＳ２、メモリセルＭ1-2 〜Ｍ16-2および選択
トランジスタＳＳ２により構成されている。ＮＡＮＤス
トリングＡ３は、選択トランジスタＤＳ３、メモリセル
Ｍ1-3 〜Ｍ16-3および選択トランジスタＳＳ３により構
成されている。ＮＡＮＤストリングＡ４は、選択トラン
ジスタＤＳ４、メモリセルＭ1-4 〜Ｍ16-4および選択ト
ランジスタＳＳ４により構成されている。図示省略した
ＮＡＮＤストリングＡ５以降のＮＡＮＤストリングも、
同様に構成されている。
【００６１】これらのＮＡＮＤストリングＡ１〜Ａｎ
は、メモリセルアレイ１の同一ブロック内に配列された
ＮＡＮＤストリングであり、ワード線および選択ゲート
線を共有している。すなわち、ＮＡＮＤストリングＡｋ
（ｋ＝１〜ｎ）においては、メモリセルＭ1-k のドレイ
ンが選択トランジスタＤＳｋを介してビット線ＢＬｋと
接続され、メモリセルＭ15-kのソースが選択トランジス
タＳＳｋを介してソース線ＳＬと接続されている。メモ
リセルＭ1-k 〜Ｍ16-kは、スタックゲート型のｎチャネ
ルＭＯＳトランジスタからなり、各々２ビットのメモリ
セルとして機能する。これらのメモリセルＭ1-k 〜Ｍ
16-kのコントロールゲートは、それぞれワード線ＷＬ１
〜ＷＬ１６と接続されている。選択トランジスタＧＳｋ
のゲートは選択ゲート線ＤＳＧと接続され、選択トラン
ジスタＳＳｋのゲートは選択ゲート線ＳＳＧと接続され
ている。
は、メモリセルアレイ１の同一ブロック内に配列された
ＮＡＮＤストリングであり、ワード線および選択ゲート
線を共有している。すなわち、ＮＡＮＤストリングＡｋ
（ｋ＝１〜ｎ）においては、メモリセルＭ1-k のドレイ
ンが選択トランジスタＤＳｋを介してビット線ＢＬｋと
接続され、メモリセルＭ15-kのソースが選択トランジス
タＳＳｋを介してソース線ＳＬと接続されている。メモ
リセルＭ1-k 〜Ｍ16-kは、スタックゲート型のｎチャネ
ルＭＯＳトランジスタからなり、各々２ビットのメモリ
セルとして機能する。これらのメモリセルＭ1-k 〜Ｍ
16-kのコントロールゲートは、それぞれワード線ＷＬ１
〜ＷＬ１６と接続されている。選択トランジスタＧＳｋ
のゲートは選択ゲート線ＤＳＧと接続され、選択トラン
ジスタＳＳｋのゲートは選択ゲート線ＳＳＧと接続され
ている。
【００６２】上述のように構成されたメモリセルアレイ
１の各メモリセルには、それぞれ、２ビットからなり４
値をとるデータを記憶することが可能である。ここで、
図５に、メモリセルのしきい値電圧と記憶データ内容と
の対応関係を示す。図５において、グラフの縦軸はメモ
リセルのしきい値電圧Ｖthを示し、グラフの横軸はメモ
リセルの分布頻度を示す。
１の各メモリセルには、それぞれ、２ビットからなり４
値をとるデータを記憶することが可能である。ここで、
図５に、メモリセルのしきい値電圧と記憶データ内容と
の対応関係を示す。図５において、グラフの縦軸はメモ
リセルのしきい値電圧Ｖthを示し、グラフの横軸はメモ
リセルの分布頻度を示す。
【００６３】この場合、図５に示すように、メモリセル
のしきい値電圧Ｖthは、データ”００”、”０１”、”
１０”、”１１”に対応した４状態をとる。すなわち、
図５において、分布Ａはデータ”００”が書き込まれて
第３の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Ｂはデータ”０１”が書き込
まれて第２の正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、分布Ｃはデータ”１０”が
書き込まれて第１の正のしきい値電圧のプログラム状態
とされるメモリセルの分布である。また、分布Ｄはデー
タ”１１”が書き込まれて負のしきい値電圧の消去状態
とされるメモリセルの分布である。なお、図５において
は、書き込みベリファイ動作時に選択ワード線に印加す
る読み出し用電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み
出し動作時に選択ワード線に印加する読み出し用電圧が
ＶRD1,ＶRD2,ＶRD3 で示され、さらに、消去ベリファイ
動作時にワード線に印加する読み出し用電圧がＶERSVF
で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞Ｖ
VF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 ＝ＶERSVF である。これ
らの各電圧の一例を挙げると、ＶVF3 ＝３．５Ｖ、ＶRD
3 ＝３．０Ｖ、ＶVF2 ＝２．０Ｖ、ＶRD2 ＝１．５Ｖ、
ＶVF1 ＝０．５Ｖ、ＶRD1 ＝ＶERSVF ＝０Ｖである。
のしきい値電圧Ｖthは、データ”００”、”０１”、”
１０”、”１１”に対応した４状態をとる。すなわち、
図５において、分布Ａはデータ”００”が書き込まれて
第３の正のしきい値電圧のプログラム状態とされるメモ
リセルの分布であり、分布Ｂはデータ”０１”が書き込
まれて第２の正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、分布Ｃはデータ”１０”が
書き込まれて第１の正のしきい値電圧のプログラム状態
とされるメモリセルの分布である。また、分布Ｄはデー
タ”１１”が書き込まれて負のしきい値電圧の消去状態
とされるメモリセルの分布である。なお、図５において
は、書き込みベリファイ動作時に選択ワード線に印加す
る読み出し用電圧がＶVF1,ＶVF2,ＶVF3 で示され、読み
出し動作時に選択ワード線に印加する読み出し用電圧が
ＶRD1,ＶRD2,ＶRD3 で示され、さらに、消去ベリファイ
動作時にワード線に印加する読み出し用電圧がＶERSVF
で示されている。その大小関係は、ＶVF3 ＞ＶRD3 ＞Ｖ
VF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 ＝ＶERSVF である。これ
らの各電圧の一例を挙げると、ＶVF3 ＝３．５Ｖ、ＶRD
3 ＝３．０Ｖ、ＶVF2 ＝２．０Ｖ、ＶRD2 ＝１．５Ｖ、
ＶVF1 ＝０．５Ｖ、ＶRD1 ＝ＶERSVF ＝０Ｖである。
【００６４】ロウデコーダ２は、メモリセルアレイ１の
ワード線および選択ゲート線に対して接続され、アドレ
スデコーダ、レベル変換回路、ワード線および選択ゲー
ト線のトランスファゲートを含んでいる。このロウデコ
ーダ２は、アドレスデコード信号に従って、メモリセル
アレイ１の選択ブロック内のトランスファゲートのみを
オンさせワード線および選択ゲート線をドライブする。
ワード線および選択ゲート線に対して接続され、アドレ
スデコーダ、レベル変換回路、ワード線および選択ゲー
ト線のトランスファゲートを含んでいる。このロウデコ
ーダ２は、アドレスデコード信号に従って、メモリセル
アレイ１の選択ブロック内のトランスファゲートのみを
オンさせワード線および選択ゲート線をドライブする。
【００６５】データラッチ／センスアンプ回路３は、メ
モリセルアレイ１のビット線に対して接続される。ここ
で、この一実施形態によるＮＡＮＤ型フラッシュメモリ
においては、データラッチ／センスアンプ回路３をビッ
ト線数本分のピッチに配置する必要があることから、例
えば、１つのデータラッチ／センスアンプ回路３に対し
て２本のビット線が接続された構成とされる。図６に、
このデータラッチ／センスアンプ回路３の構成例を示
す。
モリセルアレイ１のビット線に対して接続される。ここ
で、この一実施形態によるＮＡＮＤ型フラッシュメモリ
においては、データラッチ／センスアンプ回路３をビッ
ト線数本分のピッチに配置する必要があることから、例
えば、１つのデータラッチ／センスアンプ回路３に対し
て２本のビット線が接続された構成とされる。図６に、
このデータラッチ／センスアンプ回路３の構成例を示
す。
【００６６】図６に示すように、データラッチ／センス
アンプ回路３は、例えば、ビット線選択回路３ａ、ビッ
ト線電圧設定回路３ｂ、ラッチ回路３ｃ、ベリファイ／
リード制御回路３ｄ、ベリファイ判定回路３ｅにより構
成されている。なお、図６において、ビット線ＢＬm ，
ＢＬm+1 は、共通のデータラッチ／センスアンプ回路３
に接続される２つのビット線を示す。ビット線ＢＬm は
図４中のＢＬ１，ＢＬ３，・・・に対応するビット線で
あり、ビット線ＢＬm+1 は図４中のＢＬ２，ＢＬ４，・
・・に対応するビット線である。
アンプ回路３は、例えば、ビット線選択回路３ａ、ビッ
ト線電圧設定回路３ｂ、ラッチ回路３ｃ、ベリファイ／
リード制御回路３ｄ、ベリファイ判定回路３ｅにより構
成されている。なお、図６において、ビット線ＢＬm ，
ＢＬm+1 は、共通のデータラッチ／センスアンプ回路３
に接続される２つのビット線を示す。ビット線ＢＬm は
図４中のＢＬ１，ＢＬ３，・・・に対応するビット線で
あり、ビット線ＢＬm+1 は図４中のＢＬ２，ＢＬ４，・
・・に対応するビット線である。
【００６７】データラッチ／センスアンプ回路３のビッ
ト線選択回路３ａは、例えば、高耐圧のｎチャネルＭＯ
ＳトランジスタからなるトランジスタＨ１〜Ｈ４と、ｐ
チャネルＭＯＳトランジスタからなるトランジスタＰ１
と、ｎチャネルＭＯＳトランジスタからなるトランジス
タＮ１とにより構成されている。
ト線選択回路３ａは、例えば、高耐圧のｎチャネルＭＯ
ＳトランジスタからなるトランジスタＨ１〜Ｈ４と、ｐ
チャネルＭＯＳトランジスタからなるトランジスタＰ１
と、ｎチャネルＭＯＳトランジスタからなるトランジス
タＮ１とにより構成されている。
【００６８】このビット線選択回路３ａにおいては、ビ
ット線ＢＬm とノードＳＡとの間に、トランジスタＨ１
およびＨ３が直列に接続されている。また、ビット線Ｂ
Ｌm+1 とノードＳＡとの間に、トランジスタＨ２および
Ｈ４が直列に接続されている。トランジスタＨ１，Ｈ２
のゲートに共通の制御信号ＴＲＮが供給される。トラン
ジスタＨ３のゲートに制御信号ＡｎＢが供給され、トラ
ンジスタＨ４のゲートに制御信号ＡｎＮが供給される。
ット線ＢＬm とノードＳＡとの間に、トランジスタＨ１
およびＨ３が直列に接続されている。また、ビット線Ｂ
Ｌm+1 とノードＳＡとの間に、トランジスタＨ２および
Ｈ４が直列に接続されている。トランジスタＨ１，Ｈ２
のゲートに共通の制御信号ＴＲＮが供給される。トラン
ジスタＨ３のゲートに制御信号ＡｎＢが供給され、トラ
ンジスタＨ４のゲートに制御信号ＡｎＮが供給される。
【００６９】また、ノードＳＡと電源電圧Ｖcc（Ｖccは
例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ
１が接続され、ノードＳＡと接地ラインとの間にトラン
ジスタＮ１が接続されている。トランジスタＰ１のゲー
トには制御信号Ｖref が供給され、トランジスタＮ１の
ゲートには制御信号ＤＩＳが供給される。
例えば３．３Ｖ）の供給ラインとの間にトランジスタＰ
１が接続され、ノードＳＡと接地ラインとの間にトラン
ジスタＮ１が接続されている。トランジスタＰ１のゲー
トには制御信号Ｖref が供給され、トランジスタＮ１の
ゲートには制御信号ＤＩＳが供給される。
【００７０】データラッチ／センスアンプ回路３のビッ
ト線電圧設定回路３ｂは、例えばｎチャネルＭＯＳトラ
ンジスタからなるトランジスタＮ２〜Ｎ９により構成さ
れている。
ト線電圧設定回路３ｂは、例えばｎチャネルＭＯＳトラ
ンジスタからなるトランジスタＮ２〜Ｎ９により構成さ
れている。
【００７１】このビット線電圧設定回路３ｂにおいて
は、トランジスタＮ２のドレインがノードＳＡと接続さ
れている。トランジスタＮ２のゲートには制御信号ＰＧ
Ｍが供給される。そして、トランジスタＮ２のソースが
トランジスタＮ３，Ｎ５、Ｎ７のドレインと接続されて
いる。
は、トランジスタＮ２のドレインがノードＳＡと接続さ
れている。トランジスタＮ２のゲートには制御信号ＰＧ
Ｍが供給される。そして、トランジスタＮ２のソースが
トランジスタＮ３，Ｎ５、Ｎ７のドレインと接続されて
いる。
【００７２】トランジスタＮ２のソースと接地ライン
（０Ｖのビット線電圧ＶＢ０の供給ライン）との間に、
直列接続されたトランジスタＮ３，Ｎ４が挿入されてい
る。トランジスタＮ２のソースとビット線電圧供給ライ
ンＶＢＬ１との間に、直列接続されたトランジスタＮ
５，Ｎ６が挿入されている。トランジスタＮ２のソース
とビット線電圧供給ラインＶＢＬ２との間に、直列接続
されたトランジスタＮ７，Ｎ８が挿入されている。ここ
で、ビット線電圧供給ラインＶＢＬ１，ＶＢＬ２は、そ
れぞれビット線電圧ＶＢ１（例えば１．２Ｖ），ＶＢ２
（例えば１．４Ｖ）を供給するためのものであり、図示
省略したビット線電圧発生回路から導出されている。
（０Ｖのビット線電圧ＶＢ０の供給ライン）との間に、
直列接続されたトランジスタＮ３，Ｎ４が挿入されてい
る。トランジスタＮ２のソースとビット線電圧供給ライ
ンＶＢＬ１との間に、直列接続されたトランジスタＮ
５，Ｎ６が挿入されている。トランジスタＮ２のソース
とビット線電圧供給ラインＶＢＬ２との間に、直列接続
されたトランジスタＮ７，Ｎ８が挿入されている。ここ
で、ビット線電圧供給ラインＶＢＬ１，ＶＢＬ２は、そ
れぞれビット線電圧ＶＢ１（例えば１．２Ｖ），ＶＢ２
（例えば１．４Ｖ）を供給するためのものであり、図示
省略したビット線電圧発生回路から導出されている。
【００７３】データラッチ／センスアンプ回路３のラッ
チ回路３ｃは、例えば、インバータＵ１およびインバー
タＵ２からなるラッチ回路ＬＱ１と、インバータＵ３お
よびインバータＵ４からなるラッチ回路ＬＱ０とにより
構成されている。
チ回路３ｃは、例えば、インバータＵ１およびインバー
タＵ２からなるラッチ回路ＬＱ１と、インバータＵ３お
よびインバータＵ４からなるラッチ回路ＬＱ０とにより
構成されている。
【００７４】このラッチ回路３ｃにおいて、ラッチ回路
ＬＱ１は、２ビットデータのうちの上位ビットのデータ
を格納するためのものであり、この場合、インバータＵ
１の出力端子とインバータＵ２の入力端子との共通接続
点が記憶ノードＱ１とされ、インバータＵ１の入力端子
とインバータＵ２の出力端子との共通接続点が反転記憶
ノード／Ｑ１とされている。ラッチ回路ＬＱ０は、２ビ
ットデータのうちの下位ビットのデータを格納するため
のものであり、この場合、インバータＵ３の出力端子と
インバータＵ４の入力端子との共通接続点が記憶ノード
Ｑ０とされ、インバータＵ３の入力端子とインバータＵ
４の出力端子との共通接続点が反転記憶ノード／Ｑ０と
されている。ラッチ回路ＬＱ１の記憶ノードＱ１および
反転記憶ノード／Ｑ１ならびにラッチ回路ＬＱ０の記憶
ノードＱ０および反転記憶ノード／Ｑ０は、それぞれデ
ータバス線と接続される。
ＬＱ１は、２ビットデータのうちの上位ビットのデータ
を格納するためのものであり、この場合、インバータＵ
１の出力端子とインバータＵ２の入力端子との共通接続
点が記憶ノードＱ１とされ、インバータＵ１の入力端子
とインバータＵ２の出力端子との共通接続点が反転記憶
ノード／Ｑ１とされている。ラッチ回路ＬＱ０は、２ビ
ットデータのうちの下位ビットのデータを格納するため
のものであり、この場合、インバータＵ３の出力端子と
インバータＵ４の入力端子との共通接続点が記憶ノード
Ｑ０とされ、インバータＵ３の入力端子とインバータＵ
４の出力端子との共通接続点が反転記憶ノード／Ｑ０と
されている。ラッチ回路ＬＱ１の記憶ノードＱ１および
反転記憶ノード／Ｑ１ならびにラッチ回路ＬＱ０の記憶
ノードＱ０および反転記憶ノード／Ｑ０は、それぞれデ
ータバス線と接続される。
【００７５】ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１
がトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノ
ードＱ１がトランジスタＮ８のゲートと接続されてい
る。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がトラン
ジスタＮ３，Ｎ７のゲートと接続され、記憶ノードＱ０
がトランジスタＮ５のゲートと接続されている。
がトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノ
ードＱ１がトランジスタＮ８のゲートと接続されてい
る。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０がトラン
ジスタＮ３，Ｎ７のゲートと接続され、記憶ノードＱ０
がトランジスタＮ５のゲートと接続されている。
【００７６】データラッチ／センスアンプ回路３のベリ
ファイ／リード制御回路３ｄは、例えば、ｎチャネルＭ
ＯＳトランジスタからなるトランジスタＮ９〜Ｎ１９に
より構成されている。
ファイ／リード制御回路３ｄは、例えば、ｎチャネルＭ
ＯＳトランジスタからなるトランジスタＮ９〜Ｎ１９に
より構成されている。
【００７７】このベリファイ／リード制御回路３ｄにお
いては、トランジスタＮ９，Ｎ１０のゲートがノードＳ
Ａと接続されている。トランジスタＮ９のドレインがラ
ッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、ト
ランジスタＮ１０のドレインがラッチ回路ＬＱ０の反転
記憶ノード／Ｑ０と接続されている。また、ラッチ回路
ＬＱ１の記憶ノードＱ１と接地ラインとの間にトランジ
スタＮ１１が接続され、ラッチ回路ＬＱ０の記憶ノード
Ｑ０と接地ラインとの間にトランジスタＮ１２が接続さ
れている。トランジスタＮ１１，Ｎ１２のゲートには制
御信号ＲＳＴが供給される。
いては、トランジスタＮ９，Ｎ１０のゲートがノードＳ
Ａと接続されている。トランジスタＮ９のドレインがラ
ッチ回路ＬＱ１の反転記憶ノード／Ｑ１と接続され、ト
ランジスタＮ１０のドレインがラッチ回路ＬＱ０の反転
記憶ノード／Ｑ０と接続されている。また、ラッチ回路
ＬＱ１の記憶ノードＱ１と接地ラインとの間にトランジ
スタＮ１１が接続され、ラッチ回路ＬＱ０の記憶ノード
Ｑ０と接地ラインとの間にトランジスタＮ１２が接続さ
れている。トランジスタＮ１１，Ｎ１２のゲートには制
御信号ＲＳＴが供給される。
【００７８】トランジスタＮ９のソースと接地ラインと
の間に、直列接続されたトランジスタＮ１３，Ｎ１４が
挿入されている。トランジスタＮ９のソースとトランジ
スタＮ１４のドレインとの間に、トランジスタＮ１５が
トランジスタＮ１３と並列に接続されている。トランジ
スタＮ１０のソースと接地ラインとの間に、直列接続さ
れたトランジスタＮ１６，Ｎ１７が挿入されていると共
に、これらと並列的に、直列接続されたトランジスタＮ
１８，Ｎ１９が挿入されている。
の間に、直列接続されたトランジスタＮ１３，Ｎ１４が
挿入されている。トランジスタＮ９のソースとトランジ
スタＮ１４のドレインとの間に、トランジスタＮ１５が
トランジスタＮ１３と並列に接続されている。トランジ
スタＮ１０のソースと接地ラインとの間に、直列接続さ
れたトランジスタＮ１６，Ｎ１７が挿入されていると共
に、これらと並列的に、直列接続されたトランジスタＮ
１８，Ｎ１９が挿入されている。
【００７９】トランジスタＮ１５のゲートがラッチ回路
ＬＱ０の記憶ノードＱ０と接続されている。トランジス
タＮ１６のゲートがラッチ回路ＬＱ１の反転記憶ノード
／Ｑ１と接続されている。トランジスタＮ１８のゲート
がラッチ回路ＬＱ１の記憶ノードＱ１と接続されてい
る。トランジスタＮ１９のゲートに制御信号φＬＡＴ１
が供給され、トランジスタＮ１７のゲートに制御信号φ
ＬＡＴ２が供給され、トランジスタＮ１４のゲートに制
御信号φＬＡＴ３が供給され、トランジスタＮ１３のゲ
ートに制御信号φＬＡＴ４が供給される。
ＬＱ０の記憶ノードＱ０と接続されている。トランジス
タＮ１６のゲートがラッチ回路ＬＱ１の反転記憶ノード
／Ｑ１と接続されている。トランジスタＮ１８のゲート
がラッチ回路ＬＱ１の記憶ノードＱ１と接続されてい
る。トランジスタＮ１９のゲートに制御信号φＬＡＴ１
が供給され、トランジスタＮ１７のゲートに制御信号φ
ＬＡＴ２が供給され、トランジスタＮ１４のゲートに制
御信号φＬＡＴ３が供給され、トランジスタＮ１３のゲ
ートに制御信号φＬＡＴ４が供給される。
【００８０】ベリファイ判定回路３ｅは、例えば、ｎチ
ャネルＭＯＳトランジスタからなるトランジスタＮ２
０，Ｎ２１により構成されている。この書き込みベリフ
ァイ判定回路３ｅにおいては、信号線ＣＨＫと接地ライ
ンとの間にトランジスタＮ２０，Ｎ２１が並列に挿入さ
れており、トランジスタＮ２０のゲートがラッチ回路Ｌ
Ｑ１の反転記憶ノード／Ｑ１と接続され、トランジスタ
Ｎ２１のゲートがラッチ回路ＬＱ０の反転記憶ノード／
Ｑ０と接続されている。信号線ＣＨＫの一端は、その入
力端子が接地されたインバータＵ５の出力端子と接続さ
れ、他端は判定回路３１と接続されている。判定回路３
１は、書き込み時に、選択ページ内のメモリセルへの書
き込みが完了したかどうかを信号線ＣＨＫの電位で判定
する。
ャネルＭＯＳトランジスタからなるトランジスタＮ２
０，Ｎ２１により構成されている。この書き込みベリフ
ァイ判定回路３ｅにおいては、信号線ＣＨＫと接地ライ
ンとの間にトランジスタＮ２０，Ｎ２１が並列に挿入さ
れており、トランジスタＮ２０のゲートがラッチ回路Ｌ
Ｑ１の反転記憶ノード／Ｑ１と接続され、トランジスタ
Ｎ２１のゲートがラッチ回路ＬＱ０の反転記憶ノード／
Ｑ０と接続されている。信号線ＣＨＫの一端は、その入
力端子が接地されたインバータＵ５の出力端子と接続さ
れ、他端は判定回路３１と接続されている。判定回路３
１は、書き込み時に、選択ページ内のメモリセルへの書
き込みが完了したかどうかを信号線ＣＨＫの電位で判定
する。
【００８１】具体的には、メモリセルに書き込みが十分
になされている場合は、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が共に
ハイレベル（Ｖccレベル）となり、ベリファイ判定回路
３ｅにおいては、トランジスタＮ２０，Ｎ２１のゲート
がローレベルとなるため、これらのトランジスタＮ２
０，Ｎ２１がオフ状態となる。したがって、選択ページ
内の全メモリセルに書き込みが十分になされている場合
は、信号線ＣＨＫの電位がハイレベルとなる。このこと
により、選択ページ内のメモリセルへの書き込みが完了
したと判定される。一方、メモリセルに書き込みが十分
になされていない場合は、ラッチ回路ＬＱ１，ＬＱ０の
記憶ノードＱ１，Ｑ０の少なくとも一方がローレベルと
なり、ベリファイ判定回路３ｅにおいては、トランジス
タＮ２０，Ｎ２１の少なくとも一方がオン状態となる。
したがって、選択ページ内に書き込みが十分になされて
いないメモリセルが１つでも含まれる場合は、信号線Ｃ
ＨＫの電位がローレベルとなる。このことにより、選択
ページ内のメモリセルへの書き込みが完了していないと
判定される。
になされている場合は、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０が共に
ハイレベル（Ｖccレベル）となり、ベリファイ判定回路
３ｅにおいては、トランジスタＮ２０，Ｎ２１のゲート
がローレベルとなるため、これらのトランジスタＮ２
０，Ｎ２１がオフ状態となる。したがって、選択ページ
内の全メモリセルに書き込みが十分になされている場合
は、信号線ＣＨＫの電位がハイレベルとなる。このこと
により、選択ページ内のメモリセルへの書き込みが完了
したと判定される。一方、メモリセルに書き込みが十分
になされていない場合は、ラッチ回路ＬＱ１，ＬＱ０の
記憶ノードＱ１，Ｑ０の少なくとも一方がローレベルと
なり、ベリファイ判定回路３ｅにおいては、トランジス
タＮ２０，Ｎ２１の少なくとも一方がオン状態となる。
したがって、選択ページ内に書き込みが十分になされて
いないメモリセルが１つでも含まれる場合は、信号線Ｃ
ＨＫの電位がローレベルとなる。このことにより、選択
ページ内のメモリセルへの書き込みが完了していないと
判定される。
【００８２】ソース線ドライバ４は、メモリセルアレイ
１のソース線ＳＬに対して所定のソース線電圧を供給
し、動作モードに応じてそのソース線電圧を制御する。
具体的には、このソース線ドライバ４は、書き込み動作
時、書き込みベリファイ動作時および読み出し動作時に
はソース線ＳＬに０Ｖを印加し、消去動作時にはソース
線ＳＬをフローティング状態にし、消去ベリファイ動作
時にはソース線ＳＬに所定の正の電圧を印加する。ま
た、このソース線ドライバ４は、消去ベリファイ動作時
にソース線ＳＬに印加する正の電圧を、必要に応じて変
化させることが可能である。
１のソース線ＳＬに対して所定のソース線電圧を供給
し、動作モードに応じてそのソース線電圧を制御する。
具体的には、このソース線ドライバ４は、書き込み動作
時、書き込みベリファイ動作時および読み出し動作時に
はソース線ＳＬに０Ｖを印加し、消去動作時にはソース
線ＳＬをフローティング状態にし、消去ベリファイ動作
時にはソース線ＳＬに所定の正の電圧を印加する。ま
た、このソース線ドライバ４は、消去ベリファイ動作時
にソース線ＳＬに印加する正の電圧を、必要に応じて変
化させることが可能である。
【００８３】基板電位設定回路５は、メモリセルアレイ
１が設けられるｐウェル１３、ｎウェル１２およびｐ型
Ｓｉ基板１１に所定のウェル電圧（基板電圧）を供給
し、動作モードに応じてその電圧を制御する。具体的に
は、この基板電位設定回路１３は、書き込み動作時、書
き込みベリファイ動作時、読み出し動作時および消去ベ
リファイ動作時にはｐウェル１３に０Ｖの電圧を印加
し、消去動作時にはｐウェル１３に所定の高電圧、例え
ば２０Ｖ程度を印加する。
１が設けられるｐウェル１３、ｎウェル１２およびｐ型
Ｓｉ基板１１に所定のウェル電圧（基板電圧）を供給
し、動作モードに応じてその電圧を制御する。具体的に
は、この基板電位設定回路１３は、書き込み動作時、書
き込みベリファイ動作時、読み出し動作時および消去ベ
リファイ動作時にはｐウェル１３に０Ｖの電圧を印加
し、消去動作時にはｐウェル１３に所定の高電圧、例え
ば２０Ｖ程度を印加する。
【００８４】制御回路６は、このＮＡＮＤ型フラッシュ
メモリの各回路ブロックの動作を制御するためのもので
ある。この制御回路６からは、ロウデコーダ２、データ
ラッチ／センスアンプ回路３、ソース線ドライバ４、基
板電位制御回路５などに対して制御信号を供給するため
の信号線が導出されている。
メモリの各回路ブロックの動作を制御するためのもので
ある。この制御回路６からは、ロウデコーダ２、データ
ラッチ／センスアンプ回路３、ソース線ドライバ４、基
板電位制御回路５などに対して制御信号を供給するため
の信号線が導出されている。
【００８５】上述のように構成されたこの一実施形態に
よるＮＡＮＤ型フラッシュメモリは、消去ベリファイ動
作時にソース線ＳＬに所定の正の電圧を印加するように
したソース線ドライバ４を有するのが特徴的である。
よるＮＡＮＤ型フラッシュメモリは、消去ベリファイ動
作時にソース線ＳＬに所定の正の電圧を印加するように
したソース線ドライバ４を有するのが特徴的である。
【００８６】すなわち、この一実施形態によるＮＡＮＤ
型フラッシュメモリにおいては、書き込み動作時に、ロ
ーカルセルフブースト法を用いて多値並列書き込みを行
うようにしているため、多値並列書き込みを実現する観
点から、消去状態のメモリセルのしきい値電圧を例えば
−１．５Ｖ以下にする必要があり、さらに、書き込み時
のディスターブ（Ｖpassディスターブ）耐性を向上させ
る観点から、消去状態のメモリセルのしきい値電圧を例
えば−８Ｖ以上とすることが望ましい。したがって、こ
の一実施形態によるＮＡＮＤ型フラッシュメモリにおい
ては、メモリセルの記憶データを消去する消去動作後
に、消去状態のメモリセルのしきい値電圧分布の上限お
よび下限を決めるために、消去ベリファイを行う必要が
ある。
型フラッシュメモリにおいては、書き込み動作時に、ロ
ーカルセルフブースト法を用いて多値並列書き込みを行
うようにしているため、多値並列書き込みを実現する観
点から、消去状態のメモリセルのしきい値電圧を例えば
−１．５Ｖ以下にする必要があり、さらに、書き込み時
のディスターブ（Ｖpassディスターブ）耐性を向上させ
る観点から、消去状態のメモリセルのしきい値電圧を例
えば−８Ｖ以上とすることが望ましい。したがって、こ
の一実施形態によるＮＡＮＤ型フラッシュメモリにおい
ては、メモリセルの記憶データを消去する消去動作後
に、消去状態のメモリセルのしきい値電圧分布の上限お
よび下限を決めるために、消去ベリファイを行う必要が
ある。
【００８７】しかしながら、ソース線およびｐウェルに
０Ｖを印加した状態でワード線に０Ｖを印加して消去ベ
リファイを行う従来技術の場合、メモリセルのしきい値
電圧が−１．５Ｖのとき２．８μＡのセル電流が流れる
ため、書き込みベリファイ時に用いる１μＡの判定電流
では、必要とされるしきい値電圧の判定ができない。そ
こで、この一実施形態においては、消去ベリファイ動作
時に、ソース線ＳＬに正の電圧を印加することにより、
メモリセルのソース−基板間に逆方向電圧が印加された
状態とし、ＭＯＳＦＥＴの基板バイアス効果を利用して
メモリセルの見かけ上のしきい値電圧を上昇させること
でセル電流を低減し、このことによって、消去ベリファ
イ動作時に必要とされるしきい値電圧の判定、すなわち
消去状態のメモリセルのしきい値電圧分布の上限を−
１．５Ｖに決めるためのしきい値電圧の判定を、書き込
みベリファイ動作時と同一の判定電流で行うことを可能
にしているのである。
０Ｖを印加した状態でワード線に０Ｖを印加して消去ベ
リファイを行う従来技術の場合、メモリセルのしきい値
電圧が−１．５Ｖのとき２．８μＡのセル電流が流れる
ため、書き込みベリファイ時に用いる１μＡの判定電流
では、必要とされるしきい値電圧の判定ができない。そ
こで、この一実施形態においては、消去ベリファイ動作
時に、ソース線ＳＬに正の電圧を印加することにより、
メモリセルのソース−基板間に逆方向電圧が印加された
状態とし、ＭＯＳＦＥＴの基板バイアス効果を利用して
メモリセルの見かけ上のしきい値電圧を上昇させること
でセル電流を低減し、このことによって、消去ベリファ
イ動作時に必要とされるしきい値電圧の判定、すなわち
消去状態のメモリセルのしきい値電圧分布の上限を−
１．５Ｖに決めるためのしきい値電圧の判定を、書き込
みベリファイ動作時と同一の判定電流で行うことを可能
にしているのである。
【００８８】図７に、ソース線に正の電圧を印加した状
態で、消去状態のメモリセルに対してワード線に０Ｖを
印加して読み出しを実行したときの、メモリセルのしき
い値電圧とセル電流との関係を示す。図７より、ソース
線に印加する正の電圧を大きくするほどセル電流が減少
し、判定可能なしきい値電圧が低くなることがわかるし
たがって、この一実施形態によるＮＡＮＤ型フラッシュ
メモリにおいては、消去ベリファイ動作時に、ソース線
ドライバ４からソース線ＳＬに供給する正の電圧を変化
させることにより、書き込みベリファイ動作時と同一の
１μＡの判定電流で、消去状態のメモリセルのしきい値
電圧分布の上限に対応するしきい値電圧の判定を行うこ
とも、消去状態のメモリセルのしきい値電圧分布の下限
に対応するしきい値電圧の判定を行うことも可能であ
る。具体的には、図７より、消去ベリファイ動作時に、
メモリセルのしきい値電圧が−０．５Ｖ（消去状態のメ
モリセルのしきい値電圧分布の上限に対応する電圧）以
下であるかを判定するためには、ソース線に例えば０．
５Ｖ程度の正の電圧を印加すればよいことがわかり、消
去ベリファイ動作時に、メモリセルのしきい値電圧が−
８Ｖ（消去状態のメモリセルのしきい値電圧分布の下限
に対応する電圧）以上であるかを判定するためには、ソ
ース線に例えば１．１Ｖ程度の正の電圧を印加すればよ
いことがわかる。
態で、消去状態のメモリセルに対してワード線に０Ｖを
印加して読み出しを実行したときの、メモリセルのしき
い値電圧とセル電流との関係を示す。図７より、ソース
線に印加する正の電圧を大きくするほどセル電流が減少
し、判定可能なしきい値電圧が低くなることがわかるし
たがって、この一実施形態によるＮＡＮＤ型フラッシュ
メモリにおいては、消去ベリファイ動作時に、ソース線
ドライバ４からソース線ＳＬに供給する正の電圧を変化
させることにより、書き込みベリファイ動作時と同一の
１μＡの判定電流で、消去状態のメモリセルのしきい値
電圧分布の上限に対応するしきい値電圧の判定を行うこ
とも、消去状態のメモリセルのしきい値電圧分布の下限
に対応するしきい値電圧の判定を行うことも可能であ
る。具体的には、図７より、消去ベリファイ動作時に、
メモリセルのしきい値電圧が−０．５Ｖ（消去状態のメ
モリセルのしきい値電圧分布の上限に対応する電圧）以
下であるかを判定するためには、ソース線に例えば０．
５Ｖ程度の正の電圧を印加すればよいことがわかり、消
去ベリファイ動作時に、メモリセルのしきい値電圧が−
８Ｖ（消去状態のメモリセルのしきい値電圧分布の下限
に対応する電圧）以上であるかを判定するためには、ソ
ース線に例えば１．１Ｖ程度の正の電圧を印加すればよ
いことがわかる。
【００８９】次に、上述のように構成されたこの一実施
形態によるＮＡＮＤ型フラッシュメモリの書き込み動
作、書き込みベリファイ動作、読み出し動作、消去動作
および消去ベリファイ動作について説明する。
形態によるＮＡＮＤ型フラッシュメモリの書き込み動
作、書き込みベリファイ動作、読み出し動作、消去動作
および消去ベリファイ動作について説明する。
【００９０】まず、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリの書き込み動作および書き込みベリファ
イ動作について説明する。図８は、書き込み動作を説明
するための略線図であり、図９は、書き込みベリファイ
動作を説明するための略線図である。
ラッシュメモリの書き込み動作および書き込みベリファ
イ動作について説明する。図８は、書き込み動作を説明
するための略線図であり、図９は、書き込みベリファイ
動作を説明するための略線図である。
【００９１】このＮＡＮＤ型フラッシュメモリにおいて
は、ワード線電圧を所定の初期電圧から所定のステップ
幅で段階的に増加させるＩＳＰＰ方式により、選択され
たメモリセルにページ単位でデータの書き込みがなさ
れ、ページ単位の書き込みが完了するまで、書き込み動
作と書き込みベリファイ動作とが繰り返し行われる。こ
のとき、１回目の書き込み動作は、選択ページ内の全メ
モリセルが消去状態とされている状態から開始される。
また、このＮＡＮＤ型フラッシュメモリにおいては、書
き込み動作時に、ローカルセルフブースト法を用いて多
値並列書き込みが行われる。
は、ワード線電圧を所定の初期電圧から所定のステップ
幅で段階的に増加させるＩＳＰＰ方式により、選択され
たメモリセルにページ単位でデータの書き込みがなさ
れ、ページ単位の書き込みが完了するまで、書き込み動
作と書き込みベリファイ動作とが繰り返し行われる。こ
のとき、１回目の書き込み動作は、選択ページ内の全メ
モリセルが消去状態とされている状態から開始される。
また、このＮＡＮＤ型フラッシュメモリにおいては、書
き込み動作時に、ローカルセルフブースト法を用いて多
値並列書き込みが行われる。
【００９２】図８に示すように、書き込み動作が起動さ
れる前、制御信号ＰＧＭがローレベル（ＧＮＤレベル）
に設定され、トランジスタＮ２がオフ状態とされてい
る。これにより、ビット線ＢＬm ，ＢＬm+1 はデータラ
ッチ／センスアンプ回路３のビット線電圧設定回路３ｂ
から切り離されている。また、制御信号ＴＲＮおよび制
御信号ＡｎＢ，ＡｎＮが（Ｖcc−Ｖth）レベルに設定さ
れ、トランジスタＨ１〜Ｈ４およびトランジスタＮ１が
オン状態とされていると共に、制御信号ＤＩＳおよび制
御信号Ｖref がハイレベル（Ｖccレベル）に設定され、
トランジスタＮ１がオン状態に、トランジスタＰ１がオ
フ状態にされている。これにより、ビット線ＢＬm ，Ｂ
Ｌm+1 は、いずれも接地ラインと接続されている。
れる前、制御信号ＰＧＭがローレベル（ＧＮＤレベル）
に設定され、トランジスタＮ２がオフ状態とされてい
る。これにより、ビット線ＢＬm ，ＢＬm+1 はデータラ
ッチ／センスアンプ回路３のビット線電圧設定回路３ｂ
から切り離されている。また、制御信号ＴＲＮおよび制
御信号ＡｎＢ，ＡｎＮが（Ｖcc−Ｖth）レベルに設定さ
れ、トランジスタＨ１〜Ｈ４およびトランジスタＮ１が
オン状態とされていると共に、制御信号ＤＩＳおよび制
御信号Ｖref がハイレベル（Ｖccレベル）に設定され、
トランジスタＮ１がオン状態に、トランジスタＰ１がオ
フ状態にされている。これにより、ビット線ＢＬm ，Ｂ
Ｌm+1 は、いずれも接地ラインと接続されている。
【００９３】また、１回目の書き込み動作に先立って、
書き込みデータがデータバスを介してデータラッチ／セ
ンスアンプ回路３のラッチ回路３ｃに供給される。これ
により、メモリセルに書き込むべき２ビットデータのう
ち、上位ビットのデータがラッチ回路ＬＤ１の記憶ノー
ドＤ１にセットされ、下位ビットのデータがラッチ回路
ＬＤ０の記憶ノードＤ０にセットされる。
書き込みデータがデータバスを介してデータラッチ／セ
ンスアンプ回路３のラッチ回路３ｃに供給される。これ
により、メモリセルに書き込むべき２ビットデータのう
ち、上位ビットのデータがラッチ回路ＬＤ１の記憶ノー
ドＤ１にセットされ、下位ビットのデータがラッチ回路
ＬＤ０の記憶ノードＤ０にセットされる。
【００９４】この状態で書き込みが起動されると、制御
信号ＤＩＳがローレベル（ＧＮＤレベル）に切り換えら
れ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離
される。そして、制御信号ＴＲＮおよび制御信号Ａｎ
Ｂ，ＡｎＮがＶcc以上の所定のハイレベル、例えばＰ５
Ｖ（６Ｖ程度）に設定されると共に、制御信号Ｖref が
ローレベル（ＧＮＤレベル）に設定される。これによ
り、ビット線ＢＬm ，ＢＬm+1 はＶccレベルに充電され
る。このとき、制御信号ＰＧＭおよび制御信号φＬＡＴ
１〜φＬＡＴ４は、ラッチデータに影響がないようにロ
ーレベルとされ、トランジスタＮ１，Ｎ１３，Ｎ１４，
Ｎ１７，Ｎ１９はオフ状態とされている。また、選択ゲ
ート線ＤＳＧにＶccが印加され、選択ゲート線ＳＳＧ、
ソース線ＳＬおよびｐウェル１３に０Ｖが印加される。
これにより、ＮＡＮＤストリングＡm，Ａm+1 中のメモ
リセルのチャネルは、Ｖcc−ＶthDSに充電される。ただ
し、ＶthDSは選択トランジスタＤＳ１，ＤＳ２のしきい
値電圧である。
信号ＤＩＳがローレベル（ＧＮＤレベル）に切り換えら
れ、ビット線ＢＬm ，ＢＬm+1 が接地ラインから切り離
される。そして、制御信号ＴＲＮおよび制御信号Ａｎ
Ｂ，ＡｎＮがＶcc以上の所定のハイレベル、例えばＰ５
Ｖ（６Ｖ程度）に設定されると共に、制御信号Ｖref が
ローレベル（ＧＮＤレベル）に設定される。これによ
り、ビット線ＢＬm ，ＢＬm+1 はＶccレベルに充電され
る。このとき、制御信号ＰＧＭおよび制御信号φＬＡＴ
１〜φＬＡＴ４は、ラッチデータに影響がないようにロ
ーレベルとされ、トランジスタＮ１，Ｎ１３，Ｎ１４，
Ｎ１７，Ｎ１９はオフ状態とされている。また、選択ゲ
ート線ＤＳＧにＶccが印加され、選択ゲート線ＳＳＧ、
ソース線ＳＬおよびｐウェル１３に０Ｖが印加される。
これにより、ＮＡＮＤストリングＡm，Ａm+1 中のメモ
リセルのチャネルは、Ｖcc−ＶthDSに充電される。ただ
し、ＶthDSは選択トランジスタＤＳ１，ＤＳ２のしきい
値電圧である。
【００９５】その後、制御信号ＡｎＢ，ＡｎＮで書き込
み対象とされるＮＡＮＤストリングが選択される。ここ
では、例えば、ビット線ＢＬm と接続されるＮＡＮＤス
トリングＡm が書き込み対象として選択される場合につ
いて説明する。この場合、制御信号ＡｎＮがローレベル
（ＧＮＤレベル）に設定され、非選択側のビット線ＢＬ
m+1 はＶccレベルに充電された状態でフローティング状
態に保持され、このビット線ＢＬm+1 と接続されるＮＡ
ＮＤストリングＡm+1 のメモリセルのチャネルはＶcc−
ＶthDSレベルに保持される。また、制御信号ＡｎＢがＰ
５Ｖレベルに保持され、制御信号Ｖref がビット線ＢＬ
m などのリーク電流を補償するだけの電流をトランジス
タＰ１が流すことが可能な所定レベルの電圧（例えば２
Ｖ）に設定される。これにより、選択側のビット線ＢＬ
m は、書き込みデータ（ラッチデータ）に応じて、次の
ような接続状態とされる。
み対象とされるＮＡＮＤストリングが選択される。ここ
では、例えば、ビット線ＢＬm と接続されるＮＡＮＤス
トリングＡm が書き込み対象として選択される場合につ
いて説明する。この場合、制御信号ＡｎＮがローレベル
（ＧＮＤレベル）に設定され、非選択側のビット線ＢＬ
m+1 はＶccレベルに充電された状態でフローティング状
態に保持され、このビット線ＢＬm+1 と接続されるＮＡ
ＮＤストリングＡm+1 のメモリセルのチャネルはＶcc−
ＶthDSレベルに保持される。また、制御信号ＡｎＢがＰ
５Ｖレベルに保持され、制御信号Ｖref がビット線ＢＬ
m などのリーク電流を補償するだけの電流をトランジス
タＰ１が流すことが可能な所定レベルの電圧（例えば２
Ｖ）に設定される。これにより、選択側のビット線ＢＬ
m は、書き込みデータ（ラッチデータ）に応じて、次の
ような接続状態とされる。
【００９６】すなわち、書き込みデータが”００”の場
合には、トランジスタＮ３，Ｎ４がオン状態となり、ビ
ット線ＢＬm は接地ラインと接続される。したがって、
ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモ
リセルのチャネルはＧＮＤレベル（＝０Ｖ）に設定され
る。
合には、トランジスタＮ３，Ｎ４がオン状態となり、ビ
ット線ＢＬm は接地ラインと接続される。したがって、
ビット線ＢＬm およびＮＡＮＤストリングＡm 中のメモ
リセルのチャネルはＧＮＤレベル（＝０Ｖ）に設定され
る。
【００９７】書き込みデータが”０１”の場合には、ト
ランジスタＮ５，Ｎ６がオン状態となり、ビット線ＢＬ
m はビット線電圧供給ラインＶＢＬ１と接続される。し
たがって、ビット線ＢＬm およびＮＡＮＤストリングＡ
m 中のメモリセルのチャネルは電圧ＶＢ１（＝１．２
Ｖ）に設定される。
ランジスタＮ５，Ｎ６がオン状態となり、ビット線ＢＬ
m はビット線電圧供給ラインＶＢＬ１と接続される。し
たがって、ビット線ＢＬm およびＮＡＮＤストリングＡ
m 中のメモリセルのチャネルは電圧ＶＢ１（＝１．２
Ｖ）に設定される。
【００９８】書き込みデータが”１０”の場合には、ト
ランジスタＮ７，Ｎ８がオン状態となり、ビット線ＢＬ
m はビット線電圧供給ラインＶＢＬ２と接続される。し
たがって、ビット線ＢＬm およびＮＡＮＤストリングＡ
m 中のメモリセルのチャネルは電圧ＶＢ２（＝１．４
Ｖ）に設定される。
ランジスタＮ７，Ｎ８がオン状態となり、ビット線ＢＬ
m はビット線電圧供給ラインＶＢＬ２と接続される。し
たがって、ビット線ＢＬm およびＮＡＮＤストリングＡ
m 中のメモリセルのチャネルは電圧ＶＢ２（＝１．４
Ｖ）に設定される。
【００９９】なお、書き込みデータが”１１”の場合に
は、ビット線ＢＬm は、接地ラインおよびビット線供給
ラインＶＢＬ１，ＶＢＬ２のいずれにも接続されない。
したがって、ビット線ＢＬm はＶccレベルに充電された
状態でフローティング状態にされ、ＮＡＮＤストリング
Ａm 中のメモリセルのチャネルはＶcc−ＶthDSレベルに
保持される。
は、ビット線ＢＬm は、接地ラインおよびビット線供給
ラインＶＢＬ１，ＶＢＬ２のいずれにも接続されない。
したがって、ビット線ＢＬm はＶccレベルに充電された
状態でフローティング状態にされ、ＮＡＮＤストリング
Ａm 中のメモリセルのチャネルはＶcc−ＶthDSレベルに
保持される。
【０１００】上述したように選択側のビット線ＢＬm が
書き込みデータに応じた電圧に設定され、非選択側のビ
ット線ＢＬm+1 がＶccレベルに充電された状態でフロー
ティング状態に設定された後、ワード線ＷＬ１〜ＷＬ１
６のうち、書き込み対象ページとされる選択ワード線に
書き込み電圧ＶPGM （例えば１６Ｖ程度）が印加され
る。これと共に、選択ワード線に隣接する非選択ワード
線に０Ｖの電圧が印加され、残りの非選択ワード線が書
き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）
が印加される。
書き込みデータに応じた電圧に設定され、非選択側のビ
ット線ＢＬm+1 がＶccレベルに充電された状態でフロー
ティング状態に設定された後、ワード線ＷＬ１〜ＷＬ１
６のうち、書き込み対象ページとされる選択ワード線に
書き込み電圧ＶPGM （例えば１６Ｖ程度）が印加され
る。これと共に、選択ワード線に隣接する非選択ワード
線に０Ｖの電圧が印加され、残りの非選択ワード線が書
き込みパス電圧Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）
が印加される。
【０１０１】このとき、選択側のＮＡＮＤストリングＡ
m に着目すると、書き込みデータが”１１”以外の場合
は、プログラム電圧ＶPGM とチャネル電位との電界によ
りＦＮ（Fowler-Nordheim ）トンネリング現象が起こ
り、選択メモリセルに対してデータの書き込みがなされ
る。また、書き込みデータが”１１”の場合は、選択ト
ランジスタＤＳ１がカットオフ状態となり、ＮＡＮＤス
トリングＡm 中のメモリセルのチャネルは、ビット線Ｂ
Ｌm から切り離されワード線との容量結合によって昇圧
される。そして、選択メモリセルに隣接するメモリセル
がカットオフすると、その後、選択メモリセルのチャネ
ルは選択ワード線との容量結合により所定の書き込み禁
止電位にブーストされ、選択メモリセルに対するデータ
の書き込みが禁止される。また、非選択側のＮＡＮＤス
トリングＡm+1 のチャネルも同様に書き込み禁止電位に
ブーストされ、書き込み禁止とされる。
m に着目すると、書き込みデータが”１１”以外の場合
は、プログラム電圧ＶPGM とチャネル電位との電界によ
りＦＮ（Fowler-Nordheim ）トンネリング現象が起こ
り、選択メモリセルに対してデータの書き込みがなされ
る。また、書き込みデータが”１１”の場合は、選択ト
ランジスタＤＳ１がカットオフ状態となり、ＮＡＮＤス
トリングＡm 中のメモリセルのチャネルは、ビット線Ｂ
Ｌm から切り離されワード線との容量結合によって昇圧
される。そして、選択メモリセルに隣接するメモリセル
がカットオフすると、その後、選択メモリセルのチャネ
ルは選択ワード線との容量結合により所定の書き込み禁
止電位にブーストされ、選択メモリセルに対するデータ
の書き込みが禁止される。また、非選択側のＮＡＮＤス
トリングＡm+1 のチャネルも同様に書き込み禁止電位に
ブーストされ、書き込み禁止とされる。
【０１０２】このようにして選択ワード線に所定のパル
ス幅（例えば数１０μｓ程度）のプログラム電圧ＶPGM
を与えて選択メモリセルにデータの書き込みがなされた
後、全ワード線の電圧がＧＮＤレベルに設定されると共
に、選択ゲート線ＤＳＧの電圧が０Ｖに切り換えられ、
書き込み動作が終了する。
ス幅（例えば数１０μｓ程度）のプログラム電圧ＶPGM
を与えて選択メモリセルにデータの書き込みがなされた
後、全ワード線の電圧がＧＮＤレベルに設定されると共
に、選択ゲート線ＤＳＧの電圧が０Ｖに切り換えられ、
書き込み動作が終了する。
【０１０３】書き込み動作が終了すると、制御信号ＰＧ
ＭがＶccレベルからＧＮＤレベルに切り換えられ、ビッ
ト線ＢＬm がビット線電圧設定回路３ｂから切り離され
る。そして、制御信号Ｖref がＶccレベルに設定される
と共に、制御信号ＤＩＳがＶccレベルに設定され、さら
に、制御信号ＡｎＮがＰ５Ｖレベルに設定されると共
に、制御信号ＡｎＢおよび制御信号ＴＲＮが書き込み時
のままＰ５Ｖレベルに保持され、この間に、ビット線Ｂ
Ｌm ，ＢＬm+1 が接地される。そして、一定時間経過
後、制御信号ＴＲＮがＧＮＤレベルに設定され、さら
に、一定時間経過した後、制御信号ＤＩＳがＧＮＤレベ
ルに切り換えられ、ビット線ＢＬm ，ＢＬm+1が接地ラ
インから切り離される。その後、書き込みベリファイ動
作が実行される。
ＭがＶccレベルからＧＮＤレベルに切り換えられ、ビッ
ト線ＢＬm がビット線電圧設定回路３ｂから切り離され
る。そして、制御信号Ｖref がＶccレベルに設定される
と共に、制御信号ＤＩＳがＶccレベルに設定され、さら
に、制御信号ＡｎＮがＰ５Ｖレベルに設定されると共
に、制御信号ＡｎＢおよび制御信号ＴＲＮが書き込み時
のままＰ５Ｖレベルに保持され、この間に、ビット線Ｂ
Ｌm ，ＢＬm+1 が接地される。そして、一定時間経過
後、制御信号ＴＲＮがＧＮＤレベルに設定され、さら
に、一定時間経過した後、制御信号ＤＩＳがＧＮＤレベ
ルに切り換えられ、ビット線ＢＬm ，ＢＬm+1が接地ラ
インから切り離される。その後、書き込みベリファイ動
作が実行される。
【０１０４】書き込みベリファイ動作が起動されると、
制御信号ＡｎＢ，ＡｎＮで書き込みベリファイ対象とさ
れるＮＡＮＤストリングが選択される。ここでは、上述
の書き込み動作に引き続いて、ビット線ＢＬm と接続さ
れたＮＡＮＤストリングＡmが書き込みベリファイ対象
として選択される。この場合、制御信号ＴＲＮがＶcc−
Ｖthレベルに設定されると共に、制御信号ＡｎＢがＰ５
Ｖレベルに保持され、制御信号ＡｎＮがＧＮＤレベルに
設定される。これにより、選択側のビット線ＢＬm がノ
ードＳＡと接続され、非選択側のビット線ＢＬm+1 がフ
ローティング状態とされる。
制御信号ＡｎＢ，ＡｎＮで書き込みベリファイ対象とさ
れるＮＡＮＤストリングが選択される。ここでは、上述
の書き込み動作に引き続いて、ビット線ＢＬm と接続さ
れたＮＡＮＤストリングＡmが書き込みベリファイ対象
として選択される。この場合、制御信号ＴＲＮがＶcc−
Ｖthレベルに設定されると共に、制御信号ＡｎＢがＰ５
Ｖレベルに保持され、制御信号ＡｎＮがＧＮＤレベルに
設定される。これにより、選択側のビット線ＢＬm がノ
ードＳＡと接続され、非選択側のビット線ＢＬm+1 がフ
ローティング状態とされる。
【０１０５】この書き込みベリファイ動作では、１回の
書き込み動作が終了する毎に、データ”００”，”０
１”，”１０”の各プログラム状態に対応するしきい値
電圧の判定が行われる。この判定は、制御信号ＤＩＳが
ＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳ
Ｇ、選択ゲート線ＳＳＧおよび非選択ワード線に所定の
ハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が
印加された状態で、選択ワード線に印加する電圧を例え
ばＶVF3 →ＶVF2 →ＶVF1 の順序で段階的に下げながら
なされる。このとき、ソース線ＳＬおよびｐウェル１３
には０Ｖが印加される。
書き込み動作が終了する毎に、データ”００”，”０
１”，”１０”の各プログラム状態に対応するしきい値
電圧の判定が行われる。この判定は、制御信号ＤＩＳが
ＧＮＤレベルに切り換えられた後、選択ゲート線ＤＳ
Ｇ、選択ゲート線ＳＳＧおよび非選択ワード線に所定の
ハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）が
印加された状態で、選択ワード線に印加する電圧を例え
ばＶVF3 →ＶVF2 →ＶVF1 の順序で段階的に下げながら
なされる。このとき、ソース線ＳＬおよびｐウェル１３
には０Ｖが印加される。
【０１０６】また、ＶVF3 〜ＶVF1 の各電圧での実際の
しきい値電圧の判定の前処理として、一定時間、制御信
号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１
がオン状態とされ、選択側のビット線ＢＬm に対して電
源電圧Ｖccでの充電がなされる。ある程度時間が経過す
ると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ
１のゲート−ソース間の電位差がＶth´（Ｖth´はトラ
ンジスタＨ１のしきい値電圧）以下となるとき自動的に
トランジスタＨ１，Ｈ３がオフする。したがって、ビッ
ト線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば
１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルと
なる。
しきい値電圧の判定の前処理として、一定時間、制御信
号Ｖref がＧＮＤレベルに設定されてトランジスタＰ１
がオン状態とされ、選択側のビット線ＢＬm に対して電
源電圧Ｖccでの充電がなされる。ある程度時間が経過す
ると、ビット線ＢＬm の電圧が上昇し、トランジスタＨ
１のゲート−ソース間の電位差がＶth´（Ｖth´はトラ
ンジスタＨ１のしきい値電圧）以下となるとき自動的に
トランジスタＨ１，Ｈ３がオフする。したがって、ビッ
ト線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例えば
１．５Ｖ程度）に充電され、ノードＳＡはＶccレベルと
なる。
【０１０７】この状態で選択ワード線に印加する電圧を
所定値とすると共に、ラッチ回路ＬＱ１，ＬＱ０の記憶
ノードＱ１，Ｑ０が所定データに設定された状態で、セ
ル電流の有無をビット線ＢＬm およびノードＳＡの電圧
に反映させてしきい値電圧の判定がなされる。つまり、
選択メモリセルのしきい値電圧以上の電圧がそのコント
ロールゲートに供給されて、所定の判定電流（例えば１
μＡ）以上のセル電流が流れる場合には、ビット線ＢＬ
m の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態
となる。したがって、ノードＳＡは、ビット線ＢＬm の
電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下
する。また、選択メモリセルのしきい値電圧未満の電圧
がそのコントロールゲートに供給される場合には、セル
電流が流れず、ビット線ＢＬm の電圧が降下することが
ないため、ノードＳＡの電圧はそのままＶccレベルに保
持される。この関係に基づいてメモリセルのしきい値電
圧の判定がなされる。
所定値とすると共に、ラッチ回路ＬＱ１，ＬＱ０の記憶
ノードＱ１，Ｑ０が所定データに設定された状態で、セ
ル電流の有無をビット線ＢＬm およびノードＳＡの電圧
に反映させてしきい値電圧の判定がなされる。つまり、
選択メモリセルのしきい値電圧以上の電圧がそのコント
ロールゲートに供給されて、所定の判定電流（例えば１
μＡ）以上のセル電流が流れる場合には、ビット線ＢＬ
m の電圧が降下し、トランジスタＨ１，Ｈ３がオン状態
となる。したがって、ノードＳＡは、ビット線ＢＬm の
電圧（Ｖcc−Ｖth−Ｖth´）とほぼ等しい電圧まで降下
する。また、選択メモリセルのしきい値電圧未満の電圧
がそのコントロールゲートに供給される場合には、セル
電流が流れず、ビット線ＢＬm の電圧が降下することが
ないため、ノードＳＡの電圧はそのままＶccレベルに保
持される。この関係に基づいてメモリセルのしきい値電
圧の判定がなされる。
【０１０８】すなわち、図９に示すように、制御信号Ｄ
ＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖre
f がＧＮＤレベルに設定されてトランジスタＰ１がオン
状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの
充電がなされる。ビット線ＢＬm の充電が完了すると、
制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に
設定される。
ＩＳがＧＮＤレベルに切り換えられた後、制御信号Ｖre
f がＧＮＤレベルに設定されてトランジスタＰ１がオン
状態とされ、ビット線ＢＬm に対して電源電圧Ｖccでの
充電がなされる。ビット線ＢＬm の充電が完了すると、
制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に
設定される。
【０１０９】まず、選択ワード線にＶVF3 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”００”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF3 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９、Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”００”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF3 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９、Ｎ１０がオン状態となる。
【０１１０】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
【０１１１】制御信号φＬＡＴ３およびφＬＡＴ４がハ
イレベルに設定されると、トランジスタＮ１４，Ｎ１３
がオン状態となる。このときトランジスタＮ９がオン状
態であることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタ
Ｎ１８のゲートがハイレベルになり、トランジスタＮ１
８がオン状態となる。
イレベルに設定されると、トランジスタＮ１４，Ｎ１３
がオン状態となる。このときトランジスタＮ９がオン状
態であることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタ
Ｎ１８のゲートがハイレベルになり、トランジスタＮ１
８がオン状態となる。
【０１１２】さらに、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ１がハイレベルに設定される。
である制御信号φＬＡＴ１がハイレベルに設定される。
【０１１３】制御信号φＬＡＴ１がハイレベルに設定さ
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
【０１１４】以上により、書き込みデータが”００”の
選択メモリセルで、そのしきい値電圧ＶthがＶVF3 より
大きい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータ
が”１１”に反転し、書き込み禁止状態とされる。
選択メモリセルで、そのしきい値電圧ＶthがＶVF3 より
大きい場合、ラッチ回路ＬＱ１、ＬＱ０のラッチデータ
が”１１”に反転し、書き込み禁止状態とされる。
【０１１５】一方、選択メモリセルのしきい値電圧Ｖth
がＶVF3 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ３，φＬＡＴ４およびφＬＡＴ
６によりトランジスタＮ１４，Ｎ１３およびＮ１９がオ
ン状態となっても、トランジスタＮ９，Ｎ１０のゲート
がローレベルとなっているため、トランジスタＮ９，Ｎ
１０のドレイン−ソース間が高抵抗な状態とされ、ラッ
チ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転さ
せるのに必要な電流を流すことができず、結果として設
定状態が保持される。
がＶVF3 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ３，φＬＡＴ４およびφＬＡＴ
６によりトランジスタＮ１４，Ｎ１３およびＮ１９がオ
ン状態となっても、トランジスタＮ９，Ｎ１０のゲート
がローレベルとなっているため、トランジスタＮ９，Ｎ
１０のドレイン−ソース間が高抵抗な状態とされ、ラッ
チ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０を反転さ
せるのに必要な電流を流すことができず、結果として設
定状態が保持される。
【０１１６】選択ワード線にＶVF3 が印加された状態で
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccで
の充電がなされる。ビット線ＢＬm の充電が完了する
と、制御信号Ｖref が所定レベルの電圧（例えば、２
Ｖ）に設定される。
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccで
の充電がなされる。ビット線ＢＬm の充電が完了する
と、制御信号Ｖref が所定レベルの電圧（例えば、２
Ｖ）に設定される。
【０１１７】次に、選択ワード線にＶVF2 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”０１”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF2 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９，Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”０１”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF2 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９，Ｎ１０がオン状態となる。
【０１１８】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ３がハイレベルに設定される。
である制御信号φＬＡＴ３がハイレベルに設定される。
【０１１９】制御信号φＬＡＴ３がハイレベルに設定さ
れると、トランジスタＮ１４がオン状態となる。このと
き、書き込みデータが”０１”である場合は、トランジ
スタＮ１５がオン状態であり（ラッチ回路ＬＱ０の記憶
ノードＱ０がハイレベルであるため）、さらに、トラン
ジスタＮ９がオン状態であることにより、ラッチ回路Ｌ
Ｑ１の反転記憶ノード／Ｑ１がローレベルに設定されて
記憶ノードＱ１がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧ＶthがＶth＞
ＶVF3 ＞ＶVF2 である場合には、選択ワード線にＶVF3
が印加された状態でのしきい値電圧の判定において、す
でにラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレ
ベルからハイレベルに反転されているため、ここでは変
化しない。また、書き込みデータが”００”で、選択メ
モリセルのしきい値電圧ＶthがＶVF3 ＞Ｖth＞ＶVF2 で
ある場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がロ
ーレベルであることによりトランジスタＮ１５がオフ状
態とされているため、ラッチ回路ＬＱ１の記憶ノードＱ
１は変化しない。
れると、トランジスタＮ１４がオン状態となる。このと
き、書き込みデータが”０１”である場合は、トランジ
スタＮ１５がオン状態であり（ラッチ回路ＬＱ０の記憶
ノードＱ０がハイレベルであるため）、さらに、トラン
ジスタＮ９がオン状態であることにより、ラッチ回路Ｌ
Ｑ１の反転記憶ノード／Ｑ１がローレベルに設定されて
記憶ノードＱ１がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧ＶthがＶth＞
ＶVF3 ＞ＶVF2 である場合には、選択ワード線にＶVF3
が印加された状態でのしきい値電圧の判定において、す
でにラッチ回路ＬＱ１の反転記憶ノード／Ｑ１がローレ
ベルからハイレベルに反転されているため、ここでは変
化しない。また、書き込みデータが”００”で、選択メ
モリセルのしきい値電圧ＶthがＶVF3 ＞Ｖth＞ＶVF2 で
ある場合には、ラッチ回路ＬＱ０の記憶ノードＱ０がロ
ーレベルであることによりトランジスタＮ１５がオフ状
態とされているため、ラッチ回路ＬＱ１の記憶ノードＱ
１は変化しない。
【０１２０】以上により、書き込みデータが”０１”の
選択メモリセルで、そのしきい値電圧ＶthがＶVF2 より
大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
が”１１”に反転し、書き込み禁止状態とされる。
選択メモリセルで、そのしきい値電圧ＶthがＶVF2 より
大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
が”１１”に反転し、書き込み禁止状態とされる。
【０１２１】一方、選択メモリセルのしきい値電圧Ｖth
がＶVF2 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ３によりトランジスタＮ１４が
オン状態となっても、トランジスタＮ９のゲートがロー
レベルとなっているため、トランジスタＮ９のドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の
記憶ノードＱ１を反転させるのに必要な電流を流すこと
ができず、結果として設定状態が保持される。
がＶVF2 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ３によりトランジスタＮ１４が
オン状態となっても、トランジスタＮ９のゲートがロー
レベルとなっているため、トランジスタＮ９のドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１の
記憶ノードＱ１を反転させるのに必要な電流を流すこと
ができず、結果として設定状態が保持される。
【０１２２】選択ワード線にＶVF2 が印加された状態で
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ンされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電
がなされる。ビット線ＢＬmの充電が完了すると、制御
信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定
される。
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ンされ、ビット線ＢＬm に対して電源電圧Ｖccでの充電
がなされる。ビット線ＢＬmの充電が完了すると、制御
信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に設定
される。
【０１２３】次に、選択ワード線にＶVF1 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”１０”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF1 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９，Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”１０”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶVF1 より大きい場合には、セル電流が流れ
ないことにより、ビット線ＢＬm の電圧は変化せず、ノ
ードＳＡはＶccレベルに保持される。このとき、トラン
ジスタＮ９，Ｎ１０がオン状態となる。
【０１２４】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ１がハイレベルに設定される。
である制御信号φＬＡＴ１がハイレベルに設定される。
【０１２５】制御信号φＬＡＴ１がハイレベルに設定さ
れると、トランジスタＮ１９がオン状態となる。このと
き、書き込みデータが”１０”である場合は、トランジ
スタＮ１８がオン状態であり（ラッチ回路ＬＱ１の記憶
ノードＱ１がハイレベルであるため）、さらに、トラン
ジスタＮ１０がオン状態であることにより、ラッチ回路
ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定され
て記憶ノードＱ０がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧ＶｔｈがＶｔ
ｈ＞ＶVF3 ＞ＶVF1 である場合には、選択ワード線にＶ
VF3 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路ＬＱ０の反転記憶ノード／Ｑ０が
ローレベルからハイレベルに反転されているため、ここ
では変化しない。また、書き込みデータが”００”また
は”０１”で、選択メモリセルのしきい値電圧ＶthがＶ
VF2 ＞Ｖth＞ＶVF1 である場合には、ラッチ回路ＬＱ１
の記憶ノードＱ１がローレベルであることによりトラン
ジスタＮ１８がオフ状態であるため、ラッチ回路ＬＱ０
の記憶ノードＱ０は変化しない。
れると、トランジスタＮ１９がオン状態となる。このと
き、書き込みデータが”１０”である場合は、トランジ
スタＮ１８がオン状態であり（ラッチ回路ＬＱ１の記憶
ノードＱ１がハイレベルであるため）、さらに、トラン
ジスタＮ１０がオン状態であることにより、ラッチ回路
ＬＱ０の反転記憶ノード／Ｑ０がローレベルに設定され
て記憶ノードＱ０がローレベルからハイレベルに反転す
る。なお、選択メモリセルのしきい値電圧ＶｔｈがＶｔ
ｈ＞ＶVF3 ＞ＶVF1 である場合には、選択ワード線にＶ
VF3 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路ＬＱ０の反転記憶ノード／Ｑ０が
ローレベルからハイレベルに反転されているため、ここ
では変化しない。また、書き込みデータが”００”また
は”０１”で、選択メモリセルのしきい値電圧ＶthがＶ
VF2 ＞Ｖth＞ＶVF1 である場合には、ラッチ回路ＬＱ１
の記憶ノードＱ１がローレベルであることによりトラン
ジスタＮ１８がオフ状態であるため、ラッチ回路ＬＱ０
の記憶ノードＱ０は変化しない。
【０１２６】以上により、書き込みデータが”１０”の
選択メモリセルで、そのしきい値電圧ＶthがＶVF1 より
大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
は”１１”に反転し、書き込み禁止状態とされる。
選択メモリセルで、そのしきい値電圧ＶthがＶVF1 より
大きい場合、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
は”１１”に反転し、書き込み禁止状態とされる。
【０１２７】一方、選択メモリセルのしきい値電圧Ｖth
がＶVF1 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ１によりトランジスタＮ１８が
オンしても、トランジスタＮ１０のゲートがローレベル
となっているため、トランジスタＮ１０のドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶
ノードＱ０を反転させるのに必要な電流を流すことがで
きず、結果として設定状態が保持される。
がＶVF1 より小さく、判定電流以上のセル電流が流れる
場合、ノードＳＡの電圧が降下してトランジスタＨ１，
Ｈ３がオンし、ビット線ＢＬm の容量ＣBLとノードＳＡ
の容量ＣSA（＜＜ＣBL）との間で電荷の再分配が起こ
り、ノードＳＡの電圧がビット線ＢＬm の電圧（Ｖcc−
Ｖth−Ｖth´）とほぼ同程度のローレベルとなる。この
ため、制御信号φＬＡＴ１によりトランジスタＮ１８が
オンしても、トランジスタＮ１０のゲートがローレベル
となっているため、トランジスタＮ１０のドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記憶
ノードＱ０を反転させるのに必要な電流を流すことがで
きず、結果として設定状態が保持される。
【０１２８】このようにして書き込みベリファイ動作が
なされ、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしき
い値電圧の確認結果に応じたデータが保持される。この
とき、書き込み十分である場合には、ラッチ回路ＬＱ
１，ＬＱ０のラッチデータが”１１”となり、書き込み
不十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチデータの少なくとも一方が”０”となる。したがっ
て、ベリファイ判定回路３ｅの信号線ＣＨＫの電位を監
視することで、全てのメモリセルに対して書き込みが十
分になされて完了したかどうかの判定がなされ、書き込
みが十分でないと判定される場合には、再度書き込み動
作と書き込みベリファイ動作とが繰り返しなされる。そ
して、選択ページ内の全てのメモリセルが書き込み十分
と判定された段階で一連の動作が終了する。
なされ、ラッチ回路ＬＱ１，ＬＱ０にメモリセルのしき
い値電圧の確認結果に応じたデータが保持される。この
とき、書き込み十分である場合には、ラッチ回路ＬＱ
１，ＬＱ０のラッチデータが”１１”となり、書き込み
不十分である場合には、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチデータの少なくとも一方が”０”となる。したがっ
て、ベリファイ判定回路３ｅの信号線ＣＨＫの電位を監
視することで、全てのメモリセルに対して書き込みが十
分になされて完了したかどうかの判定がなされ、書き込
みが十分でないと判定される場合には、再度書き込み動
作と書き込みベリファイ動作とが繰り返しなされる。そ
して、選択ページ内の全てのメモリセルが書き込み十分
と判定された段階で一連の動作が終了する。
【０１２９】次に、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリの読み出し動作について説明する。図１
０は、読み出し動作を説明するための略線図である。
ラッシュメモリの読み出し動作について説明する。図１
０は、読み出し動作を説明するための略線図である。
【０１３０】このＮＡＮＤ型フラッシュメモリにおいて
は、選択されたメモリセルからページ単位でデータの読
み出しがなされる。また、メモリセルには、しきい値電
圧の分布と記憶データ内容とが図５に示すような対応関
係となるように、データの書き込みがなされているもの
とする。
は、選択されたメモリセルからページ単位でデータの読
み出しがなされる。また、メモリセルには、しきい値電
圧の分布と記憶データ内容とが図５に示すような対応関
係となるように、データの書き込みがなされているもの
とする。
【０１３１】読み出し動作が起動される前、制御信号Ｐ
ＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオ
フ状態とされている。これにより、ビット線ＢＬm ，Ｂ
Ｌm+1 は、データラッチ／センスアンプ回路３のビット
線電圧設定回路３ｂから切り離されている。また、ま
た、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶ
cc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４が
オン状態とされていると共に、制御信号ＤＩＳおよび制
御信号Ｖref がＶccレベルに設定され、トランジスタＮ
１がオン状態、トランジスタＰ１がオフ状態とされてい
る。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれ
も接地ラインと接続されている。
ＧＭがＧＮＤレベルに設定され、トランジスタＮ２がオ
フ状態とされている。これにより、ビット線ＢＬm ，Ｂ
Ｌm+1 は、データラッチ／センスアンプ回路３のビット
線電圧設定回路３ｂから切り離されている。また、ま
た、制御信号ＴＲＮおよび制御信号ＡｎＢ，ＡｎＮがＶ
cc−Ｖthレベルに設定され、トランジスタＨ１〜Ｈ４が
オン状態とされていると共に、制御信号ＤＩＳおよび制
御信号Ｖref がＶccレベルに設定され、トランジスタＮ
１がオン状態、トランジスタＰ１がオフ状態とされてい
る。これにより、ビット線ＢＬm ，ＢＬm+1 は、いずれ
も接地ラインと接続されている。
【０１３２】この状態で読み出し動作が起動されると、
図１０に示すように、その動作に先立ってリセット信号
ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定さ
れ、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチ
データが全てローレベルにリセットされる。
図１０に示すように、その動作に先立ってリセット信号
ＲＳＴが一定期間ハイレベル（Ｖccレベル）に設定さ
れ、ラッチ回路ＬＱ１，ＬＱ０に保持されているラッチ
データが全てローレベルにリセットされる。
【０１３３】そして、制御信号ＡｎＢ，ＡｎＮで読み出
し対象とされるＮＡＮＤストリングが選択される。ここ
では、例えば、ビット線ＢＬm と接続されるＮＡＮＤス
トリングＡm が読み出し対象として選択されている場合
について説明する。この場合、制御信号ＡｎＢが所定の
ハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）に
設定され、制御信号ＡｎＮがローレベル（ＧＮＤレベ
ル）に設定される。これにより、選択側のビット線ＢＬ
m がノードＳＡと接続され、非選択側のビット線ＢＬm+
1 がフローティング状態とされる。
し対象とされるＮＡＮＤストリングが選択される。ここ
では、例えば、ビット線ＢＬm と接続されるＮＡＮＤス
トリングＡm が読み出し対象として選択されている場合
について説明する。この場合、制御信号ＡｎＢが所定の
ハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程度）に
設定され、制御信号ＡｎＮがローレベル（ＧＮＤレベ
ル）に設定される。これにより、選択側のビット線ＢＬ
m がノードＳＡと接続され、非選択側のビット線ＢＬm+
1 がフローティング状態とされる。
【０１３４】読み出し動作は、ラッチ回路ＬＱ１，ＬＱ
０のリセット完了後、すなわち、制御信号ＤＩＳおよび
リセット信号ＲＳＴが共にＧＮＤレベルに切り換えられ
た後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび
非選択ワード線に所定のハイレベルの電圧、例えばＰ５
Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード
線に印加する電圧を例えばＶRD3 →ＶRD2 →ＶRD1 の順
序で段階的に下げながらなされる。なお、このとき、ソ
ース線ＳＬおよびｐウェル１３には０Ｖが印加される。
０のリセット完了後、すなわち、制御信号ＤＩＳおよび
リセット信号ＲＳＴが共にＧＮＤレベルに切り換えられ
た後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧおよび
非選択ワード線に所定のハイレベルの電圧、例えばＰ５
Ｖ（例えば６Ｖ程度）が印加された状態で、選択ワード
線に印加する電圧を例えばＶRD3 →ＶRD2 →ＶRD1 の順
序で段階的に下げながらなされる。なお、このとき、ソ
ース線ＳＬおよびｐウェル１３には０Ｖが印加される。
【０１３５】また、ＶRD3 〜ＶRD1 の各電圧での実際の
しきい値電圧の判定の前処理として制御信号Ｖref がＧ
ＮＤレベルに設定されてトランジスタＰ１がオン状態と
され、ビット線ＢＬm に対して電源電圧Ｖccでの充電が
なされる。ある程度時間が経過すると、ビット線ＢＬm
の電圧が上昇し、トランジスタＨ１のゲート−ソース間
の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい
値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ
３がカットオフ状態となる。したがって、ビット線ＢＬ
m は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程
度）に充電され、ノードＳＡはＶccレベルとなる。
しきい値電圧の判定の前処理として制御信号Ｖref がＧ
ＮＤレベルに設定されてトランジスタＰ１がオン状態と
され、ビット線ＢＬm に対して電源電圧Ｖccでの充電が
なされる。ある程度時間が経過すると、ビット線ＢＬm
の電圧が上昇し、トランジスタＨ１のゲート−ソース間
の電位差がＶth´（Ｖth´はトランジスタＨ１のしきい
値電圧）以下となるとき自動的にトランジスタＨ１，Ｈ
３がカットオフ状態となる。したがって、ビット線ＢＬ
m は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１．５Ｖ程
度）に充電され、ノードＳＡはＶccレベルとなる。
【０１３６】この状態で選択ワード線に印加する電圧を
所定値とし、セル電流の有無をビット線ＢＬm およびノ
ードＳＡの電圧に反映させてしきい値電圧の判定がなさ
れる。つまり、選択メモリセルのしきい値電圧以上の電
圧がそのゲートに供給されてセル電流が流れる場合に
は、ビット線ＢＬm の電圧が降下し、トランジスタＨ
１，Ｈ３がオン状態となる。したがって、ノードＳＡの
電圧は、ほぼビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth
´）とほぼ同程度のローレベルまで降下する。また、選
択メモリセルのしきい値電圧未満の電圧がそのゲートに
供給される場合には、セル電流が流れず、ビット線ＢＬ
m の電圧が降下することがないため、ノードＳＡの電圧
はそのままＶccレベルに保持される。この関係に基づい
てしきい値電圧の判定がなされる。
所定値とし、セル電流の有無をビット線ＢＬm およびノ
ードＳＡの電圧に反映させてしきい値電圧の判定がなさ
れる。つまり、選択メモリセルのしきい値電圧以上の電
圧がそのゲートに供給されてセル電流が流れる場合に
は、ビット線ＢＬm の電圧が降下し、トランジスタＨ
１，Ｈ３がオン状態となる。したがって、ノードＳＡの
電圧は、ほぼビット線ＢＬm の電圧（Ｖcc−Ｖth−Ｖth
´）とほぼ同程度のローレベルまで降下する。また、選
択メモリセルのしきい値電圧未満の電圧がそのゲートに
供給される場合には、セル電流が流れず、ビット線ＢＬ
m の電圧が降下することがないため、ノードＳＡの電圧
はそのままＶccレベルに保持される。この関係に基づい
てしきい値電圧の判定がなされる。
【０１３７】すなわち、図９に示すように、リセット信
号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換
えられた後、制御信号Ｖref がＧＮＤレベルに設定され
てトランジスタＰ１がオン状態とされ、ビット線ＢＬm
に対して電源電圧Ｖccでの充電がなされる。ビット線Ｂ
Ｌm の充電が完了すると、制御信号Ｖref が所定レベル
の電圧（例えば、２Ｖ）に設定される。
号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り換
えられた後、制御信号Ｖref がＧＮＤレベルに設定され
てトランジスタＰ１がオン状態とされ、ビット線ＢＬm
に対して電源電圧Ｖccでの充電がなされる。ビット線Ｂ
Ｌm の充電が完了すると、制御信号Ｖref が所定レベル
の電圧（例えば、２Ｖ）に設定される。
【０１３８】まず、選択ワード線にＶRD3 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”００”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD3 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”００”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD3 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１３９】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
【０１４０】制御信号φＬＡＴ３，φＬＡＴ４がハイレ
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１
８のゲートがハイレベルになり、トランジスタＮ１８が
オン状態となる。
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１
８のゲートがハイレベルになり、トランジスタＮ１８が
オン状態となる。
【０１４１】さらに一定時間経過後、パルス状の信号で
ある制御信号φＬＡＴ１がハイレベルに設定される。
ある制御信号φＬＡＴ１がハイレベルに設定される。
【０１４２】制御信号φＬＡＴ１がハイレベルに設定さ
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
【０１４３】以上により、選択メモリセルのしきい値電
圧ＶthがＶRD3 より大きい場合、ラッチ回路ＬＱ１，Ｌ
Ｑ０のラッチデータが”１１”に反転する。
圧ＶthがＶRD3 より大きい場合、ラッチ回路ＬＱ１，Ｌ
Ｑ０のラッチデータが”１１”に反転する。
【０１４４】一方、選択メモリセルのしきい値電圧Ｖth
がＶRD3 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードＳＡの電圧が降下してトランジス
タＨＮ１，ＨＮ３がオンし、ビット線ＢＬm の容量ＣBL
とノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再
分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電
圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルと
なる。このため、制御信号φＬＡＴ３，φＬＡＴ４，お
よびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ
１９がオン状態となっても、トランジスタＮ９，Ｎ１０
のゲートがローレベルとなっているため、トランジスタ
Ｎ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０
を反転させるのに必要な電流を流すことができず、結果
としてリセットのままのローレベルな状態が保持され
る。
がＶRD3 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードＳＡの電圧が降下してトランジス
タＨＮ１，ＨＮ３がオンし、ビット線ＢＬm の容量ＣBL
とノードＳＡの容量ＣSA（＜＜ＣBL）との間で電荷の再
分配が起こり、ノードＳＡの電圧がビット線ＢＬm の電
圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のローレベルと
なる。このため、制御信号φＬＡＴ３，φＬＡＴ４，お
よびφＬＡＴ１によりトランジスタＮ１４，Ｎ１３，Ｎ
１９がオン状態となっても、トランジスタＮ９，Ｎ１０
のゲートがローレベルとなっているため、トランジスタ
Ｎ９，Ｎ１０のドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノードＱ１，Ｑ０
を反転させるのに必要な電流を流すことができず、結果
としてリセットのままのローレベルな状態が保持され
る。
【０１４５】選択ワード線にＶRD3 が印加された状態で
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態され、ビット線ＢＬm に対して電源電圧Ｖccでの
充電がなされる。ビット線ＢＬm の充電が完了すると、
制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に
設定される。
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態され、ビット線ＢＬm に対して電源電圧Ｖccでの
充電がなされる。ビット線ＢＬm の充電が完了すると、
制御信号Ｖref が所定レベルの電圧（例えば、２Ｖ）に
設定される。
【０１４６】次に、選択ワード線にＶRD2 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”０１”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD2 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”０１”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD2 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１４７】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
【０１４８】制御信号φＬＡＴ３，φＬＡＴ４がハイレ
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。なお、選択メモリセル
のしきい値電圧ＶthがＶth＞ＶRD3 ＞ＶRD2 の場合は、
選択ワード線にＶRD3が印加された状態でのしきい値電
圧の判定において、すでにラッチ回路ＬＱ１の記憶ノー
ドＱ１がハイレベルに反転されているため、ここでは変
化しない。
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。なお、選択メモリセル
のしきい値電圧ＶthがＶth＞ＶRD3 ＞ＶRD2 の場合は、
選択ワード線にＶRD3が印加された状態でのしきい値電
圧の判定において、すでにラッチ回路ＬＱ１の記憶ノー
ドＱ１がハイレベルに反転されているため、ここでは変
化しない。
【０１４９】以上により、選択メモリセルのしきい値電
圧ＶthがＶRD2 より大きくＶRD3 より小さい場合、ラッ
チ回路ＬＱ１、ＬＱ０のラッチデータが”１０”に変化
する。
圧ＶthがＶRD2 より大きくＶRD3 より小さい場合、ラッ
チ回路ＬＱ１、ＬＱ０のラッチデータが”１０”に変化
する。
【０１５０】一方、選択メモリセルのしきい値電圧Ｖth
がＶRD2 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードＳＡの電圧が（Ｖcc−Ｖth−Ｖth
´）とほぼ同程度のローレベルとなる。このため、制御
信号φＬＡＴ３，φＬＡＴ４によりトランジスタＮ１
４，Ｎ１３がオン状態となっても、トランジスタＮ９の
ゲートがローレベルとなっているため、トランジスタＮ
９のそれぞれのドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるの
に必要な電流を流すことができず、結果としてリセット
のままのローレベルな状態が保持される。
がＶRD2 より小さい場合、リーク補償電流より大きいセ
ル電流が流れ、ノードＳＡの電圧が（Ｖcc−Ｖth−Ｖth
´）とほぼ同程度のローレベルとなる。このため、制御
信号φＬＡＴ３，φＬＡＴ４によりトランジスタＮ１
４，Ｎ１３がオン状態となっても、トランジスタＮ９の
ゲートがローレベルとなっているため、トランジスタＮ
９のそれぞれのドレイン−ソース間が高抵抗な状態とさ
れ、ラッチ回路ＬＱ１の記憶ノードＱ１を反転させるの
に必要な電流を流すことができず、結果としてリセット
のままのローレベルな状態が保持される。
【０１５１】選択ワード線にＶRD2 が印加された状態で
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccで
の充電がなされる。ビット線ＢＬm の充電が完了する
と、制御信号Ｖref が所定レベルの電圧（例えば、２
Ｖ）に設定される。
のしきい値電圧の判定が完了すると、再度、制御信号Ｖ
ref がＧＮＤレベルに設定されてトランジスタＰ１がオ
ン状態とされ、ビット線ＢＬm に対して電源電圧Ｖccで
の充電がなされる。ビット線ＢＬm の充電が完了する
と、制御信号Ｖref が所定レベルの電圧（例えば、２
Ｖ）に設定される。
【０１５２】次に、選択ワード線にＶRD1 が印加された
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”１０”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD1 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
状態で選択メモリセルに対して読み出しが実行され、デ
ータ”１０”のプログラム状態に対応したしきい値電圧
の判定がなされる。ここで、選択メモリセルのしきい値
電圧ＶthがＶRD1 より大きい場合、セル電流が流れない
ことにより、ノードＳＡはＶccレベルに保持される。こ
のとき、トランジスタＮ９，Ｎ１０がオン状態となる。
【０１５３】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ２がハイレベルに設定される。
である制御信号φＬＡＴ２がハイレベルに設定される。
【０１５４】制御信号φＬＡＴ２がハイレベルに設定さ
れると、トランジスタＮ１７がオン状態となる。このと
き、選択メモリセルのしきい値電圧ＶthがＶRD2 ＞Ｖth
＞ＶRD1 である場合は、ラッチ回路ＬＱ１の記憶ノード
Ｑ１がリセット状態のままのローレベルであり、反転記
憶ノード／Ｑ１がハイレベルであることにより、トラン
ジスタＮ１６がオン状態であり、さらに、トランジスタ
Ｎ１０がオン状態であることにより、ラッチ回路ＬＱ０
の反転記憶ノード／Ｑ０がローレベルに設定されて記憶
ノードＱ０がローレベルからハイレベルに反転する。な
お、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2
＞ＶRD1 である場合は、選択ワード線にＶRD3 またはＶ
RD2 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレ
ベルに反転され、反転記憶ノード／Ｑ１がローレベルに
設定されていることによりトランジスタＮ１６がオン状
態とならない。このため、選択メモリセルのしきい値電
圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、ラッチ回
路ＬＱ０の記憶ノードＱ０は変化しない。
れると、トランジスタＮ１７がオン状態となる。このと
き、選択メモリセルのしきい値電圧ＶthがＶRD2 ＞Ｖth
＞ＶRD1 である場合は、ラッチ回路ＬＱ１の記憶ノード
Ｑ１がリセット状態のままのローレベルであり、反転記
憶ノード／Ｑ１がハイレベルであることにより、トラン
ジスタＮ１６がオン状態であり、さらに、トランジスタ
Ｎ１０がオン状態であることにより、ラッチ回路ＬＱ０
の反転記憶ノード／Ｑ０がローレベルに設定されて記憶
ノードＱ０がローレベルからハイレベルに反転する。な
お、選択メモリセルのしきい値電圧ＶthがＶth＞ＶRD2
＞ＶRD1 である場合は、選択ワード線にＶRD3 またはＶ
RD2 が印加された状態でのしきい値電圧の判定におい
て、すでにラッチ回路ＬＱ１の記憶ノードＱ１がハイレ
ベルに反転され、反転記憶ノード／Ｑ１がローレベルに
設定されていることによりトランジスタＮ１６がオン状
態とならない。このため、選択メモリセルのしきい値電
圧ＶthがＶth＞ＶRD2 ＞ＶRD1 である場合は、ラッチ回
路ＬＱ０の記憶ノードＱ０は変化しない。
【０１５５】以上により、メモリセルのしきい値電圧Ｖ
thがＶRD1 より大きくＶRD2 より小さい場合、ラッチ回
路ＬＱ１、ＬＱ０のラッチデータが”０１”に変化す
る。
thがＶRD1 より大きくＶRD2 より小さい場合、ラッチ回
路ＬＱ１、ＬＱ０のラッチデータが”０１”に変化す
る。
【０１５６】一方、メモリセルのしきい値電圧ＶthがＶ
RD1 より小さい場合、リーク補償電流より大きいセル電
流が流れ、ノードＳＡの電圧（Ｖcc−Ｖth−Ｖth´）と
ほぼ同程度のローレベルとなる。このため、制御信号φ
ＬＡＴ２によりトランジスタＮ１６がオン状態となって
も、トランジスタＮ１０のゲートがローレベルとなって
いるため、トランジスタＮ１０のそれぞれのドレイン−
ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記
憶ノードＱ０を反転させるのに必要な電流を流すことが
できず、結果としてリセットのままのローレベルな状態
が保持される。
RD1 より小さい場合、リーク補償電流より大きいセル電
流が流れ、ノードＳＡの電圧（Ｖcc−Ｖth−Ｖth´）と
ほぼ同程度のローレベルとなる。このため、制御信号φ
ＬＡＴ２によりトランジスタＮ１６がオン状態となって
も、トランジスタＮ１０のゲートがローレベルとなって
いるため、トランジスタＮ１０のそれぞれのドレイン−
ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ０の記
憶ノードＱ０を反転させるのに必要な電流を流すことが
できず、結果としてリセットのままのローレベルな状態
が保持される。
【０１５７】このようにして読み出し動作がなされ、読
み出し動作完了時には、ラッチ回路ＬＱ１，ＬＱ０の記
憶ノードＱ１，Ｑ０のそれぞれにメモリセルのしきい値
電圧Ｖthに応じた出力が保持される。つまり、選択メモ
リセルのしきい値電圧Ｖthがデータ”００”に対応する
プログラム状態（分布Ａ）にある場合は（Ｑ１，Ｑ０）
＝（１，１）となり、データ”０１”に対応するプログ
ラム状態（分布Ｂ）にある場合は（Ｑ１，Ｑ０）＝
（１，０）となり、データ”１０”に対応するプログラ
ム状態（分布Ｃ）にある場合は（Ｑ１，Ｑ０）＝（０，
１）となり、データ”１１”に対応する消去状態（分布
Ｄ）にある場合は（Ｑ１，Ｑ０）＝（０，０）となる。
そして、これらの反転出力が読み出しデータとして取り
出される。
み出し動作完了時には、ラッチ回路ＬＱ１，ＬＱ０の記
憶ノードＱ１，Ｑ０のそれぞれにメモリセルのしきい値
電圧Ｖthに応じた出力が保持される。つまり、選択メモ
リセルのしきい値電圧Ｖthがデータ”００”に対応する
プログラム状態（分布Ａ）にある場合は（Ｑ１，Ｑ０）
＝（１，１）となり、データ”０１”に対応するプログ
ラム状態（分布Ｂ）にある場合は（Ｑ１，Ｑ０）＝
（１，０）となり、データ”１０”に対応するプログラ
ム状態（分布Ｃ）にある場合は（Ｑ１，Ｑ０）＝（０，
１）となり、データ”１１”に対応する消去状態（分布
Ｄ）にある場合は（Ｑ１，Ｑ０）＝（０，０）となる。
そして、これらの反転出力が読み出しデータとして取り
出される。
【０１５８】ここで、表１に、この一実施形態によるＮ
ＡＮＤ型フラッシュメモリの書き込み動作、書き込みベ
リファイ動作および読み出し動作時の各部の電圧の設定
例を示す。なお、表１においては、書き込み対象および
読み出し対象として、ワード線ＷＬ６上のメモリセルが
選択されているものとする。
ＡＮＤ型フラッシュメモリの書き込み動作、書き込みベ
リファイ動作および読み出し動作時の各部の電圧の設定
例を示す。なお、表１においては、書き込み対象および
読み出し対象として、ワード線ＷＬ６上のメモリセルが
選択されているものとする。
【０１５９】
【表１】
【０１６０】次に、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリの消去動作および消去ベリファイ動作に
ついて説明する。図１１は、消去動作を説明するための
略線図、図１２は、消去ベリファイ動作を説明するため
の略線図である。
ラッシュメモリの消去動作および消去ベリファイ動作に
ついて説明する。図１１は、消去動作を説明するための
略線図、図１２は、消去ベリファイ動作を説明するため
の略線図である。
【０１６１】このＮＡＮＤ型フラッシュメモリにおいて
は、メモリセルアレイ１が設けられるｐウェル１３（お
よびｎウェル１２）に所定の高電圧（例えば２０Ｖ程
度）の消去電圧ＶERS を印加すると共にｐ型Ｓｉ基板１
１に０Ｖを印加し、メモリセルのフローティングゲート
からＦＮトンネリング現象を用いて電子を引き抜くこと
により、メモリセルに記憶されている記憶データが消去
される。これにより、メモリセルは、負のしきい値電圧
の消去状態とされる。消去ベリファイ動作は、消去動作
完了後に、メモリセルの記憶データが十分に消去された
かを確認するために行われる。
は、メモリセルアレイ１が設けられるｐウェル１３（お
よびｎウェル１２）に所定の高電圧（例えば２０Ｖ程
度）の消去電圧ＶERS を印加すると共にｐ型Ｓｉ基板１
１に０Ｖを印加し、メモリセルのフローティングゲート
からＦＮトンネリング現象を用いて電子を引き抜くこと
により、メモリセルに記憶されている記憶データが消去
される。これにより、メモリセルは、負のしきい値電圧
の消去状態とされる。消去ベリファイ動作は、消去動作
完了後に、メモリセルの記憶データが十分に消去された
かを確認するために行われる。
【０１６２】図１１に示すように、消去動作が起動され
る前、制御信号ＰＧＭがＧＮＤレベルに設定され、トラ
ンジスタＮ２がオフ状態とされている。これにより、ビ
ット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアン
プ回路３のビット線電圧設定回路３ｂから切り離されて
いる。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，Ａ
ｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１
〜Ｈ４がオン状態にされていると共に、制御信号ＤＩＳ
および制御信号Ｖref がＶccレベルに設定され、トラン
ジスタＮ１がオン状態、トランジスタＰ１がオフ状態に
されている。これにより、ビット線ＢＬm ，ＢＬm+1 は
いずれも接地ラインと接続されている。
る前、制御信号ＰＧＭがＧＮＤレベルに設定され、トラ
ンジスタＮ２がオフ状態とされている。これにより、ビ
ット線ＢＬm ，ＢＬm+1 は、データラッチ／センスアン
プ回路３のビット線電圧設定回路３ｂから切り離されて
いる。また、制御信号ＴＲＮおよび制御信号ＡｎＢ，Ａ
ｎＮがＶcc−Ｖthレベルに設定され、トランジスタＨ１
〜Ｈ４がオン状態にされていると共に、制御信号ＤＩＳ
および制御信号Ｖref がＶccレベルに設定され、トラン
ジスタＮ１がオン状態、トランジスタＰ１がオフ状態に
されている。これにより、ビット線ＢＬm ，ＢＬm+1 は
いずれも接地ラインと接続されている。
【０１６３】この状態で消去動作が起動されると、制御
信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線Ｂ
Ｌm ，ＢＬm+1 は接地ラインから切り離されてフローテ
ィング状態とされる。このとき、選択ゲート線ＤＳＧお
よび選択ゲート線ＳＳＧはロウデコーダ２から切り離さ
れてフローティング状態とされ、ソース線ＳＬはソース
線ドライバ４から切り離されてフローティング状態とさ
れる。また、メモリセルアレイ１が設けられるｐウェル
１３に所定の高電圧、例えば２０Ｖ程度の消去電圧ＶER
S が印加される。このとき、ＮＡＮＤストリングＡm ，
Ａm+1 においては、メモリセルのソース領域またはドレ
イン領域となるｎ+ 型拡散層１７がフローティング状態
とされ、また、ｐウェル１３がハイレベルであることに
より、ｎ+ 型拡散層１７がｐウェル１３とほぼ同電位ま
でブーストされる。ビット線ＢＬm ，ＢＬm+1 、ソース
線ＳＬ、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧ
もまたフローティング状態であることにより、ｐウェル
１３とほぼ同電位までブーストされる。そして、この状
態で、消去対象とされる選択ブロック内の全ワード線に
０Ｖが印加され、非選択ブロック内の全ワード線がフロ
ーティング状態とされる。
信号ＤＩＳがＧＮＤレベルに切り換えられ、ビット線Ｂ
Ｌm ，ＢＬm+1 は接地ラインから切り離されてフローテ
ィング状態とされる。このとき、選択ゲート線ＤＳＧお
よび選択ゲート線ＳＳＧはロウデコーダ２から切り離さ
れてフローティング状態とされ、ソース線ＳＬはソース
線ドライバ４から切り離されてフローティング状態とさ
れる。また、メモリセルアレイ１が設けられるｐウェル
１３に所定の高電圧、例えば２０Ｖ程度の消去電圧ＶER
S が印加される。このとき、ＮＡＮＤストリングＡm ，
Ａm+1 においては、メモリセルのソース領域またはドレ
イン領域となるｎ+ 型拡散層１７がフローティング状態
とされ、また、ｐウェル１３がハイレベルであることに
より、ｎ+ 型拡散層１７がｐウェル１３とほぼ同電位ま
でブーストされる。ビット線ＢＬm ，ＢＬm+1 、ソース
線ＳＬ、選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧ
もまたフローティング状態であることにより、ｐウェル
１３とほぼ同電位までブーストされる。そして、この状
態で、消去対象とされる選択ブロック内の全ワード線に
０Ｖが印加され、非選択ブロック内の全ワード線がフロ
ーティング状態とされる。
【０１６４】このとき、選択ブロック内のＮＡＮＤスト
リングＡm ，Ａm+1 においては、ワード線（コントロー
ルゲートＣＧ）の電圧が０Ｖに設定されていることによ
り、フローティングゲートＦＧの電位がワード線とのカ
ップリングによってチャネル電位より低くなり、チャネ
ルとフローティングゲートＦＧとの間に１０Ｖ以上の電
位差が生じる。この電界によりＦＮトンネリング現象が
起こり、フローティングゲートＦＧの電子がチャネル
（基板）に引き抜かれ、フローティングゲートＦＧが正
電荷で満たされる。これにより、ＮＡＮＤストリングＡ
m ，Ａm+1 中の全メモリセルの記憶データが消去され、
これらのメモリセルのしきい値電圧が負電圧となる。一
方、非選択ブロック内のＮＡＮＤストリングにおいて
は、ワード線（コントロールゲートＣＧ）がフローティ
ング状態であることにより、これらのワード線がｐウェ
ル１３との容量結合によりｐウェル１３とほぼ同電位ま
でブーストされ、消去禁止とされる。
リングＡm ，Ａm+1 においては、ワード線（コントロー
ルゲートＣＧ）の電圧が０Ｖに設定されていることによ
り、フローティングゲートＦＧの電位がワード線とのカ
ップリングによってチャネル電位より低くなり、チャネ
ルとフローティングゲートＦＧとの間に１０Ｖ以上の電
位差が生じる。この電界によりＦＮトンネリング現象が
起こり、フローティングゲートＦＧの電子がチャネル
（基板）に引き抜かれ、フローティングゲートＦＧが正
電荷で満たされる。これにより、ＮＡＮＤストリングＡ
m ，Ａm+1 中の全メモリセルの記憶データが消去され、
これらのメモリセルのしきい値電圧が負電圧となる。一
方、非選択ブロック内のＮＡＮＤストリングにおいて
は、ワード線（コントロールゲートＣＧ）がフローティ
ング状態であることにより、これらのワード線がｐウェ
ル１３との容量結合によりｐウェル１３とほぼ同電位ま
でブーストされ、消去禁止とされる。
【０１６５】このようにしてメモリセルに記憶されてい
る記憶データを消去した後、ｐウェル１３（およびｎウ
ェル１２，ｐ型Ｓｉ基板１１）に印加されるウェル電圧
が０Ｖに切り換えられる。また、選択ゲート線ＤＳＧお
よび選択ゲート線ＳＳＧがロウデコーダ２と接続され、
これらの選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧ
に０Ｖが印加されると共に、ソース線ＳＬがソース線ド
ライバ４と接続され、このソース線ＳＬに０Ｖが印加さ
れる。これにより、消去動作が完了する。
る記憶データを消去した後、ｐウェル１３（およびｎウ
ェル１２，ｐ型Ｓｉ基板１１）に印加されるウェル電圧
が０Ｖに切り換えられる。また、選択ゲート線ＤＳＧお
よび選択ゲート線ＳＳＧがロウデコーダ２と接続され、
これらの選択ゲート線ＤＳＧおよび選択ゲート線ＳＳＧ
に０Ｖが印加されると共に、ソース線ＳＬがソース線ド
ライバ４と接続され、このソース線ＳＬに０Ｖが印加さ
れる。これにより、消去動作が完了する。
【０１６６】消去動作が完了すると、制御信号ＤＩＳが
Ｖccレベルに設定され、この間に、ビット線ＢＬm ，Ｂ
Ｌm+1 が接地される。一定時間経過した後、制御信号Ｄ
ＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，
ＢＬm+1 が接地ラインから切り離される。その後、消去
ベリファイ動作が実行される。
Ｖccレベルに設定され、この間に、ビット線ＢＬm ，Ｂ
Ｌm+1 が接地される。一定時間経過した後、制御信号Ｄ
ＩＳがＧＮＤレベルに切り換えられ、ビット線ＢＬm ，
ＢＬm+1 が接地ラインから切り離される。その後、消去
ベリファイ動作が実行される。
【０１６７】消去ベリファイ動作が起動されると、図１
２に示すように、その動作に先立ってリセット信号ＲＳ
Ｔが一定期間ハイレベル（Ｖccレベル）に設定され、ラ
ッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータ
が全てローレベルにリセットされる。
２に示すように、その動作に先立ってリセット信号ＲＳ
Ｔが一定期間ハイレベル（Ｖccレベル）に設定され、ラ
ッチ回路ＬＱ１，ＬＱ０に保持されているラッチデータ
が全てローレベルにリセットされる。
【０１６８】そして、制御信号ＡｎＢ，ＡｎＮで消去ベ
リファイ対象とされるＮＡＮＤストリングが選択され
る。ここでは、まず、ビット線ＢＬm と接続されるＮＡ
ＮＤストリングＡm が消去ベリファイ対象として選択さ
れる。この場合、制御信号ＡｎＢがＰ５Ｖレベルに設定
され、制御信号ＡｎＮがＧＮＤレベルに設定される。こ
れにより、選択側のビット線ＢＬm がノードＳＡと接続
され、非選択側のビット線ＢＬm+1 がフローティング状
態とされる。
リファイ対象とされるＮＡＮＤストリングが選択され
る。ここでは、まず、ビット線ＢＬm と接続されるＮＡ
ＮＤストリングＡm が消去ベリファイ対象として選択さ
れる。この場合、制御信号ＡｎＢがＰ５Ｖレベルに設定
され、制御信号ＡｎＮがＧＮＤレベルに設定される。こ
れにより、選択側のビット線ＢＬm がノードＳＡと接続
され、非選択側のビット線ＢＬm+1 がフローティング状
態とされる。
【０１６９】このＮＡＮＤストリングＡm に対する消去
ベリファイ動作では、メモリセルのしきい値電圧が−
１．５Ｖ以下であるかが判定される。ここで、−１．５
Ｖのしきい値電圧は、ローカルセルフブースト法を用い
て多値並列書き込みを行う場合に、多値並列書き込みを
実現する上で必要な消去状態のメモリセルのしきい値電
圧の上限に対応する。この判定は、ラッチ回路ＬＱ１，
ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳお
よびリセット信号ＲＳＴが共にＧＮＤレベルに切り換え
られた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧに
所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程
度）が印加された状態で、全ワード線にＶERSVF ＝０Ｖ
を印加してＮＡＮＤストリングＡm 中の全メモリセルに
対して読み出しを実行することによりなされる。なお、
このとき、ソース線ＳＬには０．５Ｖが印加され、ｐウ
ェル１３には０Ｖが印加される。
ベリファイ動作では、メモリセルのしきい値電圧が−
１．５Ｖ以下であるかが判定される。ここで、−１．５
Ｖのしきい値電圧は、ローカルセルフブースト法を用い
て多値並列書き込みを行う場合に、多値並列書き込みを
実現する上で必要な消去状態のメモリセルのしきい値電
圧の上限に対応する。この判定は、ラッチ回路ＬＱ１，
ＬＱ０のリセット完了後、すなわち、制御信号ＤＩＳお
よびリセット信号ＲＳＴが共にＧＮＤレベルに切り換え
られた後、選択ゲート線ＤＳＧ、選択ゲート線ＳＳＧに
所定のハイレベルの電圧、例えばＰ５Ｖ（例えば６Ｖ程
度）が印加された状態で、全ワード線にＶERSVF ＝０Ｖ
を印加してＮＡＮＤストリングＡm 中の全メモリセルに
対して読み出しを実行することによりなされる。なお、
このとき、ソース線ＳＬには０．５Ｖが印加され、ｐウ
ェル１３には０Ｖが印加される。
【０１７０】また、実際のしきい値電圧の判定の前処理
として制御信号Ｖref がＧＮＤレベルに設定されてトラ
ンジスタＰ１がオン状態とされ、ビット線ＢＬm に対し
て電源電圧Ｖccでの充電がなされる。ある程度時間が経
過すると、ビット線ＢＬm の電圧が上昇し、トランジス
タＨ１のゲート−ソース間の電位差がＶth´（Ｖth´は
トランジスタＨ１のしきい値電圧）以下となるとき自動
的にトランジスタＨ１，Ｈ３がオフする。したがって、
ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例え
ば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベル
となる。
として制御信号Ｖref がＧＮＤレベルに設定されてトラ
ンジスタＰ１がオン状態とされ、ビット線ＢＬm に対し
て電源電圧Ｖccでの充電がなされる。ある程度時間が経
過すると、ビット線ＢＬm の電圧が上昇し、トランジス
タＨ１のゲート−ソース間の電位差がＶth´（Ｖth´は
トランジスタＨ１のしきい値電圧）以下となるとき自動
的にトランジスタＨ１，Ｈ３がオフする。したがって、
ビット線ＢＬm は（Ｖcc−Ｖth−Ｖth´）レベル（例え
ば１．５Ｖ程度）に充電され、ノードＳＡはＶccレベル
となる。
【０１７１】この状態で、全ワード線にＶERSVF が印加
され、セル電流の有無をビット線ＢＬm およびノードＳ
Ａの電圧に反映させてしきい値電圧の判定がなされる。
つまり、ＮＡＮＤストリングＡm 中にしきい値電圧が−
１．５Ｖ以上のメモリセルが存在し、１μＡ以上のセル
電流が流れる場合には、ビット線ＢＬm の電圧が降下
し、トランジスタＨ１，Ｈ３がオン状態となる。したが
って、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖ
th−Ｖth´）とほぼ等しい電圧まで降下する。また、Ｎ
ＡＮＤストリングＡm 中の全メモリセルのしきい値電圧
が−１．５Ｖ以下の場合には、セル電流が１μＡ以下と
なり、ビット線ＢＬm の電圧が降下することがないた
め、ノードＳＡの電圧はそのままＶccレベルに保持され
る。この関係に基づいてしきい値電圧の判定がなされ
る。
され、セル電流の有無をビット線ＢＬm およびノードＳ
Ａの電圧に反映させてしきい値電圧の判定がなされる。
つまり、ＮＡＮＤストリングＡm 中にしきい値電圧が−
１．５Ｖ以上のメモリセルが存在し、１μＡ以上のセル
電流が流れる場合には、ビット線ＢＬm の電圧が降下
し、トランジスタＨ１，Ｈ３がオン状態となる。したが
って、ノードＳＡは、ビット線ＢＬm の電圧（Ｖcc−Ｖ
th−Ｖth´）とほぼ等しい電圧まで降下する。また、Ｎ
ＡＮＤストリングＡm 中の全メモリセルのしきい値電圧
が−１．５Ｖ以下の場合には、セル電流が１μＡ以下と
なり、ビット線ＢＬm の電圧が降下することがないた
め、ノードＳＡの電圧はそのままＶccレベルに保持され
る。この関係に基づいてしきい値電圧の判定がなされ
る。
【０１７２】すなわち、図１２に示すように、リセット
信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り
換えられ、ＮＡＮＤストリングＡm に対する消去ベリフ
ァイ動作が起動されると、制御信号Ｖref がＧＮＤレベ
ルに設定されてトランジスタＰ１がオン状態とされ、ビ
ット線ＢＬm に対して電源電圧Ｖccでの充電がなされ
る。ビット線ＢＬm の充電が完了すると、制御信号Ｖre
f が所定レベルの電圧（例えば、２Ｖ）に設定される。
信号ＲＳＴおよび制御信号ＤＩＳがＧＮＤレベルに切り
換えられ、ＮＡＮＤストリングＡm に対する消去ベリフ
ァイ動作が起動されると、制御信号Ｖref がＧＮＤレベ
ルに設定されてトランジスタＰ１がオン状態とされ、ビ
ット線ＢＬm に対して電源電圧Ｖccでの充電がなされ
る。ビット線ＢＬm の充電が完了すると、制御信号Ｖre
f が所定レベルの電圧（例えば、２Ｖ）に設定される。
【０１７３】そして、全ワード線にＶERSVF が印加され
た状態でＮＡＮＤストリングＡm の全メモリセルに対し
て読み出しが実行され、消去状態のしきい値電圧分布の
上限の判定がなされる。ここで、ＮＡＮＤストリングＡ
m 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリ
セルが１つでも含まれる場合、セル電流が１μＡ以下と
なることにより、ノードＳＡはＶccレベルに保持され
る。このとき、トランジスタＮ９，Ｎ１０がオン状態と
なる。
た状態でＮＡＮＤストリングＡm の全メモリセルに対し
て読み出しが実行され、消去状態のしきい値電圧分布の
上限の判定がなされる。ここで、ＮＡＮＤストリングＡ
m 中にしきい値電圧Ｖthが−１．５Ｖより大きいメモリ
セルが１つでも含まれる場合、セル電流が１μＡ以下と
なることにより、ノードＳＡはＶccレベルに保持され
る。このとき、トランジスタＮ９，Ｎ１０がオン状態と
なる。
【０１７４】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
である制御信号φＬＡＴ３，φＬＡＴ４がハイレベルに
設定される。
【０１７５】制御信号φＬＡＴ３，φＬＡＴ４がハイレ
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１
８のゲートがハイレベルになり、トランジスタＮ１８が
オン状態となる。
ベルに設定されると、トランジスタＮ１４，Ｎ１３がオ
ン状態となる。このときトランジスタＮ９がオン状態で
あることにより、ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がローレベルに設定されて記憶ノードＱ１がローレ
ベルからハイレベルに反転する。このとき、ラッチ回路
ＬＱ１の記憶ノードＱ１と接続されたトランジスタＮ１
８のゲートがハイレベルになり、トランジスタＮ１８が
オン状態となる。
【０１７６】さらに一定時間経過後、パルス状の信号で
ある制御信号φＬＡＴ１がハイレベルに設定される。
ある制御信号φＬＡＴ１がハイレベルに設定される。
【０１７７】制御信号φＬＡＴ１がハイレベルに設定さ
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
れると、トランジスタＮ１９がオン状態となる。このと
きトランジスタＮ１８およびトランジスタＮ１０がオン
状態であることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。
【０１７８】以上により、ＮＡＮＤストリングＡm 中に
しきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが
一つでも含まれる場合、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチデータが”１１”に反転する。
しきい値電圧Ｖthが−１．５Ｖより大きいメモリセルが
一つでも含まれる場合、ラッチ回路ＬＱ１，ＬＱ０のラ
ッチデータが”１１”に反転する。
【０１７９】一方、ＮＡＮＤストリングＡm 中の全メモ
リセルのしきい値電圧Ｖthが−１．５Ｖ以下の場合、１
μＡ以上のセル電流が流れ、ノードＳＡの電圧が降下し
てトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の
容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で
電荷の再分配が起こり、ノードＳＡの電圧がビット線Ｂ
Ｌm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のロー
レベルとなる。このため、制御信号φＬＡＴ３，φＬＡ
Ｔ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ
１３，Ｎ１９がオン状態となっても、トランジスタＮ
９，Ｎ１０のゲートがローレベルとなっているため、ト
ランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗
な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノード
Ｑ１，Ｑ０を反転させるのに必要な電流を流すことがで
きず、結果としてリセットのままのローレベルな状態が
保持される。
リセルのしきい値電圧Ｖthが−１．５Ｖ以下の場合、１
μＡ以上のセル電流が流れ、ノードＳＡの電圧が降下し
てトランジスタＨ１，Ｈ３がオンし、ビット線ＢＬm の
容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との間で
電荷の再分配が起こり、ノードＳＡの電圧がビット線Ｂ
Ｌm の電圧（Ｖcc−Ｖth−Ｖth´）とほぼ同程度のロー
レベルとなる。このため、制御信号φＬＡＴ３，φＬＡ
Ｔ４，およびφＬＡＴ１によりトランジスタＮ１４，Ｎ
１３，Ｎ１９がオン状態となっても、トランジスタＮ
９，Ｎ１０のゲートがローレベルとなっているため、ト
ランジスタＮ９，Ｎ１０のドレイン−ソース間が高抵抗
な状態とされ、ラッチ回路ＬＱ１，ＬＱ０の記憶ノード
Ｑ１，Ｑ０を反転させるのに必要な電流を流すことがで
きず、結果としてリセットのままのローレベルな状態が
保持される。
【０１８０】このようにしてＮＡＮＤストリングＡm に
対する消去ベリファイ動作がなされると、ラッチ回路Ｌ
Ｑ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に
応じたデータが保持される。その後、ラッチ回路ＬＱ
１，ＬＱ０のラッチデータが、各データラッチ／センス
アンプ回路３毎に順次読み出され、その結果、ラッチデ
ータが全て”００”となっていれば消去十分と判定さ
れ、ラッチデータに１つでも”１”があれば消去不十分
と判定される。この１回目の消去ベリファイ動作後の消
去状態の確認結果は他の制御回路に供給され、記憶され
る。
対する消去ベリファイ動作がなされると、ラッチ回路Ｌ
Ｑ１，ＬＱ０にメモリセルのしきい値電圧の確認結果に
応じたデータが保持される。その後、ラッチ回路ＬＱ
１，ＬＱ０のラッチデータが、各データラッチ／センス
アンプ回路３毎に順次読み出され、その結果、ラッチデ
ータが全て”００”となっていれば消去十分と判定さ
れ、ラッチデータに１つでも”１”があれば消去不十分
と判定される。この１回目の消去ベリファイ動作後の消
去状態の確認結果は他の制御回路に供給され、記憶され
る。
【０１８１】ＮＡＮＤストリングＡm に対する消去ベリ
ファイ動作が終了すると、選択ゲート線ＤＳＧおよび選
択ゲート線ＳＳＧの電圧がＰ５Ｖレベルから０Ｖに切り
換えられ、ソース線ＳＬの電圧が０．５Ｖから０Ｖに切
り換えられる。そして、制御信号ＡｎＢがＧＮＤレベル
に設定される。一定時間経過後、制御信号ＡｎＢおよび
制御信号ＡｎＮがＶcc−Ｖthに設定されると共に、制御
信号ＤＩＳがＶccレベルに設定され、この間にビット線
ＢＬm ，ＢＬm+1 が接地される。その後、ＮＡＮＤスト
リングＡm+1 に対する消去ベリファイ動作が起動され
る。
ファイ動作が終了すると、選択ゲート線ＤＳＧおよび選
択ゲート線ＳＳＧの電圧がＰ５Ｖレベルから０Ｖに切り
換えられ、ソース線ＳＬの電圧が０．５Ｖから０Ｖに切
り換えられる。そして、制御信号ＡｎＢがＧＮＤレベル
に設定される。一定時間経過後、制御信号ＡｎＢおよび
制御信号ＡｎＮがＶcc−Ｖthに設定されると共に、制御
信号ＤＩＳがＶccレベルに設定され、この間にビット線
ＢＬm ，ＢＬm+1 が接地される。その後、ＮＡＮＤスト
リングＡm+1 に対する消去ベリファイ動作が起動され
る。
【０１８２】ＮＡＮＤストリングＡm+1 に対する消去ベ
リファイが起動されると、その動作に先立ってリセット
信号ＲＳＴが一定期間ハイレベルに設定され、ラッチ回
路ＬＱ１，ＬＱ０に保持されているラッチデータが全て
ローレベルにリセットされる。そして、制御信号ＡｎＢ
がＧＮＤレベルに設定され、制御信号ＡｎＮがＰ５Ｖに
設定される。これにより、選択側のビット線ＢＬm+1 が
ノードＳＡと接続され、非選択側のビット線ＢＬm がフ
ローティング状態とされる。以降は、ＮＡＮＤストリン
グＡm に対する消去ベリファイの場合と同様であるの
で、説明を省略する。
リファイが起動されると、その動作に先立ってリセット
信号ＲＳＴが一定期間ハイレベルに設定され、ラッチ回
路ＬＱ１，ＬＱ０に保持されているラッチデータが全て
ローレベルにリセットされる。そして、制御信号ＡｎＢ
がＧＮＤレベルに設定され、制御信号ＡｎＮがＰ５Ｖに
設定される。これにより、選択側のビット線ＢＬm+1 が
ノードＳＡと接続され、非選択側のビット線ＢＬm がフ
ローティング状態とされる。以降は、ＮＡＮＤストリン
グＡm に対する消去ベリファイの場合と同様であるの
で、説明を省略する。
【０１８３】ＮＡＮＤストリングＡm に対する消去ベリ
ファイ動作終了後、同様に、ラッチ回路ＬＱ１，ＬＱ０
のラッチデータが、各データラッチ／センスアンプ回路
３毎に順次読み出され、その結果、ラッチデータが全
て”００”となっていれば消去十分と判定され、ラッチ
データに１つでも”１”があれば消去不十分と判定され
る。そして、１回目の消去ベリファイ動作後の消去状態
の確認結果と、２回目の消去ベリファイ動作後の消去状
態の確認結果とが参照され、少なくとも一方において消
去不十分と判定されていれば、再度、消去動作および消
去ベリファイ動作が実行される。そして、選択ブロック
内の全てのメモリセルが消去十分と判定された段階で一
連の動作が終了する。
ファイ動作終了後、同様に、ラッチ回路ＬＱ１，ＬＱ０
のラッチデータが、各データラッチ／センスアンプ回路
３毎に順次読み出され、その結果、ラッチデータが全
て”００”となっていれば消去十分と判定され、ラッチ
データに１つでも”１”があれば消去不十分と判定され
る。そして、１回目の消去ベリファイ動作後の消去状態
の確認結果と、２回目の消去ベリファイ動作後の消去状
態の確認結果とが参照され、少なくとも一方において消
去不十分と判定されていれば、再度、消去動作および消
去ベリファイ動作が実行される。そして、選択ブロック
内の全てのメモリセルが消去十分と判定された段階で一
連の動作が終了する。
【０１８４】ここで、表２に、この一実施形態によるＮ
ＡＮＤ型フラッシュメモリの消去動作時および消去ベリ
ファイ動作時の各部の電圧の設定例を示す。なお、表２
においては、比較のために、この発明が適用される以前
の消去ベリファイ動作時の電圧の設定例が併記されてい
る。
ＡＮＤ型フラッシュメモリの消去動作時および消去ベリ
ファイ動作時の各部の電圧の設定例を示す。なお、表２
においては、比較のために、この発明が適用される以前
の消去ベリファイ動作時の電圧の設定例が併記されてい
る。
【０１８５】
【表２】
【０１８６】以上、この一実施形態によれば、消去ベリ
ファイ動作時に、ソース線ＳＬに所定の正の電圧を印加
するようにしていることにより、見かけ上、メモリセル
のしきい値電圧を上昇させるようにして、言い換えれ
ば、セル電流を減らすようにしてメモリセルのしきい値
電圧を判定することができるので、消去ベリファイ動作
時に、データ消去後のメモリセルのしきい値電圧をロー
カルセルフブースト法を用いた多値並列書き込みを実現
する上で必要な−１．５Ｖ以下にするために行うメモリ
セルのしきい値電圧の判定を、書き込みベリファイ動作
時にメモリセルのしきい値電圧を判定する際に用いる判
定電流、具体的には１μＡの判定電流で行うことができ
る。この際、消去ベリファイ動作時におけるメモリセル
のしきい値電圧の判定とは、書き込みベリファイ動作時
におけるメモリセルのしきい値電圧の判定とは、同一の
データラッチ／センスアンプ回路３を用いて、しかも、
その設計を特に変更することなく行うことができる。
ファイ動作時に、ソース線ＳＬに所定の正の電圧を印加
するようにしていることにより、見かけ上、メモリセル
のしきい値電圧を上昇させるようにして、言い換えれ
ば、セル電流を減らすようにしてメモリセルのしきい値
電圧を判定することができるので、消去ベリファイ動作
時に、データ消去後のメモリセルのしきい値電圧をロー
カルセルフブースト法を用いた多値並列書き込みを実現
する上で必要な−１．５Ｖ以下にするために行うメモリ
セルのしきい値電圧の判定を、書き込みベリファイ動作
時にメモリセルのしきい値電圧を判定する際に用いる判
定電流、具体的には１μＡの判定電流で行うことができ
る。この際、消去ベリファイ動作時におけるメモリセル
のしきい値電圧の判定とは、書き込みベリファイ動作時
におけるメモリセルのしきい値電圧の判定とは、同一の
データラッチ／センスアンプ回路３を用いて、しかも、
その設計を特に変更することなく行うことができる。
【０１８７】また、この一実施形態によれば、上述のよ
うな消去ベリファイを行うことにより、データ消去後の
メモリセルのしきい値電圧を−１．５Ｖ以下にすること
ができるので、書き込み時のディスターブの影響の少な
いローカルセルフブースト法を用いて、信頼性の高い多
値並列書き込みを行うことができる。
うな消去ベリファイを行うことにより、データ消去後の
メモリセルのしきい値電圧を−１．５Ｖ以下にすること
ができるので、書き込み時のディスターブの影響の少な
いローカルセルフブースト法を用いて、信頼性の高い多
値並列書き込みを行うことができる。
【０１８８】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。具体的には、上述の一実施形態におい
て挙げたＮＡＮＤ型フラッシュメモリの全体構成、メモ
リセルアレイ１、データラッチ／センスアンプ回路３な
どの構成は一例に過ぎず、例示したものと異なる構成で
あってもよい。また、上述の一実施形態においては、メ
モリセルアレイ１を、いわゆるウェル・イン・ウェル
（Well In Well）構造の同一ｐウェル１３内に形成する
ようにしているが、これは、ｎ型Ｓｉ基板に設けられた
ｐウェル内に形成するようにしてもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。具体的には、上述の一実施形態におい
て挙げたＮＡＮＤ型フラッシュメモリの全体構成、メモ
リセルアレイ１、データラッチ／センスアンプ回路３な
どの構成は一例に過ぎず、例示したものと異なる構成で
あってもよい。また、上述の一実施形態においては、メ
モリセルアレイ１を、いわゆるウェル・イン・ウェル
（Well In Well）構造の同一ｐウェル１３内に形成する
ようにしているが、これは、ｎ型Ｓｉ基板に設けられた
ｐウェル内に形成するようにしてもよい。
【０１８９】また、上述の一実施形態においては、選択
ブロック内の全てのメモリセルが消去十分と判定された
後に、ソース線ＳＬに例えば１．１Ｖ程度の正の電圧を
印加して、消去ベリファイ動作を実行することにより、
消去状態のメモリセルのしきい値電圧が−８Ｖ以上であ
るかを判定するようにしてもよい。ここで、−８Ｖのし
きい値電圧は、消去状態のメモリセルのしきい値電圧分
布の下限に対応する電圧である。この判定は、選択ゲー
ト線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線
にＰ５Ｖが印加された状態で、選択ワード線にＶERSVF
を印加して選択メモリセルに対して読み出しを実行する
ことによりなされる。このとき、選択メモリセルのしき
い値電圧が−８Ｖ以上である場合、セル電流が１μＡ以
下となり、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
が”１１”に反転し、選択メモリセルのしきい値電圧が
−８Ｖ以下の場合、１μＡ以上のセル電流が流れ、ラッ
チ回路ＬＱ１，ＬＱ０のラッチデータがリセット状態の
ままのローレベルな状態に保持される。
ブロック内の全てのメモリセルが消去十分と判定された
後に、ソース線ＳＬに例えば１．１Ｖ程度の正の電圧を
印加して、消去ベリファイ動作を実行することにより、
消去状態のメモリセルのしきい値電圧が−８Ｖ以上であ
るかを判定するようにしてもよい。ここで、−８Ｖのし
きい値電圧は、消去状態のメモリセルのしきい値電圧分
布の下限に対応する電圧である。この判定は、選択ゲー
ト線ＤＳＧ、選択ゲート線ＳＳＧおよび非選択ワード線
にＰ５Ｖが印加された状態で、選択ワード線にＶERSVF
を印加して選択メモリセルに対して読み出しを実行する
ことによりなされる。このとき、選択メモリセルのしき
い値電圧が−８Ｖ以上である場合、セル電流が１μＡ以
下となり、ラッチ回路ＬＱ１，ＬＱ０のラッチデータ
が”１１”に反転し、選択メモリセルのしきい値電圧が
−８Ｖ以下の場合、１μＡ以上のセル電流が流れ、ラッ
チ回路ＬＱ１，ＬＱ０のラッチデータがリセット状態の
ままのローレベルな状態に保持される。
【０１９０】また、上述の一実施形態においては、ブロ
ック単位で消去動作を行った後、ブロック単位で消去ベ
リファイ動作を行うようにしているが、これは、チップ
一括で消去動作を行った後、ブロック単位で消去ベリフ
ァイを行うようにしてもよい。また、上述の一実施形態
においては、消去ベリファイ動作時にラッチ回路ＬＱ
１，ＬＱ０のラッチデータを反転させるようにしている
が、これは、ラッチ回路ＬＱ１，ＬＱ０の何れか一方を
反転させるようにしてもよい。
ック単位で消去動作を行った後、ブロック単位で消去ベ
リファイ動作を行うようにしているが、これは、チップ
一括で消去動作を行った後、ブロック単位で消去ベリフ
ァイを行うようにしてもよい。また、上述の一実施形態
においては、消去ベリファイ動作時にラッチ回路ＬＱ
１，ＬＱ０のラッチデータを反転させるようにしている
が、これは、ラッチ回路ＬＱ１，ＬＱ０の何れか一方を
反転させるようにしてもよい。
【０１９１】また、上述の一実施形態においては、消去
ベリファイ動作時にソース線ＳＬに正の電圧を印加して
セル電流を低減するようにしているが、これは、ｐウェ
ル１３に負の電圧を印加してセル電流を低減するように
してもよい。
ベリファイ動作時にソース線ＳＬに正の電圧を印加して
セル電流を低減するようにしているが、これは、ｐウェ
ル１３に負の電圧を印加してセル電流を低減するように
してもよい。
【０１９２】また、上述の一実施形態においては、この
発明を１つのメモリセルに２ビットのデータを記憶する
ことが可能な４値型のＮＡＮＤ型フラッシュメモリに適
用した場合について説明したが、この発明は、１つのメ
モリセルに３ビットのデータを記憶することが可能な８
値型のＮＡＮＤ型フラッシュメモリは勿論のこと、１つ
のメモリセルに４ビット以上のデータを記憶することが
可能な多値型のＮＡＮＤ型フラッシュメモリに適用する
ことも可能である。また、この発明は、多値型のＮＡＮ
Ｄ型フラッシュメモリに適用した場合に特に顕著な効果
を奏するものであるが、この発明は、２値型のＮＡＮＤ
型フラッシュメモリに適用することも可能である。
発明を１つのメモリセルに２ビットのデータを記憶する
ことが可能な４値型のＮＡＮＤ型フラッシュメモリに適
用した場合について説明したが、この発明は、１つのメ
モリセルに３ビットのデータを記憶することが可能な８
値型のＮＡＮＤ型フラッシュメモリは勿論のこと、１つ
のメモリセルに４ビット以上のデータを記憶することが
可能な多値型のＮＡＮＤ型フラッシュメモリに適用する
ことも可能である。また、この発明は、多値型のＮＡＮ
Ｄ型フラッシュメモリに適用した場合に特に顕著な効果
を奏するものであるが、この発明は、２値型のＮＡＮＤ
型フラッシュメモリに適用することも可能である。
【０１９３】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第１導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができるので、消去ベリファイ動作時に、デ
ータ消去後のメモリセルを所望のしきい値電圧にするた
めに必要なメモリセルのしきい値電圧の判定を、書き込
みベリファイ動作時にメモリセルのしきい値電圧を判定
する際に用いる判定電流と同一の判定電流で行うことが
できるという効果がある。
ば、メモリセルの記憶データを消去する消去動作後にメ
モリセルのしきい値電圧を判定する消去ベリファイ動作
時に、ソース線または第１導電型の半導体領域に所定の
逆方向電圧を印加するようにしていることにより、セル
電流を減らすようにしてメモリセルのしきい値電圧を判
定することができるので、消去ベリファイ動作時に、デ
ータ消去後のメモリセルを所望のしきい値電圧にするた
めに必要なメモリセルのしきい値電圧の判定を、書き込
みベリファイ動作時にメモリセルのしきい値電圧を判定
する際に用いる判定電流と同一の判定電流で行うことが
できるという効果がある。
【０１９４】また、この発明によれば、消去ベリファイ
動作を行うことによって、データ消去後のメモリセルに
おいて所望のしきい値電圧状態を実現することができ、
具体的には、データ消去後のメモリセルのしきい値電圧
を、例えば、ローカルセルフブースト法を用いて多値並
列書き込みを行う上で必要な条件を満たすように設定す
ることができる。これにより、多値型の不揮発性半導体
記憶装置において、書き込み時に、ディスターブの影響
の少ないローカルセルフブースト法を用いることがで
き、信頼性の高い多値並列書き込みを実現することが可
能となる。
動作を行うことによって、データ消去後のメモリセルに
おいて所望のしきい値電圧状態を実現することができ、
具体的には、データ消去後のメモリセルのしきい値電圧
を、例えば、ローカルセルフブースト法を用いて多値並
列書き込みを行う上で必要な条件を満たすように設定す
ることができる。これにより、多値型の不揮発性半導体
記憶装置において、書き込み時に、ディスターブの影響
の少ないローカルセルフブースト法を用いることがで
き、信頼性の高い多値並列書き込みを実現することが可
能となる。
【図１】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリの構成例を示す略線図である。
ッシュメモリの構成例を示す略線図である。
【図２】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイにおける１つのＮＡＮ
Ｄストリングの平面図である。
ッシュメモリのメモリセルアレイにおける１つのＮＡＮ
Ｄストリングの平面図である。
【図３】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイにおける１つのＮＡＮ
Ｄストリングの断面図である。
ッシュメモリのメモリセルアレイにおける１つのＮＡＮ
Ｄストリングの断面図である。
【図４】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイの等価回路図である。
ッシュメモリのメモリセルアレイの等価回路図である。
【図５】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリにおけるいメモリセルのしきい値電圧分布
と記憶データ内容との対応関係を示す略線図である。
ッシュメモリにおけるいメモリセルのしきい値電圧分布
と記憶データ内容との対応関係を示す略線図である。
【図６】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイのデータラッチ／セン
スアンプ回路の構成例を示す略線図である。
ッシュメモリのメモリセルアレイのデータラッチ／セン
スアンプ回路の構成例を示す略線図である。
【図７】 ソース線に正の電圧を印加した状態で、消去
状態のメモリセルに対してワード線に０Ｖを印加して読
み出しを実行したときの、メモリセルのしきい値電圧と
セル電流との関係を示すグラフである。
状態のメモリセルに対してワード線に０Ｖを印加して読
み出しを実行したときの、メモリセルのしきい値電圧と
セル電流との関係を示すグラフである。
【図８】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリの書き込み動作を説明するための略線図で
ある。
ッシュメモリの書き込み動作を説明するための略線図で
ある。
【図９】 この発明の一実施形態によるＮＡＮＤ型フラ
ッシュメモリの書き込みベリファイ動作を説明するため
の略線図である。
ッシュメモリの書き込みベリファイ動作を説明するため
の略線図である。
【図１０】 この発明の一実施形態によるＮＡＮＤ型フ
ラッシュメモリの読み出し動作を説明するための略線図
である。
ラッシュメモリの読み出し動作を説明するための略線図
である。
【図１１】 この発明の一実施形態によるＮＡＮＤ型フ
ラッシュメモリの消去動作を説明するための略線図であ
る。
ラッシュメモリの消去動作を説明するための略線図であ
る。
【図１２】 この発明の一実施形態によるＮＡＮＤ型フ
ラッシュメモリの消去ベリファイ動作を説明するための
略線図である。
ラッシュメモリの消去ベリファイ動作を説明するための
略線図である。
【図１３】 ＮＡＮＤ型フラッシュメモリのメモリセル
アレイ構造を説明するための等価回路図である。
アレイ構造を説明するための等価回路図である。
【図１４】 １つのメモリセルに２ビットからなり４値
をとるデータを記憶することが可能な４値型のＮＡＮＤ
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
をとるデータを記憶することが可能な４値型のＮＡＮＤ
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
【図１５】 １つのメモリセルに３ビットからなり８値
をとるデータを記憶することが可能な８値型のＮＡＮＤ
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
をとるデータを記憶することが可能な８値型のＮＡＮＤ
型フラッシュメモリにおけるメモリセルのしきい値電圧
分布と記憶データ内容との対応関係を示す略線図であ
る。
【図１６】 ローカルセルフブースト法の動作原理を説
明するために用いるＮＡＮＤ型フラッシュメモリのメモ
リセルアレイの等価回路図である。
明するために用いるＮＡＮＤ型フラッシュメモリのメモ
リセルアレイの等価回路図である。
【図１７】 消去状態のメモリセルに対してワード線に
０Ｖを印加して読み出しを実行したときの、メモリセル
のしきい値電圧とセル電流との関係を示すグラフであ
る。
０Ｖを印加して読み出しを実行したときの、メモリセル
のしきい値電圧とセル電流との関係を示すグラフであ
る。
１・・・メモリセルアレイ、２・・・カラム回路、３・
・・データラッチ／センスアンプ回路、３ａ・・・ビッ
ト線選択回路、３ｂ・・・ビット線電圧設定回路、３ｃ
・・・ラッチ回路、３ｄ・・・ラッチ制御回路、３ｅ・
・・ベリファイ判定回路、４・・・ソース線ドライバ、
５・・・基板電圧設定回路、６・・・制御回路、１１・
・・ｐ型Ｓｉ基板、１２・・・ｎウェル、１３・・・ｐ
ウェル、１７〜１９・・・ｎ+ 型拡散層、ＦＧ・・・フ
ローティングゲート、ＣＧ・・・コントロールゲート、
ＢＬm 〜ＢＬ４・・・ビット線、ＷＬ１〜ＷＬ１６・・
・ワード線、ＳＬ・・・ソース線、Ａm 〜Ａ４・・・Ｎ
ＡＮＤストリング、Ｍ1-1〜Ｍ16-1，Ｍ1-2 〜Ｍ16-2，
Ｍ1-3 〜Ｍ16-3，Ｍ1-4 〜Ｍ16-4・・・メモリセル
・・データラッチ／センスアンプ回路、３ａ・・・ビッ
ト線選択回路、３ｂ・・・ビット線電圧設定回路、３ｃ
・・・ラッチ回路、３ｄ・・・ラッチ制御回路、３ｅ・
・・ベリファイ判定回路、４・・・ソース線ドライバ、
５・・・基板電圧設定回路、６・・・制御回路、１１・
・・ｐ型Ｓｉ基板、１２・・・ｎウェル、１３・・・ｐ
ウェル、１７〜１９・・・ｎ+ 型拡散層、ＦＧ・・・フ
ローティングゲート、ＣＧ・・・コントロールゲート、
ＢＬm 〜ＢＬ４・・・ビット線、ＷＬ１〜ＷＬ１６・・
・ワード線、ＳＬ・・・ソース線、Ａm 〜Ａ４・・・Ｎ
ＡＮＤストリング、Ｍ1-1〜Ｍ16-1，Ｍ1-2 〜Ｍ16-2，
Ｍ1-3 〜Ｍ16-3，Ｍ1-4 〜Ｍ16-4・・・メモリセル
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD09 AD10 AD12 AE08 5F001 AA25 AB08 AC02 AD12 AD41 AD51 AD53 AE02 AE08 AF20 5F083 EP02 EP23 EP76 ER03 ER09 ER22 GA30 KA05 LA10 LA12 LA16 MA01 MA20 ZA21
Claims (24)
- 【請求項１】 第１導電型の半導体領域中に、第２導電
型チャネルの電界効果トランジスタからなるメモリセル
が設けられ、直列接続された所定数の上記メモリセルに
よってストリングが構成されていると共に、上記ストリ
ングの一端および他端が、それぞれビット線および上記
第１導電型の半導体領域中に設けられた第２導電型の拡
散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記ソース線に所定の逆方向電圧を印加す
るようにしたソース線電圧制御手段を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 上記第１導電型の半導体領域はｐ型半導
体領域であり、上記メモリセルを構成する上記第２導電
型チャネルの電界効果トランジスタはｎチャネル電界効
果トランジスタであり、上記ソース線を構成する上記第
２導電型の拡散層はｎ型拡散層であり、かつ、上記消去
ベリファイ動作時に上記ソース線に印加する上記逆方向
電圧は正の電圧であることを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項３】 上記消去ベリファイ動作時に、データ消
去後のメモリセルのしきい値電圧分布の上限および／ま
たは下限に対応するしきい値電の判定を行うことを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記ソース線電圧制御手段は、データ消
去後のメモリセルのしきい値電圧分布の上限に対応する
しきい値電圧の判定を行う場合と、データ消去後のメモ
リセルのしきい値電圧分布の下限に対応するしきい値電
圧の判定を行う場合とで、上記ソース線に印加する上記
逆方向電圧を変化させることを特徴とする請求項３記載
の不揮発性半導体記憶装置。 - 【請求項５】 上記不揮発性半導体記憶装置は、上記メ
モリセルに２ビット以上の多値データを記憶するように
したものであり、書き込み動作時に、書き込みデータに
応じてビット線電圧を変化させることにより、上記メモ
リセルに上記多値データを同時に書き込むことを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項６】 上記不揮発性半導体記憶装置は、書き込
み動作時に、ローカルセルフブースト法を用いて上記メ
モリセルにデータを書き込むことを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項７】 第１導電型の半導体領域中に、第２導電
型チャネルの電界効果トランジスタからなるメモリセル
が設けられ、直列接続された所定数の上記メモリセルに
よってストリングが構成されていると共に、上記ストリ
ングの一端および他端が、それぞれビット線および上記
第１導電型の半導体領域中に設けられた第２導電型の拡
散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記第１導電型の半導体領域に所定の逆方
向電圧を印加するようにした基板電圧制御手段を有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項８】 上記第１導電型の半導体領域はｐ型半導
体領域であり、上記メモリセルを構成する上記第２導電
型チャネルの電界効果トランジスタはｎチャネル電界効
果トランジスタであり、上記ソース線を構成する上記第
２導電型の拡散層はｎ型拡散層であり、かつ、上記消去
ベリファイ動作時に上記第１導電型の半導体領域に印加
する上記逆方向電圧は負の電圧であることを特徴とする
請求項７記載の不揮発性半導体記憶装置。 - 【請求項９】 上記消去ベリファイ動作時に、データ消
去後のメモリセルのしきい値電圧分布の上限および／ま
たは下限に対応するしきい値電の判定を行うことを特徴
とする請求項７記載の不揮発性半導体記憶装置。 - 【請求項１０】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記第１導電型の半導体領
域に印加する上記逆方向電圧を変化させることを特徴と
する請求項９記載の不揮発性半導体記憶装置。 - 【請求項１１】 上記不揮発性半導体記憶装置は、上記
メモリセルに２ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項７記載の不揮発性半導体記憶装置。 - 【請求項１２】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
７記載の不揮発性半導体記憶装置。 - 【請求項１３】 第１導電型の半導体領域中に、第２導
電型チャネルの電界効果トランジスタからなるメモリセ
ルが設けられ、直列接続された所定数の上記メモリセル
によってストリングが構成されていると共に、上記スト
リングの一端および他端が、それぞれビット線および上
記第１導電型の半導体領域中に設けられた第２導電型の
拡散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置の消去ベリファイ方法であって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し用電圧を印加して上記メモリ
セルのしきい値電圧を判定するようにした消去ベリファ
イ動作時に、上記ソース線に所定の逆方向電圧を印加す
るようにしたことを特徴とする不揮発性半導体記憶装置
の消去ベリファイ方法。 - 【請求項１４】 上記第１導電型の半導体領域はｐ型半
導体領域であり、上記メモリセルを構成する上記第２導
電型チャネルの電界効果トランジスタはｎチャネル電界
効果トランジスタであり、上記ソース線を構成する上記
第２導電型の拡散層はｎ型拡散層であり、かつ、上記消
去ベリファイ動作時に上記ソース線に印加する上記逆方
向電圧は正の電圧であることを特徴とする請求項１３記
載の不揮発性半導体記憶装置の消去ベリファイ方法。 - 【請求項１５】 上記消去ベリファイ動作時に、データ
消去後のメモリセルのしきい値電圧分布の上限および／
または下限に対応するしきい値電の判定を行うことを特
徴とする請求項１３記載の不揮発性半導体記憶装置の消
去ベリファイ方法。 - 【請求項１６】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記ソース線に印加する上
記逆方向電圧を変化させることを特徴とする請求項１５
記載の不揮発性半導体記憶装置の消去ベリファイ方法。 - 【請求項１７】 上記不揮発性半導体記憶装置は、上記
メモリセルに２ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項１３記載の不揮発性半導体記憶装置の消去
ベリファイ方法。 - 【請求項１８】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
１３記載の不揮発性半導体記憶装置の消去ベリファイ方
法。 - 【請求項１９】 第１導電型の半導体領域中に、第２導
電型チャネルの電界効果トランジスタからなるメモリセ
ルが設けられ、直列接続された所定数の上記メモリセル
によってストリングが構成されていると共に、上記スト
リングの一端および他端が、それぞれビット線および上
記第１導電型の半導体領域中に設けられた第２導電型の
拡散層からなるソース線と接続され、 上記メモリセルは、ワード線およびビット線への印加電
圧に応じて電荷蓄積部に蓄積された電荷量が変化し、そ
の変化に応じてしきい値電圧が変化することによって上
記しきい値電圧に応じた値のデータを記憶する不揮発性
半導体記憶装置の消去ベリファイ方法あって、 上記メモリセルの記憶データを消去する消去動作後に、
ワード線に所定の読み出し電圧を与えて上記メモリセル
のしきい値電圧を判定するようにした消去ベリファイ動
作時に、上記第１導電型の半導体領域に所定の逆方向電
圧を印加するようにした基板電圧制御手段を有すること
を特徴とする不揮発性半導体記憶装置の消去ベリファイ
方法。 - 【請求項２０】 上記第１導電型の半導体領域はｐ型半
導体領域であり、上記メモリセルを構成する上記第２導
電型チャネルの電界効果トランジスタはｎチャネル電界
効果トランジスタであり、上記ソース線を構成する上記
第２導電型の拡散層はｎ型拡散層であり、かつ、上記消
去ベリファイ動作時に上記第１導電型の半導体領域に印
加する上記逆方向電圧は負の電圧であることを特徴とす
る請求項１９記載の不揮発性半導体記憶装置の消去ベリ
ファイ方法。 - 【請求項２１】 上記消去ベリファイ動作時に、データ
消去後のメモリセルのしきい値電圧分布の上限および／
または下限に対応するしきい値電の判定を行うことを特
徴とする請求項１９記載の不揮発性半導体記憶装置の消
去ベリファイ方法。 - 【請求項２２】 上記ソース線電圧制御手段は、データ
消去後のメモリセルのしきい値電圧分布の上限に対応す
るしきい値電圧の判定を行う場合と、データ消去後のメ
モリセルのしきい値電圧分布の下限に対応するしきい値
電圧の判定を行う場合とで、上記第１導電型の半導体領
域に印加する上記逆方向電圧を変化させることを特徴と
する請求項２１記載の不揮発性半導体記憶装置の消去ベ
リファイ方法。 - 【請求項２３】 上記不揮発性半導体記憶装置は、上記
メモリセルに２ビット以上の多値データを記憶するよう
にしたものであり、書き込み動作時に、書き込みデータ
に応じてビット線電圧を変化させることにより、上記メ
モリセルに上記多値データを同時に書き込むことを特徴
とする請求項１９記載の不揮発性半導体記憶装置の消去
ベリファイ方法。 - 【請求項２４】 上記不揮発性半導体記憶装置は、書き
込み動作時に、ローカルセルフブースト法を用いて上記
メモリセルにデータを書き込むことを特徴とする請求項
１９記載の不揮発性半導体記憶装置の消去ベリファイ方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07218599A JP4273558B2 (ja) | 1999-03-17 | 1999-03-17 | 不揮発性半導体記憶装置およびその消去ベリファイ方法 |
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|---|---|---|---|
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|---|---|
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ID=13481914
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|---|---|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530362A (ja) * | 2002-06-19 | 2005-10-06 | サンディスク コーポレイション | スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ |
| JP2006139895A (ja) * | 2004-11-11 | 2006-06-01 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリ素子の消去検証方法及びそのｎａｎｄ型フラッシュメモリ素子 |
| US7259992B2 (en) | 2004-05-27 | 2007-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a memory cell array formed on a semiconductor substrate |
| JP2010020814A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその消去検証方法 |
| JP2010198726A (ja) * | 2006-03-29 | 2010-09-09 | Mosaid Technol Inc | ページ消去を有する不揮発性半導体メモリ |
-
1999
- 1999-03-17 JP JP07218599A patent/JP4273558B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530362A (ja) * | 2002-06-19 | 2005-10-06 | サンディスク コーポレイション | スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ |
| JP4833547B2 (ja) * | 2002-06-19 | 2011-12-07 | サンディスク コーポレイション | スケールされたｎａｎｄ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ |
| USRE43417E1 (en) | 2002-06-19 | 2012-05-29 | SanDisk Technologies, Inc | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| US7259992B2 (en) | 2004-05-27 | 2007-08-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a memory cell array formed on a semiconductor substrate |
| JP2006139895A (ja) * | 2004-11-11 | 2006-06-01 | Hynix Semiconductor Inc | Ｎａｎｄ型フラッシュメモリ素子の消去検証方法及びそのｎａｎｄ型フラッシュメモリ素子 |
| JP2010198726A (ja) * | 2006-03-29 | 2010-09-09 | Mosaid Technol Inc | ページ消去を有する不揮発性半導体メモリ |
| JP2010020814A (ja) * | 2008-07-08 | 2010-01-28 | Toshiba Corp | 不揮発性半導体記憶装置およびその消去検証方法 |
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