JP2007520850A - フラッシュメモリセルの自動昇圧システム - Google Patents
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Abstract
Description
本発明の色々な態様が実施される例示のメモリシステムを図1のブロック図で示す。マトリックス上に配列された複数のメモリセルMを有するメモリセルアレイ1は、列制御回路2、行制御回路3、c−ソース制御回路4およびc−p−ウェル制御回路5によって制御される。メモリセルアレイ1は、この例では背景技術の欄で既に説明し、本願明細書において参照により援用されているNAND形となっている。制御回路2は、メモリセル(M)に記憶されたデータを読み出したり、プログラミング動作中にメモリセル(M)の状態を決めたり、またプログラムミングを促進したり、またはプログラミングを禁止するためにビットライン(BL)の電位レベルを制御するためにメモリセルアレイ1のビットライン(BL)に接続されている。行制御回路3は、ワードライン(WL)のうちの1つを選択したり、読み出し電圧を印加したり、列制御回路2によって制御されるビットライン電位レベルと結合されたプログラム電圧を印加したり、またメモリセル(M)が上に形成されているp形領域(セルP−ウェル)の電圧と結合された消去電圧を印加するためにワードライン(WL)に接続されている。c−ソース制御回路4は、メモリセル(M)に接続された共通のソースラインを制御する。c−p−ウェル制御回路5は、セルのP−ウェル電圧を制御する。
V1 とV3 は好ましくは約1〜3ボルトの範囲となり、V2 は約0ボルトが好ましい。
Claims (77)
- メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングの各々が2つの選択トランジスタを有し、前記ストリングの各々が複数のビットラインのうちの1つとソースラインとの間に接続され、前記ストリングが1組の共通のワードラインによって制御され、前記ストリングのうちの第1のストリングにあり、かつ前記第1のストリングにおける前記2つの選択トランジスタのうちの1つに隣接する少なくとも第1のトランジスタが、所望の電荷記憶状態になる、前記方法は、
プログラム電圧レベルを前記ワードラインのうちの1つを介して、第2のトランジスタをプログラムするために前記ストリングのうちの前記第1のストリングとは異なった第2のストリングにおける第2のトランジスタに容量結合されたコントロールゲートに印加するステップであって、前記第2のトランジスタは、前記第2のストリングにおける1つ以上の電荷記憶トランジスタによって第2のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するために前記第1のストリングにおけるトランジスタのうちの少なくとも幾つかに複数の電圧レベルを結合することで前記第1のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を前記ワードラインのうちの幾つかを介して昇圧するステップであって、前記第1のストリングにおける幾つかのトランジスタのチャネル領域の電位(単数または複数)は、前記第1のストリングにおける前記1つの選択トランジスタのドレイン側またはソース側における故障が、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される、ステップと、
を有する方法。 - 前記結合は、第1の昇圧電圧を第1のトランジスタに、第2の昇圧電圧を第1のストリングにおける残りのトランジスタの少なくとも幾つかに結合するものであり、前記第2の電圧が前記第1の電圧よりも高くなっている請求項1記載の方法。
- 前記第2の電圧は、第1の電圧よりも第1の電圧の少なくとも50%だけ高くなっている請求項2記載の方法。
- 前記第1のストリングにおける幾つかのトランジスタのチャネル領域の電位(単数または複数)は、前記1つの選択トランジスタのドレイン側またはソース側における帯域から帯域へのトンネル通過が、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される請求項1記載の方法。
- 前記ソース側選択トランジスタの前記ドレイン側における前記帯域から帯域へのトンネル通過は抑制されている請求項4記載の方法。
- 前記第1の電圧は、約1ボルトから3ボルトの範囲となっている請求項2記載の方法。
- 前記第2の電圧は、約5ボルトから10ボルトの範囲となっている請求項2記載の方法。
- 第3の電圧を1つの選択トランジスタに結合して、それを電気的に非導通状態にするステップをさらに有し、前記第1の電圧が前記第3の電圧よりも高くなっている請求項1記載の方法。
- 前記コントロールゲートは、前記第1のストリングにおける第3の電荷記憶トランジスタも制御し、前記方法は、前記ソースラインと前記第3のトランジスタとの間の前記第1のストリングにおける少なくとも第4の電荷記憶トランジスタと、前記ソースラインとの間の前記第1のストリングにおけるトランジスタから前記第3のトランジスタを電気的に絶縁するために、前記第4のトランジスタをオフに切り替えるステップをさらに有する請求項1記載の方法。
- 前記第3のトランジスタを前記第1のストリングに接続されたビットラインと前記第3のトランジスタとの間の前記第1のストリングにおける少なくとも第5の電荷記憶トランジスタと、前記ビットラインとの間の前記第1のストリングにおけるトランジスタから電気的に絶縁するために、前記第5のトランジスタをオフに切り替えるステップをさらに有する請求項9記載の方法。
- 前記第4および第5のトランジスタの各々は、前記第1のストリングにおける少なくとも1つのトランジスタによって前記第3のトランジスタから離されている請求項10記載の方法。
- 前記第4のトランジスタは、前記第1のストリングにおける少なくとも1つのトランジスタによって前記第3のトランジスタから離されている請求項9記載の方法。
- メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングの各々が2つの選択トランジスタを有し、前記ストリングが1組の共通のワードラインによって制御されると共に複数のビットラインとソースラインとの間に接続され、前記ストリングのうちの第1のストリングにあり、かつ前記2つの選択トランジスタのうちの1つに隣接する第1のトランジスタが、2つよりも多い取りうる電荷記憶状態のうちの所望の電荷記憶状態になる、前記方法は、
第2のトランジスタをプログラムするために前記ストリングのうちの第2のストリングにおける第2のトランジスタに前記ワードラインのうちの1つを介して容量結合されたコントロールゲートにプログラム電圧レベルを印加するステップであって、前記第2のトランジスタは、前記第2のストリングにおける1つ以上の電荷記憶トランジスタによって第2のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するために前記第1のストリングにおけるトランジスタのうちの少なくとも幾つかに複数の昇圧電圧レベルを結合することで前記第1のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を前記ワードラインのうちの幾つかを介して昇圧するステップであって、前記第1のストリングにおける幾つかのトランジスタのチャネル領域の電位(単数または複数)は、前記第1のトランジスタの所望の電荷記憶状態が2つよりも多い取りうる電荷状態のうちの別の状態に変化してしまわないように昇圧される、ステップと、
を有する方法。 - メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが第1のストリングを有し、前記ストリングの各々が2つの選択トランジスタを有し、前記ストリングが1組の共通のワードラインによって制御されると共に複数のビットラインとソースラインとの間に接続され、前記第1のストリングにおける前記2つの選択トランジスタのうちの1つに隣接する第1の電荷記憶トランジスタが、所望の電荷記憶状態になる、前記方法は、
第2の電荷記憶トランジスタに容量結合された第1のコントロールゲートにプログラム電圧レベルを印加し、引き続いて、第2のトランジスタとは異なった第3の電荷記憶トランジスタに容量結合された第2のコントロールゲートに、前記第2および第3のトランジスタをプログラムするためにプログラム電圧レベルを印加するステップであって、前記第2および第3のトランジスタの各々が、前記ストリングのうちの第1のストリングとは異なった第2のストリングにあり、かつ前記第2のストリングにおける1つ以上の電荷記憶トランジスタによって第2のストリングに接続されたソースラインまたはビットラインから離されている、ステップと、
プログラム障害を低減するために前記第1のストリングにおける第1のトランジスタを有するトランジスタのうちの少なくとも幾つかに複数の昇圧電圧レベルを結合することで第1のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を昇圧するステップであって、第1のトランジスタに結合された昇圧電圧レベルは、プログラム電圧が第2および第3のトランジスタに結合されたコントロールゲートに印加されると、第1のストリングにおける他のトランジスタに結合された単数/複数の電圧レベルとは異なっている、ステップと、
を有する方法。 - 前記方法は、第2のストリングにおける全てのトランジスタをプログラムするために複数のプログラミングタイムインターバルを有し、前記複数のプログラミングタイムインターバルの各々の間隔中に、プログラム電圧レベルは前記第2のストリングにおけるトランジスタのうちの1つに結合されて前記トランジスタをプログラムし、第1のトランジスタに結合された電圧レベルは、2つよりも多い前記複数のプログラミングタイムインターバルの間隔中に第1のストリングにおける他のトランジスタに結合された単数/複数の電圧レベルとは異なっている請求項14記載の方法。
- 前記第1のストリングのチャネル領域の電位(単数または複数)は、前記1つの選択トランジスタのドレイン側またはソース側における故障が、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減されるように昇圧される請求項14記載の方法。
- 前記第1のストリングのチャネル領域の電位(単数または複数)は、前記1つの選択トランジスタのドレイン側またはソース側における前記帯域から帯域へのトンネル通過が、抑制されるように昇圧される請求項16記載の方法。
- 前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記電圧レベルの第1のトランジスタへの結合は、2つよりも多い取りうる電荷記憶状態のうちの別のものに第1のトランジスタの所望の電荷記憶状態を変化させないものである請求項16記載の方法。
- 前記結合は、第1の昇圧電圧を第1のトランジスタに、第2の昇圧電圧を第1のストリングにおける残りのトランジスタの少なくとも幾つかに結合するものであり、前記第2の電圧が前記第1の電圧よりも高くなっている請求項14記載の方法。
- 前記第2の電圧は、第1の電圧よりも第1の電圧の少なくとも50%だけ高くなっている請求項19記載の方法。
- 前記第1の電圧は、約1ボルトから3ボルトの範囲となっている請求項19記載の方法。
- 前記第2の電圧は、約5ボルトから10ボルトの範囲となっている請求項19記載の方法。
- 第3の電圧を1つの選択トランジスタに結合して、それを電気的に非導通状態にするステップをさらに有し、前記第1の電圧が前記第3の電圧よりも高くなっている請求項14記載の方法。
- 前記第1または第2のコントロールゲートは、前記第1のストリングにおける第4の電荷記憶トランジスタも制御し、前記方法は、前記ソースラインと前記第4のトランジスタとの間の前記第1のストリングにおける少なくとも第5の電荷記憶トランジスタと、前記ソースラインとの間の前記第1のストリングにおける電荷記憶トランジスタから前記第4のトランジスタを電気的に絶縁するために、前記第5のトランジスタをオフに切り替えるステップを有する請求項14記載の方法。
- 前記第5のトランジスタは、第1のストリングにおける少なくとも1つのトランジスタによって前記第4のトランジスタから離されている請求項24記載の方法。
- 前記第4のトランジスタを前記第1のストリングに接続されたビットラインと前記第4のトランジスタとの間の第1のストリングにおける少なくとも第6の電荷記憶トランジスタと、前記ビットラインとの間の前記第1のストリングにおける電荷記憶トランジスタから電気的に絶縁するために、前記第6のトランジスタをオフに切り替えるステップをさらに有する請求項24記載の方法。
- 前記第5および第6のトランジスタの各々は、前記第1のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記第4のトランジスタから離されている請求項26記載の方法。
- メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第2のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を昇圧するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに第1の昇圧電圧レベル(単数または複数)を結合するステップと、
前記第1の電圧レベル(単数または複数)よりも低い第2の昇圧電圧レベル(単数または複数)を前記選択されたワードラインと前記ソースラインとの間の第2のストリングにおける少なくとも2つの隣接する電荷記憶トランジスタに結合するステップであって、前記第2の昇圧電圧レベル(単数または複数)は、前記少なくとも2つの隣接するトランジスタのソース側における前記第2のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第2のストリングにおけるトランジスタから電気的に絶縁されるようになる、ステップと、
を有する方法。 - 前記第2のストリングにおける少なくとも2つの隣接するトランジスタのうちの少なくとも1つに結合された第2の電圧レベル(単数または複数)は、そのような少なくとも1つのトランジスタをオフに切り替えるものである請求項28記載の方法。
- 前記少なくとも2つの隣接するトランジスタに結合された第2の昇圧電圧レベル(単数または複数)は、オフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようなものとなっている請求項29記載の方法。
- 前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される請求項30記載の方法。
- 前記正の電圧は、約1ボルトから2ボルトの範囲となっている請求項31記載の方法。
- 前記第2の電圧レベルが、前記選択されたワードラインに隣り合ってはいるが、前記少なくとも2つの隣接するトランジスタによって前記選択されたワードラインから離されている第2のストリングにおける少なくとも1つのトランジスタに結合された正の電圧を含む請求項31記載の方法。
- 異なった電圧レベルは、前記第2のストリングにおける少なくとも2つの隣接するトランジスタに結合される請求項28記載の方法。
- 前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記方法は、第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを所望の電荷記憶状態における第1のトランジスタに結合するステップをさらに有する請求項28記載の方法。
- 第3の電圧レベルと第2のストリングのチャネル領域の電位(単数または複数)の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側における故障は、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項35記載の方法。
- 前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧レベルの第1のトランジスタへの結合は、2つよりも多い取りうる電荷状態のうちの別のものに第1のトランジスタの所望の電荷記憶状態を変化させないものである請求項35記載の方法。
- 前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記プログラム電圧は、少なくとも2つの選択トランジスタと容量結合された2つのコントロールゲートにプログラム電圧を印加することで、第1のストリングにおける少なくとも2つの選択された電荷記憶トランジスタに逐次結合され、
前記プログラム電圧が2つのコントロールゲートに印加されると、所望の電荷記憶状態にあるトランジスタに第3の電圧レベルを結合するステップであって、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第3の電圧レベルが前記第1の昇圧電圧レベル(単数または複数)よりも低くなっている、ステップとを有する請求項28記載の方法。 - 前記第2のストリングにおける少なくとも2つの隣接するトランジスタは、第1の電圧レベル(単数または複数)のうちの1つが結合されている少なくとも1つの電荷記憶トランジスタによって離されている請求項28記載の方法。
- 異なった電荷状態を記憶するための電荷記憶トランジスタの複数のストリングであって、前記ストリングの各々が、複数のビットラインのうちの1つとソースラインとの間に接続されると共に共通のワードラインによって制御される第1および第2のストリングを有し、前記トランジスタが、約130nmよりも短いチャネル長さを有するストリングと、
前記第1のストリングにおける少なくとも2つの電荷記憶トランジスタによって前記ソースラインから離された前記第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加する回路と、を有するメモリシステムにおいて、
前記回路は、前記選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの少なくとも幾つかに第1の昇圧電圧レベル(単数または複数)を結合して第2のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を昇圧し、
前記回路は、第1の昇圧電圧レベル(単数または複数)とは異なった第2の昇圧電圧レベル(単数または複数)を、選択されたワードラインとソーラインとの間における第2のストリングにおける少なくとも2つの隣接するトランジスタに結合し、前記第2の昇圧電圧レベル(単数または複数)は、プログラム障害を低減するために、少なくとも2つの隣接するトランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されるようなものとなっているメモリシステム。 - 前記第2の昇圧電圧レベルは、前記第1の電圧レベル(単数または複数)よりも低くなっている請求項40記載のメモリシステム。
- 前記回路は、前記選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに第1の昇圧電圧レベル(単数または複数)を結合する請求項40記載のメモリシステム。
- 前記第2のストリングにおける少なくとも2つの隣接するトランジスタのうちの1つに結合された第2の昇圧電圧レベル(単数または複数)は、そのような少なくとも1つのトランジスタをオフに切り替える請求項40記載のメモリシステム。
- 少なくとも2つの隣接するトランジスタに結合された第2の昇圧電圧レベル(単数または複数)は、オフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つのトランジスタによって前記選択されたワードラインから離されるようなものとなっている請求項40記載のメモリシステム。
- 前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される請求項44記載のメモリシステム。
- 前記正の電圧は、約1から2ボルトの範囲となっている請求項45記載のメモリシステム。
- 異なった電圧レベルは、前記第2のストリングにおける少なくとも2つの隣接するトランジスタに結合される請求項40記載のメモリシステム。
- 前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記回路は、第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが前記第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを所望の電荷記憶状態における第1のトランジスタに結合する請求項40記載のメモリシステム。
- 第3の電圧レベルと第2のストリングのチャネル領域の電位(単数または複数)の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側における故障は、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項48記載のメモリシステム。
- 前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧の第1のトランジスタへの結合は、2つよりも多い取りうる電荷記憶状態のうちの別のものに第1のトランジスタの所望の電荷記憶状態を変化させないものである請求項48記載のメモリシステム。
- 前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近したトランジスタは、所望の電荷記憶状態になり、前記回路は、少なくとも2つの選択トランジスタに容量結合された2つのコントロールゲートにプログラム電圧を印加することで、第1のストリングにおける少なくとも2つの選択されたトランジスタに逐次プログラム電圧を結合し、
前記プログラム電圧が2つのコントロールゲートに印加されると、前記回路は、所望の電荷記憶状態にあるトランジスタに第3の電圧レベルを結合し、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが所望の電荷記憶状態が別の電荷状態に変えなくなり、前記第3の電圧レベルが前記第1の昇圧電圧レベル(単数または複数)よりも低くなっている請求項40記載のメモリシステム。 - メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第1のストリングにおける少なくとも1つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第2のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を昇圧するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの全てに第1の昇圧電圧レベル(単数または複数)を結合するステップと、
前記第1の電圧レベル(単数または複数)よりも低い第2の昇圧電圧レベル(単数または複数)を選択されたワードラインと前記ソースラインとの間の第2のストリングにおける少なくとも2つの電荷記憶トランジスタに結合するステップであって、前記第2の昇圧電圧レベル(単数または複数)は、前記少なくとも2つのトランジスタのソース側における前記第2のストリングのチャネル領域がプログラム障害を低減するために前記選択されたワードラインによって制御される前記第2のストリングにおけるトランジスタから電気的に絶縁されるようになる、ステップと、
を有する方法。 - 前記第2の昇圧電圧レベル(単数または複数)は、0ボルトを含む請求項52記載の方法。
- 前記第2の昇圧電圧レベル(単数または複数)は、0ボルトと正の電圧とを含む請求項52記載の方法。
- 前記第2の昇圧電圧レベル(単数または複数)は、少なくともの2つトランジスタのうちの少なくとも1つがオフに切り替えられるようになっている請求項52記載の方法。
- オフにされる少なくとも1つのトランジスタは、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって選択されたワードラインから離される請求項55記載の方法。
- 前記正の電圧は、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される請求項56記載の方法。
- 前記正の電圧は、約1ボルトから2ボルトの範囲となっている請求項57記載の方法。
- 前記第2のストリングにおける少なくとも2つの電荷記憶トランジスタは、互いに隣接している請求項52記載の方法。
- メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから、また第1のストリングに接続されたビットラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
前記選択されたワードラインによって制御される第2のストリングにおける対応するトランジスタのドレイン側およびソース側においてトランジスタのうちの幾つかに第1の昇圧電圧レベル(単数または複数)を結合することでトランジスタの第2のストリングにおける幾つかの電荷記憶トランジスタのチャネル領域の電位(単数または複数)を昇圧するステップであって、前記第2のストリングにおける対応するトランジスタは、第1のストリングにおける少なくとも2つの電荷記憶トランジスタの少なくとも第1の組によってソースラインから離されると共に第2のストリングにおける少なくとも2つの電荷記憶トランジスタの第2の組によって第2のストリングに接続されたビットラインから離され、前記2組が前記対応するトランジスタに隣接して配置されるステップと、
プログラム障害を低減するために、各組における少なくとも1つのトランジスタをオフに切り替えるように前記2組の隣接するトランジスタを制御するワードラインに、第1の電圧レベル(単数または複数)よりも低い第2の昇圧電圧レベル(単数または複数)を印加するステップであって、前記第2の昇圧電圧レベル(単数または複数)は、少なくとも1つの電圧レベルに結合された選択されたストリングにおけるプログラムされていないトランジスタがオンに切り替えられるが、前記第2の昇圧電圧レベル(単数または複数)の少なくとも1つの電圧レベルに結合された選択されたストリングにおけるプログラムされたトランジスタがオフに切り替えられるように少なくとも1つの電圧レベルを含む、ステップと、
を有する方法。 - 前記第2の昇圧電圧レベル(単数または複数)は、0ボルトを含む請求項60記載の方法。
- 前記第2の昇圧電圧レベル(単数または複数)は、0ボルトと正の電圧レベルとを含む請求項60記載の方法。
- 前記2組のトランジスタに結合される第2の電圧レベル(単数または複数)は、前記2組の各々においてオフに切り替えられる少なくとも1つのトランジスタが、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離されるようになっている請求項60記載の方法。
- 前記正の電圧は、前記2組の各々においてオフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける少なくとも1つのトランジスタに結合される請求項63記載の方法。
- 前記正の電圧は、約1ボルトから2ボルトの範囲となっている請求項64記載の方法。
- 前記異なった電圧レベルが、第2のストリングの前記2組の各々において隣接するトランジスタに結合される請求項60記載の方法。
- 前記第2のストリングは、2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、前記方法は、第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えないように、第3の電圧レベルを第1のトランジスタに結合するステップをさらに有する請求項60記載の方法。
- 第3の電圧レベルと第2のストリングにおけるチャネル領域の電位(単数または複数)の昇圧との結果としての1つの選択トランジスタのドレイン側またはソース側における故障は、前記第1のトランジスタの所望の電荷記憶状態が別の電荷状態に変化してしまわない程度まで低減される請求項67記載の方法。
- 前記所望の電荷記憶状態は、前記第1のトランジスタの2つよりも多い取りうる電荷記憶状態のうちの1つになり、前記第3の電圧の第1のトランジスタへの結合は、2つよりも多い取りうる電荷記憶状態のうちの別の状態に第1のトランジスタの所望の電荷記憶状態を変化させないものである請求項67記載の方法。
- 前記第2のストリングは2つの選択トランジスタを有し、第2のストリングにあり、かつ2つの選択トランジスタのうちの一方に直近した第1のトランジスタは、所望の電荷記憶状態になり、プログラム電圧は、少なくとも2つの選択トランジスタと容量結合された2つのコントロールゲートにプログラム電圧を逐次印加することで、第1のストリングにおける少なくとも2つの選択されたトランジスタに逐次結合され、
前記プログラム電圧が2つのコントロールゲートに印加されると、所望の電荷記憶状態にある第1のトランジスタに第3の電圧レベルを結合するステップであって、その結果前記第3の電圧レベルの結合と第2のストリングのチャネル領域の電位(単数または複数)の昇圧とが前記第1のトランジスタの所望の電荷記憶状態を別の電荷状態に変えなくなり、前記第3の電圧レベルが前記第1の昇圧電圧レベル(単数または複数)よりも低くなっている、ステップとを有する請求項60記載の方法。 - メモリシステムをプログラムする方法であって、前記システムが異なった電荷状態を記憶するために電荷記憶トランジスタのストリングを複数有し、前記ストリングが、第1および第2のストリングを有し、各ストリングは、複数のビットラインのうちの1つとソースラインとの間に接続され、かつ共通のワードラインによって制御される、前記方法は、
第1のストリングにおける少なくとも2つの電荷記憶トランジスタによってソースラインから離された第1のストリングにおける選択されたトランジスタをプログラムするために、前記選択されたトランジスタに結合された選択されたワードラインにプログラム電圧を印加するステップと、
第2のストリングにおけるトランジスタのチャネル領域の電位(単数または複数)を昇圧するために、選択されたワードラインと第2のストリングに接続されたビットラインとの間の第2のストリングにおけるトランジスタの少なくとも幾つかに第1の昇圧電圧レベル(単数または複数)を結合するステップと、
選択されたワードラインとソースラインとの間の第2のストリングにおける少なくとも1つの電荷記憶トランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されてプログラム障害を低減するように、前記少なくとも1つのトランジスタに0ボルトまたは約0ボルトの電圧を結合するステップと、
第1の電圧レベル(単数または複数)よりも低い第2の電圧レベル(単数または複数)を、選択されたワードラインと第2のストリングに接続されたビットラインとソースラインとの間の第2のストリングにおける少なくとも1つの電荷記憶トランジスタに結合するステップであって、第2の昇圧電圧に結合された少なくとも1つのトランジスタのソース側における第2のストリングのチャネル領域が、選択されたワードラインによって制御される第2のストリングにおけるトランジスタから電気的に絶縁されるようになる、ステップと、
を有する方法。 - 前記第2の昇圧電圧レベル(単数または複数)は、0ボルトを含む請求項71記載の方法。
- 前記第2の昇圧電圧レベルは、0ボルトと1つの正の電圧または2つの正の電圧とを含む請求項71記載の方法。
- 前記第2の昇圧電圧レベル(単数または複数)は、それらに結合された少なくとも1つのトランジスタをオフに切り替えるようになっている請求項71記載の方法。
- 前記オフに切り替えられる少なくとも1つのトランジスタは、第2のストリングにおける少なくとも1つの電荷記憶トランジスタによって前記選択されたワードラインから離される請求項74記載の方法。
- 前記正の電圧が、オフに切り替えられる前記トランジスタから前記選択されたワードラインを離す第2のストリングにおける前記少なくとも1つのトランジスタに結合される請求項75記載の方法。
- 前記正の電圧は、約1ボルトから2ボルトの範囲となっている請求項76記載の方法。
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