KR0142368B1 - 불휘발성 반도체 메모리장치의 자동프로그램 회로 - Google Patents

불휘발성 반도체 메모리장치의 자동프로그램 회로

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KR0142368B1
KR0142368B1 KR1019950001144A KR19950001144A KR0142368B1 KR 0142368 B1 KR0142368 B1 KR 0142368B1 KR 1019950001144 A KR1019950001144 A KR 1019950001144A KR 19950001144 A KR19950001144 A KR 19950001144A KR 0142368 B1 KR0142368 B1 KR 0142368B1
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김광호
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Abstract

[청구범위에 기재된 발명이 속한 기술분야]
불휘발성 반도체 메모리의 자동 프로그램회로
[발명이 해결하려고 하는 기술적 과제]
프로그램되는 메모리 쎌들의 균일한 드레쉬 홀드전압을 유지하고 공정 변화에 관계없이 신뢰성을 향상할 수 있는 불휘발성 반도체 메모리의 제공
[발명의 해결방법의 요지]
프로그램후 프로그램 검증에 의해 선택된 메모리 쎌들이 성공적으로 프로그램되지 아니하였을 경우 재프로그램을 행하는 불휘발성 반도체 메모리에서 상기 재프로그램이 행해질때마다 선택된 메로리 쎌들과 접속된 워드라인상에 소정 범위내에서 점진적으로 증가하는 프로그램 전압을 제공하고 비선택된 메모리 쎌들과 접속된 워드라인들상에 상기 프로그램 전압과 소정의 전압차를 유지하면서 증가하는 패스전압을 제공함.
[발명의 중요한 용도]
컴퓨터등에 사용되는 영구 메모리.

Description

불휘발성 반도체 메모리장치의 자동프로그램 회로
제1도는 본 발명의 실시예에 따른 프로그램전압 발생회로를 나타낸 도면.
제2도는 본 발명의 실시예에 따른 트리밍신호 발생회로를 나타낸 도면.
제3a도는 본 발명의 실시예에 따른 2진카운터를 나타낸 도면.
제3b도는 제3a도의 2진카운터를 구성하는 각단의 회로도.
제4도는 제3a도의 2진카운터를 구동하기 위한 클럭신호를 발생하는 회로도.
제5도는 본 발명의 실시예에 따른 제어신호 발생회로를 나타낸 도면.
제6도는 본 발명의 실시예에 따른 루우프 카운팅회로를 나타낸 도면.
제7도는 본 발명의 실시예에 따른 프로그램 전압 발생회로와 관련된 회로들의 각부분의 동작을 보여주는 타이밍도.
제8도는 본 발명의 바람직한 실시예에 따른 프로그램횟수와 프로그램 전압과의 관계를 나타내는 도면.
제9도는 종래의 낸드 구조의 메모리 쎌들을 가지는 메모리 쎌 어레이의 일부분의 등가회로도.
제10도는 본 발명의 실시예에 따른 패스전압 발생회로를 나타낸 개략적 회로도.
제11도는 본 발명의 실시예에 따라 패스전압 발생회로와 관련된 회로들의 각 부분의 동작을 보여주는 타이밍도.
제12도는 본 발명의 바람직한 실시예에 따른 프로그램횟수와 프로그램 전압 및 패스전압과의 관계를 나타내는 도면.
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로 특히 불휘발성 반도체 메모리 장치의 자동 프로그램 회로에 관한 것이다.
낸드구조로된 쎌들을 가지는 EEPROM의 메모리 쎌 어레이는 행과 열의 매트릭스형으로 배열된 다수의 낸드쎌 유닐을 가지고 있다. 제9도는 통상의 낸드구조로 된 쎌들을 가지는 메모리 쎌 어레이의 일부분의 등가회로도이다. 도면을 참조하면, 낸드 쎌 유닐들 NU1-NUm의 각각은 드레인이 대웅 비트라인에 접속된 제1선택트랜지스터(120)와 소오스가 공통 소오스라인 CSL에 접속된 제2선택트랜지스터(121)를 가지고 있다. 제1선택트랜지스터(120)의 소오스와 제2선택트랜지스터(121)의 드레인 사이에는 메모리 쎌 트랜지스터들(이하 메모리 쎌들이라 칭함)M1~M8의 드레인 소오스 통로들(또는 채널들)이 직렬로 접속되어 있다. 동일열들에 배열된 제1선택트랜지스터들(120)의 게이트들과 메모리 쎌들 M1~M8의 제어게이트들과 제2선택트랜지스터들(121)의 게이트들은 제1선택라인 SL1과 워드라인들WL1~WL8과 제2선택라인 SL2과 각각 접속되어 있다. 상기 제 1 및 제2 선택트랜지스터들(120)과 (121) 및 메모리 쎌들 M1~M8은 반도체 기판의 주표면에 형성된 P형 웰내에 형성된다. 각 낸드쎌 유닐의 제1선택트랜지스터(120)의 소오스와 메모리 쎌 M1의 드레인의 소오스 드레인 공통영역과 메모리 쎌들 M1~M8의 소오스 드레인 공통 영역들 및 제 2선택 트랜지스터(121)의 드레인과 메모리 쎌 M8의 소오스의 드레인 소오스 공통 영역은 상기 P형 웰 내에 형성된다. 메모리 쎌들 M1~M8의 각각의 채널 위에는 턴넬 산화막을 통하여 폴리 실리콘의 플로팅게이트가 형성되고 이 플로팅 게이트 위에는 중간 유전체 막을 통하여 폴리 실리콘 또는 고융점 금속의 실리사이드로 형성된 플로팅 게이트가 형성된다. 제1선택 트랜지스터들(120)의 상기 P형 웰 내에 있는 드레인 영역들은 개구들을 통하여 고융점을 금속 실리사이드 또는 금속으로 형성된 대웅 비트라인들과 각각 접속되고, 제2선택트랜지스터들(121)의 상기 P형 웰내에 형성된 소오스 영역은 고융점 금속 실리사이드 또는 금속으로 형성된 공통 소오스라인 CSL과 접속된다. 이들 메모리 쎌들을 프로그램 즉 데이터를 기입하기전에 소거가 행해진다.
메모리 쎌들의 소거는 상기 P형 웰영역으로 소거전압, 예컨데 약 20볼트의 전압을 인가하고 워드라인들 WL1~WL8로 기준전압, 예컨데 접지전압을 인가하는 것에 의해 이루워진다. 그러므로 플로팅 케이트들에 저장된 전자들은 턴넬 산화막들을 통하여 상기 P형 웰 영역으로 빠져나오면서 메모리 쎌들은 인한스멘트 모우드의 트랜지스터들로 변경된다. 소거된 메모리 쎌들은 데이터 1을 저장하고 있다고 가정한다.
선택된 워드라인과 접속된 메모리 쎌들의 프로그램 즉 데이터0의 기입은 상기 선택된 워드라인상에 프로그램전압, 예컨데 18볼트의 전압을 인가하고 데이터 0이 기입되는 메모리 쎌들의 소오스들과 드레인들을 기준전압, 예컨데 접지전압을 인가하는것에 의해 행해진다. 그러면 프로그램되는 메모리 쎌들의 플로팅게이트는 턴넬 산화막들을 통하여 전자들을 축적하고 이들 메모리 쎌들은 디플레숀 모우드의 트랜지스터들로 변경된다.
상기와 같은 프로그램후, 선택된 메모리 쎌들이 설계된 일정 드레쉬홀드 전압 값을 갖도록 성공적으로 프로그램되었는지를 검사하는 프로그램 검증동작이 행해진다. 그러한 소거, 프로그램 및 프로그램검증 기술은 본원 출원인에게 양도되고 1994년 8월 19일자로 공개된 한국공개특허번호 94-18870호에 개시되어 있다.
최근의 EEPROM의 용량은 점점 더 고밀도로 되어 가고 있고 따라서 상기 게이트 산화막과 상기 중간절연막의 폭과 두께, 채널영역의 폭과 길이 등과 같은 메모리 쎌의 크기도 줄어 가고 있다. 그러나 제조공정의 변화는 상기 게이트 산화막과 상기 중간 절연막 및 채널영역의 폭과 두께의 균일성을 보장할 수 없다. 그러므로 프로그램된 메모리 쎌들의 드레쉬 홀드 전압들은 불균일하게 된다. 만약 프로그램된 메모리 쎌들중 어느 하나라도 원하는 드레쉬 홀드 전압에 도달하지 못하면, 에러 데이터가 판독된다. 그러한 문제들을 해결하기 위하여, 선택된 메모리 쎌들이 성공적으로 프로그램되었는가를 판단하기 위한 프로그램 검증장치가 제안된바 있다. 예를 들어 그러한 프로그램 검증기술은 전술한 한국공개특허번호 제 94-18870호에 개시된바 있다. 그러나 프로그램 검중동작후 일정레벨의 프로그램 전압을 가지고 재프로그램 동작이 행해지기 때문에 프로그램된 메모리 쎌들의 드레쉬 홀드전압은 여전히 불균일하다. 더욱이 전원전압 또는 사용온도등의 환경조건의 변동은 EEPROM의 신뢰성을 악화시킨다.
따라서 본 발명의 목적은 프로그램되는 메모리 쎌들이 사용온도 및 전원전압의 변동에 관계없이 균일한 드레쉬 홀드전압들을 가질 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또다른 목적은 공정의 변화에 관계없이 신뢰성을 향상시킬 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다수의 플로팅 게이트형의 메모리쎌들과, 선택된 복수개의 메모리 쎌들을 프로그램하기 위한 프로그램수단과, 상기 선택된 복수개의 메모리 쎌들의 성공적으로프로그램되었는가를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리 장치에 있어서, 프로그램 전압을 발생하기 위한 고전압 발생회로와, 상기 선택된 메모리 쎌들이 성공적으로 프로그램되지 아니하였을때마다 상기 프로그램 전압이 소정 전압의 범위내에서 순차 증가하도록 상기 프로그램 전압의 레벨을 검출하기 위한 트리밍 회로와, 상기 검출된 레벨과 기준전압과를 비교하고 비교신호를 발생하기 위한 비교회로와, 상기 비교회로로부터 비교신호에 응답하여 상기 고전압 발생회로를 활성화하기 위한 고전압 발생 제어회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 자동 프로그램 전압 발생장치를 제공한다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에서 -1.8볼트의 드레쉬홀드 전압을 가지는 디플레숀 모우드의 N채널트랜지스터들(이하D형 트랜지스터들이라 칭함)과 약 0.7볼트의 드레쉬홀드 전압을 가지는 인한스멘트 모우드의 N채널 모오스 트랜지스터들(이하 N형 트랜지스터들이라 칭함)과 약 -0.9볼트의 드레쉬홀드 전압을 가지는 P채널 모오스 트랜지스터들(이하 P형 트랜지스터들이라 칭함)이 사용된다.
제1도에 프로그램 전압 발생회로(200)가 도시되어 있다. 도면중 고전압 발생회로(10)는 프로그램 동작중 고전압 발생제어회로(20)로부터 차아지 펌핑신호 Φpp와 이 상보신호 pp에 응답하여 프로그램 전압 Vpgm을 발생하는 작용을 한다. 상기 고전압 발생회로(10)는 차아지 펌핑방식을 사용하면서 전원공급전압 Vcc보다 높은 고전압의프로그램전압 Vpgm을 발생하기 위한 통상의 회로이다. 상기 고전압 발생회로(10)는 노오드(1)에 Vcc-Vth의 초기전압을 제공하기 위한 N형 트랜지스터(17)와, 노오드(1)과 출력 노오드(2) 사이에 채널들이 직렬로 접속된 N형 트랜지스터들(11)~(16)과, 이 N형 트랜지스터들(11)~(16)의 게이트들에 각각 접속된 모오스 캐패시터들(3)~(8)로 구성된다. 상기 N형 트랜지스터들(11)~(16)의 게이트들은 이들의 드레인들과 각각 접속되어 있고, 홀수번째 모오스 캐패시터들(3,5,7)의 드레인 소오스 공통점들과 짝수번째 모오스 캐패시터들(4,6,8)의 드레인 소오스 공통점들은 상기 차아지 펌핑신호 Φpp와 이 상보신호 pp와 각각 접속되어 있다.
상기 고전압 발생회로(10)의 출력 노오드(2)와 전원공급전압 Vcc사이에 D형 트랜지스터들(18)과 (19)의 채널들이 직렬로 접속되어 있고 상기 D형 트랜지스터들(18)과 (19)의 게이트들은 프로그램 제어신호와 전원공급전압 Vcc에 각각 접속되어 있다. 상기 D형 트랜지스터들(18)과 (19)는 프로그램동작 종료시 상기 고전압 발생회로(10)로 부터의 프로그램 전압 Vpgm을 전원공급전압 Vcc로 방전하는 작용을 한다.
프로그램동작중 프로그램전암 Vpgm을 순차적으로 증가하기 위한 트리밍 회로(30)가 상기 출력노오드(2)에 접속된다. 상기 트리밍회로(30)는 기준전압 Vss 예컨데 접지전압과 출력노오드(2)사이에 N형 트랜지스터(31)의 채널과 저항들 R1~R10과 Rn과 Rm이 직렬로 연결되어 있고, 상기 N형 트랜지스터(31)의 게이트는 인버어터(32)f를 통해 프로그램 제어신호와 접속된다. 저항 Rn과 저항 R10사이의 접속노오드(37)과 저항 R1과 N형 트랜지스터(31)의 드레인 사이의 접속 노오드(38)는 N형 트랜지스터(33)의 채널을 통해 연결되어 있다. 저항들 R10~R1사이의 접속노오드들과 상기 접속노오드(38)사이에는 트랜지스터들(34,35)의 채널들을 통해 각각 연결되어 있다. 상기 트랜지스터들(35)~(33)의 게이트들은 트리밍신호들 TRMP1~TRMP10이 각각 접속되어 있다. 상기 트랜지스터들(35)~(33)은 상기 저항들 R1~R10을 순차로 바이패스하기 위한 바이패스수단들이다.
비교회로(40)는 프로그램 동작중 상기 저항 Rm과 저항 Rn사이의 접속노오드(36)의 전압 V36과 기준전압 Vpref을 비교하는 작용을 한다. 상기 비교회로(40)는 기준전압 Vss와 공통노오드(46)사이에 트랜지스터(41)의 채널이 접속되고 이 트랜지스터(41)의 게이트는 인버어터(47)를 통해 프로그램 제어신호가 접속된다. 전원공급전압 Vcc와 상기 공통노오드(46)사이에는 P 형 트랜지스터(44)와 N형 트랜지스터(42)의 채널들이 직렬로 접속된 제1가지와 P형 트랜지스터(45)와 N형 트랜지스터(43)의 채널들이 직렬로 접속된 제2가지가 병렬로 접속되어 있다. 상기 P형 트랜지스터들(44,45)의 게이트들은 공통으로 접속되고 상기 P형 트랜지스터(45)와 N형 트랜지스터(43)사이의 접속점(48)과 접속된다. 상기 N형 트랜지스터(43)의 게이트에 상기 기준전압 Vpref 예컨데 약 1.67볼트가 인가된다. 상기 N형 트랜지스터(42)의 게이트는 상기 접속노오드(36)와 연결이 된다. 상기 P형 트랜지스터(44)와 N형 트랜지스터(42)사이의 접속노오드(49)는 상기 비교회로(40)의출력단자를 제공한다. 상기 비교회로(40)는 상기 전압 V36Vpref 일 때 L상태를 출력하고 V36Vpref 일 때 H상태를 출력한다.
고전압 발생제어회로(20)는 상기 비교회로(40)와 상기 고전압 발생회로(10)사이에 접속되고 상기 프로그램 전압 Vpgm이 소정의 일정 전압레벨을 유지하도록 제어하는 작용을 한다. 상기 고전압 발생제어회로(20)는 상기 접속노오드(49)가 한 입력단자에 접속되고 프로그램 제어신호 PGM가 인버어터(21)를 통해 타 입력단자에 접속된 낸드게이트(22)를 가지고 있다. 낸드게이트들(24)와 (25)의 제1입력단자들은 상기 낸드게이트(22)의 출력을 인버어터(23)를 통해 입력하고 이들의 제2입력단자들은 도시하지 아니한 링발진기로부터의 클럭펄스 p p p p pp pp
V36 Vpref일 때 상기 고전압 발생제어회로(20)는 비활성화되고 V36Vpref 일 때 상기 고전압 발생회로(20)는 활성화된다. 그러므로 프로그램전압 Vpgm이 증가할 때 V36도 증가한다. 따라서 고전압 발생제어회로(20)는 비활성화되고 이에 의해 고전압 발생회로(10)는 프로그램전압 Vpgm을 감소시킨다. 마찬가지로 프로그램 전압 Vpgm이 감소하면, 상기 고전압 발생회로(10)는 상기 프로그램전압 Vpgm을 증가시킨다. 그러므로 상기 프로그램전압 Vpgm은 일정 전압레벨을 유지한다.
지금 트랜지스터들(33)~(35)이 모두 턴오프상태에 있을 때 출력단자(2)상의 초기 프로그램 전압 Vpgmin은 하기의 식(1)로 나타낼 수 있다.
그후 트랜지스터(35)가 턴온상태에 있을 때, 출력단자(2)상의 프로그램전압 Vpgm1은 하기 식(2)로 나타낼 수 있다.
그다음, 트랜지스터(34)가 턴온상태에 있을 때 출력노오드(2)상의 프로그램전압Vpgm2는 하기의 식 (3)으로 표현될 수 있다.
상기 식들에서 알 수 있는 바와 같이 트랜지스터들(35)~(33)이 순차로 턴온될 때 상기 노오드(2)상의 프로그램전압은 순차적으로 증가된다. 그러므로, 본 발명의 특징에 따라 소정전압의 범위 예컨데 15볼트에서 19.5볼트까지 순차적으로 상기 프로그램전압을 증가하면서 프로그램 동작과 프로그램 검증동작을 순차적으로 행하는 것에 의해 공정의 변화, 환경조건의 변화등과 같은 여러변화에 관계없이 균일한 드레쉬홀드 전압들을 가지는 메모리쎌들이 달성될 수 있다.
제2도 내지 제6도는 제1도에 도시된 프로그램전압 발생회로(200)를 제어하기 위한 제어회로의 개략적 회로도를 나타내고 있다.
제2도는 본 발명의 실시예에 따라 제1도의 트랜지스터들(35)~(33)을 순차적으로 턴온하면서 프로그램전압 Vpgm을 순차로 증가하기 위한 트리밍신호 발생회로(300)이다. 상기 트리밍신호 발생회로(300)는 후술되는 2진 카운터로부터의출력신호들 LP1~LP4와 그 상보신호들 1~ 4의 조합을 입력하는 복수개의 노아게이트들(51)~(55)을 가지고 있다. 상기 노아게이트(55)의 출력은 노아게이트들(56)과 (57)로 구성된 플립플롭의 노아게이트(56)의 한 입력단자와 접속된다. 상기 노아게이트(56)의 출력은 인버어터(58)를 통해 상기 노아게이트들(51)~(55)로 입력한다. 상기 플립플롭을 구성하는 노아게이트(57)의 타 입력단자는 프로그램 제어신호와 연결되고 그 출력은 트리밍 신호 TRMp10에 연결되어 있다. 상기 노아게이트들(56)과 (57)로 구성된 플립플롭은 상기 노아게이트(55)가선택되었을 때 즉 H상태를 출력할 때 프로그램동작중 상기 트리밍신호 TRMp10를 H상태로 래치하고 인버어터(58)를 통한 피이드백 신호로 상기 트리밍신호들 TRMp1~TRMp9을 L상태로 래치하는 래치수단이다. 그러므로 선택된 메모리 쎌이 프로그램동작과 프로그램검증 동작을 반복하면서 10번째의 프로그램검증 동작의 종료후 여전히 성공적으로 프로그램되지 않는 경우에는 이후의 프로그램동작들은 증가된 최대 프로그램 전압 Vpgmmax 레벨, 예컨대 본 발명의 바람직한 실시예에 따라 19.5볼트를 유지한다. 상기 최대 프로그램전압 Vpgmmax는 메모리쎌의 게이트 산화막의 파괴 또는 졍션 브레이크 다운을 방지할 수 있는 값으로 선택될 수 있기 때문에 본 발명은 상기 19.5볼트의 최대 프로그램전압 레벨로 한정되는 것이 아님을 유의하여야 한다. 또한 본 발명은 10개의 트리밍신호들로 설명하고 있지만 이것에 한정되는 것이 아님을 유의하여야 한다. 그러나 매 프로그램동작마다 증가되는 프로그램전압 ΔV은 1볼트 이하 바람직하게는 0.5볼트 이하인 것이 요망된다.
제 3a는 2진카운터를 나타내고 있고 제3b는 제3a도의 2진카운터를 구성하는 각단 (또는 스테이지)의 개략적 회로도를 나타내고 있다.
게3b도를 참조하면 2진카운터의 각단은 출력단자 0i+1과 상보출력단자 i+1사이에 N형 트랜지스터들(65)~(68)의 채널들이 직렬로 접속되어 있고 트랜지스터들(66)과 (67)의 게이트들은 상보 클럭입력단자와 접속되고 트랜지스터들(65)와 (68)의 게이트들은 클럭입력단자 0i와 접속되어 있다. 출력단자들 i+1과 0i+1사이에는 인버어터(64)가 접속되고 낸드게이트들(61)과 (62)의 제2입력은 트랜지스터들(65)와 (66)사이의 접속노오드와 연결되고 상기 낸드게이트의 출력은 인버어터(63)를 통해 트랜지스터들(66)과 (67)사이의 접속노오드와 연결되어 있다. 상기 낸드게이트(62)의 제2입력은 트랜지스터들(67)과 (68)사이의 접속노오드와 접속되어 있고 상기 낸드게이트(62)의 출력은 상보출력단자 i+1와 연결되어 있다. 그러므로 리세트 단자 R로 L상태의 리세트 신호가 입력하는 것에 의해 출력단자 0i+1은 L상태로 되고 상보출력단자 i+1는 H상태로 된다. 또한 입력단자 0i의 입력이 H상태에서 L상태로 갈때마다 출력단자 0i+1의 출력상태들은 변경된다.
제3a도의 2진카운터(400)는 직렬로 접속된 7단으로 구성되어 있다. 리세트단자은 리세트신호와 접속되고 첫째단의 클럭입력단자 0i와 상보입력단자 i 에 접속되어 있다. 직렬로 접속된 7단들(71)~(77)은 상보 계수신호들 1 7 1 4 1 4 1 7
제4도는 제3a도의 2진카운터로 제공되는 클럭신호를 발생하는 회로도이다. 도면중 프로그램 및 검증신호상기 프로그램 제어신호에 응답하여 도시하지 아니한 타이머 회로로부터 발생된다. 상기 클럭신호 발생회로는 인버어터들 (81)~(83)과 낸드게이트(84)로 구성된 짧은 펄스발생회로(80)와 인버어터들(85)~(88)과 노아게이트들 (89)와 (90)으로 구성되어 있다. 노아게이트들(89)과 (90)은 플립플롭을 구성한다. 상기 짧은 펄스발생회로(80)는 상기 프로그램 및 검증신호 s가 H상태로 갈 때 L상태의 짧은 펄스를 발생한다.
제5도는 리세트신호와 프로그램 제어신호을 발생하는 개략적 회로도를 나타내고 있다. 제5도의 제어신호 발생회로는 도시하지 아니한 명령레지스터로부터의 자동 프로그램 플래그 신호 Sapgm에 응답하여 짧은 펄스신호를 발생하는 짧은 펄스신호 발생회로(91)와 인버어터들(92)와 (93)을 통해 리세트 신호를 발생한다. 상기 자동 프로그램 플래그 신호 Sapgm는 인버어터(94)를 통하여 노아게이트(95)의 제1입력과 접속되고 프로그램 판별신호 PDS와 루우프카운팅 신호 PCout는 제2 및 제3입력들과 각각 접속된다. 상기 노아게이트(95)는 인버어터(96)을 통하여 프로그램 제어신호을 출력한다. 상기 프로그램 판별신호 PDS는 프로그램 검증동작에 따라 발생되는 신호이다. 프로그램 검증의 결과로써 선택된 메모리 쎌들이 성공적으로 프로그램되었을 때 상기 프로그램 판별신호 PDS는 H상태를 출력하고 이와는 달리 선택된 메모리 쎌들중 어느하나라도 성공적으로 프로그램되지 못하였을 때 상기 프로그램 판별신호는 L상태를 출력한다. 그러한 프로그램검증 기술은 전술된 한국특허공개번호 94-18870호에 개시되어 있다.
제6도는 상기 루우프 카운팅 신호 PCout을 발생하는 루우프 카운팅 회로이다. 상기 루우프 카운팅회로(500)는 낸드게이트들(101)~(110)과 노아게이트(111)로 구성된 논리회로이다. 상기 2진 카운터(400)로부터의 상보계수신호들 1~ 7이 상기 낸드게이트들 (101)~(107)로 각각 입력한다. 단자들 N0~N6은 루우프 카운팅 횟수에 의해 접지 또는 전원전압 Vcc와 접속된다. 본 발명의 실시예에 따라 루우프 카운팅 횟수가 20회로 설정되어 있기 때문에 단자들 N2와 N5는 Vcc에 접속되며 나머지 단자들 N0, N1, N3, N4및 N6은 접지와 접속된다.
이하 제7도에 나타낸 타이밍도를 참조하면서, 본 발명의 실시예에 따른 자동 프로그램회로가 설명된다.
제7도에 보인 바와같이, 자동프로그램 플래그신호 Sapgm가 L상태에서 H상태로 가는 것에 의해 자동 프로그램 동작이 개시된다. 프로그램 판별신호 PDS와 루우프카운팅신호 PCout은 초기에 L상태들에 있기 때문에 L상태에서 H상태로 가는 자동 프로그램 플래그 신호 Sapgm에 의해 제5도의 제어신호 발생회로는 H상태에서 L상태로 가는 프로그램제어신호 PGM를 발생한다. 또한 H상태로 가는 상기 자동 프로그램 플래그신호 Sapgm에 응답하여 짧은 펄스발생회로(91)은 L상태의 짧은 펄스를 발생하고 이에 의해 제3a도의 2진 카운터(400)는 리세트된다. 도시하지 아니한 타이머회로는 제7도에 보인 바와 같이 L상태로 가는 프로그램 제어신호에 응답하여 프로그램 및 검증신호 s를 발생한다. 상기 프로그램 및 검증신호 s는 상기 프로그램 제어신호가 L상태에 있을 때 약 30μsec L 상태와 약 10의μsec의 H상태를 가지는 클럭펄스이다. L상태에 있는 기간은 프로그램 기간이고 H상태에 있는 기간은 프로그램 검증기간이다.
제7도의 시간 t1에서 상기 프로그램 제어신호가 L상태로 가는 것에 의해 제1도의 프로그램전압 발생회로(200)는 인에이블된다. 즉 트랜지스터(41)가 턴온되어 비교회로(40)가 활성화되고 트랜지스터(31)가 턴온되어 트리밍회로(30)가 활성화된다. 초기동작에서, Vpref V36 이기 때문에 상기 비교회로(40)는 H상태를 출력한다. 따라서 인버어터(23)는 H상태를 출력하며 이에 의해 고전압 발생제어회로(20)는 차아지 펌프신호 Φpp와 그 상보신호 pp pp pp
시간 t2에서 프로그램 및 검증신호 s가 H상태로 가고 프로그램 검증동작이 시간 t1과 t2사이에서 프로그램된 선택된 메모리 쎌들에 대하여 행해진다. 상기 시간 t2에서 H상태로 가는 상기 신호 s에 의해 제4도의 짧은 펄스발생회로(80)는 짧은 펄스를 발생하고 인버어터(86)는 L상태의 짧은 펄스신호 sp를 발생한다. 결국 클럭신호 CK는 상기 신호 sp와 유사한 신호를 발생한다. 그러면 제 3a도의 2진 카운터(400)는 제7도에 보인 바와 같이 계수신호 LP1을 H상태로 가게한다. 이에 의해 제2도의 노아게이트(51)는 H상태로 가는 트리밍 신호 TRMp1을 발생한다. 그러므로 제1도에 보인 트랜지스터(35)의 턴온상태에 의해 저항 R1은 바이패스되고, 접속노오드(36)의 전압 V36은 기준전압 Vpref보다 작게된다. 결국 고전압 발생제어회로(20)는 활성화되고 고전압 발생회로(10)는 상기 식(2)에 보인 바와 같이 증가된 프로그램 전압 Vpgm1을 발생한다.
시간 t2와 t3사이의 프로그램 검증기간 예컨대 약 10μsec의 기간중 상기 선택된 메모리 쎌들이 성공적으로 프로그램되지 못하였을 경우, 시간 t3와 t4사이의 기간동안 상기 증가된 프로그램전압 Vpgm1을 가지고 재 프로그램동작이 자동적으로 행해진다.
시간 t4에서, 상기프로그램 및 검증신호s가 H상태로 가면 제4도의 짧은 펄스발생회로(80)는 L상태의 짧은 펄스를 발생하고 인버어터(86)의 출력신호 sp는 제7도에 보인 바와 같은 L상태의 짧은 펄스를 발생한다. 클럭신호 CK는 상태의 짧은 펄스로 되고, 제3a도의 2진 카운터(400)의 계수신호LP1은 L상태로 가며 계수신호 LP2는 H상태로 간다. 그러므로 제2도의 노아게이트(52)는 H상태로 가는 트리밍신호TRMp2를 발생한다. H상태로 가는 트리밍신호 TRMp2에 의해 제1도의 저항들 R1과 R2는 바이패스되고 접속노오드(36)의 전압 V36은 기준전압 Vpref보다 작게된다. 따라서 고전압 발생제어회로(20)는 화성화되고 이에 의해 고전압 발생회로(10)는 상기 식 (3)에 나타낸 프로그램전압 Vpgm2를 발생한다.
시간 t4와 t5사이의 프로그램 검증기간중 상기 선택된 메모리 쎌들이 재 프로그램 동작에도 불구하고 성공적으로 프로그램되지 못하였다면 시간 t5와 t6사이에서 프로그램 동작이 다시 행해진다. 이와 유사한 방법으로 프로그램전압을 순차적으로 증가하면서 프로그램 동작과 프로그램 동작은 상기 선택된 메모리 쎌들이 모두 성공적으로 프로그램될때까지 자동적으로 행해진다.
제5번째의 프로그램동작에서 선택된 메모리 쎌들이 성공적으로 프로그램된 경우를 제7도에 도시된 타이밍도는 나타내고 있다. 제5번째의 프로그램 동작의 종료후 시간 t10과 t11사이의 소거검증동작에서 선택된 메모리 쎌들이 성공적으로 프로그램되었음을 나타내는 프로그램 판별신호 PDS가 H상태로 간다. 그러므로 제5도에 도시된 제어신호 발생회로는 프로그램 제어신호를 H상태로 가게하고 도시하지 아니한 링카운터등과 같은 프로그램과 관련된 회로들을 비활성화 한다. 상기프로그램 제어신호가 H상태로 간후 약 2.5μsec후, 자동프로그램 플래그 신호 Sapgm은 L상태로 간다. 상기 약 2.5μsec의 기간동안 제3a도에 나타낸 2진 카운터(400)로부터의 상보계수신호들 1 7
제8도는 본 발명에 따라 바람직한 실시예를 나타낸 프로그램 횟수와 프로그램 전압과의 관계를 나타낸 도면이다. 제8도를 참조하면, 선택된 메모리 쎌들에 대해 20회의 프로그램횟수까지 프로그램 동작이 행해질 수 있다. 10회의 프로그램 횟수까지 프로그램전압 Vpgm 은 0.5볼트씩 증가하면서 15볼트에서 19.5볼트까지 순차적으로 증가함을 보여주고 있다. 제11회에서 제20회까지는 제2도에 나타낸 노아게이트들(56)과 (57)로 구성된 플립플롭의 래치동작에 의해 상기 프로그램전압 Vpgm 은 19.5볼트의 최대의 일정 전압레벨 Vpgmmax을 유지한다. 만약 선택된 메모리 쎌들에 대하여 20회까지 재 프로그램동작이 행해진후 프로그램 검증동작에서 상기 선택된 메모리 쎌들이 여전히 성공적으로 그로그램되지 못하였다면 제6도에 나타낸 루우프 카운팅회로(500)는 H상태로 가는 루우프 카운팅 신호 PCout를 발생하고 이에 의해 제5도의 제어신호 발생회로는 H상태로 가는 프로그램 제어신호를 발생한다. 그러므로 프로그램 전압 Vpgm 의 발생이 중단된다.
전술한 바와 같이 본 발명에 따라 자동 프로그램 전압 발생회로는 소정 전압의 범위내에서 프로그램 횟수에 의존하면서 순차적으로 증가하는 프로그램 전압을 발생한다. 상기 프로그램전압은 선택된 워드라인상에 제공된다. 그러나, 상기 선택된 워드라인과 접속된 메모리 쎌들중 프로그램이되지 않아야 할 메모리 쎌들에 대한 드레쉬홀드 전압들의 변동 및 이들 쎌들의 스트레스가 방지되지 않으면 안된다.
종래 기술의 프로그램 동작에서 비선택된 워드라인들로 패스전압 Vpass예컨데 10볼트의 일정전압이 인가된다. 예를들어 제9도에서 워드라인 WL2가 선택되고 프로그램횟수에 따라 증가된 최대 프로그램전압 Vpgmmax 예컨데 19.5볼트가 상기 선택된 워드라인 WL2상에 인가된다고 가정하자 또한 낸드쎌 NU2내의 메모리쎌 M2는 데이터0으로 프로그램되고 낸드쎌 유닐 NU2 내의 메모리 쎌 M2는 소거된 데이터 1로 유지되어야한다고 가정한다. 그러면, 프로그램동작중 제1선택라인 SL1상에는 전원공급전압 Vcc 예컨데 5볼트가 인가되고 비선택된 워드라인들 WL1과 WL3~WL8상에는 상기 패스전압 Vpass(=10볼트)의 일정전압이 인가되고 제2선택라인 SL2상에는 접지전압이 인가된다. 동시에 데이터 0으로 프로그램되는 낸드쎌 유닐 NU2내의 메모리 쎌 M2와 관련된 비트라인 BL2상에는 접지전압이 인가되고 소거상태 즉 데이터 1로 유지되야하는 낸드쎌 유닐 NU1내의 메모리 쎌 M2와 관련된 비트라인 BL1상에는 상기 전원공급전압 Vcc(=5볼트)이 인가된다. 그러면 낸드쎌 유닐 NU2 내의 제1선택 트랜지스터(120)는 턴온되고 이에 의해 낸드쎌 유닐 NU2 내의 메모리 쎌 M2는 데이터 0으로 프로그램된다. 그러나, 낸드쎌 유닐 NU1과 접속된 비트라인 BL1과 NU1내의 제1선택트랜지스터(12)의 게이트는 5볼트의 전압이 인가되고 NU1내의 메모리 쎌 M1의 제어게이트는 10볼트의 패스전압 Vpass가 인가되기 때문에, 상기 제1선택트랜지스터(120)의 소오스는 거의 상기 패스전압 Vpass으로 충전되고 이에 의해 상기 제1선택트랜지스터(120)는 턴오프된다. 그러므로 낸드쎌 유닐 NU1 내의 메모리 쎌 M2의 소오스와 드레인은 거의 상기 패스전압 Vpass(=10볼트)으로 충전되고 상기 메모리 쎌 M2의 제어게이트에는 상기 증가된 프로그램전압 즉 19.5볼트가 급작스럽게 인가된다. 그러므로 NU1내의 메모리 쎌 M2는 약 9.5볼트의 전압 스트레스를 받게되고 이에 의해 제조 공정의 변화로 인한 얇은 턴넬 산화막 또는 중간 유전체막이 파괴된다. 또한 이와는 달리 상기 메모리 쎌 M2의 드레쉬 홀드 전압이 변경된다. 그러므로 비선택된 워드라인들상에 일정한 패스전압 Vpass을 인가하는 것은 EEPROM의 신뢰성을 약화시킨다. 이러한 문제들을 해결하기 위하여 제10도 내지 제12도를 참조하면서 본 발명의 실시예가 설명된다.
제10도는 비선택된 워드라인들로 인가되는 패스전압 발생회로를 나타낸 도면 이다. 도면을 참조하면, 패스전압 발생회로(600)의 저항들 R'1~R'10, R'n 및 R'm의 값들이 제1도의 프로그램전압 발생회로(200)의 저항들 R1~R10, Rn 및 Rm의 값들과 다르며 출력노오드(2)로부터 패스전압 Vpass이 프로그램전압 Vpgm 대신 출력된다는 것을 제외하고 패스전압 발생회로(600)는 프로그램전압 발생회로(200)와 동일한 구성을 갖는다. 제2도 내지 제6도에 도시된 제어신호발생회로들 또한 패스전압 발생회로(600)를 제어하기 위하여 사용된다. 패스전압 발생회로(600)는 본 발명의 실시예에 따라 8볼트 초기 패스전압 Vpassin으로부터 12.5볼트의 최대 패스전압 Vpassmax 까지 프로그램 횟수에 따라 순차적으로 증가하는 패스전압 Vpass을 발생한다. 그러한 증가하는 패스전압 Vpass의 발생은 저항들 R'1~R'10, R'n 및 R'm의 적절한 값을 사용하여 달성될 수 있다. 패스전압 발생회로(600)의 동작은 패스전압 Vpass의 값을 제외하고 전술된 프로그램전압 발생회로의 동작과 동일하기 때문에 그 동작설명을 생략한다. 제2도 내지 제6도에 도시된 제어신호 발생회로들은 제10도의 패스전압 발생회로(600)에 사용되기 때문에 이들의 동작 설명 또한 중복을 피하기 위하여 생략된다.
제11도는 제10도의 패스전압 발생회로의 동작을 설명하기 위한 타이밍도이다. 제7도의 프로그램전압 Vpgm 대신 패스전압 Vpass이 발생되는 것을 제외하고 제11도의 타이밍도는 제7도의 타이밍도와 동일하다.
제12도는 프로그램횟수에 따른 프로그램전압과 패스전압과의 관계를 나타낸 도면이다. 도면중에서 알 수 있는 바와같이 10회의 프로그램 횟수까지 각 프로그램횟수에서 프로그램전압 Vpgm과 패스전압 Vpass이 5볼트의 차를 유지한다. 이차 전압은 프로그램 방지하는 메모리 쎌들의 절연파괴 또는 드레쉬 홀드전압의 변동이 방지될 수 있도록 메모리 쎌들의 구조 또는 특성에 따라 적절하게 설정될 수 있다.
전술한 바와같이 본 발명에 따른 자동 프로그램전압 발생회로와 패스전압 발생회로는 소정 전압의 범위내에서 순차적으로 증가하는 프로그램 전압과 패스전압을 발생하기 때문에 프로그램 방지되는 메모리 쎌들의 절연파괴 또는 드레쉬홀드 전압의 변동없이 칩의 신뢰성이 향상된다. 또한 균일한 드레쉬 홀드전압율을 얻을 수 있는 이점을 갖게된다. 또한 공정변화와 환경조건에 관계없이 칩의 성능이 향상될 수 있는 이점을 갖는다.

Claims (12)

  1. 다수의 플로팅게이트형의 메모리쎌들과, 선택된 복수개의 메모리쎌들을 프로그램하기 위한 프로그램수단과, 상기 선택된 복수개의 메모리쎌들이 성공적으로 프로그램되었는지를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리에 있어서, 프로그램 전압을 발생하기 위한 고전압 발생회로와, 프로그램후 상기 선택된 메모리 쎌들이 성공적으로 프로그램되지 아니하였을때마다 상기프로그램 전압이 소정 전압의 범위내에서 순차적으로 증가하도록 상기 프로그램 전압의 레벨을 검출하기 위한 트리밍 회로와, 상기 검출된 레벨과 기준전압과를 비교하고 비교신호를 발생하기 위한 비교회로와,
    상기 비교회로로부터 비교신호에 응답하여 상기 고전압 발생회로를 활성화하기 위한 고전압 발생 제어회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램 전압 발생장치.
  2. 제1항에 있어서, 상기 트리밍회로는 상기 고전압 발생회로로부터의 프로그램 전압발생단자와 기준전압 사이에 직렬로 접속된 복수개의 저항과, 상기 프로그램 전압을 순차로 증가하기 위하여, 상기 복수개의 저항을 각각 바이패스하기 위한복수개의 트랜지스터들로 구성됨을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램전압 발생장치.
  3. 제1항에 있어서, 상기트리밍회로는 상기 프로그램전압이 순차로 증가하도록 복수개의 바이패스 수단을 가짐을 특징으로 하는 발성 반도체 메모리의 자동 프로그램전압 발생장치.
  4. 제1항에 있어서, 상기 복수개의 바이패스 수단과 접속되고 사이 프로그램전압을 순 차로 증가하기 위한트리밍신호 발생회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 자동 프로그램전압 발생장치.
  5. 제4항에 있어서, 상기 트리밍신호 발생회로는 상기 프로그램 전압이 순차적으로 증가한후 일정전압을 발생하기 위한 래치수단을 가짐을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램 전압 발생장치.
  6. 제4항에 있어서, 상기 트리밍 신호 발생회로와 접속되고 상기 복수개의 바이패스 수단을 순차로 활성화하기 위한 2진 카운터를 가짐을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램전압 발생장치.
  7. 제5항에 있어서, 상기트리밍신호 발생회로와 접속되고 상기 복수개의 바이패스 수단을 순차로 활성화하기 위한 2진 카운터를 가짐을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램 전압 발생장치.
  8. 제7항에 있어서, 상기 2진 카운터로부터의 계수신호들에 응답하여 상기프로그램전압 발생을 정지시키는 루우프 카운팅회로를 가짐을 특징으로 하는 불휘발성 반도 체 메모리의 자동 프로그램전압 발생장치.
  9. 프로그램전압이 발생되는 프로그램 동작과 프로그램 검증동작이 연속적으로 행해지는 불휘발성 반도체 메모리의 자동 프로그램전압 발생방법에 있어서 프로그램전압은 소정 전압의 범위내에서 순차적으로 증가한후 일정레벨을 유지함을 특징으로 하는 상기 자동 프로그램 전압 발생방법.
  10. 제9항에 있어서, 상기 일정레벨은 메모리 쎌들의 게이트 산화막과 정션의 파괴를 방지하는 레벨에서 정해짐을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램 전압발생방법.
  11. 제9항에 있어서, 상기 소정전압의 범위는 대략 15볼트에서 19.5볼트임을 특징으로 하는 불휘발성 반도체 메모리의 자동 프로그램 전압 발생방법.
  12. 행과 열의 매트릭스 형으로 배열된 다수의 낸드쎌 유닐들을 가지며 각 낸드 쎌 유닐은 채널들이 직렬로 연결된 복수개의 메모리 쎌들을 가지며 각 메모리 쎌은 플로팅 게이트와 제어게이트를 가지는 플로팅 게이트형의 트랜지스터이며 동일행에 배열된 메모리 쎌들의 제어게이트들과 접속된 다수의 워드라인들을 가지는 메모리 쎌 어레이와, 선택된 워드라인과 접속된 메모리 쎌들중 미리 예정된 메모리 쎌들을 프로그램하기 위한 프로그램수단과, 프로그램후 상기 미리 예정된 메모리 쎌들이 성공적으로 프로그램되었는지를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리에 있어서, 상기 미리 예정된 메모리 쎌들이 성공적으로 프로그램되지 아니하였을 때 마다 상기 선택된 워드라인상에 순차적으로 증가하는 프로그램전압을 발생하는 프로그램전압 발생회로와, 상기 순차적으로 증가하는 프로그램전압과 미리 예정된 전압차이를 가지면서 순차적으로 증가하는 패스전압을 비선택된 워드라인상에 제공하기 위한 패스전압 발생회로를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
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